JP6724980B2 - 撮像素子および撮像装置 - Google Patents

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Description

本発明は、撮像素子および撮像装置に関する。
画素からの信号をアナログデジタル変換して、デジタル信号を記憶部に記憶させる撮像素子が知られている（特許文献１）。しかし、従来技術では、複数の記憶部を配置すると、撮像素子のチップ面積が増大してしまう。
日本国特開２０１３−３０９９７号公報
本発明の第１の態様によると、撮像素子は、入射した光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷による信号を基準信号と比較する比較部と、前記比較部から出力される信号に基づいた第１信号を記憶する、第１回路層に設けられる第１記憶部と、前記比較部から出力される信号に基づいた第２信号を記憶する、前記第１回路層に積層される第２回路層に設けられる第２記憶部と、を有するＡＤ変換部と、を備える。
本発明の第２の態様によると、撮像素子は、入射した光を光電変換して電荷を生成する光電変換部と、光電変換部で生成された電荷による信号を基準信号と比較する比較部と、比較部から出力される信号に基づいた第１信号を記憶する、第１回路層に設けられる第１記憶部と、比較部から出力される信号に基づいた第２信号を記憶する、第２回路層に設けられる第２記憶部とを備え、光が入射する側から第１回路層と第２回路層とが設けられる。
本発明の第３の態様によると、撮像装置は、第１または第２の態様による撮像素子と、前記撮像素子からの信号に基づいて画像データを生成する画像生成部と、を備える。
第１の実施の形態に係る撮像装置の構成を示すブロック図。 第１の実施の形態に係る撮像素子の断面構造を示す図。 第１の実施の形態に係る撮像素子の構成を示すブロック図。 第１の実施の形態に係る画素の構成を示す回路図。 第１の実施の形態に係る撮像素子の構成の詳細を示すブロック図。 （ａ）は、第１の実施の形態に係るＡＤ変換部およびグローバルカウンタの構成を示す図。（ｂ）は、第１の実施の形態に係るＡＤ変換部の動作例を示すタイミングチャート。 第２の実施の形態に係る撮像素子の構成の詳細を示すブロック図。 第２の実施の形態に係る第１記憶部および第２記憶部により記憶されるデジタル信号の構成を説明するための図。 変形例１に係る撮像素子の構成の詳細を示すブロック図。
（第１の実施の形態）
図１は、第１の実施の形態に係る撮像装置の構成を示すブロック図である。撮像装置１は、撮影光学系２、撮像素子３、および制御部４を備える。撮像装置１は、例えばカメラである。撮影光学系２は、撮像素子３上に被写体像を結像する。撮像素子３は、撮影光学系２により結像する被写体像を撮像して画像信号を生成する。撮像素子３は、例えばＣＭＯＳイメージセンサである。制御部４は、撮像素子３の動作を制御するための制御信号を撮像素子３に出力する。また、制御部４は、撮像素子３から出力された画像信号に対して各種の画像処理を施し、画像データを生成する画像生成部として機能する。なお、撮影光学系２は、撮像装置１から着脱可能にしてもよい。
図２は、第１の実施の形態に係る撮像素子の断面構造を示す図である。図２に示す撮像素子３は、裏面照射型の撮像素子である。撮像素子３は、第１基板１１１と、第２基板１１２と、第３基板１１３と、第４基板１１４とを備える。第１基板１１１、第２基板１１２、第３基板１１３および第４基板１１４は、それぞれ半導体基板等により構成される。第１基板１１１は、配線層１４０と配線層１４１を介して第２基板１１２に積層される。第２基板１１２は、配線層１４２と配線層１４３を介して第３基板１１３に積層される。第３基板１１３は、配線層１４４と配線層１４５を介して第４基板１１４に積層される。白抜き矢印で示す入射光Ｌは、Ｚ軸プラス方向へ向かって入射する。また、座標軸に示すように、Ｚ軸に直交する紙面右方向をＸ軸プラス方向、Ｚ軸およびＸ軸に直交する紙面手前方向をＹ軸プラス方向とする。撮像素子３は、入射光Ｌが入射する方向に、第１基板１１１と第２基板１１２と第３基板１１３と第４基板１１４とが積層されている。
撮像素子３は、さらに、マイクロレンズ層１０１、カラーフィルタ層１０２、パッシベーション層１０３を有する。これらのパッシベーション層１０３、カラーフィルタ層１０２及びマイクロレンズ層１０１は、第１基板１１１に順次積層されている。マイクロレンズ層１０１は、複数のマイクロレンズＭＬを有する。マイクロレンズＭＬは、入射した光を後述する光電変換部１２に集光する。カラーフィルタ層１０２は、複数のカラーフィルタＦを有する。パッシベーション層１０３は、窒化膜や酸化膜で構成される。
第１基板１１１、第２基板１１２、第３基板１１３、および第４基板１１４は、それぞれゲート電極やゲート絶縁膜が設けられる第１面１０５ａ、１０６ａ、１０７ａ、１０８ａと、第１面とは異なる第２面１０５ｂ、１０６ｂ、１０７ｂ、１０８ｂとを有する。また、第１面１０５ａ、１０６ａ、１０７ａ、１０８ａには、それぞれトランジスタ等の各種素子が設けられる。第１基板１１１の第１面１０５ａ、第２基板１１２の第１面１０６ａ、第３基板１１３の第１面１０７ａ、および第４基板１１４の第１面１０８ａには、それぞれ配線層１４０、１４１、１４４、１４５が積層して設けられる。また、第２基板１１２の第２面１０６ｂおよび第３基板１１３の第２面１０７ｂには、それぞれ配線層（基板間接続層）１４２、１４３が積層して設けられる。配線層１４０〜配線層１４５は、導体膜（金属膜）および絶縁膜を含む層であり、それぞれ複数の配線やビアなどが配置される。
第１基板１１１の第１面１０５ａの素子および第２基板１１２の第１面１０６ａの素子は、配線層１４０、１４１を介してバンプや電極等の接続部１０９により電気的に接続される。同様に第３基板１１３の第１面１０７ａの素子および第４基板１１４の第１面１０８ａの素子は、配線層１４４、１４５を介してバンプや電極等の接続部１０９により電気的に接続される。また、第２基板１１２および第３基板１１３は、シリコン貫通電極等の複数の貫通電極１１０を有する。第２基板１１２の貫通電極１１０は、第２基板１１２の第１面１０６ａおよび第２面１０６ｂに設けられた回路を互いに接続し、第３基板１１３の貫通電極１１０は、第３基板１１３の第１面１０７ａおよび第２面１０７ｂに設けられた回路を互いに接続する。第２基板１１２の第２面１０６ｂに設けられた回路および第３基板１１３の第２面１０７ｂに設けられた回路は、基板間接続層１４２、１４３を介してバンプや電極等の接続部１０９により電気的に接続される。
図３は、第１の実施の形態に係る撮像素子の構成を示すブロック図である。第１基板１１１は、２次元状に配置される複数の画素１０を有する。画素１０は、図２に示すＸ軸方向およびＹ軸方向に複数配置されている。画素１０は、後述する光電変換部で生成された電荷に基づく信号を第２基板１１２へ出力する。第２基板１１２は、複数の比較部４０を有する。比較部４０は、画素１０毎に設けられ、コンパレータ回路等により構成される。比較部４０は、画素１０から出力される信号と時間経過とともに一定の変化率で変化する基準信号とを比較し、比較結果を第３基板１１３および第４基板１１４に出力する。
第３基板１１３は、複数の第１記憶部５０を有する。第４基板１１４は、複数の第２記憶部６０および出力部１００を有する。第１記憶部５０および第２記憶部６０は、画素１０毎に設けられ、ラッチ回路等により構成される。後に詳述するように、比較部４０と第１記憶部５０と第２記憶部６０とは、画素１０から出力されるアナログ信号を所定のビット数のデジタル信号に変換する積分型のアナログ／デジタル変換部（ＡＤ変換部）７０を構成する。第１記憶部５０は、所定のビット数のデジタル信号のうちの下位のビットのデジタル信号を記憶し、第２記憶部５０は、所定のビット数のデジタル信号のうちの上位のビットのデジタル信号を記憶する。
第１記憶部５０は、比較部４０により画素１０から出力された信号と基準信号とが比較されるとき、画素１０から出力された信号と基準信号との大小関係が変化するまでの時間を第１周波数のクロック信号で計測した結果に基づくデジタル信号を記憶する。第２記憶部６０は、画素１０から出力された信号と基準信号との大小関係が変化するまでの時間を第１周波数のクロック信号よりも周波数が低い第２周波数のクロック信号で計測した結果に基づくデジタル信号を記憶する。第１記憶部５０および第２記憶部６０に記憶されたデジタル信号は出力部１００に出力される。なお、撮像素子３の第４基板１１４は、出力部１００に加え、複数のＡＬＵ(Arithmetic and Logic Unit)、即ち演算ユニット８０を設けてもよい。第４基板１１４が演算ユニット８０を有する場合、第１記憶部５０および第２記憶部６０に記憶されたデジタル信号は、演算ユニット８０に出力される。演算ユニット８０は、画素１０毎に設けられ、画素１０毎に生成されるデジタル信号間の演算（四則演算）を行う。演算ユニット８０は、加算回路、減算回路、フリップフロップ回路、およびシフト回路等を含んで構成される。各演算ユニット８０は、信号線やスイッチＳＷ等を介して互いに接続される。例えば、所定のスイッチＳＷをオン制御することによって画素の信号を選択されると、演算ユニット８０は、選択された複数の画素の信号を演算処理する。
本実施の形態では、第１記憶部５０および第２記憶部６０のうち、下位のビットのデジタル信号を記憶させる第１記憶部５０を、第２記憶部６０よりも比較部４０に近い位置に配置する。すなわち、第１記憶部５０は、比較部４０と第２記憶部６０との間にある。図３では、第１記憶部５０を有する第３基板１１３が、比較部４０を有する第２基板１１２と第２記憶部６０を有する第４基板１１４との間にある。第２周波数よりも周波数が高い第１周波数のクロック信号に基づくデジタル信号を記憶する第１記憶部５０を、第２記憶部６０よりも比較部４０の近い位置に設けることで、比較部４０からの信号の信号遅延による影響を低減することができる。これにより、高精度なＡＤ変換を実現することができる。
図４は、第１の実施の形態に係る撮像素子の画素の構成を示す回路図である。画素１０は、例えばフォトダイオード（ＰＤ）等の光電変換部１２および読み出し部２０を有する。光電変換部１２は、入射した光を電荷に変換し、光電変換された電荷を蓄積する機能を有する。読み出し部２０は、転送部１３と、排出部１４と、フローティングディフュージョン（ＦＤ）１５と、増幅部１６と、電流源１７とを有する。
転送部１３は、信号Ｖｔｘにより制御され、光電変換部１２で光電変換された電荷をフローティングディフュージョン１５に転送する。すなわち、転送部１３は、光電変換部１２およびフローティングディフュージョン１５の間に電荷転送路を形成する。フローティングディフュージョン１５は電荷を保持（蓄積）する。増幅部１６は、フローティングディフュージョン１５に保持された電荷による信号を増幅し、信号線１８に出力する。図４に示す例では、増幅部１６は、ドレイン端子、ゲート端子およびソース端子がそれぞれ、電源ＶＤＤ、フローティングディフュージョン１５および電流源１７に接続されるトランジスタＭ３により構成される。
排出部（リセット部）１４は、信号Ｖｒｓｔにより制御され、フローティングディフュージョン１５の電荷を排出し、フローティングディフュージョン１５の電位をリセット電位（基準電位）にリセットする。転送部１３および排出部１４は、例えば、それぞれトランジスタＭ１、トランジスタＭ２により構成される。読み出し部２０は、転送部１３により光電変換部１２からフローティングディフュージョン１５に転送された電荷に応じた信号（光電変換信号）を、信号線１８に読み出す。
図５は、第１の実施の形態に係る撮像素子の構成の詳細を示すブロック図である。撮像素子３は、複数の画素１０と、画素１０毎に設けられるＡＤ変換部７０と、出力部１００と、タイミングジェネレータ２００と、ＤＡ変換部２１０と、グローバルカウンタ２２０と、センスアンプ３００と、ラインメモリ３１０と、入出力部３２０とを有する。ＡＤ変換部７０は、比較部４０、第１記憶部５０、および第２記憶部６０を含んで構成される。第１記憶部５０および第２記憶部６０は、ラッチ回路から構成される。本実施の形態では、図３と図５とは、便宜上、第１記憶部５０および第２記憶部６０しか図示していない。撮像素子３は、記憶されるデジタル信号のビット数に対応して複数のラッチ回路（記憶部）が設けられる。複数のラッチ回路は各々１ビットのデジタル信号を記憶する。本実施の形態では、例えば、第３基板１１３は第１記憶部５０の他に５個のラッチ回路を有し、６個のラッチ回路により６ビットのデジタル信号が記憶される。第４基板１１４は第２記憶部６０の他に５個のラッチ回路を有し、６個のラッチ回路により６ビットのデジタル信号が記憶される。したがって、第３基板１１３および第４基板１１４が有するラッチ回路は合計１２ビットのデジタル信号を記憶する。
撮像素子３の第１層、すなわち第１基板１１１には、画素１０と、タイミングジェネレータ２００の一部とが設けられる。タイミングジェネレータ２００は、複数の回路により構成され、第１基板１１１〜第４基板１１４に分けて配置される。なお、図５においては、第１基板１１１、第２基板１１２、第３基板１１３、および第４基板１１４をそれぞれ第１層、第２層、第３層および第４層と称している。タイミングジェネレータ２００を構成する各回路は、画素１０、ＡＤ変換部７０が配置される領域の周辺部に配置される。第２層、すなわち第２基板１１２には、比較部４０と、ＤＡ変換部２１０と、グローバルカウンタ２２０と、タイミングジェネレータ２００の一部とが設けられる。なお、演算ユニット８０が設けられる場合は、タイミングジェネレータ２００を構成する各回路と同様に、演算ユニット８０は周辺部に配置される。
第３基板１１３には、第１記憶部５０と、タイミングジェネレータ２００の一部とが設けられる。第４基板１１４には、第２記憶部６０と、出力部１００と、タイミングジェネレータ２００の一部と、センスアンプ３００と、ラインメモリ３１０と、入出力部３２０とが設けられる。また、ＤＡ変換部２１０、グローバルカウンタ２２０、センスアンプ３００、ラインメモリ３１０、および入出力部３２０は、各基板においてＡＤ変換部７０が配置される領域の周辺部に配置される。
タイミングジェネレータ２００は、パルス発生回路等により構成され、撮像装置１の制御部４から出力されるレジスタ設定値に基づいてパルス信号（クロック信号）を生成し、各画素１０、比較部４０、ＤＡ変換部２１０、およびグローバルカウンタ２２０等に出力する。レジスタ設定値は、例えば、シャッター速度（光電変換部の電荷蓄積時間）、ＩＳＯ感度、画像補正の有無等に応じて設定される。ＤＡ変換部２１０は、タイミングジェネレータ２００からのパルス信号に基づき、基準信号として信号レベルが変化するランプ信号を生成する。また、ＤＡ変換部２１０は、画素１０毎に設けられる各比較部４０に共通に接続され、基準信号を各比較部４０に出力する。グローバルカウンタ２２０は、タイミングジェネレータ２００からのパルス信号に基づき、カウント値を示す信号（例えばクロック信号）を生成して、第１記憶部５０および第２記憶部６０に出力する。第１記憶部５０および第２記憶部６０に記憶されたデジタル信号は、画素１０毎に設けられる出力部１００により信号線１２２に出力されえる。なお、演算ユニット８０を設ける場合、画素１０毎に設けられ、第１記憶部５０および第２記憶部６０から出力される画素１０毎のデジタル信号間の演算（四則演算）を行う。演算ユニット８０は、画素間の演算後、演算して得られた信号を、信号線１２２を介してセンスアンプ３００に出力する。
センスアンプ３００は、信号線１２２に接続され、信号線１２２に入力される信号を増幅して読み出すことで、高速に信号を読み出す。ラインメモリ３１０には、センスアンプ３００により読み出された信号が記憶される。入出力部３２０は、ラインメモリ３１０から出力される信号に対して信号のビット幅の調整や同期コードの付加等の信号処理を行い、画像信号として撮像装置１の制御部４に出力する。入出力部３２０は、例えばＬＶＤＳやＳＬＶＳ等の高速インタフェースに対応した入出力回路等により構成されて信号を高速に伝送する。
図６（ａ）は、第１の実施の形態に係るＡＤ変換部およびグローバルカウンタの構成を示す図である。図６（ａ）に示す例では、ＡＤ変換部７０の比較部４０は、コンパレータ回路により構成される。比較部４０の第１入力端子４１には、信号線１８を介して画素１０から出力された信号が入力され、第２入力端子４２にはＤＡ変換部２１０から基準信号（ランプ信号）が入力される。比較部４０は、画素１０から出力された信号とランプ信号とを比較し、画素１０からの信号のレベルとランプ信号のレベルとが一致すると出力信号の電位を遷移させる。比較部４０による比較結果であるコンパレータ出力信号は、不図示のレベルシフタと信号線１２１とを介して第１記憶部５０および第２記憶部６０に入力される。
第１記憶部５０および第２記憶部６０は、コンパレータ出力信号に基づいて、比較部４０による比較開始時からコンパレータ出力信号の反転時までの経過時間に応じたカウント値をデジタル信号として記憶する。換言すると、第１記憶部５０および第２記憶部６０は、比較部４０から出力される信号に基づいて、画素１０から出力された信号のレベルとランプ信号のレベルとの大小関係が変化する（反転する）までの時間に応じたカウント値をデジタル信号として記憶する。グローバルカウンタ２２０は、周波数の異なるクロック信号を複数出力し、異なる周波数のクロック信号で画素１０からの信号のレベルとランプ信号のレベルとの大小関係が変化するまでの時間を計測する。第１記憶部５０および第２記憶部６０は、計測された結果をデジタル信号として記憶する。つまり、第１記憶部５０および第２記憶部６０を含む複数のラッチ回路は、複数の異なる周波数のクロック信号で計測した結果に基づくデジタル信号をそれぞれ記憶する。
図６（ｂ）は、第１の実施の形態に係るＡＤ変換部の動作例を示すタイミングチャートである。図６（ｂ）において、縦軸は信号の電圧レベルを示し、横軸は時刻を示す。カウンタ出力１〜カウンタ出力１２は、グローバルカウンタ２２０から出力されるカウント値を示すクロック信号を模式的に示している。例えば、カウンタ出力１〜カウンタ出力６は、デジタルデータの下位ビットの一部を構成するカウンタ値を示し、第１記憶部５０を含む複数のラッチ回路にそれぞれ入力される。また、カウンタ出力７〜カウンタ出力１２は、デジタルデータの上位ビットの一部を構成するカウンタ値を示し、第２記憶部６０を含む複数のラッチ回路にそれぞれ入力される。ここで、下位ビットとは、グローバルカウンタ２２０から出力されるカウンタ出力１〜１２のうち、カウンタ出力１〜６によるカウンタ値により生成されるデジタル信号のビットを指す。カウンタ出力１〜６のクロック信号の周波数は、カウンタ出力７〜１２のクロック信号よりも周波数が高い。また、上位ビットとは、グローバルカウンタ２２０から出力されるカウンタ出力１〜１２のうち、カウンタ出力７〜１２によるカウンタ値により生成されるデジタル信号のビットを指す。カウンタ出力７〜１２のクロック信号の周波数は、カウンタ出力１〜６のクロック信号よりも周波数が低い。
画素１０から出力された信号が比較部４０の第１入力端子４１に入力された後、時刻ｔ１では、ＤＡ変換部２１０から比較部４０に対して、信号レベルが時間的に変化するランプ信号（基準信号）の入力が開始される。また、グローバルカウンタ２２０から第１記憶部５０および第２記憶部６０を含む複数のラッチ回路に対して、カウンタ出力１〜カウンタ出力１２の入力が開始される。時刻ｔ１から時刻ｔ３までの期間では、ランプ信号の電位（レベル）は、時間の経過と共に減少する。
時刻ｔ２において、画素からの信号の電位とランプ信号の電位とが略一致すると、比較部４０は、コンパレータ出力信号の電位をハイレベルに遷移させる。第１記憶部５０および第２記憶部６０を含む複数のラッチ回路は、コンパレータ出力信号がローレベルからハイレベルになったときのカウンタ出力１〜カウンタ出力１２によるカウント値をそれぞれ記憶（保持）する。例えば、カウンタ出力１によるカウント値を１ビット目ラッチ回路、カウンタ出力２によるカウント値を２ビット目ラッチ回路、カウンタ出力１２によるカウント値を１２ビット目ラッチ回路に記憶する。
コンパレータ出力信号が伝送される信号線１２１は、第２基板１１２の比較部４０と第３基板１１３の第１記憶部５０と第４基板１１４の第２記憶部６０とを結ぶ信号線となり、図２に示す貫通電極１１０やバンプ等を用いた信号線となる。第２基板１１２の比較部４０から離れた位置にある第４基板１１４では、配線の寄生容量や層間の接合容量等によりコンパレータ出力信号の遅延や鈍り、画素間のばらつきが生じる。このため、ラッチ動作を行うラッチタイミングにずれが生じることとなる。本実施の形態では、下位のビットのデジタル信号のラッチを行う第１記憶部５０を、第２基板１１２の比較部４０に近い第３基板１１３に配置する。すなわち、カウンタ出力１〜カウンタ出力１２のうち、相対的に高い周波数の信号によってラッチを行う第１記憶部５０を比較部４０に近い第３基板１１３に配置し、相対的に低い周波数の信号によってラッチを行う第２記憶部６０を第４基板１１４に配置する。
図６（ｂ）の破線４５は、第４基板１１４の第２記憶部６０に入力されるコンパレータ出力信号によるラッチタイミングを模式的に示している。第２記憶部６０に対するコンパレータ出力信号の入力タイミングは、破線４５に示すように遅れることがある。しかし、第２記憶部６０に入力されるカウント値を示す信号（例えばカウンタ出力１２）の周波数が低い、すなわち上位ビットとなるカウント値の変化は遅いため、ラッチタイミングのずれの影響を低減させて、ＡＤ変換の変換誤差を低減させることができる。このように、比較部４０からのコンパレータ出力信号の信号遅延による影響を低減し、ＡＤ変換の精度を向上させることができる。また、本実施の形態では、相対的に高い周波数の信号によってラッチを行う第１記憶部５０をグローバルカウンタ２２０と同じ第２基板１１２に配置させる。このため、グローバルカウンタ２２０からのカウント値の信号遅延による影響を低減し、ＡＤ変換の精度を向上させることができる。
本実施の形態では、下位ビット用の第１記憶部５０が第３層１１３に設けられ、上位ビット用の第２記憶部６０が第４層１１４に設けられているが、その逆、即ち、下位ビット用の第１記憶部５０を第４層１１４に設け、上位ビット用の第２記憶部６０を第３層１１３に設けてもよい。このように、第１記憶部５０と第２記憶部６０とを異なる基板に配置することによって、チップ面積を増大させることなく、複数の記憶部を配置することができ、ＡＤ変換のビット数（分解能）を向上させることができる。さらに、第１記憶部５０および第２記憶部６０は、それぞれ対応する画素１０に積層して設けられる。このため、画素１０が有する開口率が低下することを防ぐことができる。
上述した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子３は、入射した光を光電変換して電荷を生成する光電変換部１２と、光電変換部１２で生成された電荷による信号を読み出す読出部（読み出し部２０）と、読出部により読み出した信号と基準信号との比較に基づく信号を出力する比較部４０と、比較部４０から出力される信号に基づいて第１信号を記憶する第１記憶部５０を有する第１回路層（第３基板１１３、配線層１４３、配線層１４４）と、比較部４０から出力される信号に基づいて第２信号を記憶する第２記憶部６０を有し、第１回路層に積層される第２回路層（第４基板１１４、配線層１４５）と、を備える。本実施の形態では、第１記憶部５０と第２記憶部６０とを異なる基板に配置する。このため、チップ面積を増大させることなく、複数の記憶部を配置することができ、ＡＤ変換の分解能を向上させることができる。
（２）本実施の形態では、第１記憶部５０および第２記憶部６０のうち、下位のビットのデジタル信号を記憶させる第１記憶部５０を、比較部４０に近い位置に配置する。このため、比較部４０からの信号の信号遅延による影響を低減し、高精度なＡＤ変換を実現することができる。
（３）第１記憶部５０および第２記憶部６０は、それぞれ対応する画素１０に積層して設けられる。このため、画素１０が有する開口率が低下することを防ぐことができる。
（４）撮像素子３は、入射した光を光電変換して電荷を生成する光電変換部１２と、光電変換部１２で生成された電荷による信号を読み出す読出部（読み出し部２０）と、読出部により読み出した信号と基準信号との比較に基づく信号を出力する比較部４０と、比較部４０から出力される信号に基づいて第１信号を記憶する第１記憶部５０を有する第１回路層（第３基板１１３、配線層１４３、配線層１４４）と、比較部４０から出力される信号に基づいて第２信号を記憶する第２記憶部６０を有し、第１回路層に積層される第２回路層（第４基板１１４、配線層１４５）とを有するＡＤ変換部７０と、を備える。このようにしたので、チップ面積を増大させることなく、複数の記憶部を配置することができ、ＡＤ変換の分解能を向上させることができる。
（５）ＡＤ変換部７０は、光電変換部１２から読み出された信号を所定のビット数のデジタル信号に変換し、第１の記憶部５０は、所定のビット数のデジタル信号のうちの相対的に下位のビットのデジタル信号を第１のデジタル信号として記憶し、第２の記憶部６０は、所定のビット数のデジタル信号のうちの相対的に上位のビットのデジタル信号を第２のデジタル信号として記憶し、第１の記憶部５０は、光電変換部１２と第２の記憶部６０との間に積層される。本実施の形態では、第１記憶部５０および第２記憶部６０のうち、下位のビットのデジタル信号を記憶させる第１記憶部５０を、光電変換部１２と第２の記憶部６０との間に積層して比較部４０に近い位置に配置する。このため、比較部４０からの信号の信号遅延による影響を低減し、高精度なＡＤ変換を実現することができる。
（第２の実施の形態）
図７を参照して、第２の実施の形態に係る撮像素子３を説明する。なお、図中、第１の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、第１の実施の形態に係る撮像素子３との相違点を主に説明する。図７は、第２の実施の形態に係る撮像素子の構成の詳細を示すブロック図である。撮像素子３は、第１記憶部５０を構成する信号用記憶部５１およびダーク用記憶部５２を含む複数のラッチ回路と、第２記憶部６０を構成する信号用記憶部６１およびダーク用記憶部６２を含む複数のラッチ回路とを有する。
各画素１０の読み出し部２０は、転送部１３により光電変換部１２からフローティングディフュージョン１５に転送された電荷に応じた信号（光電変換信号）と、フローティングディフュージョン１５の電位をリセット電位にリセットしたときのダーク信号（ノイズ信号）とを順次、信号線１８に読み出す。ダーク信号は、光電変換信号の補正に用いられる。ＡＤ変換部７０は、光電変換信号およびダーク信号それぞれについて順次ＡＤ変換を行う。ＡＤ変換部７０は、光電変換信号についてのＡＤ変換を行う場合は、光電変換信号と基準信号との比較結果を、デマルチプレクサ５３、６３を介して信号用記憶部５１および信号用記憶部６１に出力する。また、ＡＤ変換部７０は、ダーク信号についてのＡＤ変換を行う場合は、ダーク信号と基準信号との比較結果を、デマルチプレクサ５３、６３を介してダーク用記憶部５２およびダーク用記憶部６２に出力する。
ＡＤ変換部７０は、光電変換信号を所定のビット数のデジタル信号に変換し、ダーク信号を所定のビット数のデジタル信号に変換する。ＡＤ変換部７０は、光電変換信号によるデジタル信号を信号用記憶部５１および信号用記憶部６１に記憶させ、ダーク信号によるデジタル信号をダーク用記憶部５２およびダーク用記憶部６２に記憶させる。ＡＤ変換７０の動作、信号用記憶部５１およびダーク用記憶部５２を含む複数のラッチ回路に記憶されるデジタル信号、信号用記憶部６１およびダーク用記憶部６２を含む複数のラッチ回路に記憶されるデジタル信号については、第１の実施形態と同様である。
図８は、第１記憶部５０および第２記憶部６０により記憶されるデジタル信号の構成を説明するための図である。図７および図８に示す例では、信号用記憶部５１と信号用記憶部６１とダーク用記憶部５２とダーク用記憶部６２とはラッチ回路から構成され、記憶されるデジタル信号は各々が１ビットの信号となる。本実施の形態では、図７は、便宜上、信号用記憶部５１と信号用記憶部６１とダーク用記憶部５２とダーク用記憶部６２としか図示していない。第１の実施形態と同様に、撮像素子３は、記憶されるデジタル信号のビット数に対応して複数のラッチ回路（記憶部）が設けられる。複数のラッチ回路は各々１ビットのデジタル信号を記憶する。本実施の形態では、例えば、第３基板１１３は信号用記憶部５１の他に５個のラッチ回路と、ダーク用記憶部５２の他に５個のラッチ回路を有する。信号用の６個のラッチ回路は、光電変換信号を用いて生成される６ビットのデジタル信号を記憶する。ダーク信号用の６個のラッチ回路は、ダーク信号を用いて生成される６ビットのデジタル信号を記憶する。同様に、第４基板１１４は信号用記憶部６１の他に５個のラッチ回路と、ダーク用記憶部６２の他に５個のラッチ回路を有する。信号用の６個のラッチ回路は、光電変換信号を用いて生成される６ビットのデジタル信号を記憶する。ダーク信号用の６個のラッチ回路は、ダーク信号を用いて生成される６ビットのデジタル信号を記憶する。信号用記憶部６１およびダーク用記憶部６２は、信号用記憶部５１およびダーク用記憶部５２よりも、比較部４０から離れた第４基板１１４に設けられる。このため、信号用記憶部６１およびダーク用記憶部６２に記憶される信号には、コンパレータ出力信号の遅延によるＡＤ変換誤差が生じる場合がある。
信号用記憶部５１を含む複数のラッチ回路は、光電変換信号による下位６ビットのデジタル信号Ｓ１を記憶する。信号用記憶部６１を含む複数のラッチ回路は、光電変換信号による上位６ビットの信号Ｓ２と、ＡＤ変換誤差分となる遅延誤差Ｎとを加算した信号（Ｓ２＋Ｎ）を記憶する。また、ダーク用記憶部５２を含む複数のラッチ回路は、ダーク信号による下位６ビットのデジタル信号Ｄ１を記憶する。ダーク用記憶部６２を含む複数のラッチ回路は、ダーク信号による上位６ビットの信号Ｄ２と、ＡＤ変換誤差分となる遅延誤差Ｎとを加算した信号（Ｄ２＋Ｎ）を記憶する。このため、図８（ａ）に示すように、信号Ｓ１と信号（Ｓ２＋Ｎ）とが光電変換信号による１２ビットのデジタル信号を構成する。また、図８（ｂ）に示すように、信号Ｄ１と信号（Ｄ２＋Ｎ）とがダーク信号による１２ビットのデジタル信号を構成する。
演算ユニット８０は、光電変換信号のデジタル信号とダーク信号のデジタル信号との減算による相関二重サンプリング（CDS；Correlated Double Sampling）、すなわちデジタルＣＤＳを行う。演算ユニット８０は、信号用記憶部５１を含む複数のラッチ回路および信号用記憶部６１を含む複数のラッチ回路から出力される光電変換信号に応じたデジタル信号と、ダーク用記憶部５２を含む複数のラッチ回路およびダーク用記憶部６２を含む複数のラッチ回路から出力されるダーク信号に応じたデジタル信号との減算を行って補正信号を生成する。例えば、演算ユニット８０は、信号用記憶部５１を含む複数のラッチ回路からの信号Ｓ１とダーク用記憶部５２を含む複数のラッチ回路からの信号Ｄ１との減算を行って、補正信号の下位６ビットを構成する信号Ａ１（＝Ｓ１−Ｄ１）を得る。また、演算ユニット８０は、信号用記憶部６１を含む複数のラッチ回路からの信号（Ｓ２＋Ｎ）とダーク用記憶部６２を含む複数のラッチ回路からの信号（Ｄ２＋Ｎ）との減算を行って、補正信号の上位６ビットを構成する信号Ａ２（＝Ｓ２−Ｄ２）を得る。信号（Ｓ２＋Ｎ）と信号（Ｄ２＋Ｎ）との減算を行うことにより、ＡＤ変換誤差分となる遅延誤差Ｎを除去することができる。この結果、ＣＤＳ処理後の補正信号は、信号Ａ１（＝Ｓ１−Ｄ１）と信号Ａ２（＝Ｓ２−Ｄ２）とにより構成される。
光電変換信号のデジタル信号を記憶させる記憶部と、ダーク信号のデジタル信号を記憶させる記憶部とを異なる基板に配置させた場合は、デジタル信号およびダーク信号のいずれか一方に遅延誤差Ｎが含まれることとなるため、ＣＤＳ処理により遅延誤差Ｎを除去することができない。本実施の形態では、下位ビットの信号を記憶する信号用記憶部５１とダーク用記憶部５２とを第３基板１１３に配置し、上位ビットの信号を記憶する信号用記憶部６１とダーク用記憶部６２とを第４基板１１４に配置する。このため、ＣＤＳ処理により遅延誤差Ｎを除去することができ、ＡＤ変換の精度を向上させることができる。
第２の実施の形態にあっては、光電変換信号のデジタル信号の下位ビット用の信号用記憶部５１とダーク信号のデジタル信号の下位ビット用のダーク用記憶部５２とを第３基板１１３に設け、光電変換信号のデジタル信号の上位ビット用の信号用記憶部６１とダーク信号のデジタル信号の上位ビット用のダーク用記憶部６２とを第４基板１１４に設けた。この代わりに、光電変換信号のデジタル信号の下位ビット用の信号用記憶部５１とダーク信号のデジタル信号の下位ビット用のダーク用記憶部５２とを第４基板１１４に設け、光電変換信号のデジタル信号の上位ビット用の信号用記憶部６１とダーク信号のデジタル信号の上位ビット用のダーク用記憶部６２とを第３基板１１３に設けてもよい。この場合でも、第４基板１１４の下位ビット用の信号用記憶部５１と下位ビット用のダーク用記憶部５２には、信号遅延に起因する誤差が生じる恐れがあるが、この信号遅延誤差は、同一の基板に設けられた下位ビット用の信号用記憶部５１と下位ビット用のダーク用記憶部５２において略等しい値になり、ＣＤＳ処理により除去することができる。
上述した実施の形態によれば、第１の実施の形態と同様の作用効果に加えて、次の作用効果が得られる。
（６）光電変換部１２から読み出された信号は、光電変換信号及びノイズ信号を含み、撮像素子３は、比較部４０の比較結果に基づき、光電変換信号の第１のデジタル信号及びノイズ信号の第１のデジタル信号をそれぞれ記憶する光電変換信号用の第１の記憶部（信号用記憶部５１）及びノイズ信号用の第１の記憶部（ダーク用記憶部５２）を有する。撮像素子３は、比較部４０の比較結果に基づき、光電変換信号の第２のデジタル信号及びノイズ信号の第２のデジタル信号をそれぞれ記憶する光電変換信号用の第２の記憶部（信号用記憶部６１）及びノイズ信号用の第２の記憶部（ダーク用記憶部６２）を有する。光電変換信号用の第１の記憶部とノイズ信号用の第１の記憶部とは、互いに同基板（第１回路層）に設けられ、光電変換信号用の第２の記憶部とノイズ信号用の第２の記憶部とは、互いに同基板（第２回路層）に設けられる。このようにしたので、ＣＤＳ処理により遅延誤差Ｎを除去することができ、ＡＤ変換の精度を向上させることができる。
（７）撮像素子３は、第１の記憶部５０に記憶された光電変換信号の第１のデジタル信号及びノイズ信号の第１のデジタル信号の差分を算出し、第２の記憶部６０に記憶された光電変換信号の第２のデジタル信号及びノイズ信号の第２のデジタル信号の差分を算出する演算部（演算ユニット８０）を更に備える。このようにしたので、演算ユニット８０により遅延誤差Ｎを除去することができる。
次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
（変形例１）
図９は、変形例１に係る撮像素子の構成の詳細を示すブロック図である。変形例１に係る撮像素子３では、コンパレータ出力信号の遅延による遅延誤差Ｎを算出し、遅延誤差Ｎを用いてデジタル信号の補正を行う。撮像素子３は、第１スイッチ部３１と、第２スイッチ部３２と、誤差量算出部３４０と、誤差量補正部３５０とを有する。第１スイッチ部３１および第２スイッチ部３２は、それぞれトランジスタ等により構成される。遅延誤差Ｎの算出を行う場合は、第１スイッチ部３１をオン、第２スイッチ部３２をオフにさせる。これにより、第３基板１１３の第１記憶部５０および第４基板１１４の第２記憶部６０には、グローバルカウンタ２２０から同じクロック信号が入力される。第１記憶部５０および第２記憶部６０は、それぞれ互いに同じカウント値を示すクロック信号を用いてラッチ動作を行う。第１記憶部５０および第２記憶部６０に記憶されたデジタル信号は、センスアンプ３００を介してラインメモリ３１０に出力される。
誤差量算出部３４０は、ラインメモリ３１０から第１記憶部５０によるカウント値と第２記憶部６０によるカウント値とを読み出し、各々のカウント値の減算を行うことにより遅延誤差Ｎを算出する。誤差量算出部３４０は、算出した遅延誤差Ｎをメモリ３４１に記憶させる。なお、メモリ３４１への遅延誤差Ｎの記憶は、製品出荷時に予め記憶させるようにしてもよいし、撮影前に記憶させるようにしてもよい。本撮影時は、第１スイッチ部３１をオフ、第２スイッチ部３２をオンにさせる。本撮影を行ってデジタル信号がラインメモリ３１０に記憶されると、誤差量補正部３５０は、誤差量算出部３４０に記憶された遅延誤差Ｎを用いて信号の補正を行う。例えば、ラインメモリ３１０に記憶されたデジタルデータから遅延誤差Ｎを減算する。また、誤差量補正部３５０は、補正後の信号を画像信号として、入出力部３２０に出力するようにする。このようにすることで、コンパレータ出力信号の遅延による遅延誤差Ｎを除去することができる。
（変形例２）
変形例１に係る撮像素子３では、誤差量算出部３４０によりコンパレータ出力信号の遅延による遅延誤差Ｎを算出し、誤差量補正部３５０により遅延誤差Ｎを用いてデジタル信号の補正を行う例について説明した。しかし、演算ユニット８０が遅延誤差Ｎを算出して遅延誤差Ｎを用いてデジタル信号の補正を行うように構成してもよい。すなわち、演算ユニット８０は、誤差量算出部３４０および誤差量補正部３５０を機能的に有する。この場合、変形例１の場合と同様に第１記憶部５０および第２記憶部６０に同じカウント値を示すクロック信号を用いてラッチ動作を行わせて、それぞれに記憶されたデジタル信号を演算ユニット８０に出力させる。
演算ユニット８０は、第１記憶部５０によるカウント値と第２記憶部６０によるカウント値との減算を行うことにより遅延誤差Ｎを算出する。また、演算ユニット８０は、算出した遅延誤差Ｎを演算ユニット８０内部のラッチ回路等に記憶させる。なお、遅延誤差Ｎの記憶は、製品出荷時に予め行うようにしてもよいし、撮影前に行うようにしてもよい。本撮影時は、演算ユニット８０は、遅延誤差Ｎを用いて信号の補正を行う。例えば、第２記憶部６０によるデジタル信号から遅延誤差Ｎを減算する。このようにすることで、コンパレータ出力信号の遅延による遅延誤差Ｎを除去することができる。
（変形例３）
上述した実施の形態では、第１基板１１１が画素１０を有し、第２基板１１２が比較部４０を有し、第３基板１１３が第１記憶部５０を含む複数の記憶部（ラッチ回路）を有し、第４基板１１４が第２記憶部６０を含む複数の記憶部（ラッチ回路）を有し、４つの基板が積層される例について説明した。しかし、基板の数は４つに限定されない。撮像素子３は、２つ以上の基板が積層されていればよい。例えば、画素１０と比較部４０とは同じ基板に設けられてもよい。また、比較部４０と第１記憶部５０とは同じ基板に設けられてもよい。光電変換部１２と比較部４０と第１記憶部５０とが同じ基板に設けられてもよい。また、第１記憶部５０と第２記憶部６０とが同じ基板に設けられてもよい。この場合、第１記憶部５０は、第２記憶部６０よりも比較部４０に近い位置に設けられる。撮像素子を、比較部４０を有する基板と記憶部（ラッチ回路）を有する基板とを積層した構成としてもよい。比較部４０を有する回路層と記憶部を有する回路層とを積層した積層構造のＡＤ変換部とすることにより、チップ面積を増大させることなく、複数の記憶部を配置することができ、ＡＤ変換の分解能を向上させることができる。
また、記憶部（ラッチ回路）を有する基板は、第３基板１１３と第４基板１１４とを含む３つ以上あってもよい。例えば、１２ビットのデジタル信号を記憶するための１２個の記憶部（ラッチ回路）が、３つの基板に４個ずつ設けられてもよいし、１２つの基板に１個ずつ設けられてもよい。
上述した実施の形態では、下位ビットに対応する第１記憶部５０と、上位ビットに対応する第２記憶部６０とを設ける例について説明した。しかし、上位のビット及び下位のビットに対して相対的に中位のビットのデジタル信号を記憶する第３記憶部を設けるようにしてもよい。この場合、比較部４０から出力される信号に基づいて、画素１０から出力された信号と基準信号との大小関係が変化するまでの時間を、第２周波数のクロック信号よりも周波数が低い第３周波数のクロック信号で計測する。第３記憶部は、第３周波数のクロック信号で計測された結果に基づいて第３信号を記憶する。第１周波数のクロック信号に基づくデジタル信号を下位のビットのデジタル信号、第２周波数のクロック信号に基づくデジタル信号を中位のビットのデジタル信号、第３周波数のクロック信号に基づくデジタル信号を上位のビットのデジタル信号とする。
第１記憶部と第２記憶部と第３記憶部とを、互いに異なる基板に配置するようにしてもよい。第２記憶部６０が第１記憶部５０と第３記憶部との間にあるよう、第２記憶部６０を有する基板が第１記憶部５０を有する基板と第３記憶部を有する基板との間に設けてもよい。第１記憶部５０と第２記憶部６０とを同じ基板に設け、第３記憶部のみを異なる基板に設けてもよい。第１記憶部５０は第２記憶部６０よりも比較部４０に近い位置に設ける。また、第１記憶部５０と第２記憶部６０とを有する基板は、比較部４０を有する基板と第３記憶部を有する基板との間に設けられるようにしてもよい。第２記憶部６０と第３記憶部を同じ基板に設けてもよい。
（変形例４）
上述した実施の形態では、１２ビットのデジタル信号へのＡＤ変換を行う例について説明した。しかし、任意のビット数のＡＤ変換に関しても同様に適用することができる。任意のビット数に応じた複数のラッチ回路（記憶部）を設けてもよい。第３基板１１３および第４基板１１４が有する各々のラッチ回路の数は任意の数としてよい。例えば、第１の実施形態において、第３基板１１３および第４基板１１４が有する各々のラッチ回路の数は６個に限定さない。第３基板１１３および第４基板１１４が有する各々のラッチ回路の数は、６個未満でも６個以上であってもよい。したがって、第３基板１１３および第４基板１１４が有するラッチ回路に記憶されるデジタル信号の合計は１２ビット未満であっても、１２ビット以上であってもよい。
また、第１記憶部５０と第２記憶部６０とを異なる基板に配置する場合に、任意のビット数に応じた複数のラッチ回路等を異なる基板に分けて配置してもよい。第３基板１１３の第１記憶部５０を含むラッチ回路の数と、第４基板１１４の第２記憶部６０を含むラッチ回路の数とは異なっていてもよい。例えば、第３基板１１３は第１記憶部５０を含む８個のラッチ回路を有し、第４基板１１４は第２記憶部６０を含む６個のラッチ回路を有していてもよい。同様に、第２の実施形態において、光電変換信号を１２ビットのデジタル信号に変換し、ダーク信号を８ビットのデジタル信号に変換する場合においても、ラッチ回路の数は限定されない。第３基板１１３のダーク用記憶部５２を含むダーク信号用のラッチ回路の数と、第４基板１１４のダーク用記憶部６２を含むダーク用のラッチ回路の数とは異なっていてもよい。例えば、第３基板１１３は、信号用記憶部５１を含む６個の信号用ラッチ回路を有し、ダーク用記憶部５２を含む６個のダーク用ラッチ回路を有する。第４基板１１４は、信号用記憶部６１を含む６個の信号用ラッチ回路を有し、ダーク用記憶部６２を含む２個のダーク用ラッチ回路を有するようにしてもよい。また、第３基板１１３にのみ、ダーク用記憶部５２を設けてもよい。第４基板１１４はダーク用記憶部６２を設けなくてもよい。第３基板１１３または第４基板１１４が有する信号用記憶部の数とダーク用記憶部の数が異なっていてもよい。
（変形例５）
上述した実施の形態では、撮像素子３は、裏面照射型の構成とする例について説明した。しかし、撮像素子３を、光が入射する入射面側に配線層１４０を設ける表面照射型の構成としてもよい。
（変形例６）
上述した実施の形態では、光電変換部１２としてフォトダイオードを用いる例について説明した。しかし、光電変換部１２として光電変換膜を用いるようにしてもよい。
（変形例７）
上述の実施の形態で説明した撮像素子３は、カメラ、スマートフォン、タブレット、ＰＣに内臓のカメラ、車載カメラ等に適用されてもよい。
上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願２０１６年第６５４９１号（２０１６年３月２９日出願）
３ 撮像素子、１２ 光電変換部、１０ 画素、４０ 比較部、５０ 第１記憶部、６０ 第２記憶部、７０ ＡＤ変換部、８０ 演算ユニット

Claims (21)

  1. 入射した光を光電変換して電荷を生成する光電変換部と、
    前記光電変換部で生成された電荷による信号を基準信号と比較する比較部と、前記比較部から出力される信号に基づいた第１信号を記憶する、第１回路層に設けられる第１記憶部と、前記比較部から出力される信号に基づいた第２信号を記憶する、前記第１回路層に積層される第２回路層に設けられる第２記憶部と、を有するＡＤ変換部と、
    を備える撮像素子。
  2. 請求項１に記載の撮像素子において、
    前記第１記憶部は、前記比較部から出力される信号に基づいて生成される信号のうち第１信号を記憶し、
    前記第２記憶部は、前記生成される信号のうち第２信号を記憶する撮像素子。
  3. 請求項１または請求項２に記載の撮像素子において、
    前記比較部は、前記光電変換部で生成された電荷に基づいたアナログ信号を基準信号と比較し、
    前記第１信号は、前記比較部から出力される信号に基づいて生成されるデジタル信号の一部であり、
    前記第２信号は、前記生成されるデジタル信号の他の一部である撮像素子。
  4. 請求項１から請求項３までのいずれか一項に記載の撮像素子において、
    前記比較部は、前記光電変換部で生成された電荷による信号を、時間経過とともに変化する前記基準信号と比較し、
    前記第１記憶部は、前記光電変換部で生成された電荷による信号と前記基準信号とが前記比較部により比較されるとき、前記光電変換部で生成された電荷による信号と前記基準信号との大小関係が変化するまでの時間を、第１周波数の信号で計測された結果に基づいた前記第１信号を記憶し、
    前記第２記憶部は、前記光電変換部で生成された電荷による信号と前記基準信号とが前記比較部により比較されるとき、前記光電変換部で生成された電荷による信号と前記基準信号との大小関係が変化するまでの時間を、前記第１周波数より周波数が低い第２周波数の信号で計測された結果に基づいた前記第２信号を記憶する撮像素子。
  5. 請求項４に記載の撮像素子において、
    前記ＡＤ変換部は、前記光電変換部で生成された電荷に基づいたアナログ信号をデジタル信号に変換し、
    前記第１信号は、計測部の前記第１周波数の信号による計測に基づいて生成されたデジタル信号のうち第１のビットのデジタル信号であり、
    前記第２信号は、前記計測部の前記第２周波数の信号による計測に基づいて生成されたデジタル信号のうち第２のビットのデジタル信号である撮像素子。
  6. 請求項１から請求項５までのいずれか一項に記載の撮像素子において、
    前記比較部と前記第１記憶部との間隔は、前記比較部と前記第２記憶部との間隔よりも短い撮像素子。
  7. 請求項１から請求項６までのいずれか一項に記載の撮像素子において、
    前記第１記憶部は、前記第２記憶部よりも前記比較部に近い位置にある撮像素子。
  8. 請求項１から請求項７までのいずれか一項に記載の撮像素子において、
    前記比較部と前記第１回路層との間隔は、前記比較部と前記第２回路層との間隔よりも短い撮像素子。
  9. 請求項１から請求項８までのいずれか一項に記載の撮像素子において、
    前記比較部を有する層を備え、
    前記第１回路層は、前記比較部を有する層と前記第２回路層との間にある撮像素子。
  10. 請求項１から請求項８までのいずれか一項に記載の撮像素子において、
    前記第１回路層は、前記比較部と前記第１記憶部を有する撮像素子。
  11. 請求項１から請求項８までのいずれか一項に記載の撮像素子において、
    前記第１回路層は、前記光電変換部と前記比較部と前記第１記憶部とを有する撮像素子。
  12. 請求項１から請求項８までのいずれか一項に記載の撮像素子において、
    前記光電変換部と前記比較部とを有する層を備え、
    光が入射する側から、前記光電変換部と前記比較部とを有する層と、前記第１回路層と、前記第２回路層とが設けられる撮像素子。
  13. 請求項１から請求項８までのいずれか一項に記載の撮像素子において、
    前記光電変換部を有する層と、前記比較部を有する層とを備え、
    光が入射する側から、前記光電変換部を有する層と、前記比較部を有する層と、前記第１回路層と、前記第２回路層とが設けられる撮像素子。
  14. 請求項１から請求項１３までのいずれか一項に記載の撮像素子において、
    前記第１回路層は、前記第１信号の補正に用いる信号を記憶する第３記憶部を有し、
    前記第２回路層は、前記第２信号の補正に用いる信号を記憶する第４記憶部を有する撮像素子。
  15. 請求項１４に記載の撮像素子において、
    前記第１記憶部に記憶された前記第１信号と前記第３記憶部に記憶された信号との差分を算出し、前記第２記憶部に記憶された前記第２信号と前記第４記憶部に記憶された信号との差分を算出する演算部を備える撮像素子。
  16. 請求項１から請求項１５までのいずれか一項に記載の撮像素子において、
    前記比較部から出力される信号に基づいて生成される信号のうち第３信号を記憶する第５記憶部を備える撮像素子。
  17. 請求項１６に記載の撮像素子において、
    前記第５記憶部は、前記光電変換部で生成された電荷による信号と前記基準信号とが前記比較部により比較されるとき、前記光電変換部で生成された電荷による信号と前記基準信号との大小関係が変化するまでの時間を、第２周波数より周波数が低い第３周波数の信号で計測された結果に基づいた前記第３信号を記憶する撮像素子。
  18. 請求項１６または請求項１７に記載の撮像素子において、
    前記第５記憶部を有する第３回路層を備え、
    前記第２回路層は前記第１回路層と前記第３回路層との間に設けられる撮像素子。
  19. 請求項１８に記載の撮像素子において、
    前記第３回路層は、前記第３信号の補正に用いる信号を記憶する第６記憶部を有する撮像素子。
  20. 入射した光を光電変換して電荷を生成する光電変換部と、
    前記光電変換部で生成された電荷による信号を基準信号と比較する比較部と、
    前記比較部から出力される信号に基づいた第１信号を記憶する、第１回路層に設けられる第１記憶部と、
    前記比較部から出力される信号に基づいた第２信号を記憶する、第２回路層に設けられる第２記憶部と、を備え、
    光が入射する側から前記第１回路層と前記第２回路層とが設けられる撮像素子。
  21. 請求項１から請求項２０までのいずれか一項に記載の撮像素子と、
    前記撮像素子からの信号に基づいて画像データを生成する画像生成部と、を備える撮像装置。
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