WO2010109815A1 - 固体撮像装置 - Google Patents

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WO2010109815A1
WO2010109815A1 PCT/JP2010/001914 JP2010001914W WO2010109815A1 WO 2010109815 A1 WO2010109815 A1 WO 2010109815A1 JP 2010001914 W JP2010001914 W JP 2010001914W WO 2010109815 A1 WO2010109815 A1 WO 2010109815A1
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WO
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unit
column amplifier
pixel
signal
column
Prior art date
Application number
PCT/JP2010/001914
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English (en)
French (fr)
Inventor
片桐哲也
楠田将之
Original Assignee
コニカミノルタオプト株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors

Definitions

  • the present invention relates to a solid-state imaging device that performs analog-digital conversion of a pixel signal by a successive approximation type analog-digital conversion method, and particularly relates to a technique for correcting a weighted value of each bit of digital data.
  • a pixel unit in which a plurality of pixels are arranged in a matrix and a column AD conversion unit that reads a pixel signal from each pixel provided corresponding to each column of the pixel unit are provided.
  • a CMOS image sensor that performs analog-to-digital conversion of the pixel signal read out in (1) is known.
  • the column AD conversion unit generally includes an integration type AD converter, and generally performs AD (analog digital) conversion of a pixel signal by an integration type AD conversion method.
  • Patent Document 2 a technique for performing AD conversion by dividing digital data into an upper bit group and a lower bit group is known.
  • FIG. 9 shows a circuit diagram of a column AD conversion unit that AD converts the upper bit group by the successive approximation AD conversion method and AD converts the lower bit group by the integration AD conversion method.
  • FIG. 10 shows a timing chart of the column AD converter shown in FIG.
  • the column AD conversion unit shown in FIG. 9 is a 15-bit column AD conversion unit in which 1 bit is added as a redundant bit, and is divided into an upper bit group of upper 4 bits and a lower bit group of lower 11 bits including redundant bits. Then, AD conversion is performed.
  • the column AD conversion unit includes a column amplifier 100, a clamp unit 200, a comparator unit 300, a latch circuit 400, a successive approximation signal generation unit 500, and an SA (Successive Approximation) register 600.
  • SA Successessive Approximation
  • the electric charge accumulated in the photodiode is transferred to the floating diffusion, and the magnitude of the Signal component is larger than the Noise component which is the pixel signal Video of the (Noise + Signal) component from the pixel portion via the vertical signal line L1. A low potential signal is output.
  • the output signal AOUT of the column amplifier 100 increases from VOPA, which is the reset level of the column amplifier 100, according to the magnitude of the Signal component.
  • the magnitude of this change in VOPA depends on the gain settings of ⁇ GainA and ⁇ GainB. That is, as shown in the timing chart of FIG. 10, when both ⁇ GainA and ⁇ GainB are Hi, the gain of the column amplifier 100 is (CA + CB) / CF, and the output signal AOUT of the column amplifier 100 is Signal ⁇ Increase by (CA + CB) / CF.
  • AD conversion of the upper bit group is started by the successive approximation AD conversion method.
  • ⁇ SA1 Hi
  • the capacitor C1 is connected to the column amplifier 100.
  • the potential input to the column amplifier 100 increases by VREF ⁇ C1.
  • AOUT decreases by VREF ⁇ (C1 / CF).
  • a signal CIN (hereinafter referred to as “CIN”) input to the comparator unit 300 has a DC level different from AOUT because the clamp unit 200 exists between the column amplifier 100 and the comparator unit 300, but the AC level. Changes in the same way as AOUT.
  • the potential of AOUT changes according to VREF ⁇ (C4 / CF)
  • COUT is inverted from Lo to Hi (period T4).
  • the upper bit group can be digitized by performing the above-described operation by giving C1, C2, C3, C4, CF, C21, C22, and VREF a certain relationship.
  • VRAMP a ramp signal
  • FIG. 11 is a diagram conceptually illustrating an AD conversion operation by the successive approximation AD conversion method.
  • the vertical direction indicates the CIN level.
  • TH1 to TH4 are KG ⁇ (C1 / CF) ⁇ VREF, KG ⁇ (C2 / CF) ⁇ VREF, KG ⁇ (C3 / CF) ⁇ VREF, and KG ⁇ (C4 / CF) ⁇ VREF, respectively.
  • D1 to D4 indicate 4-bit digital data.
  • FIG. 12 is a graph showing an ideal AD conversion characteristic of the upper bit group and an AD conversion characteristic of the lower bit group in the column AD conversion unit of FIG.
  • the horizontal axis indicates an analog pixel signal (analog input) input to the column AD converter
  • the left vertical axis indicates the value of the upper bit group
  • the right vertical axis indicates the value of the lower bit group.
  • G1 indicates the AD conversion characteristic of the upper bit group
  • g2 indicates the AD conversion characteristic of the lower bit group.
  • the value of the upper bit group changes in steps from 0 to 15 in a stepwise manner as the analog input increases. It can be seen that the value of the lower bit group changes in a saw-like manner, with one step of the upper bit group being one period.
  • the dynamic range of the lower bit group is obtained by removing the upper 0.5-bit redundant bit and the lower 0.5-bit redundant bit.
  • the AD conversion characteristics shown in FIG. 13 can be obtained.
  • the weighting value is a weighting value used when converting a binary number to a decimal number
  • the capacitances of the capacitors C1 to C4 are deviated from the ideal values, and the CIN when the capacitors C1 to C4 are connected to the column amplifier 100 is generally deviated from the ideal values.
  • the AD conversion characteristics of the bit group and the lower bit group are as shown in FIG. FIG. 14 shows that the dynamic range of the lower bit group varies depending on the value of the upper bit group.
  • the signal input to the column amplifier 100 is set to 0, the column amplifier 100 and the capacitors C1 to C4 are forcibly connected to the SA register 600, the value of CIN is measured, and based on the measurement result. Correction of the weight value of each bit of the upper bit group has been performed.
  • An object of the present invention is to provide a solid-state imaging device that can have the same load capacity as viewed from a column amplifier during normal operation and during measurement.
  • a solid-state imaging device is provided corresponding to each column of a pixel unit including pixels arranged in a plurality of columns, and reads out pixel signals from the pixels in the corresponding column.
  • a plurality of readout circuits that perform analog-to-digital conversion of pixel signals by a successive approximation type analog-to-digital conversion method, the readout circuit including a capacitor, a column amplifier that amplifies the pixel signals read from the pixel unit, and analog-to-digital conversion
  • a plurality of successive approximation capacitors provided corresponding to each bit of digital data to be output and outputting signals having different levels to the column amplifier, and a plurality of successive approximation capacitors provided corresponding to each successive approximation capacitor.
  • a successive approximation switch for connecting the column amplifier and the column amplifier and the pixel unit. And a switch section for connecting the column amplifier to a predetermined voltage portion.
  • FIG. 1 is an overall configuration diagram of a solid-state imaging device according to Embodiment 1 of the present invention.
  • the circuit diagram of the column AD conversion part shown in FIG. 1 is shown. It is a flowchart which shows a correction process. It is the graph which showed Y ⁇ 0>. It is the graph which showed Y ⁇ 4>. It is the graph which showed Y ⁇ 3>. It is the graph which showed Y ⁇ 2>.
  • the circuit diagram of the column AD conversion part which AD-converts an upper bit group by a successive approximation AD conversion system, and AD-converts a lower bit group by an integral AD conversion system is shown.
  • FIG. 9 shows a timing chart of the column AD converter shown in FIG. It is a figure which illustrates notionally AD conversion operation
  • FIG. 1 is an overall configuration diagram of a solid-state imaging device according to Embodiment 1 of the present invention.
  • the solid-state imaging device is a solid-state imaging device using a column parallel AD conversion type (column AD conversion type) CMOS image sensor, and includes a pixel unit 1, a vertical scanning circuit 2, and a column AD as a readout circuit.
  • a conversion unit 3, a horizontal scanning circuit 4, a control unit 5, an image processing unit 6, and an image memory 7 are provided.
  • the vertical scanning circuit 2 is configured by, for example, a shift register, and is connected to the pixel unit 1 via eight pixel control lines HL1 corresponding to the first to eighth rows of the pixel unit 1. .
  • the vertical scanning circuit 2 performs vertical scanning of the pixel unit 1 by cyclically selecting the pixel control lines HL1 in the first to eighth rows in synchronization with the vertical synchronization signal VD.
  • the horizontal scanning circuit 4 is composed of, for example, a shift register, and outputs a column selection signal in synchronization with the horizontal synchronization signal HD, so that the column AD conversion units for the first to eighth columns in one horizontal scanning period. 3 is selected cyclically, the column AD conversion unit 3 is horizontally scanned, and the pixel signals of the first to eighth columns held by the column AD conversion unit 3 are sequentially output.
  • the control unit 5 includes a microcomputer including a CPU (Central Processing Unit), a ROM (Read Only Memory), and a RAM (Random Access Memory), and controls the entire solid-state imaging device.
  • a CPU Central Processing Unit
  • ROM Read Only Memory
  • RAM Random Access Memory
  • the image processing unit 6 is configured by a dedicated hardware circuit, and performs various image processing on the image data output from each column AD conversion unit 3.
  • the image processing unit 6 particularly includes a correction unit 61. Details of the processing of the correction unit 61 will be described later.
  • the image memory 7 is composed of a storage device such as a hard disk, and stores image data that has been subjected to predetermined image processing by the image processing unit 6.
  • FIG. 2 shows a circuit diagram of the column AD conversion unit 3 shown in FIG.
  • the column AD conversion unit 3 includes a column amplifier 10, a clamp unit 20, a comparator unit 30, a latch unit 40 as a measurement unit, a successive approximation signal generation unit 50, an SA register 60 as a bit determination unit, and a switch unit 70. Yes.
  • ⁇ CORR, ⁇ XCORR, ⁇ GainA, ⁇ GainB, ⁇ ARST, ⁇ CL, ⁇ SH, ⁇ CMP, ⁇ CRST1, and ⁇ CRST2 indicate control signals, and are output from the control unit 5, for example.
  • VRAMP indicates a ramp signal and is output from the control unit 5, for example.
  • the column amplifier 10 performs an amplification process on the pixel signal Video output from the pixel unit 1 while performing a CDS process, and removes a noise signal from the pixel signal Video.
  • the column amplifier 10 includes an operational amplifier A10, capacitors CA, CB, and CF, and switches SW3, SW4, and SW5.
  • the capacitors CA and CB are connected to the negative terminal side of the operational amplifier A10 via switches SW3 and SW4.
  • the capacitor CF is a feedback capacitor provided between the input and output terminals of the operational amplifier A10.
  • the input signal is amplified with a gain of (CA + CB) / CF.
  • the clamp unit 20 is provided on the output terminal side of the column amplifier 10 and clamps the black level of the pixel signal Video to a clamp voltage VCL that is a predetermined constant voltage.
  • One end of the switch SW7 is connected to the capacitor C21 via the switch SW7, and the other end is connected to the comparator unit 30 via the capacitor C22.
  • the capacitor Cx has one end connected to the capacitor C21 and the other end grounded to hold AOUT.
  • the comparator unit 30 includes switches SW10, SW8, SW9, a capacitor C31, and comparators A31, A32.
  • the pixel signal Video is AD-converted separately into an upper bit group of upper 4 bits and a lower bit group of lower 11 bits (including 1 redundant bit). Then, the column AD conversion unit 3 performs AD conversion on the upper bit group by the successive approximation AD conversion method, and AD converts the lower bit group by the integration AD conversion method.
  • the switch SW8 is connected between the input and output terminals of the comparator A31.
  • the comparator A31 is reset, and the negative terminal of the comparator A31 and the output terminal of the comparator A31 are connected.
  • the potential is set to a predetermined reset level (hereinafter referred to as “VOPC”). Note that VOPC is always applied to the plus terminal of the comparator A31.
  • Comparator A31 compares the signal input to the negative terminal (hereinafter referred to as “CIN”) with VOPC. When CIN exceeds VOPC, the output signal is inverted to a low level, and when CIN falls below VOPC, Invert the output signal to high level.
  • CIN negative terminal
  • the switch SW9 is connected between the input and output terminals of the comparator A32.
  • the comparator A32 is reset, and the negative terminal of the comparator A32 and the output terminal of the comparator A32 are connected.
  • the potential is set to VOPC which is a reset level. Note that VOPC is always applied to the plus terminal of the comparator A32.
  • the comparator A32 has a negative terminal connected to the comparator A31 via the capacitor C31, and when the output signal from the comparator A31 exceeds VOPC, the output signal (hereinafter referred to as “COUT”) is inverted to Lo and the comparator A31. When the output signal from VOPC falls below VOPC, COUT is inverted to Hi.
  • the counter 90 is constituted by, for example, an 11-bit counter provided in the control unit 5 shown in FIG. 1. After the input to the comparator unit 30 of VRAMP is started, CIN reaches VOPC and COUT is inverted. Until the count value is counted and the latch circuit 41 latches the count value.
  • the successive approximation signal generation unit 50 includes capacitors C1 to C4 as successive approximation capacitors and switches SA1 to SA4.
  • Capacitors C1 to C4 output signals having different levels to the column amplifier 10 corresponding to the respective bits of the upper bit group.
  • one end of each of the capacitors C1 to C4 is connected to a voltage source (not shown) that outputs a reference voltage (hereinafter referred to as “VREF”) via the switches SA1 to SA4, and the other end is connected to the operational amplifier A10. Is connected to the negative terminal.
  • a voltage source not shown
  • VREF reference voltage
  • the capacitors C1 to C4 correspond to D1 to D4, where each bit of the upper bit group is D1 to D4 in order from the most significant bit.
  • ⁇ SA1 to ⁇ SA4 are output by the SA register 60.
  • the SA register 60 sequentially switches the connection relationship between the capacitors C1 to C4 and the column amplifier 10, and based on COUT output from the comparator unit 30, the value of the upper bit of the pixel signal Video is determined by the successive approximation AD conversion method. decide.
  • the SA register 60 sequentially connects the capacitors C1 to C4 to the column amplifier 10 in the descending order of capacity, and one of the capacitors C1 to C4 is connected to the column amplifier 10. Based on the presence or absence of inversion, whether to maintain the connection of the one capacitor to the column amplifier 10 is determined, and the value of the bit corresponding to the one capacitor is determined.
  • the SA register 60 sequentially connects the capacitors C2 to C4 to the column amplifier 10, and when COUT when a certain capacitor is connected is inverted, the bit value corresponding to the one capacitor is increased by one.
  • the bit value is opposite to the bit value and the bit corresponding to the one capacitor is 1, the connection of the capacitor to the column amplifier 10 is maintained, and the bit corresponding to the one capacitor is 0. In this case, the connection of the one capacitor to the column amplifier 10 is cut off.
  • the switch unit 70 is connected between the vertical signal line L1 and the column amplifier 10, and under the control of the correction unit 61, the column amplifier 10 and the vertical signal line L1 are disconnected to connect the column amplifier 10 to the voltage source 80.
  • the switch unit 70 includes switches SW1 and SW2.
  • the Hi and Lo timings of ⁇ CORR and ⁇ XCORR are determined so that the switches SW1 and SW2 are turned on complementarily.
  • the load capacity viewed from the operational amplifier A10 is the same in the normal operation of reading the pixel signal Video and in the measurement of measuring CIN.
  • the load capacity viewed from the operational amplifier A10 is the capacitors CA1 and C4 and the capacitors C1 to C4 sequentially connected by the SA register 60. Therefore, the load capacity viewed from the operational amplifier A10 is the same during normal operation and during measurement.
  • the noise component pixel signal Video is sampled and held by the capacitors CA and CB.
  • a signal having a potential lower than the Noise component which is the (Noise + Signal) component pixel signal Video, is output from the pixel unit 1 through the vertical signal line L1.
  • the output signal AOUT of the column amplifier 10 increases from VOPA by Signal ⁇ ((CA + CB) / CF) according to the magnitude of the Signal component.
  • ⁇ SA1 Hi
  • the capacitor C1 is connected to the column amplifier 10
  • the potential input to the column amplifier 10 increases only by VREF ⁇ C1
  • AOUT decreases by VREF ⁇ (C1 / CF).
  • the correction unit 61 disconnects the column amplifier 10 and the pixel unit 1 and connects the column amplifier 10 to the voltage source 80, and the SA register 60 is one capacitor among the capacitors C1 to C4. Is output to the voltage source 80 so as to connect to the column amplifier 10. Then, the correction unit 61 causes the latch unit 40 to measure CIN, and corrects the weighting value of the bit corresponding to the one capacitor based on the measurement result by the latch unit 40.
  • the correction unit 61 disconnects the column amplifier 10 and the pixel unit 1 and connects the column amplifier 10 to the voltage source 80, and one of the capacitors C1 to C4 is connected to the column amplifier 10.
  • the pseudo pixel signals having different levels to be connected are output to the voltage source 80 at least twice.
  • the correction unit 61 interpolates each time of the digital measurement value measured by the latch unit 40, calculates a first function indicating the relationship between the voltage of the pseudo pixel signal and the digital measurement value, and calculates the calculated first value. Based on this function, the weight value of the bit corresponding to the one capacitor is corrected.
  • the correction unit 61 causes the voltage source 80 to output a pseudo pixel signal that does not connect all of the capacitors C1 to C4 to the column amplifier 10 at least twice, and in the same manner as the first function, A second function indicating the relationship with the measured value is calculated, and the weight value of the bit corresponding to the one successive approximation capacitor is corrected based on the difference between the first function and the second function.
  • the weighting value can be corrected using the first function and the second function.
  • the correction unit 61 cuts off the voltage between the column amplifier 10 and the pixel unit 1 by applying voltage to the column amplifier 10 during the vertical blanking period. What is necessary is just to make it the state connected to the source 80.
  • FIG. 3 is a flowchart showing this correction processing.
  • the correction unit 61 causes the voltage source 80 to output a pseudo pixel signal at such a level that the SA register 60 blocks the capacitors C1 to C4 from the column amplifier 10 (step S1).
  • the column amplifier 10 subtracts the pixel signal Video of the Noise component output in the first phase from the pixel signal Video of the (Noise + Signal) component, specifically, a signal according to the Signal component, specifically, , Signal ⁇ (CA + CB) / CF is output as AOUT.
  • the voltage source 80 outputs a pseudo pixel signal having a level corresponding to the Noise component in the first phase to the column amplifier 10 and then outputs a pseudo pixel signal having a level corresponding to the (Noise + Signal) component in the second phase to the column amplifier 10. Output to.
  • the SA register 60 sequentially connects the capacitors C1 to C4, and finally shuts off all of C1 to C4 from the column amplifier 10.
  • the latch unit 40 counts the time from when VRAMP is input until CIN exceeds VOPC, and obtains the values of D5 to D15 of the lower bit group, thereby measuring the digital measurement value of CIN (Ste S2).
  • step S3 when the latch unit 40 has finished the two CIN measurements (YES in step S3), the correction unit 61 advances the process to step S4. On the other hand, when the latch unit 40 has not finished the two measurements of CIN (NO in step S3), the correction unit 61 returns the process to step S1 and causes the voltage source 80 to measure the first CIN.
  • the correction unit 61 plots the two digital measurement values of CIN measured by the latch unit 40 in a two-dimensional coordinate space having Signal ′ as the horizontal axis and the CIN digital measurement value as the vertical axis, Y ⁇ 0> as the second function is calculated (step S4).
  • FIG. 4 is a graph showing Y ⁇ 0>.
  • the vertical axis indicates the CIN digital measurement value by the latch unit 40
  • the horizontal axis indicates Signal ′.
  • X1 represents Signal ′ at the time of the first measurement
  • Y1 represents a digital measurement value of CIN at the time of the first measurement
  • X2 represents Signal 'at the time of the second measurement
  • Y2 represents a digital measurement value of CIN at the time of the second measurement.
  • Y ⁇ 0> deviates from RL due to changes over time in the capacitance of capacitors (for example, capacitors CA, CB, etc.) constituting the column AD conversion unit 3 and due to individual variations inherent in the capacitor.
  • the correction unit 61 outputs to the voltage source 80 a pseudo pixel signal such that the SA register 60 sequentially connects the capacitors C1 to C4 to the column amplifier 10 and finally connects only the capacitor Ci and only the column amplifier 10.
  • step S7 the latch unit 40 measures the digital measurement value of CIN (step S7).
  • step S9 the correction
  • step S8 when the two measurements of CIN for one i have not been completed (NO in step S8), the correction unit 61 returns the process to step S6, and only the capacitor Ci is connected to the column amplifier 10, In addition, a pseudo pixel signal having a different Signal ′ value from the first measurement is output to the voltage source 80.
  • the pseudo-pixel signal having a different Signal ′ in which the SA register 60 connects only the capacitor C4 to the column amplifier 10, that is, the SA register 60 has D1 to D4 0, 0, 0, 1
  • the pseudo pixel signals having different signals' are output from the voltage source 80 twice. Then, the correction unit 61 acquires two digital measurement values measured by the latch unit 40.
  • the correction unit 61 plots the digital measurement values measured twice by the latch unit 40 in a two-dimensional coordinate space with Signal ′ as the horizontal axis and CIN's digital measurement value as the vertical axis. For example, Y ⁇ i> that is the first function is calculated by linearly interpolating the values (step S9).
  • FIG. 5 is a graph showing Y ⁇ 4>.
  • the vertical and horizontal axes are the same as those in FIG.
  • X3 represents Signal ′ at the time of the first measurement
  • Y3 represents a digital measurement value of CIN at the time of the first measurement
  • X4 represents Signal ′ at the time of the second measurement
  • Y4 represents a digital measurement value of CIN at the time of the second measurement.
  • the Y-intercept B4 (X4 ⁇ Y3-X3 ⁇ Y4) / (X4-X3). It is a straight line represented.
  • the slope a of Y ⁇ 4> is determined by VRAMP, it is the same as the slope a of Y ⁇ 0>.
  • K4 which is a weighting value for D4 is added to Y ⁇ 4> as an offset
  • Y ⁇ 4> should ride on RL.
  • step S10 the correction unit 61 calculates a difference ⁇ B04 between B0 and B4 from Y ⁇ 0> ⁇ Y ⁇ 4>, and corrects K4 by setting ⁇ B04 to K4 after correction. Since Y ⁇ 0> and Y ⁇ 4> have the same slope, Y ⁇ 0> ⁇ Y ⁇ 4> indicates that B ⁇ 0> is a Y intercept of Y ⁇ 0> and a Y intercept of Y ⁇ 4>. A difference ⁇ B04 from a certain B4 can be obtained.
  • step S11 the correction unit 61 updates i by subtracting 1 from i. If i ⁇ 1 (NO in step S12), the process returns to step S6, and if i ⁇ 1 ( In step S12, YES), the process ends. That is, the correction unit 61 updates i until i ⁇ 1, and repeats the processes of steps S6 to S12.
  • FIG. 6 is a graph showing Y ⁇ 3>.
  • the vertical and horizontal axes are the same as those in FIG. Y ⁇ 3> is a straight line obtained when the voltage source 80 outputs twice the pseudo pixel signal having different Signal ′ such that only the capacitor C3 is connected to the column amplifier.
  • the Y-intercept B3 (X6 ⁇ Y5-X5 ⁇ Y6) / (X6-X5). It is a straight line represented.
  • the slope a of Y ⁇ 3> is determined by VRAMP, it is the same as the slope a of Y ⁇ 0>.
  • X ⁇ 2 which is Signal ′ at the time of ()
  • Y ⁇ 3> 0.
  • step S10 the correction unit 61 obtains a difference ⁇ B03 between B0 and B3 from Y ⁇ 0> ⁇ Y ⁇ 3>, and corrects K3 using ⁇ B03 as K3 after correction. Since Y ⁇ 0> and Y ⁇ 3> have the same slope, Y ⁇ 0> ⁇ Y ⁇ 3> indicates that the Y intercept of Y ⁇ 0> is B0 and the Y intercept of Y ⁇ 3>. A difference ⁇ B03 from a certain B3 can be obtained.
  • FIG. 7 is a graph showing Y ⁇ 2>.
  • the vertical and horizontal axes are the same as those in FIG. Y ⁇ 3> is a straight line obtained when the voltage source 80 outputs twice the pseudo pixel signal having different Signal ′ such that only the capacitor C3 is connected to the column amplifier.
  • the correction unit 61 calculates Y ⁇ 2> by linearly interpolating two points (X7, Y7) and (X8, Y8), for example.
  • the Y intercept B3 (X8 ⁇ Y7 ⁇ X7 ⁇ Y8) / (X8 ⁇ X7). It is a straight line represented.
  • the slope a of Y ⁇ 2> is determined by VRAMP, it is the same as the slope a of Y ⁇ 0>.
  • step S10 the correction unit 61 obtains a difference ⁇ B02 between B0 and B2 from Y ⁇ 0> ⁇ Y ⁇ 2>, and corrects K2 with ⁇ B02 as K2 after correction. Since Y ⁇ 0> and Y ⁇ 2> have the same slope, Y ⁇ 0> ⁇ Y ⁇ 2> indicates that B0 that is the Y intercept of Y ⁇ 0> and the Y intercept of Y ⁇ 2>. A difference ⁇ B02 from a certain B2 can be obtained.
  • the correction unit 61 obtains Y ⁇ 1>, obtains ⁇ B01 from Y ⁇ 0> ⁇ Y ⁇ 1>, and corrects K1 with ⁇ B01 as K1 after correction.
  • the image processing unit 6 illustrated in FIG. 1 sets the corrected weight values as K1 ′ to K4 ′. Then, K1 ′ ⁇ D1 + K2 ′ ⁇ D2 + K3 ′ ⁇ D3 + K4 ′ ⁇ D4 is obtained as the upper bit group digital data. As a result, Y ⁇ 0> to Y ⁇ 4> are smoothly connected.
  • the predetermined value M0 is subtracted from the lower bit group digital data to obtain 10 bit digital data of D5 to D14 of the lower bit group.
  • B0 shown in FIG. 4 may be adopted as M0.
  • D5 to D14 are multiplied by predetermined weight values K5 to K14 for D5 to D14 and added, that is, K5 ⁇ D5 + K6 ⁇ D6 +... + K14 ⁇ D14 is obtained as digital data of the lower bit group.
  • the digital data of the pixel signal Video is obtained by adding the digital data of the upper bit group and the digital data of the lower bit group.
  • the switch unit 70 that cuts off the column amplifier 10 and the pixel unit 1 and connects the column amplifier 10 to the voltage source 80 is provided. Therefore, during the normal operation of reading out the pixel signal Video, the load capacitance viewed from the operational amplifier A10 when the capacitor Ci is connected to the operational amplifier A10 is the capacitors C1 to C4 sequentially connected by the capacitors CA and CB and the SA register 60. It becomes.
  • the load capacities viewed from the operational amplifier A10 at the time of measurement are capacitors CA and CB and capacitors C1 to C4 sequentially connected by the SA register 60. Therefore, the load capacity viewed from the operational amplifier A10 is the same during normal operation and during measurement, and the signal output from the column amplifier 10 can be measured with high accuracy. As a result, the bit weighting value Ki corresponding to the capacitor Ci can be accurately corrected.
  • Y ⁇ 1> to Y ⁇ 4> are obtained.
  • Y ⁇ 0> is obtained, and the weight values K1 to K4 are corrected from the deviation from the ideal straight line RL. It may be.
  • the pseudo pixel signal is measured twice for one i.
  • the present invention is not limited to this, and any number of times may be used as long as it is twice or more.
  • the solid-state imaging device is characterized in that the switch unit 70 connects the column amplifier 10 to the ground terminal Ground instead of the voltage source 80 at the time of measurement.
  • FIG. 8 shows a circuit diagram of the column AD conversion unit 3 of the solid-state imaging device according to Embodiment 2 of the present invention.
  • the same elements as those in the first embodiment are not described.
  • the switch SW1 of the switch unit 70 is provided between the column amplifier 10 and the ground terminal Ground, and is turned on / off complementarily with the switch SW2.
  • the switch SW1 is turned on during measurement to connect the column amplifier 10 to the ground terminal Ground, and is turned off during normal operation to disconnect the column amplifier 10 from the ground terminal Ground.
  • the SA register 60 forcibly connects one capacitor Ci among the capacitors C1 to C4 sequentially to the column amplifier 10 regardless of the CIN level at the time of measurement.
  • the latch unit 40 measures the digital measurement value of CIN when the capacitor Ci is connected. Then, the correction unit 61 obtains the digital measurement value measured by the latch unit 40 as a weighting value Ki corresponding to Ci, and corrects the weighting value Ki.
  • the switch unit 70 cuts off the column amplifier 10 and the pixel unit 1 and connects the column amplifier 10 to the ground terminal Ground.
  • a 0 signal can be input to the amplifier.
  • the switch SW2 is turned on and the switch SW1 is turned off, so that the load capacitance viewed from the operational amplifier A10 is the capacitors CA and CB and the capacitor Ci.
  • the capacitance viewed from the operational amplifier A10 is the capacitors CA and CB and the capacitor Ci. Therefore, the load capacity viewed from the column amplifier 10 can be made the same at the time of image reading and measurement, and the capacitor Ci can be measured with high accuracy.
  • the upper bit group is 4 bits and the lower bit group is 11 bits.
  • the present invention is not limited to this, and other numbers of bits may be adopted.
  • the solid-state imaging devices according to the first and second embodiments described above perform AD conversion on the pixel signal Video separately for the upper bit group and the lower bit group.
  • a bit may be AD converted by a successive approximation AD conversion method.
  • the latch unit 40 may be used as a measurement unit for measuring CIN.
  • a solid-state imaging device includes a pixel unit including a plurality of pixels, a readout circuit that reads out a pixel signal from each pixel, and performs analog-to-digital conversion on the read out pixel signal by a successive approximation analog-to-digital conversion method.
  • the readout circuit includes a capacitor, and is provided corresponding to each bit of digital data to be converted from analog to digital by a column amplifier that amplifies the pixel signal read from the pixel unit, and outputs signals having different levels.
  • the switch unit is provided that blocks the column amplifier and the pixel unit and connects the column amplifier to a predetermined voltage unit. Therefore, during normal operation for reading out pixel signals, for example, the load capacity viewed from the column amplifier when a certain successive approximation capacitor is connected to the column amplifier is the capacitor provided in the column amplifier and the one successive approximation capacitor. .
  • the load capacity seen from the column amplifier when measuring the signal output from the column amplifier when the one successive approximation capacitor is connected is the capacitor provided in the column amplifier and the one successive approximation capacitor. Therefore, the load capacity viewed from the column amplifier is the same during normal operation and during measurement, and the signal output from the column amplifier can be measured with high accuracy. As a result, the weight value of the bit corresponding to the one successive approximation capacitor can be accurately corrected.
  • the pixel unit further includes a vertical scanning circuit in which a plurality of pixels are arranged in a matrix and sequentially selects each row of the pixel unit, and the readout circuit corresponds to each column of the pixel unit.
  • a plurality of pixel signals are preferably read out from pixels in a row selected by the vertical scanning circuit.
  • a plurality of readout circuits are provided corresponding to each column, and read out pixel signals from pixels belonging to the corresponding column in the row selected by the vertical scanning circuit.
  • the voltage unit is a ground terminal
  • the switch unit cuts off the column amplifier and the pixel unit to connect the column amplifier to the ground terminal.
  • the switch unit cuts off the column amplifier and the pixel unit and connects the column amplifier to the ground terminal, a 0 signal can be input to the column amplifier at the time of measurement.
  • the voltage unit is a voltage source that outputs a pseudo pixel signal
  • the switch unit cuts off the column amplifier and the pixel unit to connect the column amplifier to the voltage source.
  • the switch unit cuts off the column amplifier and the pixel unit and connects the column amplifier to the voltage source, a pseudo pixel signal can be input to the column amplifier at the time of measurement.
  • the readout circuit sequentially connects a comparator that inverts an output signal by comparing a signal output from the column amplifier with a predetermined reference voltage, and the successive approximation capacitor to the column amplifier, and the comparator unit
  • a bit determining unit that determines a value of digital data of the pixel signal based on an output signal output from the voltage source, wherein the voltage source turns on one successive approximation switch with the bit determining unit. It is preferable to output a pseudo pixel signal.
  • the bit determination unit does not forcibly connect a single successive approximation capacitor to the column amplifier even though a 0 signal is input to the column amplifier. Similarly, after the successive approximation capacitor is sequentially connected to the column amplifier, the one successive approximation capacitor is connected to the column amplifier. Therefore, the signal output from the column amplifier can be measured by operating the readout circuit under the same conditions as in the normal operation. As a result, the weight value of each bit of the digital data can be corrected with high accuracy.
  • the switch unit includes a first switch that connects the column amplifier and the pixel unit, and a second switch that connects the column amplifier and the voltage unit. These switches are preferably turned on and off in a complementary manner.
  • the first switch that connects the column amplifier and the pixel unit and the second switch that connects the column amplifier and the voltage source are provided, and the first and second switches are complementary to each other. Since it is turned on / off, the column amplifier and the pixel portion can be reliably disconnected and the column amplifier and the voltage source can be connected despite the simple configuration.
  • the column amplifier preferably includes an operational amplifier, an input-side capacitor connected to the input terminal of the operational amplifier, and a feedback capacitor connected between the input and output terminals of the operational amplifier.
  • the column amplifier since the column amplifier includes the input-side capacitor and the feedback capacitor, it is possible to simultaneously remove noise from the pixel signal and amplify the pixel signal.
  • the switch unit preferably disconnects the column amplifier and the pixel unit to connect the column amplifier to the voltage unit.
  • the readout circuit may perform analog-to-digital conversion on a higher-order bit group of digital data to be converted from analog to digital by a successive approximation type analog-to-digital conversion method, and convert the lower-order bit group to analog to digital by an integration type analog-to-digital conversion method. preferable.
  • the readout circuit when the readout circuit is configured to perform analog-digital conversion by dividing the pixel signal into an upper bit group and a lower bit group, the pixel signal is input to the comparator unit using a circuit that performs analog-digital conversion on the lower bit group.
  • the signal can be measured, and there is no need to provide a separate measurement circuit.

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Abstract

アナログデジタル変換されるデジタルデータの１ビットに対応して複数設けられ、それぞれレベルの異なる信号をカラムアンプ１０に出力するコンデンサＣ１～Ｃ４と、コンデンサＣ１～Ｃ４に対応して複数設けられ、対応するコンデンサをカラムアンプ１０に接続するスイッチＳＡ１～ＳＡ４と、カラムアンプ１０及び画素部１間を遮断して、カラムアンプ１０を電圧源８０に接続させるスイッチ部７０とを備える。

Description

固体撮像装置
　本発明は、逐次比較型アナログデジタル変換方式により画素信号をアナログデジタル変換する固体撮像装置に関するものであり、特にデジタルデータの各ビットの重み付け値を補正する技術に関するものである。
　近年、複数の画素がマトリックス状に配列された画素部と、画素部の各列に対応して設けられた各画素から画素信号を読み出すカラムＡＤ変換部とを備え、各カラムＡＤ変換部が自身で読み出した画素信号をアナログデジタル変換するＣＭＯＳイメージセンサが知られている（例えば、特許文献１）。このようなＣＭＯＳイメージセンサでは、カラムＡＤ変換部は積分型ＡＤ変換器を備え、積分型ＡＤ変換方式により画素信号をＡＤ（アナログデジタル）変換するものが一般的である。
　ここで、積分型ＡＤ変換器において分解能を上げようとすると、必要なクロック数が増え、ＡＤ変換に時間が掛かってしまうという問題がある。これは、例えばｎビットのデジタルデータを得るためには、２のｎ乗クロックの時間が必要となるからである。
　この問題を解消するために、デジタルデータを上位ビット群と下位ビット群とに分割してＡＤ変換する技術が知られている（特許文献２）。
　しかしながら、特許文献２の技術では上位ビット群と下位ビット群とが共に積分型ＡＤ変換方式によってＡＤ変換されているため、さほどＡＤ変換のスピードを上げることはできない。
　この問題を解決するために、上位ビット群を積分型ではなく逐次比較型でＡＤ変換を行う技術が知られている。（特許文献３）
　図９は、上位ビット群を逐次比較型ＡＤ変換方式でＡＤ変換し、下位ビット群を積分型ＡＤ変換方式でＡＤ変換するカラムＡＤ変換部の回路図を示している。図１０は、図９に示すカラムＡＤ変換部のタイミングチャートを示している。
　図９に示すカラムＡＤ変換部は、冗長ビットとして１ビットを追加した１５ビットのカラムＡＤ変換部で、上位４ビットの上位ビット群と、冗長ビットを含む下位１１ビットの下位ビット群とに分割してＡＤ変換を行う。
　図９に示すようにカラムＡＤ変換部は、カラムアンプ１００、クランプ部２００、コンパレータ部３００、ラッチ回路４００、逐次比較信号生成部５００、及びＳＡ（Successive Approximation）レジスタ６００を備えている。
　図９と図１０とを用いて、図９に示す画素回路の動作を説明する。まず、垂直信号線Ｌ１に画素からのノイズＮｏｉｓｅ成分の画素信号Ｖｉｄｅｏである高電位の信号が出力されると、φＡＲＳＴ、φＣＬ、φＣＲＳＴ１、φＣＲＳＴ２が一定期間Ｈｉ（ハイレベル）にされ、カラムアンプ１００、クランプ部２００、コンパレータ部３００がリセットされ、φＧａｉｎＡ＝Ｈｉ、φＧａｉｎＢ＝Ｌｏの場合、Ｎｏｉｓｅ成分の画素信号ＶｉｄｅｏがコンデンサＣＡにサンプルホールドされる。
　その後、画素部において、フォトダイオードで蓄積された電荷がフローティングディフュージョンに転送され、画素部から垂直信号線Ｌ１を介して（Ｎｏｉｓｅ＋Ｓｉｇｎａｌ）成分の画素信号ＶｉｄｅｏであるＮｏｉｓｅ成分よりもＳｉｇｎａｌ成分の大きさだけ低電位の信号が出力される。
　画素信号Ｖｉｄｅｏが（Ｓｉｇｎａｌ＋Ｎｏｉｓｅ）成分のレベルに低下すると、カラムアンプ１００の出力信号であるＡＯＵＴは、Ｓｉｇｎａｌ成分の大きさに従って、カラムアンプ１００のリセットレベルであるＶＯＰＡから増大する。このＶＯＰＡの変化の大きさは、φＧａｉｎＡ、φＧａｉｎＢのゲイン設定による。すなわち、図１０のタイミングチャートのように、φＧａｉｎＡとφＧａｉｎＢとの両方がＨｉの場合は、カラムアンプ１００のゲインは、（ＣＡ＋ＣＢ）／ＣＦとなり、カラムアンプ１００の出力信号であるＡＯＵＴは、Ｓｉｇｎａｌ・（ＣＡ＋ＣＢ）／ＣＦだけ上昇する。
　この後、逐次比較型ＡＤ変換方式により上位ビット群のＡＤ変換が開始される。まず、φＳＡ１＝Ｈｉになり、カラムアンプ１００にコンデンサＣ１が接続される。ここで、コンデンサＣ１の他端には電圧ＶＲＥＦが入力されているため、カラムアンプ１００に入力される電位はＶＲＥＦ・Ｃ１だけ上昇する。カラムアンプ１００に入力される電位が上昇すると、ＡＯＵＴはＶＲＥＦ・（Ｃ１／ＣＦ）だけ低下する。
　コンパレータ部３００に入力される信号ＣＩＮ（以下、「ＣＩＮ」と記す。）は、カラムアンプ１００とコンパレータ部３００との間にクランプ部２００が存在するため、直流レベルはＡＯＵＴと異なるが、交流レベルはＡＯＵＴと同様に変化する。
　具体的には、クランプ部２００のゲインＫＧがＫＧ＝Ｃ２１／（Ｃ２１＋Ｃ２２）であるため、φＳＡ１＝Ｈｉとなると、ＣＩＮはＫＧ・ＶＲＥＦ・（Ｃ１／ＣＦ）＝ＴＨ１だけ低下する。ここで、φＳＡ１＝Ｈｉにしたとき、ＣＩＮがコンパレータ部３００の閾値電圧であるＶＯＰＣ以下になればＣＯＵＴはＨｉからＬｏに反転する。図９のタイミングチャートではＣＩＮは、ＴＨ１低下しても、ＶＯＰＣよりも高いため、ＣＯＵＴは反転せずＨｉを維持している（期間Ｔ１）。
　この場合、ＳＡレジスタ６００は、ＣＯＵＴ＝Ｈｉを維持しているので、φＳＡ１＝Ｈｉを維持する。φＳＡ１＝Ｈｉを維持するということは、上位ビット群のＭＳＢ（Ｄ１）＝１にするということなので、ＳＡレジスタ６００はＤ１＝１にする。
　次に、ＳＡレジスタ６００は、φＳＡ１＝Ｈｉを維持してφＳＡ２＝Ｈｉにして、カラムアンプ１００にコンデンサＣ２を接続する。
　このとき、ＡＯＵＴはＶＲＥＦ・（Ｃ２／ＣＦ）だけ電位が変化し、ＣＩＮはＫＧ・ＶＲＥＦ・（Ｃ２／ＣＦ）＝ＴＨ２だけ電位が変化する。図１０の例ではＣＩＮがＶＯＰＣ以下になるのでＣＯＵＴはＨｉからＬｏに反転する（期間Ｔ２）。
　ＣＯＵＴ＝Ｌｏになると、ＳＡレジスタ６００は、φＳＡ２をＨｉからＬｏに戻し、コンデンサＣ２をカラムアンプ１００から切り離す。ここで、ＳＡレジスタ６００は、φＳＡ２がＬｏに戻ったので、Ｄ２＝０にする。
　次に、ＳＡレジスタ６００は、φＳＡ１＝Ｈｉ、φＳＡ２＝Ｌｏを維持して、φＳＡ３＝Ｈｉにしてカラムアンプ１００にコンデンサＣ３を接続する。これにより、ＡＯＵＴはＶＲＥＦ・（Ｃ３／ＣＦ）＝ＴＨ３に応じて電位が変化し、ＣＩＮはＫＧ・ＶＲＥＦ・（Ｃ３／ＣＦ）＝ＴＨ３に応じて電位が変化する。図１０の例ではＣＩＮは上昇しているが、ＣＩＮはＶＯＰＣ以下なので、ＣＯＵＴ＝Ｌｏを維持する（期間Ｔ３）。ＣＯＵＴ＝Ｌｏが維持されているので、ＳＡレジスタ６００は、φＳＡ３をＨｉからＬｏに戻し、カラムアンプ１００からコンデンサＣ３を切り離す。ここで、ＳＡレジスタ６００は、φＳＡ３がＬｏに戻ったので、Ｄ３＝０とする。
　次に、ＳＡレジスタ６００は、φＳＡ１＝Ｈｉ、φＳＡ２＝Ｌｏ、φＳＡ３＝Ｌｏを維持して、φＳＡ４＝Ｈｉにして、カラムアンプ１００にコンデンサＣ４を接続する。これにより、ＡＯＵＴはＶＲＥＦ・（Ｃ４／ＣＦ）に応じて電位が変化し、ＣＩＮはＫＧ・ＶＲＥＦ・（Ｃ４／ＣＦ）＝ＴＨ４（図略）に応じて電位が変化する。図１０の例ではＣＩＮの電位がＶＯＰＣを超えているので、ＣＯＵＴはＬｏからＨｉに反転する（期間Ｔ４）。ＣＯＵＴがＨｉに反転したため、ＳＡレジスタ６００は、φＳＡ４＝Ｈｉを維持させる。ここで、ＳＡレジスタ６００は、φＳＡ４＝Ｈｉを維持したため、Ｄ４＝１にする。
　そして、Ｃ１、Ｃ２、Ｃ３、Ｃ４、ＣＦ、Ｃ２１、Ｃ２２、ＶＲＥＦに一定の関係を持たせて、上記のような動作を行えば、上位ビット群をデジタル化することができる。
　次に、コンパレータ部３００にランプ信号（以下、「ＶＲＡＭＰ」と記す。）が入力されると、上位ビット群のＡＤ変換後におけるＣＩＮにＶＲＡＭＰが重畳され、ＣＩＮがＶＯＰＣになるまでの時間がカウントされ（時刻Ｔ６）、このカウント値が下位ビット群の値となる。
　図１１は、逐次比較型ＡＤ変換方式によるＡＤ変換動作を概念的に説明する図である。ここで、縦方向はＣＩＮのレベルを示している。また、ＴＨ１～ＴＨ４はそれぞれ、ＫＧ・（Ｃ１／ＣＦ）・ＶＲＥＦ、ＫＧ・（Ｃ２／ＣＦ）・ＶＲＥＦ、ＫＧ・（Ｃ３／ＣＦ）・ＶＲＥＦ、ＫＧ・（Ｃ４／ＣＦ）・ＶＲＥＦを示している。Ｄ１～Ｄ４は４ビットのデジタルデータを示している。
　図１１を用いてカラムＡＤ変換部の動作を概念的に説明すると、まず、カラムＡＤ変換部は、ＣＩＮをＴＨ１と比較し、ＣＩＮ＞ＴＨ１の場合、Ｄ１＝１とし、ＣＩＮ＜ＴＨ１の場合、Ｄ１＝０とする。
　次に、カラムＡＤ変換部は、Ｄ１＝１とした場合はＣＩＮからＴＨ１を減じた値をＣＩＮとしてＴＨ２と比較し、Ｄ１＝０とした場合はＣＩＮをそのままＴＨ２と比較し、ＣＩＮ＞ＴＨ２の場合、Ｄ２＝１とし、ＣＩＮ＜ＴＨ２の場合、Ｄ２＝０とする。
　次に、カラムＡＤ変換部は、Ｄ２＝１とした場合はＣＩＮからＴＨ２を減じた値をＣＩＮとしてＴＨ３と比較し、Ｄ２＝０とした場合はＣＩＮをそのままＴＨ３と比較し、ＣＩＮ＞ＴＨ３の場合、Ｄ３＝１とし、ＣＩＮ＜ＴＨ３の場合、Ｄ３＝０とする。
　次に、カラムＡＤ変換部は、Ｄ３＝１とした場合はＣＩＮからＴＨ３を減じた値をＣＩＮとしてＴＨ４と比較し、Ｄ３＝０とした場合はＣＩＮをそのままＴＨ４と比較し、ＣＩＮ＞ＴＨ４の場合、Ｄ４＝１とし、ＣＩＮ＜ＴＨ４の場合、Ｄ４＝０とする。
　図１０のタイミングチャートの例では、ＣＩＮは升αに属している。そのため、Ｄ１～Ｄ４＝１，０，０，１となる。
　図１２は図９のカラムＡＤ変換部における理想的な上位ビット群のＡＤ変換特性と下位ビット群のＡＤ変換特性とを示したグラフである。図１２において、横軸はカラムＡＤ変換部に入力されるアナログの画素信号（アナログ入力）、左の縦軸は上位ビット群の値、右の縦軸は下位ビット群の値を示している。また、ｇ１は上位ビット群のＡＤ変換特性を示し、ｇ２は下位ビット群のＡＤ変換特性を示している。
　図１２に示すように、上位ビット群の値はアナログ入力が増大するにつれて、階段状に０から１５まで１６段階で変化している。下位ビット群の値は、上位ビット群の１ステップが１期間とされてのこぎり状に変化していることが分かる。
　特許文献３にも記載されているが、上位ビット群と下位ビット群とに分割してＡＤ変換を行う場合、必ず上位ビット群の値と下位ビット群の値との間でマッチング誤差が生じるため、下位ビット群に１ビットの冗長ビットが設けられているのが通常である。
　図９のカラムＡＤ変換部は最終的に１４ビットのデジタルデータを得るものであり、上位ビット群が４ビットなので、下位ビット群の分解能は１０ビットで足りるが、下位ビット群は１ビットの冗長ビットを持ち、１１ビットとされている。
　よって、図１２に示すように下位ビット群のダイナミックレンジは上側０．５ビットの冗長ビットと下側０．５ビットの冗長ビットとが除かれたものになる。
　図１２のＡＤ変換特性を示す場合、下位ビット群から下側及び上側の冗長ビットを取り除き、上位ビット群と合成すれば、図１３に示すような滑らかな直線状の１４ビットのＡＤ変換特性が得られる。
　すなわち、下位ビット群から冗長ビットを取り除き、上位ビット群の各ビットに重み付け値を乗じて合成すれば、図１３のＡＤ変換特性が得られる。ここで、重み付け値は、２進数を１０進数に変換する際に使用される重み付け値であり、最終的に得られるデジタルデータは１４ビットであるので、上位ビット群のＤ１～Ｄ４の重み付け値はそれぞれ、２１３＝８１９２、２１２＝４０９６、２１１＝２０４８、２１０＝１０２４となる。
　しかしながら、実際にはコンデンサＣ１～Ｃ４の容量が理想値からずれ、コンデンサＣ１～Ｃ４のそれぞれをカラムアンプ１００に接続したときのＣＩＮが理想値からずれるのが一般的であるため、実際には上位ビット群と下位ビット群とのＡＤ変換特性は、図１４に示すような特性になる。図１４では、上位ビット群の値によって下位ビット群のダイナミックレンジにバラツキが生じていることが分かる。
　図１４のようなＡＤ変換特性の場合、単純に下位ビット群から冗長ビットを取り除いて上位ビット群に合成する手法では、上位ビット群の各ビットの重み付け値をそのまま採用すると、図１３に示すような滑らかな直線状のＡＤ変換特性は得られない。具体的には、図１３に示す直線を上位ビット群の１ステップごとに分断して不連続に繋げたようなＡＤ変換特性が得られる。
　そこで、従来では、カラムアンプ１００に入力される信号を０として、ＳＡレジスタ６００にカラムアンプ１００と各コンデンサＣ１～Ｃ４とを強制的に接続させ、ＣＩＮの値を測定し、測定結果に基づいて上位ビット群の各ビットの重み付け値を補正することが行われていた。
　しかしながら、図９に示すカラムＡＤＣ変換部では、例えばφＳＡ１＝Ｈｉとなってカラムアンプ１００にコンデンサＣ１が接続されると、ＡＯＵＴは徐々に電位を下げるが、その時にカラムアンプ１００から見た負荷容量としては、コンデンサＣＡ，ＣＢ，Ｃ１，ＣＦとなる。よって、カラムアンプ１００の性能に応じたセトリング特性でＡＯＵＴは変化していく。
　一方、φＧａｉｎＡ＝Ｌｏ，φＧａｉｎＢ＝Ｌｏにして、強制的にφＳＡ１＝Ｈｉとさせた場合、カラムアンプ１００から見た負荷容量は、コンデンサＣ１，ＣＦだけとなり、負荷容量が上記に比べて軽くなるため、時間が有限の場合、上記とは異なるレベルでＡＯＵＴはセトリングしていく。このセトリングレベルの差によって、通常動作時と測定時とではＣＩＮの値が異なり、重み付け値を精度良く補正することができないという問題があった。
特許第２５３２３７４号公報 特許第３５０７８００号公報 特開２００８－２４４７１６号公報
　本発明の目的は、通常動作時と測定時とにおいてカラムアンプから見た負荷容量を同一にすることができる固体撮像装置を提供することである。
　本発明の一局面による固体撮像装置は、複数列で配置された画素を備える画素部と、前記画素部の各列に対応して設けられ、対応する列の画素から画素信号を読み出し、読み出した画素信号を逐次比較型アナログデジタル変換方式によりアナログデジタル変換する複数の読出回路とを備え、前記読出回路は、コンデンサを含み、前記画素部から読み出した画素信号を増幅するカラムアンプと、アナログデジタル変換されるデジタルデータの各ビットに対応して設けられ、それぞれレベルの異なる信号を前記カラムアンプに出力する複数の逐次比較コンデンサと、各逐次比較コンデンサに対応して複数設けられ、対応する逐次比較コンデンサを前記カラムアンプに接続する逐次比較スイッチと、前記カラムアンプ及び前記画素部間を遮断して、前記カラムアンプを所定の電圧部に接続させるスイッチ部とを備える。
本発明の実施の形態１による固体撮像装置の全体構成図である。 図１に示すカラムＡＤ変換部の回路図を示している。 補正処理を示すフローチャートである。 Ｙ＜０＞を示したグラフである。 Ｙ＜４＞を示したグラフである。 Ｙ＜３＞を示したグラフである。 Ｙ＜２＞を示したグラフである。 本発明の実施の形態２によるカラムＡＤ変換部の回路図である。 上位ビット群を逐次比較型ＡＤ変換方式でＡＤ変換し、下位ビット群を積分型ＡＤ変換方式でＡＤ変換するカラムＡＤ変換部の回路図を示している。 図８に示すカラムＡＤ変換部のタイミングチャートを示している。 逐次比較型ＡＤ変換方式のＡＤ変換動作を概念的に説明する図である。 理想的な上位ビット群と下位ビット群とのＡＤ変換特性を示したグラフである。 理想的なＡＤ変換特性を示したグラフである。 上位ビット群と下位ビット群との実際のＡＤ変換特性を示したグラフである。
　（実施の形態１）
　図１は、本発明の実施の形態１による固体撮像装置の全体構成図である。図１に示すように固体撮像装置は、列並列型ＡＤ変換方式（カラムＡＤ変換方式）のＣＭＯＳイメージセンサによる固体撮像装置であって、画素部１、垂直走査回路２、読出回路としてのカラムＡＤ変換部３、水平走査回路４、制御部５、画像処理部６、及び画像メモリ７を備えている。
　画素部１は、複数の画素が８行×８列でマトリックス状に配列されている。なお、８行×８列は一例であり、Ｍ（Ｍは１以上の正の整数）行×Ｎ（Ｎは２以上の正の整数）列に配列してもよい。Ｍ＝１とした場合、画素部１はラインセンサとなり、Ｍを複数とした場合、画素部１はエリアセンサとなる。
　垂直走査回路２は、例えば、シフトレジスタにより構成され、画素部１の第１行目～第８行目の各行に対応する８本の画素制御線ＨＬ１を介して画素部１と接続されている。そして、垂直走査回路２は、垂直同期信号ＶＤに同期して、第１行目～第８行目の画素制御線ＨＬ１をサイクリックに選択することで、画素部１を垂直走査する。
　水平走査回路４は、例えばシフトレジスタにより構成され、水平同期信号ＨＤに同期して列選択信号を出力することで、１水平走査期間において、第１列目～第８列目のカラムＡＤ変換部３をサイクリックに選択してカラムＡＤ変換部３を水平走査し、カラムＡＤ変換部３が保持する第１列目～第８列目の画素信号を順次に出力させる。
　制御部５は、ＣＰＵ（中央演算処理装置）、ＲＯＭ（リードオンリーメモリ）、及びＲＡＭ（ランダムアクセスメモリ）等かなるマイコンから構成され、固体撮像装置全体制御を司る。
　画像処理部６は、専用のハードウエア回路により構成され、各カラムＡＤ変換部３から出力された画像データに種々の画像処理を施す。本実施の形態では、画像処理部６は、特に補正部６１を備えている。補正部６１の処理の詳細については後述する。
　画像メモリ７は、ハードディスク等の記憶装置から構成され、画像処理部６により所定の画像処理が行われた画像データを記憶する。
　図２は、図１に示すカラムＡＤ変換部３の回路図を示している。カラムＡＤ変換部３は、カラムアンプ１０、クランプ部２０、コンパレータ部３０、測定部としてのラッチ部４０、逐次比較信号生成部５０、ビット決定部としてのＳＡレジスタ６０、及びスイッチ部７０を備えている。
　図２において、φＣＯＲＲ，φＸＣＯＲＲ，φＧａｉｎＡ，φＧａｉｎＢ，φＡＲＳＴ，φＣＬ，φＳＨ，φＣＭＰ，φＣＲＳＴ１，φＣＲＳＴ２は制御信号を示し、例えば制御部５から出力される。また、ＶＲＡＭＰはランプ信号を示し、例えば制御部５から出力される。
　カラムアンプ１０は、画素部１から出力された画素信号Ｖｉｄｅｏに対して、ＣＤＳ処理を行いながら増幅処理を行い、画素信号Ｖｉｄｅｏからノイズ信号を除去する。
　具体的にはカラムアンプ１０は、オペアンプＡ１０と、コンデンサＣＡ，ＣＢ，ＣＦ、及びスイッチＳＷ３，ＳＷ４，ＳＷ５を備えている。コンデンサＣＡ，ＣＢは、オペアンプＡ１０のマイナス端子側にスイッチＳＷ３，ＳＷ４を介して接続されている。コンデンサＣＦは、オペアンプＡ１０の入出力端子間に設けられた帰還コンデンサである。
　スイッチＳＷ３は、コンデンサＣＡをオペアンプＡ１０に接続するためのスイッチであり、例えばφＧａｉｎＡ＝Ｈｉ（ハイレベル）のときオンしてコンデンサＣＡをオペアンプＡ１０のマイナス端子に接続し、φＧａｉｎＡ＝Ｌｏ（ローレベル）のときオフしてコンデンサＣＡをオペアンプＡ１０のマイナス端子から切り離す。
　スイッチＳＷ４は、コンデンサＣＢをオペアンプＡ１０に接続するためのスイッチであり、例えばφＧａｉｎＢ＝Ｈｉ（ハイレベル）のときオンしてコンデンサＣＢをオペアンプＡ１０のマイナス端子に接続し、φＧａｉｎＢ＝Ｌｏ（ローレベル）のときオフしてコンデンサＣＢをオペアンプＡ１０のマイナス端子から切り離す。
　スイッチＳＷ５は、コンデンサＣＦと並列接続され、φＡＲＳＴ＝Ｈｉのときオンし、φＡＲＳＴ＝Ｌｏのときオフし、カラムアンプ１０をリセットし、オペアンプＡ１０のマイナス端子とオペアンプＡ１０の出力端子との電位を所定のリセットレベル（以下、「ＶＯＰＡ」と記す。）にする。なお、オペアンプＡ１０のプラス端子には常にＶＯＰＡが印加されている。
　ここで、カラムアンプ１０は、スイッチＳＷ３＝オンの場合、入力される信号をＣＡ／ＣＦの利得で増幅し、スイッチＳＷ４＝オンの場合、入力される信号をＣＢ／ＣＦの利得で増幅し、スイッチＳＷ３，ＳＷ４＝オンの場合、入力される信号を（ＣＡ＋ＣＢ）／ＣＦの利得で増幅する。
　クランプ部２０は、カラムアンプ１０の出力端子側に設けられ、画素信号Ｖｉｄｅｏの黒レベルを所定の定電圧であるクランプ電圧ＶＣＬにクランプする。ここで、クランプ部２０は、スイッチＳＷ６，ＳＷ７、及びコンデンサＣ２１，Ｃ２２を備えている。スイッチＳＷ６は一端がコンデンサＣ２１，Ｃｘを介して接地されると共にコンデンサＣ２１を介してオペアンプＡ１０の出力端子に接続され、他端がクランプ電圧ＶＣＬを出力するクランプ電圧源（図略）に接続され、φＣＬ＝Ｈｉのときオンし、φＣＬ＝Ｌｏのときオフする。
　スイッチＳＷ７は、一端がスイッチＳＷ７を介してコンデンサＣ２１に接続され、他端がコンデンサＣ２２を介してコンパレータ部３０に接続され、φＳＨ＝Ｈｉのときオンして、カラムアンプ１０及びコンパレータ部３０間を接続し、φＳＨ＝Ｌｏのときオフして、カラムアンプ１０及びコンパレータ部３０間を遮断する。
　コンデンサＣｘは、一端がコンデンサＣ２１に接続され、他端が接地され、ＡＯＵＴを保持する。
　コンパレータ部３０は、スイッチＳＷ１０，ＳＷ８，ＳＷ９、コンデンサＣ３１、及びコンパレータＡ３１，Ａ３２を備えている。
　スイッチＳＷ１０は、一端がコンデンサＣ２２を介して、コンパレータＡ３１のマイナス端子に接続され、他端にＶＲＡＭＰが入力され、φＣＭＰ＝Ｈｉになったときオンして、ＶＲＡＭＰをコンパレータＡ３１のマイナス端子に入力し、φＣＭＰ＝Ｌｏになったときオフして、ＶＲＡＭＰをコンパレータＡ３１のマイナス端子に入力しない。
　本実施の形態では、画素信号Ｖｉｄｅｏは、上位４ビットの上位ビット群と下位１１ビット（１ビットの冗長ビットを含む）の下位ビット群とに分けてＡＤ変換される。そして、カラムＡＤ変換部３は、上位ビット群を逐次比較型ＡＤ変換方式によりＡＤ変換し、下位ビット群を積分型ＡＤ変換方式によりＡＤ変換する。
　そのため、ＶＲＡＭＰは下位ビット群をＡＤ変換するために、例えば０～２０４８（＝２１１）の範囲で経時的に増大するランプ信号が採用される。
　スイッチＳＷ８は、コンパレータＡ３１の入出力端子間に接続され、φＣＲＳＴ１＝Ｈｉのときオンし、φＣＲＳＴ１＝Ｌｏのときオフし、コンパレータＡ３１をリセットさせ、コンパレータＡ３１のマイナス端子とコンパレータＡ３１の出力端子との電位を所定のリセットレベル（以下、「ＶＯＰＣ」と記す。）にする。なお、コンパレータＡ３１のプラス端子には常にＶＯＰＣが印加されている。
　コンパレータＡ３１は、マイナス端子に入力される信号（以下、「ＣＩＮ」と記す。）をＶＯＰＣと比較し、ＣＩＮがＶＯＰＣを超えると、出力信号をローレベルに反転させ、ＣＩＮがＶＯＰＣを下回ると、出力信号をハイレベルに反転させる。
　スイッチＳＷ９は、コンパレータＡ３２の入出力端子間に接続され、φＣＲＳＴ２＝Ｈｉのときオンし、φＣＲＳＴ２＝Ｌｏのときオフし、コンパレータＡ３２をリセットし、コンパレータＡ３２のマイナス端子とコンパレータＡ３２の出力端子との電位をリセットレベルであるＶＯＰＣにする。なお、コンパレータＡ３２のプラス端子には常にＶＯＰＣが印加されている。
　コンパレータＡ３２は、マイナス端子がコンデンサＣ３１を介してコンパレータＡ３１に接続され、コンパレータＡ３１からの出力信号がＶＯＰＣを超えると、出力信号（以下、「ＣＯＵＴ」と記す。）をＬｏに反転させ、コンパレータＡ３１からの出力信号がＶＯＰＣを下回ると、ＣＯＵＴをＨｉに反転させる。
　ラッチ部４０は、下位ビット群の各ビットの値（＝Ｄ５～Ｄ１５）をラッチする１１個のラッチ回路４１を備えている。
　カウンタ９０は、例えば図１に示す制御部５内に設けられた１１ビットのカウンタにより構成され、ＶＲＡＭＰのコンパレータ部３０への入力が開始されてから、ＣＩＮがＶＯＰＣに到達してＣＯＵＴが反転するまでの時間をカウントし、カウント値をラッチ回路４１にラッチさせる。
　逐次比較信号生成部５０は、逐次比較コンデンサとしてのコンデンサＣ１～Ｃ４、及びスイッチＳＡ１～ＳＡ４を備えている。コンデンサＣ１～Ｃ４は、上位ビット群の各ビットに対応し、それぞれレベルの異なる信号をカラムアンプ１０に出力する。具体的には、コンデンサＣ１～Ｃ４は、一端がスイッチＳＡ１～ＳＡ４を介して基準電圧（以下、「ＶＲＥＦ」と記す。）を出力する電圧源（図略）に接続され、他端がオペアンプＡ１０のマイナス端子に接続されている。
　本実施の形態では、コンデンサＣ１～Ｃ４は、それぞれ、上位ビット群の各ビットを最上位ビットから順にＤ１～Ｄ４とすると、Ｄ１～Ｄ４に対応している。
　ここで、ＫＧ・Ｓｉｇｎａｌ・（（ＣＡ＋ＣＢ）／ＣＦ）のダイナミックレンジをＷとすると（但し、ＫＧ＝Ｃ２１／（Ｃ２１＋Ｃ２２））、コンデンサＣ１～Ｃ４の容量はそれぞれ、例えばＫＧ・（Ｃ１／ＣＦ）・ＶＲＥＦ＝Ｗ／２、ＫＧ・（Ｃ２／ＣＦ）・ＶＲＥＦ＝Ｗ／４、ＫＧ・（Ｃ３／ＣＦ）・ＶＲＥＦ＝Ｗ／８、ＫＧ・（Ｃ４／ＣＦ）・ＶＲＥＦ＝Ｗ／１６となるように設定されている。そして、Ｄ１～Ｄ４の閾値をＴＨ１～ＴＨ４とすると、ＴＨ１＝Ｗ／２、ＴＨ２＝Ｗ／４、ＴＨ３＝Ｗ／８、ＴＨ４＝Ｗ／１６となる。
　スイッチＳＡ１～ＳＡ４は、それぞれ、φＳＡ１～φＳＡ４＝ＨｉのときオンしてＣ１～Ｃ４をＶＲＥＦに接続し、φＳＡ１～φＳＡ４＝ＬｏのときオフしてＣ１～Ｃ４を接地端子（Ｇｒｏｕｎｄ）に接続する。ここで、φＳＡ１～φＳＡ４は、ＳＡレジスタ６０により出力される。
　ＳＡレジスタ６０は、コンデンサＣ１～Ｃ４とカラムアンプ１０との接続関係を逐次切り替えて、コンパレータ部３０から出力されるＣＯＵＴを基に、逐次比較型ＡＤ変換方式により画素信号Ｖｉｄｅｏの上位ビットの値を決定する。
　ここで、ＳＡレジスタ６０は、コンデンサＣ１～Ｃ４を、容量の大きい順番でカラムアンプ１０に逐次に接続し、コンデンサＣ１～Ｃ４のうちのある１つのコンデンサをカラムアンプ１０に接続したときのＣＯＵＴの反転の有無に基づいて、当該１つのコンデンサのカラムアンプ１０への接続を維持するか否かを決定すると共に、当該１つのコンデンサに対応するビットの値を決定する。
　具体的には、ＳＡレジスタ６０は、コンデンサＣ１をカラムアンプ１０に接続し、ＣＯＵＴが反転しない場合、φＳＡ１＝Ｈｉを維持し、かつ、Ｄ１＝１とする。一方、ＳＡレジスタ６０は、コンデンサＣ１をカラムアンプ１０に接続し、ＣＯＵＴが反転した場合、φＳ１＝Ｌｏに切り替え、Ｄ１＝０とする。
　そして、ＳＡレジスタ６０は、コンデンサＣ２～Ｃ４を逐次カラムアンプ１０に接続し、ある１つのコンデンサを接続したときのＣＯＵＴが反転した場合、当該１つのコンデンサに対応するビットの値を１つ上位のビットの値と逆の値にすると共に、当該１つのコンデンサに対応するビットが１の場合は、当該１つのコンデンサのカラムアンプ１０への接続を維持し、当該１つのコンデンサに対応するビットが０の場合は、当該１つのコンデンサのカラムアンプ１０への接続を遮断する。
　スイッチ部７０は、垂直信号線Ｌ１及びカラムアンプ１０間に接続され、補正部６１の制御の下、カラムアンプ１０及び垂直信号線Ｌ１間を遮断してカラムアンプ１０を電圧源８０に接続させる。
　ここで、スイッチ部７０は、スイッチＳＷ１，ＳＷ２を備えている。スイッチＳＷ１は、電圧源８０及びカラムアンプ１０間に設けられ、φＣＯＲＲ＝Ｈｉのときオンして電圧源８０をカラムアンプ１０に接続し、φＣＯＲＲ＝Ｌｏのときオフして電圧源８０をカラムアンプ１０から切り離す。
　スイッチＳＷ２は、カラムアンプ１０及び垂直信号線Ｌ１間に設けられ、φＸＣＯＲＲ＝Ｈｉのときオンして垂直信号線Ｌ１をカラムアンプ１０に接続し、φＸＣＯＲＲ＝Ｌｏのときオフして垂直信号線Ｌ１をカラムアンプ１０から切り離す。ここで、スイッチＳＷ１，ＳＷ２は相補的にオンするようにφＣＯＲＲ、φＸＣＯＲＲのＨｉ、Ｌｏのタイミングが定められている。
　このように、スイッチＳＷ１，ＳＷ２が設けられているため、画素信号Ｖｉｄｅｏを読み取る通常動作時と、ＣＩＮを測定する測定時とにおいて、オペアンプＡ１０からみた負荷容量が同じになる。
　つまり、通常動作時では、スイッチＳＷ１＝オフ、スイッチＳＷ２＝オンとなるため、オペアンプＡ１０からみた負荷容量は、コンデンサＣＡ，ＣＢと、ＳＡレジスタ６０により逐次接続されるコンデンサＣ１～Ｃ４となる。一方、測定時では、スイッチＳＷ１＝オン、スイッチＳＷ２＝オフとなるため、オペアンプＡ１０からみた負荷容量は、コンデンサＣＡ，ＣＢと、ＳＡレジスタ６０により逐次接続されるコンデンサＣ１～Ｃ４となる。そのため、通常動作時と測定時とにおいてオペアンプＡ１０からみた負荷容量は同一となる。
　次に、図２に示すカラムＡＤ変換部３の動作について説明する。なお、カラムＡＤ変換部３の動作は、図１０と同様であるため、図１０のタイミングチャートを用いて説明する。以下の説明では、ＳＷ３，ＳＷ４は共にオンされているものとする。
　まず、垂直信号線Ｌ１に画素からのＮｏｉｓｅ成分の画素信号Ｖｉｄｅｏが出力されると、φＡＲＳＴ、φＣＬ、φＣＲＳＴ１、φＣＲＳＴ２、φＳＨが一定期間Ｈｉにされ、カラムアンプ１０、クランプ部２０、コンパレータ部３０がリセットされる。
　次に、Ｎｏｉｓｅ成分の画素信号Ｖｉｄｅｏが、コンデンサＣＡ，ＣＢでサンプルホールドされる。
　次に、画素部１から垂直信号線Ｌ１を介して（Ｎｏｉｓｅ＋Ｓｉｇｎａｌ）成分の画素信号ＶｉｄｅｏであるＮｏｉｓｅ成分よりもＳｉｇｎａｌ成分の大きさだけ低電位の信号が出力される。
　次に、画素信号Ｖｉｄｅｏが（Ｎｏｉｓｅ＋Ｓｉｇｎａｌ）成分のレベルに低下すると、カラムアンプ１０の出力信号であるＡＯＵＴは、Ｓｉｇｎａｌ成分の大きさに従って、ＶＯＰＡからＳｉｇｎａｌ・（（ＣＡ＋ＣＢ）／ＣＦ）だけ増大する。
　また、クランプ部２０のゲインＫＧがＫＧ＝Ｃ２１／（Ｃ２１＋Ｃ２２）であるため、ＣＩＮはＶＯＰＣからＫＧ・Ｓｉｇｎａｌ・（（ＣＡ＋ＣＢ）／ＣＦ）だけ増大する。このとき、コンパレータ部３０は、ＣＩＮ＞ＶＯＰＣとなるため、ＣＯＵＴ＝Ｈｉに反転させる。
　次に、φＳＡ１＝Ｈｉになり、カラムアンプ１０にコンデンサＣ１が接続され、カラムアンプ１０に入力される電位がＶＲＥＦ・Ｃ１だけが上昇し、ＡＯＵＴはＶＲＥＦ・（Ｃ１／ＣＦ）だけ低下する。これに伴って、ＣＩＮはＫＧ・ＶＲＥＦ・（Ｃ１／ＣＦ）＝ＴＨ１だけ低下してレベルＶＬ１となる（期間Ｔ１）。
　このとき、ＳＡレジスタ６０は、ＣＩＮ＞ＶＯＰＣであり、ＣＯＵＴが反転しないため、φＳＡ１＝Ｈｉを維持し、Ｄ１＝１にする（期間Ｔ１）。
　すなわち、ＳＡレジスタ６０は、初期のＣＩＮ（＝ＫＧ・Ｓｉｇｎａｌ・（ＣＡ＋ＣＢ）／ＣＦ）とＤ１の閾値であるＴＨ１（＝ＫＧ・ＶＲＥＦ・（Ｃ１／ＣＦ））とを比較し、ＣＩＮ＞ＴＨ１であるため、φＳＡ１＝Ｈｉを維持し、Ｄ１＝１にする。
　次に、φＳＡ１＝Ｈｉの状態で、φＳＡ２＝Ｈｉにされ、カラムアンプ１０にコンデンサＣ２が接続される。これにより、ＣＩＮがレベルＶＬ１からＫＧ・ＶＲＥＦ・（Ｃ２／ＣＦ）＝ＴＨ２だけ低下し、ＣＩＮ＜ＶＰＯＣとなり、ＣＯＵＴがＨｉからＬｏに反転するため、ＳＡレジスタ６０は、φＳＡ２＝Ｌｏに戻してコンデンサＣ２をカラムアンプ１０から切り離し、Ｄ２＝０とする（期間Ｔ２）。
　すなわち、ＳＡレジスタ６０は、初期のＣＩＮから期間Ｔ１によってＴＨ１が差し引かれたα（＝初期のＣＩＮ－ＴＨ１）とＤ２の閾値であるＴＨ２（＝ＫＧ・ＶＲＥＦ・（Ｃ２／ＣＦ）とを比較し、初期のＣＩＮ－ＴＨ１＜ＴＨ２なので、φＳＡ２＝Ｌｏに戻して、Ｄ２＝０とする。
　次に、φＳＡ１＝Ｈｉ、φＳＡ２＝Ｌｏの状態で、φＳＡ３＝Ｈｉにし、コンデンサＣ３をカラムアンプ１０に接続する。これにより、ＣＩＮがレベルＶＬ１からＫＧ・ＶＲＥＦ・（Ｃ３／ＣＦ）＝ＴＨ３だけ低いレベルまで上昇するが、ＣＩＮ＜ＶＰＯＣであり、ＣＯＵＴがＬｏを維持するため、ＳＡレジスタ６０は、φＳＡ３をＬｏに戻して、Ｄ３＝０とする（期間Ｔ３）。
　すなわち、ＳＡレジスタ６０は、β＝ＴＨ２－（初期のＣＩＮ－ＴＨ１）とγ（＝ＴＨ２－ＴＨ３）とを比較し、ＴＨ２－（初期のＣＩＮ－ＴＨ１）＞ＴＨ２－ＴＨ３ということは、初期のＣＩＮ－ＴＨ１＜ＴＨ３ということなので、Ｄ３＝０とし、φＳＡ３＝Ｌｏに戻す。なお、ＴＨ３はＤ３の閾値でありＴＨ３＝ＫＧ・ＶＲＥＦ・（Ｃ３／ＣＦ））である。
　次に、φＳＡ１＝Ｈｉ、φＳＡ２＝Ｌｏ、φＳＡ３＝Ｌｏの状態で、φＳＡ４＝Ｈｉにし、コンデンサＣ４をカラムアンプ１０に接続する。これにより、ＣＩＮがレベルＶＬ１からＫＧ・ＶＲＥＦ・（Ｃ４／ＣＦ）だけ低いレベルであるＶＬ２まで上昇し、ＣＩＮ＞ＶＰＯＣとなり、ＣＯＵＴがＬｏからＨｉに反転するため、ＳＡレジスタ６０は、φＳＡ４＝Ｈｉを維持して、Ｄ４＝１とする（期間Ｔ４）。
　すなわち、ＳＡレジスタ６０は、ＴＨ３－（初期のＣＩＮ－ＴＨ１）とＴＨ３－ＴＨ４とを比較し、ＴＨ３－（初期のＣＩＮ－ＴＨ１）＜ＴＨ３－ＴＨ４ということは、初期のＣＩＮ－ＴＨ１＞ＴＨ４ということなので、Ｄ４＝１とし、φＳＡ４＝Ｈｉを維持する。なお、ＴＨ４はＤ４の閾値でありＴＨ４＝ＶＲＥＦ・（Ｃ４／ＣＦ））である。
　以上により上位ビット群のＡＤ変換期間が終了し、Ｄ１～Ｄ４＝１，０，０，１とされる。この時点において、レベルがＶＬ２のＣＩＮはコンデンサＣ２２で保持されている。
　次に、φＣＲＳＴ１，φＣＲＳＴ２が一定期間Ｈｉにされ、コンパレータＡ３１，Ａ３２がリセットされ、ＣＯＵＴ＝ＶＯＰＣにされる。
　次に、φＳＨ＝Ｌｏとなりコンパレータ部３０及びクランプ部２０間が遮断され、φＣＭＰ＝ＨｉとなりＶＲＡＭＰがコンパレータ部３０へ入力され、コンデンサＣ２２に保持されたレベルＶＬ２のＣＩＮにＶＲＡＭＰが重畳され、ＣＩＮがＶＬ２からＶＲＡＭＰの初期レベルに応じてレベルΔＶａだけ低下する（時刻Ｔ５）。これにより、ＣＩＮ＜ＶＯＰＣとなり、ＣＯＵＴがＶＯＰＣからＬｏに反転する。また、時刻Ｔ５において、カウンタ９０は、カウント動作を開始する。
　次に、ＣＩＮがＶＯＰＣのレベルを超えると（時刻Ｔ６）、ＣＯＵＴはＬｏからＨｉに反転する。そして、カウンタ９０は、カウント動作を停止し、時刻Ｔ６におけるカウント値をラッチ回路４１にラッチする。これにより、下位ビット群の各ビットの値が決定される。
　図１に戻り、補正部６１は、カラムアンプ１０及び画素部１間を遮断してカラムアンプ１０を電圧源８０に接続させた状態で、ＳＡレジスタ６０がコンデンサＣ１～Ｃ４のうちある１つのコンデンサをカラムアンプ１０に接続するような疑似画素信号を電圧源８０に出力させる。そして、補正部６１は、ＣＩＮをラッチ部４０に測定させ、ラッチ部４０による測定結果を基に、当該１つのコンデンサに対応するビットの重み付け値を補正する。
　ここで、補正部６１は、カラムアンプ１０及び画素部１間を遮断してカラムアンプ１０を電圧源８０に接続させた状態で、コンデンサＣ１～Ｃ４のうち、ある１つのコンデンサがカラムアンプ１０に接続されるようなレベルの異なる疑似画素信号を電圧源８０に少なくとも２回出力させる。そして、補正部６１は、ラッチ部４０により測定された各回のデジタル測定値を補間して、疑似画素信号の電圧とデジタル測定値との関係を示す第１の関数を算出し、算出した第１の関数を基に、当該１つのコンデンサに対応するビットの重み付け値を補正する。
　そして、補正部６１は、コンデンサＣ１～Ｃ４の全てがカラムアンプ１０に接続されないような疑似画素信号を電圧源８０に少なくとも２回出力させ、第１の関数と同様にして、疑似画素信号とデジタル測定値との関係を示す第２の関数を算出し、第１の関数と第２の関数との差分を基に、当該１つの逐次比較コンデンサに対応するビットの重み付け値を補正する。
　これにより、第１の関数と第２の関数とを用いて重み付け値を補正することができる。ここで、図１に示す固体撮像装置が所定のフレームレートで動画像を取得する場合、補正部６１は、垂直ブランキング期間にカラムアンプ１０及び画素部１間を遮断してカラムアンプ１０を電圧源８０に接続させた状態にすればよい。
　この場合、撮像中に随時変動するコンデンサＣ１～Ｃ４による重み付け値の変動をリアルタイムで補正することができる。
　次に、補正部６１を中心として実行される補正処理について具体的に説明する。図３は、この補正処理を示すフローチャートである。
　まず、補正部６１は、ＳＡレジスタ６０が、コンデンサＣ１～Ｃ４をカラムアンプ１０から遮断するようなレベルの疑似画素信号を電圧源８０に出力させる（ステップＳ１）。
　本実施の形態では、カラムアンプ１０は、１相目で出力されるＮｏｉｓｅ成分の画素信号Ｖｉｄｅｏを（Ｎｏｉｓｅ＋Ｓｉｇｎａｌ）成分の画素信号Ｖｉｄｅｏから減じた、Ｓｉｇｎａｌ成分に応じたレベルの信号、具体的には、Ｓｉｇｎａｌ・（ＣＡ＋ＣＢ）／ＣＦをＡＯＵＴとして出力している。
　そのため、電圧源８０は、１相目にＮｏｉｓｅ成分に相当するレベルの疑似画素信号をカラムアンプ１０に出力した後、２相目に（Ｎｏｉｓｅ＋Ｓｉｇｎａｌ）成分に相当するレベルの疑似画素信号をカラムアンプ１０に出力する。
　このとき、電圧源８０は、１相目と２相目との疑似画素信号の差分を疑似Ｓｉｇｎａｌ成分（以下、「Ｓｉｇｎａｌ´」と記す。）とすると、ＳＡレジスタ６０が、Ｄ１～Ｄ４＝０，０，０，０にするような疑似画素信号を１相目と２相目とに出力する。
　ステップＳ１で疑似画素信号が出力されると、ＳＡレジスタ６０は、コンデンサＣ１～Ｃ４を逐次接続し、最終的にＣ１～Ｃ４の全てをカラムアンプ１０から遮断する。
　次に、ラッチ部４０は、ＶＲＡＭＰが入力されてから、ＣＩＮがＶＯＰＣを超えるまでの時間をカウントし、下位ビット群のＤ５～Ｄ１５の値を得ることで、ＣＩＮのデジタル測定値を測定する（ステップＳ２）。
　次に、補正部６１は、ラッチ部４０がＣＩＮの２回の測定を終了している場合は（ステップＳ３でＹＥＳ）、処理をステップＳ４に進める。一方、補正部６１は、ラッチ部４０がＣＩＮの２回の測定を終了していない場合（ステップＳ３でＮＯ）、処理をステップＳ１に戻し、電圧源８０に１回目のＣＩＮの測定時とはＳｉｇｎａｌ´が異なり、かつＤ１～Ｄ４＝０，０，０，０となるような所定レベルの疑似画素信号をカラムアンプ１０に出力させる。
　次に、補正部６１は、Ｓｉｇｎａｌ´を横軸とし、ＣＩＮのデジタル測定値を縦軸とする２次元座標空間に、ラッチ部４０により測定されたＣＩＮの２回のデジタル測定値をプロットし、第２の関数としてのＹ＜０＞を算出する（ステップＳ４）。
　図４は、Ｙ＜０＞を示したグラフである。図４において縦軸はラッチ部４０によるＣＩＮのデジタル測定値を示し、横軸はＳｉｇｎａｌ´を示している。
　図４において、Ｘ１は１回目の測定時におけるＳｉｇｎａｌ´を示し、Ｙ１は１回目の測定時におけるＣＩＮのデジタル測定値を示している。また、Ｘ２は２回目の測定時におけるＳｉｇｎａｌ´を示し、Ｙ２は２回目の測定時におけるＣＩＮのデジタル測定値を示している。
　そして、補正部６１は、（Ｘ１，Ｙ１）と（Ｘ２，Ｙ２）との２点を例えば線形補間することで、Ｙ＜０＞を算出する。Ｙ＜０＞をＹ＝ａ・Ｘ＋ｂとおくと、Ｙ＜０＞は、Ｙ＜０＞＝（（Ｙ２－Ｙ１）／（Ｘ２－Ｘ１））・Ｘ＋（Ｘ２・Ｙ１－Ｘ１・Ｙ２）／（Ｘ２－Ｘ１）で表される。
　つまり、Ｙ＜０＞は、傾きａがａ＝（Ｙ２－Ｙ１）／（Ｘ２－Ｘ１）で表され、Ｙ切片Ｂ０がＢ０＝（Ｘ２・Ｙ１－Ｘ１・Ｙ２）／（Ｘ２－Ｘ１）で表される直線である。
　Ｙ＜０＞は、Ｄ１～Ｄ４＝０，０，０，０の場合のＳｉｇｎａｌ´に対するＤ５～Ｄ１５のＡＤ変換特性を表している。したがって、理想的には、Ｙ＜０＞は、Ｓｉｇｎａｌ´＝０のとき、Ｙ＝０となり、傾きがＶＲＡＭＰと等しい直線であるＲＬを描くはずである。
　しかしながら、カラムＡＤ変換部３を構成するコンデンサ（例えばコンデンサＣＡ，ＣＢ等）の容量の経時的変化や元々有する個体バラツキ等によって、Ｙ＜０＞はＲＬからずれるのである。
　図３に戻り、ステップＳ５において、補正部６１は、コンデンサＣ１～Ｃ４のうちある１つのコンデンサＣｉのインデックスであるｉをｉ＝４に設定する。
　次に、補正部６１は、ＳＡレジスタ６０がコンデンサＣ１～Ｃ４をカラムアンプ１０に逐次接続して最終的にコンデンサＣｉのみをカラムアンプ１０のみを接続するような疑似画素信号を電圧源８０に出力させる。例えばｉ＝４の場合、ＳＡレジスタ６０がコンデンサＣ４のみをカラムアンプ１０に接続するようなＳｉｇｎａｌ´、すなわち、ＳＡレジスタ６０がＤ１～Ｄ４＝０，０，０，１とするような疑似画素信号が電圧源８０から出力される。
　次に、ラッチ部４０はＣＩＮのデジタル測定値を測定する（ステップＳ７）。次に、補正部６１は、１つのｉに対してＣＩＮの２回の測定が終了した場合は（ステップＳ８でＹＥＳ）、処理をステップＳ９に進める。
　一方、補正部６１は、１つのｉに対してＣＩＮの２回の測定が終了していない場合（ステップＳ８でＮＯ）、処理をステップＳ６に戻し、コンデンサＣｉのみがカラムアンプ１０に接続され、かつ１回目の測定とはＳｉｇｎａｌ´の値が異なる疑似画素信号を電圧源８０に出力させる。
　例えば、ｉ＝４の場合、ＳＡレジスタ６０がコンデンサＣ４のみをカラムアンプ１０に接続するようなＳｉｇｎａｌ´の異なる疑似画素信号、すなわち、ＳＡレジスタ６０がＤ１～Ｄ４＝０，０，０，１とするようなＳｉｇｎａｌ´の異なる疑似画素信号が電圧源８０から２回出力される。そして、補正部６１は、ラッチ部４０により測定された２回分のデジタル測定値を取得する。
　次に、補正部６１は、ラッチ部４０により２回測定されたデジタル測定値を、Ｓｉｇｎａｌ´を横軸、ＣＩＮのデジタル測定値を縦軸とする２次元座標空間にプロットし、プロットしたデジタル測定値を例えば線形補間することで第１の関数であるＹ＜ｉ＞を算出する（ステップＳ９）。
　次に、補正部６１は、第１の関数としてのＹ＜ｉ＞（＝Ｙ＜１＞～Ｙ＜４＞）とＹ＜０＞とを用いてＤｉ（＝Ｄ１～Ｄ４）の重み付け値であるＫｉ（＝Ｋ１～Ｋ４）を補正する（ステップＳ１０）。
　図５は、Ｙ＜４＞を示したグラフである。縦軸及び横軸は図４と同一であるため、説明を省く。図５において、Ｘ３は１回目の測定時におけるＳｉｇｎａｌ´を示し、Ｙ３は１回目の測定時におけるＣＩＮのデジタル測定値を示している。また、Ｘ４は２回目の測定時におけるＳｉｇｎａｌ´を示し、Ｙ４は２回目の測定時におけるＣＩＮのデジタル測定値を示している。
　そして、補正部６１は、（Ｘ３，Ｙ３）と（Ｘ４，Ｙ４）との２点を例えば線形補間することで、Ｙ＜４＞を算出する。Ｙ＜４＞をＹ＝ａ・Ｘ＋ｂとおくと、Ｙ＜４＞は、Ｙ＜４＞＝（（Ｙ４－Ｙ３）／（Ｘ４－Ｘ３））・Ｘ＋（Ｘ４・Ｙ３－Ｘ３・Ｙ４）／（Ｘ４－Ｘ３）で表される。
　つまり、Ｙ＜４＞は、傾きａがａ＝（Ｙ４－Ｙ３）／（Ｘ４－Ｘ３）で表され、Ｙ切片Ｂ４がＢ４＝（Ｘ４・Ｙ３－Ｘ３・Ｙ４）／（Ｘ４－Ｘ３）で表される直線である。ここで、Ｙ＜４＞の傾きａは、ＶＲＡＭＰによって定まるため、Ｙ＜０＞の傾きａと同じである。
　Ｙ＜４＞は、Ｄ１～Ｄ４＝０，０，０，１のときのＳｉｇｎａｌ´とＤ５～Ｄ１５とのＡＤ変換特性を示しているため、理想的にはＲＬ＝Ｋ４（＝２１０＝１０２４）のときのＳｉｇｎａｌ´であるＸα１において、Ｙ＜４＞＝０となるはずである。
　つまり、Ｄ４に対する重み付け値であるＫ４をオフセットとしてＹ＜４＞に加えると、Ｙ＜４＞はＲＬに乗るはずである。
　しかしながら、コンデンサＣ４の容量の経時的変化や個体バラツキによって理想値からずれ、Ｙ＜０＞もＲＬからずれているため、Ｙ＜４＞にＫ４をオフセットとして加えても、Ｙ＜４＞はＲＬに乗らず、Ｙ＜０＞とは滑らかに繋がらない。
　これにより、Ｄ４をＫ４で重み付けしても、カラムＡＤ変換部３のＡＤＣ特性が図１３に示すように滑らかな直線とならず、画素信号Ｖｉｄｅｏを精度良くＡＤ変換することができなくなる。
　そこで、ステップＳ１０において、補正部６１は、Ｙ＜０＞－Ｙ＜４＞からＢ０とＢ４との差分ΔＢ０４を求め、ΔＢ０４を補正後のＫ４とすることでＫ４を補正する。なお、Ｙ＜０＞とＹ＜４＞とは傾きが同一であるため、Ｙ＜０＞－Ｙ＜４＞により、Ｙ＜０＞のＹ切片であるＢ０とＹ＜４＞のＹ切片であるＢ４との差分ΔＢ０４を求めることができる。
　図３に戻り、ステップＳ１１において、補正部６１は、ｉから１を減じてｉを更新し、ｉ≧１の場合（ステップＳ１２でＮＯ）、処理をステップＳ６に戻し、ｉ＜１の場合（ステップＳ１２でＹＥＳ）、処理を終了する。すなわち、補正部６１は、ｉ＜１となるまでｉを更新してステップＳ６～Ｓ１２の処理を繰り返し行う。
　これにより、Ｙ＜４＞、Ｙ＜３＞、Ｙ＜２＞、Ｙ＜１＞が順次算出され、Ｋ４～Ｋ１が補正される。
　図６は、Ｙ＜３＞を示したグラフである。縦軸及び横軸は図４と同一であるため、説明を省く。Ｙ＜３＞は、電圧源８０がコンデンサＣ３のみをカラムアンプに接続するようなＳｉｇｎａｌ´の異なる疑似画素信号を２回出力することで得られた直線である。
　図６において、Ｘ５はｉ＝３の場合の１回目の測定時におけるＳｉｇｎａｌ´を示し、Ｙ５はｉ＝３の場合の１回目の測定時におけるＣＩＮのデジタル測定値を示している。また、Ｘ６はｉ＝３の場合の２回目の測定時におけるＳｉｇｎａｌ´を示し、Ｙ６はｉ＝３の２回目の測定時におけるＣＩＮのデジタル測定値を示している。
　そして、補正部６１は、（Ｘ５，Ｙ５）と（Ｘ６，Ｙ６）との２点を例えば線形補間することで、Ｙ＜３＞を算出する。Ｙ＜３＞をＹ＝ａ・Ｘ＋ｂとおくと、Ｙ＜３＞は、Ｙ＜３＞＝（（Ｙ６－Ｙ５）／（Ｘ６－Ｘ５））・Ｘ＋（Ｘ６・Ｙ５－Ｘ５・Ｙ６）／（Ｘ６－Ｘ５）で表される。
　つまり、Ｙ＜３＞は、傾きａがａ＝（Ｙ６－Ｙ５）／（Ｘ６－Ｘ５）で表され、Ｙ切片Ｂ３がＢ３＝（Ｘ６・Ｙ５－Ｘ５・Ｙ６）／（Ｘ６－Ｘ５）で表される直線である。ここで、Ｙ＜３＞の傾きａは、ＶＲＡＭＰによって定まるため、Ｙ＜０＞の傾きａと同じである。
　Ｙ＜３＞は、Ｄ１～Ｄ４＝０，０，１，０のときのＳｉｇｎａｌ´とＤ５～Ｄ１５とのＡＤ変換特性を示しているため、理想的にはＲＬ＝Ｋ３（＝２１１＝２０４８）のときのＳｉｇｎａｌ´であるＸα２において、Ｙ＜３＞＝０となるはずである。
　つまり、Ｋ３をオフセットとしてＹ＜３＞に加えると、Ｙ＜３＞はＲＬに乗るはずである。
　しかしながら、コンデンサＣ３の容量の経時的変化や個体バラツキによって理想値からずれているため、Ｙ＜３＞にＫ３をオフセットとして加えても、Ｙ＜３＞はＲＬに乗らず、Ｙ＜４＞とは滑らかに繋がらない。
　これにより、Ｄ３をＫ３で重み付けしても、カラムＡＤ変換部３のＡＤＣ特性が図１３に示すように滑らかな直線とならず、画素信号Ｖｉｄｅｏを精度良くＡＤ変換することができなくなる。
　そこで、ステップＳ１０において、補正部６１は、Ｙ＜０＞－Ｙ＜３＞からＢ０とＢ３との差分ΔＢ０３を求め、ΔＢ０３を補正後のＫ３としてＫ３を補正する。なお、Ｙ＜０＞とＹ＜３＞とは傾きが同一であるため、Ｙ＜０＞－Ｙ＜３＞により、Ｙ＜０＞のＹ切片であるＢ０とＹ＜３＞のＹ切片であるＢ３との差分ΔＢ０３を求めることができる。
　図７は、Ｙ＜２＞を示したグラフである。縦軸及び横軸は図４と同一であるため、説明を省く。Ｙ＜３＞は、電圧源８０がコンデンサＣ３のみをカラムアンプに接続するようなＳｉｇｎａｌ´の異なる疑似画素信号を２回出力することで得られた直線である。
　図７において、Ｘ７はｉ＝２の場合の１回目の測定時におけるＳｉｇｎａｌ´を示し、Ｙ７はｉ＝２の場合の１回目の測定時におけるＣＩＮのデジタル測定値を示している。また、Ｘ８はｉ＝２の場合の２回目の測定時におけるＳｉｇｎａｌ´を示し、Ｙ８はｉ＝２の２回目の測定時におけるＣＩＮのデジタル測定値を示している。
　そして、補正部６１は、（Ｘ７，Ｙ７）と（Ｘ８，Ｙ８）との２点を例えば線形補間することで、Ｙ＜２＞を算出する。Ｙ＜２＞をＹ＝ａ・Ｘ＋ｂとおくと、Ｙ＜２＞は、Ｙ＜２＞＝（（Ｙ８－Ｙ７）／（Ｘ８－Ｘ７））・Ｘ＋（Ｘ８・Ｙ７－Ｘ７・Ｙ８）／（Ｘ８－Ｘ７）で表される。
　つまり、Ｙ＜２＞は、傾きａがａ＝（Ｙ８－Ｙ７）／（Ｘ８－Ｘ７）で表され、Ｙ切片Ｂ３がＢ３＝（Ｘ８・Ｙ７－Ｘ７・Ｙ８）／（Ｘ８－Ｘ７）で表される直線である。ここで、Ｙ＜２＞の傾きａは、ＶＲＡＭＰによって定まるため、Ｙ＜０＞の傾きａと同じである。
　Ｙ＜２＞は、Ｄ１～Ｄ４＝０，１，０，０のときのＳｉｇｎａｌ´に対するＤ５～Ｄ１５とのＡＤ変換特性を示しているため、理想的にはＲＬ＝Ｋ２（＝２１２＝４０９６）のときのＳｉｇｎａｌ´であるＸα３において、Ｙ＜２＞＝０となるはずである。
　つまり、Ｋ２をオフセットとしてＹ＜２＞に加えると、Ｙ＜２＞はＲＬに乗るはずである。
　しかしながら、ＴＨ２がコンデンサＣ２の容量の経時的変化によって理想値からずれているため、Ｙ＜２＞にＫ２をオフセットとして加えても、Ｙ＜２＞はＲＬに乗らず、Ｙ＜３＞とは滑らかに繋がらない。
　これにより、Ｄ２をＫ２で重み付けしても、カラムＡＤ変換部３のＡＤＣ特性が図１２に示すように滑らかな直線とならず、画素信号Ｖｉｄｅｏを精度良くＡＤ変換することができなくなる。
　そこで、ステップＳ１０において、補正部６１は、Ｙ＜０＞－Ｙ＜２＞からＢ０とＢ２との差分ΔＢ０２を求め、ΔＢ０２を補正後のＫ２としてＫ２を補正する。なお、Ｙ＜０＞とＹ＜２＞とは傾きが同一であるため、Ｙ＜０＞－Ｙ＜２＞により、Ｙ＜０＞のＹ切片であるＢ０とＹ＜２＞のＹ切片であるＢ２との差分ΔＢ０２を求めることができる。
　同様にして、補正部６１は、Ｙ＜１＞を求め、Ｙ＜０＞－Ｙ＜１＞よりΔＢ０１を求め、ΔＢ０１を補正後のＫ１としてＫ１を補正する。
　そして、図１に示す画像処理部６は、通常動作時に画素信号ＶｉｄｅｏのデジタルデータであるＤ１～Ｄ１５がカラムＡＤ変換部３から出力されると、補正後の重み付け値をＫ１´～Ｋ４´とすると、上位ビット群のデジタルデータをＫ１´・Ｄ１＋Ｋ２´・Ｄ２＋Ｋ３´・Ｄ３＋Ｋ４´・Ｄ４を求める。これにより、Ｙ＜０＞～Ｙ＜４＞が滑らかに繋がる。
　次に、下位ビット群のデジタルデータをＤ５～Ｄ１５から冗長ビットを取り除くために所定値Ｍ０を差し引き、下位ビット群のＤ５～Ｄ１４の１０ビットのデジタルデータにする。ここで、Ｍ０としては、例えば図４に示すＢ０を採用すればよい。これにより、Ｓｉｇｎａｌ´＝０でＹ＜０＞＝０にすることができる。次に、Ｄ５～Ｄ１４に対して、Ｄ５～Ｄ１４に対する所定の重み付け値Ｋ５～Ｋ１４を乗じて加算する、すなわち、Ｋ５・Ｄ５＋Ｋ６・Ｄ６＋・・・＋Ｋ１４・Ｄ１４を下位ビット群のデジタルデータとして求める。次に、上位ビット群のデジタルデータと下位ビット群のデジタルデータとを加算して、画素信号Ｖｉｄｅｏのデジタルデータの値が得られる。
　このように、本実施の形態による固体撮像装置によれば、カラムアンプ１０及び画素部１間を遮断して、カラムアンプ１０を電圧源８０に接続させるスイッチ部７０が設けられている。そのため、画素信号Ｖｉｄｅｏを読み出す通常動作時において、コンデンサＣｉがオペアンプＡ１０に接続されたときのオペアンプＡ１０から見た負荷容量は、コンデンサＣＡ，ＣＢと、ＳＡレジスタ６０により逐次接続されるコンデンサＣ１～Ｃ４となる。
　一方、測定時におけるオペアンプＡ１０からみた負荷容量は、コンデンサＣＡ，ＣＢと、ＳＡレジスタ６０により逐次接続されるコンデンサＣ１～Ｃ４となる。よって、通常動作時と測定時とにおいて、オペアンプＡ１０からみた負荷容量は同一となり、カラムアンプ１０から出力される信号を精度良く測定することができる。その結果、コンデンサＣｉに対応するビットの重み付け値Ｋｉを精度良く補正することができる。
　なお、上記実施の形態では、Ｙ＜１＞～Ｙ＜４＞を求めていたが、Ｙ＜０＞のみ求め、理想となる直線であるＲＬとのずれから重み付け値Ｋ１～Ｋ４を補正するようにしてもよい。
　また、上記実施の形態では、１つのｉに対して２回、疑似画素信号が測定されているが、これに限定されず、２回以上であれば何回測定してもよい。
　（実施の形態２）
　実施の形態２による固体撮像装置は、測定時においてスイッチ部７０がカラムアンプ１０を電圧源８０ではなく、接地端子Ｇｒｏｕｎｄに接続することを特徴とする。
　図８は、本発明の実施の形態２による固体撮像装置のカラムＡＤ変換部３の回路図を示している。なお、本実施の形態において実施の形態１と同一のものは説明を省略する。
　図８に示すように、スイッチ部７０のスイッチＳＷ１は、カラムアンプ１０及び接地端子Ｇｒｏｕｎｄ間に設けられ、スイッチＳＷ２と相補的にオン・オフする。
　すなわち、スイッチＳＷ１は、測定時においてオンして、カラムアンプ１０を接地端子Ｇｒｏｕｎｄに接続し、通常動作時にオフして、カラムアンプ１０を接地端子Ｇｒｏｕｎｄから切り離す。
　この場合、測定時において、カラムアンプ１０には０の信号が入力されるため、ＣＩＮ＝ＶＯＰＣとなる。そのため、ＳＡレジスタ６０は、測定時において、ＣＩＮのレベルに関わらず、コンデンサＣ１～Ｃ４のうち１つのコンデンサＣｉを強制的にカラムアンプ１０に逐次接続する。
　そして、ラッチ部４０は、コンデンサＣｉが接続されたときのＣＩＮのデジタル測定値を測定する。そして、補正部６１は、ラッチ部４０により測定されたデジタル測定値をＣｉに対応する重み付け値Ｋｉとして求め、重み付け値Ｋｉを補正する。
　このように、本実施の形態による固体撮像装置によれば、スイッチ部７０は、カラムアンプ１０及び画素部１間を遮断して、カラムアンプ１０を接地端子Ｇｒｏｕｎｄに接続するため、測定時においてカラムアンプに０の信号を入力することができる。
　また、画像読取時においては、スイッチＳＷ２がオンされ、スイッチＳＷ１がオフされるため、オペアンプＡ１０から見た負荷容量は、コンデンサＣＡ，ＣＢ及びコンデンサＣｉとなる。
　一方、測定時においては、スイッチＳＷ１がオンされ、スイッチＳＷ２がオフされるため、オペアンプＡ１０から見た容量は、コンデンサＣＡ，ＣＢ及びコンデンサＣｉとなる。よって、画像読取時と測定時とにおいて、カラムアンプ１０から見た負荷容量を同じにすることができ、コンデンサＣｉを精度良く測定することができる。
　なお、上記実施の形態１，２では、上位ビット群を４ビット、下位ビット群を１１ビットとしたが、これに限定されず、他のビット数を採用してもよい。
　また、上記の実施の形態１，２の固体撮像装置は、上位ビット群と下位ビット群とに分けて画素信号ＶｉｄｅｏをＡＤ変換するものであったが、これに限定されず、デジタルデータの全ビットを逐次比較型ＡＤ変換方式でＡＤ変換するものであってもよい。この場合、ラッチ部４０を、ＣＩＮを測定するための測定部として利用すればよい。
　なお、上記固体撮像装置の技術的特徴は以下のように纏められる。
　（１）本発明の一局面による固体撮像装置は、複数の画素を含む画素部と、各画素から画素信号読み出し、読み出した画素信号を逐次比較型アナログデジタル変換方式によりアナログデジタル変換する読出回路とを備え、前記読出回路は、コンデンサを含み、前記画素部から読み出した画素信号を増幅するカラムアンプと、アナログデジタル変換されるデジタルデータの各ビットに対応して設けられ、それぞれレベルの異なる信号を前記カラムアンプに出力する複数の逐次比較コンデンサと、各逐次比較コンデンサに対応して複数設けられ、対応する逐次比較コンデンサを前記カラムアンプに接続する逐次比較スイッチと、前記カラムアンプ及び前記画素部間を遮断して、前記カラムアンプを所定の電圧部に接続させるスイッチ部とを備える。
　この構成によれば、カラムアンプ及び画素部間を遮断して、カラムアンプを所定の電圧部に接続させるスイッチ部が設けられている。そのため、画素信号を読み出す通常動作時において、例えばある１つの逐次比較コンデンサがカラムアンプに接続されたときのカラムアンプからみた負荷容量は、カラムアンプが備えるコンデンサと、当該１つの逐次比較コンデンサとなる。一方、当該１つの逐次比較コンデンサを接続したときのカラムアンプから出力される信号を測定するときのカラムアンプからみた負荷容量は、カラムアンプが備えるコンデンサと、当該１つの逐次比較コンデンサとなる。よって、通常動作時と測定時とにおいて、カラムアンプから見た負荷容量は同一となり、カラムアンプから出力される信号を精度良く測定することができる。その結果、当該１つの逐次比較コンデンサに対応するビットの重み付け値を精度良く補正することができる。
　（２）前記画素部は、複数の画素がマットリックス状に配置され、前記画素部の各行を順次選択する垂直走査回路を更に備え、前記読出回路は、前記画素部の各列に対応して複数設けられ、前記垂直走査回路により選択された行の画素から画素信号を読み出すことが好ましい。
　この構成によれば、読出回路は、各列に対応して複数設けられ、垂直走査回路に選択された行であって対応する列に属する画素から画素信号を読み出す。
　（３）前記電圧部は、グラウンド端子であり、前記スイッチ部は、前記カラムアンプ及び前記画素部間を遮断して、前記カラムアンプを前記グラウンド端子に接続することが好ましい。
　この構成によれば、スイッチ部は、カラムアンプ及び画素部間を遮断して、カラムアンプをグラウンド端子に接続するため、測定時においてカラムアンプに０の信号を入力することができる。
　（４）前記電圧部は、疑似画素信号を出力する電圧源であり、前記スイッチ部は、前記カラムアンプ及び前記画素部間を遮断して、前記カラムアンプを前記電圧源に接続することが好ましい。
　この構成によれば、スイッチ部は、カラムアンプ及び画素部間を遮断して、カラムアンプを電圧源に接続するため、測定時においてカラムアンプに疑似画素信号を入力することができる。
　（５）前記読出回路は、前記カラムアンプから出力される信号を所定の基準電圧と比較することで出力信号を反転させるコンパレータと、前記逐次比較コンデンサを前記カラムアンプに逐次接続し、前記コンパレータ部から出力される出力信号を基に、前記画素信号のデジタルデータの値を決定するビット決定部とを更に備え、前記電圧源は、前記ビット決定部がある１つの逐次比較スイッチをオンするような疑似画素信号を出力することが好ましい。
　この構成によれば、ビット決定部は、カラムアンプに０の信号が入力されているにも関わらず、強制的にある１つの逐次比較コンデンサをカラムアンプに接続させるのではなく、通常動作時と同様にして逐次比較コンデンサをカラムアンプに逐次接続した後に、当該１つの逐次比較コンデンサをカラムアンプに接続させている。そのため、通常動作時と同一条件で読出回路を動作させて、カラムアンプから出力される信号を測定することができる。その結果、デジタルデータの各ビットの重み付け値を精度良く補正することができる。
　（６）前記スイッチ部は、前記カラムアンプ及び前記画素部間を接続する第１のスイッチと、前記カラムアンプ及び前記電圧部間を接続する第２のスイッチとを備え、前記第１及び第２のスイッチは、相補的にオン・オフすることが好ましい。
　この構成によれば、カラムアンプ及び画素部間を接続する第１のスイッチと、カラムアンプ及び電圧源間を接続する第２のスイッチとを備え、第１及び第２のスイッチは、相補的にオン・オフするため、簡易な構成にも関わらず、確実にカラムアンプ及び画素部間を遮断し、かつ、カラムアンプ及び電圧源を接続することができる。
　（７）前記カラムアンプは、オペアンプと、前記オペアンプの入力端子に接続された入力側コンデンサと、前記オペアンプの入出力端子間に接続された帰還コンデンサとを備えることが好ましい。
　この構成によれば、カラムアンプは、入力側コンデンサと帰還コンデンサとを備えているため、画素信号のノイズ除去及び画素信号の増幅を同時に行うことができる。
　（８）前記スイッチ部は、垂直ブランキング期間に、前記カラムアンプ及び前記画素部間を遮断して、前記カラムアンプを前記電圧部に接続させることが好ましい。
　この構成によれば、垂直ブランキング期間において、カラムアンプから出力される信号の測定が行われるため、撮像中に随時変動する逐次比較コンデンサの容量変動等に伴う重み付け値の変動をリアルタイムで補正することができる。
　（９）前記読出回路は、アナログデジタル変換されるデジタルデータの上位ビット群を逐次比較型アナログデジタル変換方式によりアナログデジタル変換し、下位ビット群を積分型アナログデジタル変換方式によりアナログデジタル変換することが好ましい。
　この構成によれば、読出回路が画素信号を上位ビット群と下位ビット群とに分けてアナログデジタル変換する構成である場合、下位ビット群をアナログデジタル変換させる回路を用いてコンパレータ部に入力される信号を測定することができ、別途、測定回路を設ける必要がなくなる。
 

Claims (9)

  1. 　複数の画素を含む画素部と、
    　各画素から画素信号読み出し、読み出した画素信号を逐次比較型アナログデジタル変換方式によりアナログデジタル変換する読出回路とを備え、
    　前記読出回路は、
    　コンデンサを含み、前記画素部から読み出した画素信号を増幅するカラムアンプと、
    　アナログデジタル変換されるデジタルデータの各ビットに対応して設けられ、それぞれレベルの異なる信号を前記カラムアンプに出力する複数の逐次比較コンデンサと、
    　各逐次比較コンデンサに対応して複数設けられ、対応する逐次比較コンデンサを前記カラムアンプに接続する逐次比較スイッチと、
    　前記カラムアンプ及び前記画素部間を遮断して、前記カラムアンプを所定の電圧部に接続させるスイッチ部とを備えることを特徴とする固体撮像装置。
  2. 　前記画素部は、複数の画素がマットリックス状に配置され、
    　前記画素部の各行を順次選択する垂直走査回路を更に備え、
    　前記読出回路は、前記画素部の各列に対応して複数設けられ、前記垂直走査回路により選択された行の画素から画素信号を読み出すことを特徴とする請求項１記載の固体撮像装置。
  3. 　前記電圧部は、グラウンド端子であり、
    　前記スイッチ部は、前記カラムアンプ及び前記画素部間を遮断して、前記カラムアンプを前記グラウンド端子に接続することを特徴とする請求項１又は２記載の固体撮像装置。
  4. 　前記電圧部は、疑似画素信号を出力する電圧源であり、
    　前記スイッチ部は、前記カラムアンプ及び前記画素部間を遮断して、前記カラムアンプを前記電圧源に接続することを特徴とする請求項１又は２記載の固体撮像装置。
  5. 　前記読出回路は、
    　前記カラムアンプから出力される信号を所定の基準電圧と比較することで出力信号を反転させるコンパレータと、
    　前記逐次比較コンデンサを前記カラムアンプに逐次接続し、前記コンパレータ部から出力される出力信号を基に、前記画素信号のデジタルデータの値を決定するビット決定部とを更に備え、
    　前記電圧源は、前記ビット決定部がある１つの逐次比較スイッチをオンするような疑似画素信号を出力することを特徴とする請求項４記載の固体撮像装置。
  6. 　前記スイッチ部は、前記カラムアンプ及び前記画素部間を接続する第１のスイッチと、
    　前記カラムアンプ及び前記電圧部間を接続する第２のスイッチとを備え、
    　前記第１及び第２のスイッチは、相補的にオン・オフすることを特徴とする請求項１～５のいずれかに記載の固体撮像装置。
  7. 　前記カラムアンプは、オペアンプと、前記オペアンプの入力端子に接続された入力側コンデンサと、前記オペアンプの入出力端子間に接続された帰還コンデンサとを備えることを特徴とする請求項１～６のいずれかに記載の固体撮像装置。
  8. 　前記スイッチ部は、垂直ブランキング期間に、前記カラムアンプ及び前記画素部間を遮断して、前記カラムアンプを前記電圧部に接続させることを特徴とする請求項１～７のいずれかに記載の固体撮像装置。
  9. 　前記読出回路は、アナログデジタル変換されるデジタルデータの上位ビット群を逐次比較型アナログデジタル変換方式によりアナログデジタル変換し、下位ビット群を積分型アナログデジタル変換方式によりアナログデジタル変換することを特徴とする請求項１～８のいずれかに記載の固体撮像装置。
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