JP2008306565A - 撮像装置及びその信号補正方法 - Google Patents

Abstract

【課題】ＣＭＯＳイメージセンサの列アンプの特性ばらつき、出力バッファアンプが複数ある場合にはその特性ばらつきを、効率よく且つ精度良く測定し、補正することにより、固定パターンノイズのない画質良好な撮像画像を得る撮像装置を提供する。
【解決手段】列アンプ、または出力バッファアンプなどの、ＣＭＯＳイメージセンサ内の構成要素に対して、テスト用の電圧信号を印加できる手段をセンサ内に構成する。センサ外からテスト用の電圧信号レベルとテストモードを制御し、テストモード時のセンサの出力信号から、列アンプ、出力バッファアンプなどの構成要素の特性ばらつき情報を検出する。前記特性ばらつき情報に基づき補正データを求め、この補正データにより通常撮影時のセンサ出力から、前記特性ばらつきに起因する固定パターンノイズを除去して、映像信号を形成する。
【選択図】図１

Description

本発明は、ＣＭＯＳ型撮像素子などの固体撮像素子を用いた撮像装置及びその信号補正方法に関するものである。

近年ディジタルカメラ、ビデオカメラなどの撮像装置において、従来のＣＣＤ型撮像素子に代わって、ＣＭＯＳ型撮像素子を搭載する撮像装置が増えてきている。

ＣＭＯＳ型撮像素子は、一般的に次のような動作をする。即ち、フォトダイオードにより得られた光電荷を、フォトダイオードに隣接した位置に形成されたフローティングディフュージョンアンプ（以下、単にＦＤアンプと記す）により電圧信号に変換する。そして、そこで得られた画素電圧を、垂直走査回路により生成される行選択信号により水平行単位で内部配線（垂直信号線）経由で読み出す。さらに、各垂直信号線に対応して構成されている列アンプにより信号増幅しておき、水平走査回路による水平駆動信号により順次読み出す。水平走査により外部に読み出す際には、出力バッファアンプを経由する。

また、ＣＭＯＳ型撮像素子では、フォトダイオードの発生電荷を外部に出力するまでの経路が、内部配線により構成できることから、複数の読み出し経路を構成することが、ＣＣＤ型撮像素子よりはるかに容易である。そのため、近年の撮像素子の画素数の増加に伴い、複数の出力バッファアンプを構成する場合が多くなっている。

上記アンプ類はトランジスタによるアナログ能動回路を含む回路で実現されるが、複数のアナログ能動回路を構成した場合、必ず、回路出力のレベル、ゲイン、非直線性（入力に比例した出力が得られる度合い）にばらつきが発生する。これらのばらつきを除去、選別すると、ＣＭＯＳ型撮像素子の製造歩留まりの低下を招くため、特に民生用途とする場合には、ある程度のばらつきは許容するのが常となっている。ただし、前記ばらつきは撮像装置としてみた場合には、撮像画像において検知されてしまうこともある。

ＦＤアンプの特性ばらつきは、面状の固定パターンノイズ、列アンプの特性ばらつきは、縦線状の固定パターンノイズ、出力バッファアンプ（複数ある場合）の特性ばらつきはその後の信号処理システムに依存した画像の変化として検知されることとなる。特に、列アンプにおいてゲインアップをかける場合、列アンプの特性ばらつきが顕著に現れるため、縦線状の固定パターンノイズが最も見えやすい状態となり、ＣＭＯＳ型撮像素子を撮像装置に適用する際の問題となっていた。

この問題に対し、例えば特許文献１においては、撮像素子上に遮光された画素を一部構成しておき、前記遮光画素の出力信号から列アンプの特性ばらつきにより発生する縦線状の固定パターンノイズ情報を取得する。そして、遮光されていない有効領域の画素の信号を補正することにより、撮像装置の撮像画像としては縦線状の固定パターンノイズが見えないようにする技術が開示されている。

また、特許文献２においては、複数の出力バッファアンプの非直線性により生ずる撮像画像の画質劣化を補正するために、入射光量を所定の複数レベル徐々に変化させながら、複数の出力バッファアンプレベルを各々測定する。そして、その測定結果に基づき、複数の出力バッファアンプの非直線性の補正データを算出しておき、実際に被写体を撮影する際には、前記補正データによる補正をかけるという技術が開示されている。
特開２０００−２６１７３０号公報 特開２００４−３５０２０２号公報

しかしながら、上記公報の技術では、次のような問題点があった。

撮像画像においては、上記説明した固定パターンノイズ以外に、種々のランダム性ノイズが重畳している。代表的なものとしては、ＦＤアンプのアナログ能動素子に対してリセット動作をかけた際に発生するリセットノイズや、フォトダイオード自体で発生する、入射光量に応じて発生する光ショットノイズなどがある。

特許文献１に開示の技術では、縦線状の固定パターンノイズ情報を検出する際に、フォトダイオードやＦＤアンプで発生するランダム性ノイズに対する対策が十分含まれていない。そのため、検出された縦線状の固定パターンノイズ情報に誤差を生じ、その結果、固定パターンノイズが十分補正できずに撮像画像で消え残ってしまう恐れがある。

また、特許文献２に開示の技術では、上記ランダム性ノイズに関する問題と、さらに、撮像素子に光学像を結像させる光学系（レンズなど）による要因で、入射光量が画素の位置により一定にならないという問題が生じている。

本発明は上記従来の問題点に鑑み、次のような目的を有する撮像装置及びその信号補正方法を提供するものである。即ち、フォトダイオードやＦＤアンプなどで発生するランダム性ノイズや結像光学系に起因した誤差を完全に除去して、より高精度な固定パターンノイズ情報を検出し、これを補正することにより、画質良好な撮像画像を得ることができるようにする。

本発明は上記目的を達成するため、被写体像を光電変換し画素電圧を出力する複数の画素回路と、前記複数の画素回路から出力された画素電圧に対応した出力を外部へ送出する出力手段とを有する個体撮像素子を備えた撮像装置において、テストモード時に、前記画素電圧とは別の任意の電圧信号を前記個体撮像素子の内部における前記出力手段の前段側に印加する電圧信号印加手段と、前記出力手段の出力信号に所定の信号処理を行う信号処理手段と、前記出力手段の出力信号、または前記信号処理手段により生成された信号に基づいて、前記個体撮像素子の構成要素の特性ばらつき情報を検出する検出手段と、前記検出手段で検出された前記特性ばらつき情報に基づき、補正情報を生成する補正情報生成手段と、前記補正情報に基づき、前記出力手段の出力信号または前記信号処理手段により生成された信号に対して補正処理を行う補正手段とを備えたことを特徴とする。

また、本発明は、被写体像を光電変換し画素電圧を出力する複数の画素回路と、前記複数の画素回路から出力された画素電圧に対応した出力を外部へ送出する出力手段とを有する個体撮像素子を備えた撮像装置の信号補正方法であって、テストモード時に、前記画素電圧とは別の任意の電圧信号を前記個体撮像素子の内部における前記出力手段の前段側に印加する電圧信号印加工程と、前記出力手段の出力信号、または前記出力手段の出力信号に所定の信号処理を行う信号処理手段により生成された信号に基づいて、前記個体撮像素子の構成要素の特性ばらつき情報を検出する検出工程と、前記検出工程で検出された前記特性ばらつき情報に基づき、補正情報を生成する補正情報生成工程と、前記補正情報に基づき、前記出力手段の出力信号または前記信号処理手段により生成された信号に対して補正処理を行う補正工程とを有することを特徴とする。

本発明によれば、個体撮像素子で発生するランダム性ノイズや結像光学系に起因した誤差を完全に除去して、より高精度な固定パターンノイズ情報を検出し、これを補正することができ、画質良好な撮像画像を得ることが可能になる。

以下、本発明の実施の形態について、図面を参照しながら説明する。
［第１の実施の形態］
＜ＣＭＯＳ型撮像素子の構成及び動作＞
図１は、本発明の第１の実施の形態に係る撮像装置に搭載されるＣＭＯＳ型撮像素子の構成を示す回路図である。

図１に示すように、このＣＭＯＳ型撮像素子（個体撮像素子）は、光電変換用の画素回路２０１が水平行、垂直列の二次元に配列されている。各画素回路２０１は、被写体像を光電変換し画素電圧を出力する回路であり、フォトダイオード２０２、電荷読み出し用のスイッチ２０３、及びＦＤアンプ２０４でそれぞれ構成されている。ＦＤアンプ２０４は、フォトダイオード２０２により得られた電荷を画素電圧に変換する。

各画素回路２０１のスイッチ２０３は、行選択線２０５の各行毎に共通接続され、その行選択線２０５が垂直走査回路２０７に接続されている。垂直走査回路２０７は、前記各ＦＤアンプ２０４の動作を水平行単位で制御する回路である。各ＦＤアンプ２０４は、垂直信号線（列信号線）２０６の各列毎に共通接続され、垂直走査回路２０７により制御された水平行単位の画素電圧を伝送する。

そして、各列毎の垂直信号線２０６は、切り替えセレクタ回路２１４の一方の入力側にそれぞれ接続されている。切り替えセレクタ回路２１４の他方の入力側には、テスト電圧線２１２を介してテスト電圧発生回路２０８（電圧信号印加手段）からのテスト電圧が印加されるようになっている。テスト電圧発生回路２０８は、前記画素電圧とは別に、任意のテスト電圧を生成する回路である。各切り替えセレクタ回路２１４は、テストスイッチ制御線２１３を介してテストスイッチ制御回路２０９から送られてくる制御信号により切り替え動作が制御される。

各切り替えセレクタ回路２１４の出力側には、列アンプ２１５（電圧保持手段）がそれぞれ接続されている。列アンプ２１５は、複数の垂直信号線２０６により伝送された水平行単位の画素電圧を増幅または保持するアンプである。各列アンプ２１５の出力側は、列信号読み出しスイッチ２１６を介して水平信号線２１７に共通接続されている。列信号読み出しスイッチ２１６は、水平走査回路２１８からの走査信号によりスイッチング動作が制御される。水平信号線２１７は、出力バッファアンプ２１９（出力手段）を介して映像出力端子２２０に接続され、出力バッファアンプ２１９は、水平信号線２１７により伝送された列アンプ２１５の画素電圧を映像出力端子２２０へ送出するようになっている。

上記説明したように、フォトダイオード２０２には、各画素入射光量に応じた光電荷が蓄積されており、行選択線２０５のレベル変化により電荷読み出し用のスイッチ２０３がオンすると、前記光電荷がＦＤアンプ２０４において電圧信号に変換される。この電圧信号は、垂直信号線２０６を経由してセレクタ回路２１４へと伝送される。

テストスイッチ制御回路２０９の入力端子２１１（図２のＣＰＵ１０６に接続）に通常撮影モードが設定されている場合、テストスイッチ制御回路２０９によりテストスイッチ制御線２１３は、セレクタ回路２１４を、垂直信号線２０６側を選択する状態にする。前記電圧信号は、そのまま列アンプ２１５において所定のゲインをかけられ、増幅電圧信号となる。

次いで、列信号読み出し用のスイッチ２１６が閉じられた列の前記増幅電圧信号は、水平信号線２１７により、出力バッファアンプ２１９に伝送され、出力端子２２０より映像信号として、外部に出力される（図２のＡＤＣ１０３に伝送）。行選択線２０５は、垂直走査回路２０７により読み出す順に従って、いずれか一本（図１においては４行構成にて図示）がアクティブとなるように制御される。

垂直走査回路２０７は、その入力端子２２１から入力される垂直タイミング信号（図２のＴＧ１０５から与えられる）により、前記読み出す順序が決定される。また、スイッチ２１６の開閉は、水平走査回路２１８により読み出す順に従って、いずれか一箇所（図１においては４列構成にて図示）が閉じた状態となるように制御される。水平走査回路２１８は、その入力端子２２２のから入力される水平タイミング信号（図２のＴＧ１０５から与えられる）により、前記読み出す順序が決定される。

＜撮像装置の構成及び動作＞
図２は、本発明の第１の実施の形態に係る撮像装置の概略構成を示すブロック図である。

（Ａ）撮像装置の入力段側
本実施の形態に係る撮像装置は、例えばビデオカメラに適用される。図２に示すように、ビデオカメラの入力段には、結像レンズ１０１を介して、上記図１のＣＭＯＳ型撮像素子１０２が配置されている。さらにその後段には、アナログ・ディジタルコンバータ（以下、単にＡＤＣと記す）１０３を介して、ＯＢクランプ回路１１７（信号処理手段）が接続されている。

結像レンズ１０１を通じ、ＣＭＯＳ型撮像素子１０２の受光面上に光学像が結像されると、ＣＭＯＳ型撮像素子１０２上のフォトダイオードには、各々の画素での入射光量に応じて光電荷が発生する。各々の画素に生じた光電荷は、タイミング信号発生回路（以下、ＴＧと略す）１０５で生成されたタイミング信号によってＣＭＯＳ型撮像素子１０２の内部駆動回路が駆動されることにより、映像出力端子２２０から出力映像電圧信号として出力される。

出力映像電圧信号は、前記光電荷に応じて変化する映像信号の他、後述する列アンプのオフセット特性、ゲイン特性ばらつきによる固定パターンノイズが含まれている。出力映像電圧信号は、ＡＤＣ１０３においてディジタルデータに変換され、ＯＢクランプ回路１１７において、映像黒レベルを０値化し、以降はディジタル信号処理されることとなる。１０４のＳＳＧは、いわゆるビデオ同期信号を発生し、本実施の形態のビデオカメラのタイミングの源となる。

前記ビデオ同期信号は、ＴＧ１０５の基準となり、ＣＭＯＳ型撮像素子１０２の駆動の基準となる。また、後述詳述する検出メモリ１０８及び補正メモリ１０９、１０のアドレス制御、書き込み・読み出し制御にも使用される。したがって、ＣＭＯＳ型撮像素子１０２出力である前記出力映像電圧信号と、各メモリ１０８〜１１０の読み書きは完全に同期していることとなる。ＣＰＵ１０６はＣＭＯＳ型撮像素子１０２の内部動作モードの設定と、各メモリ１０８〜１１０へのアクセスを行う。前記各メモリ１０８〜１１０へのアクセスはＣＰＵインタフェース回路１０７を通じて実施される。

（Ｂ）ばらつきデータ検出のための設定動作
上述したＣＭＯＳ型撮像素子の通常動作により得られた出力端子２２０からの映像信号には、各画素入射光量に応じた信号成分の他、次のようなノイズ成分が重畳されている。

・フォトダイオード２０２において発生する暗電流やショットノイズ
・ＦＤアンプ２０４において発生するリセットノイズやＦＤアンプ２０４の特性ばらつきに起因する固定パターンノイズ
・列アンプ２１５において発生するリセットノイズや列アンプの特性ばらつきに起因する固定パターンノイズ
・出力バッファアンプ２１９において発生するリセットノイズ
これらのうち、特に列アンプの特性ばらつきに起因する固定パターンノイズは、縦線状のなることから、視覚的に最も目立ちやすいものとなっている。なお、列アンプの特性ばらつきの内容として、列アンプの出力直流成分がばらつくオフセットばらつきと、列アンプのゲイン値がばらつくゲインばらつきが存在する。

前記通常動作により得られた映像信号から、列アンプのオフセットばらつき（非直線特性のばらつきテータ）とゲインばらつき（ゲイン特性のばらつきデータ）の情報を検出する場合には、その他のノイズと各画素入射光量に応じた信号成分を含んだ状態で検出しなければならない。そのうち、信号成分については一定照度被写体を撮影する状態とすれば良いが、結像レンズ１０１により生ずるシェーディングの影響だけは避けられない。あるいは遮光状態としても良いが、その場合には前記オフセットばらつきの情報しか得られない。また、前記その他のノイズについては除去できないので、その影響による検出精度低下は避けられない。

そこで、前記列アンプのオフセットばらつきとゲインばらつきを検出する場合には、テストスイッチ制御回路２０９の入力端子２１１がテストモードに設定される。そして、テストスイッチ制御回路２０９によりテストスイッチ制御線２１３は、セレクタ回路２１４を、テスト電圧線２１２側を選択する状態にする。その結果、テスト電圧発生回路２０８により生成されたテスト電圧が列アンプ２１５に印加される状態となる。

従って、上記説明したフォトダイオード２０２において発生する暗電流やショットノイズや、ＦＤアンプ２０４において発生するリセットノイズやＦＤアンプの特性ばらつきに起因する固定パターンノイズに関しては、完全に影響が除去される。また、結像レンズ１０１により生ずるシェーディングの影響も除去されることとなる。また、テスト電圧発生回路２０８は、その入力端子２１０からの電圧設定（図２のＣＰＵ１０６から設定）により任意のレベルを設定できるので、遮光状態であっても、オフセットばらつきとゲインばらつきの両方を検出することが可能である。

即ち、テストモードが設定された状態での出力端子２２０からの映像信号には、列アンプ２１５の特性ばらつきに起因する固定パターンノイズ、出力バッファアンプ２１９において発生するリセットノイズだけが含まれることになる。そして、通常動作により得られた映像信号から、列アンプ２１５のオフセットばらつきとゲインばらつきの情報を検出する場合に比べ、検出精度が格段に向上したものとなっている。

（Ｃ）列アンプ２１５のオフセットばらつきとゲインばらつきの検出及び補正動作
次に、列アンプ２１５のオフセットばらつきとゲインばらつきを補正する動作について、図３のフローチャートを用いて説明する。即ち、テストモード設定時において得られた映像信号により列アンプ２１５のオフセットばらつきとゲインばらつきを検出し、通常撮影モードにおいて得られた映像信号に対して、列アンプのオフセットばらつきとゲインばらつきを補正する動作について説明する。

図３は、第１の実施の形態に係る、固定パターンノイズの検出と補正処理の手順を示すフローチャートである。この処理フローは、例えばＣＰＵ１０６内部のメモリに格納されたプログラムに従ってＣＰＵ１０６によって実行される。

図３のステップＳ１１において、列アンプ２１５のオフセットばらつきとゲインばらつきの検出フローを開始する。ステップＳ１２で上記ビデオカメラの電源が投入され、ステップＳ１３で図示しない光学絞りにより遮光状態とし、ステップＳ１４でテストモード設定する。テストモードとは、テスト電圧発生回路２０８により生成されたテスト電圧が列アンプ２１５に印加される状態である。

次のステップＳ１５において、ビデオ出力の黒レベルに相当する電圧がテスト電圧発生回路２０８により生成される。さらにステップＳ１６において、検出メモリ１０８（検出手段）に、列アンプ２１５に黒レベル相当電圧が印加されたときのＣＭＯＳ型撮像素子の映像出力をアナログ／ディジタル変換したデータが１Ｈ分（即ち、列アンプの数の分）記録される。

そして、ステップＳ１７において、検出メモリ１０８の１Ｈ分のデータ（以後、検出データ１と記す）がＣＰＵ１０６のメモリに移動する。続くステップＳ１８において、黒レベル相当電圧以外の任意の電圧がテスト電圧発生回路２０８により生成される。任意電圧は、例えば、ビデオ出力レンジのフルスケールの５０％に相当する電圧などとする。

その後のステップＳ１９においては、検出メモリ１０８に列アンプに任意電圧が印加されたときのＣＭＯＳ型撮像素子の映像出力をＡ／Ｄ変換したデータが１Ｈ分格納される。さらにステップＳ２０において、検出メモリ１０８の１Ｈ分のデータ（以後、検出データ２と記す）がＣＰＵ１０６のメモリに移動する。

続くステップＳ２１では、検出データ１のばらつき、例えば１Ｈ分の検出データ１の平均値に対して、検出データ１の各値との差分値を求め、これを補正データ１として算出する（補正情報生成手段）。従って、補正データ１は、黒レベルの列毎のばらつきとなり、即ち、列アンプ２１５のオフセットばらつき値そのものである。次のステップＳ２２においては、補正データ１を補正メモリ１０９に書き込む。

次のステップＳ２３においては、検出データ１と検出データ２の比のばらつき、例えば１Ｈの先頭画素のデータ１とデータ２の比を１００％と定義して、他の画素同士の比も１００％となるような補正係数（即ち逆数）を算出する。続くステップＳ２４においては、補正係数を補正メモリ１１０に書き込む。

その後のステップＳ２５においては、通常撮影モードを設定する。通常撮影モードとは、垂直信号線２０６を通じてフォトダイオード２０２からの映像信号が列アンプ２１５に印加される状態である。さらにステップＳ２６においては、ステップＳ１３の遮光状態を解除し、被写体光学像が入射する状態とする。そして、ステップＳ２７において通常の撮影の開始となる。

以上説明したフローが完了した状態では、補正メモリ１０９には、オフセットばらつき値がセットされ、補正メモリ１１０には、ゲインばらつき値がセットされた状態となる。さらに、結像レンズ１０１、ＣＭＯＳ型撮像素子１０２、及びＡＤＣ１０３により、被写体映像信号がディジタル映像データとして、補正回路１１１（補正手段）に入力される。また、補正メモリ１０９からは、ＡＤＣ１０３からのディジタル映像データに同期して、オフセットばらつき値が読み出され、補正回路１１１に入力される。

補正回路１１１は減算回路であるため、ここで、ディジタル映像データに含まれる列アンプ２１５のオフセットばらつき成分のみが減算される。そのため、補正回路１１１の出力データにおいては、列アンプ２１５のオフセットばらつきが除去され、オフセットばらつき補正済み映像データとなる。

次に、オフセットばらつき補正済みの映像データは、補正回路１１２に入力される。また、補正メモリ１１０からは、オフセットばらつき補正済みの映像データに同期して、補正係数が読み出され、補正回路１１２に入力される。補正回路１１２は乗算回路であるため、ここで、オフセットばらつき補正済みの映像データに含まれる列アンプのゲインばらつき成分の逆数である補正係数が乗算される。このため、補正回路１１２の出力データにおいては、列アンプ２１５のゲインばらつきも除去され、オフセット、ゲインばらつき補正済みの映像データとなる。

（Ｄ）撮像装置の出力段側
オフセット及びゲインばらつき補正済みの映像データは、カメラ信号処理回路１１３において、まず、映像黒レベルの調整の後、通常のカメラ処理、即ち、色分離、マトリクス演算、ガンマ補正、及び色バランス調整などが施される。そして、液晶パネルなどの表示装置１１５に表示され、また、記録用信号処理回路１１４において、例えばＤＶＤ記録フォーマットのコーデック処理が施され、記録メディア１１６、例えばＤＶＤメディアなどの記録メディア１１６に記録される。

そして、表示装置１１５及び記録メディア１１６へ送られる映像は、各種のノイズ成分が極力排除された良好な画質となる。即ち、ＣＭＯＳ型撮像素子１０２の列アンプ２１５のオフセットばらつき、ゲインばらつきに起因する縦線状の固定パターンノイズは、他のノイズや光学シェーディングなどの影響を極力排除した状態で精度良く検出され、補正されている状態となる。

＜第１の実施の形態に係る利点＞
本実施の形態によれば、ＣＭＯＳ型撮像素子内の複数の列アンプに対して、テスト用の電圧信号を印加する手段として、テスト電圧発生回路２０８とテストスイッチ制御回路２０９をＣＭＯＳ型撮像素子内に構成する。さらに、ＣＭＯＳ型撮像素子外のＣＰＵ１０６が、テスト用の電圧信号レベルとテストモードを制御する。そして、テストモード時のＣＭＯＳ型撮像素子の出力信号から、出力バッファアンプ２１９の前段側にある列アンプ２１５の特性ばらつき情報を検出する（検出メモリ１０８）。この特性ばらつき情報に基づき補正データを求め（補正メモリ１０９、１１０）、この補正データにより通常撮影時のセンサ出力から、前記特性ばらつきに起因する固定パターンノイズを除去して（補正回路１１１、１１２）、映像信号を形成する。

このように、本実施の形態では、特性のばらつき情報を測定したい構成要素である複数の列アンプ２１５に対して直接テスト電圧を印加して、それらの出力電圧を検出することが可能となる。そのため、列アンプ２１５の特性ばらつきを、効率よく且つ精度良く測定することができるので、フォトダイオード２０２やＦＤアンプ２０４などで発生するランダム性ノイズや結像光学系に起因した誤差を完全に除去することが可能である。即ち、より高精度な固定パターンノイズ情報の検出が可能となるのであり、ひいては、固定パターンノイズの補正により得られた撮像画像の画質が、従来技術に対して、飛躍的に向上する効果がある。

また、特性のばらつき情報の検出を行う上で、ＣＰＵなどの制御手段の動作のみで行うことから、特定の被写体を撮影するなどの制限が無く、固定パターン情報の検出を随時行うことが可能である。これにより固定パターンノイズの経時変化に対しても柔軟に対応できるという効果がある。
［第２の実施の形態］
次に、第２の実施の形態として、出力チャネルが２系統で構成されたＣＭＯＳ型撮像素子を用いた撮像装置について説明をする。

＜ＣＭＯＳ型撮像素子の構成及び動作＞
図４は、本発明の第２の実施の形態に係る撮像装置に搭載されるＣＭＯＳ型撮像素子の構成を示す回路図であり、図１と共通の要素には同一の符号を付し、その説明を省略する。

図４に示すように、このＣＭＯＳ型撮像素子は、出力チャネルが２系統で構成され、第１と第２の水平走査回路５２０、５２１と、第１と第２のセレクタ回路５１６、５１７を備えている。偶数列の列アンプ５１４ａの出力側は、列信号読み出しスイッチ５１５ａを介して第１の水平信号線５１８に共通接続され、奇数列の列アンプ５１４ｂの出力側は、列信号読み出しスイッチ５１５ｂを介して第２の水平信号線５１９に共通接続されている。

列信号読み出しスイッチ５１５ａは、第１の水平走査回路５２０からの走査信号によりスイッチング動作が制御される。第１の水平信号線５１８は、第１のセレクタ回路５１６の一方の入力側に入力される。列信号読み出しスイッチ５１５ｂは、第２の水平走査回路５２１からの走査信号によりスイッチング動作が制御される。第２の水平信号線５１９は、第２のセレクタ回路５１７の一方の入力側に入力される。

第１と第２のセレクタ回路５１６、５１７の他方の入力側には、テスト電圧線５１２を介してテスト電圧発生回路２０８からのテスト電圧が印加されるようになっている。また、第１と第２のセレクタ回路５１６、５１７は、テストスイッチ制御線５１３を介してテストスイッチ制御回路２０９から送られてくる制御信号により切り替え動作が制御される。

そして、第１と第２のセレクタ回路５１６、５１７の出力側が、出力バッファアンプ５２２、５２３を介して映像出力端子２２４、５２５にそれぞれ接続されている。出力バッファアンプ５２２、５２３はそれぞれ、水平信号線５１８、５１９により伝送された列アンプ５１４ａ、５１４ｂの画素電圧を映像出力端子５２４、５２５へ出力するようになっている。

電荷読み出し用のスイッチ２０３がオンしてＦＤアンプ２０４から出力された電圧信号は、垂直信号線２０６を経由して、列アンプ５１４ａ、５１４ｂにおいて所定のゲインがかけられて増幅電圧信号となる。列信号読み出し用のスイッチ５１５ａまたは５１５ｂがオンした列の増幅電圧信号は、第１の水平信号線５１８と第２の水平信号線５１９により、それぞれ第１のセレクタ回路５１６と第２のセレクタ回路５１７へと伝送される。

ここで、テストスイッチ制御回路２０９の入力端子２１１が通常撮影モードに設定されている場合、テストスイッチ制御回路２０９は次のような制御を行う。即ち、各セレクタ回路５１６、５１７がそれぞれ水平信号線５１８と５１９を選択する状態となるように、テストスイッチ制御線５１３を制御する。その結果、増幅電圧信号が、第１と第２の出力バッファアンプ５２２、５２３に伝送され、それぞれ第１の出力端子５２４と第２の出力端子５２５から映像信号として外部に出力される（図５においてＡＤＣ４０３とＡＤＣ４０４に伝送）。

また、出力チャネルが２系統であることから、行選択線２０５は、垂直走査回路２０７により読み出す順に従って、２本単位で（図４においては４行構成にて図示）アクティブとなるように制御される。また、列信号読み出しスイッチ５１５ａ、５１５ｂのオン／オフは、第１と第２の水平走査回路５２０、５２１により読み出す順に従って、各チャネル毎にいずれか一箇所（図４においては４列構成にて図示）が閉じた状態となるように制御される。

第１と第２の水平走査回路５２０、５２１は、共通の入力端子２２２から入力される水平タイミング信号（図５のＴＧ１０５から与えられる）により、読み出す順序が決定される。

＜撮像装置の構成及び動作＞
図５は、本発明の第２の実施の形態に係る撮像装置の概略構成を示すブロック図であり、図２と共通の要素には同一の符号を付し、その説明を省略する。

（Ａ）撮像装置の入力段側
上述したように、本実施の形態におけるＣＭＯＳ型撮像素子４０２は、出力チャネルが２系統で構成されていることから、その出力側には、各系統毎にそれぞれ、アナログ・ディジタルコンバータとＯＢクランプ回路が接続されている。即ち、ＡＤＣ４０３、４０４とＯＢクランプ回路４０５、４０６が順次接続されている。

そして、ＯＢクランプ回路４０５、４０６の出力側は、チャネル間のゲインばらつきを検出するための検出レジスタ４１１を介してＣＰＵインタフェース回路１０７に接続されている。さらに、ＯＢクランプ回路４０５、４０６の出力側は、チャネル間のゲインばらつきを補正するための補正回路４１３、４１４がそれぞれ接続されている。また、ＣＰＵインタフェース回路１０７は、チャネル間のゲインばらつきを補正するための補正レジスタ４１２を介して、前記補正回路４１３、４１４に接続されている。

各々の画素に生じた光電荷は、ＴＧ１０５により生成されたタイミング信号によりＣＭＯＳ型撮像素子４０２の内部駆動回路が駆動されることにより、２チャネルの出力端子５２４、５２５から所定の順序で出力映像電圧信号として出力される。２チャネルの出力映像電圧信号は、光電荷に応じて変化する映像信号の他、出力バッファアンプ５２２、５２３の２チャネル間のオフセットやゲインばらつきに影響がある。出力映像電圧信号は、ＯＢクランプ回路４０５、４０６において、映像黒レベルを０値化し、以降はディジタル信号処理されることとなる。この時点で、出力バッファアンプ５２２、５２３の２チャネル間のオフセットばらつきは解消される。

ＳＳＧ１０４で発生したビデオ同期信号は、各ＯＢクランプ回路４０５、４０６におけるＯＢ画素の検出にも使用する。ＣＰＵ１０６は、ＣＭＯＳ型撮像素子４０２の内部動作モードの設定と、各レジスタ４１１、４１２へのアクセスを行う。各レジスタ４１１、４１２へのアクセスはＣＰＵインタフェース回路１０７を通じて実施される。

（Ｂ）ばらつきデータ検出のための設定動作
上記ＣＭＯＳ型撮像素子の通常動作により得られた各出力端子５２４、５２５からの映像信号には、各画素入射光量に応じた信号成分の他、第１の実施の形態で説明したものと同種の次のような各種ノイズ成分が重畳したものとなっている。

・フォトダイオード２０２において発生する暗電流やショットノイズ
・ＦＤアンプ２０４において発生するリセットノイズやＦＤアンプの特性ばらつきに起因する固定パターンノイズ
・列アンプ５１４ａ、５１４ｂにおいて発生するリセットノイズや列アンプの特性ばらつきに起因する固定パターンノイズ
これに加えて、本実施の形態では、出力バッファアンプ５２２、５２３のそれぞれの回路特性のばらつき、即ち、各出力バッファアンプ５２２、５２３のオフセットレベルの違いと、ゲインの違いが存在する。そのため、同一の入射光に対する映像出力信号レベルが、各出力バッファアンプ５２２、５２３により異なる状態となる。

このうち、各出力バッファアンプ５２２、５２３のオフセットレベルの違いは、上述したように、第１及び第２のＯＢクランプ回路４０５、４０６において０値化されることにより解消されるが、チャネル間のゲインばらつきは残った状態となる。各出力バッファアンプ５２２、５２３はフォトダイオード２０２の一列毎の接続であるため、出力映像としてみた場合、縦線状のゲインの違い、即ち、縦線上の固定パターンとして見えてしまう。

本実施の形態において、通常動作により得られた映像信号からチャネル間のゲインばらつきの情報を検出する場合には、まず入力端子２１１（図５においてＣＰＵ１０６に接続）がテストモードに設定される。そして、テストスイッチ制御回路２０９によりテストスイッチ制御線５１３が、各セレクタ回路５１６、５１７の切り替え状態を、テスト電圧線５１２側を選択する状態にする。その結果、テスト電圧発生回路２０８により生成されたテスト電圧が第１と第２の出力バッファアンプ５２２、５２３に印加される状態となる。従って、上記したような各種のノイズ成分は完全に影響が除去される。

また、結像レンズ１０１により生ずるシェーディングの影響も除去されることとなる。また、テスト電圧発生回路２０８は、その入力端子２１０からの電圧設定（図５のＣＰＵ１０６から設定）により任意のレベルを設定できるので、遮光状態であってもオフセットばらつきとゲインばらつきの両方を検出することが可能である。即ち、テストモードが設定された状態での各出力端子５２４、５２５から出力される映像信号には、各出力バッファアンプ５２２、５２３において発生するリセットノイズだけが含まれることになる。そのため、通常動作により得られた映像信号から、各出力バッファアンプ５２２、５２３の２チャネル間のゲインばらつきの情報を検出する場合に比べ、検出精度が格段に向上したものとなっている。

（Ｃ）チャネル間のゲインばらつきの検出及び補正動作
次に、テストモード設定時において得られた映像信号により２チャネル間のゲインばらつきを検出し、通常撮影モードにおいて得られた映像信号に対して、２チャネル間のゲインばらつきを補正する動作について、図６のフローチャートを参照して説明する。

図６は、第２の実施の形態に係る、固定パターンノイズの検出と補正処理の手順を示すフローチャートである。この処理フローは、例えばＣＰＵ１０６内部のメモリに格納されたプログラムに従ってＣＰＵ１０６によって実行される。

まず、ステップＳ３１において、チャネル間のゲインばらつきの検出フローを開始する。そして、ステップＳ３２でビデオカメラの電源が投入され、ステップＳ３３で図示しない光学絞りにより遮光状態とし、ステップＳ３４でテストモード設定する。このテストモードとは、テスト電圧発生回路２０８により生成されたテスト電圧が第１と第２の出力バッファアンプ５２２、５２３に印加される状態である。

次のステップＳ３５において任意の電圧がテスト電圧発生回路２０８により生成される。任意の電圧は、例えば、ビデオ出力レンジのフルスケールの５０％に相当する電圧などとする。続くステップＳ３６においては、検出レジスタ４１１に、次のようなデータが格納される。このデータは、各出力バッファアンプ５２２、５２３に任意の電圧が印加されたときのＣＭＯＳ型撮像素子４０２の２チャネル分の映像出力をそれぞれＡＤＣ４０３、４０４を通し、さらにＯＢクランプ回路４０５、４０６で処理した後のデータである。即ち、各ＯＢクランプ回路４０５と４０６において、それぞれオフセットばらつきが解消された後の映像レベルが、検出レジスタ４１１に格納される。

次いでステップＳ３７では、検出レジスタ４１１の２チャネル分の検出データがＣＰＵ１０６のメモリに移動する。続くステップＳ３８では、該検出データにより２チャネル間のゲインのばらつき、例えば、ＯＢクランプ回路４０５の出力レベルを１００％と定義して、ＯＢクランプ回路４０６の出力レベルも１００％となるような補正係数（即ち逆数）を算出する。

そして、ステップＳ３９において、補正係数を補正レジスタ４１２に書き込み、さらにステップＳ４０において、通常撮影モードに設定する。通常撮影モードとは、各々の水平信号線５１８、５１９を通じて、映像信号が各出力バッファアンプ５２２、５２３にそれぞれ印加される状態である。そして、ステップＳ４１において、前記ステップＳ３４の遮光状態を解除し、被写体光学像が入射する状態にし、ステップＳ４２において通常撮影の開始となる。

以上説明したフローが完了した状態では、補正レジスタ４１２にチャネル間ゲインばらつきの補正係数がセットされた状態である。また、この状態において、ＣＭＯＳ型撮像素子４０２、ＡＤＣ４０３と４０４、及びＯＢクランプ回路４０５と４０６を通して、被写体映像信号がディジタル映像データとして、補正回路４１３、４１４に入力される。

各補正回路４１３、４１４は乗算回路であり、チャネル間のゲインばらつきの逆数である補正係数が乗算される。そのため、各補正回路４１３、４１４の出力データは、チャネル間のゲインばらつきが解消され、チャネル間のゲインばらつきが補正済みとなった映像データとなる。

チャネル間のゲインばらつき補正済みの映像データは、２チャネルを１チャネルに合成する画面合成回路４１５で、ラスタスキャンの映像信号となるように時分割多重が行われる。時分割多重がなされたラスタスキャンの映像信号は、カメラ信号処理回路１１３において、第１の実施の形態で説明したと同様の処理が施されて、表示装置１１５に表示される。また、カメラ信号処理回路１１３の出力データは、記録用信号処理回路１１４を経て、例えばＤＶＤメディアなどの記録メディア１１６に記録される。

そして、表示装置１１５、記録メディア１１６へ送られる映像は、各種のノイズ成分が極力排除された良好な画質となる。即ち、ＣＭＯＳ型撮像素子４０２におけるチャネル間のゲインばらつきに起因する縦線状の固定パターンノイズは、他のノイズや光学シェーディングなどの影響を極力排除した状態で精度良く検出され、補正されている状態となる。

＜第２の実施の形態に係る利点＞
本実施の形態によれば、特性のばらつき情報を測定したい構成要素である複数の出力バッファアンプ５２２、５２３に対して、直接テスト電圧を印加して、それらの出力電圧を検出することが可能となる。即ち、出力チャネルが２系統で構成されたＣＭＯＳ型撮像素子を用いた撮像装置においても、上述した第１の実施の形態と同様の効果がある。

第１の実施の形態に係る撮像装置に搭載されるＣＭＯＳ型撮像素子の構成を示す回路図である。 第１の実施の形態に係る撮像装置の概略構成を示すブロック図である。 第１の実施の形態に係る、固定パターンノイズ検出と補正処理の手順を示すフローチャートである。 第２の実施の形態に係る撮像装置に搭載されるＣＭＯＳ型撮像素子の構成を示す回路図である。 第２の実施の形態に係る撮像装置の概略構成を示すブロック図である。 第２の実施の形態に係る、固定パターンノイズの検出と補正処理の手順を示すフローチャートである。

符号の説明

１０２ ＣＭＯＳ型撮像素子
２０１ 画素回路
２１９、５２２、５２３ 出力バッファアンプ
２０８ テスト電圧発生回路
２０９ テストスイッチ制御回路
２１４、５１６、５１７ セレクタ回路
２１５、５１４a、５１４b 列アンプ
１１７、４０５、４０６ OBクランプ回路
１０６ ＣＰＵ
１０８ 検出メモリ
１０９、１１０ 補正メモリ
１１０、１１２、４１３、４１４ 補正回路
４１１ 検出レジスタ
４１２ 補正レジスタ

Claims (4)

1. 被写体像を光電変換し画素電圧を出力する複数の画素回路と、前記複数の画素回路から出力された画素電圧に対応した出力を外部へ送出する出力手段とを有する個体撮像素子を備えた撮像装置において、
   テストモード時に、前記画素電圧とは別の任意の電圧信号を前記個体撮像素子の内部における前記出力手段の前段側に印加する電圧信号印加手段と、
   前記出力手段の出力信号に所定の信号処理を行う信号処理手段と、
   前記出力手段の出力信号、または前記信号処理手段により生成された信号に基づいて、前記個体撮像素子の構成要素の特性ばらつき情報を検出する検出手段と、
   前記検出手段で検出された前記特性ばらつき情報に基づき、補正情報を生成する補正情報生成手段と、
   前記補正情報に基づき、前記出力手段の出力信号または前記信号処理手段により生成された信号に対して補正処理を行う補正手段とを備えたことを特徴とする撮像装置。
2. 前記個体撮像素子は、前記複数の画素回路から出力された画素電圧を増幅または保持する複数の電圧保持手段を有し、前記出力手段により、前記複数の電圧保持手段の出力を外部へ送出するように構成し、
   前記電圧信号印加手段は、テストモード時に、前記画素電圧とは別の任意の電圧信号を前記個体撮像素子の内部における前記複数の電圧保持手段の前段側に印加するように構成し、
   前記検出手段は、前記出力手段の出力信号、または前記信号処理手段により生成された信号に基づいて、前記電圧保持手段を含む前記個体撮像素子の構成要素の特性ばらつき情報を検出するように構成したことを特徴とする請求項１に記載の撮像装置。
3. 前記検出手段は、前記出力手段の出力信号、または前記信号処理手段により生成された信号に基づいて、前記個体撮像素子における前記複数の電圧保持手段または前記出力手段のオフセット特性のばらつきデータ、ゲイン特性のばらつきデータ、または非直線特性のばらつきデータのうち少なくともいずれか１つを特性ばらつき情報として検出するように構成したことを特徴とする請求項２に記載の撮像装置。
4. 被写体像を光電変換し画素電圧を出力する複数の画素回路と、前記複数の画素回路から出力された画素電圧に対応した出力を外部へ送出する出力手段とを有する個体撮像素子を備えた撮像装置の信号補正方法であって、
   テストモード時に、前記画素電圧とは別の任意の電圧信号を前記個体撮像素子の内部における前記出力手段の前段側に印加する電圧信号印加工程と、
   前記出力手段の出力信号、または前記出力手段の出力信号に所定の信号処理を行う信号処理手段により生成された信号に基づいて、前記個体撮像素子の構成要素の特性ばらつき情報を検出する検出工程と、
   前記検出工程で検出された前記特性ばらつき情報に基づき、補正情報を生成する補正情報生成工程と、
   前記補正情報に基づき、前記出力手段の出力信号または前記信号処理手段により生成された信号に対して補正処理を行う補正工程とを有することを特徴とする撮像装置の信号補正方法。

Images