JP2024038309A - 撮像素子 - Google Patents

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Abstract

【課題】フォトダイオードから出力された信号を同時に高速処理する撮像素子を提供する。【解決手段】撮像素子３は、光電変換層１６１と、第１の回路層１６２と、第２の回路層１６３と、第の３回路層１６４と、光電変換層と第１回路層との間に設けられる複数の第１接続部１５１、１５２と、第１の回路層と第２の回路層との間に設けられる複数の第２接続部１５３、１５４と、第２の回路層と第３の回路層との間に設けられる複数の第３接続部１５５、１５６と、を備え、複数の第１接続部の数と複数の第３接続部の数との少なくとも一方は、複数の第２接続部の数より多く、複数の第１接続部の配置間隔と複数の第３接続部の配置間隔との少なくとも一方は、複数の第２接続部の配置間隔よりも狭い。【選択図】図２

Description

本発明は、撮像素子に関する。
フォトダイオードを有する第１の半導体チップと、アナログ／デジタル変換部を有する第２の半導体チップと、メモリ素子を有する第３の半導体チップとを積層して構成される撮像素子が知られている（特許文献１）。しかし、従来技術では、フォトダイオードから出力された信号を同時に高速処理することができなかった。
日本国特開２０１４－１９５１１２号公報
本発明の第１の態様によると、撮像素子は、 光を光電変換して電荷を生成する光電変換部を有する第１半導体基板と、前記光電変換部により生成された電荷に基づくアナログ信号を伝送する配線を有する第１配線層とを有する第１回路層と、前記第１配線層の配線と接続され前記第１配線層の配線から伝送されたアナログ信号を伝送する配線を有する第２配線層と、前記第２配線層の配線と接続され前記第２配線層の配線から伝送されたアナログ信号をデジタル信号に変換し、前記光電変換部毎に設けられる変換回路を有する第２半導体基板と、前記第２半導体基板に設けられ前記変換回路で変換されたデジタル信号を伝送する貫通電極と、を有する第２回路層と、第３半導体基板と、前記第３半導体基板に設けられ前記第２回路層の貫通電極と接続される貫通電極と、前記第３半導体基板に設けられる貫通電極と接続される配線を有する第３配線層と、を有する第３回路層と、前記第３配線層の配線と接続される配線を有する第４配線層と、前記第４配線層の配線と接続され前記第４配線層の配線から伝送された信号を演算処理し、前記光電変換部毎に設けられる演算回路を有する第４半導体基板とを有する第４回路層と、前記第１回路層と前記第２回路層との間に設けられる複数の第１接続部と、前記第２回路層と前記第３回路層との間に設けられる複数の第２接続部と、前記第３回路層と前記第４回路層との間に設けられる複数の第３接続部と、を備え、複数の前記第１接続部の数と複数の前記第３接続部の数との少なくとも一方は、複数の前記第２接続部の数より多く、複数の前記第１接続部の配置間隔と複数の前記第３接続部の配置間隔との少なくとも一方は、複数の前記第２接続部の配置間隔よりも狭い。
第１の実施の形態に係る撮像装置の構成を示すブロック図。 第１の実施の形態に係る撮像素子の断面構造を示す図。 第１の実施の形態に係る撮像素子の構成を示すブロック図。 第１の実施の形態に係る画素の構成を示す回路図。 第１の実施の形態に係る撮像素子の構成の詳細を示すブロック図。 第１の実施の形態に係る撮像素子の製造方法を示す図。 第１の実施の形態に係る撮像素子の製造方法を示す図。 第２の実施の形態に係る撮像素子の構成を示すブロック図。 第２の実施の形態に係る撮像素子の構成の詳細を示すブロック図。 第３の実施の形態に係る撮像素子のＡＤ変換部の構成を示すブロック図。 第３の実施の形態に係る撮像素子の断面構造を示す図。
（第１の実施の形態）
図１は、第１の実施の形態に係る撮像装置の構成を示すブロック図である。撮像装置１は、撮影光学系２、撮像素子３、および制御部４を備える。撮像装置１は、例えばカメラである。撮影光学系２は、撮像素子３上に被写体像を結像する。撮像素子３は、撮影光学系２により結像する被写体像を撮像して画像信号を生成する。撮像素子３は、例えばＣＭＯＳイメージセンサである。制御部４は、撮像素子３の動作を制御するための制御信号を撮像素子３に出力する。また、制御部４は、撮像素子３から出力された画像信号に対して各種の画像処理を施し、画像データを生成する画像生成部として機能する。なお、撮影光学系２は、撮像装置１から着脱可能にしてもよい。
図２は、第１の実施の形態に係る撮像素子の断面構造を示す図である。図２に示す撮像素子３は、裏面照射型の撮像素子である。撮像素子３は、第１基板１１１と、第２基板１１２と、第３基板１１３と、第４基板１１４とを備える。第１基板１１１、第２基板１１２、第３基板１１３および第４基板１１４は、それぞれ半導体基板等により構成される。第１基板１１１は配線層１４０と配線層１４１を介して第２基板１１２に積層される。第２基板１１２は基板間接続層１４２と基板間接続層１４３とを介して第３基板１１３に積層される。第３基板１１３は配線層１４４と配線層１４５とを介して第４基板１１４に積層される。白抜き矢印で示す入射光Ｌは、Ｚ軸プラス方向へ向かって入射する。また、座標軸に示すように、Ｚ軸に直交する紙面右方向をＸ軸プラス方向、Ｚ軸およびＸ軸に直交する紙面手前方向をＹ軸プラス方向とする。撮像素子３は、入射光Ｌが入射する方向に、第１基板１１１と第２基板１１２と第３基板１１３と第４基板１１４とが積層されている。
撮像素子３は、さらに、マイクロレンズ層１０１、カラーフィルタ層１０２、パッシベーション層１０３を有する。これらのパッシベーション層１０３、カラーフィルタ層１０２及びマイクロレンズ層１０１は、第１基板１１１に順次積層されている。マイクロレンズ層１０１は、複数のマイクロレンズＭＬを有する。マイクロレンズＭＬは、入射した光を後述する光電変換部１２に集光する。カラーフィルタ層１０２は、複数のカラーフィルタＦを有する。パッシベーション層１０３は、窒化膜や酸化膜で構成される。
第１基板１１１、第２基板１１２、第３基板１１３、および第４基板１１４は、それぞれゲート電極等の電極やゲート絶縁膜が設けられる第１面１０５ａ、１０６ａ、１０７ａ、１０８ａと、第１面とは異なる第２面１０５ｂ、１０６ｂ、１０７ｂ、１０８ｂとを有する。第１面１０５ａ、１０６ａ、１０７ａ、１０８ａの各々には、上述のゲート電極などを有するトランジスタ等の各種素子が設けられる。第１基板１１１の第１面１０５ａ、第２基板１１２の第１面１０６ａ、第３基板１１３の第１面１０７ａ、および第４基板１１４の第１面１０８ａには、それぞれ配線層１４０、１４１、１４４、１４５が積層して設けられる。また、第２基板１１２の第２面１０６ｂおよび第３基板１１３の第２面１０７ｂには、それぞれ基板間接続層１４２、１４３が積層して設けられる。配線層１４０、１４１、１４４、１４５、基板間接続層１４２、１４３は、導体膜（金属膜）および絶縁膜を含む層であり、それぞれ配線やビアなどが配置される。
第１基板１１１の第１面１０５ａに設けられたトランジスタ等の各種素子および第２基板１１２の第１面１０６ａに設けられたトランジスタ等の各種素子は、配線層１４０、１４１を介してバンプや電極（例えばパッド）等の接続部１５１、１５２により、互いに電気的に接続される。同様に、第３基板１１３の第１面１０７ａに設けられたトランジスタ等の各種素子および第４基板１１４の第１面１０８ａに設けられたトランジスタ等の各種素子は、配線層１４４、１４５を介してバンプや電極等の接続部１５５、１５６により電気的に接続される。また、第２基板１１２および第３基板１１３は、それぞれシリコン貫通電極等の複数の貫通電極１１８、１１９を有する。第２基板１１２の貫通電極１１８は、第２基板１１２の第１面１０６ａおよび第２面１０６ｂそれぞれに設けられた回路を互いに接続し、第３基板１１３の貫通電極１１９は、第３基板１１３の第１面１０７ａおよび第２面１０７ｂそれぞれに設けられた回路を互いに接続する。また、光が入射する方向と交差する面（ＸＹ平面）において、接続部１５３の面積は貫通電極１１８の面積よりも大きく設けられ、接続部１５４の面積は接続部１１９の面積よりも大きく設けられる。これにより、第２基板と第３基板とを積層したとき、貫通電極１１８と貫通電極１１９とが導通しやすくなる。換言すれば、第２基板と第３基板とを積層したとき、貫通電極１１８と貫通電極１１９とを導通させるための基板同士の位置合わせが簡単になる。第２基板１１２の第２面１０６ｂに設けられた回路および第３基板１１３の第２面１０７ｂに設けられた回路は、基板間接続層１４２、１４３を介してバンプや電極等の接続部１５３、１５４により電気的に接続される。接続部１５１～１５６は、例えば金属で構成され、金属膜等である。
第１基板１１１、第２基板１１２、第３基板１１３、および第４基板１１４を、それぞれ半導体層、第１の半導体層、第２の半導体層および第３の半導体層とも称する。半導体層１１１と配線層１４０と接続部１５１とパッシベーション層１０３とは、光電変換層１６１を構成する。第１の半導体層１１２と配線層１４１と基板間接続層１４２と接続部１５２、１５３とは、第１の回路層１６２を構成する。第２の半導体層１１３と配線層１４４と基板間接続層１４３と接続部１５４、１５５とは、第２の回路層１６３を構成する。第３の半導体層１１４と配線層１４５と接続部１５６とは、第３の回路層１６４を構成する。
図３は、第１の実施の形態に係る撮像素子の構成を示すブロック図である。第１基板１１１は、２次元状に配置される複数の画素１０を有する。画素１０は、図２に示すＸ軸方向およびＹ軸方向に複数配置されている。画素１０は、後述する光電変換信号およびノイズ信号を第２基板１１２へ出力する。第２基板１１２は、複数のアナログ／デジタル変換部（ＡＤ変換部）１００を有する。ＡＤ変換部１００は、画素１０毎に設けられ、コンパレータ回路やラッチ回路等により構成される。ＡＤ変換部１００は、画素１０から出力される光電変換信号およびノイズ信号を順次デジタル信号に変換する。ＡＤ変換部１００により変換されたデジタル信号は、第３基板１１３を介して第４基板１１４に出力される。
第４基板１１４は、複数のＡＬＵ(Arithmetic and Logic Unit)、即ち演算ユニット８０を有する。演算ユニット８０は、画素１０毎に設けられ、光電変換信号のデジタル信号とノイズ信号のデジタル信号との減算による相関二重サンプリング（CDS；Correlated Double Sampling）や画素１０毎に生成される信号間の演算等の信号処理を行う。演算ユニット８０は、加算回路、減算回路、フリップフロップ回路、およびシフト回路等を含んで構成される。各演算ユニット８０は、信号線やスイッチＳＷ等を介して互いに接続される。
第３基板１１３は、演算ユニット８０を制御するＡＬＵ制御部７０（以下、制御部７０と呼ぶ）を有する。制御部７０は、画素１０毎に設けられ、第４基板１１４に配置される演算ユニット８０やスイッチＳＷ等に制御信号を出力して、演算ユニット８０が行う演算内容等を制御する。例えば、制御部７０は所定のスイッチＳＷをオン制御することによって画素の信号を選択し、この制御部７０に対応する演算ユニット８０が、選択された複数の画素の信号を演算処理する。
画素１０およびＡＤ変換部１００の各々は、複数のトランジスタ等により構成される。図２に示す第１基板１１１の第１面１０５ａには、画素１０が有するトランジスタのゲート電極が設けられ、第２基板１１２の第１面１０６ａには、ＡＤ変換部１００が有するトランジスタのゲート電極が設けられる。また、制御部７０および演算ユニット８０の各々は、複数のトランジスタ等により構成される。図２に示す第３基板１１３の第１面１０７ａには、制御部７０が有するトランジスタのゲート電極が設けられ、第４基板１１４の第１面１０８ａには、演算ユニット８０が有するトランジスタのゲート電極が設けられる。
本実施の形態では、撮像素子３は、画素１０が設けられる光電変換層１６１と、第１の回路層１６２と、第２の回路層１６３と、第３の回路層１６４とが積層して構成される。このため、画素１０からの信号を処理するための回路等を、光電変換層１６１とは異なる第１の回路層１６２、第２の回路層１６３、および第３の回路層１６４に分けて配置することができる。この結果、チップ面積を増大させることなく、画素１０からの信号を処理するための複数の回路等を配置することができる。また、画素１０が有する開口率が低下することを防ぐことができる。
光電変換層１６１のゲート電極が設けられる第１面１０５ａと、第１の回路層１６２のゲート電極が設けられる第１面１０６ａとは対向して積層され、第２の回路層１６３のゲート電極が設けられる第１面１０７ａと、第３の回路層１６４のゲート電極が設けられる第１面１０８ａとは対向して積層される。このため、光電変換層１６１に設けられる回路と第１の回路層１６２に設けられる回路とは、例えば複数のバンプを介して電気的に接続することができる。一般的に貫通電極を形成する場合よりも狭ピッチで形成可能なバンプにより接続されるため、光電変換層１６１の各画素１０による多数の信号を、第１の回路層１６２に同時に伝送することができる。同様に、第２の回路層１６３から多数の信号を第３の回路層１６４に伝送することができる。このように、本実施の形態では、図２に模式的に示すように、貫通電極１１８、１１９の数よりも多数の接続部１５１、１５２、１５５、１５６を形成することができる。また、撮像素子３では、接続部１５３、１５４の数よりも多数の接続部１５１、１５２、１５５、１５６を形成することができる。接続部１５１、１５２を接続部１５３、１５４よりも多く配置してもよいし、接続部１５５、１５６を接続部１５３、１５４よりも多く配置してもよい。撮像素子３では、第１基板１１１～第４基板１１４に設けられる回路や配線数等に応じて、複数の接続部１５１、１５２、１５５、１５６が配置される。
本実施の形態では、第１基板１１１の各画素１０と第２基板１１２の各ＡＤ変換部１００とは、複数のバンプを介して接続することができる。このため、各画素１０からの信号を、画素１０毎に設けられる各ＡＤ変換部１００に同時に出力することができる。これにより、各ＡＤ変換部１００において同時にＡＤ変換を行うことができる。また、第３基板１１３の制御部７０は、図２に示すＺ軸方向から第４基板１１４の演算ユニット８０に制御信号を供給して演算ユニット８０の制御を行う。このため、撮像素子３のチップ面積を増大させることなく、任意の画素１０の信号についての演算を行うことができる。
特許文献１に記載の技術では、異なる基板に設けられた回路間を接続する２つの貫通電極は突き合わせるように接合される。このため、２つの基板を貫通する長い貫通電極を形成するための広いピッチが必要となり、多数の貫通電極を設けることは困難となる。また、２つの貫通電極を同じ位置に形成する必要があるため、基板内のレイアウトに制約が生じる。本実施の形態では、第１の回路層１６２の回路と第２の回路層１６３の回路とは、貫通電極１１８、１１９と、基板間接続層１４２、１４３と、接続部１５３、１５４とを介して接続される。貫通電極１１８および貫通電極１１９は、基板間接続層１４２、１４３と、接続部１５３、１５４とを介して接続されるため、貫通電極１１８および貫通電極１１９をそれぞれ異なる位置に設けることができる。また、２つの基板を貫通する長い貫通電極を形成する必要がなくなり、撮像素子の歩留まりの悪化やチップ面積の増大を防ぐことができる。
図４は、第１の実施の形態に係る撮像素子の画素の構成を示す回路図である。画素１０は、例えばフォトダイオード（ＰＤ）等の光電変換部１２および読み出し部２０を有する。光電変換部１２は、入射した光を電荷に変換し、光電変換された電荷を蓄積する機能を有する。読み出し部２０は、転送部１３と、排出部１４と、フローティングディフュージョン（ＦＤ）１５と、増幅部１６と、電流源１７とを有する。
転送部１３は、信号Ｖｔｘにより制御され、光電変換部１２で光電変換された電荷をフローティングディフュージョン１５に転送する。すなわち、転送部１３は、光電変換部１２およびフローティングディフュージョン１５の間に電荷転送路を形成する。フローティングディフュージョン１５は電荷を保持（蓄積）する。増幅部１６は、フローティングディフュージョン１５に保持された電荷による信号を増幅し、信号線１８に出力する。図４に示す例では、増幅部１６は、ドレイン端子、ゲート端子およびソース端子がそれぞれ、電源ＶＤＤ、フローティングディフュージョン１５および電流源１７に接続されるトランジスタＭ３により構成される。
排出部（リセット部）１４は、信号Ｖｒｓｔにより制御され、フローティングディフュージョン１５の電荷を排出し、フローティングディフュージョン１５の電位をリセット電位（基準電位）にリセットする。転送部１３および排出部１４は、例えば、それぞれトランジスタＭ１、トランジスタＭ２により構成される。トランジスタＭ１～Ｍ３のゲート電極は、図２に示す第１基板１１１の第１面１０５ａに設けられる。
読み出し部２０は、転送部１３により光電変換部１２からフローティングディフュージョン１５に転送された電荷に応じた信号（光電変換信号）と、フローティングディフュージョン１５の電位をリセット電位にリセットしたときのダーク信号（ノイズ信号）とを順次、信号線１８に読み出す。なお、図４に示す画素構成は一例であって、異なる構成を採用することができる。また、画素を構成する複数のトランジスタの一部を第１基板１１１とは異なる基板に配置するようにしてもよい。
図５は、第１の実施の形態に係る撮像素子の構成の詳細を示すブロック図である。撮像素子３は、複数の画素１０と、タイミングジェネレータ２００と、ＤＡ変換部２１０と、グローバルカウンタ２２０と、シフトレジスタ２３０と、ＶＳＣＡＮ回路（垂直走査回路）２４０と、ＨＳＣＡＮ回路（水平走査回路）２５０と、センスアンプ３００と、ラインメモリ３１０と、入出力部３２０とを有する。撮像素子３は、さらに、ＡＤ変換部１００と、制御部７０と、演算ユニット８０と、記憶部８３と、デマルチプレクサ８１と、デマルチプレクサ８４と、マルチプレクサ８５とを有する。ＡＤ変換部１００は、比較部３０、記憶部４０、およびデマルチプレクサ４３を含んで構成される。また、記憶部４０は、光電変換信号に応じたデジタル信号用の信号用記憶部４１と、ノイズ信号に応じたデジタル信号用のノイズ用記憶部４２とを有する。信号用記憶部４１およびノイズ用記憶部４２は、記憶される信号のビット数に対応して複数のラッチ回路から構成される。例えば、信号用記憶部４１およびノイズ用記憶部４２は各々が１２個のラッチ回路から構成され、信号用記憶部４１およびノイズ用記憶部４２に記憶されるデジタル信号は各々が１２ビットのパラレル信号となる。
撮像素子３の第１層、すなわち第１基板１１１には、画素１０と、タイミングジェネレータ２００の一部とが設けられる。タイミングジェネレータ２００は、複数の回路により構成され、第１基板１１１～第４基板１１４に分けて配置される。なお、図５においては、第１基板１１１、第２基板１１２、第３基板１１３、および第４基板１１４をそれぞれ第１層、第２層、第３層および第４層と称している。タイミングジェネレータ２００を構成する各回路は、画素１０、ＡＤ変換部１００、制御部７０、演算ユニット８０が配置される領域の周辺部に配置される。第２層、すなわち第２基板１１２には、比較部３０と、信号用記憶部４１と、ノイズ用記憶部４２と、デマルチプレクサ４３と、ＤＡ変換部２１０と、グローバルカウンタ２２０と、シフトレジスタ２３０と、タイミングジェネレータ２００の一部とが設けられる。
第３基板１１３には、制御部７０と、ＶＳＣＡＮ回路２４０と、ＨＳＣＡＮ回路２５０と、タイミングジェネレータ２００の一部とが設けられる。第４基板１１４には、演算ユニット８０と、記憶部８３と、デマルチプレクサ８１と、デマルチプレクサ８４と、マルチプレクサ８５と、センスアンプ３００と、ラインメモリ３１０と、入出力部３２０とが設けられる。また、ＤＡ変換部２１０、グローバルカウンタ２２０、シフトレジスタ２３０、ＶＳＣＡＮ回路２４０、ＨＳＣＡＮ回路２５０、センスアンプ３００、ラインメモリ３１０、および入出力部３２０は、各基板において周辺部に配置される。
タイミングジェネレータ２００は、パルス発生回路等により構成され、撮像装置１の制御部４から出力されるレジスタ設定値に基づいてパルス信号等を生成し、各画素１０、ＤＡ変換部２１０、グローバルカウンタ２２０、シフトレジスタ２３０、ＶＳＣＡＮ回路２４０、およびＨＳＣＡＮ回路２５０に出力する。レジスタ設定値は、例えば、シャッター速度（光電変換部の電荷蓄積時間）、ＩＳＯ感度、画像補正の有無等に応じて設定される。ＤＡ変換部２１０は、タイミングジェネレータ２００からのパルス信号に基づき、基準信号として信号レベルが変化するランプ信号を生成する。また、ＤＡ変換部２１０は、画素１０毎に設けられる各比較部３０に共通に接続され、基準信号を各比較部３０に出力する。グローバルカウンタ２２０は、タイミングジェネレータ２００からのパルス信号に基づき、カウント値を示す信号（例えばクロック信号）を生成して、信号用記憶部４１およびノイズ用記憶部４２に出力する。シフトレジスタ２３０は、タイミングジェネレータ２００からのパルス信号に基づき、タイミング信号を生成して信号用記憶部４１およびノイズ用記憶部４２に出力する。信号用記憶部４１およびノイズ用記憶部４２は、シフトレジスタ２３０からのタイミング信号に基づき、それぞれに記憶されたパラレル信号をシリアル信号に変換して演算ユニット８０に出力する。信号用記憶部４１およびノイズ用記憶部４２は、デジタル信号をシリアル信号として出力する信号処理部として機能する。
ＶＳＣＡＮ回路２４０およびＨＳＣＡＮ回路２５０は、タイミングジェネレータ２００からの信号に基づいて各制御部７０を順次選択し、演算ユニット８０で行う演算内容（四則演算）および演算対象となる画素１０等を示す信号を各制御部７０に出力する。画素１０毎に設けられる各マルチプレクサ８５には、信号線１２３および信号線１２４が接続される。信号線１２３および信号線１２４は、例えば、第４基板１１４において行方向および列方向に二次元状に配置される。マルチプレクサ８５は、制御部７０により制御され、演算ユニット８０の演算対象となる信号を、信号線１２３および信号線１２４に入力される信号から選択する。
センスアンプ３００は、画素１０毎の各演算ユニット８０により演算された信号が入力される信号線１２２に接続され、信号線１２２に入力される信号を増幅して読み出すことで、高速に信号を読み出す。ラインメモリ３１０には、センスアンプ３００により読み出された信号が記憶される。入出力部３２０は、ラインメモリ３１０から出力される信号に対して信号のビット幅の調整や同期コードの付加等の信号処理を行い、画像信号として撮像装置１の制御部４に出力する。入出力部３２０は、例えばＬＶＤＳやＳＬＶＳ等の高速インタフェースに対応した入出力回路等により構成されて信号を高速に伝送する。
ＡＤ変換部１００は、画素１０から順次読み出される光電変換信号およびノイズ信号それぞれについて順次ＡＤ変換を行う。演算ユニット８０は、ＡＤ変換部１００により変換された光電変換信号によるデジタル信号とノイズ信号によるデジタル信号との減算によるＣＤＳ処理を行った後、画素の信号間の演算を行う。以下に詳細に説明する。
各画素１０のノイズ信号が比較部３０に出力されると、コンパレータ回路等により構成される比較部３０は、画素１０から出力されたノイズ信号と、ＤＡ変換部２１０により供給される基準信号とを比較して、比較結果をデマルチプレクサ４３を介してノイズ用記憶部４２に出力する。ノイズ用記憶部４２は、比較部３０による比較結果とグローバルカウンタ２２０からのクロック信号とに基づいて、比較部３０による比較開始時から比較結果出力時までの経過時間に応じたカウント値をノイズ信号に応じたデジタル信号として記憶する。各画素１０の光電変換信号が比較部３０に出力されると、比較部３０は、光電変換信号と基準信号とを比較して、比較結果をデマルチプレクサ４３を介して信号用記憶部４１に出力する。信号用記憶部４１は、比較部３０による比較結果とクロック信号とに基づいて、比較部３０による比較開始時から比較結果出力時までの経過時間に応じたカウント値を光電変換信号に応じたデジタル信号として記憶する。こうして、本実施の形態では、信号用記憶部４１およびノイズ用記憶部４２には各々１２ビットのデジタル信号が記憶される。
ノイズ用記憶部４２は、シフトレジスタ２３０からのタイミング信号に基づき、ノイズ用記憶部４２に記憶された１２ビットのデジタル信号を１ビットずつ時間的にシフトさせて、図５に示す信号線１２１に順次出力する。信号線１２１に出力されるシリアル信号は、デマルチプレクサ８１を介して演算ユニット８０に入力される。演算ユニット８０は、ノイズ信号に応じたデジタル信号を記憶部８３に順次記憶させる。記憶部８３には、ノイズ信号に関する１２ビットのデジタル信号が記憶される。
信号線１２１は、第２基板１１２の記憶部４０と第４基板１１４のデマルチプレクサ８１とを結ぶ信号線となり、図２に示す貫通電極１１８、１１９やバンプ等を用いた信号線となる。一般的に多数の貫通電極を狭ピッチで形成することは困難であり、第２基板１１２から多数のパラレル信号を第４基板１１４に同時に伝送することは困難となる。本実施の形態では、第２基板１１２の記憶部４０に記憶されたパラレル信号をシリアル信号に変換して、第４基板１１４に出力する。このため、第２基板１１２と第４基板１１４とを結ぶ配線を少なくすることができ、各画素１０についてのデジタル信号を同時に出力することができる。また、多数の貫通電極等を形成してチップ面積が増大することを防ぐことができる。
記憶部８３にノイズ信号による１２ビットのデジタル信号が入力された後、信号用記憶部４１は、シフトレジスタ２３０からのタイミング信号に基づき、信号用記憶部４１に記憶された光電変換信号に応じたデジタル信号をシリアル信号に変換して、信号線１２１およびデマルチプレクサ８１を介して演算ユニット８０に出力する。演算ユニット８０は、制御部７０からの制御信号に基づいて、記憶部８３に記憶されたノイズ信号に応じた１２ビットのデジタル信号を、１ビットずつデマルチプレクサ８４を介して演算ユニット８０に出力（フィードバック）させる。
演算ユニット８０は、信号用記憶部４１から１ビットずつ出力される光電変換信号に応じたデジタル信号と、記憶部８３から１ビットずつ出力されるノイズ信号に応じたデジタル信号との減算を行って補正信号を生成する。演算ユニット８０は、１ビット毎に生成される補正信号を、記憶部８３に順次記憶させる。演算ユニット８０は、記憶部４０に記憶される信号のビット数に応じて複数回の減算を行って、減算結果となる補正信号を記憶部８３に順次記憶させる。本実施の形態では、記憶部４０を構成する信号用記憶部４１およびノイズ用記憶部４２には各々１２ビットのデジタル信号が記憶されるため、１２回の減算処理が行われる。記憶部８３には、１２ビットのノイズ信号に応じたデジタル信号と、１２ビットの補正信号とが記憶される。このため、記憶部８３は、２４個のラッチ回路等により構成される。このように、本実施の形態では、光電変換信号のデジタル信号とノイズ信号のデジタル信号との差分処理を行うデジタルＣＤＳを１ビット毎に時分割的に行う。また、演算ユニット８０は、画素１０毎に設けられており、全ての画素１０において同時にデジタルＣＤＳが行われる。
演算ユニット８０は、デジタルＣＤＳを行った後、画素１０毎に生成される補正信号間の演算を行う。図５において例えば互いに隣接する領域Ａおよび領域Ｂにそれぞれ配置される２つの画素１０に関する補正信号間の演算を行う。即ち、領域Ａの記憶部８３に記憶された領域Ａの画素１０の１２ビットの補正信号は、１ビットずつデマルチプレクサ８４を介して領域Ａの演算ユニット８０に入力（フィードバック）される。同様に、領域Ｂの記憶部８３に記憶された領域Ｂの画素１０の１２ビットの補正信号は、１ビットずつ領域Ｂのデマルチプレクサ８４、領域Ｂのマルチプレクサ８５および領域Ａのマルチプレクサ８５をそれぞれ介して領域Ａの演算ユニット８０に入力される。領域Ａの演算ユニット８０は、こうして入力された領域Ａの１２ビットの補正信号および領域Ｂの１２ビットの補正信号を１ビットずつ演算して、画素信号を生成する。演算ユニット８０は、補正信号のビット数に応じて複数回の演算を行って、演算結果となる画素信号を記憶部８３に順次記憶させる。記憶部８３には、補正信号間の演算後、１２ビットの補正信号と、１２ビットの画素信号とが記憶されることとなる。
演算ユニット８０は、記憶部８３に記憶された画素信号を、デマルチプレクサ８４を介して信号線１２２に出力する。センスアンプ３００は、信号線１２２に出力された画素信号を増幅して読み出す。画素１０毎に設けられる各演算ユニット８０は信号線１２２に順次信号を出力させて、センスアンプ３００は信号線１２２に出力された信号を順次読み出す。ラインメモリ３１０には、センスアンプ３００により読み出された画素信号が順次記憶される。入出力部３２０は、ラインメモリ３１０から順次出力される信号に対して信号処理を行い、信号処理後の信号を画像信号として出力する。
図６および図７は、第１の実施の形態に係る撮像素子の製造方法を示す図である。まず、図６（ａ）に示すように、第１基板１１１～第４基板１１４を準備する。第１基板１１１～第４基板１１４は、半導体基板であり、任意の導電型の半導体基板を用いてよい。第１基板１１１の第１面１０５ａ、第２基板１１２の第１面１０６ａ、第３基板１１３の第１面１０７ａ、第４基板１１４の第１面１０８ａに、それぞれトランジスタ等の各種素子を形成する。第１面１０５ａ、１０６ａ、１０７ａ、１０８ａには、それぞれゲート電極やゲート絶縁膜が形成される。そして、図６（ｂ）に示すように、第１面１０５ａ、１０６ａ、１０７ａ、１０８ａに、それぞれ導体膜および絶縁膜を含む配線層１４０、１４１、１４４、１４５を形成する。配線層１４０、１４１、１４４、１４５には、例えば複数の配線や配線間の絶縁膜を形成する。配線層１４０、１４１、１４４、１４５を形成した後、バンプや電極等の接続部１５１、１５２、１５５、１５６を形成する。接続部１５１、１５２、１５５、１５６は、金属材料を用いて形成する。各種素子や配線層、電極の形成には、一般的な半導体プロセスを用いることができるため、説明を省略する。
次に、図６（ｃ）に示すように、第１基板１１１の第１面１０５ａと第２基板１１２の第１面１０６ａとを互いに対向するように配置して、接続部１５１および接続部１５２により接合する。同様に、第３基板１１３の第１面１０７ａと第４基板１１４の第１面１０８ａとを互いに対向するように配置して、接続部１５５および接続部１５６により接合する。接続部を介して基板を接合した後、図６（ｄ）において、第１基板１１１および第３基板１１３の一部を、エッチングやＣＭＰ（Chemical Mechanical Polishing）等によって除去して、第１基板１１１および第３基板１１３の厚みを薄くする。また、第１基板１１１の第２面１０５ｂに、パッシベーション層１０３を形成する。
次に、図７（ａ）に示すように、第１基板１１１の第２面１０５ｂに、パッシベーション層１０３を介して支持基板４００を貼り合せる。そして、第２基板１１２の一部をエッチング等によって除去し、第２基板１１２の厚みを薄くする。次に、図７（ｂ）に示すように、第２基板１１２および第３基板１１３に、それぞれ貫通電極１１８、１１９を形成する。貫通電極１１８および貫通電極１１９の形成には、既知の半導体プロセスを用いることができる。貫通電極１１８、１１９を形成した後、第２基板１１２の第２面１０６ｂに、基板間接続層１４２とバンプや電極等の接続部１５３とを形成し、第３基板１１３の第２面１０７ｂに、基板間接続層１４３とバンプや電極等の接続部１５４とを形成する。なお、貫通電極１１８および貫通電極１１９については、図６（ｂ）の段階で、それぞれ第２基板１１２の第１面１０６ａ側、第３基板１１３の第１面１０７ａ側から形成するようにしてもよい。
次に、図７（ｃ）に示すように、第２基板１１２の第２面１０６ｂと第３基板１１３の第２面１０７ｂとを互いに対向するように配置して、接続部１５３および接続部１５４により接合する。接続部を介して基板を接合した後、図７（ｄ）において、支持基板４００を除去する。そして、第１基板１１１の第２面１０５ｂに、パッシベーション層１０３を介してカラーフィルタ層１０２及びマイクロレンズ層１０１を順次形成する。以上のような製造方法によって、図２に示す撮像素子３を製造することができる。なお、図６および図７に示す撮像素子の製造方法は、あくまでも一例であって、異なる製造方法を採用してもよい。種々の製造方法により撮像素子を製造することができる。
上述した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子３は、入射した光を光電変換する光電変換部１２を有する光電変換層１６１と、光電変換層１６１に積層され、第１の回路を有する第１の回路層１６２と、第１の回路層１６２に積層され、第２の回路を有する第２の回路層１６３と、第２の回路層１６３に積層され、第３の回路を有する第３の回路層１６４と、を備える。光電変換層１６１の電極（ゲート電極）が設けられる面（第１面１０５ａ）と、第１の回路層１６２の電極（ゲート電極）が設けられる面（第１面１０６ａ）とは対向して積層され、第２の回路層１６３の電極（ゲート電極）が設けられる面（第１面１０７ａ）と、第３の回路層１６４の電極（ゲート電極）が設けられる面（第１面１０８ａ）とは対向して積層される。このようにしたので、チップ面積を増大させることなく、画素１０からの信号を処理するための複数の回路等を配置することができる。また、画素１０が有する開口率が低下することを防ぐことができる。さらに、光電変換層１６１に設けられる回路と第１の回路層１６２に設けられる回路とは、例えば複数のバンプを介して電気的に接続することができ、光電変換層１６１の各画素１０による多数の信号を、第１の回路層１６２に同時に伝送することができる。
（２）撮像素子３は、入射した光を光電変換する光電変換部１２を有する半導体層１１１と配線層１４０とを有する光電変換層１６１と、光電変換層１６１の配線層１４０側に積層され、第１の半導体層１１２と光電変換層１６１の配線層１４０に電気的に接続する第１の配線層１４１とを有する第１の回路層１６２と、第１の回路層１６２の第１の半導体層１１２側に積層され、第２の半導体層１１３と第１の配線層１４１に電気的に接続する第２の配線層１４４とを有する第２の回路層１６３と、第２の回路層１６３の第２の配線層１４４側に積層され、第３の半導体層１１４と第２の配線層１４４に電気的に接続する第３の配線層１４５とを有する第３の回路層１６４と、を備える。このようにしたので、チップ面積を増大させることなく、画素１０からの信号を処理するための複数の回路等を配置することができる。また、画素１０が有する開口率が低下することを防ぐことができる。
（３）第１の回路層１６２は、電極（ゲート電極）が設けられる面とは異なる面に設けられ、第１の回路に電気的に接続される第１の接続部１５３を有し、第２の回路層１６３は、電極（ゲート電極）が設けられる面とは異なる面に設けられ、第１の接続部１５３と第２の回路とに電気的に接続される第２の接続部１５４を有し、第１の回路と第２の回路とは、第１の接続部１５３と第２の接続部１５４とを介して接続される。このようにしたので、第１の回路層１６２の回路と第２の回路層１６３の回路との間で、多数の信号を伝送させることができる。
（４）第１の回路層１６２に設けられ、第１の回路と第１の接続部１５３とを電気的に接続する第１の貫通電極１１８と、第２の回路層１６３に設けられ、第２の回路と第２の接続部１５４とを電気的に接続する第２の貫通電極１１９と、を備える。本実施の形態では、貫通電極１１８および貫通電極１１９は、接続部１５３および接続部１５４を介して接続される。このため、貫通電極１１８および貫通電極１１９をそれぞれ異なる位置に設けることができる。また、２つの基板を貫通する長い貫通電極を形成する必要がなく、撮像素子の歩留まりの悪化やチップ面積の増大を防ぐことができる。
（５）第１の回路層１６２は、光電変換部１２から出力された信号をＡＤ変換してデジタル信号を出力するＡＤ変換部１００を有し、第３の回路層１６４は、デジタル信号を演算処理する演算部（演算ユニット８０）を有し、第２の回路層１６３は、演算部を制御する制御部７０を有する。このようにしたので、光電変換層１６１の画素１０と第１の回路層１６２のＡＤ変換部１００とは、複数のバンプを介して接続することができる。このため、各画素１０からの信号を、画素毎に設けられる各ＡＤ変換部１００に同時に出力することができる。これにより、各ＡＤ変換部１００において同時にＡＤ変換を行うことができる。また、第２の回路層１６３の制御部７０と第３の回路層１６４の演算ユニット８０とは、複数のバンプを介して接続することができる。このため、第２の回路層１６３の各制御部７０は、図２に示すＺ軸方向から第３の回路層１６４の演算ユニット８０に制御信号を供給して演算ユニット８０による演算内容等の制御を行う。この結果、撮像素子３のチップ面積を増大させることなく、任意の画素１０の信号についての演算を行うことができる。隣接する画素間や離れた領域に配置される画素間について演算を行うことができる。
（６）第１の回路層１６２は、デジタル信号をシリアル信号として出力する信号処理部（信号用記憶部４１、ノイズ用記憶部４２）を有する。このようにしたので、第１の回路層１６２と第３の回路層１６４とを結ぶ配線を少なくすることができ、各画素１０についてのデジタル信号を同時に出力することができる。また、多数の貫通電極等を形成してチップ面積が増大することを防ぐことができる。
（第２の実施の形態）
図８および図９を参照して、第２の実施の形態に係る撮像素子を説明する。なお、図中、第１の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、第１の実施の形態に係る撮像素子との相違点を主に説明する。図８は、第２の実施の形態に係る撮像素子の構成を示すブロック図である。第１基板１１１は、２次元状に配置される複数の画素１０を有し、第２基板１１２は、複数の比較部３０を有する。比較部３０は、画素１０から出力される信号と基準信号とを比較し、比較結果を第３基板１１３および第４基板１１４に出力する。
第３基板１１３は、複数の第１記憶部５０を有する。第４基板１１４は、複数の第２記憶部６０および出力部９０を有する。第１記憶部５０および第２記憶部６０は、画素１０毎に設けられ、ラッチ回路等により構成される。ＡＤ変換部１００は、比較部３０と第１記憶部５０と第２記憶部６０とを含んで構成され、画素１０から出力される信号を所定のビット数のデジタル信号に変換する。第１記憶部５０は、所定のビット数のデジタル信号のうちの下位のビットのデジタル信号を記憶し、第２記憶部６０は、所定のビット数のデジタル信号のうちの上位のビットのデジタル信号を記憶する。第１記憶部５０および第２記憶部６０には、それぞれ図９に示すグローバルカウンタ２２０からカウント値を示すクロック信号が供給される。ここで、下位ビットとは、グローバルカウンタ２２０から出力されるクロック信号のうち、相対的に高い周波数の信号により生成されるデジタル信号のビットを指す。また、上位ビットとは、グローバルカウンタ２２０から出力されるクロック信号のうち、相対的に低い周波数の信号により生成されるデジタル信号のビットを指す。すなわち、第１記憶部５０に入力されるクロック信号の周波数は、第２記憶部６０に入力されるクロック信号よりも周波数が高い。
図９は、第２の実施の形態に係る撮像素子の構成の詳細を示すブロック図である。第１基板１１１には、画素１０と、タイミングジェネレータ２００の一部とが設けられる。第２基板１１２には、比較部３０と、ＤＡ変換部２１０と、グローバルカウンタ２２０と、タイミングジェネレータ２００の一部とが設けられる。第３基板１１３には、第１記憶部５０と、タイミングジェネレータ２００の一部とが設けられる。第４基板１１４には、第２記憶部６０と、出力部９０と、タイミングジェネレータ２００の一部と、センスアンプ３００と、ラインメモリ３１０と、入出力部３２０とが設けられる。なお、図９において、第１基板１１１、第２基板１１２、第３基板１１３、および第４基板１１４をそれぞれ第１層、第２層、第３層および第４層と称している。
グローバルカウンタ２２０は、タイミングジェネレータ２００からの信号を用いて計測し、カウント値を示す周波数の異なる複数の信号（例えばクロック信号）を生成して、第１記憶部５０および第２記憶部６０に出力する。第１記憶部５０および第２記憶部６０は、比較部３０から出力される信号に基づいて、画素１０から出力された信号のレベルとランプ信号（基準信号）のレベルとの大小関係が変化する（反転する）までの時間に応じたカウント値をデジタル信号として記憶する。第１記憶部５０および第２記憶部６０は、計測された結果となるカウント値をデジタル信号として記憶する。つまり、第１記憶部５０および第２記憶部６０は、複数の異なる周波数のクロック信号で計測した結果に基づくデジタル信号をそれぞれ記憶する。
第１記憶部５０は、比較部３０により画素１０から出力された信号とＤＡ変換部２１０からの基準信号とが比較されるとき、画素１０から出力された信号と基準信号との大小関係が変化するまでの時間を第１周波数のクロック信号で計測した結果に基づくデジタル信号を記憶する。第２記憶部６０は、画素１０から出力された信号と基準信号との大小関係が変化するまでの時間を第１周波数のクロック信号よりも周波数が低い第２周波数のクロック信号で計測した結果に基づくデジタル信号を記憶する。第１記憶部５０および第２記憶部６０に記憶されたデジタル信号は出力部９０に出力される。
比較部３０の出力信号が伝送される信号線１２１は、第２基板１１２の比較部３０と第３基板１１３の第１記憶部５０と第４基板１１４の第２記憶部６０とを結ぶ信号線となり、図２に示す貫通電極１１８、１１９やバンプ等を用いた信号線となる。第２基板１１２の比較部３０から離れた位置にある第４基板１１４では、配線の寄生容量や層間の接合容量等によりコンパレータ出力信号の遅延や鈍り、画素間のばらつきが生じる。このため、ラッチ動作を行うラッチタイミングにずれが生じることとなる。本実施の形態では、第１記憶部５０および第２記憶部６０のうち、下位のビットのデジタル信号を記憶させる第１記憶部５０を、第２記憶部６０よりも比較部３０に近い位置に配置する。すなわち、第１記憶部５０は、比較部３０と第２記憶部６０との間に設けられる。図８および図９においては、第１記憶部５０を有する第３基板１１３が、比較部３０を有する第２基板１１２と第２記憶部６０を有する第４基板１１４との間に設けられる。
第２記憶部６０に対する比較部３０からの出力信号の入力タイミングは、遅れることがある。しかし、第２記憶部６０に入力されるカウント値を示すクロック信号の周波数が低い、すなわち上位ビットとなるカウント値の変化は遅いため、ラッチタイミングのずれの影響を低減させて、ＡＤ変換の変換誤差を低減させることができる。このように、第２周波数よりも周波数が高い第１周波数のクロック信号に基づくデジタル信号を記憶する第１記憶部５０を、第２記憶部６０よりも比較部３０の近い位置に設けることで、比較部３０からの信号の信号遅延による影響を低減することができる。これにより、高精度なＡＤ変換を実現することができる。
第１記憶部５０および第２記憶部６０に記憶されたデジタル信号は、画素１０毎に設けられる出力部９０により信号線１２２に出力される。画素１０毎に設けられる各出力部９０は信号線１２２に順次信号を出力し、センスアンプ３００は信号線１２２に出力された信号を順次読み出す。ラインメモリ３１０には、センスアンプ３００により読み出された信号が順次記憶される。入出力部３２０は、ラインメモリ３１０から順次出力される信号に対して信号処理を行い、信号処理後の信号を画像信号として出力する。
なお、本実施の形態では、下位ビット用の第１記憶部５０が第３層１１３に設けられ、上位ビット用の第２記憶部６０が第４層１１４に設けられているが、その逆、即ち、下位ビット用の第１記憶部５０を第４層１１４に設け、上位ビット用の第２記憶部６０を第３層１１３に設けてもよい。このように、第１記憶部５０と第２記憶部６０とを異なる基板に配置することによって、チップ面積を増大させることなく、複数の記憶部を配置することができ、ＡＤ変換のビット数（分解能）を向上させることができる。さらに、第１記憶部５０および第２記憶部６０は、それぞれ対応する画素１０に積層して設けられる。このため、画素１０が有する開口率が低下することを防ぐことができる。
上述した実施の形態によれば、第１の実施の形態と同様の作用効果に加えて、次の作用効果が得られる。
（７）第１の回路層１６２は、光電変換部１２から出力された信号を基準信号と比較する比較部３０を有し、第２の回路層１６３は、比較部３０の比較結果に基づき、所定ビット数のデジタル信号のうちの第１のビット数のデジタル信号を記憶する第１の記憶部５０を有し、第３の回路層１６４は、比較部３０の比較結果に基づき、所定ビット数のデジタル信号のうちの第２のビット数のデジタル信号を記憶する第２の記憶部６０を有し、比較部３０と第１の記憶部５０と第２の記憶部６０とは、光電変換部１２から読み出された信号を所定ビット数のデジタル信号に変換するＡＤ変換部１００を構成する。本実施の形態では、第１記憶部５０を第２の回路層１６３に配置し、第２記憶部６０を第３の回路層１６４に配置する。このため、チップ面積を増大させることなく、複数の記憶部を配置することができ、ＡＤ変換の分解能を向上させることができる。また、第１記憶部５０および第２記憶部６０は、それぞれ対応する画素１０に積層して設けられる。このため、画素１０が有する開口率が低下することを防ぐことができる。
（８）第１の記憶部５０は、第１の周波数のクロック信号に基づき、第１のビット数のデジタル信号を記憶し、第２の記憶部６０は、第１の周波数よりも低い第２の周波数のクロック信号に基づき、第２のビット数のデジタル信号を記憶する。本実施の形態では、第１記憶部５０および第２記憶部６０のうち、下位のビットのデジタル信号を記憶させる第１記憶部５０を、比較部３０に近い位置に配置する。このため、比較部３０からの信号の信号遅延による影響を低減し、高精度なＡＤ変換を実現することができる。
（第３の実施の形態）
図１０および図１１を参照して、第３の実施の形態に係る撮像素子を説明する。なお、図中、第１および第２の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、第１および第２の実施の形態に係る撮像素子との相違点を主に説明する。図１０は、第３の実施の形態に係る撮像素子のＡＤ変換部１００の構成を示すブロック図である。ＡＤ変換部１００は、比較部３０と第１記憶部５０と第２記憶部６０とレベル変換部（レベルシフタ）１８０とを含んで構成される。
レベル変換部１８０は、第１容量Ｃ１、第２容量Ｃ２、およびバッファ（増幅部）１３０を含んで構成される。レベル変換部１８０は、比較部３０の出力信号の電圧レベルを、比較部３０等で用いられるアナログ電源のレベルから、バッファ１３０や第１記憶部５０、第２記憶部６０等で用いられるデジタル電源のレベルに変換する。第１容量Ｃ１および第２容量Ｃ２は、直列に接続される。バッファ１３０の入力端子１３１には、比較部３０の出力信号の電圧レベルと、第１容量Ｃ１および第２容量Ｃ２の容量の大きさの比とに応じた信号が入力される。バッファ１３０は、入力された信号のレベルをデジタル電源のレベルに変換して、第１記憶部５０および第２記憶部６０に出力する。第１容量Ｃ１は、図１１に示す第１の容量層１７１に設けられ、第２容量Ｃ２は、図１１に示す第２の容量層１７２に設けられる。なお、バッファ１３０は、第３基板１１３に配置してもよいし、第４基板１１４に配置してもよい。また、バッファ１３０を第３基板１１３および第４基板１１４とは異なる基板に配置してもよい。
図１１は、第３の実施の形態に係る撮像素子の断面構造を示す図である。第３の実施の形態に係る撮像素子は、第１の容量層１７１および第２の容量層１７２を備える。第１の容量層１７１および第２の容量層１７２は、それぞれ絶縁部１６１、１６２を有する。絶縁部１６１、１６２は、絶縁材料により構成され、例えば絶縁膜等である。絶縁部１６１は、接続部１５３とバンプや電極等の接続部１５７との間に接続され、絶縁部１６２は、接続部１５４と接続部１５７との間に接続される。接続部１５３、１５４、１５７は、それぞれ金属により構成される。絶縁部１６１と接続部１５３と接続部１５７とは第１容量Ｃ１を構成し、絶縁部１６２と接続部１５４と接続部１５７とは第２容量Ｃ２を構成する。
本実施の形態では、第２基板１１２に設けられる比較部３０の素子は、第１の容量層１７１および第２の容量層１７２を介して、第３基板１１３、第４基板１１４の各々に設けられる素子と接続される。第１の容量層１７１および第２の容量層１７２には、アナログ電源のレベルからデジタル電源のレベルに変換するための第１容量Ｃ１および第２容量Ｃ２が配置される。このため、第２基板１１２や第３基板１１３に第１容量Ｃ１および第２容量Ｃ２を配置する必要がなくなり、第２基板１１２や第３基板１１３に配置する回路の面積を小さくすることができる。
上述した実施の形態によれば、第１および第２の実施の形態と同様の作用効果に加えて、次の作用効果が得られる。
（９）第１の回路層１６２の第２の回路層１６３側に設けられ、第１の接続部１５３に接続される第１の容量Ｃ１を有する第１の容量層１７１と、第２の回路層１６３の第１の回路層１６２側に設けられ、第２の接続部１５４に接続されるとともに第１の容量Ｃ１に直列に接続される第２の容量Ｃ２を有する第２の容量層１７２と、を備える。このようにしたので、第２基板１１２や第３基板１１３等に配置する回路の面積を小さくすることができる。
次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
（変形例１）
上述した第１の実施の形態では、画素間演算の結果となる画素信号を、信号線１２２を介してセンスアンプ３００に順次出力する例について説明した。しかし、記憶部８３に記憶された補正信号を、画素信号として信号線１２２を介してセンスアンプ３００に出力するようにしてもよい。また、信号用記憶部４１に記憶された光電変換信号に応じたデジタル信号、およびノイズ用記憶部４２に記憶されたノイズ信号に応じたデジタル信号の各々を、デマルチプレクサ８１を介して信号線１２２に出力するようにしてもよい。
（変形例２）
上述した第１の実施の形態では、ＣＤＳ処理および画素間演算を１ビット毎に時分割的に行う例について説明した。しかし、制御部７０により演算ユニット８０等を制御して、複数ビット数毎に演算を行うようにしてもよい。例えば、２ビット毎に演算を行うようにしてもよいし、ノイズ用記憶部４２に記憶されるデジタル信号のビット数より少ないビット数毎に行うようにしてもよい。
（変形例３）
上述した第１の実施の形態では、各画素１０の信号間の演算前にデジタルＣＤＳを行う例について説明した。しかし、各画素１０の信号間の演算前にアナログＣＤＳを行うようにしてもよい。例えば、ＡＤ変換部１００において、光電変換信号とノイズ信号との差分処理を行って、信号間の差分に基づくアナログ信号をデジタル信号に変換するようにする。この場合、各記憶部には、画素１０毎のノイズ信号成分を除去したデジタル信号が記憶される。
（変形例４）
上述した第１の実施の形態では、第１基板１１１が複数の画素１０を有し、第２基板１１２が複数のＡＤ変換部１００を有し、第３基板１１３が複数の制御部７０を有し、第４基板１１４が複数の演算ユニット８０を有し、４つの基板が積層される例について説明した。しかし、基板の数は４つに限定されない。撮像素子３を、３つの基板が積層された構成としてもよい。また、上述した第１の実施の形態では、光電変換層１６１の第１面１０５ａと第１の回路層１６２の第１面１０６ａとが対向して積層され、第２の回路層１６３の第１面１０７ａと第３の回路層１６４の第１面１０８ａとが対向して積層される例について説明した。しかし、光電変換層１６１の第２面１０５ｂと第１の回路層１６２の第２面１０６ｂとを対向して積層し、第２の回路層１６３の第２面１０７ｂと、第３の回路層１６４の第１面１０８ａとを対向して積層するようにしてもよい。撮像素子３では、例えば、入射光Ｌが入射する側から、配線層１４０、第１基板１１１、第２基板１１２、配線層１４１、配線層１４４、第３基板１１３、配線層１４５、第４基板１１４が設けられる。この場合、撮像素子３を、３つの基板（第１基板１１１～第３基板１１３）が積層された構成としてもよい。第１基板１１１と第２基板１１２との間に、基板間接続層を設けてもよい。
上述した第２の実施の形態では、第１基板１１１が複数の画素１０を有し、第２基板１１２が複数の比較部３０を有し、第３基板１１３が複数の第１記憶部５０を有し、第４基板１１４が複数の第２記憶部６０を有し、４つの基板が積層される例について説明した。しかし、基板の数は４つに限定されない。画素１０と比較部３０とは同じ基板に設けられてもよい。また、比較部３０と第１記憶部５０とは同じ基板に設けられてもよい。また、第１記憶部５０と第２記憶部６０とが同じ基板に設けられてもよい。この場合、第１記憶部５０は、第２記憶部６０よりも比較部３０に近い位置に設けられる。さらに、光電変換層１６１と第１の回路層１６２との間に両層に電気的に接続された別の回路層を設けてもよい。
また、記憶部（ラッチ回路等）を有する基板は、第３基板１１３と第４基板１１４とを含む３つ以上あってもよい。例えば、１２ビットのデジタル信号を記憶するための１２個の記憶部（ラッチ回路）が、３つの基板に４個ずつ設けられてもよいし、１２つの基板に１個ずつ設けられてもよい。
上述した第２の実施の形態では、下位ビットに対応する第１記憶部５０と、上位ビットに対応する第２記憶部６０とを設ける例について説明した。しかし、上位のビット及び下位のビットに対して相対的に中位のビットのデジタル信号を記憶する第３記憶部を設けるようにしてもよい。この場合、比較部３０から出力される信号に基づいて、画素１０から出力された信号と基準信号との大小関係が変化するまでの時間を、第２周波数のクロック信号よりも周波数が低い第３周波数のクロック信号で計測する。第３記憶部は、第３周波数のクロック信号で計測された結果に基づいて第３信号を記憶する。第１周波数のクロック信号に基づくデジタル信号を下位のビットのデジタル信号、第２周波数のクロック信号に基づくデジタル信号を中位のビットのデジタル信号、第３周波数のクロック信号に基づくデジタル信号を上位のビットのデジタル信号とする。
第１記憶部と第２記憶部と第３記憶部とを、互いに異なる基板に配置するようにしてもよい。第２記憶部６０が第１記憶部５０と第３記憶部との間にあるよう、第２記憶部６０を有する基板が第１記憶部５０を有する基板と第３記憶部を有する基板との間に設けてもよい。第１記憶部５０と第２記憶部６０とを同じ基板に設け、第３記憶部のみを異なる基板に設けてもよい。第１記憶部５０は第２記憶部６０よりも比較部３０に近い位置に設ける。また、第１記憶部５０と第２記憶部６０とを有する基板は、比較部３０を有する基板と第３記憶部を有する基板との間に設けられるようにしてもよい。第２記憶部６０と第３記憶部を同じ基板に設けてもよい。
（変形例５）
上述した実施の形態では、１２ビットのデジタル信号へのＡＤ変換を行う例について説明した。しかし、任意のビット数のＡＤ変換に関しても同様に適用することができる。任意のビット数に応じた複数のラッチ回路（記憶部）を設けてもよい。
（変形例６）
上述した実施の形態では、撮像素子３は、裏面照射型の構成とする例について説明した。しかし、撮像素子３を、光が入射する入射面側に配線層１４０を設ける表面照射型の構成としてもよい。
（変形例７）
上述した実施の形態では、光電変換部１２としてフォトダイオードを用いる例について説明した。しかし、光電変換部１２として光電変換膜を用いるようにしてもよい。
（変形例８）
上述した実施の形態では、画素１０毎にＡＤ変換部１００を設ける例について説明した。しかし、複数の画素１０毎にＡＤ変換部１００を設けるようにしてもよい。例えば、ＲＧＧＢの４色ベイヤー配列に従って画素が配置されている場合に、ＲＧＧＢの４つの画素からなる画素ブロックごとにＡＤ変換部１００を設けるようにしてもよいし、行方向および列方向に同数かつ偶数個配置された画素からなる画素ブロックごとにＡＤ変換部１００を設けるようにしてもよい。
（変形例９）
上述した実施の形態および変形例では、ＡＤ変換部１００として、時間とともに基準信号の信号レベルを変化させてＡＤ変換を行う積分型のＡＤ変換回路を用いる例について説明した。しかし、逐次比較型などの他の回路構成を用いるようにしてもよい。例えば、逐次比較型のＡＤ変換部は、比較部、記憶部、および容量部を含んで構成される。容量部には、ＡＤ変換の分解能に応じて、デジタル信号のビット数に対応する複数の容量と、各容量の接続状態を切り換える複数のスイッチとが設けられる。容量部は、入力される信号（電圧信号）と各容量の接続状態とによって決まる基準信号を生成して、比較部に出力する。
比較部は、画素１０から入力される信号（光電変換信号、ノイズ信号）と容量部から入力される基準信号とを比較し、比較結果となる出力信号を出力する。記憶部は、比較部の出力信号に基づいて、画素１０から出力される信号に対応するデジタル信号を記憶部に記憶させる。逐次比較型のＡＤ変換部は、比較部による比較結果に基づいて、容量部の各容量の接続状態を切り換えることで、容量部により生成される基準信号を順次変化させて二分探索を複数回行い、画素１０から出力される信号に対応するデジタル信号を生成する。
逐次比較型のＡＤ変換部を撮像素子に配置する場合には、容量部の複数の容量を、複数の基板に分けて配置する。例えば、容量部が第３容量と第３容量よりも容量値が大きい第４容量を有する場合には、比較部を第１の回路層１６２に配置し、第３容量を第２の回路層１６３に配置し、第４容量を第３の回路層１６４に配置する。第３容量は、下位のビットのデジタル信号を決定するための容量となる。これにより、チップ面積を増大させることなく、ＡＤ変換のビット数（分解能）を向上させることができる。また、小さい容量値を有する容量は、寄生容量の影響を大きく受けるため、大きい容量値を有する容量よりも比較部に近い位置に配置する。これにより、小さい容量値を有する容量に対する寄生容量の影響を低減することができる。この結果、高精度なＡＤ変換を実現することができる。
（変形例１０）
上述の実施の形態で説明した撮像素子３は、カメラ、スマートフォン、タブレット、ＰＣに内臓のカメラ、車載カメラ等に適用されてもよい。
上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願２０１６年第７０９６０号（２０１６年３月３１日出願）
３ 撮像素子、１２ 光電変換部、１０ 画素、３０ 比較部、７０ 制御部、８０ 演算ユニット、１００ ＡＤ変換部

Claims (1)

  1. 光を光電変換して電荷を生成する光電変換部を有する第１半導体基板と、前記光電変換部により生成された電荷に基づくアナログ信号を伝送する配線を有する第１配線層とを有する第１回路層と、
    前記第１配線層の配線と接続され前記第１配線層の配線から伝送されたアナログ信号を伝送する配線を有する第２配線層と、前記第２配線層の配線と接続され前記第２配線層の配線から伝送されたアナログ信号をデジタル信号に変換し、前記光電変換部毎に設けられる変換回路を有する第２半導体基板と、前記第２半導体基板に設けられ前記変換回路で変換されたデジタル信号を伝送する貫通電極と、を有する第２回路層と、
    第３半導体基板と、前記第３半導体基板に設けられ前記第２回路層の貫通電極と接続される貫通電極と、前記第３半導体基板に設けられる貫通電極と接続される配線を有する第３配線層と、を有する第３回路層と、
    前記第３配線層の配線と接続される配線を有する第４配線層と、前記第４配線層の配線と接続され前記第４配線層の配線から伝送された信号を演算処理し、前記光電変換部毎に設けられる演算回路を有する第４半導体基板とを有する第４回路層と、
    前記第１回路層と前記第２回路層との間に設けられる複数の第１接続部と、
    前記第２回路層と前記第３回路層との間に設けられる複数の第２接続部と、
    前記第３回路層と前記第４回路層との間に設けられる複数の第３接続部と、を備え、
    複数の前記第１接続部の数と複数の前記第３接続部の数との少なくとも一方は、複数の前記第２接続部の数より多く、
    複数の前記第１接続部の配置間隔と複数の前記第３接続部の配置間隔との少なくとも一方は、複数の前記第２接続部の配置間隔よりも狭い撮像素子。
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