JP6074985B2 - 半導体装置、固体撮像装置、および半導体装置の製造方法 - Google Patents

Description

本技術は、半導体装置および半導体装置の製造方法に関し、特には複数の半導体層を積層することによって素子が３次元に配置された半導体装置、およびこの半導体装置を用いた固体撮像装置、さらにはこのような半導体装置の製造方法に関する。

半導体装置のさらなる高集積化を達成するための構造の一つとして、それぞれ特性の異なる素子を複数層に積層させる三次元構造が提案されている。このような三次元構造の半導体装置には、例えば次の２つの構成がある。

第１の構成は、それぞれに素子が形成された複数の基板を用意し、これらの基板同士を貼り合わせた構成である。この場合、例えばそれぞれの基板の貼合せ面側に各素子に接続された接合電極を引き出した状態とする。そして、引き出された接続電極と接続電極とを接合することにより、基板同士を電気的に接続させた状態で２枚の基板を貼り合せる（以上、例えば下記特許文献１参照）。

第２の構成は、第１の半導体層を含む素子が設けられた基板上に、層間絶縁膜を介して第２の半導体層を含む素子を設け、さらに上層において各層の素子間の接続を行う構成である（以上、例えば下記特許文献２参照）。

特開２００５-２６８６６２号公報 特開２００９-９４４９５号公報

しかしながら第１の構成では、各基板の表面において接続電極の引き回しが必要となる。このため、構成回路の種類によっては、接続電極を配線するための占有面積が大きくなり、半導体装置の小型化が阻害される。また第２の構成では、最上層で上下の素子間の接続を行うため、素子間の接続のための配線の引き回し面積がさらに大きくなり、さらに半導体装置の小型化が阻害される。

そこで本技術は、複数の素子層を積層した場合であっても、配線を引き回すことなく上下の素子を接続可能とし、これによって小型化が図られた半導体装置を提供することを目的とする。また本技術は、この半導体装置を用いた固体撮像装置を提供すること、およびこのような半導体装置の製造方法を提供すること目的とする。

上記目的を達成するための本技術の半導体装置は、アクティブ領域を有する半導体層と、前記アクティブ領域を用いて構成された半導体素子と、前記半導体層の一部を前記アクティブ領域に対して孤立させた島状に金属化してなる接続領域とを備えている。また、前記半導体層の一主面側を覆って設けられた絶縁膜と、前記絶縁膜を介して前記半導体素子と前記接続領域とに対向して配置された電極とを備えている。さらに前記半導体素子または前記接続領域と前記電極との間を接続する各部位のうち、必要に応じた部位に選択的に前記絶縁膜を貫通して設けられたコンタクトとを備えている。

このような構成の半導体装置では、半導体素子を構成するアクティブ領域と同一の層に、このアクティブ領域に対して独立した島状に半導体層の一部を金属化した接続領域が、電極パッドとして設けられる。このため、各接続領域−電極間および各半導体素子−電極間に、選択的にコンタクトを配置することにより、電極に対して絶縁膜を挟んだ逆側に配置される接続領域に対して、半導体素子の各部の電位を引き出すことができる。これにより、配線の引き回しのみによらずに、コンタクトの配置の選択よって所望の回路を形成することができるようになる。

また本技術の固体撮像装置は、上述した本技術の半導体装置を用いたものであり、上述の半導体装置と共に、さらに光電変換部を有する撮像基板を備えている。

さらに本技術の半導体装置の製造方法は、上述した本技術の半導体装置の製造方法であり、次の工程を行う。まず、半導体層にアクティブ領域を形成すると共に、当該アクティブ領域に対して孤立させた島状に当該半導体層を金属化してなる接続領域を形成する工程を行う。また、アクティブ領域を用いて半導体素子を形成する工程を行う。そして、半導体層の一主面側を覆う絶縁膜を形成する工程を行う。次に、半導体素子または接続領域に達する各部位のうち、必要に応じた部位に選択的に前記絶縁膜を貫通したコンタクトを形成する工程を行う。さらに、絶縁膜を介して前記半導体素子と前記接続領域とに対向する各位置に、一部が前記コンタクトに接続された電極を形成する工程を行う。

以上説明した本技術によれば、配線の引き回しのみによらずに、コンタクトの配置の選択よって所望の回路を形成することができるようになるため、半導体装置の小型化を図ることが可能となる。

第１実施形態の半導体装置の平面図である。 第１実施形態の半導体装置の第１素子層の平面図である。 第１実施形態の半導体装置の第２素子層の平面図である。 図１のＡ１-Ａ１'断面図である。 図１のＡ２-Ａ２'断面図である。 図１のＢ１-Ｂ１'断面図である。 図１のＢ２-Ｂ２'断面図である。 図１のＢ３-Ｂ３'断面図である。 第１実施形態の半導体装置に含まれるＮＡＮＤ回路の等価回路図である。 第１実施形態の半導体装置におけるゲート電極部分の接続構成例を示すＡ−Ａ’方向の断面図である。 第１実施形態の半導体装置におけるソース・ドレイン部分の接続構成例−１を示すＢ−Ｂ’方向の断面図である。 第１実施形態の半導体装置におけるソース・ドレイン部分の接続構成例−２を示すＢ−Ｂ’方向の断面図である。 第１実施形態の半導体装置の第１素子層の製造工程図（その１）である。 第１実施形態の半導体装置の第１素子層の製造工程図（その２）である。 第１実施形態の半導体装置の第１素子層の製造工程図（その３）である。 第１実施形態の半導体装置の第２素子層の製造工程図（その１）である。 第１実施形態の半導体装置の第２素子層の製造工程図（その２）である。 第１実施形態の半導体装置の第２素子層の製造工程図（その３）である。 第１実施形態の半導体装置の積層工程図（その１）である。 第１実施形態の半導体装置の積層工程図（その２）である。 第１実施形態の半導体装置の積層工程図（その３）である。 第２実施形態の半導体装置の平面図である。 図２２のＡ１-Ａ１'断面図である。 第２実施形態の半導体装置の積層工程図（その１）である。 第２実施形態の半導体装置の積層工程図（その２）である。 第２実施形態の半導体装置の積層工程図（その３）である。 第２実施形態の半導体装置の積層工程図（その４）である。 第２実施形態の半導体装置の積層工程図（その５）である。 第２実施形態の半導体装置の積層工程図（その６）である。 第２実施形態の半導体装置の積層工程図（その７）である。 第２実施形態の半導体装置の積層工程図（その８）である。 第３実施形態の半導体装置の平面図である。 図３２のＡ１-Ａ１'断面図である。 図３２のＢ１-Ｂ１'断面図である。 図３２のＢ２-Ｂ２'断面図である。 第３実施形態の半導体装置に含まれるＮＡＮＤ回路の等価回路図である。 第３実施形態の半導体装置の積層工程図（その１）である。 第３実施形態の半導体装置の積層工程図（その２）である。 第３実施形態の半導体装置の積層工程図（その３）である。 第３実施形態の半導体装置の積層工程図（その４）である。 第４実施形態の固体撮像装置の断面図である。 第５実施形態の半導体装置（ｆｉｎ構造に適用した例）の平面図である。 第５実施形態の半導体装置の第１素子層の平面図である。 第５実施形態の半導体装置の第２素子層の平面図である。 図４２のＡ−Ａ’断面図である。 図４２のＢ−Ｂ’断面図である。 図４２のＣ１−Ｃ１’断面図である。 図４２のＣ２−Ｃ２’断面図である。 第５実施形態の半導体装置の第１素子層の製造工程図（その１）である。 第５実施形態の半導体装置の第１素子層の製造工程図（その２）である。 第５実施形態の半導体装置の第１素子層の製造工程図（その３）である。 第５実施形態の半導体装置の第１素子層の製造工程図（その４）である。 第５実施形態の半導体装置の第２素子層の製造工程図（その１）である。 第５実施形態の半導体装置の第２素子層の製造工程図（その２）である。 第５実施形態の半導体装置の第２素子層の製造工程図（その３）である。 第５実施形態の半導体装置の第２素子層の製造工程図（その４）である。 第５実施形態の半導体装置の積層工程図（その１）である。 第５実施形態の半導体装置の積層工程図（その２）である。 第５実施形態の変形例１の断面図である。 第５実施形態の変形例１の積層工程図（その１）である。 第５実施形態の変形例１の積層工程図（その２）である。 第５実施形態の変形例２の断面図（図４２Ａ−Ａ’断面対応）である。 第５実施形態の変形例２の断面図（図４２Ｂ−Ｂ’断面対応）である。 第５実施形態の変形例２の断面図（図４２Ｃ１−Ｃ１’断面対応）である。 第５実施形態の変形例２の断面図（図４２Ｃ２−Ｃ２’断面対応）である。 第６実施形態の半導体装置の特徴部を示す断面図である。 第６実施形態の半導体装置の製造方法を示す断面図である。 第６実施形態の変形例の特徴部を示す断面図である。 第６実施形態の変形例の製造方法を示す断面図（その１）である。 第６実施形態の変形例の製造方法を示す断面図（その２）である。 第６実施形態の変形例の製造方法を示す断面図（その３）である。 第６実施形態の変形例の製造方法を示す断面図（その４）である。 第７実施形態の電子機器の構成を示す図である。

以下、本技術の実施の形態を、図面に基づいて次に示す順に説明する。
≪第１実施形態≫［２層構造…基本構造（ＮＡＮＤ回路を含む）］
１−（１）構造
１−（２）製造方法
≪第２実施形態≫［３層以上の積層構造例］
２−（１）構造
２−（２）製造方法
≪第３実施形態≫［支持基板を用いた積層構造例（ＮＡＮＤ回路を含む）］
３−（１）構造
３−（２）製造方法
≪第４実施形態≫［固体撮像装置に適用した積層構造例］
≪第５実施形態≫［ＦＩＮ構造に適用した積層構成例］
５−（１）構造
５−（２）製造方法
５−（３）変形例１（３層以上の積層構造例）
５−（４）変形例１の製造方法
５−（５）変形例２（コンタクト間を直接接続する例）
≪第６実施形態≫［酸化タンタル層を用いた積層構造例］
６−（１）構造
６−（２）製造方法
６−（３）変形例
６−（４）変形例の製造方法
≪第７実施形態≫［固体撮像装置を用いた電子機器］

≪第１実施形態≫［２層構造…基本構造（ＮＡＮＤ回路を含む）］
＜１−（１）構造＞
図１は、第１実施形態の半導体装置の概略構成を示す平面図である。この図に示す第１実施形態の半導体装置１は、第1素子層１０−１と第２素子層１０−２と積層させた３次元構造の半導体装置である。図２には、第1素子層１０−１の平面図を示す。図３には、第２素子層１０-２の平面図を示す。これらの図に示す第1素子層１０-１と第２素子層１０−２とは、それぞれにおける半導体素子の形成面を向かい合わせた状態で貼り合わせられており、第1素子層１０−１と第２素子層１０−２との間の半導体素子の接続状態に特徴がある。

以下、半導体装置１の詳細な構成を、デジタル回路の一例としてＮＡＮＤ回路を備えた半導体装置に適用した場合を例示して説明する。ここでは、先の図１〜図３の平面図、およびこれらの平面図におけるＡ１−Ａ１’，Ａ２−Ａ２’，Ｂ１−Ｂ１’…他の各部の断面図（図４〜図８）を参照し、＜第1素子層１０−１＞、＜第２素子層１０−２＞、およびこれらの積層体の外側に設けられた＜配線層１１＞の順に詳細な構成を説明する。尚、図９は、この半導体装置１に形成されるＮＡＮＤ回路の等価回路図である。

＜第1素子層１０−１＞
図１，図２の平面図、および図４〜図８の断面図に示す第1素子層１０−１は、半導体基板２１の一主面にｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３を備えている。また半導体基板２１の一主面側には、これらのｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３を覆う積層絶縁膜２７（断面図のみに図示）、および対向電極２９がこの順に設けられ、さらに積層絶縁膜２７を貫通する状態でコンタクト３１が設けられている。これらの各構成要素の詳細は、次のようである。

［半導体基板２１］
半導体基板２１は、その一主面側の表面層にアクティブ領域２１ａを有している。アクティブ領域２１ａは、周囲が薄溝型の素子分離領域２１ｂで囲まれた領域であり、このアクティブ領域２１ａを用いて次に説明するｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３が構成されている。

このような半導体基板２１は、例えばシリコン（Ｓｉ）を用いて構成されても良いがこれに限定されることはなく、ｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３に適する他の半導体材料で構成されていても良い。他の材料としては、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化シリコン（ＳｉＣ）、炭素（Ｃ）、カーボンナノチューブ、グラフェン、ガリウムヒ素（ＧａＡｓ）、またはインジウムガリウムヒ素（ＩｎＧａＡｓ）で構成されている。このうち特に、インジウムガリウムヒ素（ＩｎＧａＡｓ）で構成された半導体基板２１および第1素子層１０−１を用いることにより、ｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３の高性能化が図られる。

尚、この半導体基板２１は、絶縁性基板上に薄膜の半導体層を設けた基板（いわゆるＳＯＩ基板）であっても良い。この場合、この半導体層に対してアクティブ領域２１ａ、素子分離用域２１ｂが設けられていることとする。

［ｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３］
ｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３は、アクティブ領域２１ａを用いて構成された素子である。これらの各ｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３は、半導体基板２１の一主面側を覆うゲート絶縁膜２３（断面図のみに図示）と、これを介してアクティブ領域２１ａを横断する状態で配置されたゲート電極２５（図２、図４，図５参照）とを備えている。

ここでゲート絶縁膜２３は、例えば高誘電体膜を用いて構成される。高誘電体膜としては、例えば窒化シリコン膜（ＳｉＮ）のほか、酸化ハフニウム膜（ＨｆＯ_２）、酸化タンタル膜（ＴａＯ_２）、酸化アルミニウム膜（ＡｌＯ_２）、およびこれらの窒化膜が例示される。

また、またこのゲート電極２５は、例えば仕事関数を考慮してｎ型トランジスタに適する材料を選択して用いても良い。

これらの各ｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３においては、ゲート電極２５を挟んだ両側に位置するアクティブ領域２１ａが、ソース・ドレインＳ／Ｄ（図６〜図８参照）として構成され、隣接するトランジスタ同士でソース・ドレインＳ／Ｄを共有する構成である。これらのソース・ドレインＳ／Ｄは、ｎ型の領域であり金属化されていても良い。尚、ゲート電極２５に重なるアクティブ領域２１ａは、チャネル領域となる部分であり、ｎ型化および金属化されずに半導体特性が保たれた領域として残されている。

尚、図４は、ｎ型トランジスタｎＴｒ１においてゲート電極２５の延設方向に沿った断面図である。また図５は、ｎ型トランジスタｎＴｒ２においてゲート電極２５の延設方向に沿った断面図である。これらの図に示されるように、各ゲート電極２５は、素子分離領域２１ｂと重なる位置において当該ゲート電極２５とのコンタクトが図れるように、アクティブ領域２１ａから素子分離領域２１ｂに重なる位置にまで、十分な長さで引き出されていることとする。

［積層絶縁膜２７］
積層絶縁膜２７は、半導体基板２１の一主面側において、ｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３を埋め込む状態で設けられており、表面平坦な平坦化絶縁膜として設けられている。この積層絶縁膜２７は、以降に説明する第２素子層１０−２の絶縁膜２７’と接合する状態で設けられている。

［対向電極２９］
対向電極２９は、次に説明する第２素子層１０−２に設けられた電極２９’に対しての対向電極２９であり、電極２９’に対して１：１で接合された状態で、積層絶縁膜２７の一主面側に複数設けられている。各対向電極２９は、ゲート電極２５の延設方向に沿って配線され、一端側がアクティブ領域２１ａに重ねて配置され、他端側が素子分離領域２１ｂに重ねて配置された状態で、アクティブ領域２１ａの両側にそれぞれ設けられている。

以上のような対向電極２９は、各ｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３に対して６本ずつ配置される。すなわち、各ｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３において、各ゲート電極２５の延設方向の両端部に一端部を重ねた状態で、２本の対向電極２９がそれぞれ設けられる。また、各ｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３において、ゲート電極２５脇のアクティブ領域２１ａ部分、すなわちソース・ドレインＳ／Ｄに一端部を重ねたそれぞれ２本、合計４本の対向電極２９が配置される。これにより、各ｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３について、合計６本の対向電極２９が配置されることになる。ただし、中央に配置されたｎ型トランジスタｎＴｒ２は、ソース・ドレインＳ／Ｄを両側のｎ型トランジスタｎＴｒ１，ｎＴｒ３と共有している。このため、３つのｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３に対し合計１４本の対向電極２９が配置された状態となっている。

またこれらの対向電極２９は、一定の平面形状を有しており、ゲート電極２５の配列方向に対しては一定間隔で規則的に配列されている。

以上のような各対向電極２９は、積層絶縁膜２７に対して埋め込まれた埋込電極として構成されており、積層絶縁膜２７の一主面と同一の高さを保って配置されていることとし、例えば銅（Ｃｕ）によって構成されている。

［コンタクト３１］
コンタクト３１は、積層絶縁膜２７を貫通する状態で設けられている。各コンタクト３１は、ｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３におけるゲート電極２５およびソース・ドレインＳ／Ｄと、各対向電極２９との間を接続する各部位のうち、必要に応じた部位に対して選択的に設けられている。このうち、ゲート電極２５と対向電極２９とを接続する部位とは、アクティブ領域２１ａの外側の素子分離領域２１ｂにおいて、ゲート電極２５と対向電極２９とが重ねて配置された６箇所である。また、ソース・ドレインＳ／Ｄと対向電極２９とを接続する部位とは、アクティブ領域２１ａと対向電極２９とが、ゲート電極２５を介することなく重ねて配置される８箇所である。

これらの各部位のうち、ｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３を用いて構成される回路に応じて必要とする部位に対して選択的に、積層絶縁膜２７を貫通するコンタクト３１が設けられている。つまり上述した各部位のうち、コンタクト３１を設ける位置の選択により、ｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３と、対向電極２９との接続状態が選択されているのである。

例えば本半導体装置１では、ＮＡＮＤ回路の構成に２つのｎ型トランジスタｎＴｒ１，ｎＴｒ２を用いており、次のようにコンタクト３１を設ける位置が選択されている。

まず図２、図４および図５を参照し、ｎ型トランジスタｎＴｒ１，ｎＴｒ２の各ゲート電極２５を、これらと重ねて配置された各対向電極２９に接続させるようにコンタクト３１を設ける。この場合、各ゲート電極２５には、それぞれ２つの対向電極２９が重ねて配置されるが、少なくとも一方の対向電極２９に対して各ゲート電極２５が接続されれば良い。

また図２、図６〜図８を参照し、２つのｎ型トランジスタｎＴｒ１，ｎＴｒ２で共有されていないソース・ドレインＳ／Ｄを、これらと重ねて配置された対向電極２９に接続させるようにコンタクト３１を設ける。この場合、各ソース・ドレインＳ／Ｄには、それぞれ２つの対向電極２９が重ねて配置されるが、少なくとも一方の対向電極２９に対してソース・ドレインＳ／Ｄが接続されれば良い。

＜第２素子層１０−２＞
図１，図３の平面図、および図４〜図８の断面図に示す第２素子層１０−２は、薄膜化された半導体層２１’の一主面（第１素子層１０−１側）に、ｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３を備えている。また半導体層２１’の一主面側には、これらのｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３を覆う絶縁膜２７’（断面図のみに図示）、および電極２９’がこの順に設けられ、さらに絶縁膜２７’を貫通する状態でコンタクト３１’が設けられている。

そして特に、半導体層２１’に、アクティブ領域２１ａ’と共に、接続領域２１ｃ’を有しているところが特徴的であり、第1素子層１０−１とは異なるところである。以下、これらの構成要素の詳細を説明する。

［半導体層２１’］
半導体層２１’は、薄膜半導体で構成され、アクティブ領域２１ａ’とともに接続領域２１ｃ’を有している。アクティブ領域２１ａ’および接続領域２１ｃ’は、周囲が絶縁性の素子分離領域２１ｂ’で囲まれた領域である。このうちアクティブ領域２１ａ’は、次に説明するｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３の一部を構成する。

一方、接続領域２１ｃ’は、半導体層２１’の一部を、アクティブ領域２１ａ’に対して孤立させた島状に金属化してなる領域であり、アクティブ領域２１ａ’に形成されるソース・ドレインＳ／Ｄ’と同様の構成であってよい。各接続領域２１ｃ’は、以降に説明する各電極２９’において、アクティブ領域２１ａ’の外側に引き出された一端側に重なる位置に、それぞれ独立した島状に設けられている。

したがって、第２素子層１０−２に１４本の電極２９’が設けられている本構成例の場合であれば、１４箇所の独立した各位置に、接続領域２１ｃ’が設けられていることになる。

このような半導体層２１’は、シリコン（Ｓｉ）を用いて構成されても良いがこれに限定されることはなく、ｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３に適する他の半導体材料で構成されていても良い。シリコン以外の材料としては、第1素子層１０−１を構成する半導体基板２１と同様の材料が例示される。このうち特に、ゲルマニウム（Ｇｅ）で構成された半導体層２１’を用いることにより、ｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３、の高性能化が図られる。

［ｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３］
ｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３は、アクティブ領域２１ａ’を用いて構成された素子である。これらの各ｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３は、第２素子層１０−２の一主面側を覆うゲート絶縁膜２３’（断面図のみに図示）と、これを介してアクティブ領域２１ａ’を横断する状態で配置されたゲート電極２５’とを備えている。

ここでゲート絶縁膜２３’は、ｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３のゲート絶縁膜２３と同様の高誘電体膜を用いて構成される。

一方、ゲート電極２５’は、例えば仕事関数を考慮してｐ型トランジスタに適する材料を選択して用いても良い。

これらのｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３においては、ゲート電極２５’を挟んだ両側に位置するアクティブ領域２１ａ’が、ソース・ドレインＳ／Ｄ’として構成され、隣接するトランジスタ同士でソース・ドレインＳ／Ｄ’を共有する構成である。このソース・ドレインＳ／Ｄ’は、ｐ型の領域であり金属化されていても良い。尚、ゲート電極２５’に重なるアクティブ領域２１ａ’は、チャネル領域となる部分であり、ｐ型化および金属化されずに半導体特性が保たれた領域として残されている。

尚、図４は、ｐ型トランジスタｐＴｒ１におけるゲート電極２５’の延設方向に沿った断面図である。また図５は、ｐ型トランジスタｐＴｒ２におけるゲート電極２５’の延設方向に沿った断面図である。これらの図に示されるように、各ゲート電極２５’は、素子分離領域２１ｂ’と重なる位置において当該ゲート電極２５’とのコンタクトが図れるように、アクティブ領域２１ａ’から素子分離領域２１ｂ’に重なる位置にまで、十分な長さで引き出されていることとする。

［絶縁膜２７’］
絶縁膜２７’は、第２素子層１０−２の一主面側において、ｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３を埋め込む状態で設けられており、表面平坦な平坦化絶縁膜として設けられている。この絶縁膜２７’は、第1素子層１０−１の積層絶縁膜２７に対して接合する状態で設けられている。

［電極２９’］
電極２９’は、先に説明した第1素子層１０−１側に設けられた対向電極２９に対して対向させた電極２９’であり、対向電極２９に対して１：１で接合された状態で、絶縁膜２７’の一主面側に複数設けられている。各電極２９’は、ゲート電極２５’の延設方向に沿って配線され、一端側がアクティブ領域２１ａ’に重ねて配置され、他端側が接続領域２１ｃ’に重ねて配置された状態で、アクティブ領域２１ａ’の両側にそれぞれ設けられている。

以上のような電極２９’は、各ｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３に対して６本ずつ配置される。すなわち、各ｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３において、各ゲート電極２５’の延設方向の両端部に一端部を重ねた状態で、２本の電極２９’がそれぞれ設けられる。また、各ｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３において、ゲート電極２５’脇のアクティブ領域２１ａ’、すなわちソース・ドレインＳ／Ｄ’に一端部を重ねたそれぞれ２本、合計４本の電極２９’が配置される。これにより、各ｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３について、合計６本の電極２９’が配置されることになる。ただし、中央に配置されたｐ型トランジスタｐＴｒ２は、ソース・ドレインＳ／Ｄ’を両側のｐ型トランジスタｐＴｒ１，ｐＴｒ３と共有している。このため、３つのｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３に対し合計１４本の電極２９’が配置された状態となっている。

またこれらの電極２９’は、一定の平面形状を有しており、ゲート電極２５’の配列方向に対しては一定間隔で規則的に配列されている。

以上のような各電極２９’は、絶縁膜２７’に対して埋め込まれた埋込電極として構成されており、絶縁膜２７’の一主面と同一の高さを保って配置されていることとし、例えば銅（Ｃｕ）によって構成されている。

［コンタクト３１’］
コンタクト３１’は、絶縁膜２７’を貫通する状態で設けられている。各コンタクト３１’は、ｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３におけるゲート電極２５’およびソース・ドレインＳ／Ｄ’と、電極２９’との間を接続する各部位うち、必要に応じた部位に対して選択的に設けられている。さらに各コンタクト３１’は、接続領域２１ｃ’を電極パッドとして用い、これに対して選択的に接続されている。すなわちまたコンタクト３１’は、接続領域２１ｃ’と電極２９’との間を接続する各部位のうち、必要に応じた部位に対しても選択的に設けられている。

このうち、ゲート電極２５’と電極２９’とを接続する部位とは、アクティブ領域２１ａ’の外側の素子分離領域２１ｂ’において、ゲート電極２５’と電極２９’が重ねて配置された６箇所である。また、ソース・ドレインＳ／Ｄ’と電極２９’とを接続する部位とは、アクティブ領域２１ａ’と電極２９’とが、ゲート電極２５’を介することなく重ねて配置される８箇所である。さらに、接続領域２１ｃ’と電極２９’とを接続する部位とは、接続領域２１ｃ’と電極２９’とが重ねて配置された１４箇所である。

これらの部位のうち、これらのｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３を用いて構成する回路に応じて必要とする部位に対して選択的に、絶縁膜２７’を貫通するコンタクト３１’が設けられている。つまり上述した各部位のうち、コンタクト３１’を設ける位置の選択により、ｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３および接続領域２１ｃ’と、電極２９’との接続状態が選択されているのである。そして、コンタクト３１’を設ける位置の選択により、電極２９’を介してのｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３と接続領域２１ｃ’との接続状態が選択されているのである。

例えば本半導体装置１では、ＮＡＮＤ回路の構成に２つのｐ型トランジスタｐＴｒ１，ｐＴｒ２を用いており、次のようにコンタクト３１’を設ける位置が選択されている。

まず図３、図４および図５を参照し、ｐ型トランジスタｐＴｒ１，ｐＴｒ２の各ゲート電極２５’を、それぞれ対向して配置されたｎ型トランジスタｎＴｒ１，ｎＴｒ２のゲート電極２５に接続させるように、選択された部位にコンタクト３１’を設ける。

また図３、図６〜図８を参照し、第1素子層１０−１のｎ型トランジスタｎＴｒ１，ｎＴｒ２における各ソース・ドレインＳ／Ｄを、それぞれ個別に接続領域２１ｃ’に接続させるように、選択された部位にコンタクト３１’を設ける。

＜配線層１１＞
配線層１１は、第２素子層１０−２の上部に設けられる。この配線層１１は、第２素子層１０−２側から順に、上部絶縁膜３５（断面図のみに図示）、上部コンタクト３７、配線３９を配置した構成であり、各構成要素の詳細は次のようである。

［上部絶縁膜３５］
上部絶縁膜３５は、第２素子層１０−２に接して設けられた層であり、第２素子層１０-２における半導体層２１’を挟んで絶縁膜２７’と反対側に設けられている。この上部絶縁膜３５は、半導体層２１’側から順にゲート絶縁膜２３’で用いたと同様の高誘電体膜からなる第１層３５ａと、この上部の保護膜特性を有する第２層３５ｂとの積層構造で構成されている。

［上部コンタクト３７］
上部コンタクト３７は、上部絶縁膜３５を貫通して設けられている。各上部コンタクト３７は、第２素子層１０−２における接続領域２１ｃ’またはアクティブ領域２１ａ’のソース・ドレインＳ／Ｄ’に接続する各部位のうち、必要に応じた部位に選択的に設けられている。ここでは例えばＮＡＮＤ回路の端子となる位置、およびＮＡＮＤ回路を構成する素子同士を接続するための端子となる位置に、選択的に上部コンタクト３７が設けられている。

［配線３９］
配線３９は、上部コンタクト３７に接続された状態で、上部絶縁膜３５の一主面側に設けられている。これらの配線３９は、ＮＡＮＤ回路におけるＶｄｄ端子、Ｖｓｓ端子、Ｖｇ１端子、Ｖｇ２端子、さらにはｐ型トランジスタｐＴｒ１，ｐＴｒ２のソース・ドレインＳ／Ｄ同士の接続配線として設けられており、これによってＮＡＮＤ回路が構成された状態となっている。

＜第１実施形態の構造による効果＞
以上のように構成された半導体装置１によれば、アクティブ領域２１ａ’と同一の半導体層２１’の一部を金属化した接続領域２１ｃ’を電極パッドとして用いている。このため、各接続領域２１ｃ’−電極２９’間および各ｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３―電極２９’間に、選択的にコンタクト３１’を配置することにより、ｐ型トランジスタｐＴｒ１，ｐＴｒ２，ｐＴｒ３の各部の電位を接続領域２１ｃ’に引き出すことができる。また、電極２９’には、ｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３の各部に接続された対向電極２９が接合されているため、これらの対向電極２９および電極２９’を介して、ｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３の各部の電位を接続領域２１ｃ’に引き出すことができる。

以上により、対向電極２９、電極２９’、および配線３９の引き回しのみによらずに、コンタクト３１’の配置の選択よって所望の回路を形成することができるようになる。この結果、半導体装置の小型化を図ることが可能となる。

ここで図１０〜図１２には、この半導体装置１においてのコンタクト３１，３１’の選択的な配置例を示した。

図１０は、第１実施形態の半導体装置１におけるゲート電極２５，２５’部分の接続構成例を示すＡ−Ａ’方向の断面図である。この図に示すように、第１実施形態の半導体装置１においては、コンタクト３１，３１’の配置の選択により、第1素子層１０−１のゲート電極２５、および第２素子層１０−２のゲート電極２５’をそれぞれ個別に配線３９にまで引き出すことができる。

また図１１は、第１実施形態の半導体装置１におけるソース・ドレインＳ／Ｄ，Ｓ／Ｄ’部分の接続構成例−１を示すＢ−Ｂ’方向の断面図である。この図に示すように、第１実施形態の半導体装置１においては、コンタクト３１，３１’の配置の選択により、第1素子層１０−１のソース・ドレインＳ／Ｄを、２つの配線３９に個別に引き出すことができる。

さらに図１２は、第１実施形態の半導体装置１におけるソース・ドレインＳ／Ｄ，Ｓ／Ｄ’部分の接続構成例−２を示すＢ−Ｂ’方向の断面図である。この図に示すように、第１実施形態の半導体装置１においては、コンタクト３１，３１’，３７の配置の選択により、第1素子層１０−１のソース・ドレインＳ／Ｄと、第２素子層１０−２のソース・ドレインＳ／Ｄ’を、それぞれ個別に配線３９にまで引き出すことができる。また、ここでの図示を省略したが、コンタクト３１，３１’，３７配置の選択により、第２素子層１０−２のソース・ドレインＳ／Ｄ’を、３つの配線３９に引き出すこともできる。

これにより、本第１実施形態では、コンタクト３１，３１’，３７配置の選択によりＮＡＮＤ回路を構成する場合を例示したが、本第１実施形態の適用は、これに限定されることはなく、ＮＯＲ、ＩＮＶＥＲＴＥＲを始め、フリップフロップ等、スタンダードセルと呼ばれるデジタル回路を基本の２次元、３次元構造で形成できることは言うまでもない。また、デジタル回路に限定されるものではなく、アナログ回路にも応用できる。以上は、以降に説明する実施形態でも同様である。

＜１−（２）製造方法＞
次に、第１実施形態の半導体装置の製造方法を図面に基づいて詳細に説明する。ここでは、＜第１素子層１０−１の製造工程＞、＜第２素子層１０−２の製造工程＞、および＜積層工程＞の順に説明を行う。

＜第１素子層１０−１の製造工程＞
図１３〜図１５は、第１素子層１０−１の製造工程を説明するための製造工程図であり、それぞれが半導体基板２１の一主面側の平面図と、この平面図におけるＢ１−Ｂ１’断面図およびＡ１−Ａ１’断面図である。これらの図に示すように、第１素子層１０−１は、次のようにして製造する。

先ず、図１３の製造工程図（その１）に示すように、半導体基板２１の一主面側に、アクティブ領域２１ａを囲む状態で溝型の素子分離領域２１ｂを形成する。また、アクティブ領域２１ａにｎ型のソース・ドレインＳ／Ｄを形成し、半導体基板２１を覆う状態でゲート絶縁膜２３を形成した後、この上部にゲート電極２５を形成する。尚、半導体基板２１に変えてＳＯＩ基板を用いる場合であれば、薄膜の半導体層に対してアクティブ領域２１ａおよび素子分離用域２１ｂを形成する。

次に図１４の製造工程図（その２）に示すように、ゲート電極２５を覆う状態で、半導体基板２１の一主面側に積層絶縁膜２７（断面図のみに図示）を成膜する。しかる後、この積層絶縁膜２７を貫通して、ゲート電極２５およびソース・ドレインＳ／Ｄに達する各コンタクト３１を必要に応じて選択された部位に形成する。

その後、図１５の製造工程図（その３）に示すように、さらに積層絶縁膜２７を積み増しした後、この積み増しした積層絶縁膜２７に対して埋込電極工程（いわゆるダマシン工程）を適用し、一部がコンタクト３１に接続された対向電極２９を形成する。この際、積層絶縁膜２７に溝を形成し、この溝内を埋め込む状態で電極材料膜を形成し、積層絶縁膜２７上の電極材料膜を除去することによって当該溝内のみに電極材料膜を残し、これを対向電極２９として形成する。

以上により、先に説明した第１素子層１０−１が得られる。尚、以上説明した第１素子層１０−１の製造は、予め設定された部位のうち選択された部位にのみコンタクト３１を形成すること、および対向電極２９を一定の形状で一定の間隔を保って形成すること以外は、特に工程順が制限されることはなく、通常の手順で行うことができる。例えば、コンタクト３１の形成と対向電極２９の形成には、デュアルダマシン工程を適用しても良い。

＜第２素子層１０−２の製造工程＞
図１６〜図１８は、第２素子層１０−２の製造工程を説明するための製造工程図であり、それぞれが半導体層２１’の一主面側の平面図と、この平面図におけるＢ１’−Ｂ１断面図およびＡ１’−Ａ１断面図である。これらの図に示すように、第２素子層１０−２は、次のようにして製造する。

先ず、図１６の製造工程図（その１）に示すように、半導体基板２０の一主面側に、アクティブ領域２１ａ’および接続領域２１ｃ’を囲む状態で、溝型の素子分離領域２１ｂ’を形成する。この際、素子分離領域２１ｂ’によって、アクティブ領域２１ａ’と独立した島状に接続領域２１ｃ’を形成する。また、アクティブ領域２１ａ’にｎ型のソース・ドレインＳ／Ｄ’を形成する。この際、ソース・ドレインＳ／Ｄ’の形成と同一工程で、アクティブ領域２１ａ’に対して独立した島状の接続領域２１ｃ’を金属化する。さらに半導体基板２０を覆う状態でゲート絶縁膜２３’（断面図のみに図示）を形成した後、この上部にゲート電極２５’を形成する。

尚、半導体基板２０に変えてＳＯＩ基板を用いても良い。この場合、薄膜の半導体層に対してアクティブ領域２１ａ’、素子分離用域２１ｂ’、接続領域２１ｃ’、およびソース・ドレインＳ／Ｄ’を形成し、この上部にゲート絶縁膜２３’およびゲート電極２５’を形成する。

次に、図１７の製造工程図（その２）に示すように、ゲート電極２５’を覆う状態で、半導体基板２０の一主面側に絶縁膜２７’（断面図のみに図示）を成膜する。しかる後、この絶縁膜２７’を貫通してゲート電極２５’およびソース・ドレインＳ／Ｄ’に達する各コンタクト３１’を、必要に応じて選択された部位に形成する。

その後、図１８の製造工程図（その３）に示すように、さらに絶縁膜２７’を積み増しした後、この絶縁膜２７’に対して埋込電極工程（いわゆるダマシン工程）を適用して電極２９’を形成する。この際、絶縁膜２７’に溝を形成し、この溝内を埋め込む状態で電極材料膜を形成し、絶縁膜２７’上の電極材料膜を除去することによって当該溝内のみに電極材料膜を残し、これを電極２９’として形成する。特にここでは、一定の形状の電極２９’を、一定の間隔を保って上述した第１素子層の対向電極に対応させて形成することが重要である。

以上により、先に説明した第２素子層１０−２が得られる。尚、以上説明した第２素子層１０−２の製造は、接続領域２１ｃ’を形成すること、および予め設定された部位のうち選択された部位にのみコンタクト３１’を形成すること、および電極２９’を一定の形状で一定の間隔を保って形成すること以外は、通常の手順で行うことができる。例えば、コンタクト３１’の形成と電極２９’の形成には、デュアルダマシン工程を適用しても良い。

＜積層工程＞
図１９〜図２１は、第１素子層１０−１と第２素子層１０−２との積層工程を説明するための積層工程図であり、それぞれが先の平面図におけるＡ１−Ａ１’断面図に対応している。これらの図に示すように、第１素子層１０−１と第２素子層１０−２との積層工程は、次のように行う。

先ず、図１９の積層工程図（その１）に示すように、第１素子層１０−１における対向電極２９と、第２素子層１０−２における電極２９’とが向かい合うように、第１素子層１０−１と第２素子層１０−２とを対向配置する。この際、対向電極２９と電極２９’とが１：１で対応するように、第１素子層１０−１と第２素子層１０−２との位置合わせを行なう。この状態で、第１素子層１０−１の対向電極２９と、第２素子層１０−２の電極２９’とを接合させる。また第１素子層１０−１の積層絶縁膜２７と、第２素子層１０−２の絶縁膜２７’とを接合させ、第１素子層１０−１と第２素子層１０−２とを貼り合わせる。

貼り合せは、４００℃程度の熱をかけて、対向電極２９−電極２９’間を金属間接合（例えば（ＣｕｔｏＣｕ）させる。また、積層絶縁膜２７−絶縁膜２７’間の接合には、脱水縮合を利用した、プラズマ接合等を適用する。

尚、貼り合せ面において、対向電極２９と電極２９’とは、同一寸法および同一形状で１：１で対応しているが、それぞれの電極を形成する際の加工バラツキ精度、および貼合せの際の位置合わせにおけるアライメント精度に応じて、対向電極２９と電極２９’との接合部の寸法が大小するのは言うまでもない。これは以降の実施例も同じである。

次に図２０の積層工程図（その２）に示すように、第２素子層１０−２の半導体基板２０を、その露出面側から接続領域２１ｃ’が露出するまで削り、第２素子層１０−２側の半導体基板２０を薄膜化した半導体層２１’を形成する。この際、半導体基板２０に変えてＳＯＩ基板を用いている場合であれば、ＳＯＩ基板における絶縁性基板部分を剥離することにより、薄膜の半導体層のみを残せば良い。

その後、図２１の積層工程図（その３）に示すように、第２素子層１０−２の半導体層２１’上に、配線層１１を形成する。この場合、ゲート絶縁膜２３’と同様の高誘電体膜からなる第１層３５ａと、この上部の保護膜特性を有する第２層３５ｂとを順に成膜し、積層構造の上部絶縁膜３５を形成する。次いで、この上部絶縁膜３５を貫通して、接続領域２１ｃ’およびここでは図示されていないソース・ドレインＳ／Ｄ’に達する各上部コンタクト３７を、必要に応じて選択された部位に形成する。

またさらに上部絶縁膜３５上に、上部コンタクト３７に接続された配線３９を形成し、半導体装置１を完成させる。

＜第１実施形態の製造方法による効果＞
以上のような製造方法によれば、先に説明した構成の半導体装置１を作製することができる。また、第１素子層１０−１の対向電極２９と、第２素子層１０−２の電極２９’とが、一定の形状で一定の間隔を保って形成されるため、高さが一定に保たれた対向電極２９および電極２９’を形成することができる。例えばこれらの対向電極２９および電極２９’の形成に埋込電極工程を適用した場合、電極材料膜の除去膜厚がばらつくことが防止され、これによって高さが一定に保たれた対向電極２９および電極２９’が形成されるのである。この結果、第１素子層１０-１と第２素子層１０−２とを積層させて貼り合わせる際、密着性が向上して、第１素子層１０-１と第２素子層１０−２との接合強度を確保することが可能になる。

≪第２実施形態≫［３層以上の積層構造例］
＜２−（１）構造＞
図２２は、第２実施形態の半導体装置の概略構成を示す平面図である。また図２３は、図２２のＡ−Ａ１’断面図である。これらの図に示す第２実施形態の半導体装置２は、第1素子層１０−１〜第４素子層１０−４までの４つの素子層を積層させた３次元構造の半導体装置である。

この半導体装置２が、第１実施形態の半導体装置との異なるところは、第２素子層１０−２よりも上部に、中間層１３−１，１３−２，（断面図のみに図示）を介して第３素子層１０−３および第４素子層１０−４を積層させているところにある。このため、第１素子層１０−１の上部には、第２素子層１０−２、中間層１３−１、第３素子層１０−３、中間層１３−２、第４素子層１０−４、および配線層１１がこの順に積層された構成となっている。

以下、第１素子層１０−１側から順に、各構成要素の詳細を説明する。尚、第１実施形態と同一の構成要素には同一の符号を付し重複する説明は省略する。

＜第１素子層１０−１，第２素子層１０−２＞
第１素子層１０−１および第２素子層１０−２は、第１実施形態で説明したと同様の構成であり、第１実施形態で説明したと同様に積層されている。

＜中間層１３−１＞
中間層１３−１は、第２素子層１０−２と第３素子層１０−３との間に配置されている。この中間層１３−１は、第２素子層１０−２側から、中間絶縁膜４１、中間コンタクト４３、中間電極４５を配置した構成であり、各構成要素の詳細は次のようである。

［中間絶縁膜４１］
中間絶縁膜４１は、第２素子層１０−２と第３素子層１０−３とに接して設けられた層であり、第２素子層１０-２における半導体層２１’を覆って設けられている。この中間絶縁膜４１は、第２素子層１０-２における半導体層２１’側から順に、ゲート絶縁膜２３’と同様の高誘電体膜からなる第１層４１ａと、この上部の層間絶縁性を有する第２層４１ｂとの積層構造で構成されている。

［中間コンタクト４３］
中間コンタクト４３は、中間絶縁膜４１を貫通して設けられている。各中間コンタクト４３は、第２素子層１０−２における接続領域２１ｃ’、およびここでは図示されないアクティブ領域２１ａ’のソース・ドレインＳ／Ｄ’に接続する各部位のうち、必要に応じた部位に選択的に設けられている。

［中間電極４５］
中間電極４５は、次に説明する第３素子層１０−３に設けられた電極２９’に対して対向した配置された電極であり、電極２９’に対して１：１で接合された状態で、中間絶縁膜４１の一主面側に複数設けられている。各中間電極４５の形状および配置状態は、第１素子層１０−１の対向電極２９の形状および配置状態と同様であって良い。すなわち、中間電極４５は、一定の平面形状を有しており、ゲート電極２５の配列方向に対しては一定間隔で規則的に配列されている。

以上のような各中間電極４５は、中間絶縁膜４１に対して埋め込まれた埋込電極として構成されており、中間絶縁膜４１の一主面と同一の高さを保って配置されていることとし、例えば銅（Ｃｕ）によって構成されている。

＜第３素子層１０−３＞
第３素子層１０−３は、第２素子層１０−２と同様に構成された層であり、半導体層２１’、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３、絶縁膜２７’電極２９’、およびコンタクト３１’を備えている。そして、半導体層２１’に接続領域２１ｃ’が設けられており、コンタクト３１’が必要に応じて選択された部位に設けられているところが特徴的である。ただし、この第３素子層１０−３に備えられたトランジスタＴｒ１，Ｔｒ２，Ｔｒ３は、第２素子層１０−２と同様の導電型である必要はなく、ｎ型であってもｐ型であっても良い。この場合、この第３素子層１０−３を構成する各構成要素の材質が適宜選択されていることとする。

この第３素子層１０−３は、中間層１３−１における中間電極４５に対して、電極２９’を１：１で接合させた状態で、中間層１３−１の一主面側に配置されている。

＜中間層１３−２＞
中間層１３−２は、第３素子層１０−３と第４素子層１０−４との間に配置されている。この中間層１３−２は、先に説明した中間層１３−１と同様の構成であり、第３素子層１０−３側から、中間絶縁膜４１、中間コンタクト４３、中間電極４５を配置した構成である。

＜第４素子層１０−４＞
第４素子層１０−４は、第２素子層１０−２と同様に構成された層であり、半導体層２１’、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３、絶縁膜２７’、電極２９’、およびコンタクト３１’を備えている。そして、半導体層２１’に接続領域２１ｃ’が設けられており、コンタクト３１’が必要に応じて選択された部位に設けられているところが特徴的である。ただし、この第４素子層１０−４に備えられたトランジスタＴｒ１，Ｔｒ２，Ｔｒ３は、第２素子層１０−２と同様の導電型である必要はなく、ｎ型であってもｐ型であっても良い。この場合、この第４素子層１０−４を構成する各構成要素の材質が適宜選択されていることとする。

この第４素子層１０−４は、中間層１３−２における中間電極４５に対して、電極２９’を１：１で接合させた状態で、中間層１３−２の一主面側に配置されている。

＜配線層１１＞
配線層１１は、第１実施形態で説明したと同様の構成であり、第１実施形態で説明したと同様に積層されている。ただしここでは、第４素子層１０−４の上部に配置されている。

以上のような構成の半導体装置２では、第２素子層１０−２および第３素子層１０−３を構成する各半導体層２１’の両面に、絶縁膜２７’，４１、電極２９’，４５、およびコンタクト３１’，４３が設けられた構成となる。

＜第２実施形態の構造による効果＞
以上のように構成された半導体装置２であっても、各素子層１０−１〜１０−４において、アクティブ領域２１ａ’と同一の半導体層２１’の一部を金属化した接続領域２１ｃ’を電極パッドとして用いている。このため３層以上の複数の素子層を積層した構成においても、第１実施形態と同様に各層のトランジスタの各部の電位を最上層（第４素子層１０−４）の接続領域２１ｃ’にまで引き出すことができる。この結果、各素子層１０−１〜１０−４の対向電極２９、電極２９’、および配線３９の引き回しのみによらずに、コンタクト３１’の配置の選択よって所望の回路を形成することができるようになる。この結果、半導体装置の小型化を図ることが可能となる。

＜２−（２）製造方法＞
次に、第２実施形態の半導体装置の製造方法を図２４〜図３１の積層工程図に基づいて詳細に説明する。

先ず、図２４の積層工程図（その１）に示すように、第１素子層１０−１と第２素子層１０−２とを位置合わせした状態で積層する。次に、図２５の積層工程図（その２）に示すように、第２素子層１０−２の半導体基板２０を薄膜化した半導体層２１’を形成する。以上までは、第１実施形態における半導体装置の製造と同様に行う。

次いで、図２６の積層工程図（その３）に示すように、第２素子層１０−２の半導体層２１’上に、ゲート絶縁膜２３’と同様の高誘電体膜からなる第１層４１ａと、この上部の層間絶縁特性を有する第２層４１ｂとを順に成膜し、積層構造の中間絶縁膜４１を形成する。次いで、この中間絶縁膜４１を貫通して、接続領域２１ｃ’およびここでは図示されていないソース・ドレインＳ／Ｄ’に達する各中間コンタクト４３を、必要に応じて選択された部位に形成する。

さらに、第２層４１ｂを積み増し成膜した後、この第２層４１ｂに対して埋込電極工程（いわゆるダマシン工程）を適用して中間電極４５を形成する。特にここでは、一定の形状の中間電極４５を、一定の間隔を保って形成することが重要である。

以上により、先に説明した中間層１３−１が得られる。尚、中間層１３−１の形成は、予め設定された部位のうち選択された部位にのみ中間コンタクト４３を形成すること、および中間電極４５を一定の間隔を保って形成すること以外は、特に工程順が制限されることはなく、通常の手順で行うことができる。例えば、中間コンタクト４３の形成と中間電極４５の形成には、デュアルダマシン工程を適用しても良い。

その後、図２７の積層工程図（その４）に示すように、中間層１３−１における中間電極４５の形成面に、第３素子層１０−３を積層させる。第３素子層１０−３の製造工程は、第１実施形態で説明した第２素子層１０−２の製造工程と同様に行われる。また、中間層１３−１に対する第３素子層１０−３の積層は、第１実施形態で説明した第１素子層１０−１に対する第２素子層１０−２の積層と同様に行われ、中間層１３−１の中間電極４５と第３素子層１０−３の電極２９’とを１：１で接合させる。

次に、図２８の積層工程図（その５）に示すように、第３素子層１０−３の半導体基板２０を、その露出面側から接続領域２１ｃ’が露出するまで削り、第３素子層１０−３側の半導体基板２０を薄膜化した半導体層２１’を形成する。

さらに図２９の積層工程図（その６）に示すように、第３素子層１０−３の半導体層２１’上に、中間層１３−２を形成する。中間層１３−２の形成は、先に図２６を用いて説明した中間層１３−１の形成と同様に行う。

その後、図３０の積層工程図（その７）に示すように、中間層１３−２における中間電極４５の形成面に、第３素子層１０-３と同様にして第４素子層１０−４を積層させる。

しかる後、図３１の積層工程図（その８）に示すように、第４素子層１０−４の半導体基板２０を、その露出面側から接続領域２１ｃ’が露出するまで削り、第４素子層１０−４側の半導体基板２０を薄膜化した半導体層２１’を形成する。

尚、４層以上の素子層を積層させる場合であれば、さらに増加させる素子層の数だけ図２９〜図３１の工程を繰り返し行うことで、任意の積層数で素子層を積層させることができる。

その後は、図２３に示したように、第４素子層１０−４上に配線層１１を形成し、半導体装置２を完成させる。

＜第２実施形態の製造方法による効果＞
以上のような製造方法によれば、先に説明した構成の半導体装置２を作製することができる。また、第１素子層１０−１の対向電極２９、第２素子層１０−２〜第４素子層１０−４の電極２９’、および中間層１３−１，１３−２の中間電極４５が、一定の形状で一定の間隔を保って形成されるため、高さが一定に保たれた対向電極２９、電極２９’、および中間電極４５を形成することができる。この結果、第１素子層１０-１と第２素子層１０−２、および各素子層１０−３〜１０−４と中間層１３−１，１３−２を積層させて貼り合わせる際、密着性が向上してこれらの層の接合強度を確保することが可能になる。

≪第３実施形態≫［支持基板を用いた積層構造例（ＮＡＮＤ回路を含む）］
＜３−（１）構造＞
図３２は、第３実施形態の半導体装置の概略構成を示す平面図である。この図に示す第３実施形態の半導体装置３は、第1素子層１０−１’〜第４素子層１０−４までの４層を積層させた３次元構造の半導体装置についての、もう一つの構成である。

この半導体装置３が、第２実施形態の半導体装置との異なるところは、支持基板１５の上部に第1素子層１０−１’〜第４素子層１０−４が積層されているところ、および第１素子層１０−１’の構成にあり、他の構成は第２実施形態の半導体装置と同様である。

以下、半導体装置３の詳細な構成を、デジタル回路の一例としてＮＡＮＤ回路を備えた半導体装置に適用した場合を例示して説明する。ここでは、先の図３２の平面図、およびこの平面図におけるＡ１−Ａ１’，Ｂ１−Ｂ１’，Ｂ２−Ｂ２’の各部の断面図（図３３〜図３５）を参照し、第２実施形態の半導体装置とは異なる構成の支持基板１５および第１素子層１０−１’の構成を説明する。尚、図３６は、この半導体装置３に形成されるＮＡＮＤ回路の等価回路図である。

＜支持基板１５＞
支持基板１５は、第1素子層１０−１’〜第４素子層１０−４が搭載される基板である。この支持基板１５は、第１素子層１０−１’〜第４素子層１０−４が搭載される面側の絶縁性が確保されていれば良く、材質が限定さえることはない。例えば、半導体基板や金属基板の表面を絶縁膜で覆ったものであっても良い。

＜第１素子層１０−１’＞
第１素子層１０−１’が、先に説明した第１実施形態および第２実施形態の第１素子層と異なるところは、半導体基板に換えて半導体層２１’が用いられており、第２素子層１０-２〜第４素子層１０-４と同様に構成された層となっているところである。すなわち第１半導体層１０−１’は、半導体層２１’、ｎ型トランジスタｎＴｒ１，ｎＴｒ２，ｎＴｒ３、絶縁膜２７’、電極２９’、およびコンタクト３１’を備えている。

また半導体層２１’には、接続領域２１ｃ’が設けられており、コンタクト３１’が必要に応じて選択された部位に設けられているところが特徴的である。

このような第１素子層１０−１’は、支持基板１５側に電極２９’を向けた状態で支持基板１５に対向して配置されている。

またこのような第１素子層１０−１’と第２素子層１０-２との間には、中間層１３−１が配置されている。このため、支持基板１５の上部には、第１素子層１０−１’、中間層１３−１、第２素子層１０−２、中間層１３−２、第３素子層１０−３、中間層１３−３、第４素子層１０−４、および配線層１１がこの順に積層された構成となっている。

以上のような構成の半導体装置３においては、図３３〜図３５の各断面図に示すように、各層に設けたコンタクト３１’、中間コンタクト４３、および上部コンタクト３７を、必要に応じて選択的に配置することにより、図３６のＮＡＮＤ回路が構成される。尚、ここでは、第１素子層１０−１’および第３素子層１０−３にはｎ型トランジスタｎＴｒを設け、第２素子層１０−２および第４素子層１０−４にはｐ型トランジスタｐＴｒを設けた。

＜第３実施形態の構造による効果＞

以上のように構成された半導体装置３であっても、各素子層１０−１’〜１０−４において、アクティブ領域２１ａ’と同一の半導体層２１’の一部を金属化した接続領域２１ｃ’を電極パッドとして用いている。このため３層以上の複数の素子層を積層した構成においても、第１実施形態と同様に、各層のトランジスタの各部の電位を最上層（第４素子層１０−４）の接続領域２１ｃ’にまで引き出すことができる。この結果、各素子層１０−１’〜１０−４の電極２９’および配線３９の引き回しのみによらずに、コンタクト３１’，３７の配置の選択よって所望の回路を形成することができるようになる。この結果、半導体装置の小型化を図ることが可能となる。

＜３−（２）製造方法＞
次に、第３実施形態の半導体装置の製造方法を図３７〜図４０の積層工程図に基づいて詳細に説明する。

先ず、図３７の積層工程図（その１）に示すように、支持基板１５の一主面側に、第１素子層１０−１’を積層させる。ここでは、第１素子層１０−１’の電極２９’側に支持基板１５を貼り合わせる。尚、第１素子層１０−１’の製造工程は、第１実施形態における第２素子層の形成工程と同様に行なわれる。

次に、図３８の積層工程図（その２）に示すように、第１素子層１０−１’の半導体基板２０を薄膜化した接続領域２１ｃ’を露出させ、半導体基板２０を薄膜化した半導体層２１’を形成する。

次いで、図３９の積層工程図（その３）に示すように、第１素子層１０−１’において接続領域２１ｃ’を露出させた半導体層２１’上に、中間層１３−１を形成する。中間層１３-１の形成は、第２実施形態において図２６を用いて説明したと同様に行う。

その後、図４０の積層工程図（その４）に示すように、同様の手順を繰り返すことにより、中間層１３−１上に、第２素子層１０−２、中間層１３−２、第３素子層１０−３、中間層１３−３、第４素子層１０−４までを積層する。そして、第４素子層１０−４の半導体基板２０を薄膜化して接続領域２１ｃ’を露出させた半導体層２１’を形成する。

以上の後には、図３３に示したように、第４素子層１０−４上に配線層１１を形成し、半導体装置３を完成させる。

＜第３実施形態の製造方法による効果＞
以上のような製造方法によれば、先に説明した構成の半導体装置３を作製することができる。また、第１素子層１０−１’〜第４素子層１０−４の電極２９’、および中間層１３−１，１３−２，１３−３の中間電極４５が、一定の形状で一定の間隔を保って形成されるため、高さが一定に保たれた電極２９’、および中間電極４５を形成することができる。この結果、各中間層１３−１〜１３−３に対して、各素子層１０-２〜１０−４をそれぞれ積層させて貼り合わせる際、密着性が向上してこれらの層の接合強度を確保することが可能になる。

≪第４実施形態≫［固体撮像装置に適用した積層構造例］
図４１は、本技術を適用した第４実施形態の固体撮像装置の断面図である。この図に示す固体撮像装置４は、撮像基板５０に対して、複数の素子層１０−１’〜１０−３を積層させた構成である。素子層１０−１’〜１０−３の積層構成は、一例として第３実施形態の積層構成を適用した場合を図示した。このため素子層１０−１’〜１０−３の積層構成についての説明は省略し、撮像基板５０の構成を説明する。

＜撮像基板５０＞
撮像基板５０は、例えば半導体基板５１を備え、この内部に不純物領域で構成された光電変換部５３とフローティングディフュージョン５５とを有している。また半導体基板５１における受光面と逆側の一主面上には、転送トランジスタ５７や、ここでの図示を省略した他のトランジスタおよび配線が形成され、これらが絶縁膜５９で覆われている。一方、半導体基板５１の受光面側には、光電変換部５３に対して光を集光させるためのマイクロレンズ６１が設けられている。

このような構成の撮像基板５０における絶縁膜５９側に、先に説明した第１素子層１０−１’、中間層１３−１、…配線層１１がこの順に積層された構成であり、これらの積層体によって例えば撮像用の駆動回路が構成されている。尚、この積層構成は、第３実施形態の積層構成に限定されることはなく、第１実施形態の積層構成や第２実施形態の積層構成を適用しても良い。

またここでの図示は省略したが、この駆動回路は、撮像基板５０における絶縁膜５９を貫通して設けられたコンタクトによって、第１素子層１０-１’の電極２９’に接続されていることとする。

＜第４実施形態の構造による効果＞
このような構成の固体撮像装置４においては、撮像基板５０を支持基板とし、この上部に先に説明した構成の第１素子層１０−１’、中間層１３−１、…および配線層１１が積層された構成である。したがって、駆動回路などが形成されたこれらの積層体の小型化を図ることが可能であるため、この積層体（半導体装置）を備えた固体撮像装置４の小型化が達成される。

≪第５実施形態≫［ＦＩＮ構造に適用した積層構成例］
＜５−（１）構造＞
図４２は、第５実施形態の半導体装置の概略構成を示す平面図である。この図に示す第５実施形態の半導体装置５は、本技術をｆｉｎ構造の半導体素子を備えた構成に適用した例であり、ｆｉｎ構造の半導体素子を備えた第1素子層５０−１と第２素子層５０−２と積層させた３次元構造の半導体装置である。図４３には、第1素子層５０−１における素子形成面側の平面図を示す。図４４には、第２素子層５０-２における素子形成面側の平面図を示す。これらの図に示す第1素子層５０-１と第２素子層５０−２とは、それぞれにおける半導体素子の形成面を向かい合わせた状態で貼り合わせられており、第1素子層５０−１と第２素子層５０−２との間の半導体素子の接続状態に特徴がある。

以下、半導体装置５の詳細な構成を、先の図４２〜図４４の平面図、およびこれらの平面図におけるＡ−Ａ’，Ｂ−Ｂ’,Ｃ１−Ｃ１’，Ｃ２−Ｃ２’の各部の断面図（図４５〜図４８）を参照して説明する。説明は、＜第1素子層５０−１＞、＜第２素子層５０−２＞、およびこれらの積層体の外側に設けられた＜配線層１１＞の順に行う。尚、先の実施形態と同一の構成要素には同一の符号を付し、重複する説明は省略する。

＜第1素子層５０−１＞
図４２，図４３の平面図、および図４５〜図４８の断面図に示す第1素子層５０−１は、支持基板１５の一主面にｎ型トランジスタｎＴｒ１，ｎＴｒ２を備えている。また支持基板１５の一主面側には、これらのｎ型トランジスタｎＴｒ１，ｎＴｒ２を覆う積層絶縁膜２７（断面図のみに図示）、および対向電極２９がこの順に設けられ、さらに積層絶縁膜２７を貫通する状態でコンタクト３１が設けられている。これらの各構成要素の詳細は、次のようである。

［支持基板１５］
支持基板１５は、ｎ型トランジスタｎＴｒ１，ｎＴｒ２が搭載される基板である。この支持基板１５は、ｎ型トランジスタｎＴｒ１，ｎＴｒ２が搭載される面側の絶縁性が確保されていれば良く、材質が限定されることはない。例えば、半導体基板や金属基板の表面を絶縁膜で覆ったものであっても良い。

［ｎ型トランジスタｎＴｒ１，ｎＴｒ２］
ｎ型トランジスタｎＴｒ１，ｎＴｒ２は、半導体層をパターニングしてなる複数条のアクティブ領域７１ａを用いて構成された素子である。これらの各ｎ型トランジスタｎＴｒ１，ｎＴｒ２は、このアクティブ領域７１ａを覆うゲート絶縁膜２３（断面図のみに図示）と、これを介してアクティブ領域７１ａを横断する状態で配置されたゲート電極２５とを備えている。このため、これらのｎ型トランジスタｎＴｒ１，ｎＴｒ２は、ゲート電極２５が対向して配置されるアクティブ領域７１ａの３面にチャネルが形成されるトリゲート型のトランジスタとなる。

ここでアクティブ領域７１ａを構成する半導体層、ゲート絶縁膜２３、およびゲート電極２５は、他の実施形態と同様に、ｎ型トランジスタに適する材料を用いて構成されている。

これらの各ｎ型トランジスタｎＴｒ１，ｎＴｒ２においては、ゲート電極２５を挟んだ両側に位置するアクティブ領域７１ａが、ソース・ドレインＳ／Ｄとして構成され（図４３，図４７）、隣接するトランジスタ同士でソース・ドレインＳ／Ｄを共有する構成である。これらのソース・ドレインＳ／Ｄは、ｎ型の領域であり金属化されていても良い。尚、ゲート電極２５に重なるアクティブ領域７１ａは、チャネル領域となる部分であり、ｎ型化および金属化されずに半導体特性が保たれた領域として残されている。

また、各ソース・ドレインＳ／Ｄには、ゲート電極２５に対して並列に配置されたソース・ドレイン電極６９が接続されている。これらのソース・ドレイン電極６９は、金属材料で構成された導電性の良好なものである。

尚、図４５は、ｎ型トランジスタｎＴｒ１におけるゲート電極２５の延設方向に沿った断面図である。この図に示されるように、各ゲート電極２５は、アクティブ領域７１ａと重なることの無い位置において、当該ゲート電極２５とのコンタクトが図れるように、アクティブ領域７１ａから外れる位置にまで、十分な長さで引き出されていることとする。

また、上述したアクティブ領域７１ａを構成する半導体層は、支持基板１５が半導体基板で構成される場合において、この半導体基板の表面層で構成された層としても良い。この場合、半導体基板の表面層（半導体層）が、凸条のアクティブ領域７１ａとしてパターニングされ、アクティブ領域７１ａの下部における半導体基板の表面が絶縁膜で覆われた構成とすれば良い。

［積層絶縁膜２７］
積層絶縁膜２７は、支持基板１５の一主面側において、ｎ型トランジスタｎＴｒ１，ｎＴｒ２を埋め込む状態で設けられており、表面平坦な平坦化絶縁膜として設けられている。この積層絶縁膜２７は、以降に説明する第２素子層５０−２の絶縁膜２７’と接合する状態で設けられている。

［対向電極２９］
対向電極２９は、第１実施形態と同様のものであり、一定間隔で規則的に配列されており、積層絶縁膜２７に対して埋め込まれた埋込電極として構成されている。

［コンタクト３１］
コンタクト３１は、第１実施形態と同様のものであり、ｎ型トランジスタｎＴｒ１，ｎＴｒ２を用いて構成する回路に応じて必要とする部位に対して選択的に、積層絶縁膜２７を貫通する状態で設けられている。ただし、ソース・ドレインＳ／Ｄに対するコンタクト３１接続は、ソース・ドレイン電極６９を介してなされる。

＜第２素子層５０−２＞
図４２，図４４の平面図、および図４５〜図４８の断面図に示す第２素子層５０−２は、配線層１１の一主面にｐ型トランジスタｐＴｒ１，ｐＴｒ２を備えている。また配線層１１の一主面側には、これらのｐ型トランジスタｐＴｒ１，ｐＴｒ２を覆う絶縁膜２７’（断面図のみに図示）、および電極２９’がこの順に設けられ、さらに絶縁膜２７’を貫通する状態でコンタクト３１’が設けられている。

そして特に、ｐ型トランジスタｐＴｒ１，ｐＴｒ２の外側に、接続領域７１ｃ’を有しているところが特徴的であり、第1素子層５０−１とは異なるところである。以下、これらの構成要素の詳細を説明する。

［ｐ型トランジスタｐＴｒ１，ｐＴｒ２］
ｐ型トランジスタｐＴｒ１，ｐＴｒ２は、半導体層をパターニングしてなる複数条のアクティブ領域７１ａ’を用いて構成された素子である。これらの各ｐ型トランジスタｐＴｒ１，ｐＴｒ２は、このアクティブ領域７１ａ’を覆うゲート絶縁膜２３’（断面図のみに図示）と、これを介してアクティブ領域７１ａ’を横断する状態で配置されたゲート電極２５’とを備えている。このため、これらのｐ型トランジスタｐＴｒ１，ｐＴｒ２は、ゲート電極２５’が対向して配置されるアクティブ領域７１ａ’の３面にチャネルが形成されるトリゲート型のトランジスタとなる。

ここでアクティブ領域７１ａ’を構成する半導体層、ゲート絶縁膜２３’、およびゲート電極２５’は、他の実施形態と同様に、ｐ型トランジスタに適する材料を用いて構成されている。

これらの各ｐ型トランジスタｐＴｒ１，ｐＴｒ２においては、ゲート電極２５’を挟んだ両側に位置するアクティブ領域７１ａ’が、ソース・ドレインＳ／Ｄ’として構成され、隣接するトランジスタ同士でソース・ドレインＳ／Ｄ’を共有する構成である。これらのソース・ドレインＳ／Ｄ’は、ｐ型の領域であり金属化されていても良い。尚、ゲート電極２５’に重なるアクティブ領域７１ａ’は、チャネル領域となる部分であり、ｐ型化および金属化されずに半導体特性が保たれた領域として残されている。

また、各ソース・ドレインＳ／Ｄ’には、ゲート電極２５’に対して並列に配置されたソース・ドレイン電極６９’が接続されている。これらのソース・ドレイン電極６９’は、金属材料で構成された導電性の良好なものである。

尚、図４５は、ｐ型トランジスタｐＴｒ１におけるゲート電極２５’の延設方向に沿った断面図である。この図に示されるように、各ゲート電極２５’は、アクティブ領域７１ａ’と重なることの無い位置において、当該ゲート電極２５’とのコンタクトが図れるように、アクティブ領域７１ａ’から外れる位置にまで、十分な長さで引き出されていることとする。

［接続領域７１ｃ’］
接続領域７１ｃ’は、第２素子層５０−２に特有のものであり、アクティブ領域７１ａ’と同様の半導体層をパターニングしてなる部分である。これらの接続領域７１ｃ’は、アクティブ領域７１ａ’とは独立した島状にパターニングされた半導体層を、金属化してなる領域であって、アクティブ領域７１ａ’に形成されるソース・ドレインＳ／Ｄ’と同様の構成であってよい。各接続領域７１ｃ’は、アクティブ領域７１ａ’の外側において、以降に説明する各電極２９’の一端側に重なる位置に、それぞれ独立した島状に設けられている。

したがって、第２素子層５０−２に１０本の電極２９’が設けられている本構成例の場合であれば、１０箇所の独立した各位置に、接続領域７１ｃ’が設けられていることになる。

また図４８の断面図に示すように、これらの接続領域７１ｃ’上には、ソース・ドレイン電極６９’と同一層で構成された接続電極６９ｃ’が設けられていても良い。

［絶縁膜２７’］
絶縁膜２７’は、配線層１１の一主面側において、ｐ型トランジスタｐＴｒ１，ｐＴｒ２を埋め込む状態で設けられており、表面平坦な平坦化絶縁膜として設けられている。この絶縁膜２７’は、第1素子層５０−１の積層絶縁膜２７に対して接合する状態で設けられている。

［電極２９’］
電極２９’は、第１実施形態と同様のものであり、一定間隔で規則的に配列されており、絶縁膜２７’に対して埋め込まれた埋込電極として構成されている。

［コンタクト３１’］
コンタクト３１’は、第１実施形態と同様のものであり、ｐ型トランジスタｐＴｒ１，ｐＴｒ２を用いて構成する回路に応じて必要とする部位に対して選択的に、絶縁膜２７’を貫通する状態で設けられている。

＜配線層１１＞
配線層１１は、他の実施形態と同様のものであり、第２素子層５０−２側から、上部絶縁膜３５（断面図のみに図示）、上部コンタクト３７、配線３９を配置した構成である。

＜第５実施形態の構造による効果＞
以上のように構成された半導体装置５であっても、アクティブ領域７１ａ’と同一の半導体層の一部を金属化した接続領域７１ｃ’を電極パッドとして用いている。このため、各接続領域７１ｃ’−電極２９’間および各ｐ型トランジスタｐＴｒ１，ｐＴｒ２―電極２９’間に、選択的にコンタクト３１’を配置することにより、ｐ型トランジスタｐＴｒ１，ｐＴｒ２の各部の電位を接続領域７１ｃ’に引き出すことができる。また、電極２９’には、ｎ型トランジスタｎＴｒ１，ｎＴｒ２の各部に接続された対向電極２９が接合されているため、これらの対向電極２９および電極２９’を介して、ｎ型トランジスタｎＴｒ１，ｎＴｒ２の各部の電位を接続領域７１ｃ’に引き出すことができる。

この結果、第１実施形態と同様に、対向電極２９、電極２９’、および配線３９の引き回しのみによらずに、コンタクト３１，３１’，３７の配置の選択よって所望の回路を形成することができるようになる。この結果、半導体装置の小型化を図ることが可能となる。

＜５−（２）製造方法＞
次に、第５実施形態の半導体装置の製造方法を図面に基づいて詳細に説明する。ここでは、＜第１素子層５０−１の製造工程＞、＜第２素子層５０−２の製造工程＞、および＜積層工程＞の順に説明を行う。

＜第１素子層５０−１の製造工程＞
図４９〜図５２は、第１素子層５０−１の製造工程を説明するための製造工程図であり、それぞれが支持基板１５の一主面側の平面図である。これらの図に示すように、第１素子層５０−１は、次のようにして製造する。

先ず、図４９の製造工程図（その１）に示すように、支持基板１５の一主面側に、半導体層をパターニングしてなる複数条のアクティブ領域７１ａをパターン形成する。尚、支持基板１５として半導体基板を用いる場合であれば、半導体基板の表面層を凸条のアクティブ領域７１ａとして加工し、このアクティブ領域７１ａの下部において半導体基板の表面を絶縁膜で覆う。

その後、ここでの図示を省略したダミーゲートをマスクにして、アクティブ領域７１ａにｎ型のソース・ドレインＳ／Ｄを形成する。次いで、各ソース・ドレインＳ／Ｄの上部にアクティブ領域７１ａを横断するソース・ドレイン電極６９を形成する。

次に、図５０の製造工程図（その２）に示すように、先のダミーゲートを除去した後、ソース・ドレインＳ／Ｄ間においてアクティブ領域７１aを横断するように、ここでは図示されないゲート絶縁膜を介してゲート電極２５を形成する。

その後、図５１の製造工程図（その３）に示すように、ゲート電極２５を覆う状態で、支持基板１５の一主面側に、ここでは図示されない積層絶縁膜２７を成膜する。しかる後、この積層絶縁膜２７を貫通して、ゲート電極２５、ソース・ドレイン電極６９に達する各コンタクト３１を必要に応じて選択された部位に形成する。その後、さらに積層絶縁膜２７を積み増しする。

以上の後、図５２の製造工程図（その４）に示すように、積み増しした積層絶縁膜２７に対して、埋込電極工程（いわゆるダマシン工程）を適用して一部がコンタクト３１に接続された対向電極２９を形成する。特にここでは、一定の形状の対向電極２９を、一定の間隔を保って形成することが重要である。

以上により、先に説明した第１素子層５０−１が得られる。尚、以上説明した第１素子層５０−１の製造は、予め設定された部位のうち選択された部位にのみコンタクト３１を形成すること、および対向電極２９を一定の間隔を保って形成すること以外は、特に工程順が制限されることはなく、通常の手順で行うことができる。例えば、コンタクト３１の形成と対向電極２９の形成には、デュアルダマシン工程を適用しても良い。

＜第２素子層５０−２の製造工程＞
図５３〜図５６は、第２素子層５０−２の製造工程を説明するための製造工程図であり、それぞれが製造基板７３の一主面側の平面図である。これらの図に示すように、第２素子層５０−２は、次のようにして製造する。

先ず、図５３の製造工程図（その１）に示すように、絶縁性の製造基板７３の一主面側に、半導体層をパターニングしてなる複数条のアクティブ領域７１ａ’と、これと独立した島状の接続領域７１ｃ’をパターン形成する。尚、製造基板７３として半導体基板を用いる場合であれば、半導体基板の表面層を凸条のアクティブ領域７１ａ’および島状の接続領域７１ｃ’として加工し、これらのアクティブ領域７１ａ’および接続領７１ｃ’の下部において半導体基板の表面を絶縁膜で覆う。

その後、ここでの図示を省略したダミーゲートをマスクにして、アクティブ領域７１ａ’にｎ型のソース・ドレインＳ／Ｄ’を形成する。またソース・ドレインＳ／Ｄ’の形成と同一工程で、接続領域７１ｃ’を金属化する。次に、各ソース・ドレインＳ／Ｄ’の上部にアクティブ領域７１ａ’を横断するソース・ドレイン電極６９’を形成する。またこれと同一工程で、接続領域７１ｃ’の上部に、接続電極６９ｃ’を形成する。

次に図５４の製造工程図（その２）に示すように、先のダミーゲートを除去した後、ソース・ドレインＳ／Ｄ’間においてアクティブ領域７１a’を横断するように、ここでは図示されないゲート絶縁膜を介してゲート電極２５’を形成する。

その後、図５５の製造工程図（その３）に示すように、ゲート電極２５’を覆う状態で、製造基板７３の一主面側に、ここでは図示されない絶縁膜２７’を成膜する。しかる後、この絶縁膜２７’を貫通して、ゲート電極２５’、ソース・ドレイン電極６９’、および接続電極６９ｃ’に達する各コンタクト３１’を必要に応じて選択された部位に形成する。その後、さらに絶縁膜２７’を積み増しする。

以上の後、図５６の製造工程図（その４）に示すように、積み増しした絶縁膜２７’に対して、埋込電極工程（いわゆるダマシン工程）を適用して一部がコンタクト３１’に接続された電極２９’を形成する。特にここでは、一定の形状の電極２９’を、一定の間隔を保って形成することが重要である。

以上により、先に説明した第２素子層５０−２が得られる。尚、以上説明した第２素子層５０−２の製造は、予め設定された部位のうち選択された部位にのみコンタクト３１’を形成すること、および電極２９’を一定の間隔を保って形成すること以外は、特に工程順が制限されることはなく、通常の手順で行うことができる。例えば、コンタクト３１’の形成と電極２９’の形成には、デュアルダマシン工程を適用しても良い。

＜積層工程＞
図５７〜図５８は、第１素子層５０−１と第２素子層５０−２との積層工程を説明するための積層工程図であり、それぞれが先の平面図におけるＡ−Ａ’断面図に対応している。これらの図に示すように、第１素子層５０−１と第２素子層５０−２との積層工程は、次のように行う。

先ず、図５７の積層工程図（その１）に示すように、第１素子層５０−１における対向電極２９と、第２素子層５０−２における電極２９’とが向かい合うように、第１素子層５０−１と第２素子層５０−２とを対向配置する。この際、対向電極２９と電極２９’とが１：１で対応するように、第１素子層５０−１と第２素子層５０−２との位置合わせを行なう。この状態で、第１素子層５０−１の対向電極２９と、第２素子層５０−２の電極２９’とを接合させる。また第１素子層５０−１の積層絶縁膜２７と、第２素子層５０−２の絶縁膜２７’とを接合させる。

次に、図５８の積層工程図（その２）に示すように、第２素子層５０−２側から製造基板７３を剥離する。製造基板７３として半導体基板を用いた場合であれば、アクティブ領域７１ａ’および接続領域７１ｃ’の下部の絶縁膜が露出するまで半導体基板を削り、さらに必要に応じて絶縁膜を除去する。

その後は、図４５および図４６に示すように、第２素子層５０−２側に配線層１１を形成する。配線層１１の形成は、第１実施形態で図２１を用いて説明したと同様に行う。以上により、半導体装置５を完成させる。

＜第５実施形態の製造方法による効果＞
以上のような製造方法によれば、先に説明した構成の半導体装置５を作製することができる。また、第１素子層５０−１の対向電極２９、第２素子層５０−２の電極２９’が、一定の形状で一定の間隔を保って形成されるため、高さが一定に保たれた対向電極２９および電極２９’を形成することができる。この結果、第１素子層５０-１と第２素子層５０−２とを積層させて貼り合わせる際、密着性が向上してこれらの層の接合強度を確保することが可能になる。

＜５−（３）変形例１（３層以上の積層構造例）＞
図５９は、第５実施形態の変形例１の半導体装置５’の概略構成を示す断面図である。この図に示す変形例１の半導体装置５’は、半導体層を３層以上に積層した構成であり、ここでは第２素子層５０−２側にさらに第３素子層５０−３を積層させた３層の積層構造例を示した。

この場合、第３素子層５０−３およびさらに上層の素子層の構成は、第２素子層５０−２と同様の構成とする。そして第２素子層５０−２と第３素子層５０−３との間、およびさらに上層の素子層の間には、第２実施形態で説明したと同様の中間層１３を、同様の構成で配置すれば良い。

＜５−（４）変形例１の製造方法＞
このような変形例１の半導体装置５’の製造は次のように行う。

先ず、図６０の積層工程図（その１）に示すように、第１素子層５０−１と第２素子層５０−２とを積層させ、第２素子層５０−２側の製造基板を剥離する。ここまでは第５実施形態で説明したと同様に行う。その後、第２素子層５０−２側に中間層１３を形成する。中間層１３の形成は、第２実施形態において図２６を用いて説明した中間層１３−１の形成と同様に行う。

次に、図６１の積層工程図（その２）に示すように、中間層１３における中間電極４５の形成面に、第３素子層５０−３を積層させる。第３素子層５０−３の製造工程は、第５実施形態で図５３〜図５６を用いて説明した第２素子層５０−２の製造工程と同様に行われる。また、中間層１３に対する第３素子層５０−３の積層は、中間層１３の中間電極４５と第３素子層５０−３の電極２９’とを１：１で接合させる様に行う。その後は、第３素子層５０−３から製造基板７３を剥離する。

しかる後には、図５９に示したように、第３素子層５０−３上に配線層１１を形成し、変形例１の半導体装置５’を完成させる。

尚、本技術をｆｉｎ構造の半導体素子を備えた構成に適用した場合の３層以上の構造の積層例は、本変形例１に限定されることはなく、例えば第２実施形態で説明した様に、第１素子層も含めて全て同一の構成の素子層を、中間層を介して積層させた構成も例示される。

以上のような変形例１の半導体装置５’であっても、各層のトランジスタの各部の電位を最上層の接続領域７１ｃ’にまで引き出すことができる。この結果、３層以上の複数のｆｉｎ構造の素子層を積層した半導体装置５’の小型化を図ることが可能となる。

＜５−（５）変形例２（コンタクト間を直接接続する例）＞
図６２〜図６５の断面図は、第５実施形態の変形例２の半導体装置５”の概略構成を示す断面図である。これらの断面図は、第５実施形態の半導体装置の構成を示す図４２〜４５の平面図におけるＡ−Ａ’，Ｂ−Ｂ’,Ｃ１−Ｃ１’，Ｃ２−Ｃ２’の各部に対応している。これらの図に示す変形例２の半導体装置５”が、第５実施形態の半導体装置と異なるところは、第２素子層５０−２”が半導体層を金属化させた接続領域を備えていないところにあり、他の構成は同様である。

すなわち、変形例２の半導体装置５”を構成する第２素子層５０−２”においては、半導体層で構成されたアクティブ領域７１ａ’の外側に、ソース・ドレイン電極６９’と同一層を独立した島状にパターニングした接続電極６９ｃ’のみが設けられている。そして、電極２９’は、必要に応じて選択された部位において接続電極６９ｃ’に対して接続されている構成である。

このような構成の変形例２の半導体装置５”であれば、各層のトランジスタの各部の電位を最上層の接続電極６９’にまで引き出すことができる。この結果、３層以上の複数のｆｉｎ構造の素子層を積層した半導体装置５”の小型化を図ることが可能となる。

尚、以上説明した第５実施形態は、その変形例１，２も含めて、第４実施形態で説明した固体撮像装置の駆動回路を構成する積層体として適用することができる。

≪第６実施形態≫［酸化タンタル層を用いた積層構造例］
＜６−（１）構造＞
図６６は、第６実施形態の半導体装置の特徴部を示す断面図である。この図に示す第６実施形態の半導体装置６は、図１〜１２を用いて説明した第１実施形態の半導体装置に対して、酸化タンタル層８１を設けているところが特徴的である。また、第１素子層１０−１および第２素子層１０−２の全ての部位に、コンタクト３１，３１’を設けているところが、第１実施形態とは異なる。以下、第６実施形態の半導体装置６の詳細を、第１実施形態と異なる部分のみを抜粋して説明する。尚、第１実施形態と同一の構成要素には同一の符号を付し、重複する説明は省略する。

［第１素子層１０−１のコンタクト３１］
第１素子層１０−１のコンタクト３１は、ｎ型トランジスタｎＴｒにおけるゲート電極２５およびここでは図示されないソース・ドレインＳ／Ｄと、対向電極２９との間を接続する各部位の全てに設けられている。

［第２素子層１０−２のコンタクト３１’］
第２素子層１０−２のコンタクト３１’は、ｐ型トランジスタｐＴｒにおけるゲート電極２５’およびここは図示されないソース・ドレインＳ／Ｄ’、さらには接続領域２１ｃ’と、電極２９’との間を接続する各部位の全てに設けられている。

［酸化タンタル層８１］
酸化タンタル層８１は、第１素子層１０−１と第２素子層１０−２との間に挟持された状態で設けられている。これにより、１：１に対向して配置された第１素子層１０−１の対向電極２９と、第２素子層１０−２の電極２９’との間の全てに、酸化タンタル層８１が設けられた状態となっている。

そして、必要に応じて接続されるべき対向電極２９−電極２９’間の酸化タンタル層８１に対してのみ、対向電極２９を構成する材料および電極２９’を構成する材料のうちの少なくとも一方が拡散された拡散部８１ａが設けられている。この拡散部８１ａは、電極を構成する材料の拡散によって、導電性を有する部分となっている。

＜６−（２）製造方法＞
以上のよう半導体装置６の製造は、次のように行う。

先ず図６７に示すように、全ての部位にコンタクト３１を設けた第１素子層１０−１と、全ての部位にコンタクト３１’を設けた第２素子層１０−２とを、酸化タンタル層８１を介して積層させる。この酸化タンタル層８１は、第１素子層１０-１と第２素子層１０−２とを積層する前に、第１素子層１０−１側に成膜しても良いし、第２素子層１０−２側に成膜しても良いし、両方に成膜しても良い。この際、第１素子層１０−１の対向電極２９と、第２素子層１０−２の電極２９’とを１：１で対応させる。その後、第２素子層１０−２側に配線層１１を形成する。この際、配線層１１も、全ての部位に上部コンタクト３７を形成し、各上部コンタクト３７に接続される配線３９を形成する。

この状態で、選択された配線３９を端子とし、必要に応じて接続されるべき対向電極２９−電極２９’間に電圧を印加する。これにより、電圧が印加されて部分の対向電極２９−電極２９’間の酸化タンタル層８１に、対向電極２９および電極２９’の少なくとも一方の電極材料を拡散させる。これにより、図６６に示した導電性を有する拡散部８１ａが、選択された対向電極２９−電極２９’間への電圧印加によって、必要な部位のみに形成される。

この際、対向電極２９および電極２９’が銅（Ｃｕ）で構成されたものであれば、対向電極２９および電極２９’の両方から酸化タンタル層８１に銅（Ｃｕ）が拡散し、導電性を有する拡散部８１ａが形成される。

以上により、第６実施形態の半導体装置６を完成させる。

本第６実施形態によれば、半導体プロセスによって半導体装置を製造した後、選択された配線３９を介しての電圧印加によって所望の回路を形成することが可能になる。

＜６−（３）変形例＞
図６８は、第６実施形態の変形例の特徴部を示す断面図である。この図に示す変形例の半導体装置６’が、第６実施形態の半導体装置６と異なるところは、酸化タンタル層８１が部分的に設けられているところにある。また、第１素子層１０−１および第２素子層１０−２には、選択された部位にコンタクト３１，３１’が設けられていることとする。
以下、第６実施形態の半導体装置６’の詳細を、その特徴部を抜粋して説明する。尚、第１実施形態および第６実施形態と同一の構成要素には同一の符号を付し、重複する説明は省略する。

［第１素子層１０−１のコンタクト３１］
第１素子層１０−１のコンタクト３１は、ｎ型トランジスタｎＴｒにおけるゲート電極２５およびここでは図示されないソース・ドレインＳ／Ｄと、対向電極２９との間を接続する各部位うち、選択された部位に設けられている。

［第２素子層１０−２のコンタクト３１’］
第２素子層１０−２のコンタクト３１’は、ｐ型トランジスタｐＴｒにおけるゲート電極２５’およびここは図示されないソース・ドレインＳ／Ｄ’、さらには接続領域２１ｃ’と、電極２９’との間を接続する各部位のうち、選択された部位に設けられている。

［酸化タンタル層８１］
酸化タンタル層８１は、第１素子層１０−１の対向電極２９と、第２素子層１０−２の電極２９’との間のうち、選択された電極間に設けられている。ただし、図面においては、２つの対向電極２９−電極２９’間の両方ともに酸化タンタル層８１が挟持されている部分が図示されている。

そして、必要に応じて接続されるべき対向電極２９−電極２９’間の酸化タンタル層８１のみに対して、対向電極２９を構成する材料および電極２９’を構成する材料のうちの少なくとも一方が拡散された拡散部８１ａが設けられている。この拡散部８１ａは、電極を構成する材料の拡散によって、導電性を有する部分となっている。

＜６−（４）変形例の製造方法＞
このような変形例の半導体装置６’の製造は次のように行う。

先ず、図６９の断面図（その１）に示すように、第１素子層１０−１を作製する。尚、第１素子層１０−１の製造工程は、第１実施形態において説明したと同様に行う。その後、第１素子層１０−１において選択された対向電極２９を薄膜化し、積層絶縁膜２７における対向電極２９の上部に溝ｈを形成する。

次いで、図７０の断面図（その２）に示すように、第１素子層１０−１に形成した溝ｈ内に、酸化タンタル層８１を形成する。この際、酸化タンタル層８１の表面と、積層絶縁膜２７の表面と、薄膜化されていない対向電極２９の表面とが同一高さになるようにする。

次に、図７１の断面図（その３）に示すように、第１実施形態で説明したと同様の製造工程で作製した第２素子層１０−２を、第１素子層１０−１に積層させる。この際、第１実施形態と同様に、第１素子層１０−１の対向電極２９と、第２素子層１０−２の電極２９’とが１：１で対応するように、第１素子層１０−１と第２素子層１０−２とを積層させる。その後、第２素子層１０−２側の半導体基板２０を、接続領域２１ｃ’が露出するまで削り、第２素子層１０−２側の半導体基板２０を薄膜化した半導体層２１’を形成する。

尚、第２素子層１０−２にも、第１素子層１０−１と同様に酸化タンタル層８１を設けても良い。この場合、第１素子層１０−１には酸化タンタル層８１を設けても設けなくても良い。

次に、図７２の断面図（その４）に示すように、第２素子層１０−２側に配線層１１を形成する。この際、配線層１１には、選択された部位に上部コンタクト３７を形成し、各上部コンタクト３７に接続される配線３９を形成する。

以上の後、選択された配線３９を端子とし、必要に応じて接続されるべき対向電極２９−電極２９’間に電圧を印加する。これにより、電圧が印加された部分の対向電極２９−電極２９’間の酸化タンタル層８１に、対向電極２９および電極２９’の少なくとも一方の電極材料を拡散させる。

これにより、図６８に示した導電性を有する拡散部８１ａが、選択された部分のみに形成される。この際、対向電極２９および電極２９’が銅（Ｃｕ）で構成されたものであれば、対向電極２９および電極２９’の両方から酸化タンタル層８１に銅（Ｃｕ）が拡散し、導電性を有する拡散部８１ａが形成される。

以上により、第６実施形態の変形例の半導体装置６’を完成させる。

このような第６実施形態の変形例によれば、半導体プロセスによって半導体装置を製造した後、選択された配線３９を介しての電圧印加によって所望の回路を形成することが可能になる。この場合、コンタクト３１，３１’の配置部位の選択と共に、酸化タンタル層８１を設ける対向電極２９−電極２９’間の選択、さらには酸化タンタル層８１への電圧印加による拡散部８１ａの形成の選択により、さらに自由度を高めた回路設計が可能になる。

以上の第６実施形態では、第１実施形態の構成に酸化タンタル層８１を設けた構成を説明した。しかしながら、本第６実施形態は、変形例も含めて第２実施形態〜第５実施形態の全てに対して適用可能であり、同様の効果を得ることができる。

≪第７実施形態≫［固体撮像装置を用いたカメラおよび電子機器］
上述の第４実施形態で説明した本技術に係る固体撮像装置は、例えばデジタルカメラやビデオカメラ等のカメラシステム、さらには撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器などの電子機器用の固体撮像装置に設けることができる。

図７３は、本技術に係るカメラおよび電子機器の一例として、固体撮像装置を用いたカメラとこれを用いた電子機器の構成図を示す。本実施形態例に係る電子機器９０は、静止画像または動画撮影可能なビデオカメラ９１を備えたものである。このカメラ９１は、固体撮像装置４と、固体撮像装置４の受光センサ部に入射光を導く光学系９３と、シャッタ装置９４と、固体撮像装置４を駆動する駆動回路９５と、固体撮像装置４の出力信号を処理する信号処理回路９６とを有する。

固体撮像装置４は、上述した第４実施形態で説明した構成の固体撮像装置である。光学系（光学レンズ）９３は、被写体からの像光（入射光）を固体撮像装置４の撮像面上に結像させる。この撮像面には、複数の画素が配列され、この画素を構成する光電変換部が配列された撮像領域に対して、光学系９３からの入射光が導かれる。これにより、固体撮像装置４の光電変換部内に、一定期間信号電荷が蓄積される。このような光学系９３は、複数の光学レンズから構成された光学レンズ系としても良い。シャッタ装置９４は、固体撮像装置４への光照射期間および遮光期間を制御する。駆動回路９５は、固体撮像装置４およびシャッタ装置９４に駆動信号を供給し、供給した駆動信号（タイミング信号）により、固体撮像装置４の信号処理回路９６への信号出力動作の制御、およびシャッタ装置９４のシャッタ動作を制御する。すなわち、駆動回路９５は、駆動信号（タイミング信号）の供給により、固体撮像装置４から信号処理回路９６への信号転送動作を行う。信号処理回路９６は、固体撮像装置４から転送された信号に対して、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、あるいは、モニタに出力される。

尚、本技術は以下のような構成も取ることができる。

（１）
アクティブ領域を有する半導体層と、
前記アクティブ領域を用いて構成された半導体素子と、
前記半導体層の一部を前記アクティブ領域に対して孤立させた島状に金属化してなる接続領域と、
前記半導体層の一主面側を覆って設けられた絶縁膜と、
前記絶縁膜を介して前記半導体素子と前記接続領域とに対向して配置された電極と、
前記半導体素子または前記接続領域と前記電極との間を接続する各部位のうち、必要に応じた部位に選択的に前記絶縁膜を貫通して設けられたコンタクトとを備えた
半導体装置。

（２）
前記コンタクトを設ける位置の選択により、前記電極を介しての前記半導体素子と前記接続領域との接続状態が選択される
（１）記載の半導体装置。

（３）
前記電極に対向する各位置に配置され当該電極に対して接続された対向電極と、
前記対向電極を覆って前記絶縁膜の一主面側に設けられた積層絶縁膜と、
前記積層絶縁膜を挟んで前記対向電極とは逆側の当該積層絶縁膜上に設けられた他の半導体素子と、
前記他の半導体素子と前記対向電極との間を接続する各部位のうち、必要に応じた部位に選択的に前記積層絶縁膜を貫通して設けられた他のコンタクトとを備えた
（１）または（２）記載の半導体装置。

（４）
前記他の半導体素子は、半導体基板の表面層を用いて構成されている
（３）記載の半導体装置。

（５）
前記絶縁膜の面内に、前記電極が一定間隔で複数配置されている
（１）〜（４）の何れかに記載の半導体装置。

（６）
前記半導体層を挟んで前記絶縁膜と反対側に設けられた上部絶縁膜と、
前記接続領域または前記アクティブ領域に接続する各部位のうち、必要に応じた部位に選択的に前記上部絶縁膜を貫通して設けられた上部コンタクトと、
前記上部コンタクトに接続された状態で、前記上部絶縁膜上に設けられた配線とを備えた
（１）〜（５）の何れかに記載の半導体装置。

（７）
前記半導体層の両面に前記絶縁膜、前記電極、および前記コンタクトが設けられた
（１）〜（６）の何れかに記載の半導体装置。

（８）
前記半導体層の一方の面に配置された電極に接して支持基板が設けられている
（１）〜（７）の何れかい記載の半導体装置。

（９）
前記半導体層は、前記アクティブ領域と前記接続領域とにパターニングされ、
前記半導体素子は、パターニングされた前記アクティブ領域を横断するゲート電極を備えた
（１）〜（８）の何れかに記載の半導体装置。

（１０）
複数の前記電極のうち、必要に応じた電極とこれに対向して配置された前記対向電極との間に、当該電極および当該対向電極を構成する材料の少なくとも一方が拡散されたことによって導電性を有する酸化タンタル層が設けられた
（３）記載の半導体装置。

（１１）
複数の前記電極とこれに対向して配置された複数の対向電極との間の全てに酸化タンタル層が設けられ、
複数の前記電極のうち必要に応じた電極とこれに対向して配置された前記対向電極との間に位置する前記酸化タンタル層に、当該電極および当該対向電極を構成する材料の少なくとも一方が拡散されている
（３）記載の半導体装置。

（１２）
前記半導体素子と前記他の半導体素子とは、異なる半導体材料を用いて構成されている
（３）記載の半導体装置。

（１３）
前記半導体素子と前記他の半導体素子とを、前記接続電極および前記接続領域を介して接続することによりデジタル回路が構成されている
（３）記載の半導体装置。

（１４）
前記半導体層は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化シリコン（ＳｉＣ）、炭素（Ｃ）、カーボンナノチューブ、グラフェン、ガリウムヒ素（ＧａＡｓ）、またはインジウムガリウムヒ素（ＩｎＧａＡｓ）で構成された
（１）〜（１３）の何れかに記載の半導体装置。

（１５）
光電変換部を有する撮像基板と、
アクティブ領域を有し、前記撮像基板の一主面側に設けられた半導体層と、
前記アクティブ領域を用いて構成された半導体素子と、
前記半導体層の一部を前記アクティブ領域に対して孤立させた島状に金属化してなる接続領域と、
前記半導体層の一主面側を覆って設けられた絶縁膜と、
前記絶縁膜を介して前記半導体素子と前記接続領域とに対向して配置された電極と、
前記絶縁膜を貫通して前記半導体素子または前記接続領域と前記電極との間を接続する各部位のうち、必要に応じた部位に選択的に設けられたコンタクトとを備えた
固体撮像装置。

（１６）
半導体層にアクティブ領域を形成すると共に、当該アクティブ領域に対して孤立させた島状に当該半導体層を金属化してなる接続領域を形成する工程と、
前記アクティブ領域を用いて半導体素子を形成する工程と、
前記半導体層の一主面側を覆う絶縁膜を形成する工程と、
前記半導体素子または前記接続領域に達する各部位のうち、必要に応じた部位に選択的に前記絶縁膜を貫通したコンタクトを形成する工程と、
前記絶縁膜を介して前記半導体素子と前記接続領域とに対向する各位置に、一部が前記コンタクトに接続された電極を形成する工程とを行う
半導体装置の製造方法。

（１７）
前記半導体素子と前記電極とが形成された基板に対して、前記電極に対向して配置された対向電極を有する素子基板を、前記電極と前記対向電極との間で接合させる状態で貼り合わせる
（１６）記載の半導体装置の製造方法。

（１８）
前記電極は、前記絶縁膜の面内に一定間隔で複数形成される
（１６）または（１７）記載の半導体装置。

（１９）
前記電極を形成した後、
前記電極側に基板を貼り合わせる工程と、
前記絶縁膜と逆側から前記接続領域を露出させる工程と、
前記接続領域を露出させた前記半導体層上に、絶縁膜を形成する工程と、
前記接続領域または前記アクティブ領域に達する各部位のうち、必要に応じた部位に選択的に前記絶縁膜を貫通したコンタクトを形成する工程とを行う
（１６）〜（１８）の何れかに記載の半導体装置の製造方法。

（２０）
前記電極を形成する工程では、
前記絶縁膜に溝を形成し、当該溝内を埋め込む状態で電極材料膜を形成し、当該絶縁膜上の当該電極材料膜を除去することによって当該溝内のみに電極材料膜を残す
（１６）〜（１９）の何れかに記載の半導体装置の製造方法。

１５…支持基板
２０，２１…半導体基板
２１’…半導体層
２１ａ，２１ａ’…アクティブ領域
２１ｃ’…接続領域
２５，２５’…ゲート電極
２７…積層絶縁膜
２７’…絶縁膜
２９…対向電極
２９’…電極
３１，３１’…コンタクト
３５…上部絶縁膜
３７…上部コンタクト
３９…配線
４５…中間電極
５０…撮像基板
５３…光電変換部
８１…酸化タンタル層
８１ａ…拡散部
ｎＴｒ１，ｎＴｒ２，ｎＴｒ３…ｎ型トランジスタ（半導体素子）
ｐＴｒ１，ｐＴｒ２，ｐＴｒ３…ｐ型トランジスタ（半導体素子）

Claims (18)

1. アクティブ領域を有する半導体層と、
   前記アクティブ領域を用いて構成された半導体素子と、
   前記半導体層の一部が前記アクティブ領域に対して孤立した島状に金属化した接続領域と、
   前記半導体層の一主面側を覆って設けられた絶縁膜と、
   前記絶縁膜を介して前記半導体素子と前記接続領域とに対向して配置された電極と、
   前記半導体素子または前記接続領域と前記電極との間を接続する各部位のうち、必要に応じた部位に選択的に前記絶縁膜を貫通して設けられたコンタクトと、
   前記電極に対向する各位置に配置され当該電極に対して接続された対向電極と、
   前記対向電極を覆って前記絶縁膜の一主面側に設けられた積層絶縁膜と、
   前記積層絶縁膜を挟んで前記対向電極とは逆側の当該積層絶縁膜上に設けられた他の半導体素子と、
   前記他の半導体素子と前記対向電極との間を接続する各部位のうち、必要に応じた部位に選択的に前記積層絶縁膜を貫通して設けられた他のコンタクトとを備えた
   半導体装置。
2. 前記コンタクトを設ける位置の選択により、前記電極を介しての前記半導体素子と前記接続領域との接続状態が選択される
   請求項１記載の半導体装置。
3. 前記他の半導体素子は、半導体基板の表面層を用いて構成されている
   請求項１または２に記載の半導体装置。
4. 前記絶縁膜の面内に、前記電極が一定間隔で複数配置されている
   請求項１〜３の何れか１項に記載の半導体装置。
5. 前記半導体層を挟んで前記絶縁膜と反対側に設けられた上部絶縁膜と、
   前記接続領域または前記アクティブ領域に接続する各部位のうち、必要に応じた部位に選択的に前記上部絶縁膜を貫通して設けられた上部コンタクトと、
   前記上部コンタクトに接続された状態で、前記上部絶縁膜上に設けられた配線とを備えた
   請求項１〜４の何れか１項に記載の半導体装置。
6. 前記半導体層の両面に前記絶縁膜、前記電極、および前記コンタクトが設けられた
   請求項１〜５の何れか１項に記載の半導体装置。
7. 前記半導体層の一方の面に配置された電極に接して支持基板が設けられている
   請求項１〜６の何れか１項に記載の半導体装置。
8. 前記半導体層は、前記アクティブ領域と前記接続領域とを有し、
   前記半導体素子は、パターニングされた前記アクティブ領域を横断するゲート電極を備えた
   請求項１〜７の何れか１項に記載の半導体装置。
9. 複数の前記電極のうち、必要に応じた電極とこれに対向して配置された前記対向電極との間に、当該電極および当該対向電極を構成する材料の少なくとも一方が拡散していることによって導電性を有する酸化タンタル層が配置されている
   請求項１記載の半導体装置。
10. 複数の前記電極とこれに対向して配置された複数の対向電極との間の全てに酸化タンタル層が設けられ、
    複数の前記電極のうち必要に応じた電極とこれに対向して配置された前記対向電極との間に位置する前記酸化タンタル層に、当該電極および当該対向電極を構成する材料の少なくとも一方が拡散している
    請求項１記載の半導体装置。
11. 前記半導体素子と前記他の半導体素子とは、異なる半導体材料を用いて構成されている
    請求項１記載の半導体装置。
12. 前記半導体素子と前記他の半導体素子とを、前記対向電極および前記接続領域を介して接続することによりデジタル回路が構成されている
    請求項１記載の半導体装置。
13. 前記半導体層は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化シリコン（ＳｉＣ）、炭素（Ｃ）、カーボンナノチューブ、グラフェン、ガリウムヒ素（ＧａＡｓ）、またはインジウムガリウムヒ素（ＩｎＧａＡｓ）で構成された
    請求項１〜１２の何れか１項に記載の半導体装置。
14. 光電変換部を有する撮像基板と、
    アクティブ領域を有し、前記撮像基板の一主面側に設けられた半導体層と、
    前記アクティブ領域を用いて構成された半導体素子と、
    前記半導体層の一部を前記アクティブ領域に対して孤立させた島状に金属化してなる接続領域と、
    前記半導体層の一主面側を覆って設けられた絶縁膜と、
    前記絶縁膜を介して前記半導体素子と前記接続領域とに対向して配置された電極と、
    前記絶縁膜を貫通して前記半導体素子または前記接続領域と前記電極との間を接続する各部位のうち、必要に応じた部位に選択的に設けられたコンタクトと、
    前記電極に対向する各位置に配置され当該電極に対して接続された対向電極と、
    前記対向電極を覆って前記絶縁膜の一主面側に設けられた積層絶縁膜と、
    前記積層絶縁膜を挟んで前記対向電極とは逆側の当該積層絶縁膜上に設けられた他の半導体素子と、
    前記他の半導体素子と前記対向電極との間を接続する各部位のうち、必要に応じた部位に選択的に前記積層絶縁膜を貫通して設けられた他のコンタクトとを備えた
    固体撮像装置。
15. 半導体層にアクティブ領域を形成すると共に、当該アクティブ領域に対して孤立させた島状に当該半導体層を金属化してなる接続領域を形成する工程と、
    前記アクティブ領域を用いて半導体素子を形成する工程と、
    前記半導体層の一主面側を覆う絶縁膜を形成する工程と、
    前記半導体素子または前記接続領域に達する各部位のうち、必要に応じた部位に選択的に前記絶縁膜を貫通したコンタクトを形成する工程と、
    前記絶縁膜を介して前記半導体素子と前記接続領域とに対向する各位置に、一部が前記コンタクトに接続された電極を形成する工程とを行い、
    前記半導体素子と前記電極とが形成された基板に対して、前記電極に対向して配置された対向電極を有する素子基板を、前記電極と前記対向電極との間で接合させる状態で貼り合わせる
    半導体装置の製造方法。
16. 前記電極は、前記絶縁膜の面内に一定間隔で複数形成される
    請求項１５記載の半導体装置の製造方法。
17. 前記電極を形成した後、
    前記電極側に基板を貼り合わせる工程と、
    前記絶縁膜と逆側から前記接続領域を露出させる工程と、
    前記接続領域を露出させた前記半導体層上に、絶縁膜を形成する工程と、
    前記接続領域または前記アクティブ領域に達する各部位のうち、必要に応じた部位に選択的に前記絶縁膜を貫通したコンタクトを形成する工程とを行う
    請求項１５または１６に記載の半導体装置の製造方法。
18. 前記電極を形成する工程では、
    前記絶縁膜に溝を形成し、当該溝内を埋め込む状態で電極材料膜を形成し、当該絶縁膜上の当該電極材料膜を除去することによって当該溝内のみに電極材料膜を残す
    請求項１５〜１７の何れか１項に記載の半導体装置の製造方法。