JP2012064657A - 半導体装置 - Google Patents
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Abstract
【課題】本発明は、接続不良を抑制したコンタクト形成方法を備える半導体装置を提供するものである。
【解決手段】半導体装置は、配線層を備える第1の回路領域と、第1の回路領域の上に形成された絶縁膜と、絶縁膜の上に形成され、シリサイド膜を備える第2の回路領域と、配線層上に設けられ、配線層と電気的に接続された下部コンタクトと、下部コンタクト上に設けられ、下部コンタクトと前記シリサイド膜とを電気的に接続する上部コンタクトとを有する。
【選択図】図8
【解決手段】半導体装置は、配線層を備える第1の回路領域と、第1の回路領域の上に形成された絶縁膜と、絶縁膜の上に形成され、シリサイド膜を備える第2の回路領域と、配線層上に設けられ、配線層と電気的に接続された下部コンタクトと、下部コンタクト上に設けられ、下部コンタクトと前記シリサイド膜とを電気的に接続する上部コンタクトとを有する。
【選択図】図8
Description
本発明の実施形態は、半導体装置に関する。
CMOS(Complementary Metal Oxide Semiconductor)論理回路とSRAM(Static Random Access Memory)回路部とを搭載した半導体装置がある。このような半導体装置は、2種類の回路を搭載しているために、チップサイズが大きくなることは避けられなかった。しかしながら、SRAM回路部をアモルファスシリコンTFT(Thin Film Transistor)で形成することにより、CMOS論理回路の上に、SRAM回路部を3次元的に積層することが可能となり、従って半導体装置のチップサイズを小さくすることができる。
本発明は、接続不良を抑制したコンタクト形成方法を備える半導体装置を提供するものである。
実施形態によれば、半導体装置は、配線層を備える第1の回路領域と、前記第1の回路領域の上に形成された絶縁膜と、前記絶縁膜の上に形成され、シリサイド膜を備える第2の回路領域と、前記配線層上に設けられ、前記配線層と電気的に接続された下部コンタクトと、前記下部コンタクト上に設けられ、前記下部コンタクトと前記シリサイド膜とを電気的に接続する上部コンタクトと、を備える。
以下、図面を参照して、実施形態を説明する。ただし、本発明は、この実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付す。
図1に示されるような断面を有する、ロジック回路領域2とその上に形成されたTFT回路領域3とを備える半導体装置1がある。ロジック回路領域2の内部には銅配線層5が設けられており、TFT回路領域3にはシリサイド膜22が設けられている。
以下、第1の実施形態を説明する。
(第1の実施形態)
第1の実施形態にかかる半導体装置の製造方法を示す図2から図9を参照して、ロジック回路領域(第1の回路領域)2の有する銅配線5と、第1の回路領域上に設けられたTFT回路領域(第2の回路領域)3の有するシリサイド膜22とを電気的に接続するためのコンタクト4の形成方法を説明する。
第1の実施形態にかかる半導体装置の製造方法を示す図2から図9を参照して、ロジック回路領域(第1の回路領域)2の有する銅配線5と、第1の回路領域上に設けられたTFT回路領域(第2の回路領域)3の有するシリサイド膜22とを電気的に接続するためのコンタクト4の形成方法を説明する。
図2(a)に示すように、半導体基板13の上に、公知の方法によってロジック回路領域2を形成する。ここでは、半導体基板13は、シリコン基板に限られるものではなく、他の基板(例えば、SOI基板やSiGe基板など)であってもよい。また、ロジック回路領域2とは、CMOS等で構成された回路を備える回路領域のことを指し、その表面の一部に、銅配線層5を備える。このロジック回路領域2の上に、CVD(Chemical Vapor deposition)法により、シリコン窒化膜(第1の絶縁膜)11を形成する。
さらに、図2(b)に示すように、シリコン窒化膜11の上に、CVD法により、TEOS(TetraEthOxySilane)膜(第2の絶縁膜)12を形成する。
次に、図3(a)に示すように、シリコン窒化膜11とTEOS膜12とを貫く複数の開口部18を、RIE(Reactive Ion Etching)を用いて形成し、ロジック回路領域2の表面に形成された銅配線層5を露出させる。
続いて、図3(b)に示すように、開口部18の底面及び側面を覆うように、スパッタリング法により、バリアメタル層(例えば、タンタル膜)15を形成する。
次に、内部にバリアメタル層15が形成された開口部4を埋め込むように、タングステン膜、アルミニウム膜等の金属膜16をCVD法によって、堆積する。この金属膜16は、下部コンタクト34の材料となるものである。他の抵抗値の低い金属膜を堆積しても良いが、ロジック回路領域2やその上方に形成されるTFT回路領域3に対して、拡散することのない金属の膜であることが好ましい。ここでは、開口部18にタングステン膜(金属膜)16を堆積したものとして、以下の説明を進める。そして、TEOS膜12の上面と同じ高さになるように、タングステン膜16の上面をCMP(Chemical Mechanical Polish) により、研磨する。このようにすることで、図4(a)に示す構造となる。
次に、図4(b)に示すように、バリアメタル層15の上面と、開口部18に埋め込まれたタングステン膜16の上面とを、RIEを用いて選択的にエッチングする。このエッチングにより、TEOS膜12の上面に比べて、バリアメタル層15及びタングステン膜16の上面が低くなる。
そして、図5(a)に示すように、バリアメタル層15及びタングステン膜16の上面と、TEOS膜12の上面の上に、スパッタリング法を用いて、上部コンタクト31の材料となる金属膜32を堆積する。この金属膜32は、後に説明するシリサイド膜22の形成工程において使用される王水(濃塩酸と濃硝酸との混合液)又はSH溶液(硫酸と過酸化水素水との混合液)に対して耐性があるものであって、且つ、低抵抗な金属膜から選択される。例えば、SH溶液を使用する場合には、SH溶液に耐性のある、Au(金)、Pt(白金)、Pd(鉛)、Ta(タンタル)、Ru(ルテニウム)等から選択される。また、例えば、王水を使用する場合には、王水に耐性のある、Ta、Ru、Ir(イリジウム)、Rh(ロジウム)等から選択される。ここでは、タンタル金属膜32を堆積するものとして、以下の説明を進める。
この上部コンタクト31の材料となるタンタル金属膜32を堆積する厚さは、タングステン膜16の上面に露出したシーム(孔)17を塞ぐために、以下のようなものとすることが好ましい。
例えば、図7に示されるような、金属膜16の上面に露出したシーム(孔)17の開口径Dを塞ぐためには、D<2×(金属膜32の厚み)を満たすように、タンタル金属膜32を堆積することが好ましい。なお、図7では、シーム17が存在する場合について説明しているが、シーム17の有無に関わらず上部コンタクト31を形成して構わない。また、製造ばらつきの観点から、上部コンタクト31の膜厚は、タングステン膜16に形成されるシーム17の開口径Dとして最も大きいと想定される値を基に決定することが好ましい。
次に、図5(b)に示されるように、CMP法を用いて、TEOS膜12の上に形成されたタンタル金属膜32を除去する。このようにして、タンタル金属膜32を、タングステン膜16の上にのみ残存させる。
さらに、図6に示されるように、タンタル金属膜32の上面とTEOS膜12の上面との上に、アモルファスシリコン膜19を、CVD法により、例えば厚さ30nmで形成する。この後、周知の方法によってアモルファスシリコン膜19上にゲート絶縁膜、ゲート電極等を形成してトランジスタ(図示せず)を形成する。
トランジスタ形成後、アモルファスシリコン膜19と反応してシリサイド膜22となるニッケル、又は、ニッケル・プラチナ合金のシリサイド材料金属膜21を、例えば、DCスパッタリング技術を用いて堆積する。さらに、RTP(Rapid Thermal process)技術を使用してアニールを施し、アモルファスシリコン膜19とシリサイド材料金属膜21とを反応させて、シリサイド膜22を形成する。そして、王水処理、又は、SH溶液処理を施し、シリサイド膜22の表面の上に残存する、シリコン元素と反応することのなかった未反応の金属元素を除去する。なお、この際に使用する溶液として、ニッケルを使用してシリサイド膜22を形成した場合には、SH溶液を、ニッケル・プラチナ合金を使用してシリサイド膜22を形成した場合には、王水を用いる。
このようにして、図8に示されるような上部コンタクト31と下部コンタクト34とを備えるコンタクト4を有する半導体装置1が形成される。半導体装置1は、ロジック回路領域(第1の回路領域)2と、ロジック回路領域2の上に形成されたシリコン窒化膜(第1の絶縁膜)11とTEOS膜(第2の絶縁膜)12と、TEOS膜12の上に形成され、シリサイド膜22を備えるTFT回路領域(第2の回路領域)3と、コンタクト4とを備える。このコンタクト4は、ロジック回路2の表面に設けられた銅配線層5と、TFT回路領域3の有するシリサイド膜22とを電気的に接続するためのものである。さらに、コンタクト4は、ロジック回路領域2の表面の配線層5の上に位置するシリコン窒化膜11とTEOS膜12とに形成された開口部18に埋め込まれた下部コンタクト34と、下部コンタクト34の上面を覆うように形成され、その上面はTEOS膜の上面と同じ高さとなっている上部コンタクト31と、を備える。この上部コンタクト31は、Au、Pt、Pd、Ta、Ru、Ir、Rhからなる群から選択された金属の材料から成る。上部コンタクト31を形成せずに、開口部18に埋め込まれた金属膜16の上面にシーム17が露出していた場合、シーム17の影響を受けて、図9に示されるように、金属膜16の上に堆積されたアモルファスシリコン膜19に、ピンホール20が生じてしまう。このピンホール20を介して、王水、又は、SH溶液が、開口部18に埋め込まれた金属膜16と接触すると、金属膜16は王水及びSH溶液に対して耐性を持たない金属で構成されているため、金属膜16は、これらの溶液に対して溶解し、さらに、コンタクト4の下にある銅配線層5も、銅が王水及びSH溶液に耐性を有しないことから、これらの溶液に溶解し、接続不良が生じる。
本実施形態では、下部コンタクト34の上に、王水又はSH溶液に耐性のある金属の材料による上部コンタクト31が形成されていることから、開口部18に埋め込まれた下部コンタクト34中にシーム17が生じた場合であっても上部コンタクト31によって塞がれる。そのため、その上にアモルファスシリコン膜19を堆積しても、アモルファスシリコン膜19中にピンホール20が生じることを避けることができる。さらに、なんらかの原因により、アモルファスシリコン膜19にピンホール20が生じてしまったとしても、上部コンタクト31により、下部コンタクト34及びその下に形成されている銅配線層5が、王水、又は、SH溶液と触れることを妨げることができるため、下部コンタクト34及び銅配線層5は溶解せず、接続不良が生じることを避けることができる。
また、本実施形態においては、少ない工程数で、上部コンタクト31と下部コンタクト34とを有するコンタクト4を形成することができるため、製造コストの上昇を抑えることができる。
(第2の実施形態)
第1の実施形態においては、開口部18に埋め込まれた下部コンタクト34の材料となる金属膜16の上面と、開口部18の側壁を覆うバリアメタル層15の上面とに対して、RIEにより選択的にエッチングを行い、これらの上面に凹部を形成する。そして、この凹部を埋め込むように上部コンタクト31の材料となる金属膜32を堆積し、CMPを用いて、金属膜32の上面を平坦化する。このようにして、開口部18から突出することのない上部コンタクト31を形成していた。この方法では、少ない工程数で、上部コンタクト31を形成することができるが、RIEによるエッチングを行うことにより、下部コンタクト34の材料となる金属膜16中のシーム(孔)17をより大きく金属膜16の表面に露出させてしまう可能性が考えられる。
第1の実施形態においては、開口部18に埋め込まれた下部コンタクト34の材料となる金属膜16の上面と、開口部18の側壁を覆うバリアメタル層15の上面とに対して、RIEにより選択的にエッチングを行い、これらの上面に凹部を形成する。そして、この凹部を埋め込むように上部コンタクト31の材料となる金属膜32を堆積し、CMPを用いて、金属膜32の上面を平坦化する。このようにして、開口部18から突出することのない上部コンタクト31を形成していた。この方法では、少ない工程数で、上部コンタクト31を形成することができるが、RIEによるエッチングを行うことにより、下部コンタクト34の材料となる金属膜16中のシーム(孔)17をより大きく金属膜16の表面に露出させてしまう可能性が考えられる。
以下、第2の実施形態を説明する。
第2の実施形態にかかる半導体装置の製造方法を示す図10から図13を参照して、第2の実施形態を説明する。以下、第1の実施形態と同様に、ロジック回路領域(第1の回路領域)2の有する銅配線5と、TFT回路領域(第2の回路領域)3の有するシリサイド膜22とを電気的に接続するためのコンタクト4の形成方法を説明する。ここでは、第1の実施形態と共通する部分については、詳細な説明を省略する。
図10(a)に示されるように、第1の実施形態と同様に、半導体基板13の上にロジック回路領域2を形成し、その上に、シリコン窒化膜(第1の絶縁膜)11とTEOS膜(第2の絶縁膜)12とを形成する。さらに、シリコン窒化膜11とTEOS膜12とを貫く複数の開口部18を、RIEを用いて、形成し、ロジック回路領域2の表面に形成された銅配線層5を露出させる。開口部18の底面及び側面を覆うように、スパッタリング法により、バリアメタル層15を形成する。次に、バリアメタル層15が形成された開口部18を埋め込むように、下部コンタクト34の材料としてタングステン膜、アルミニウム膜等の金属膜16をCVD法によって、堆積する。ここでは、第1の実施形態と同様に、開口部18にタングステン膜16を堆積したものとして、以下の説明を進める。そして、TEOS膜12の上面と同じ高さになるように、タングステン膜16の上面をCMP により、研磨する。
次に、図10(b)に示されるように、バリアメタル層15の上面とTEOS膜12の上面との上に、スパッタリング法を用いて、上部コンタクト31の材料となる金属膜32を堆積する。この金属膜32は、第1の実施形態と同様に、王水、又は、SH溶液に対して耐性があるものであって、且つ、低抵抗な金属から選択される。例えば、SH溶液を使用する場合には、SH溶液に耐性のある、Au、Pt、Pd、Ta、Ru等から選択される。また、例えば、王水を使用する場合には、王水に耐性のある、Ta、Ru、Ir、Rh等から選択される。ここでは、第1の実施形態と同様に、タンタル金属膜32を堆積するものとして、以下の説明を進める。また、この上部コンタクト31の材料となるタンタル金属膜32を堆積する厚さについては、第1の実施形態と同様であるため、ここでは説明を省略する。
さらに、図11(a)に示されるように、タンタル金属膜32のうち、上部コンタクト31となる部分のみを保護するように、言い換えると、タングステン膜16の上にあるタンタル金属膜32の部分のみを覆うように、レジスト膜33に形成する。
次に、図11(b)に示されるように、レジスト膜33に覆われたタンタル金属膜32を、RIEにより、エッチングする。このようにすることによって、レジスト膜33で保護されていないタンタル金属膜32の部分は除去され、レジスト膜33に覆われたタンタル金属膜32の部分のみが、残存される。
次いで、図12(a)に示されるように、レジスト膜33を除去する。このようにして、タングステン膜16の上面のみを覆うタンタル金属膜32による上部コンタクト31を形成する。
さらに、図12(b)に示されるように、このタンタル膜32とTEOS膜12との上に、アモルファスシリコン膜19を、CVD法により、例えば、厚さ30nmのものとして、形成する。この後、周知の方法によってアモルファスシリコン膜19上にゲート絶縁膜、ゲート電極等を形成してトランジスタ(図示せず)を形成する。
トランジスタ形成後、第1の実施形態と同様に、アモルファスシリコン膜19とともにシリサイド膜22の材料となるニッケル、又は、ニッケル・プラチナ合金のシリサイド材料金属膜21を、例えば、DCスパッタリング技術を用いて堆積する。さらに、RTP技術を使用してアニールを施し、アモルファスシリコン膜19とシリサイド材料金属膜21とを反応させて、シリサイド膜22を形成する。そして、王水処理、又は、SH溶液処理を施し、シリサイド膜22の表面の上に残存する、シリコン元素と反応することのなかった未反応の金属元素を除去する。
このようにして、図13に示されるような、上部コンタクト31と下部コンタクト34とを備えるコンタクト4を有する半導体装置1が形成される。すなわち、半導体装置1は、ロジック回路領域(第1の回路領域)2と、ロジック回路領域2の上に形成されたシリコン窒化膜(第1の絶縁膜)11とTEOS膜(第2の絶縁膜)12と、TEOS膜12の上に形成され、シリサイド膜22を備えるTFT回路領域(第2の回路領域)3と、コンタクト4とを備える。このコンタクト4は、ロジック回路2の表面に設けられた銅配線層5と、TFT回路領域3の有するシリサイド膜22とを電気的に接続するためのものである。さらに、コンタクト4は、ロジック回路領域2の表面の配線層5の上に位置するシリコン窒化膜11とTEOS膜12とに形成された開口部18に埋め込まれた下部コンタクト34と、下部コンタクト34の上面を覆うように形成され、TEOS膜12の上面から突出した上部コンタクト31とを備える。この上部コンタクト31は、Au、Pt、Pd、Ta、Ru、Ir、Rhからなる群から選択された金属の材料から成る。
本実施形態では、下部コンタクト34の上に、王水又はSH溶液に耐性のある金属の材料による上部コンタクト31が形成されていることから、開口部18に埋め込まれた下部コンタクト34中にシーム17が生じた場合であっても上部コンタクト31によって塞がれるため、その上にアモルファスシリコン膜19を堆積しても、アモルファスシリコン膜19中にピンホール20が生じることを避けることができる。さらに、なんらかの原因により、アモルファスシリコン膜19にピンホール20が生じてしまったとしても、上部コンタクト31により、下部コンタクト34及びその下に形成されている銅配線層5が、王水、又は、SH溶液と触れることを妨げることができるため、下部コンタクト34及び銅配線層5は溶解せず、接続不良が生じることを避けることができる。
また、本実施形態においては、RIEによるエッチングを行うことにより、下部コンタクト34の材料となる金属膜16中のシーム(孔)17をより大きく金属膜16の表面に露出させてしまうこともない。従って、製造コストと製造時間との増加を抑えることができる。
なお、本発明は、上記実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。すなわち、本発明の趣旨を逸脱しない範囲で適宜変形して実施することができる。
1 半導体装置
2 ロジック回路領域(第1の回路領域)
3 TFT回路領域(第2の回路領域)
4 コンタクト
5 銅配線層(配線層)
11 窒化シリコン膜(第1の絶縁膜)
12 TEOS膜(第2の絶縁膜)
13 半導体基板
15 バリアメタル層
16 金属膜(タングステン膜)
17 シーム(孔)
18 開口部
19 アモルファスシリコン膜
20 ピンホール
21 シリサイド材料膜(ニッケル膜、ニッケル・プラチナ合金膜)
22 シリサイド膜
31 上部コンタクト
32 タンタル金属膜(金属膜)
33 レジスト膜
34 下部コンタクト
2 ロジック回路領域(第1の回路領域)
3 TFT回路領域(第2の回路領域)
4 コンタクト
5 銅配線層(配線層)
11 窒化シリコン膜(第1の絶縁膜)
12 TEOS膜(第2の絶縁膜)
13 半導体基板
15 バリアメタル層
16 金属膜(タングステン膜)
17 シーム(孔)
18 開口部
19 アモルファスシリコン膜
20 ピンホール
21 シリサイド材料膜(ニッケル膜、ニッケル・プラチナ合金膜)
22 シリサイド膜
31 上部コンタクト
32 タンタル金属膜(金属膜)
33 レジスト膜
34 下部コンタクト
Claims (5)
- 配線層を備える第1の回路領域と、
前記第1の回路領域の上に形成された絶縁膜と、
前記絶縁膜の上に形成され、シリサイド膜を備える第2の回路領域と、
前記配線層上に設けられ、前記配線層と電気的に接続された下部コンタクトと、
前記下部コンタクト上に設けられ、前記下部コンタクトと前記シリサイド膜とを電気的に接続する上部コンタクトと、
を備える半導体装置。 - 前記上部コンタクトは前記下部コンタクトの上面を覆うように形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記配線層は、銅、前記シリサイド膜は、ニッケル・プラチナシリサイド膜であり、前記上部コンタクトは、Ta、Ru、Ir、Rhのいずれからなる膜であることを特徴とする請求項1に記載の半導体装置。
- 前記配線層は、銅、前記シリサイド膜は、ニッケルシリサイド膜からなり、前記上部コンタクトは、Au、Pt、Pd、Ta、Ruのいずれからなる膜であることを特徴とする請求項1に記載の半導体装置。
- 前記上部コンタクトは前記絶縁膜よりも上に形成されていることを特徴とする請求項1に記載の半導体装置。
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