JP2018526831A - マルチ閾値ＰＭＯＳトランジスタのための埋め込みＳｉＧｅプロセス - Google Patents

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Abstract

拡張部（２１０）及びポケット注入（２１２）を備え、ＳｉＧｅソース及びドレイン（２３０）を備える第１のＰＭＯＳトランジスタ（２０５）を有し、拡張部を備えず、ポケット注入を備えず、ＳｉＧｅソース及びドレイン（２３０）を備える第２のＰＭＯＳトランジスタ（２１５）を有する、集積回路及び方法の記載される例において、ＳｉＧｅソース及びドレイン（２３０）から第１のＰＭＯＳトランジスタ（２０５）のゲートまでの距離（Ｃ２Ｇｄ）が、ＳｉＧｅソース及びドレイン（２３０）から第２のＰＭＯＳトランジスタ（２１５）のゲートまでの距離（Ｃ２Ｇｕ）より大きく、第１のＰＭＯＳトランジスタ（２０５）のターンオン電圧が、第２のＰＭＯＳトランジスタ（２１５）のターンオン電圧より少なくとも５０ｍＶ高い。

Description

本願は、概して集積回路に関し、更に特定して言えば、シリコンゲルマニウムソース及びドレイン拡散を備えるＰＭＯＳトランジスタに関連する。
ＳｉＧｅソース／ドレイン領域を埋め込むための手法は、正孔移動度を改善することによってデバイス性能を改善するために、ＰＭＯＳデバイスのチャネル領域における圧縮応力を増大させるためＣＭＯＳデバイスに対して用いられてきている。ゲートスタック及びソース／ドレイン拡張部形成に続く、このようなプロセスフローにおいて、ＰＭＯＳデバイスのソース／ドレイン領域にキャビティが形成される。キャビティ形成は、概して、マルチステップドライエッチプロセスにより達成され、その後、ウェットエッチングプロセスが続く。
第１のドライエッチ工程は、基板（例えば、シリコン）におけるキャビティのエッチングを開始するために、堆積されたハードマスク層（例えば、シリコン窒化物）を介してエッチングするために用いられる第１の異方性ドライエッチであり、その後、ＰＭＯＳトランジスタチャネルに横方向に向かうことを含んでキャビティを拡張する等方性ドライ横方向エッチ（ドライ横方向エッチ）が続き、その後、キャビティの底部壁を画定するため第２の異方性ドライエッチが続く。
マルチステップドライエッチの後には、概して、「ダイヤモンド形状の」キャビティを形成する、ウェット結晶学的エッチが続く。結晶学的エッチのためのウェットエッチャントは、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含むエッチャントなど、基板材料に対する結晶配向選択性を有し、これは、マルチステップドライエッチ処理によって提供されたＵ形状の窪みで開始する基板をエッチングするために用いられる。ウェット結晶学的エッチングプロセスの間、＜１１１＞結晶配向のエッチングレートは、＜１００＞などの他の結晶配向のものより小さい。その結果、Ｕ形状の窪みはダイヤモンド形状の窪みとなる。
図１Ａは、ＳｉＧｅ（シリコンゲルマニウム）ソース及びドレイン拡散の形成の直前の、製造過程のＰＭＯＳトランジスタを示す図である。ＰＭＯＳトランジスタは、シリコンなどの基板１０２上のゲート電極１０４を含むゲートスタックを有して示されており、ゲートスタックの壁上の側壁スペーサ１１６、及びゲート電極１０４上のハードマスク層（例えば、シリコン窒化物）１０６を備える。ｐ型ソース及びドレイン拡張部１１０及びｎ型ハロー又はポケット１１２が、二酸化シリコン又はシリコン窒化物などのオフセットスペーサ１０８誘電体に自己整合形成される。ｐ型拡張部１１０は、ＰＭＯＳトランジスタチャネルを、コンタクトが形成されるディープソースドレインに電気的に接続する。ｎ型ポケット１１２は、ＰＭＯＳトランジスタチャネル１１４におけるドーピングを増大させ、ＰＭＯＳトランジスタターンオン電圧（ｖｔｐ）を設定する。
図１Ｂは、マルチステップドライキャビティエッチ処理を終了した直後のＰＭＯＳトランジスタを示す。典型的に、第１のドライエッチ工程は、堆積されたハードマスク層（例えば、シリコン窒化物）を介してエッチングするため、及び基板１０２にキャビティをエッチングすることを開始するために用いられる、第１の異方性ドライエッチである。その後、ＰＭＯＳトランジスタチャネル１１４に向かって横方向にキャビティを拡張する等方性ドライ横方向エッチ工程１１８が続く。このエッチングの後には典型的に、キャビティ１２０の底部壁を画定するために第２の異方性ドライエッチが続く。
図１Ｃは、ダイヤモンド形状の窪み１２２を形成するウェット結晶学的キャビティエッチ後の製造過程のＰＭＯＳトランジスタの図を示す。Ｃ２Ｇ（キャビティトゥーゲート空間）は、キャビティの端からトランジスタゲートの端までの距離である。
ウェット結晶学的エッチに続いて、ＰＭＯＳ埋め込みＳｉＧｅソース／ドレイン領域を形成するために、ボロンドープされたＳｉＧｅが、ダイヤモンド形状の窪みにおいてエピタキシャル成長される。埋め込みＳｉＧｅ領域は、それらが大量の圧縮応力をチャネルに与えるように、ＰＭＯＳトランジスタチャネルの外側端に充分に近接して配置される。しかしながら、ＳｉＧｅ領域は、ＳｉＧｅにおけるインサイチュドーピングからのドーパント拡散が、ＰＭＯＳチャネルに入り、ＰＭＯＳ閾値電圧（ｖｔｐ）を変えるように、ＰＭＯＳトランジスタチャネルの外側端に近接し過ぎない。
集積回路は、コアＰＭＯＳトランジスタに加えて、高性能回路のための低ターンオン電圧（ＬＶＰＭＯＳ）を備えるＰＭＯＳトランジスタを要することがある。典型的に、コアＰＭＯＳトランジスタのｖｔを設定するために一つのパターン及び注入工程が用いられ、ＬＶＰＭＯＳトランジスタの一層低いｖｔｐを設定するために第２のパターン及び注入工程が用いられる。
記載される例において、集積回路が形成され、この集積回路は、拡張部及びポケット注入を備え、ＳｉＧｅソース及びドレインを備える第１のＰＭＯＳトランジスタを備え、及び、拡張部を備えず、ポケット注入を備えず、ＳｉＧｅソース及びドレインを備える第２のＰＭＯＳトランジスタを備える。第１のＰＭＯＳトランジスタのＳｉＧｅソース及びドレインからゲートまでの距離は、第２のＰＭＯＳトランジスタのＳｉＧｅソース及びドレインからゲートまでの距離より大きい。第１のＰＭＯＳトランジスタのターンオン電圧は、第２のＰＭＯＳトランジスタのターンオン電圧より高い。記載される例は、集積回路を形成するための方法を含み、この集積回路は、拡張部及びポケット注入を備え、ＳｉＧｅソース及びドレインを備える第１のＰＭＯＳトランジスタを備え、及び、拡張部を備えず、ポケット注入を備えず、ＳｉＧｅソース及びドレインを備える第２のＰＭＯＳトランジスタを備える。第１のＰＭＯＳトランジスタのＳｉＧｅソース及びドレインからゲートまでの距離は、第２のＰＭＯＳトランジスタのＳｉＧｅソース及びドレインからゲートまでの距離より大きく、第１のＰＭＯＳトランジスタのターンオン電圧は、第２のＰＭＯＳトランジスタのターンオン電圧より高い。
（従来技術）ＰＭＯＳトランジスタ上のＳｉＧｅソース及びドレインの形成の断面である。 （従来技術）ＰＭＯＳトランジスタ上のＳｉＧｅソース及びドレインの形成の断面である。 （従来技術）ＰＭＯＳトランジスタ上のＳｉＧｅソース及びドレインの形成の断面である。
製造の連続的な段階において示される一実施例の低電圧ＰＭＯＳトランジスタを備える集積回路の断面図である。 製造の連続的な段階において示される一実施例の低電圧ＰＭＯＳトランジスタを備える集積回路の断面図である。 製造の連続的な段階において示される一実施例の低電圧ＰＭＯＳトランジスタを備える集積回路の断面図である。 製造の連続的な段階において示される一実施例の低電圧ＰＭＯＳトランジスタを備える集積回路の断面図である。 製造の連続的な段階において示される一実施例の低電圧ＰＭＯＳトランジスタを備える集積回路の断面図である。
これらの図面は、一定の縮尺で描いてはおらず、単に例示の実施例を例示するために提供される。例示のため、例示の幾つかの応用例を参照して幾つかの態様を説明する。理解を提供するために多数の特定の詳細、関係、及び方法が説明される。しかしながら、当業者であれば、特定の詳細の一つ又は複数を備えない又は他の方法を備える実施例が成され得ることが容易にできるであろう。他の場合において、分かりにくくなること避けるため、周知の構造又はオペレーションは詳細には示していない。幾つかの行為は、異なる順で及び／又は他の行為又は事象と同時に起こり得る。また、全ての例示した行為又は事象が、手法を実装するために必要とされるわけではない。
本説明のため、「Ｃ２Ｇｄ」という用語は、拡張部及びポケットドーピングを備える、ＰＭＯＳトランジスタのためのＳｉＧｅキャビティからゲートまでの空間を指す。「Ｃ２Ｇｕ」という用語は、拡張部及びポケットドーピングを備えない（ドープされない（undoped））、ＬＶＰＭＯＳトランジスタのためのＳｉＧｅキャビティからゲートまでの空間を指す。
図２Ｅは、実施例に従って形成されたＳｉＧｅソース及びドレインを備えるコアＰＭＯＳ２０５及び低電圧ＰＭＯＳ（ＬＶＰＭＯＳ）トランジスタ２１５を備える集積回路の一部を示す。一層低いｖｔｐを備えるＬＶＰＭＯＳトランジスタ２１５が、付加的なリソグラフィ又は注入工程なしに形成される。コアＰＭＯＳトランジスタ２０５は、ソース及びドレイン拡張部２１０及びポケット２１２を有する。ＬＶＰＭＯＳトランジスタ２１５は、ソース及びドレイン拡張部を有さず、ポケットを有さない。また、コアＰＭＯＳトランジスタ上のＳｉＧｅキャビティからゲートまでの空間（Ｃ２Ｇｄ）は、ＬＶＰＭＯＳトランジスタのＳｉＧｅキャビティからゲートまでの空間（Ｃ２Ｇｕ）より大きい。ポケットドーピングがないこと、及びＬＶＰＭＯＳトランジスタ上のＳｉＧｅキャビティからゲートまでの空間が一層小さい結果、一層低いターンオン電圧を有するトランジスタとなる。また、ＬＶＰＭＯＳトランジスタ上のＳｉＧｅキャビティからゲートまでの一層小さい空間は、ＬＶＰＭＯＳトランジスタのソース及びドレイン拡散が、直列抵抗が増大されることなく、トランジスタチャネルに電気的に接続することを可能にする。
一つのみの拡張部パターン及び注入工程を用いてＳｉＧｅソース及びドレイン拡散を備えるコアＰＭＯＳトランジスタ及びＬＶＰＭＯＳトランジスタを形成するための方法を、図２Ａ〜２Ｅに示される集積回路製造フローにおける工程で説明する。
図２Ａは、集積回路におけるＰＭＯＳトランジスタゲート２０４を介する断面を示す。誘電体キャップ層２０６を備えるＰＭＯＳトランジスタゲート２０４は、ｎ型基板２０２上に形成される。ｎ型基板は、ｐ型基板に形成されるｎウェルであり得る。シャロートレンチアイソレーション（ＳＴＩ）２１８が、コアＰＭＯＳトランジスタ２０５をＬＶＰＭＯＳトランジスタ２１５から電気的に隔離する。コアＰＭＯＳ拡張フォトレジストパターン２２４が、集積回路上に形成されて、ＬＶＰＭＯＳトランジスタ２１５から拡張部注入２２６及びポケット注入２２８をブロックし、拡張部２２６及びポケット２２８注入に対してコアＰＭＯＳトランジスタ２０５を開口する。ｐ型拡張部注入２２６は、オフセットスペーサ２０８（ＳｉＯ２又はＳｉ３Ｎ４などの誘電体）に自己整合され得、コアＰＭＯＳソース及びドレイン拡張部２１０を形成する。ｎ型ハロー又はポケット注入２２８は、ターンオン電圧（ｖｔｐ）を設定するためコアＰＭＯＳトランジスタチャネル１１４のドーピングを調節するため、オフセットスペーサ２０８に自己整合されて注入され得る。拡張部及びハロー注入を実施した後、フォトレジストパターン２２４が取り除かれる。
図２Ｂは、ＳｉＧｅスペーサ側壁２１６がＰＭＯＳトランジスタゲート２０４上に形成された後の集積回路を示す。ＳｉＧｅスペーサ側壁２１６及び誘電体キャップ層２０６は、ゲート２０４材料上のＳｉＧｅのエピタキシャル成長を避けるため、ゲート２０４を完全に囲む。例示の一実施例において、ＳｉＧｅスペーサ側壁は、約２０ｎｍのシリコン窒化物である。
図２Ｃは、マルチステップドライエッチが、基板２０２において、Ｕ形状のキャビティ２２０Ａ（コアＰＭＯＳトランジスタ２０５用）及び２２０Ｂ（ＬＶＰＭＯＳトランジスタ２１５用）を形成した後の集積回路を示す。例えば、第１のドライエッチ工程は、堆積されたハードマスク層（例えば、シリコン窒化物）を介してエッチングするため、及びキャビティ２２０Ａ及び２２０Ｂを基板２０２内にエッチングすることを開始するために用いられる、第１の異方性ドライエッチであり得る。この後、チャネルに向かって横方向にキャビティを拡張する等方性ドライ横方向エッチ工程が続き得る。このエッチングの後、キャビティ２２０Ａ及び２２０Ｂの底部壁を画定するため第２の異方性ドライエッチが続き得る。この時点で、Ｕ形状のキャビティ２２０Ａ及び２２０Ｂはいずれも、スペーサ２１６に同様に整合される。
図２Ｄに示すように、「ダイヤモンド形状の」キャビティ２２２Ａ及び２２２Ｂを生成するために、基板２０２において結晶学的平面に沿ってエッチングするため、ウェット結晶学的エッチが用いられる。結晶学的エッチのためのウェットエッチャントは、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含むエッチャントなど、基板材料に対する結晶配向選択性を有し、これは、マルチステップドライエッチ処理によって提供されるＵ形状の窪み２２０Ａ及び２２０Ｂ（図２Ｃ）で始まる基板をエッチングするために用いられる。ウェット結晶学的エッチングプロセスの間、＜１１１＞結晶配向のエッチレートは、＜１００＞など他の結晶配向のものより小さい。その結果、Ｕ形状の窪み２２０Ａ及び２２０Ｂはダイヤモンド形状となる。
ボロンドーピングはウェット結晶学的エッチを遅らせるので、ＬＶＰＭＯＳトランジスタ２１５が形成されている軽くドープされたシリコン（拡張部及びポケット注入を有さない）は、拡張部注入２２６により一層重くドープされたＰＭＯＳトランジスタ２０５によるシリコンより速くエッチする。その結果、キャビティ２２０Ｂは、キャビティの表面／頂部でキャビティ２２０Ａよりスペーサ２１６の下に更に延在する。約２０ｎｍの厚みの側壁２１６及び１．２Ｅ１４／ｃｍ２のボロン拡張部ドーピングを備える例示の一実施例において、ＬＶＰＭＯＳトランジスタ２１５上の軽くドープされた基板を備える、キャビティからゲートまでの空間（Ｃ２Ｇｕ）は、コアＰＭＯＳトランジスタ２０５上のボロンドープされた拡張部を備える、キャビティからゲートまでの空間（Ｃ２Ｇｄ）のための１５ｎｍに比して約５ｎｍである。ＬＶＰＭＯＳトランジスタ上の一層小さいＣ２Ｇｕのため、ｐ型ＳｉＧｅが、拡張部注入を備えないＬＶＰＭＯＳトランジスタ２１５のチャネルに接続することが可能となる。また、ＳｉＧｅがＬＶＰＭＯＳトランジスタ２１５上のトランジスタチャネルに一層近くなるので、応力が増大され、ＬＶＰＭＯＳトランジスタの性能が付加的に改善される。ＳｉＧｅがトランジスタチャネルに一層近いことと、ポケット注入がないことの組み合わせは、ＬＶＰＭＯＳトランジスタのターンオン電圧を下げる。例示の一実施例において、ＬＶＰＭＯＳトランジスタ２１５のターンオン電圧は、コアＰＭＯＳトランジスタ２０５のターンオン電圧より約２００ｍＶ低い。
ここで図２Ｅを参照すると、ｐドープされたＳｉＧｅ２３０が、それぞれ、コアＰＭＯＳ２０５及びＬＶＰＭＯＳ２１５トランジスタ上のダイヤモンド形状のキャビティ２２２Ａ及び２２２Ｂを充填するように、エピタキシャル成長される。ｐドープされたＳｉＧｅは、ｐ型ＳｉＧｅを、ｐ型拡張部注入を備えないＬＶＰＭＯＳトランジスタ２１５のチャネルに電気的に接続するためにＬＶＰＭＯＳトランジスタのチャネルに充分に近く（Ｃ２Ｇｕ）、一方、ｐ型ドープされたＳｉＧｅは、電気的接続を形成するにはコアＰＭＯＳトランジスタのチャネルから遠すぎる（Ｃ２Ｇｄ）。その後、ディープソース及びドレイン拡散、シリサイド、コンタクト、及び相互接続レベルを付加するために付加的な処理が、集積回路を完成させるために実施され得る。
所望な場合、ｎウェルドーパントが注入されるときＬＶＰＭＯＳトランジスタ２１５ターンオン電圧を微調整するために、ドーパントが低エネルギーで注入され得る。
ＳｉＧｅソース及びドレインを備えるコアＰＭＯＳ２０５及びＬＶＰＭＯＳ２１５トランジスタは、一つの拡張部及びポケットパターニング及び注入工程のみを用いて同時に形成される。これは、コアＰＭＯＳ２０５及びＬＶＰＭＯＳ２１５トランジスタに対して個別のパターニング工程及び注入工程を要する従来の方法に比して、著しいコスト及びサイクル時間を節約する。
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。

Claims (16)

  1. 集積回路であって、
    ソース及びドレイン拡張部を備え、ポケットを備える第１のＰＭＯＳトランジスタであって、第１のＳｉＧｅキャビティからゲートまでの距離を備えるＳｉＧｅソース及びドレインを有する、前記第１のＰＭＯＳトランジスタ、及び
    ソース及びドレイン拡張部を備えず、ポケットを備えない第２のＰＭＯＳトランジスタであって、第２のＳｉＧｅキャビティからゲートまでの距離を備えるＳｉＧｅソース及びドレインを有する、前記第２のＰＭＯＳトランジスタ、
    を含み、
    前記第２のＳｉＧｅキャビティからゲートまでの距離が、前記第１のＳｉＧｅキャビティからゲートまでの距離より小さく、前記第２のＰＭＯＳトランジスタのターンオン電圧が、前記第１のＰＭＯＳトランジスタの前記ターンオン電圧より低い、
    集積回路。
  2. 請求項１に記載の集積回路であって、前記第２のＰＭＯＳトランジスタの前記ターンオン電圧が、前記第１のＰＭＯＳトランジスタの前記ターンオン電圧より少なくとも５０ｍＶ低い、集積回路。
  3. 請求項１に記載の集積回路であって、前記第２のＰＭＯＳトランジスタの前記ターンオン電圧が、前記第１のＰＭＯＳトランジスタの前記ターンオン電圧より約２００ｍＶ低い、集積回路。
  4. 請求項１に記載の集積回路であって、前記第１のＳｉＧｅキャビティからゲートまでの距離が、前記第２のＳｉＧｅキャビティからゲートまでの距離の約３倍である、集積回路。
  5. 請求項１に記載の集積回路であって、更に、前記の第１のＰＭＯＳトランジスタゲート上の及び前記第２のＰＭＯＳトランジスタのゲート上のＳｉＧｅスペーサ側壁を含み、前記ＳｉＧｅスペーサ側壁が約２０ｎｍであり、前記第１のＳｉＧｅキャビティからゲートまでの距離が約１５ｎｍであり、前記第２のＳｉＧｅキャビティからゲートまでの距離が約５ｎｍである、集積回路。
  6. 集積回路を形成するプロセスであって、
    第１のＰＭＯＳトランジスタの第１のＰＭＯＳトランジスタゲートを形成することであって、ソース及びドレイン拡張部注入を用い、及び前記第１のＰＭＯＳトランジスタゲートに自己整合されるポケット注入を用いて、前記第１のＰＭＯＳトランジスタゲートを形成すること、
    ソース及びドレイン拡張部注入を用いず、ポケット注入を用いずに、第２のＰＭＯＳトランジスタゲートを形成すること、
    前記第１及び第２のＰＭＯＳトランジスタゲート上にＳｉＧｅスペーサ側壁を形成すること、
    前記第１のＰＭＯＳトランジスタのソース及びドレイン領域において前記ＳｉＧｅスペーサ側壁に自己整合される第１のＵ形状のキャビティと、前記第２のＰＭＯＳトランジスタのソース及びドレイン領域において前記ＳｉＧｅスペーサ側壁に自己整合される第２のＵ形状のキャビティとをドライエッチングすること、及び
    前記第１及び第２のＵ形状のキャビティを、ウェット結晶学的エッチングを用いて、それぞれ、第１及び第２のダイヤモンド形状のキャビティに変換することであって、前記第１のダイヤモンド形状のキャビティから前記第１のＰＭＯＳトランジスタゲートまでの距離が、前記第２のダイヤモンド形状のキャビティから前記第２のＰＭＯＳトランジスタゲートまでの距離より大きい、前記第１及び第２のダイヤモンド形状のキャビティに変換すること、
    を含み、
    前記第１のＰＭＯＳトランジスタのターンオン電圧が、前記第２のＰＭＯＳトランジスタのターンオン電圧より少なくとも５０ｍＶ高い、
    プロセス。
  7. 請求項６に記載のプロセスであって、前記第１のＰＭＯＳトランジスタの前記ターンオン電圧が、前記第２のＰＭＯＳトランジスタの前記ターンオン電圧より約２００ｍＶ高い、プロセス。
  8. 請求項６に記載のプロセスであって、前記ＳｉＧｅスペーサ側壁が約２０ｎｍである、プロセス。
  9. 請求項６に記載のプロセスであって、前記ＳｉＧｅスペーサ側壁が約２０ｎｍであり、前記第１のダイヤモンド形状のキャビティから前記第１のＰＭＯＳトランジスタゲートまでの前記距離が約１５ｎｍであり、前記第２のダイヤモンド形状のキャビティから前記第２のＰＭＯＳトランジスタゲートまでの前記距離が約５ｎｍである、プロセス。
  10. 請求項６に記載のプロセスであって、前記ウェット結晶学的エッチングが、水酸化テトラメチルアンモニウムを用いる、プロセス。
  11. 集積回路を形成するプロセスであって、
    第１のＰＭＯＳトランジスタの第１のＰＭＯＳゲート、及び第２のＰＭＯＳトランジスタの第２のＰＭＯＳゲートを形成すること、
    前記第１のＰＭＯＳトランジスタのためのエリアを露出させ、前記第２のＰＭＯＳトランジスタのためのエリアを覆う、フォトレジストパターンを形成すること、
    前記フォトレジストパターンを用いて、前記第２のＰＭＯＳトランジスタにおいてソース及びドレイン拡張部領域を注入することなく、前記第１のＰＭＯＳトランジスタにおいてソース及びドレイン拡張部領域を注入すること、
    前記フォトレジストパターンを用いて、前記第２のＰＭＯＳトランジスタにポケット領域を注入することなく、前記第１のＰＭＯＳトランジスタにおいてポケット領域を注入すること、
    前記フォトレジストパターンを取り除くこと、
    前記第１及び第２のＰＭＯＳゲート上にＳｉＧｅスペーサ側壁を形成すること、及び
    前記第２のＰＭＯＳトランジスタにおいてソース及びドレイン拡張部領域を形成することなく、前記第１のＰＭＯＳトランジスタにおいて第１のＳｉＧｅキャビティを、及び前記第２のＰＭＯＳトランジスタにおいて第２のＳｉＧｅキャビティを形成することであって、前記第１のＰＭＯＳトランジスタの第１のＳｉＧｅキャビティからゲートまでの間隔が、前記第２のＰＭＯＳトランジスタの第２のＳｉＧｅキャビティからゲートまでの間隔より大きい、前記第１のＳｉＧｅキャビティ及び第２のＳｉＧｅキャビティを形成すること、
    を含み、
    前記第１のＰＭＯＳトランジスタのターンオン電圧が、前記第２のＰＭＯＳトランジスタのターンオン電圧より少なくとも５０ｍＶ高い、
    プロセス。
  12. 請求項１１に記載のプロセスであって、前記第１のＰＭＯＳトランジスタの前記ターンオン電圧が、前記第２のＰＭＯＳトランジスタの前記ターンオン電圧より約２００ｍＶ高い、プロセス。
  13. 請求項１１に記載のプロセスであって、前記ＳｉＧｅスペーサ側壁が約２０ｎｍである、プロセス。
  14. 請求項１１に記載のプロセスであって、前記ＳｉＧｅスペーサ側壁が約２０ｎｍであり、前記第１のＳｉＧｅキャビティからゲートまでの間隔が約１５ｎｍであり、前記第２のＳｉＧｅキャビティからゲートまでの間隔が約５ｎｍである、プロセス。
  15. 請求項１１に記載のプロセスであって、
    前記第１のＳｉＧｅキャビティ及び前記第２のＳｉＧｅキャビティがダイヤモンド形状であり、
    前記第１のＳｉＧｅキャビティ及び前記第２のＳｉＧｅキャビティが、
    前記第１のＰＭＯＳトランジスタのソース及びドレイン領域において前記ＳｉＧｅスペーサ側壁に自己整合される第１のＵ形状のキャビティと、前記第２のＰＭＯＳトランジスタのソース及びドレイン領域において前記ＳｉＧｅスペーサ側壁に自己整合される第２のＵ形状のキャビティとをドライエッチングすること、及び
    前記第１及び第２のＵ形状のキャビティを、それぞれ、第１及び第２のダイヤモンド形状のキャビティに変換するために、ウェット結晶学的エッチングを実施すること、
    により形成され、
    前記第２のＰＭＯＳトランジスタの前記第２のＳｉＧｅキャビティからゲートまでの間隔より大きい前記第１のＰＭＯＳトランジスタの前記第１のＳｉＧｅキャビティからゲートまでの間隔を形成するために、前記ウェット結晶学的エッチングが、表面において前記第１のＵ形状のキャビティより速く、前記第２のＵ形状のキャビティを横方向にエッチする、
    プロセス。
  16. 請求項１５に記載のプロセスであって、前記ウェット結晶学的エッチングが水酸化テトラメチルアンモニウムを用いる、プロセス。
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