JP2014195112A - 半導体イメージセンサ・モジュール及びその製造方法 - Google Patents

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Makoto Iwabuchi
信 岩淵
Makoto Motoyoshi
真 元吉
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Sony Corp
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Abstract

【課題】本発明は、画素の開口率が向上すると共に、チップ使用効率の向上を図り、しかも全画素の同時シャッタを可能にしたＣＭＯＳ型の半導体イメージセンサ・モジュール及びその製造方法を提供する。
【解決手段】本発明の半導体イメージセンサ・モジュールは、光電変換素子とトランジスタで構成する複数の画素が配列されたイメージセンサを備えた第１の半導体チップと、Ａ／Ｄ変換器アレイを備えた第２の半導体チップを積層して構成される。好ましくは、さらにメモリ素子アレイを備えた第３の半導体チップを積層して構成される。また、本発明の半導体イメージセンサ・モジュールは、上記イメージセンサを備えた第１の半導体チップと、アナログ型不揮発性メモリアレイを備えた第４の半導体チップを積層して構成される。
【選択図】図１

Description

本発明は、半導体イメージセンサ・モジュール及びその製造方法に関する。より詳しくは、例えばデジタルスチルカメラ、ビデオカメラ、あるいはカメラ付き携帯電話等のシャター速度の高速化に対応した同時シャッタを実現する半導体イメージセンサ・モジュールに関する。
ＣＭＯＳイメージセンサは、ＣＣＤイメージセンサと比較して単一電源、低消費電力で且つ標準ＣＭＯＳプロセスにより製造できることから、システムオンチップが容易であるという利点がある。近年、ＣＭＯＳイメージセンサは、この利点により高級一眼レフのデジタルスチルカメラや携帯電話まで使われだしている。
図５４及び図５５に、それぞれＣＣＤイメージセンサと、ＣＭＯＳイメージセンサの簡略化した構成を示す。
図５４に示すＣＣＤイメージセンサ１は、撮像領域２内に画素となる複数の受光センサ（光電変換素子）３が規則的に例えば２次元マトリックス状に配列されると共に、各受光センサ列に対応して信号電荷を垂直方向へ転送するＣＣＤ構造の垂直転送レジスタ４が配置され、さらに各垂直転送レジスタ４に接続されて信号電荷を水平方向へ転送するＣＣＤ構造の水平転送レジスタ５が配置され、この水平転送レジスタ５の終段に電荷電圧変化して出力する出力部６が接続されて成る。このＣＣＤイメージセンサ１では、撮像領域２で受光した光を各受光センサ３で信号電荷に変換して蓄積し、この各受光センサ３の信号電荷を読出しゲート部７を介して垂直転送レジスタ４へ読み出して垂直方向へ転送する。また、垂直転送レジスタ４から１ライン毎に水平転送レジスタ５に読み出した信号電荷は、水平方向へ転送して出力部６より電圧信号に変換して撮像信号として出力する。
一方、図５５に示すＣＭＯＳイメージセンサ１１は、撮像領域１２内に複数の画素１２が配列された撮像領域１３と、制御回路１４と、垂直駆動回路１５と、カラム部１６と、水平駆動回路１７と、出力回路１８とを備えて構成される。撮像領域１２では、複数の画素１２が２次元的に規則配列、例えば２次元マトリックス状に配列される。各画素１２は光電変換素子（例えば、フォトダイオード）と複数のＭＯＳトランジスタで形成される。制御回路１４は、入力クロックと、動作モードなどを指令するデータを受け取り、またイメージセンサの情報を含むデータを出力する。
このＣＭＯＳイメージセンサ１１では、垂直駆動回路１５からの駆動パルスにより画素１２の行が選択され、選択され行の画素１２の出力が垂直選択線２１を通じてカラム部１６に送られる。カラム部１６ではカラム信号処理回路１９が画素１２の列に対応して配列されており、１行分の画素１２の信号を受けて、その信号にＣＤＳ（Correlated Double Sampling：固定パターンノイズ除去の処理）や信号増幅やアナログ／デジタル（ＡＤ）変換等の処理が行われる。そして、水平駆動回路１７によりカラム信号処理回路１９が順番に選択されて、その信号が水平信号線２０に導かれ、出力回路１８より撮像信号として出力される。
図５６Ａ，Ｂに、ＣＣＤイメージセンサ１とＣＭＯＳイメージセンサ１１の各走査線に対応した画素行の蓄積タイミングチャートを示す。ＣＣＤイメージセンサ１の場合は、同じ期間中に各受光センサ３に信号電荷を蓄積し、全ての画素で受光センサ３から信号電荷を同時に垂直転送レジスタ４へ読み出している。すなわち、図５６Ａに示すように、あるフレームの蓄積期間で全ての行の画素が同時刻に蓄積される。これにより、蓄積の同時性が得られ、同時電子シャッタを可能にしている。
これに対して、ＣＭＯＳイメージセンサ１１の場合は、基本的な動作方式から、信号を出力した画素１２はその時点から再び光電変換した信号の蓄積を開始するので、図５６Ｂに示すように、あるフレーム期間でみると走査タイミングにしたがって蓄積の期間がずれる。これにより、蓄積の同時性が得られず、同時電子シャッタが得られない。すなわち、ＣＭＯＳイメージセンサ１１は、ＣＣDイメージセンサのような転送タイミングをずらせる垂直転送レジスタが無いため、画素の蓄積時間をリセットタイミングで調節してデータをカラム信号処理回路へ送るタイミングを調節している。このため、信号電荷の蓄積期間をずらす必要があり、全ての画素を同一タイミングで電荷蓄積する同時シャッタ化が出来ない（非特許文献１の１７９頁参照）。
特に、高速で動く画像の撮影のとき、この違いが出てくる。図５７Ａ，Ｂは高速で回転する羽をＣＣＤイメージセンサとＣＭＯＳイメージセンサで記録した場合の記録画像を示す。同図から分かるように、ＣＣＤイメージセンサで記録した羽２５は正常に記録されるが、ＣＭＯＳイメージセンサで記録した羽２５は形が歪んで記録される（非特許文献１の１８０頁参照）。
上述のＣＭＯＳイメージセンサにおける高速で動く画像の撮影の対策として、図５２及び図５３に示す構成が提案されている。このＣＭＯＳイメージセンサ３１は、表面照射型のＣＭＯＳイメージセンサに適用した場合であり、図５２の平面ブロックレイアウトで示すように、１つの半導体チップの所要領域に、光電変換素子であるフォトダイオードと複数のＭＯＳトランジスタとからなる画素を配列してなる撮像領域、いわゆるフォトダイオードＰＤ・センサ回路領域３２を形成し、このフォトダイオードＰＤ・センサ回路領域３２に隣接して各画素に接続した複数のアナログ／デジタル（ＡＤ）変換回路及びメモリ手段を配置したＡＤＣ・メモリ領域３３を形成して構成される。
図５３に、ＣＭＯＳイメージセンサ３１の単位画素の断面構造を示す。この例では、ｎ型半導体基板３５にｐ型半導体ウェル領域３６を形成し、画素分離領域３７で区画された各領域のｐ型半導体ウェル領域３６にフォトダイオードＰＤと複数のＭＯＳトランジスタＴｒからなる単位画素３８を形成し、基板表面側に層間絶縁膜４３を介して多層、例えば１層目配線４４１、２層目配線４４２、３層目配線４４３が形成された多層配線層３９を形成し、さらにこの上にカラーフィルタ４１及びオンチップマイクロレンズ４２を形成して表面照射型に構成される。フォトダイオードＰＤは、ｎ型半導体領域４６と表面のアキュミュレーション層となるｐ＋半導体領域４７とを有した埋込み型フォトダイオードで構成される。画素を構成するＭＯＳトランジスタＴｒは、図示しないが例えば、読出しトランジスタ、リセットトランジスタ、増幅トランジスタを有した３トランジスタ構造、さらに垂直選択トランジスタを加えた４トランジスタ構造とすることができる。
このＣＭＯＳイメージセンサ３１では、フォトダイオードで光電変換した後は直ちに一斉にアナログ／デジタル変換させ、メモリ手段にデータとして保持し、その後、メモリ手段から順次読み出すようにしている。この構成は、アナログ／デジタル変化した信号をメモリ手段に一旦保持した後信号処理するので、同時シャッタを可能にする。
ＣＱ出版株式会社２００３年８月１０日発行、米本和也著「ＣＣＤ／ＣＭＯＳイメージセンサの基礎と応用」１７９〜１８０頁
しかしながら、図５２の構成のＣＭＯＳイメージセンサでは、１つの半導体チップ内にフォトダイオードＰＤ・センサ回路領域３２と、ＡＤＣ・メモリ領域３３とを有するので、画素数を増やして高解像度化したときにその単位画素、すなわち微細画素の開口面積が小さくり、大きな感度が得られない。そして、チップ使用効率が悪く面積の増大があり、コスト高は免れない。
本発明は、画素の開口率が向上すると共に、チップ使用効率の向上を図り、しかも全画素の同時シャッタを可能にしたＣＭＯＳ型の半導体イメージセンサ・モジュール及びその製造方法を提供するものである。
本発明に係る半導体イメージセンサ・モジュールは、複数の画素が規則的に配列され、各画素が光電変換素子とトランジスタで構成されたイメージセンサを備えた第１の半導体チップと、複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイを備えた第２の半導体チップとが積層されて成ることを特徴とする。
本発明の好ましい形態は、上記半導体イメージセンサ・モジュールにおいて、少なくともデコーダとセンスアンプを備えたメモリ素子アレイを備えた第３の半導体チップが、さらに積層された構成とする。
本発明の好ましい形態は、複数の光電変換素子と複数のメモリ素子が、１つのアナログ／デジタル変換器を共有するように、第１及び第２の半導体チップが第３の半導体チップに対して近接して配置された構成とする。
メモリ素子は、揮発性メモリ、フローティングゲート型の不揮発性メモリ、ＭＯＮＯＳ型の不揮発性メモリ、多値をとる不揮発性メモリ、等で構成することができる。
メモリ素子アレイは、メモリ素子アレイ中にパリティチェック用のメモチビットを有する構成とすることができる。メモリ素子アレイは、メモリ素子アレイ中に欠陥救済用のスペアビットを有する構成とすることができる。
本発明に係る半導体イメージセンサ・モジュールは、複数の画素が規則的に配列され、各画素が光電変換素子とトランジスタで構成されたイメージセンサを備えた第１の半導体チップと、複数のアナログ型不揮発性メモリからなるアナログ型不揮発性メモリアレイを備えた第４の半導体チップとが積層されて成り、アナログ型不揮発性メモリにより、蓄積電荷量に応じた情報量を記憶させるようにして成ることを特徴とする。
本発明に係る半導体イメージセンサ・モジュールの製造方法は、各画素が光電変換素子とトランジスタで構成された複数の画素を２次元状に規則的に配列したイメージセンサを備えた第１の半導体チップを形成する工程と、複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイを備えた第２の半導体チップを形成する工程と、第１の半導体チップと第２の半導体チップとを積層して前記イメージセンサの画素とアナログ／デジタル変換器を接続する工程とを有することを特徴とする。この接続工程では、第１の半導体チップのイメージセンサの画素と、第２の半導体チップのアナログ／デジタル変換器を、フェースダウンでバンプで接合、またはＬＳＩチップ面に対して垂直にウェーハを貫通するスルーホールで接続する。
本発明の半導体イメージセンサ・モジュールの製造方法の好ましい形態は、上記半導体イメージセンサ・モジュールの製造方法において、少なくともデコーダとセンスアンプを備えたメモリ素子アレイを有する第３の半導体チップを形成する工程を有し、第１の半導体チップと第２の半導体チップと第３の半導体チップとを積層し、イメージセンサの画素をアナログ／デジタル変換器を通じてメモリに接続する工程を有する。この接続工程では、第１の半導体チップのイメージセンサの画素を、第２の半導体チップのアナログ／デジタル変換器を通じて第３の半導体チップのメモリに、ウェーハ面に垂直にウェーハを貫通するスルーホールで接続する。
本発明に係る半導体イメージセンサ・モジュールの製造方法は、各画素が光電変換素子とトランジスタで構成された複数の画素を２次元状に規則的に配列したイメージセンサを備えた第１の半導体チップを形成する工程と、複数のアナログ型不揮発性メモリからなるアナログ不揮発性メモリアレイを備えた第４の半導体チップを形成する工程と、第１の半導体チップと第４の半導体チップとを積層してイメージセンサの画素とアナログ型不揮発性メモリを接続する工程とを有することを特徴とする。
本発明に係る半導体イメージセンサ・モジュールによれば、画素が光電変換素子とトランジスタで構成されたイメージセンサを備えた第１の半導体チップと、複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイを備えた第２の半導体チップとが積層されて構成されるので、第１の半導体チップでは大部分を画素領域として形成できることから、光電変換素子の開口率が向上し、かつチップ利用率を向上することができる。また、複数のメモリ素子からなるメモリ素子アレイを有する半導体チップを設けて、第１の半導体チップからの画素の信号を短時間で第２の半導体チップでアナログ／デジタル変換し、一旦メモリ素子アレイに保持してから、信号処理することができるので、画素の同時シャッタを実現することができる。
画素が光電変換素子とトランジスタで構成されたイメージセンサを備えた第１の半導体チップと、複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイを備えた第２の半導体チップと、さらに少なくともデコーダとセンスアンプを備えたメモリ素子アレイを備えた第３の半導体チップを積層して構成することにより、１つの単一化されたデバイスとなり、光電変換素子の開口率の向上、チップ利用率の向上、さらに全画素の同時シャッタを実現することができる。
複数の光電変換素子と複数のメモリ素子が１つのアナログ／デジタル変換器を共有するように、第１及び第３の半導体チップを第２の半導体チップに対して近接して配置する構成とすることにより、複数の光電変換素子からの信号をシリアルにアナログ／デジタル変換器でアナログ／デジタル変換し、メモリ素子に短時間で保持することができ、全画素の同時シャッタを実行することができる。
本発明に係る半導体イメージセンサ・モジュールによれば、画素が光電変換素子とトランジスタで構成されたイメージセンサを備えた第１の半導体チップと、アナログ型不揮発性メモリアレイを備えた第４の半導体チップとを積層した構成とすることにより、第１の半導体チップでは大部分を画素領域として形成できることから、光電変換素子の開口率が向上し、かつチップ利用率を向上することができる。また、第１の半導体チップからの画素の信号をアナログ型不揮発性メモリセルに一旦保持してから信号処理するので、画素の同時シャッタを実現することができる。
本発明に係る半導体イメージセンサ・モジュールの製造方法によれば、光電変換素子の開口率の向上、チップ利用率の向上、さらに全画素の同時シャッタを実現することができる、ＣＭＯＳイメージセンサを備えた半導体イメージセンサ・モジュールを製造することができる。
本発明に係る半導体イメージセンサ・モジュールの第１実施の形態を示す概略構成図である。 本発明に適用する裏面照射型のＣＭＯＳイメージセンサの要部の断面図である。 図１の実施の形態の要部の模式的な斜視図である。 第１実施の形態のデータ転送の説明に供するブロック構成図である。 第１実施の形態の全体のブロックダイアグラムである。 本発明に係る半導体イメージセンサ・モジュールの第２実施の形態を示す概略構成図である。 第２実施の形態に係る多値をとる不揮発性メモリ（抵抗変化型多値メモリ）の概略断面図である。 多値メモリの回路図である。 ２値の抵抗変化型メモリの場合のパルス印加の説明図である。 ２値の抵抗変化型メモリの場合の電圧―電流特性図である。 メモリアレイの結線図である。 "０"書き込みの動作説明図である。 "１"書き込みの動作説明図である。 読み出し動作説明図である。 多値メモリの電流―電圧特性図である。 多値メモリの説明に供するプログラム図である。 多値メモリの複数パルスプログラムの理想的な場合の説明図である。 フローティングゲート型の不揮発性メモリの概略構成図である。 代表的なフローティングゲート型の不揮発性メモリのセルアレイ結線、書き込み動作、消去動作を説明する説明図である。 ＭＯＮＯＳ型の不揮発性メモリの概略構成図である。 ＭＯＮＯＳ型メモリのセルアレイ結線、書き込み動作、消去動作を説明する説明図である。 本発明に係る半導体イメージセンサ・モジュールの第３実施の形態を示概略構成図である。 スイッチトキャパシタ型アナログメモリのメモリセル回路図である。 スイッチトキャパシタ型アナログメモリの概略構成図である。 スイッチトキャパシタ型アナログメモリの結線図である。 Ａ〜Ｃは本発明に係る半導体イメージセンサ・モジュールの製造方法の一実施の形態を示す製造工程図である。 Ａ及びＢはそれぞれ本発明に係る半導体イメージセンサ・モジュールの第４実施の形態を示す概略構成図である。 Ａ及びＢはそれぞれ本発明に係る半導体イメージセンサ・モジュールの第５実施の形態を示す概略構成図である。 Ａ及びＢはそれぞれ本発明に係る半導体イメージセンサ・モジュールの第６実施の形態を示す概略構成図である。 Ａ及びＢはそれぞれ本発明に係る半導体イメージセンサ・モジュールの第７実施の形態を示す概略構成図である。 Ａ及びＢはそれぞれ本発明に係る半導体イメージセンサ・モジュールの第８実施の形態を示す概略構成図である。 Ａ及びＢは本発明に係る半導体イメージセンサ・モジュールの第９実施の形態を製造方法と共に示す概略構成図である。 Ａ及びＢは第８実施の形態に係る図３１Ａの半導体イメージセンサ・モジュールの製造方法を示す製造工程図である。 Ａ及びＢは第８実施の形態に係る図３１Ｂの半導体イメージセンサ・モジュールの製造方法を示す製造工程図である。 Ａ及びＢは本発明に係る半導体イメージセンサ・モジュールの第１０実施の形態を製造方法と共に示す概略構成図である。 Ａ及びＢは本発明に係る半導体イメージセンサ・モジュールの第１１実施の形態を製造方法と共に示す概略構成図である。 Ａ及びＢは本発明に係る半導体イメージセンサ・モジュールの第１２実施の形態を製造方法と共に示す概略構成図である。 本発明に係る半導体イメージセンサ・モジュールの第１３実施の形態の説明に供する画素内の等価回路図である。 本発明に係る半導体イメージセンサ・モジュールの第１４実施の形態を示す概略構成図である。 本発明に係る半導体イメージセンサ・モジュールの第１５実施の形態の構成を示すブロック図である。 第１５実施の形態に係る半導体イメージセンサ・モジュールの動作の説明に供するタイミングチャートである。 本発明に係る半導体イメージセンサ・モジュールの第１６実施の形態を示す模式断面図である。 本発明の第１６実施の形態に係る半導体イメージセンサ・モジュールの構成を示すブロック図である。 本発明の第１６実施形態に係るＣＭＯＳ固体撮像素子の画素の構成を示す等価回路図である。 Ａ〜Ｃは本発明の第１６実施の形態に係る裏面照射型ＣＭＯＳ固体撮像素子の製造工程を示す断面図（その１）である。 Ａ及びＢは本発明の第１６実施の形態に係る裏面照射型ＣＭＯＳ固体撮像素子の製造工程を示す断面図（その２）である。 Ａ及びＢは本発明の第１６実施の形態に係る裏面照射型ＣＭＯＳ固体撮像素子の製造工程を示す断面図（その３）である。 本発明に係る半導体イメージセンサ・モジュールの第１７実施の形態を示す模式断面図である。 Ａ〜Ｃは本発明の第１７実施の形態に係る裏面照射型ＣＭＯＳ固体撮像素子の製造工程を示す断面図（その１）である。 Ａ及びＢは本発明の第１７実施の形態に係る裏面照射型ＣＭＯＳ固体撮像素子の製造工程を示す断面図（その２）である。 Ａ及びＢは本発明の第１７実施の形態に係る裏面照射型ＣＭＯＳ固体撮像素子の製造工程を示す断面図（その３）である。 先行技術に係る半導体イメージセンサ・モジュールの概略平面レイアウト図である。 表面照射型のＣＭＯＳイメージセンサの要部の断面図である。 ＣＣＤイメージセンサの概略構成図である。 ＣＭＯＳイメージセンサの概略構成図である。 Ａ及びＢはＣＣＤイメージセンサとＣＭＯＳイメージセンサの蓄積タイミングチャートである。 Ａ及びＢはＣＣＤイメージセンサとＣＭＯＳイメージセンサの高速撮像したときの記録画像の差を示す説明図である。
以下、図面を参照して本発明の実施の形態を説明する。
図１は、本発明に係る半導体イメージセンサ・モジュールの第１実施の形態の概略構成を示す。本発明実施の形態に係る半導体イメージセンサ・モジュール５１は、複数の画素が規則的に配列され、各画素が光電変換素子となるフォトダイオードとトランジスタで構成されたイメージセンサを備えた第１の半導体チップ５２と、複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイ（いわゆるアナログ／デジタル変換回路）を備えた第２の半導体チップ５３と、少なくともデコーダとセンスアンプを備えたメモリ素子アレイを備えた第３の半導体チップ５４とを積層して構成される。
第１の半導体チップ５２のイメージセンサは、本例ではチップ表面側に単位画素を構成するトランジスタが形成されたトランジスタ形成領域５６を形成し、チップ裏面側に光Ｌを入射する入射面を有して複数の光電変換素子となるフォトダイオードを規則的に２次元配列、例えば２次元マトリックス状に配列したフォトダイオード形成領域５７を形成した、いわゆる裏面照射型のＣＭＯＳイメージセンサで構成される。
図２に、裏面照射型のＣＭＯＳイメージセンサの単位画素の例を示す。本例の裏面照射型のＣＭＯＳイメージセンサ６０は、薄膜化された半導体基板、例えばｎ型のシリコン基板６１の撮像領域５９に画素分離領域６２が形成され、画素分離領域６２にて区画された各画素領域のｐ型半導体ウェル領域６３にｎ型のソース・ドレイン領域６４、ゲート絶縁膜６５及びゲート電極６６からなる複数のＭＯＳトランジスタＴｒが形成される。この複数のＭＯＳトランジスタＴｒは、増幅トランジスタ及びＸＹ選択スイッチ用トランジスタなどによる所謂センサトランジスタであり、基板表面側に形成される。複数のトランジスタＴｒとしては、例えばフローティングディフュージョン領域ＦＤとなるソース・ドレイン領域を有する読出しトランジスタ、リセットトランジスタ及び増幅トランジスタによる３トランジスタ、あるいは更に垂直選択トランジスタを加えた４トランジスタで構成することができる。基板表面側には、層間絶縁膜７６を介して多層配線７７を形成した多層配線層７８が形成される。さらに多層配線層７８上に例えばシリコン基板等による補強用の支持基板７９が接合される。
フォトダイオードＰＤは、ｎ＋電荷蓄積領域６８ａ及びｎ型半導体領域６８ｂと、基板の表裏両面に形成した暗電流を抑制するためのアキュミュレーション層となるｐ＋半導体領域６９とにより形成される。そして、基板裏面側にパシベーション膜７１を介してカラーフィルタ７２が形成され、さらにカラーフィルタ７２上に各画素に対応したオンチップマイクロレンズ７３が形成される。この撮像領域５９は、いわゆるフォトダイオードＰＤ・センサ回路領域となる。
一方、第２の半導体チップ５３では、複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイが複数２次元的に配置される。
第３の半導体チップ５４では、複数のメモリ素子からなるメモリ素子サブアレイが２次元的に配列されたメモリアレイが形成される。このメモリ素子サブアレイはデコーダ及びセンスアンプを備えて構成される。各メモリ素子サブアレイは、後述するように複数の画素（ピクセル）を組として纏めた各ピクセルアレイブロックに対応するように、複数のメモリ素子からなりデコーダ及びセンスアンプを備えたメモリアレイブロックとして形成される。
メモリ素子としては、例えば、ＤＲＡＭ，ＳＲＡＭに代表される揮発性メモリ、フローティングゲート型の不揮発性メモリ、ＭＯＮＯＳ型の不揮発性メモリ等を用いることができる。
図１８及び図１９にフローティングゲート型の不揮発性メモリの概略構成を示す。図１８に示すように、このフローティングゲート型の不揮発性メモリ１０１は、半導体基板１０２にソース領域１０３及びドレイン領域１０４が形成され、ゲート絶縁膜を介してフローティングゲート１０５及びコントロールゲート１０６が形成されて構成される。図１９には代表的なＮＡＮＤ型，ＮＯＲ型，ＡＮＤ型のフラッシュメモリのセルアレイ結線図、書き込み動作、消去動作を示す。ＮＡＮＤ型はビット線と単一セルのコンタクトが省略できるので理想的には４Ｆ２（Ｆはデザインルールで決まる最小ピッチの1/2）の最小セルサイズが実現できる。書き込みはチャネルＦＮトンネル(Fowler-NordheimTunneling)で、消去は基板ＦＮトンネル放出方式である。ＮＯＲ型は高速ランダムアクセス可能でＣＨＥ(Channel Hot Electron)書き込み、消去はソース端へのＦＮトンネル放出方式である。ＡＮＤ型の書き込みはドレイン端のＦＮトンネル、読み出しはチャネルＦＮトンネル方式である。ＮＡＮＤ型のフラッシュメモリの書き込み速度は２５−５０μｓと遅いが、図４，図５に示すように並列度を上げて処理することにより、ＧＢＰＳ（ギガバイト／ｓｅｃ）の高速データ転送が可能になる。
図２０及び図２１にＭＯＮＯＳ型の不揮発性メモリの概略構成を示す。図２０に示すように、ＭＯＮＯＳ型の不揮発性メモリ１１１は、半導体基板１１２にソース領域１１３及びドレイン領域１１４が形成され、トンネル酸化膜１１５、Ｓｉ３Ｎ４チャージトラップ層１１６、トップ酸化膜１１７及びゲートポリ電極１１８が順次形成されて構成される。図２１には、ＭＯＮＯＳ型メモリのセルアレイ結線図、書き込み動作、消去動作を示す。プログラムはＳｉ３Ｎ４チャージトラップ層１１６にＣＨＥでホットエレクトロンを注入し、閾値を変えることによって行う。消去はホットホール注入又はＦＮトンネルによる引き抜きで行う。
ＣＭＯＳイメージセンサ６０を備えた第１の半導体チップ５２とアナログ／デジタル変換器アレイを備えた第２の半導体チップ５３とは、第１の半導体チップ５２の光入射側と反対の表面側を第２の半導体チップ５３と対向するように積層し、互いの接続用のパッド８１、８２間を、導電性接続体、例えばバンプ８３を介して電気的に接続される。また、アナログ／デジタル変換器アレイを備えた第２の半導体チップ５３とその上に積層したメモリ素子アレイを有する第３の半導体チップ５４とは、第２の半導体チップ５３を貫通する貫通コンタクト部８４を介してアナログ／デジタル変換器とメモリ素子とを電気的に接続するように接合される。
通常、１ピクセル（１つの画素）の面積に対して、アナログ／デジタル変換器は５０〜１００倍のレイアウト面積を要する。そこで、本実施の形態では、１つのアナログ／デジタル変換器で、１つのアナログ／デジタル変換器のレイアウト面積程度のピクセル数を纏めて処理するように構成される。さらに、複数ピクセルのデータを、その上に積層した第３の半導体チップ５４のメモリ素子に保存するように構成される。通常１ピクセル当たり、１０〜１４ビットのデータ量があるため、１つのアナログ／デジタル変換器の直上に対応するピクセル数に１ピクセル当たりの情報量が記憶できるメモリ素子の積に対応したビット数を有するメモリ素子アレイが配置される。
図３は、上記の複数ピクセルからなる１つのピクセルアレイブロックと、１つのアナログ／デジタル変換器と、ピクセルアレイブロックのピクセル数に対応してデータを格納する複数のメモリ素子からなる１つのメモリ素子サブアレイ（すなわちメモリアレイブロック）との関係を、模式的な斜視図で示す。イメージセンサの第１の半導体チップ５２と、アナログ／デジタル変換器アレイの第２の半導体チップ５３と、メモリ素子アレイの第３の半導体チップ５４とが積層され、複数のピクセル（画素）からなる１つのピクセルアレイブロク８６に対して１つのアナログ／デジタル変換器８７が対応し、この１つのアナログ／デジタル変換器８７に対してピクセルアレイブロック８６の情報が記憶できる複数のメモリ素子からなる１つのメモリ素子サブアレイ（メモリアレイブロック）８８が対応するように相互に接続される。
図４は１つのピクセルアレイブロック８６のデータ転送の例である。この例では１つのアナログ／デジタル変換器（ＡＤＣ）８７に対して６４（＝８×８）個のピクセル８６ａからなるピクセルアレイブロック８６が対応する。ピクセルアレイブロック８６からアナログ／デジタル変換器８７にはシリアルで画像データが転送される。アナログ／デジタル変換器８７からメモリには分解能に応じたバス幅でメモリアレイブロック８８にシリアルにデータを書き込む。この例では１ピクセルデータを１２ビットに変換してメモリアレイブロック８８に書き込む。メモリアレイブロック８８には、セスアンプ９３、ピクセル８６ａを選択するデコーダ９４［Ｘデコーダ９４Ｘ，Ｙデコーダ９４Ｙ］を備えている。１つのアナログ／デジタル変換器８７で処理されるピクセル数はセンサ上にアナログ／デジタル変換器８７が配置されるのでアナログ／デジタル変換器８７の面積とピクセルアレイブロック８６の面積が同程度になるようピクセル数を選び、メモリアレイブロク８８もアナログ／デジタル変換器８７の上に配置されるので同程度のサイズになるように選ぶのがチップ面積効率上望ましい。また、アナログ／デジタル変換器８７の上にメモリアレイブロク８８が配置される。ピクセルアレイブロック８６、アナログ／デジタル変換器８７、メモリアレイブロック８８の位置関係は必ずしも直上でなくても良く、それぞれ信号配線取り出し部分が重なっていれば良い。
図５は全体のブロックダイアグラムである。６４ピクセルアレイブロック８６が複数配列されたピクセルアレイ１２１と、各ピクセルアレイブロック８６に対して１つのアナログ／デジタル変換器８７が対応するように複数のアナログ／デジタル変換器８７からなるアナログ／デジタル変換器アレイが複数２次元的に配置されたアナログ／デジタル変換器アレイ１２２と、複数のメモリアレイブロック８８が複数２次元的に配列されたメモリアレイ１２３と、デジタル信号処理装置１２４とが設けられている。各ピクセルアレイ１２１、アナログ／デジタル変換器アレイ１２２、メモリアレイ１２３、デジタル信号処理装置１２４は、制御回路１２５によって制御される。このブロックダイアグラムでは、ピクセルアレイ１２１における各６４（＝８×８）ピクセルアレイブロック８６内の各ピクセルデータを１つのアナログ／デジタル変換器８７シリアル転送し、かつ各ピクセルアレイブロック８６のピクセルデータをアナログ／デジタル変換器アレイ１２２の対応する各アナログ／デジタル変換器８７にパラレル転送する。アナログ／デジタル変換器アレイ１２２に転送されたデータは、１ピクセルデータをこの例では１２ビットに変換し、アナログ／デジタル変換器数×１２ビットのパラレル処理でメモリアレイ１２３に書き込まれる。このメモリアレイ１２３のデータがデジタル信号処理装置１２４で処理される。このように全ピクセルまたは1ブロック中のピクセル数のデータが並列に転送されるのでシステムとして非常に高速な転送速度が実現できる。
本実施の形態において、前述のメモリ素子アレイ（メモリアレイブロック）８８は、５００〜１ｋｂｉｔ程度で読出し回路（センスアンプ）、書き込み回路、デコーダを備える。例えば、２μｍ２のピクセルサイズで、アナログ／デジタル変換機器８７が１００μｍ２であれば、１つのアナログ／デジタル変換器８７で処理するピクセル数を５０個とし、その上のメモリ素子アレイサイズを、５０×１０〜１４ビットのデコーダを含んだサイズにすればよい。最大１４ビットの情報量とすると、メモリアレイブロック内のセル占有率を６０％とすると、メモリセル面積は０．０１μｍ２となり、９０ｎｍ世代のＤＲＡＭのセルサイズで実現できる。
第１の半導体チップ５２の裏面側は、主に大部分をフォトダイオードＰＤのアレイとして形成されるので、フォトダイオードＰＤとして十分なる開口性、つまり開口率が得られる。また、十分な開口率が得られるので、逆に微細画素の作製もできる。
アナログ／デジタル変換された信号は、メモリ素子セルに一旦保持される。メモリ素子への書き込み時間は、例えばＤＲＡＭを用いてシリアルアクセスさせれば、μｓオーダで転送できるので、フォトダイオードＰＤの蓄積時間に対して十分短く、結果として全ての画素の同時シャッタが実現できる。
図３に示すように、メモリ素子サブアレイ８８内にパリティチェック用ビット８９、欠陥救済用冗長ビット９０を備えておいても良い。
第１実施の形態に係る半導体イメージセンサ・モジュール５１によれば、裏面照射型のＣＭＯＳイメージセンサ６０を備えた第１の半導体チップ５２と、複数のアナログ／デジタル変換器８７からなるアナログ／デジタル変換器アレイを備えた第２の半導体チップ５３と、メモリ素子アレイを備えた即ち複数のメモリ素子サブアレイ（メモリアレイブロック）８８が２次元的に配列されたメモリアレイ（メモリ素子アレイ）を備えた第３の半導体チップ５４とを積層一体化することにより、裏面側のフォトダイオードＰＤの面積、すなわち画素の開口率を十分に大きくすることができる。これにより、光学系のシュリンクに応じた画素の微細化が可能になり、かつＣＣＤイメージセンサ並の低ノイズ化を実現できる。特に開口率の大きい微細画素の作製も可能になるため、高解像度の半導体イメージセンサ・モジュールが得られる。また、１つのアナログ／デジタル変換器８７に対して、複数の画素からなる画素アレイ８６と複数のメモリ素子からなるメモリ素子アレイ８８とを共有するように構成し、画素アレイ８６から短時間でアナログ／デジタル変換された信号をメモリ素子アレイ８８に保持してから信号処理するようにしたので、全画素の同時シャッタを行うことができる。したがって、高感度で、且つ同時電子シャッタ可能なＣＭＯＳイメージセンサ・モジュール、を提供することができる。本実施の形態のＣＭＯＳイメージセンサ・モジュールは、例えば高級一眼レフのデジタルスチルカメラ、携帯電話等に適用して好適である。
第１実施の形態では、第１、第２及び第３の半導体チップ５２、５３及び５４を積層したが、その他、例えばＣＭＯＳイメージセンサの第１の半導体チップ５２とアナログ／デジタル変換器アレイの第２の半導体チップ５３を積層し、メモリ素子アレイを有する第３の半導体チップ５４を積層せずに、第１及び第２の半導体チップ５２、５３の積層体と共に、所要の基板あるいはパッケージ内に配置し、外部配線を介して第２に半導体チップ５３と第３の半導体チップ５４間を接続するようにして、半導体イメージセンサ・モジュールを構成することもできる。
図６に、本発明に係る半導体イメージセンサ・モジュールの第２実施の形態の概略構成を示す。本実施の形態に係る半導体イメージセンサ・モジュール９９は、前述と同様に、複数の画素が規則的に配列され、各画素を構成するフォトダイオード形成領域５７とトランジスタ形成領域５６で構成されたＣＭＯＳイメージセンサ６０を備えた第１の半導体チップ５２と、複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイを備えた第２の半導体チップ５３と、少なくともデコーダとセンスアンプを備えたメモリ素子アレイを備えた第３の半導体チップ５４とを積層して構成される。
そして、本実施の形態においては、第３の半導体チップ５４のメモリ素子として多値をとる不揮発性メモリ（以下、多値メモリという）で形成して構成される。この多値メモリは、例えばＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐｐ１９３−１９６（２００２）で発表された巨大磁気抵抗の薄膜による不揮発性の抵抗ランダム・アクセス・メモリ（ＲＲＡＭ）を用いることができる。
このＲＲＡＭ（Resistance RAM）の一例を、図７（断面構造）及び図８〜図１７（プログラミング）に示す。
図８に簡単な素子の特性評価回路を示す。図９にパルス印加図及び図１０に電圧電流図を示す。
このＲＲＡＭすなわち抵抗変化型多値メモリ素子は、図７に示すように、シリコン基板１７２に素子分離領域１７３が形成され、素子分離領域１７３で区画された基板１７２に第１、第２及び第３のソース／ドレイン領域１７４，１７５及び１７６が形成される。第１及び第２のソース／ドレイン領域１７４及び１７５と絶縁膜を介して形成されたゲート電極（いわゆるワード線）１７７とにより第１のＭＯＳトランジスタＴｒ１が形成される。また、第２及び第３のソース／ドレイン領域１７５及び１７６と絶縁膜を介して形成されたゲート電極（いわゆるワード線）１７８とにより第２のＭＯＳトランジスタＴｒ２が形成される。第２のソース／ドレイン領域１７５には層間絶縁膜を貫通する導電プラグ１７９を介してセンス線１８１が接続される。一方、第１及び第３のソース／ドレイン領域１７４及び１７６に、それぞれ導電プラグ１７９を介して抵抗変化型多値メモリ素子１８２及び１８３が接続される。抵抗変化型多値メモリ素子１８２及び１８３の他端はビット線１８０が接続される。メモリ素子１８２及び１８３は、例えばＳｒＺｒＯ３：Ｃｒ系材料を用いることができる。メモリ材料はこの他にＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、カルコゲナイドにＣｕ，やＡｇを添加した材料などが有る。このメモリ材料１８４の上下にＰｔ電極１８５，１８６が形成されてメモリ素子１８２，１８３が形成される。１つのメモリ素子と１つのＭＯＳトランジスタで１ビットが構成される。図７ではセンス線を共通とした２ビット分のメモリ素子が構成される。図８に単一のメモリ素子の回路を示す。
先ず２値の抵抗変化型メモリの場合で考える。
メモリ素子に図９のようにパルス電圧を印加する。スイッチング電圧閾値は材料、膜厚によって変わる。図９で閾値電圧を＋−０．７Ｖとする。実際には多くの場合対象でないがここでは"０"書き込み,"１"書き込みの閾値電圧の絶対値は等しいとして説明する。パルス電圧を閾値以上に上げると抵抗値が変化する（４→５、１０→１１：（図１０参照））。実際の読み出し動作は閾値より低い電圧を印加して流れる電流から"０","１"を判定する。多くの場合、"０"の抵抗値と"１"の抵抗値の間の中間抵抗を作り、この抵抗とメモリの抵抗を比較して"０"、"１"を判定する。図１１にメモリアレイの結線図を示す。図１２で”０”書き込み動作の説明図を示す。"１"(低抵抗）のビットに"０"（高抵抗）を書き込む場合、選択セルのワード線をオンにしビット線に、メモリ素子に閾値電圧以上の電圧が加わるようにパルス電圧を加え"０"書き込みを行う。
図１３で"１"書き込み（Reset)を説明する。"１"書き込み動作選択セルのワード線をオンにしセンス線―ビット線間に、メモリ素子に閾値電圧以上の電圧が加わるようにパルス電圧を加え"１"書き込みを行う。図１４は読み出し動作の説明である。センス線―ビット線間に、メモリ素子に閾値電圧より十分に低い電圧を印加し、この電流を電圧に変換し、中間抵抗(reference)に流れる電流と比較して"１","０"を判定する。
図１５は、閾値が４ヶの多値メモリの電流-電圧特性例である。多値メモリの場合、閾値が複数になる図１５の電流-電圧特性の例にあっては、Ｖ０,Ｖ１',Ｖ２',Ｖ３'における読み出しはＶ１より低い電圧(図ではＶread)で行う。以前のレベルより高いレベルへの書き込み動作の場合、Ｖ１―Ｖ２の間の電圧でレベル２の書き込みを、Ｖ２−Ｖ３の間の電圧でレベル３の書き込みを、Ｖ３以上の電圧でレベル４の書き込みを行う。また、前の状態より低いレベルに書き込む場合はＶ３'からＶ２'の間の電圧でレベル３の書き込みを、Ｖ２’からＶ１'の間の電圧でレベル２の書き込みを、Ｖ１’からＶ０の間の電圧でレベル１の書き込みを行う。読み出しは発生させたそれぞれのレベルの中間抵抗と大小を比較して行う。メモリアレイの外部からのバイアス電圧の制御で多値の制御ができるのでセルアレイ回路自身は２値と同じである(図１１参照)。多値メモリは書き込みパルスを変化させても実現できる。
図１６は前記ＩＥＤＭ（International Electron Device Meeting）の実測結果である。図１７でこの理想的な場合について説明する。図のようにプログラムパルス数により素子抵抗がステップ的に変化する。リセットは逆方向のパルスを印加して行う。読み出しはプログラム電圧に対し十分低い電圧を印加し抵抗値を検出する。この場合もセルアレイ回路は図１１と同じである。
このように、ＲＲＡＭは、フォトダイオードＰＤの蓄積電荷量に応じて、メモリの書き込みのパルス数を調節すれば、記録することができる。また、読出しはメモリに電流を流し、抵抗値（電圧）の違いを検出することにより行える。１画素当たりのデータ量をｘでｎ値のメモリとすると、１画素当たりのメモリセルを構成するメモリビット数ｙは、ｘのｎ乗根になり、メモリアレイブロック中のメモリビット数を減らすことができる。
図６において、その他の構成は前述の第１実施の形態と同様であるので、対応する部分に同一符号を付して重複説明を省略する。
第２実施の形態に係るＣＭＯＳイメージセンサ・モジュール９９によれば、第３の半導体チップのメモリ素子アレイを構成するメモリ素子に不揮発性の多値メモリを用いることにより、１画素に対応する情報を記録するメモリ素子数が大幅に低減される。そして、第１実施の形態と同様に、裏面側は、主に大部分をフォトダイオードＰＤのアレイとして形成されるので、フォトダイオードＰＤの開口率が十分に得られ、また微細画素も作製することができる。アナログ／デジタル変換された信号は、メモリ素子セルに一旦保持される。メモリ素子への書き込み時間はシリアルアクセスさせれば、μｓオーダで転送できるので、フォトダイオードＰＤの蓄積時間に対して十分短く、全画素の同時シャッタが実現できる。従って、高感度で、且つ同時電子シャッタが可能なＣＭＯＳイメージセンサ・モジュールを提供することができる。
図２２に、本発明に係る半導体イメージセンサ・モジュールの第３実施の形態の概略構成を示す。本実施の形態に係る半導体イメージセンサ・モジュール１００は、複数の画素が規則的に配列され、各画素を構成するフォトダイオード形成領域５７とトランジスタ形成領域５６で構成された前述と同様のＣＭＯＳイメージセンサ６０を備えた第１の半導体チップ５２と、メモリ素子アレイを形成してなる第４の半導体チップ５５とを積層して構成される。
そして、本実施の形態においては、第４の半導体チップ５５のメモリ素子アレイを構成するメモリ素子を例えばスイッチトキャパシタに代表されるアナログ型不揮発性メモリで形成して構成される。このアナログ型の不揮発性メモリ、例えばスイッチトキャパシタでは、画素のフォトレジストＰＤで蓄積された電荷量に応じた電位を増幅器によって発生させ、この電位によってキャパシタの蓄積電荷量を制御する。キャパシタに蓄積される電荷は、増幅器で増幅された信号電荷に比例する。この場合、対応するピクセル数分のメモリ素子があればよい。
図２３にスイッチトキャパシタを使ったメモリセル回路図を示す。このメモリセル回路１３０は、メモリキャパシタ１３１と、書き込み用スイッチ１３２と、書き込みダミースイッチ１３３と、書き込み用のＤ型フリップフロプ１３４と、読み出し用スイッチ１３５と、読出し用のＤ型フリップフロップ１３６とを有して構成される。各スイッチ１３２，１３３，１３５は、ＮＭＯＳトランジスタＴｒｎ及びＰＭＯＳトランジスタＴｒｐから構成される。すなわち各スイッチはＣＭＯＳトランジスタで構成される。このスイッチトキャパシタ型アナログメモリにおいて、書き込みは、書き込み用のＤ型フリップフロップ１３４のＱ出力が高レベル（High）になると書き込み用スイッチ１３２がオンになりメモリキャパシタ１３１をＶin-Ｖc間電圧になるよう充電される。読み出しは、読み出し用Ｄ型フリップフロップ１３６の出力Ｑが高レベル（High）になると、読み出し用スイッチ１３５（いわゆるＣＭＯＳパストランジスタ）がオンになり出力が出てくる。この後段に増幅器を入れても良い。スイッチトキャパシタ型アナログメモリのデータは、アナログ／デジタル変換器（ＡＤＣ）に転送される。
図２４は、スイッチトキャパシタ断面構造の一例を示す。図はメモリキャパシタと読み出し用スイッチの部分を示す。ｐ型半導体基板１４１に素子分離領域１４２が形成され、素子分離領域１４２で区画された基板１４１にｎ型のソース領域１４３及びドレイン領域１４４と、ゲート絶縁膜を介して１層ポリシリコンによるゲート電極１４５が形成されてＮＭＯＳトランジスタＴｒｎが形成される。ｐ型領域１４６は基板電位を固定するための電位供給領域である。ｐ型半導体基板１４１にはｎ型半導体ウェル領域１４７が形成され、このｎ型半導体ウェル領域１４７にｐ型のソース領域１４８及びドレイン領域１４９と、ゲート絶縁膜を介して１層ポリシリコンによるゲート電極１５０が形成されてＰＭＯＳトランジスタＴｒｐが形成される。ｎ型領域１５１はウェル領域電位を固定するための電位供給領域である。このＮＭＯＳトランジスタＴｒｎとＰＭＯＳトランジスタＴｒｐで読み出し用スイッチ１３５を構成するＣＭＯＳトランジスタが形成される。一方、素子分離領域１４２上には、１層ポリシリコンによる第１電極１５３と誘電膜（層間絶縁膜）１５４と２層ポリシリコンによる第２電極１５５とを積層したメモリキャパシタ１３１が形成される。層間絶縁膜１５６を貫通する各導電プラグ１５７を介して各領域に接続する配線１５８が形成される。配線１５８は、１層メタルのみ示したが複数層の配線パターンがあってもかまわない。メモリキャパシタ１３１としては、この他に２層メタルを使ったキャパシタ、ＭＯＳキャパシタが使える。
図２５に、スイッチトキャパシタ型アナログメモリによるアナログメモリアレイを使ったブロック図を示す。複数のスイッチトキャパシタ型アナログメモリ１３０が行列状に配列されてアナログメモリアレイ１６１が形成される。各列ごとのアナログメモリ１３０には、書き込み制御信号の入力線１６２と、読み出し制御信号の入力線１６３が接続されるようになされる。アナログメモリセル１６１の各行のアナログメモリ１３０に対応して、アナログメモリアレイ１６１の入力側にそれぞれピクセルアレイブロック１６４が接続され、出力側にアナログ／デジタル変換器１６５が接続される。ピクセルアレイブロック１６４の各ピクセルからアナログメモリアレイ１６１に入力されたアナログ信号はシリアルで各アナログメモリ（メモリセル）１３０に順次蓄積される。読み出しは、読み出し制御信号により先頭メモリセルからピクセルアレイブロック１６４に対応するアナログ／デジタル変換器１６５に順次入力されデジタル信号が出力される。
その他の構成は、前述の第１実施の形態と同様であるので、対応する部分に同一符号を付して重複説明を省略する。
このアナログ型の不揮発性メモリへの書き込みは、複数画素毎に各複数画素の情報を記憶させるメモリ素子サブアレイを対応させ、複数画素の情報をシリアルアクセスして対応するメモリアレイに書き込むようにする。書き込み時間は、このアナログメモリを用い、シリアルアクセスさせればμｓオーダ以下で転送できる。
第３実施の形態に係る半導体イメージセンサ・モジュール１００によれば、裏面照射型のＣＭＯＳイメージセンサを備えた第１の半導体チップ５２と、アナログ型の不揮発性メモリアレイを備えた第４の半導体チップ５５を積層一体化することにより、前述の第１実施の形態と同様に、第１の半導体チップ５２の裏面側が主に大部分をフォトダイオードＰＤのアレイとして形成されることになり、フォトダイオードＰＤの開口率が十分に得られ、また微細画素も作製することができる。また、アナログ型の不揮発性メモリへの書き込み時間もμｓオーダ以下で転送できるので、フォトダイオードＰＤの蓄積時間に対して十分短く、全画素の同時シャッタが実現できる。
次に、図２６を用いて本発明に係る半導体イメージセンサ・モジュールの製造方法の実施の形態を説明する。本例は図１の第１実施の形態に係る半導体イメージセンサ・モジュール５１の製造に適用した場合である。
先ず、図２６Ａに示すように、半導体基板の第１の表面側にトランジスタ形成領域を形成し、その裏面である第２の表面に光電変換素子となるフォトダイオードの形成領域を形成した第１の半導体チップ５２を形成する。具体的には、図２で示すように、薄膜化した半導体基板の表面側に画素トランジスタを形成し、裏面側が光入射面となるようにフォトダイオードを形成する。半導体基板の表面側には多層配線層を形成し、その上に補強用の支持基板、例えばシリコン基板を接合する。半導体基板の裏面側にはパシベーション膜を介してカラーフィルタを形成し、さらにオンチップマイクロレンズを形成する。半導体基板の薄膜化は支持基板を接合した後で、研削及びＣＭＰ（化学機械研磨）などを用いて行う。そして例えば貫通コンタクトを介して支持基板上に多層配線と接続したパッド８１を形成する。
次に、図２６Ｂに示すように、半導体基板に少なくともアナログ／デジタル変換器アレイを形成し、半導体基板の表面に各アナログ／デジタル変換器の接続用のパッド８２を形成し、さらに半導体基板の裏面側に臨むように半導体基板を貫通する貫通コンタクト部８４を形成した第２の半導体チップ５３を形成する。この半導体基板も薄膜化される。
この第２の半導体チップ５３のパッド８２に導電性のマイクロバンプ８３を設け、このマイクロバンプ８３を介してフェースダウンで、第２の半導体チップ５３のパッド８２と第１の半導体チップ５２の表面側のパッド８１とを電気的に接続する。
次に、図２６Ｃに示すように、メモリ素子アレイを２次元的に配列してメモリアレイを形成した第３の半導体チップ５４を形成する。この第３の半導体チップ５４を第２の半導体チップ５３上に積層し、貫通コンタクト部８４を介して第２のアナログ／デジタル変換器アレイと、第３の半導体チップ５４のメモリ素子アレイとを電気的に接続する。これによって、目的のＣＭＯＳイメージセンサを備えた半導体イメージセンサ・モジュール５１を得る。
本実施の形態に係る半導体イメージセンサ・モジュールの製造方法によれば、第１の半導体チップ５２に主に裏面照射型のＣＭＯＳイメージセンサを形成するので、フォトダイオードの開口率が大きくなり微細画素であっても高感度化を図ることができる。そして、第１、第２及び第３の半導体チップ５２、５３及び５４を積層してマイクロバンプ８３、貫通コンタクト部８４により相互の電気的接続を行うので、相互接続の配線を最短にすることができ、高速にフォトダイオードのデータをメモリ素子アレイに蓄積でき、全画素の同時シャッタが可能になる。従って、ＣＭＯＳイメージセンサを備えて高感度で且つ同時電子チャッタ可能な半導体イメージセンサ・モジュールを製造することができる。
図２６の実施の形態では、ＣＭＯＳイメージセンサを形成した第１の半導体チップ５２の表面側にフェースダウンで接続するようにして、アナログ／デジタル変換器アレイを形成した第２の半導体チップ５３を積層したが、その他、第１の半導体チップ５２と第２の半導体チップ５３との接続を、第２の半導体チップ５３を貫通させた貫通コンタクト部で行うようにしても良い。
図６の第２実施の形態に係る半導体イメージセンサ・モジュール９９も、基本的に図２５で示したと同様の製造方法で製造することができる。
また、図２２の第３実施の形態に係る半導体イメージセンサ・モジュール１００も、図２５Ｂの工程でアナログ型の不揮発性メモリアレイを形成した第４の半導体チップ５５のパッドにマイクロバンプを設け、フェースダウンで第４の半導体イメージセンサ・モジュール５５を第１の半導体チップ５２に接続することにより、製造することができる。
図２７Ａ，Ｂに、本発明に係る半導体イメージセンサ・モジュールの第４実施の形態の概略構成を示す。本実施の形態に係る半導体イメージセンサ・モジュール１６６，１６７は、前述と同様に、複数の画素が規則的に配列され、各画素を構成するフォトダイオード形成領域５７とトランジスタ形成領域５６で構成されたＣＭＯＳイメージセンサ６０を備えた第１の半導体チップ５２と、複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイを備えた第２の半導体チップ５３と、少なくともデコーダとセンスアンプを備えたメモリ素子アレイを備えた第３の半導体チップ５４とを積層して構成される。第１の半導体チップ５２と第２の半導体チップ５３は、互いに形成した接続用のパッド８１、８２間を、例えばバンプ（マイクロバンプ）８３を介して電気的に接続される。また、第２の半導体チップ５３と第３の半導体チップ５４とは、第２の半導体チップ５３を貫通する貫通コンタクト部８４を介してアナログ／デジタル変換器とメモリ素子とを電気的に接続するように接合される。そして、本実施の形態においては、第２の半導体チップ５３の下面側にアナログ／デジタル変換器８７を形成して構成される。
図２７Ａの半導体イメージセンサ・モジュール１６６は、貫通コンタクト部８４をパッド８２に直接接続せずに、パッド８２の直上から外して形成した例である。つまり、この半導体イメージセンサ・モジュール１６６は、貫通コンタクト部８４をパッド８２に直接接続したくない場合に適する。
図２７Ｂの半導体イメージセンサ・モジュール１６７は、貫通コンタクト部８４をパッド８２直上に形成した例である。図２７Ｂは模式図であり、貫通コンタクト部８４とパッド８２との間にアナログ／デジタル変換器８７が介在して見えるが、実際は、貫通コンタクト部８４が直接パッド８２に接続され、貫通コンタクト部８４の回りにアナログ／デジタル変換器が形成された形となる。つまり、この半導体イメージセンサ・モジュール１６７は、貫通コンタクト部８４をパッド８２に直接接続したい場合に適する。
図２７Ａ，Ｂの第４実施の形態に係る半導体イメージセンサ・モジュール１６６、１６７によれば、貫通コンタクト部８４におけるノイズを拾うことなくアナログ／デジタル変換器８７に信号を送ることができる。
図２８Ａ，Ｂに、本発明に係る半導体イメージセンサ・モジュールの第５実施の形態の概略構成を示す。本実施の形態に係る半導体イメージセンサ・モジュール１６８、１６９は、前述と同様に、複数の画素が規則的に配列され、各画素を構成するフォトダイオード形成領域５７とトランジスタ形成領域５６で構成されたＣＭＯＳイメージセンサ６０を備えた第１の半導体チップ５２と、複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイを備えた第２の半導体チップ５３と、少なくともデコーダとセンスアンプを備えたメモリ素子アレイを備えた第３の半導体チップ５４とを積層して構成される。第１の半導体チップ５２と第２の半導体チップ５３は、互いに形成した接続用のパッド８１、８２間を、例えばバンプ（マイクロバンプ）８３を介して電気的に接続される。また、第２の半導体チップ５３と第３の半導体チップ５４とは、第２の半導体チップ５３を貫通する貫通コンタクト部８４を介してアナログ／デジタル変換器とメモリ素子とを電気的に接続するように接合される。そして、本実施の形態においては、第２の半導体チップ５３の上面側にアナログ／デジタル変換器８７を形成して構成される。第１の半導体チップ５２からの各画素の信号は、貫通コンタクト部８４を通過してアナログ／デジタル変換器８７でアナログ／デジタル変換される。
図２８Ａの半導体イメージセンサ・モジュール１６８は、貫通コンタクト部８４をパッド８２に直接接続せずに、パッド８２の直上から外して形成した例である。この場合、第２の半導体チップ５３の下面側にパッド８２に接続する配線層１７０が形成され、この配線層１７０を介してパッド８２と貫通コンタクト部８４が電気的に接続される。つまり、この半導体イメージセンサ・モジュール１６８は、貫通コンタクト部８４をパッド８２に直接接続したくない場合に適する。
図２８Ｂの半導体イメージセンサ・モジュール１６９は、貫通コンタクト部８４をパッド８２直上に形成した例である。また、図２８Ｂは模式図であり、前述と同様に、貫通コンタクト部８４は上面側のアナログ／デジタル変換器８７の中央部に位置するようにアナログ／デジタル変換器８７に接続される。つまり、この半導体イメージセンサ・モジュール１６９は、貫通コンタクト部８４をパッド８２に直接接続したい場合に適する。
図２８Ａ，Ｂの第５実施の形態に係る半導体イメージセンサ・モジュール１６８、１６９は、第２の半導体チップ５３の下面側に歪みが大きく、下面側にアナログ／デジタル変換器８７を形成しにくい場合に適用して好適である。
図２９Ａ，Ｂに、本発明に係る半導体イメージセンサ・モジュールの第６実施の形態の概略構成を示す。本実施の形態に係る半導体イメージセンサ・モジュール１８７、１８８は、前述と同様に、複数の画素が規則的に配列され、各画素を構成するフォトダイオード形成領域５７とトランジスタ形成領域５６で構成されたＣＭＯＳイメージセンサ６０を備えた第１の半導体チップ５２と、複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイを備えた第２の半導体チップ５３と、少なくともデコーダとセンスアンプを備えたメモリ素子アレイを備えた第３の半導体チップ５４とを積層して構成される。第１の半導体チップ５２と第２の半導体チップ５３は、互いに形成した接続用のパッド８１、８２間を、例えばバンプ（マイクロバンプ）８３を介して電気的に接続される。また、第２の半導体チップ５３と第３の半導体チップ５４とは、第２の半導体チップ５３を貫通する貫通コンタクト部８４を介してアナログ／デジタル変換器とメモリ素子とを電気的に接続するように接合される。そして、本実施の形態においては、第３の半導体チップ５４の下面側にメモリアレイブロック８８を形成して構成される。第２の半導体チップ５３のアナログ／デジタル変換器アレイでアナログ／デジタル変換された信号は、メモリアレイブロック８８に記憶される。
図２９Ａの半導体イメージセンサ・モジュール１８７は、第２の半導体チップ５３内の貫通コンタクト部８４をパッド８２に直接接続せずに、パッド８２の直上から外して形成した例である。この場合、第２の半導体チップ５３の下面側にパッド８２に接続する配線層１７０が形成され、この配線層１７０を介してパッド８２と貫通コンタクト部８４が電気的に接続される。つまり、この半導体イメージセンサ・モジュール１８７は、第２の半導体チップ５３内の貫通コンタクト部８４とパッド８２とを直接接続したくない場合に適する。
図２９Ｂの半導体イメージセンサ・モジュール１８８は、第２の半導体チップ５３内の貫通コンタクト部８４をパッド８２直上に形成した例である。つまり、この半導体イメージセンサ・モジュール１８８は、第２の半導体チップ５３内の貫通コンタクト部８４とパッド８２とを直接接続する場合に適する。
図２９Ａ，Ｂの第６実施の形態に係る半導体イメージセンサ・モジュール１８７、１８８は、第３の半導体チップ５４の上面側の歪みが大きく、上面側にメモリアレイブロック８８を形成しにくい場合に適用して好適である。
図３０Ａ，Ｂに、本発明に係る半導体イメージセンサ・モジュールの第７実施の形態の概略を示す。本実施の形態に係る半導体イメージセンサ・モジュール１８９、１９０は、前述と同様に、複数の画素が規則的に配列され、各画素を構成するフォトダイオード形成領域５７とトランジスタ形成領域５６で構成されたＣＭＯＳイメージセンサ６０を備えた第１の半導体チップ５２と、複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイを備えた第２の半導体チップ５３と、少なくともデコーダとセンスアンプを備えたメモリ素子アレイを備えた第３の半導体チップ５４とを積層して構成される。第１の半導体チップ５２と第２の半導体チップ５３は、互いに形成した接続用のパッド８１、８２間を、例えばバンプ（マイクロバンプ）８３を介して電気的に接続される。また、第２の半導体チップ５３と第３の半導体チップ５４とは、第２の半導体チップ５３を貫通する貫通コンタクト部８４、及び第３の半導体チップ５３を貫通する貫通コンタクト部８４′を介してアナログ／デジタル変換器とメモリ素子とを電気的に接続するように接合される。そして、本実施の形態においては、第３の半導体チップ５４の上面側にメモリアレイブロック８８を形成し、両貫通コンタクト部８４及び８４′を突き合わせるように接続して構成される。第２の半導体チップ５３のアナログ／デジタル変換器アレイでアナログ／デジタル変換された信号は、貫通コンタクト部８４及び８４′を通してメモリアレイブロック８８に記憶される。
図３０Ａの半導体イメージセンサ・モジュール１８９は、第３の半導体チップ５４内の貫通コンタクト部８４′に接続された第２の半導体チップ５３内の貫通コンタクト部８４をパッド８２に直接接続せずに、パッド８２の直上から外して形成した例である。この場合、第２の半導体チップ５３の下面側にパッド８２に接続する配線層１７０が形成され、この配線層１７０を介してパッド８２と貫通コンタクト部８４が電気的に接続される。つまり、この半導体イメージセンサ・モジュール１８９は、第２の半導体チップ５３内の貫通コンタクト部８４とパッド８２とを直接接続したくない場合に適する。
図３０Ｂの半導体イメージセンサ・モジュール１９０は、第３の半導体チップ５４内の貫通コンタクト部８４′に接続された第２の半導体チップ５３内の貫通コンタクト部８４をパッド８２直上に形成した例である。つまり、この半導体イメージセンサ・モジュール１９０は、第２の半導体チップ５３内の貫通コンタクト部８４とパッド８２とを直接接続する場合に適する。
図３０Ａ，Ｂに係る半導体イメージセンサ・モジュール１８９、１９０は、第３の半導体チップ５４の下面側の歪みが大きく、下面側にメモリアレイブロック８８を形成しにくい場合に適用して好適である。
図３１Ａ，Ｂに、本発明に係る半導体イメージセンサ・モジュールの第８実施の形態の概略を示す。本実施の形態に係る半導体イメージセンサ・モジュール１９１、１９２は、第１の半導体チップ５２と第２の半導体チップ１９３とを積層して構成される。第１の半導体チップ５２は、複数の画素が規則的に配列され、各画素を構成するフォトダイオード形成領域５７とトランジスタ形成領域５６で構成されたＣＭＯＳイメージセンサ６０を備えて成る。第２の半導体チップ１９３は、下部側に複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイを備えると共に、上部側に少なくともデコーダとセンスアンプを備えたメモリ素子アレイを備えて成る。また、第２の半導体チップ１９３では、アナログ／デジタル変換器アレイが形成される領域を貫通する貫通コンタクト部８４を介してアナログ／デジタル変換器とメモリ素子とが電気的に接続される。
図３１Ａの半導体イメージセンサ・モジュール１９１は、第２の半導体チップ１９３の下面にパッド８２を形成し、第１の半導体チップ５２の上面にパッド８１を形成し、両パッド８２及び８１同志を接続するように第１の半導体チップ５２と第２の半導体チップ１９３を加熱圧着して構成される。パッド８１、８２以外の領域を接着材により接着することにより、更に第１及び第２の半導体チップ５２及び１９３間の接着強度が強まる。
図３１Ｂの半導体イメージセンサ・モジュール１９２では、パッドを形成せず、第２の半導体チップ１９３の下部側におけるアナログ／デジタル変換器アレイが形成さた領域に貫通コンタクト部８４を形成し、第１の半導体チップ５２のトランジスタ形成領域５６にコンタクト部８４′′を形成する。そして、半導体イメージセンサ・モジュール１９２は、この両コンタクト部８４及び８４′′を突き合わせ加熱圧着して第１の半導体チップ５２と第２の半導体チップ１９３を接続して構成される。
図３２に、本発明に係る半導体イメージセンサ・モジュールの第９実施の形態の概略をその製造方法と共に示す。本実施の形態に係る半導体イメージセンサ・モジュール１９４は、先ず図３２Ａに示すように、第１の半導体チップ５２と第２の半導体チップ１９３を形成する。第１の半導体チップ５２は、複数の画素が規則的に配列され、各画素を構成するフォトダイオード形成領域５７とトランジスタ形成領域５６で構成されたＣＭＯＳイメージセンサ６０を備え、トランジスタ形成領域５６の上面にパッド８１を形成して構成される。第２の半導体チップ１９３は、下部側に複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイを備えると共に、上部側に少なくともデコーダとセンスアンプを備えたメモリ素子アレイを備えて構成される。この第２の半導体チップ１９３では、アナログ／デジタル変換器アレイが形成された下部側の下面にパッド８２を形成し、下部側を貫通する貫通コンタクト部８４を形成すると共に、パッド８２と貫通コンタクト部８４を配線層１７０を介して接続して構成される。
次に、図３２Ｂに示すように、バンプ（マイクロバンプ）８３を介して第１の半導体チップ５２のパッド８１と第２の半導体チップ１９３のパッド８２を加熱圧着して接合する。このバンプ８３により、数画素単位の並列接続が可能になる。このようにして、第９実施の形態に係る半導体イメージセンサ・モジュール１９４を製造する。
図３３に、図３１Ａの半導体イメージセンサ・モジュール１９１の製造方法を示す。先ず、図３３Ａに示すように、第１の半導体チップ５２と第２の半導体チップ１９３を形成する。第１の半導体チップ５２は、複数の画素が規則的に配列され、各画素を構成するフォトダイオード形成領域５７とトランジスタ形成領域５６で構成されたＣＭＯＳイメージセンサ６０を備え、トランジスタ形成領域５６の上面にパッド８１を形成して構成される。第２の半導体チップ１９３は、下部側に複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイを備えると共に、上部側に少なくともデコーダとセンスアンプを備えたメモリ素子アレイを備えて構成される。この第２の半導体チップ１９３では、アナログ／デジタル変換器アレイが形成された下部側の下面にパッド８２を形成し、下部側を貫通する貫通コンタクト部８４を形成すると共に、パッド８２と貫通コンタクト部８４を配線層１７０を介して接続して構成される。
次に、図３３Ｂに示すように、第１の半導体チップ５２と第２の半導体チップ１９３を、互いのパッド８１及び８２が突き合わされて接続されるように、加熱圧着して接合する。パッド８１、８２を小さく形成することにより、数画素単位の並列接続が可能になる。パッド８１、８２の接続領域以外の領域を接着材により接着することにより、接着強度は更に強まる。このようにして、図３１Ａの半導体イメージセンサ・モジュール１９１を製造する。
図３４に、図３１Ｂの半導体イメージセンサ・モジュール１９２の製造方法を示す。先ず、図３４Ａに示すように、第１の半導体チップ５２と第２の半導体チップ１９３を形成する。第１の半導体チップ５２は、複数の画素が規則的に配列され、各画素を構成するフォトダイオード形成領域５７とトランジスタ形成領域５６で構成されたＣＭＯＳイメージセンサ６０を備え、トランジスタ形成領域５６内にコンタクト部８４′′を形成して構成される。第２の半導体チップ１９３は、下部側に複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイを備えると共に、上部側に少なくともデコーダとセンスアンプを備えたメモリ素子アレイを備えて構成される。この第２の半導体チップ１９３では、アナログ／デジタル変換器アレイが形成された下部側に、これを貫通する貫通コンタクト部８４を形成構成される。第１及び第２の半導体チップ５２、１９３にはパッドが形成されない。
次に、図３４Ｂに示すように、第１の半導体チップ５２と第２の半導体チップ１９３とを、互いのコンタクト部８４′′及び貫通コンタクト部８４とが突き合わされて接続されるように、加熱圧着により接合する。このようにして、図３１Ｂの半導体イメージセンサ・モジュール１９２を製造する。この製造方法では、アライメントが難しいが、最も単位面積当たりの画素数を多くすることができる。また、図３２から図３４の実施の形態の中で、図３４の半導体イメージセンサ・モジュール１９２は、第１の半導体チップ下面から第２の半導体チップ上面までの高さを最も小さくすることができる。
図３５〜図３７に、本発明に係る半導体イメージセンサ・モジュールの第１０実施の形態〜第１２実施の形態の概略をその製造方法と共に示す。第１０実施の形態〜第１２実施の形態に係る半導体イメージセンサ・モジュールは、フォトダイオード形成領域５７、トランジスタ形成領域５６及びアナログ／デジタル変換器アレイ１９５を内蔵した第１半導体チップ１９６と、メモリアレイが形成された第２の半導体チップ１９７を接合して構成される。第１の半導体チップ１９６では、アナログ／デジタル変換器アレイ１９５がトランジスタ形成領域５６側に接続される。このような構成をとることにより、フォトダイオード形成領域５７で発生したアナログ信号が例えば図３２Ｂのバンプ（マイクロバンプ）８３におけるノイズを拾うことなく、アナログ／デジタル変換器によりデジタル信号とすることができる。このため、最終的な画像出力信号はノイズが少ない。
図３５に、第１０実施の形態の半導体イメージセンサ・モジュールを示す。本実施の形態に係る半導体イメージセンサ・モジュール１９８は、第１の半導体チップ１９６と第２の半導体チップ１９７を形成する。第１の半導体チップ１９６は、下部側に形成したフォトダイオード形成領域５７と中間部分に形成したトランジスタ形成領域５６とで構成されたＣＭＯＳイメージセンサと、上部側に形成したアナログ／デジタル変換器アレイ１９５を内蔵して構成される。アナログ／デジタル変換器アレイ１９５が形成された領域には貫通コンタクト部８４が形成され、上面に貫通コンタクト部８４に接続したパッド８１が形成される。第２の半導体チップ１９７は、メモリアレイを形成し、下面にパッド８２を形成して構成される。
次に、図３５Ｂに示すように、第１の半導体チップ１９６と第２の半導体チップ１９７とを、パッド８１及び８２間にバンプ（マイクロバンプ）８３を形成して、加熱圧着して接合する。これにより、第１０実施の形態の半導体イメージセンサ・ブロック１９８を製造する。この半導体イメージセンサ・ブロック１９８では、バンプ８３により数画素単位の並列接続が可能になる。
図３６に、第１１実施の形態の半導体イメージセンサ・モジュールを示す。本実施の形態に係る半導体イメージセンサ・モジュール１９９は、先ず、図３６Ａに示すように、前述と同様に、第１の半導体チップ１９６と第２の半導体チップ１９７を形成する。第１の半導体チップ１９６と第２の半導体チップ１９７の構成は、図３５と同様であるので、対応する部分に同一符号を付して詳細説明を省略する。
次に、図３６Ｂに示すように、第１の半導体チップ１９６と第２の半導体チップ１９７とを、互いのパッド８１及び８２が突き合わされて接続されるように、加熱圧着して接合する。これにより、第１１実施の形態の半導体イメージセンサ・ブロック１９９を製造する。この半導体イメージセンサ・モジュール１９９では、パッド８１及び８２を小さく形成することにより、数画素単位の並列接続が可能になる。なお、パッド８１及び８２の接続領域以外の領域を接着材により接着することにより更に第１及び第２の半導体チップ１９６及び１９７間の接着強度を強めることができる。
図３７に、第１２実施の形態の半導体イメージセンサ・モジュールを示す。本実施の形態に係る半導体イメージセンサ・モジュール２００は、先ず、図３７Ａに示すように、前述と同様に、第１の半導体チップ１９６と１９７を形成する。第１の半導体チップ１９６は、パッドを形成しない以外は図３５と同様の構成であるので、対応する部分に同一符号を付して詳細説明を省略する。また、第２の半導体チップ１９７は、メモリアレイを形成を形成すると共に、下面に臨むようにコンタクト部２０１を形成して構成される。コンタクト部２０１の形態は種々考えられ、例えば貫通するように形成することもできる。この第２の半導体チップ１９７にパッドは形成されない。
次に、図３７Ｂに示すように、第１の半導体チップ１９６と第２の半導体チップ１９７とを、貫通コンタクト部８４とコンタクト部２０１が突き合わされて接続されるように、加熱圧着して接合する。これにより、第１２実施の形態の半導体イメージセンサ・モジュール２００を製造する。この第１２実施の形態に係る半導体イメージセンサ・モジュール２００の製造方法では、アライメントが難しいが、最も単位面積当たりの画素数を多くすることができる。また、第１０実施の形態〜第１２実施の形態の中で、第２実施の形態の半導体イメージセンサ・モジュール２００は、第１の半導体チップ１９６下面から第２の半導体チップ１９７上面までの高さを最も小さくすることができる。
次に、本発明に係る半導体イメージセンサ・モジュールの第１３実施の形態について説明する。本実施の形態に係る半導体イメージセンサ・モジュールは、前述の各実施の形態において、そのトランジスタ形成領域内でフローティングディフュージョンを複数画素で共有した構成とする。これにより、単位画素面積当りのフォトダイオード面積を大きくすることができる。
また、トランジスタ形成領域内でフローティングディフュージョンを複数画素で共有した上で、更に増幅トランジスタも複数画素で共有する構成とすることができる。これによっても更に単位画素面積当りのフォトダイオード面積を大きくすることができる。
図３８に、トランジスタ形成領域内において４つの画素で画素トランジスタ回路の一部を共用する場合の画素内の等価回路を示す。
この等価回路は、４つの画素の４つの受光部（フォトダイオードＰＤ）２１０に対応した別々の転送トランジスタ２１２を備え、これらの転送トランジスタ２１２を共通のフローティングディフュージョン（ＦＤ）部に接続し、それ以降の１つの増幅トランジスタ２１４、及び、１つのリセットトランジスタ２２０等を共用するような構成となっている。信号電荷は増幅トランジスタ２１４を介して、信号出力線へと接続される。増幅トランジスタ２１４と信号出力線との間には転送トランジスタを設けて、信号出力線への出力をスイッチングすることもできる。
このフローティンブディフージョンを複数画素で共有する画素構成は、本発明に係る裏面照射型ＣＭＯＳイメージセンサに適用させることができる。例えば、マイクロバンプが４画素当りの面積を要する場合、フローティングディフュージョンＦＤ、増幅トランジスタ２１４、及び、リセットトランジスタ２２０を４画素で共有する。これにより、マイクロバンプの必要面積が大きい場合であっても、そのマイクロバンプの必要面積に対応して１画素を大きな面積で設計しなくても済むので、単位面積当りの画素数をかせぐことができる。
また、上記はトランジスタ形成領域内において４つの画素で画素トランジスタ回路の一部を共用する場合を示したが、トランジスタ形成領域内において３つの画素で画素トランジスタ回路の一部を共用する場合や、トランジスタ形成領域内において６つの画素で画素トランジスタ回路の一部を共用する場合も考えられる。
次に、本発明に係る半導体イメージセンサ・モジュールの第１４実施の形態について説明する。本実施の形態に係る半導体イメージセンサ・モジュールは、画素をジグザグに配置（いわゆる斜め配列）するカラーコーディング技術を搭載して構成される。この画素配列の構成により、正方画素配列に比べて、単位画素面積当りの仮想画素数が増える。この画素配列を本発明に係る裏面照射型ＣＭＯＳイメージセンサに適用させることができる。例えば、マイクロバンプが複数画素分の面積を要する場合、前述の第１３実施形態のようにフローティングディフュージョンＦＤを複数画素で共有すれば、マイクロバンプの必要面積に対応して１画素を大きな面積で設計しなくても済む。したがって、単位面積当りの画素数をかせぐことができ、更に、正方画素配列に比べて、単位画素面積当りの仮想画素数が増える。
図３９に、本発明の第１４実施形態に係る半導体イメージセンサ・モジュール、すなわち裏面照射型ＣＭＯＳイメージセンサの概略構成を示す。本実施の形態の半導体イメージセンサは、オンチップカラーフィルタを用いないで色分離する例である。本実施の形態に係る半導体イメージセンサ２６１は、同一半導体チップ２６２（第１の半導体チップ５２に相当）の表面上に形成した、複数の画素２６３を二次元的に配列した受光領域となる撮像領域２６４と、この撮像領域２６４の外側に配置した画素２６３の選択と信号出力のための周辺回路２６５、２６６を備えて成る。周辺回路２６５、２６６は、前述したフォトダイオード形成領域５７内でなく、トランジスタ形成領域５６内にあってもよい。一方の周辺回路２６５は、撮像領域２６４の側辺に位置する垂直走査回路（いわゆる垂直レジスタ回路）にて構成される。他方の周辺回路２６６は、撮像領域２６４の下側に位置する水平走査回路（いわゆる水平レジスタ回路）及び出力回路等（信号増幅回路、Ａ／Ｄ変換回路、同期信号発生回路等を含む）にて構成される。
撮像領域２６４では、複数の画素がいわゆる斜め配列される。すなわち、二次元的に複数の画素２６３Ａを水平方向及び垂直方向にそれぞれ所定ピッチＷ１で略格子状に配置した第１画素グループと、第１画素グループに対して水平方向及び垂直方向共に前記ピッチＷ１の略１／２のピッチだけずらした状態で二次元的に複数の画素２６３Ｂを配置した第２画素グループとにより構成され、丁度画素２６３Ａ，２６３Ｂが斜めにずらした正方格子状に配列形成されている。本例では、奇数行に画素２６３Ｂが配列され、１／２ピッチずれて偶数行に画素２６３Ａが配列される。オンチップカラーフィルタは、本例では赤（Ｒ）、緑（Ｇ）、青（Ｂ）の原色フィルタが用いられる。図３９において、Ｒ／Ｂの表記は、赤（Ｒ）か青（Ｂ）のいずれか一方であることを示している。すなわち、赤（Ｒ）と青（Ｂ）は、図３９において垂直方向に沿って、赤（Ｒ）−青（Ｂ）−赤（Ｒ）−青（Ｂ）・・と交互に配列される。
次に、本発明に係る半導体イメージセンサ・モジュールの第１５実施の形態について説明する。本実施の形態の半導体イメージセンサ・モジュールは、画素共有ADCを搭載した例である。ここでは、前述した第１〜第１４実施形態のいずれかの実施形態である場合における電荷信号の流れを示す。ＦＤ画素共有（第１３実施形態）及びジグザグコーディング（第１４実施形態）により、トランジスタ形成領域から出力された電荷信号はＡＤ変換アレイ内に送られる。
図４０は、第１５実施形態に係る半導体イメージセンサ・モジュールに適用される固体撮像装置、例えば画素並列ＡＤＣ搭載のＣＭＯＳイメージセンサの構成を示すブロック図である。
図４０に示すように、本実施形態に係るＣＭＯＳイメージセンサ３１０は、光電変換素子を含む単位画素３１１が行列状（マトリックス状）に多数２次元配置されてなる画素アレイ部３１２に加えて、行又は単位画素走査回路３１３、カラム処理部３１４、参照電圧供給部３１５、列又は単位画素走査回路３１６、水平出力線３１７およびタイミング制御回路３１８を有する構成となっている。
このシステム構成において、タイミング制御回路３１８は、マスタークロックＭＣＫに基づいて、行又は単位画素走査回路３１３、カラム又は単位画素処理部３１４、参照電圧供給部３１５および列又は単位画素走査回路３１６などの動作の基準となるクロック信号や制御信号などを生成し、行又は単位画素走査回路３１３、カラム処理部３１４、参照電圧供給部３１５および列又は単位画素走査回路３１６などに対して与える。
また、画素アレイ部３１２の各単位画素３１１を駆動制御する周辺の駆動系や信号処理系、即ち行又は単位画素走査回路３１３、参照電圧供給部３１５、列又は単位画素走査回路３１６、およびタイミング制御回路３１８などは、画素アレイ部３１２と同一のチップ（第１の半導体チップ５２に相当）３１９上のトランジスタ形成領域３５６に集積される。
単位画素３１１としては、ここでは図示を省略するが、光電変換素子（例えば、フォトダイオード）に加えて、例えば、当該光電変換素子で光電変換して得られる電荷をＦＤ（フローティングディフュージョン）部に転送する転送トランジスタと、このＦＤ部の電位を制御するリセットトランジスタと、ＦＤ部の電位に応じた信号を出力する増幅トランジスタとを有する３トランジスタ構成のものや、さらに画素選択を行うための選択トランジスタを別に有する４トランジスタ構成のものなどを用いることができる。
画素アレイ部３１２には、単位画素３１１がｍ列ｎ行分だけ２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行毎又は単位画素毎に行又は単位画素制御線３２１（３２１−１〜３２１−ｎ）が配線され、列毎又は単位画素毎に列又は単位画素信号線３２２（３２２−１〜３２２−ｍ）が配線されている。又は、このｍ行ｎ列の画素配置に対して画素毎に画素制御線が配線され、画素毎に制御されてもよい。行制御線３２１−１〜３２１−ｎの各一端は、行走査回路３１３の各行に対応した各出力端に接続されている。行又は単位画素走査回路３１３は、シフトレジスタなどによって構成され、行又は単位画素制御線３２１−１〜３２１−ｎを介して画素アレイ部３１２の行又は単位画素アドレスや行又は単位画素走査の制御を行う。カラム又は単位画素処理部３１４は、例えば、画素アレイ部３１２の画素列または単位画素毎、即ち列または単位画素信号線３２２−１〜３２２−ｍ毎に設けられたＡＤＣ（アナログ−デジタル変換回路）３２３−１〜３２３−ｍを有し、画素アレイ部３１２の各単位画素３１１から列または単位画素毎に出力されるアナログ信号をデジタル信号に変換して出力する。
本実施の形態では、これらＡＤＣ３２３−１〜３２３−ｍの構成を特徴としており、その詳細については後述する。
参照電圧供給部３１５は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手段として、例えばＤＡＣ（デジタル−アナログ変換回路）３５１を有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手段としては、ＤＡＣ３５１に限られるものではない。ＤＡＣ３５１は、タイミング制御回路３１８から与えられる制御信号ＣＳ１による制御の下に、このタイミング制御回路３１８から与えられるクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム又は単位画素処理部３１４のＡＤＣ３２３−１〜３２３−ｍに対して供給する。
ここで、本実施の形態が特徴とするＡＤＣ３２３−１〜３２３−ｍの構成の詳細について具体的に説明する。なお、ＡＤＣ３２３−１〜３２３−ｍの各々は、単位画素３１１全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、単位画素３１１の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。この動作モードの切り替えは、タイミング制御回路３１８から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、タイミング制御回路３１８に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
ＡＤＣ３２３−１〜３２３−ｍは全て同じ構成となっており、前述の第１の半導体チップ５２または第２の半導体チップのうちＡＤ変換アレイに配置する。また、カラム又は単位画素処理部３１４、比較器３３１、計数手段である例えばアップ／ダウンカウンタ（図中、Ｕ／ＤＣＮＴと記している）３３２、転送スイッチ３３３およびメモリ装置３３４、ＤＡＣ３５１、参照電圧供給部３１５、タイミング制御回路３１８を第１の半導体チップ５２または第２の半導体チップのＡＤ変換アレイに配置してもよい。また、上記第１の半導体チップ５２のトランジスタ形成領域５６に参照電圧供給部３１５、列又は単位画素走査回路３１６、およびタイミング制御回路３１８を設けるのとは別に、参照電圧供給部、列又は単位画素走査回路、およびタイミング制御回路を第１の半導体チップ５２または第２の半導体チップのうちＡＤ変換アレイに配置してもよい。
ここでは、ＡＤＣ３２３−ｍを列又は単位画素毎に挙げて説明するものとする。ＡＤＣ３２３−ｍは、比較器３３１、計数手段である例えばアップ／ダウンカウンタ（図中、Ｕ／ＤＣＮＴと記している）３３２、転送スイッチ３３３およびメモリ装置３３４を有する構成となっている。
比較器３３１は、画素アレイ部３１２のｎ列目の各単位画素３１１から出力される信号に応じた列又は単位画素信号線３２２−ｍの信号電圧Ｖｘと、参照電圧供給部３１５から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較し、例えば、参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大なるときに出力Ｖｃｏが“Ｈ”レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが“Ｌ”レベルになる。
アップ／ダウンカウンタ３３２は非同期カウンタであり、タイミング制御回路３１８から与えられる制御信号ＣＳ２による制御の下に、タイミング制御回路３１８からクロックＣＫがＤＡＣ３５１と同時に与えられ、このクロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３３１での比較動作の開始から比較動作の終了までの比較期間を計測する。具体的には、通常フレームレートモードでは、１つの単位画素３１１からの信号の読み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。一方、高速フレームレートモードでは、ある行の単位画素３１１についてのカウント結果をそのまま保持しておき、引き続き、次の行の単位画素３１１について、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。
転送スイッチ３３３は、タイミング制御回路３１８から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行の単位画素３１１についてのアップ／ダウンカウンタ３３２のカウント動作が完了した時点でオン（閉）状態となってこのアップ／ダウンカウンタ３３２のカウント結果をメモリ装置３３４に転送する。一方、例えばＮ＝２の高速フレームレートでは、ある行の単位画素３１１についてのアップ／ダウンカウンタ３３２のカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行の単位画素３１１についてのアップ／ダウンカウンタ３３２のカウント動作が完了した時点でオン状態となってこのアップ／ダウンカウンタ３３２の垂直２画素分についてのカウント結果をメモリ装置３３４に転送する。このようにして、画素アレイ部３１２の各単位画素３１１から列または単位画素信号線３２２−１〜３２２−ｍを経由して列または単位画素毎に供給されるアナログ信号が、ＡＤＣ３２３（３２３−１〜３２３−ｍ）における比較器３３１およびアップ／ダウンカウンタ３３２の各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３３４（３３４−１〜３３４−ｍ）に格納される。
列または単位画素走査回路３１６は、シフトレジスタなどによって構成され、カラム又は単位画素処理部３１４におけるＡＤＣ３２３−１〜３２３−ｍの列または単位画素アドレスや列または単位画素の走査の制御を行う。この列または単位画素走査回路３１６による制御の下に、ＡＤＣ３２３−１〜３２３−ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線３１７に読み出され、この水平出力線３１７を経由して撮像データとして出力される。
なお、本実施の形態には直接関連しないため特に図示しないが、水平出力線３１７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。上記構成の本実施形態に係る列又は単位画素並列ＡＤＣ搭載のＣＭＯＳイメージセンサ３１０では、アップ／ダウンカウンタ３３２のカウント結果を、転送スイッチ３３３を介して選択的にメモリ装置３３４に転送することができるため、アップ／ダウンカウンタ３３２のカウント動作と、このアップ／ダウンカウンタ３３２のカウント結果の水平出力線１７への読み出し動作とを独立して制御することが可能である。
次に、上記構成の第１５実施形態に係るＣＭＯＳイメージセンサ３１０の動作について、図４１のタイミングチャートを用いて説明する。
ここでは、単位画素３１１の具体的な動作については説明を省略するが、周知のように、単位画素３１１ではリセット動作と転送動作とが行われ、リセット動作では所定の電位にリセットされたときのＦＤ部の電位がリセット成分として単位画素３１１から列又は単位画素信号線３２２−１〜３２２−ｍに出力され、転送動作では光電変換素子から光電変換による電荷が転送されたときのＦＤ部の電位が信号成分として単位画素３１１から列又は単位画素信号線３２２−１〜３２２−ｍに出力される。
行又は単位画素走査回路３１３による行又は単位画素走査によってある行又は単位画素ｉが選択され、その選択行又は単位画素ｉの単位画素３１１から列又は単位画素信号線３２２−１〜３２２−ｍへの１回目の読み出し動作が安定した後、ＤＡＣ３５１からランプ波形の参照電圧ＶｒｅｆがＡＤＣ３２３−１〜３２３−ｍの各比較器３３１に与えられることで、比較器３３１において列又は単位画素信号線３２２−１〜３２２−ｍの各信号電圧Ｖｘと参照電圧Ｖｒｅｆとの比較動作が行われる。参照電圧Ｖｒｅｆが比較器３３１に与えられると同時に、タイミング制御回路３１８からアップ／ダウンカウンタ３３２に対してクロックＣＫが与えられることで、このアップ／ダウンカウンタ３３２では１回目の読み出し動作時の比較器３３１での比較時間がダウンカウント動作によって計測される。
そして、参照電圧Ｖｒｅｆと列又は単位画素信号線３２２−１〜３２２−ｍの信号電圧Ｖｘとが等しくなったときに比較器３３１の出力Ｖｃｏは“Ｈ”レベルから“Ｌ”レベルへ反転する。この比較器３２１の出力Ｖｃｏの極性反転を受けて、アップ／ダウンカウンタ３３２は、ダウンカウント動作を停止して比較器３３１での1回目の比較期間に応じたカウント値を保持する。この１回目の読み出し動作では、先述したように、単位画素３１１のリセット成分ΔＶが読み出される。このリセット成分ΔＶ内には、単位画素３１１毎にばらつく固定パターンノイズがオフセットとして含まれている。
しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルは全画素共通であるため、列又は単位画素信号線３２２−１〜３２２−ｍの信号電圧Ｖｘはおおよそ既知である。したがって、１回目のリセット成分ΔＶの読み出し時には、参照電圧Ｖｒｅｆを調整することにより比較期間を短くすることが可能である。
本実施の形態では、７ビット分のカウント期間（１２８クロック）でリセット成分ΔＶの比較を行っている。２回目の読み出し動作では、リセット成分ΔＶに加えて、単位画素３１１毎の入射光量に応じた信号成分Ｖsigが、１回目のリセット成分ΔＶの読み出し動作と同様の動作によって読み出される。すなわち、選択行又は単位画素ｉの単位画素３１１から列又は単位画素信号線３２２−１〜３２２−ｍへの２回目の読み出しが安定した後、ＤＡＣ３５１から参照電圧ＶｒｅｆがＡＤＣ３２３−１〜３２３−ｍの各比較器３３１に与えられることで、比較器３３１において列又は単位画素信号線３２２−１〜３２２−ｍの各信号電圧Ｖｘと参照電圧Ｖｒｅｆとの比較動作が行われる。同時に、この比較器３３１での２回目の比較時間が、アップ／ダウンカウンタ３３２において１回目とは逆にアップカウント動作によって計測される。
このように、アップ／ダウンカウンタ３３２のカウント動作を１回目にダウンカウント動作とし、２回目にアップカウント動作とすることにより、このアップ／ダウンカウンタ３３２内で自動的に（２回目の比較期間）−（１回目の比較期間）の減算処理が行われる。そして、参照電圧Ｖｒｅｆと列信号線３２２−１〜３２２−ｍの信号電圧Ｖｘとが等しくなったときに比較器３３１の出力Ｖｃｏが極性反転し、この極性反転を受けてアップ／ダウンカウンタ３３２のカウント動作が停止する。その結果、アップ／ダウンカウンタ３３２には、（２回目の比較期間）−（１回目の比較期間）の減算処理の結果に応じたカウント値が保持される。（２回目の比較期間）−（１回目の比較期間）＝（信号成分Ｖsig＋リセット成分ΔＶ＋ＡＤＣ３２３のオフセット成分）−（リセット成分ΔＶ＋ＡＤＣ３２３のオフセット成分）＝（信号成分Ｖsig）であり、以上２回の読み出し動作とアップ／ダウンカウンタ３３２での減算処理により、単位画素３１１毎のばらつきを含んだリセット成分ΔＶに加えて、ＡＤＣ３２３（３２３−１〜３２３−ｍ）毎のオフセット成分も除去されるため、単位画素３１１毎の入射光量に応じた信号成分Ｖsigのみを取り出すことができる。
ここで、単位画素３１１毎のばらつきを含んだリセット成分ΔＶを除去する処理は、いわゆるＣＤＳ(Correlated Double Sampling;相関二重サンプリング)処理である。２回目の読み出し時には、入射光量に応じた信号成分Ｖsigが読み出されるので、光量の大小を広い範囲で判定するために参照電圧Ｖｒｅｆを大きく変化させる必要がある。そこで、本実施の形態に係るＣＭＯＳイメージセンサ３１０では、信号成分Ｖsigの読み出しを１０ビット分のカウント期間（１０２４クロック）で比較を行うようにしている。この場合、１回目と２回目との比較ビット数が異なるが、参照電圧Ｖｒｅｆのランプ波形の傾きを１回目と２回目とで同じにすることにより、ＡＤ変換の精度を等しくできるため、アップ／ダウンカウンタ３３２による（２回目の比較期間）−（１回目の比較期間）の減算処理の結果として正しい減算結果が得られる。
上述した一連のＡＤ変換動作の終了後、アップ／ダウンカウンタ３３２にはＮビットのデジタル値が保持される。そして、カラム処理部３１４の各ＡＤＣ３２３−１〜３２３−ｍでＡＤ変換されたＮビットのデジタル値（デジタル信号）は、列又は単位画素走査回路３１６による列又は単位画素走査により、Ｎビット幅の水平出力線３１７を経て順次外部へ出力される。その後、同様の動作が順次行又は単位画素毎に繰り返されることによって２次元画像が生成される。また、本実施の形態に係る列又は単位画素並列ＡＤＣ搭載のＣＭＯＳイメージセンサ３１０では、ＡＤＣ３２３−１〜３２３−ｍの各々がメモリ装置３３４を持っているため、ｉ行目の単位画素３１１についてＡＤ変換後のデジタル値をメモリ装置３４に転送し、水平出力線３１７から外部へ出力しながら、ｉ＋１行目の単位画素３１１について読み出し動作とアップ／ダウンカウント動作を並行して実行することができる。
本実施の形態によれば、単位画素から列信号線を介して出力されるアナログ信号をデジタル値に変換して読み出す構成の固体撮像装置において、デジタル値を複数の単位画素間で加算して読み出すことにより、単位画素の露光時間を短縮したとしても、結果として１つの画素情報の情報量が減ることはないため、感度低下を招くことなく、高フレームレート化を図ることができる。
前述の全実施の形態における貫通コンタクト部（第１、２、３の半導体チップ内）、或いはコンタクト部８４′′、２０１は、Ｃｕ、Ａｌ、Ｗ、ＷＳｉ、Ｔｉ、ＴｉＮ、シリサイド又はこれらの組合せで形成することができる。
図４２に、本発明に係る半導体イメージセンサ・モジュールの第１６実施の形態を示す。図４２は、裏面照射型ＣＭＯＳ固体撮像素子を実装した半導体イメージセンサ・モジュールの構成を示す模式断面図である。本実施形態に係る半導体イメージセンサ・モジュール４００は、例えば、インタポーザ（中間基板）４０３上に、撮像画素部が設けられた裏面照射型ＣＭＯＳ固体撮像素子であるセンサチップ４０１ａと、信号処理などの周辺回路部が設けられた信号処理チップ４０２が実装されて成る。
センサチップ４０１ａは、支持基板４３０上に層間絶縁層４２０が形成されており、内部に埋め込み配線層４２１が埋め込まれている。その上層に半導体層４１２が形成されており、その表面に表面絶縁膜４１１が形成されている。半導体層４１２中には、光電変換素子となるフォトダイオード４１４及びテスト用電極４１３などが形成されている。また、埋め込み配線層４２１の一部が半導体層４１２に対してゲート絶縁膜を介して形成されたゲート電極となり、ＭＯＳトランジスタ４１５が構成される。さらに、支持基板４３０を貫通して埋め込み配線層４２１に接続する支持基板貫通配線４３１が形成されており、支持基板４３０の表面から突出する突起電極（バンプ）４３２が支持基板貫通配線４３１の表面に形成されている。バンプ（マイクロバンプ）４３２は、ワイヤボンディングに用いる通常のパッド電極よりも小さいパッド上に、電解メッキなどで形成された突起状金属電極である。
上記の構成のセンサチップ４０１ａは、半導体層４１２中に形成されたフォトダイオード４１４に対して、表面絶縁膜４１１側から光が照射されると信号電荷が発生し、フォトダイオードに蓄積される、いわゆる裏面照射型のＣＭＯＳ固体撮像素子である。ＭＯＳトランジスタ４１５は、フォトダイオード４１４に蓄積された信号電荷のＦＤ部への転送や信号増幅、あるいはリセットなどの機能を有する。上記の構成において、半導体層は半導体基板の裏面を薄膜化して得られたものであり、基板形状を安定させるために支持基板４３０と貼りあわせた構造となっている。
上記のように、本実施の形態に係るＣＭＯＳ固体撮像素子は、光電変換素子と電界効果トランジスタを含む複数の画素が形成された半導体層の一方の面に複数の画素に接続する埋め込み配線が形成され、半導体層の他方の面が光電変換素子の受光面となる裏面照射型の固体撮像素子である。
上記のセンサチップ４０１ａは、光照射側の反対側である支持基板４３０側から、表面に配線４４０及びそれらを絶縁する絶縁層４４１が形成されたインタポーザ４０３上に、絶縁層の開口部から配線の表面の一部が露出してなるランドとバンプが接合するようにフリップチップで実装される。
一方、周辺回路部が形成された信号処理チップ４０２は、例えばバンプを介してフリップチップでインタポーザ４０３上に実装されている。
このような構成の半導体イメージセンサ・モジュール４００が、インタポーザ４０３ごと他の実装基板に実装され、例えばワイヤボンディング４４２などにより電気的に接続されて用いられる。例えば、インタポーザ４０３上には上記センサチップ（ＣＭＯＳ固体撮像素子）４０１ａと信号処理チップ４０２を接続して１チップ化した機能を評価する電極ＰＡＤが形成されている。
図４３は、本実施の形態に係るＣＭＯＳ固体撮像素子を組み込んだイメージセンサ（半導体イメージセンサ・モジュールに相当）の構成を示すブロック図である。図４４は、本実施の形態に係るＣＭＯＳ固体撮像素子の画素の構成を示す等価回路図である。本実施の形態に係るイメージセンサは、撮像画素部５１２、Ｖ選択手段（垂直転送レジスタ）５１４、Ｈ選択手段（水平転送レジスタ）５１６、タイミングジェネレータ（ＴＧ）５１８、Ｓ／Ｈ・ＣＤＳ（サンプリングホールド・相関二重サンプリング）回路部５２０、ＡＧＣ部５２２、Ａ／Ｄ変換部５２４、デジタルアンプ部５２６等から構成されている。例えば、撮像画素部５１２と、Ｖ選択手段５１４、Ｈ選択手段５１６及びＳ／Ｈ・ＣＤＳ回路部５２０を１チップ上にまとめて図４２におけるセンサチップ４０１ａとし、残りの回路部分を信号処理チップ４０２上にまとめた形態とすることができる。あるいは、センサチップ４０１ａには撮像画素部５１２のみが形成されている構成とすることもできる。
撮像画素部５１２は、多数の画素が２次元マトリクス状に配列されており、各画素には、図４４に示すように、受光量に応じた信号電荷を生成し蓄積する光電変換素子であるフォトダイオード（ＰＤ）６００が設けられ、さらに、このフォトダイオード６００が変換して蓄積した信号電荷をフローティングディフュージョン部（ＦＤ部）６１０に転送する転送トランジスタ６２０と、ＦＤ部６１０の電圧をリセットするリセットトランジスタ６３０と、ＦＤ部６１０の電圧に対応する出力信号を出力する増幅トランジスタ６４０と、この増幅トランジスタ６４０の出力信号を垂直信号線６６０に出力する選択（アドレス）トランジスタ６５０の４つのＭＯＳトランジスタが設けられている。
このような構成の画素では、フォトダイオード６００で光電変換された信号電荷を転送トランジスタ２２０によってＦＤ部６１０に転送する。ＦＤ部６１０は、増幅トランジスタ６４０のゲートにつながっており、増幅トランジスタ６４０は撮像画素部５１２の外部に設けられた定電流源６７０とソースフォロアを構成するので、アドレストランジスタ６５０をＯＮすると、ＦＤ部６１０の電圧に応じた電圧が垂直信号線６６０に出力される。また、リセットトランジスタ６３０は、ＦＤ部６１０の電圧を信号電荷によらない定電圧（図４４では駆動電圧Ｖｄｄ）にリセットする。また、撮像画素部５１２には各ＭＯＳトランジスタを駆動制御するための各種駆動配線が水平方向に配線されており、撮像画素部５１２の各画素は、Ｖ選択手段５１４によって垂直方向に水平ライン（画素行）単位で順次選択され、タイミングジェネレータ５１８からの各種パルス信号によって各画素のＭＯＳトランジスタが制御されることにより、各画素の信号が垂直信号線６６０を通して画素列毎にＳ／Ｈ・ＣＤＳ部５２０に読み出される。
Ｓ／Ｈ・ＣＤＳ部５２０は、撮像画素部５１２の画素列毎にＳ／Ｈ・ＣＤＳ回路を設けたものであり、撮像画素部５１２の各画素列から読み出された画素信号に対し、ＣＤＳ（相関二重サンプリング）等の信号処理を行うものである。Ｈ選択手段５１６は、Ｓ／Ｈ・ＣＤＳ部５２０からの画素信号をＡＧＣ部５２２に出力する。ＡＧＣ部５２２は、Ｈ選択手段５１６によって選択されたＳ／Ｈ・ＣＤＳ部５２０からの画素信号に対して所定のゲインコントロールを行い、その画素信号をＡ／Ｄ変換部５２４に出力する。Ａ／Ｄ変換部５２４は、ＡＧＣ部５２２からの画素信号をアナログ信号からデジタル信号に変換してデジタルアンプ部５２６に出力する。デジタルアンプ部５２６は、Ａ／Ｄ変換部５２４からのデジタル信号出力について必要な増幅やバッファリングを行い、図示しない外部端子より出力するものである。タイミングジェネレータ５１８は、上述した撮像画素部５１２の各画素以外の各部にも各種のタイミング信号を供給する。
上述の第１６実施の形態に係る半導体イメージセンサ・モジュール（すなわち、ＣＭＯＳイメージセンサ）４００は、従来のように画素から出力される信号を画素周辺回路に出力してからチップ周辺のパッド電極から出力信号を信号処理デバイスに入力することなく、ＣＭＯＳイメージセンサの画素から出力される信号を画素単位もしくは複数の画素単位ごとに直接マイクロバンプを介して信号処理デバイスに入力させることが可能となる。これによって、デバイス間の信号処理スピードが高く高性能で、イメージセンサと信号処理デバイスを１チップ化した高機能なデバイスを提供することが可能となる。また、フォトダイオードの開口率が向上し、チップ利用率が向上し、全画素の同時シャッタが実現できる。
第１６実施の形態に係る裏面照射型のＣＭＯＳ固体撮像素子の製造方法について説明する。まず、図４５Ａに示すように、例えば、シリコンなどからなる半導体基板４１０の表面に、熱酸化法あるいはＣＶＤ（化学気相成長）法などにより、酸化シリコンなどからなり、後工程で表面絶縁膜となる絶縁膜４１１を形成する。さらに、例えば、絶縁膜４１１の上層に、例えば貼り合わせ法あるいはエピタキシャル成長法などにより、シリコンなどの半導体層４１２を形成し、SOI（semiconductor on insulator）基板とする。ここで、半導体層４１２にテスト用電極４１３を形成しておく。
次に、図４５Ｂに示すように、例えば、ｎ型の半導体層４１２にｐ型の導電性不純物をイオン注入してｐｎ接合を形成することにより、半導体層４１２中に光電変換素子としてフォトダイオード４１４を形成し、さらに半導体層４１２の表面にゲート絶縁膜を介してゲート電極を形成し、フォトダイオード４１４などに接続してＭＯＳトランジスタ４１５を形成して、上記の構成の複数の画素を形成する。さらに、例えばＭＯＳトランジスタを被覆する層間絶縁層４２０を形成する。このとき、トランジスタや半導体層４１２などに接続するように埋め込み配線層４２１を層間絶縁層４２０中に埋め込みながら形成する。
次に、図４５Ｃに示すように、例えば、熱硬化樹脂を接着剤とした熱圧着などにより、層間絶縁層４２０の上層に、シリコン基板あるいは絶縁性の樹脂基板などからなる支持基板４３０を貼り合わせる。
次に、図４６Ａに示すように、例えば機械的研削などにより、貼り合わせ面の反対側から支持基板４３０を薄膜化する。
次に、図４６Ｂに示すように、埋め込み配線層４２１に接続するように、支持基板４３０を貫通する支持基板貫通配線４３１を形成する。これは、例えば、フォトリソグラフィー工程によりレジスト膜をパターン形成し、ドライエッチングなどのエッチングを行うことで、埋め込み配線層４２１に達する開口部を支持基板４３０に形成し、銅などの低抵抗金属で埋め込むことで形成することができる。
次に、図４７Ａに示すように、例えば金属メッキ処理などにより、支持基板４３０の表面から突出するバンプ４３２を支持基板貫通配線４３１の表面に形成する。
次に、図４７Ｂに示すように、例えばＳＯＩ基板の半導体基板４１０側からフォトダイオード４１４が受光可能となるまで、半導体基板４１０を薄膜化する。例えば、絶縁膜４１１をストッパとし、絶縁膜４１１が露出するまで半導体基板４１０の裏面側から機械的研削またはウェットエッチング処理などにより行う。これにより、ＳＯＩ基板の半導体層４１２が残される構成となる。ここで、表面に露出した絶縁膜４１２を表面絶縁膜と称する。図面上、図４７Ａに対して上下関係を逆にして図示している。
以上のようにして、本実施の形態に係る裏面照射型ＣＭＯＳ固体撮像素子（センサチップ）４０１ａが形成される。さらに、薄膜化して得られた半導体基板（半導体層４１２）の裏面上に、例えばＣＶＤ法によって絶縁膜を成膜することが好ましい。この絶縁膜は裏面のシリコン面を保護する目的と入射光に対して反射防止膜として機能することも兼ねることができる。
上記のように形成された裏面照射型ＣＭＯＳ固体撮像素子（センサチップ）４０１ａを、受光面側を上向きにしてバンプ４３２を介してフリップチップでインタポーザ０３上に実装する。例えば、インタポーザ４０３の配線上のランドやバンプと、センサチップの支持基板上のバンプ同士を、センサチップ４０１ａや信号処理チップ４０２内に使用されている配線融点よりも低い温度で、かつバンプが電気的に安定に接続する温度で、圧着させる。また、例えば信号処理チップ４０２上に直接センサチップ４０１ａを実装してモジュール化することも可能であり、この場合も上記と同様に行うことができる。
一方、周辺回路部が形成された信号処理チップ４０２も同様に、バンプを介してフリップチップでインタポーザ４０３上に実装する。これにより、裏面照射型ＣＭＯＳ固体撮像素子（センサチップ）４０１ａと信号処理チップ４０２とをインタポーザ４０３に形成された配線を介して接続する。
以上のようにして、本実施の形態に係る裏面照射型ＣＭＯＳ固体撮像素子を組み込んだイメージセンサを製造することができる。また、フリップチップで実装した後も、テスト用電極４１３を用いてセンサチップの回路を試験することができる。
上記のように、本実施の形態に係る裏面照射型ＣＭＯＳ固体撮像素子の製造方法によれば、支持基板を貼り合わせて強度を確保してから半導体基板を薄膜化し、また、支持基板を薄膜化して貫通配線を形成するので、半導体基板の裏面から電極を取らずに支持基板から電極を取り出すことができ、簡便、容易に、照射面の反対側の面から電極を取り出す構成の裏面照射型のＣＭＯＳ固体撮像素子を製造することができる。また、光が入射する面とは反対側の支持基板側に電極を形成できることから、電極の配置の自由度があがり、ＣＭＯＳイメージセンサの開口率を損なうことなく、多数のマイクロバンプを画素直下や画素の周辺直下に形成することが可能となる。このように、半導体基板の裏面を薄膜化することと、バンプが形成されたインタポーザなどの実装基板や信号処理チップなどの他の半導体チップとバンプ同士で接続することにより、高性能、高機能なデバイスを製造することが可能となる。
半導体基板としては、例えばＳＯＩ基板のように基板中に酸化膜が予め形成されているものが好ましく、半導体基板の薄膜化におけるウェットエッチングのストッパとしてＳＯＩ基板中の酸化膜を用いることができ、薄膜化後に均一で平坦な半導体基板を得ることができるので好ましい。
図４８に、本発明に係る半導体イメージセンサ・モジュールの第17実施の形態を示す。図４８は、裏面照射型ＣＭＯＳ固体撮像素子を実装した半導体イメージセンサ・モジュールの構成を示す模式断面図である。本実施の形態に係る半導体イメージセンサ・モジュール４０１は、第１６実施の形態と同様に、例えば、インタポーザ（中間基板４０３上に、撮像画素部が設けられた裏面照射型ＣＭＯＳ固体撮像素子であるセンサチップ４０１ｂと、信号処理などの周辺回路部が設けられた信号処理チップ４０２が実装されて成る。
センサチップ４０１ｂは、支持基板４３０上に層間絶縁層４２０が形成されており、内部に埋め込み配線層４２１が埋め込まれている。その上層に半導体層４１２が形成されており、その表面に表面絶縁膜（４１１，４１９）が形成されている。半導体層４１２中には、フォトダイオード４１４及びテスト用電極４１３などが形成されている。また、埋め込み配線層４２１の一部が半導体層４１２に対してゲート絶縁膜を介して形成されたゲート電極となり、ＭＯＳトランジスタ４１５が構成される。また、半導体層４１２を貫通して埋め込み配線層４２１に接続する半導体層貫通配線４１６が形成されている。
さらに、支持基板４３０を貫通する支持基板貫通配線４３１が形成されており、支持基板４３０の表面から突出する突起電極（バンプ）４３２が支持基板貫通配線４３１の表面に形成されている。一方で、例えば半導体層４１２及び層間絶縁層４２０を貫通して支持基板貫通配線４３１に接続する半導体層絶縁層貫通配線４１７が形成されており、半導体層貫通配線４１６と半導体層絶縁層貫通配線４１７とが表面絶縁膜４１１上に形成された接続配線４１８により接続されている。
支持基板貫通配線４３１は、本実施の形態では上記のように半導体層絶縁層貫通配線４１７、接続配線４１８、半導体層貫通配線４１６を介して埋め込み配線層４２１に接続する構成となっているが、これに限らず、これらの内の一部を介して、あるいはこれらを介さず直接、埋め込み配線層４２１に接続するような構成であってもよい。
上記の構成のセンサチップ４０１ｂは、半導体層４１２中に形成されたフォトダイオード４１４に対して、表面絶縁膜（４１１，４１９）側から光が照射されると信号電荷が発生し、フォトダイオードに蓄積される構成である。そしてこのセンサチップ４０１ｂは、光電変換素子と電界効果トランジスタを含む複数の画素が形成された半導体層の一方の面に複数の画素に接続する埋め込み配線が形成され、半導体層の他方の面が光電変換素子の受光面となる裏面照射型の固体撮像素子である。
上記のセンサチップ４０１ｂは、光照射側の反対側である支持基板４３０側から、表面に配線４４０及びそれらを絶縁する絶縁層４４１が形成されたインタポーザ４０３上に、絶縁層の開口部から配線の表面の一部が露出してなるランドなどとバンプが接合するようにフリップチップで実装されている。
一方、周辺回路部が形成された信号処理チップ４０２は、例えばバンプを介してフリップチップでインタポーザ上に実装されている。このような構成の半導体イメージセンサ・モジュール４０１が、インタポーザ４０３ごと他の実装基板に実装され、例えばワイヤボンディング４４２などにより電気的に接続されて用いられる。本実施の形態に係るＣＭＯＳ固体撮像素子を組み込んだイメージセンサ（半導体イメージセンサ・モジュールに相当）の構成及び画素の構成は、第１６実施の形態と同様である。
上述の第１７実施の形態に係る半導体イメージセンサ・モジュール（すなわち、ＣＭＯＳイメージセンサ）４０１は、第１６実施の形態と同様の効果を奏する。
第１７実施の形態に係る裏面照射型のＣＭＯＳ固体撮像素子の製造方法について説明する。まず、図４９Ａに示すように、例えば、シリコンなどからなる半導体基板４１０の表面に、熱酸化法あるいはＣＶＤ（化学気相成長）法などにより、酸化シリコンなどからなり、後工程で表面絶縁膜となる絶縁膜４１１を形成する。さらに、例えば、絶縁膜４１１の上層に、例えば貼り合わせ法あるいはエピタキシャル成長法などにより、シリコンなどの半導体層４１２を形成し、ＳＯＩ基板とする。ここで、半導体層４１２にテスト用電極４１３を形成しておく。
次に、図４９Ｂに示すように、例えば導電性不純物をイオン注入して、半導体層４１２中に光電変換素子としてフォトダイオード４１４を形成し、さらに半導体層４１２の表面にゲート絶縁膜を介してゲート電極を形成し、フォトダイオード４１４などに接続してＭＯＳトランジスタ４１５を形成して、上記の構成の複数の画素を形成する。さらに、例えばＭＯＳトランジスタを被覆する層間絶縁層４２０を形成する。このとき、トランジスタや半導体層４１２などに接続するように埋め込み配線層４２１を層間絶縁層４２０中に埋め込みながら形成する。
一方で、シリコン基板あるいは絶縁性の樹脂基板などからなる支持基板４３０の一方の主面の表面から少なくとも所定の深さにまで至る支持基板貫通配線となる支持基板配線４３１を形成する。次に、図４９Ｃに示すように、層間絶縁層４２０の上層に、支持基板４３０を支持基板配線４３１の形成面側から貼り合わせる。
次に、図５０Ａに示すように、例えばＳＯＩ基板の半導体基板４１０側からフォトダイオード４１４が受光可能となるまで、半導体基板４１０を薄膜化する。例えば、絶縁膜４１１をストッパとし、絶縁膜４１１が露出するまで半導体基板４１０の裏面側から機械的研削またはウェットエッチングなどにより行う。これにより、ＳＯＩ基板の半導体層４１２が残される構成となる。図面上、図４９Ｃに対して上下関係を逆にして図示している。
次に、図５０Ｂに示すように、支持基板配線４３１と埋め込み配線層４２１を接続する接続配線を形成する。具体的には、例えば、半導体層４１２を貫通して埋め込み配線層４２１に接続する半導体層貫通配線４１６を形成する。半導体層４１２及び層間絶縁層４２０を貫通して支持基板貫通配線４３１に接続する半導体層絶縁層貫通配線４１７を形成する。半導体層貫通配線４１６と半導体層絶縁層貫通配線４１７とを接続する接続配線４１８を形成する。この後、保護膜となる表面絶縁膜４１９を形成する。
次に、図５１Ａに示すように、例えば機械的研削などにより、支持基板配線４３１が露出するまで貼り合わせ面の反対側から支持基板４３０を薄膜化して、支持基板配線４３１を、支持基板４３０を貫通する支持基板貫通配線とする。
次に、図５１Ｂに示すように、例えば金属メッキ処理などにより、支持基板４３０の表面から突出するバンプ４３２を支持基板貫通配線４３１の表面に形成する。以上のようにして、本実施形態に係る裏面照射型ＣＭＯＳ固体撮像素子（センサチップ）４０１ｂが形成される。
上記のように形成された裏面照射型ＣＭＯＳ固体撮像素子（センサチップ）４０１ｂを、受光面側を上向きにしてバンプ４３２を介してフリップチップでインタポーザ４０３上に実装する。信号処理チップ４０２も同様にフリップチップで実装する。そして、裏面照射型ＣＭＯＳ固体撮像素子(センサチップ)４０１ｂと信号処理チップ４０２とをインタポーザ４０３に形成された配線を介して接続する。以上のようにして、本実施の形態に係る裏面照射型ＣＭＯＳ固体撮像素子を組み込んだイメージセンサを製造することができる。
本実施の形態においては、半導体基板上に形成された埋め込み配線と支持基板中の貫通電極を直接接続するのではなく、半導体基板の裏面の薄膜化後に、配線によって貫通電極と埋め込み配線とを接続する。この方法では信号処理デバイスと支持基板の裏面に形成したマイクロバンプで接続するためにワイヤボンディングを行う必要がなく、１チップ化したときのサイズをより小さくすることができる。
上記のように、本実施の形態に係る裏面照射型ＣＭＯＳ固体撮像素子の製造方法によれば、支持基板を貼り合わせて強度を確保してから半導体基板を薄膜化しており、また、支持基板を薄膜化して貫通配線を形成するので、簡便、容易に、照射面の反対側の面から電極を取り出す構成の裏面照射型のＣＭＯＳ固体撮像素子を製造することができる。
上記のように、第１７実施の形態に係る半導体イメージセンサ・モジュール（すなわちＣＭＯＳ固体撮像素子を組み込んだＣＭＯＳイメージセンサ）４０１では、画素から出力される信号を画素単位もしくは複数の画素単位ごとに直接マイクロバンプを介して信号処理デバイスに入力させることが可能となる。これによって、デバイス間の信号処理スピードが高く高性能で、イメージセンサと信号処理デバイスを1チップ化した高機能なデバイスを提供することが可能となる。また、フォトダイオードの開口率が向上し、チップ利用率が向上し、全画素の同時シャッタが実現できる。また、ワイヤボンディングによってチップやウェハーに接続する必要がないため、チップサイズを縮小することができ、ウェハーの収率が上がり、チップコストを下げることができる。
前述の第１６、第１７実施の形態における貫通配線は、Ｃｕ，Ａｌ，Ｗ，ＷＳｉ，Ｔｉ，ＴｉＮ，シリサイド又はこれらの組合せで形成することができる。
図４２、図４８を用いて説明した本発明は、上記の第１６、第１７実施の形態の説明に限定されない。例えば、上記の実施の形態においては半導体基板としてＳＯＩ基板を使用しているが、これに限らず、通常の半導体基板を用いて、フォトダイオードやトランジスタの形成面の反対側の面から薄膜化することも可能である。また、支持基板から突出して形成されるバンプはチップ面積全体に形成でき、例えばＣＭＯＳイメージセンサの画素ごとに独立したバンプを形成してインタポーザなどに接続し、画素ごとに読み出すことができるようにしてもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
上述した各第１乃至第１７実施の形態に係る半導体イメージセンサ・モジュールは、例えば、デジタルスチルカメラ、ビデオカメラ,カメラ付き携帯電話などに用いるカメラモジュールに適用される。さらに、電子装置などに用いる電子機器モジュールに適用される。
上述の半導体イメージセンサは、裏面照射型のＣＭＯＳイメージセンサを備えた構成としたが、その他、図２７の表面照射型のＣＭＯＳイメージセンサを備えた構成とすることもできる。
１・・ＣＣＤイメージセンサ、２・・撮像領域、３・・受光センサ、４・・つい直転送レジスタ、５・・水平転送レジスタ、６・・出力部、７・・読み出しゲート部、１１・・ＣＭＯＳイメージセンサ、１２・・画素、１３・・撮像領域、１４・・制御部、１５・・垂直駆動回路、１６・・カラム部、１７・・手兵駆動回路、１８・・出力回路、１９・・カラム信号処理回路、２０・・水平信号線、２１・・垂直信号線、３１・・ＣＭＯＳイメージセンサ、３２・・フォトダイオード・センサ回路領域、３３・・ＡＤＣ・メモリ領域、３５・・ｎ型半導体基板、３６・・ｐ型半導体ウェル領域、３７・・画素分離領域、３８・・単位画素、４１・・カラーフィルタ、４２・・オンチップマイクロレンズ、４３・・層間絶縁膜、４４１、４４２、４４３・・配線、４７・・ｐ＋半導体領域、５１、９９、１００・・半導体イメージセンサ・モジュール、５２・・イメージセンサを備えた第１の半導体チップ、５３・・アナログ／デジタル変換器アレイを備えた第２の半導体チップ、５４・・メモリ素子アレイを備えた第３の半導体チップ、５５・・アナログ型不揮発性メモリアレイを備えた第４の半導体チップ、５６・・トランジスタ形成領域、５７・・フォトダイオード形成領域、６１・・ｎ型シリコン基板、６２・・画素分離領域、６３・・ｐ型半導体ウェル領域、６４・・ソース・ドレイン領域、６５・・ゲート絶縁膜、６６・・ゲート電極、６８ａ・・ｎ＋電荷蓄積領域、６８ｂ・・ｎ型半導体領域、６９・・ｐ+半導体領域、７１・・パシベーション膜、７２・・カラーフィルタ、７３・・オンチップマイクロレンズ、７６・・層間絶縁膜、７７・・多層配線、７８・・多層配線層、８１、８２・・パッド、８３・・マイクロバンプ、８４・・貫通コンタクト部、８４、２０１・・コンタクト部、８６・・ピクセルアレイブロック、８６ａ・・ピクセル、８７・・ＡＤ変換器、８８・・メモリ素子サブアレイ、８９・・パリティチェック用ビット、９０・・冗長ビット、９３・・センスアンプ、９４Ｘ・・Ｘデコーダ、９４Ｙ・・Ｙデコーダ、１０１・・フローティングゲート型の不揮発性メモリ、１０２・・半導体基板、１０３・・ソース領域、１０４・・ドレイン領域、１０５・・フローティングゲート、１０６・・コントロールゲート、１１１・・ＭＯＮＯＳ型の不揮発性メモリ、１１２・・半導体基板、１１３・・ソース領域、１１４・・ドレイン領域、１１５・・トンネル酸化膜、１１６・・Ｓｉ３Ｎ４チャージトラップ層、１１７・・トラップ酸化膜、１１８・・ゲートポリ電極、１２１・・ピクセルアレイ、１２２・・Ａ／Ｄ変換器アレイ、１２３・・メモリアレイ、１２４・・デジタル信号処理装置、１２５・・制御回路、１３０・・メモリセル回路、１３１・・メモリキャパシタ、１３２・・書き込み用スイッチ、１３３・・書き込みダミースイッチ、１３４・・書き込み用のＤ型フリップフロップ、１３５・・読み出し用スイッチ、１３６・・読み出し用のＤ型フリップフロップ、１４１・・ｐ型半導体基板、１４２・・素子分離領域、１４３・・ｎ型ソース領域、１４４・・ｎ型ドレイン領域、１４５・・ゲート電極、１４６・・ｐ型領域、１４７・・ｎ型半導体ウェル領域、１４８・・ｐ型ソース領域、１４９・・ｐ型ドレイン領域、１５０・・ゲート電極、１５１・・ｎ型領域、１５３・・第１電極、１５４・・誘電膜、１５５・・第２電極、１５６・・層間絶縁膜、１５７・・導電プラグ、１５８・・配線、１６１・・アナログメモリセル、１６２・・書き込み制御信号の入力線、１６３・・読み出し制御信号の入力線、１６４・・ピクセルアレイブロック、１６５・・Ａ／Ｄ変換器、１７０・・配線層、１７２・・シリコン基板、１７３・・素子分離領域、１７４、１７５、１７６・・ソース・ドレイン領域、１７７、１７８・・ワード線、１７９・・導電プラグ、１８０・・ビット線、１８１・・センス線、１８２、１８３・・抵抗変化型多値メモリ素子、１８４・・メモリ材料、１８５、１８６・・Ｐｔ電極、１６６、１６７、１６８、１６９、１８７、１８８、１８９、１９０・・半導体イメージセンサ・モジュール、１９３・・第２の半導体チップ、１９６・・第１の半導体チップ、１９７・・第２の半導体チップ、１９１、１９２、１９４、１９８、１９９・・半導体イメージセンサ・モジュール、２００、２６１、３００・・半導体イメージセンサ・モジュール、２１０・・フォトダイオード、２１２・・転送トランジスタ、２１４・・増幅トランジスタ、２２０・・リセットトランジスタ、２６２・・半導体チップ、２６３〔２６３Ａ、２６３Ｂ〕・・・画素、２６４・・撮像領域、２６５、２６６・・周辺回路、３１１・・単位画素、３１２・・画素アレイ部、３１３・・行又は単位画素走査回路、３１４・・カラム又は単位画素処理部、３１５・・参照電圧供給部、３１６・・列又は単位画素走査回路、３１７・・水平出力線、３１８・・タイミング制御回路、３１９・・チップ、３５６・・トランジスタ形成領域、４００・・半導体イメージセンサ・モジュール、４０１ａ，４０２ｂ…センサチップ、４０２…信号処理チップ、４０３…インタポーザ、４１０…半導体基板、４１１…（表面）絶縁膜、４１２…半導体層、４１３…テスト用電極、４１４…フォトダイオード（光電変換素子）、４１５…トランジスタ、４１６…半導体層貫通電極、４１７…半導体層、絶縁層貫通配線、４１８…接続配線、４１９…表面絶縁膜、４２０…層間絶縁層、４２１…埋め込み配線、４３０…支持基板、４３１…支持基板貫通配線（支持基板配線）、４３２…バンプ（突起電極）、４４０…配線、４４１…絶縁層、４４２…ワイヤボンディング、５１２…撮像画素部、５１４…Ｖ選択手段、５１６…Ｈ選択手段、５１８…タイミングジェネレータ（ＴＧ）、５２０…Ｓ／Ｈ・ＣＤＳ回路部、５２２…ＡＧＣ部、５２４…Ａ／Ｄ変換部、５２６…デジタルアンプ部、６００…フォトダイオード（ＰＤ）、６１０…フローティングディフュージョン部（ＦＤ部）、６２０…転送トランジスタ、６３０…リセットトランジスタ、６４０…増幅トランジスタ、６５０…アドレストランジスタ、６６０…垂直信号線、６６０、６７０…定電流源
本発明に係る半導体イメージセンサ・モジュールは、光電変換素子を有する複数の画素が配列された第１領域を含む第１の半導体チップと、複数のアナログ／デジタル変換器が配列された第２領域を含む第２の半導体チップと、少なくともデコーダおよびセンスアンプを有するメモリ素子アレイを含む第３の半導体チップとを備え、前記第１の半導体チップ、前記第２の半導体チップ、および前記第３の半導体チップは、積層された状態で互いに接続され、前記第１の半導体チップ、前記第２の半導体チップ、および前記第３の半導体チップのうちの少なくとも２つは、前記第１の半導体チップ、前記第２の半導体チップ、および前記第３の半導体チップの少なくとも１つに設けられた貫通コンタクト部を介して接続されている。
本発明の好ましい形態は、前記第１の半導体チップの第１面と反対側の第２面を光の入射面とした裏面照射型である。
本発明に係る半導体イメージセンサ・モジュールは、光電変換素子を有する複数の画素が配列された第１領域を含む第１の半導体チップと、複数のアナログ不揮発性メモリを有するアナログ不揮発性メモリアレイを含む第２の半導体チップとを備え、前記第１の半導体チップおよび前記第２の半導体チップは、積層された状態で互いに接続され、前記光電変換素子に蓄積された電荷量に応じた情報の量が、前記アナログ不揮発性メモリに記憶される。
本発明に係る半導体イメージセンサ・モジュールの製造方法は、光電変換素子を有する複数の画素が二次元的に配列された第１領域を含む第１の半導体チップを形成する工程と、複数のアナログ／デジタル変換器が配列された第２領域を含む第２の半導体チップを形成する工程と、少なくともデコーダおよびセンスアンプを有するメモリ素子アレイを含む第３の半導体チップを形成する工程と、前記第１の半導体チップ、前記第２の半導体チップ、および前記第３の半導体チップを互いに接続した状態で積層する工程とを備え、前記第１の半導体チップ、前記第２の半導体チップ、および前記第３の半導体チップのうちの少なくとも２つを、前記第１の半導体チップ、前記第２の半導体チップ、および前記第３の半導体チップの少なくとも１つに設けられた貫通コンタクト部を介して接続する。
本発明に係る半導体イメージセンサ・モジュールの製造方法は、光電変換素子を有する複数の画素が配列された第１領域を含む第１の半導体チップを形成する工程と、複数のアナログ不揮発性メモリを有するアナログ不揮発性メモリアレイを含む第２の半導体チップを形成する工程と、前記第１の半導体チップおよび前記第２の半導体チップを互いに接続した状態で積層する工程とを備え、前記光電変換素子に蓄積された電荷量に応じた情報の量が、前記アナログ不揮発性メモリに記憶されるように、前記複数の画素のそれぞれに前記アナログ不揮発性メモリのいずれか１つを接続する。

Claims (13)

  1. 複数の画素が規則的に配列され、前記各画素が光電変換素子とトランジスタで構成されたイメージセンサを備えた第１の半導体チップと、
    複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイを備えた第２の半導体チップとが積層されて成る
    ことを特徴とする半導体イメージセンサ・モジュール。
  2. 少なくともデコーダとセンスアンプを備えたメモリ素子アレイを備えた第３の半導体チップが、さらに積層されて成る
    ことを特徴とする請求の範囲第１項記載の半導体イメージセンサ・モジュール。
  3. 複数の光電変換素子と複数のメモリ素子が、１つのアナログ／デジタル変換器を共有するように、
    前記第１及び第２の半導体チップが前記第３の半導体チップに対して近接して配置されて成る
    ことを特徴とする請求の範囲第２項記載の半導体イメージセンサ・モジュール。
  4. 前記メモリ素子が揮発性メモリである
    ことを特徴とする請求の範囲第３項記載の半導体イメージセンサ・モジュール。
  5. 前記メモリ素子がフローティングゲート型の不揮発性メモリである
    ことを特徴とする請求の範囲第３項記載の半導体イメージセンサ・モジュール。
  6. 前記メモリ素子がＭＯＮＯＳ型の不揮発性メモリである
    ことを特徴とする請求の範囲第３項記載の半導体イメージセンサ・モジュール。
  7. 前記メモリ素子が多値をとる不揮発性メモリである
    ことを特徴とする請求の範囲第３項記載の半導体イメージセンサ・モジュール。
  8. 前記メモリ素子アレイ中にパリティチェック用のメモリビットを有する
    ことを特徴とする請求の範囲第２項記載の半導体イメージセンサ・モジュール。
  9. 前記メモリ素子アレイ中に欠陥救済用のスペアビットを有する
    ことを特徴とする請求の範囲第２項記載の半導体イメージセンサ・モジュール。
  10. 複数の画素が規則的に配列され、前記各画素が光電変換素子とトランジスタで構成されたイメージセンサを備えた第１の半導体チップと、
    複数のアナログ型不揮発性メモリからなるアナログ型不揮発性メモリアレイを備えた第４の半導体チップとが積層されて成り、
    前記アナログ型不揮発性メモリにより、蓄積電荷量に応じた情報量を記憶させるようにして成る
    ことを特徴とする半導体イメージセンサ・モジュール。
  11. 各画素が光電変換素子とトランジスタで構成された複数の画素を２次元状に規則的に配列したイメージセンサを備えた第１の半導体チップを形成する工程と、
    複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイを備えた第２の半導体チップを形成する工程と、
    前記第１の半導体チップと前記第２の半導体チップとを積層して前記イメージセンサの画素と前記アナログ／デジタル変換器をフェースダウンでバンプで接合またはＬＳＩチップ面に対して垂直にウェーハを貫通するスルーホールで接続する工程とを有する
    ことを特徴とする半導体イメージセンサ・モジュールの製造方法。
  12. 少なくともデコーダとセンスアンプを備えたメモリ素子アレイを有する第３の半導体チップを形成する工程を有し、
    前記第１の半導体チップと前記第２の半導体チップと前記第３の半導体チップとを積層し、前記イメージセンサの画素を前記アナログ／デジタル変換器を通じて前記メモリにウェーハ面に垂直にウェーハを貫通するスルーホールで接続する工程を有する
    ことを特徴とする請求の範囲第１１項記載の半導体イメージセンサ・モジュールの製造方法。
  13. 各画素が光電変換素子とトランジスタで構成された複数の画素を２次元状に規則的に配列したイメージセンサを備えた第１の半導体チップを形成する工程と、
    複数のアナログ型不揮発性メモリからなるアナログ不揮発性メモリアレイを備えた第４の半導体チップを形成する工程と、
    前記第１の半導体チップと前記第４の半導体チップとを積層して前記イメージセンサの画素と前記アナログ型不揮発性メモリを接続する工程とを有する
    ことを特徴とする半導体イメージセンサ・モジュールの製造方法。
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