KR20080019652A - 반도체 이미지 센서 모듈 및 그 제조 방법 - Google Patents

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신 이와부찌
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소니 가부시끼 가이샤
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Abstract

본 발명은, 화소의 개구율이 향상됨과 함께, 칩 사용 효율의 향상을 도모하고, 게다가 전체 화소의 동시 셔터를 가능하게 한 CMOS형의 반도체 이미지 센서 모듈 및 그 제조 방법을 제공한다. 본 발명의 반도체 이미지 센서 모듈은, 광전 변환 소자와 트랜지스터로 구성되는 복수의 화소가 배열된 이미지 센서를 구비한 제1 반도체 칩과, A/D 변환기 어레이를 구비한 제2 반도체 칩을 적층하여 구성된다. 바람직하게는, 메모리 소자 어레이를 더 구비한 제3 반도체 칩을 적층하여 구성된다. 또한, 본 발명의 반도체 이미지 센서 모듈은, 상기 이미지 센서를 구비한 제1 반도체 칩과, 아날로그형 불휘발성 메모리 어레이를 구비한 제4 반도체 칩을 적층하여 구성된다.
메모리 어레이, A/D 변환기 어레이, 트랜지스터 형성 영역, 포토다이오드 형성 영역

Description

반도체 이미지 센서 모듈 및 그 제조 방법{SEMICONDUCTOR IMAGE SENSOR MODULE AND METHOD FOR MANUFACTURING SAME}
본 발명은, 반도체 이미지 센서 모듈 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 예를 들면 디지털 스틸 카메라, 비디오 카메라, 혹은 카메라가 부착된 휴대 전화 등의 셔터 속도의 고속화에 대응한 동시 셔터를 실현하는 반도체 이미지 센서 모듈에 관한 것이다.
CMOS 이미지 센서는, CCD 이미지 센서와 비교하여 단일 전원, 저소비 전력이고 또한 표준 CMOS 프로세스에 의해 제조할 수 있기 때문에, 시스템 온 칩이 용이하다고 하는 이점이 있다. 최근, CMOS 이미지 센서는, 이 이점에 의해 고급 일안 리플렉스의 디지털 스틸 카메라나 휴대 전화까지 사용되기 시작하고 있다.
도 54 및 도 55에, 각각 CCD 이미지 센서와, CMOS 이미지 센서를 간략화한 구성을 도시한다.
도 54에 도시하는 CCD 이미지 센서(1)는, 촬상 영역(2) 내에 화소로 되는 복수의 수광 센서(광전 변환 소자)(3)가 규칙적으로 예를 들면 2차원 매트릭스 형상으로 배열됨과 함께, 각 수광 센서 열에 대응해서 신호 전하를 수직 방향으로 전송하는 CCD 구조의 수직 전송 레지스터(4)가 배치되고, 또한 각 수직 전송 레지스 터(4)에 접속되어 신호 전하를 수평 방향으로 전송하는 CCD 구조의 수평 전송 레지스터(5)가 배치되고, 이 수평 전송 레지스터(5)의 종단에 전하 전압 변화해서 출력하는 출력부(6)가 접속되어 이루어진다. 이 CCD 이미지 센서(1)에서는, 촬상 영역(2)에서 수광한 광을 각 수광 센서(3)에서 신호 전하로 변환해서 축적하고, 이 각 수광 센서(3)의 신호 전하를 판독 게이트부(7)를 통해서 수직 전송 레지스터(4)에 판독하여 수직 방향으로 전송한다. 또한, 수직 전송 레지스터(4)로부터 1라인마다 수평 전송 레지스터(5)에 판독한 신호 전하는, 수평 방향으로 전송해서 출력부(6)로부터 전압 신호로 변환해서 촬상 신호로서 출력한다.
한편, 도 55에 도시하는 CMOS 이미지 센서(11)는, 촬상 영역(12) 내에 복수의 화소(12)가 배열된 촬상 영역(13)과, 제어 회로(14)와, 수직 구동 회로(15)와, 컬럼부(16)와, 수평 구동 회로(17)와, 출력 회로(18)를 구비해서 구성된다. 촬상 영역(12)에서는, 복수의 화소(12)가 2차원적으로 규칙 배열, 예를 들면 2차원 매트릭스 형상으로 배열된다. 각 화소(12)는 광전 변환 소자(예를 들면, 포토다이오드)와 복수의 MOS 트랜지스터로 형성된다. 제어 회로(14)는, 입력 클럭과, 동작 모드 등을 명령하는 데이터를 수취하고, 또한 이미지 센서의 정보를 포함하는 데이터를 출력한다.
이 CMOS 이미지 센서(11)에서는, 수직 구동 회로(15)로부터의 구동 펄스에 의해 화소(12)의 행이 선택되고, 선택된 행의 화소(12)의 출력이 수직 선택선(21)을 통해서 컬럼부(16)에 보내진다. 컬럼부(16)에서는 컬럼 신호 처리 회로(19)가 화소(12)의 열에 대응해서 배열되어 있고, 1행분의 화소(12)의 신호를 받고, 그 신 호에 CDS(Correlated Double Sampling: 고정 패턴 노이즈 제거의 처리)나 신호 증폭이나 아날로그/디지털(AD) 변환 등의 처리가 행해진다. 그리고, 수평 구동 회로(17)에 의해 컬럼 신호 처리 회로(19)가 순서대로 선택되고, 그 신호가 수평 신호선(20)에 유도되어, 출력 회로(18)로부터 촬상 신호로서 출력된다.
도 56의 A, B에, CCD 이미지 센서(1)와 CMOS 이미지 센서(11)의 각 주사선에 대응한 화소행의 축적 타이밍차트를 나타낸다. CCD 이미지 센서(1)의 경우에는, 동일한 기간 동안에 각 수광 센서(3)에 신호 전하를 축적하고, 모든 화소에서 수광 센서(3)로부터 신호 전하를 동시에 수직 전송 레지스터(4)에 판독하고 있다. 즉, 도 56의 A에 도시하는 바와 같이, 임의의 프레임의 축적 기간에서 모든 행의 화소가 동일 시각에 축적된다. 이에 의해, 축적의 동시성이 얻어져, 동시 전자 셔터를 가능하게 하고 있다.
이에 대하여, CMOS 이미지 센서(11)의 경우에는, 기본적인 동작 방식으로부터, 신호를 출력한 화소(12)는 그 시점부터 다시 광전 변환한 신호의 축적을 개시하기 때문에, 도 56의 B에 도시하는 바와 같이, 임의의 프레임 기간에서 보면 주사 타이밍에 따라서 축적의 기간이 어긋난다. 이에 의해, 축적의 동시성이 얻어지지 않아, 동시 전자 셔터가 얻어지지 않는다. 즉, CMOS 이미지 센서(11)는, CCD 이미지 센서와 같은 전송 타이밍을 어긋나게 하는 수직 전송 레지스터가 없기 때문에, 화소의 축적 시간을 리세트 타이밍에서 조절해서 데이터를 컬럼 신호 처리 회로에 보내는 타이밍을 조절하고 있다. 이 때문에, 신호 전하의 축적 기간을 어긋나게 할 필요가 있고, 모든 화소를 동일 타이밍에서 전하 축적하는 동시 셔터화를 할 수 없다(비특허 문헌 1의 179페이지 참조).
특히, 고속으로 움직이는 화상의 촬영일 때, 이 차이가 나온다. 도 57의 A, B는 고속으로 회전하는 날개를 CCD 이미지 센서와 CMOS 이미지 센서에서 기록한 경우의 기록 화상을 도시한다. 도 57의 A, B로부터 알 수 있는 바와 같이, CCD 이미지 센서에서 기록한 날개(25)는 정상적으로 기록되지만, CMOS 이미지 센서에서 기록한 날개(25)는 형태가 왜곡되어 기록된다(비특허 문헌 1의 180페이지 참조).
[비특허 문헌 1] CQ 출판 주식회사 2003년 8월 10일 발행, 요네모토 카즈야 저「CCD/CMOS 이미지 센서의 기초와 응용」179∼180페이지
전술한 CMOS 이미지 센서에서의 고속으로 움직이는 화상의 촬영의 대책으로서, 도 52 및 도 53에 도시하는 구성이 제안되어 있다. 이 CMOS 이미지 센서(31)는, 표면 조사형의 CMOS 이미지 센서에 적용한 경우이며, 도 52의 평면 블록 레이아웃으로 나타내는 바와 같이, 1개의 반도체 칩의 소요 영역에, 광전 변환 소자인 포토다이오드와 복수의 MOS 트랜지스터로 이루어지는 화소를 배열해서 이루어지는 촬상 영역, 소위 포토다이오드 PD 센서 회로 영역(32)을 형성하고, 이 포토다이오드 PD 센서 회로 영역(32)에 인접해서 각 화소에 접속한 복수의 아날로그/디지털(AD) 변환 회로 및 메모리 수단을 배치한 ADC 메모리 영역(33)을 형성해서 구성된다.
도 53에, CMOS 이미지 센서(31)의 단위 화소의 단면 구조를 도시한다. 이 예에서는，n형 반도체 기판(35)에 p형 반도체 웰 영역(36)을 형성하고, 화소 분리 영역(37)에서 구획된 각 영역의 p형 반도체 웰 영역(36)에 포토다이오드 PD와 복수 의 MOS 트랜지스터 Tr로 이루어지는 단위 화소(38)를 형성하고, 기판 표면측에 층간 절연막(43)을 개재하여 다층, 예를 들면 1층째 배선(441), 2층째 배선(442), 3층째 배선(443)이 형성된 다층 배선층(39)을 형성하고, 또한 이 위에 컬러 필터(41) 및 온 칩 마이크로 렌즈(42)를 형성해서 표면 조사형으로 구성된다. 포토다이오드 PD는, n형 반도체 영역(46)과 표면의 어큐뮬레이션층으로 되는 p+ 반도체 영역(47)을 가진 매립형 포토다이오드로 구성된다. 화소를 구성하는 MOS 트랜지스터 Tr은, 도시하지 않은 예를 들면, 판독 트랜지스터, 리세트 트랜지스터, 증폭 트랜지스터를 가진 3트랜지스터 구조, 또한 수직 선택 트랜지스터를 부가한 4트랜지스터 구조로 할 수 있다.
이 CMOS 이미지 센서(31)에서는, 포토다이오드에서 광전 변환한 후에는 일제히 아날로그/디지털 변환시켜, 메모리 수단에 데이터로서 유지하고, 그 후, 메모리 수단으로부터 순차적으로 판독하도록 하고 있다. 이 구성은, 아날로그/디지털 변화한 신호를 메모리 수단에 일단 유지한 후 신호 처리하기 때문에, 동시 셔터를 가능하게 한다.
그러나, 도 52의 구성의 CMOS 이미지 센서에서는，1개의 반도체 칩 내에 포토다이오드 PD 센서 회로 영역(32)과, ADC 메모리 영역(33)을 갖기 때문에, 화소수를 늘려 고해상도화했을 때에 그 단위 화소, 즉 미세 화소의 개구 면적이 작아져, 큰 감도가 얻어지지 않는다. 그리고, 칩 사용 효율이 나빠 면적의 증대가 있어, 코스트 업은 피할 수 없다.
본 발명은, 화소의 개구율이 향상됨과 함께, 칩 사용 효율의 향상을 도모하고, 게다가 전체 화소의 동시 셔터를 가능하게 한 CMOS형의 반도체 이미지 센서 모듈 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 이미지 센서 모듈은, 복수의 화소가 규칙적으로 배열되고, 각 화소가 광전 변환 소자와 트랜지스터로 구성된 이미지 센서를 구비한 제1 반도체 칩과, 복수의 아날로그/디지털 변환기로 이루어지는 아날로그/디지털 변환기 어레이를 구비한 제2 반도체 칩이 적층되어 이루어지는 것을 특징으로 한다.
본 발명의 바람직한 형태는, 상기 반도체 이미지 센서 모듈에서, 적어도 디코더와 센스 앰프를 구비한 메모리 소자 어레이를 구비한 제3 반도체 칩이, 더 적층된 구성으로 한다.
본 발명의 바람직한 형태는, 복수의 광전 변환 소자와 복수의 메모리 소자가, 1개의 아날로그/디지털 변환기를 공유하도록, 제1 및 제2 반도체 칩이 제3 반도체 칩에 대하여 근접하여 배치된 구성으로 한다.
메모리 소자는, 휘발성 메모리, 플로팅 게이트형의 불휘발성 메모리, MONOS형의 불휘발성 메모리, 다치를 취하는 불휘발성 메모리, 등으로 구성할 수 있다.
메모리 소자 어레이는, 메모리 소자 어레이 내에 패리티 체크용의 메모리 비트를 갖는 구성으로 할 수 있다. 메모리 소자 어레이는, 메모리 소자 어레이 내에 결함 구제용의 스페어 비트를 갖는 구성으로 할 수 있다.
본 발명에 따른 반도체 이미지 센서 모듈은, 복수의 화소가 규칙적으로 배열되고, 각 화소가 광전 변환 소자와 트랜지스터로 구성된 이미지 센서를 구비한 제1 반도체 칩과, 복수의 아날로그형 불휘발성 메모리로 이루어지는 아날로그형 불휘발성 메모리 어레이를 구비한 제4 반도체 칩이 적층되어 이루어지고, 아날로그형 불휘발성 메모리에 의해, 축적 전하량에 따른 정보량을 기억시키도록 하여 이루어지는 것을 특징으로 한다.
본 발명에 따른 반도체 이미지 센서 모듈의 제조 방법은, 각 화소가 광전 변환 소자와 트랜지스터로 구성된 복수의 화소를 2차원 형상으로 규칙적으로 배열한 이미지 센서를 구비한 제1 반도체 칩을 형성하는 공정과, 복수의 아날로그/디지털 변환기로 이루어지는 아날로그/디지털 변환기 어레이를 구비한 제2 반도체 칩을 형성하는 공정과, 제1 반도체 칩과 제2 반도체 칩을 적층하여 상기 이미지 센서의 화소와 아날로그/디지털 변환기를 접속하는 공정을 갖는 것을 특징으로 한다. 이 접속 공정에서는, 제1 반도체 칩의 이미지 센서의 화소와, 제2 반도체 칩의 아날로그/디지털 변환기를, 페이스 다운으로 범프에서 접합, 또는 LSI칩 면에 대하여 수직으로 웨이퍼를 관통하는 쓰루홀에서 접속한다.
본 발명의 반도체 이미지 센서 모듈의 제조 방법의 바람직한 형태는, 상기 반도체 이미지 센서 모듈의 제조 방법에서, 적어도 디코더와 센스 앰프를 구비한 메모리 소자 어레이를 갖는 제3 반도체 칩을 형성하는 공정을 갖고, 제1 반도체 칩과 제2 반도체 칩과 제3 반도체 칩을 적층하고, 이미지 센서의 화소를 아날로그/디지털 변환기를 통해서 메모리에 접속하는 공정을 갖는다. 이 접속 공정에서는, 제1 반도체 칩의 이미지 센서의 화소를, 제2 반도체 칩의 아날로그/디지털 변환기를 통해서 제3 반도체 칩의 메모리에, 웨이퍼 면에 수직으로 웨이퍼를 관통하는 쓰루홀에서 접속한다.
본 발명에 따른 반도체 이미지 센서 모듈의 제조 방법은, 각 화소가 광전 변환 소자와 트랜지스터로 구성된 복수의 화소를 2차원 형상으로 규칙적으로 배열한 이미지 센서를 구비한 제1 반도체 칩을 형성하는 공정과, 복수의 아날로그형 불휘발성 메모리로 이루어지는 아날로그 불휘발성 메모리 어레이를 구비한 제4 반도체 칩을 형성하는 공정과, 제1 반도체 칩과 제4 반도체 칩을 적층하여 이미지 센서의 화소와 아날로그형 불휘발성 메모리를 접속하는 공정을 갖는 것을 특징으로 한다.
본 발명에 따른 반도체 이미지 센서 모듈에 따르면, 화소가 광전 변환 소자와 트랜지스터로 구성된 이미지 센서를 구비한 제1 반도체 칩과, 복수의 아날로그/디지털 변환기로 이루어지는 아날로그/디지털 변환기 어레이를 구비한 제2 반도체 칩이 적층되어 구성되기 때문에, 제1 반도체 칩에서는 대부분을 화소 영역으로서 형성할 수 있기 때문에, 광전 변환 소자의 개구율이 향상되고, 또한 칩 이용율을 향상할 수 있다. 또한, 복수의 메모리 소자로 이루어지는 메모리 소자 어레이를 갖는 반도체 칩을 형성하고, 제1 반도체 칩으로부터의 화소의 신호를 단시간에 제2 반도체 칩에서 아날로그/디지털 변환하고, 일단 메모리 소자 어레이에 유지하고 나서, 신호 처리할 수 있기 때문에, 화소의 동시 셔터를 실현할 수 있다.
화소가 광전 변환 소자와 트랜지스터로 구성된 이미지 센서를 구비한 제1 반도체 칩과, 복수의 아날로그/디지털 변환기로 이루어지는 아날로그/디지털 변환기 어레이를 구비한 제2 반도체 칩과, 또한 적어도 디코더와 센스 앰프를 구비한 메모리 소자 어레이를 구비한 제3 반도체 칩을 적층하여 구성함으로써, 1개의 단일화된 디바이스로 되고, 광전 변환 소자의 개구율의 향상, 칩 이용율의 향상, 또한 전체 화소의 동시 셔터를 실현할 수 있다.
복수의 광전 변환 소자와 복수의 메모리 소자가 1개의 아날로그/디지털 변환기를 공유하도록, 제1 및 제3 반도체 칩을 제2 반도체 칩에 대하여 근접하여 배치하는 구성으로 함으로써, 복수의 광전 변환 소자로부터의 신호를 시리얼로 아날로그/디지털 변환기에서 아날로그/디지털 변환하고, 메모리 소자에 단시간에 유지 할 수 있어, 전체 화소의 동시 셔터를 실행할 수 있다.
본 발명에 따른 반도체 이미지 센서 모듈에 따르면, 화소가 광전 변환 소자와 트랜지스터로 구성된 이미지 센서를 구비한 제1 반도체 칩과, 아날로그형 불휘발성 메모리 어레이를 구비한 제4 반도체 칩을 적층한 구성으로 함으로써, 제1 반도체 칩에서는 대부분을 화소 영역으로서 형성할 수 있기 때문에, 광전 변환 소자의 개구율이 향상하고, 또한 칩 이용율을 향상할 수 있다. 또한, 제1 반도체 칩으로부터의 화소의 신호를 아날로그형 불휘발성 메모리 셀에 일단 유지하고 나서 신호 처리하기 때문에, 화소의 동시 셔터를 실현할 수 있다.
본 발명에 따른 반도체 이미지 센서 모듈의 제조 방법에 따르면, 광전 변환 소자의 개구율의 향상, 칩 이용율의 향상, 또한 전체 화소의 동시 셔터를 실현할 수 있는, CMOS 이미지 센서를 구비한 반도체 이미지 센서 모듈을 제조할 수 있다.
도 1은 본 발명에 따른 반도체 이미지 센서 모듈의 제1 실시 형태를 도시하는 개략 구성도.
도 2는 본 발명에 적용하는 이면 조사형의 CMOS 이미지 센서의 주요부의 단면도.
도 3은 도 1의 실시 형태의 주요부의 모식적인 사시도.
도 4는 제1 실시 형태의 데이터 전송의 설명을 위한 블록 구성도.
도 5는 제1 실시 형태의 전체의 블록 다이어그램.
도 6은 본 발명에 따른 반도체 이미지 센서 모듈의 제2 실시 형태를 도시하는 개략 구성도.
도 7은 제2 실시 형태에 따른 다치를 취하는 불휘발성 메모리(저항 변화형 다치 메모리)의 개략 단면도.
도 8은 다치 메모리의 회로도.
도 9는 2치의 저항 변화형 메모리의 경우의 펄스 인가의 설명도.
도 10은 2치의 저항 변화형 메모리의 경우의 전압-전류 특성도.
도 11은 메모리 어레이의 결선도.
도 12는 "0" 기입의 동작 설명도.
도 13은 "1" 기입의 동작 설명도.
도 14는 판독 동작 설명도.
도 15는 다치 메모리의 전류-전압 특성도.
도 16은 다치 메모리의 설명을 위한 프로그램도.
도 17은 다치 메모리의 복수 펄스 프로그램의 이상적인 경우의 설명도.
도 18은 플로팅 게이트형의 불휘발성 메모리의 개략 구성도.
도 19는 대표적인 플로팅 게이트형의 불휘발성 메모리의 셀 어레이 결선, 기입 동작, 소거 동작을 설명하는 설명도.
도 20은 MONOS형의 불휘발성 메모리의 개략 구성도.
도 21은 MONOS형 메모리의 셀 어레이 결선, 기입 동작, 소거 동작을 설명하는 설명도.
도 22는 본 발명에 따른 반도체 이미지 센서 모듈의 제3 실시 형태를 도시하는 개략 구성도.
도 23은 스위치드 캐패시터형 아날로그 메모리의 메모리 셀 회로도.
도 24는 스위치드 캐패시터형 아날로그 메모리의 개략 구성도.
도 25는 스위치드 캐패시터형 아날로그 메모리의 결선도.
도 26의 A∼C는 본 발명에 따른 반도체 이미지 센서 모듈의 제조 방법의 일 실시 형태를 도시하는 제조 공정도.
도 27의 A 및 B는 각각 본 발명에 따른 반도체 이미지 센서 모듈의 제4 실시 형태를 도시하는 개략 구성도.
도 28의 A 및 B는 각각 본 발명에 따른 반도체 이미지 센서 모듈의 제5 실시 형태를 도시하는 개략 구성도.
도 29의 A 및 B는 각각 본 발명에 따른 반도체 이미지 센서 모듈의 제6 실시 형태를 도시하는 개략 구성도.
도 30의 A 및 B는 각각 본 발명에 따른 반도체 이미지 센서 모듈의 제7 실시 형태를 도시하는 개략 구성도.
도 31의 A 및 B는 각각 본 발명에 따른 반도체 이미지 센서 모듈의 제8 실시 형태를 도시하는 개략 구성도.
도 32의 A 및 B는 본 발명에 따른 반도체 이미지 센서 모듈의 제9 실시 형태를 제조 방법과 함께 도시하는 개략 구성도.
도 33의 A 및 B는 제8 실시 형태에 따른 도 31의 A의 반도체 이미지 센서 모듈의 제조 방법을 도시하는 제조 공정도.
도 34의 A 및 B는 제8 실시 형태에 따른 도 31의 B의 반도체 이미지 센서 모듈의 제조 방법을 도시하는 제조 공정도.
도 35의 A 및 B는 본 발명에 따른 반도체 이미지 센서 모듈의 제10 실시 형태를 제조 방법과 함께 도시하는 개략 구성도.
도 36의 A 및 B는 본 발명에 따른 반도체 이미지 센서 모듈의 제11 실시 형태를 제조 방법과 함께 도시하는 개략 구성도.
도 37의 A 및 B는 본 발명에 따른 반도체 이미지 센서 모듈의 제12 실시 형태를 제조 방법과 함께 도시하는 개략 구성도.
도 38은 본 발명에 따른 반도체 이미지 센서 모듈의 제13 실시 형태의 설명을 위한 화소 내의 등가 회로도.
도 39는 본 발명에 따른 반도체 이미지 센서 모듈의 제14 실시 형태를 도시하는 개략 구성도.
도 40은 본 발명에 따른 반도체 이미지 센서 모듈의 제15 실시 형태의 구성을 도시하는 블록도.
도 41은 제15 실시 형태에 따른 반도체 이미지 센서 모듈의 동작의 설명을 위한 타이밍차트.
도 42는 본 발명에 따른 반도체 이미지 센서 모듈의 제16 실시 형태를 도시하는 모식 단면도.
도 43은 본 발명의 제16 실시 형태에 따른 반도체 이미지 센서 모듈의 구성을 도시하는 블록도.
도 44는 본 발명의 제16 실시 형태에 따른 CMOS 고체 촬상 소자의 화소의 구성을 도시하는 등가 회로도.
도 45의 A∼C는 본 발명의 제16 실시 형태에 따른 이면 조사형 CMOS 고체촬상 소자의 제조 공정을 도시하는 단면도(그 1).
도 46의 A 및 B는 본 발명의 제16 실시 형태에 따른 이면 조사형 CMOS 고체 촬상 소자의 제조 공정을 도시하는 단면도(그 2).
도 47의 A 및 B는 본 발명의 제16 실시 형태에 따른 이면 조사형 CMOS 고체 촬상 소자의 제조 공정을 도시하는 단면도(그 3).
도 48은 본 발명에 따른 반도체 이미지 센서 모듈의 제17 실시 형태를 도시하는 모식 단면도.
도 49의 A∼C는 본 발명의 제17 실시 형태에 따른 이면 조사형 CMOS 고체 촬상 소자의 제조 공정을 도시하는 단면도(그 1).
도 50의 A 및 B는 본 발명의 제17 실시 형태에 따른 이면 조사형 CMOS 고체 촬상 소자의 제조 공정을 도시하는 단면도(그 2).
도 51의 A 및 B는 본 발명의 제17 실시 형태에 따른 이면 조사형 CMOS 고체 촬상 소자의 제조 공정을 도시하는 단면도(그 3).
도 52는 선행 기술에 따른 반도체 이미지 센서 모듈의 개략 평면 레이아웃도.
도 53은 표면 조사형의 CMOS 이미지 센서의 주요부의 단면도.
도 54는 CCD 이미지 센서의 개략 구성도.
도 55는 CMOS 이미지 센서의 개략 구성도.
도 56의 A 및 B는 CCD 이미지 센서와 CMOS 이미지 센서의 축적 타이밍차트.
도 57의 A 및 B는 CCD 이미지 센서와 CMOS 이미지 센서의 고속 촬상했을 때의 기록 화상의 차를 나타내는 설명도.
<인용 부호의 설명>
1: CCD 이미지 센서
2: 촬상 영역
3: 수광 센서
4: 수직 전송 레지스터
5: 수평 전송 레지스터
6: 출력부
7: 판독 게이트부
11: CMOS 이미지 센서
12: 화소
13: 촬상 영역
14: 제어부
15: 수직 구동 회로
16: 컬럼부
17: 수평 구동 회로
18: 출력 회로
19: 컬럼 신호 처리 회로
20: 수평 신호선
21: 수직 신호선
31: CMOS 이미지 센서
32: 포토다이오드 센서 회로 영역
33: ADC 메모리 영역
35: n형 반도체 기판
36: p형 반도체 웰 영역
37: 화소 분리 영역
38: 단위 화소
41: 컬러 필터
42: 온 칩 마이크로 렌즈
43: 층간 절연막
441, 442, 443: 배선
47: p+ 반도체 영역
51, 99, 100: 반도체 이미지 센서 모듈
52: 이미지 센서를 구비한 제1 반도체 칩
53: 아날로그/디지털 변환기 어레이를 구비한 제2 반도체 칩
54: 메모리 소자 어레이를 구비한 제3 반도체 칩
55: 아날로그형 불휘발성 메모리 어레이를 구비한 제4 반도체 칩
56: 트랜지스터 형성 영역
57: 포토다이오드 형성 영역
61: n형 실리콘 기판
62: 화소 분리 영역
63: p형 반도체 웰 영역
64: 소스/드레인 영역
65: 게이트 절연막
66: 게이트 전극
68a: n+ 전하 축적 영역
68b: n형 반도체 영역
69: p+ 반도체 영역
71: 패시베이션막
72: 컬러 필터
73: 온 칩 마이크로 렌즈
76: 층간 절연막
77: 다층 배선
78: 다층 배선층
81, 82: 패드
83: 마이크로 범프
84: 관통 컨택트부
84, 201: 컨택트부
86: 픽셀 어레이 블록
86a: 픽셀
87: AD 변환기
88: 메모리 소자 서브 어레이
89: 패리티 체크용 비트
90: 용장 비트
93: 센스 앰프
94X: X 디코더
94Y: Y 디코더
101: 플로팅 게이트형의 불휘발성 메모리
102: 반도체 기판
103: 소스 영역
104: 드레인 영역
105: 플로팅 게이트
106: 컨트롤 게이트
111: MONOS형의 불휘발성 메모리
112: 반도체 기판
113: 소스 영역
114: 드레인 영역
115: 터널 산화막
116: Si3N4 차지 트랩층
117: 트랩 산화막
118: 게이트 폴리 전극
121: 픽셀 어레이
122: A/D 변환기 어레이
123: 메모리 어레이
124: 디지털 신호 처리 장치
125: 제어 회로
130: 메모리 셀 회로
131: 메모리 캐패시터
132: 기입용 스위치
133: 기입 더미 스위치
134: 기입용의 D형 플립플롭
135: 판독용 스위치
136: 판독용의 D형 플립플롭
141: p형 반도체 기판
142: 소자 분리 영역
143: n형 소스 영역
144: n형 드레인 영역
145: 게이트 전극
146: p형 영역
147: n형 반도체 웰 영역
148: p형 소스 영역
149: p형 드레인 영역
150: 게이트 전극
151: n형 영역
153: 제1 전극
154: 유전막
155: 제2 전극
156: 층간 절연막
157: 도전 플러그
158: 배선
161: 아날로그 메모리 셀
162: 기입 제어 신호의 입력선
163: 판독 제어 신호의 입력선
164: 픽셀 어레이 블록
165: A/D 변환기
170: 배선층
172: 실리콘 기판
173: 소자 분리 영역
174, 175, 176: 소스/드레인 영역
177, 178: 워드선
179: 도전 플러그
180: 비트선
181: 센스선
182, 183: 저항 변화형 다치 메모리 소자
184: 메모리 재료
185, 186: Pt 전극
166, 167, 168, 169, 187, 188, 189, 190: 반도체 이미지 센서 모듈
193: 제2 반도체 칩
196: 제1 반도체 칩
197: 제2 반도체 칩
191, 192, 194, 198, 199: 반도체 이미지 센서 모듈
200, 261, 300: 반도체 이미지 센서 모듈
210: 포토다이오드
212: 전송 트랜지스터
214: 증폭 트랜지스터
220: 리세트 트랜지스터
262: 반도체 칩
263[263A, 263B]: 화소
264: 촬상 영역
265, 266: 주변 회로
311: 단위 화소
312: 화소 어레이부
313: 행 또는 단위 화소 주사 회로
314: 컬럼 또는 단위 화소 처리부
315: 참조 전압 공급부
316: 열 또는 단위 화소 주사 회로
317: 수평 출력선
318: 타이밍 제어 회로
319: 칩
356: 트랜지스터 형성 영역
400: 반도체 이미지 센서 모듈
401a, 402b: 센서 칩
402: 신호 처리 칩
403: 인터포저
410: 반도체 기판
411: (표면)절연막
412: 반도체층
413: 테스트용 전극
414: 포토다이오드(광전 변환 소자)
415: 트랜지스터
416: 반도체층 관통 전극
417: 반도체층 절연층 관통 배선
418: 접속 배선
419: 표면 절연막
420: 층간 절연층
421: 매립 배선
430: 지지 기판
431: 지지 기판 관통 배선(지지 기판 배선)
432: 범프(돌기 전극)
440: 배선
441: 절연층
442: 와이어 본딩
512: 촬상 화소부
514: V 선택 수단
516: H 선택 수단
518: 타이밍 제너레이터(TG)
520: S/H·CDS 회로부
522: AGC부
524: A/D 변환부
526: 디지털 앰프부
600: 포토다이오드(PD)
610: 플로팅 디퓨전부(FD부)
620: 전송 트랜지스터
630: 리세트 트랜지스터
640: 증폭 트랜지스터
650: 어드레스 트랜지스터
660: 수직 신호선
660, 670: 정전류원
<발명을 실시하기 위한 최량의 형태>
이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다.
도 1은, 본 발명에 따른 반도체 이미지 센서 모듈의 제1 실시 형태의 개략 구성을 도시한다. 본 발명의 실시 형태에 따른 반도체 이미지 센서 모듈(51)은, 복수의 화소가 규칙적으로 배열되고, 각 화소가 광전 변환 소자로 되는 포토다이오드 와 트랜지스터로 구성된 이미지 센서를 구비한 제1 반도체 칩(52)과, 복수의 아날로그/디지털 변환기로 이루어지는 아날로그/디지털 변환기 어레이(소위 아날로그/디지털 변환 회로)를 구비한 제2 반도체 칩(53)과, 적어도 디코더와 센스 앰프를 구비한 메모리 소자 어레이를 구비한 제3 반도체 칩(54)을 적층하여 구성된다.
제1 반도체 칩(52)의 이미지 센서는, 본 예에서는 칩 표면측에 단위 화소를 구성하는 트랜지스터가 형성된 트랜지스터 형성 영역(56)을 형성하고, 칩 이면측에 광 L을 입사하는 입사면을 갖고 복수의 광전 변환 소자로 되는 포토다이오드를 규칙적으로 2차원 배열, 예를 들면 2차원 매트릭스 형상으로 배열한 포토다이오드 형성 영역(57)을 형성한, 소위 이면 조사형의 CMOS 이미지 센서로 구성된다.
도 2에, 이면 조사형의 CMOS 이미지 센서의 단위 화소의 예를 도시한다. 본 예의 이면 조사형의 CMOS 이미지 센서(60)는, 박막화된 반도체 기판, 예를 들면 n형의 실리콘 기판(61)의 촬상 영역(59)에 화소 분리 영역(62)이 형성되고, 화소 분리 영역(62)에서 구획된 각 화소 영역의 p형 반도체 웰 영역(63)에 n형의 소스/드레인 영역(64), 게이트 절연막(65) 및 게이트 전극(66)으로 이루어지는 복수의 MOS 트랜지스터 Tr이 형성된다. 이 복수의 MOS 트랜지스터 Tr은, 증폭 트랜지스터 및 XY 선택 스위치용 트랜지스터 등에 의한 소위 센서 트랜지스터로서, 기판 표면측에 형성된다. 복수의 트랜지스터 Tr로서는, 예를 들면 플로팅 디퓨전 영역 FD로 되는 소스/드레인 영역을 갖는 판독 트랜지스터, 리세트 트랜지스터 및 증폭 트랜지스터에 의한 3트랜지스터, 혹은 수직 선택 트랜지스터를 더 부가한 4트랜지스터로 구성할 수 있다. 기판 표면측에는, 층간 절연막(76)을 개재하여 다층 배선(77)을 형성한 다층 배선층(78)이 형성된다. 또한 다층 배선층(78) 위에 예를 들면 실리콘 기판 등에 의한 보강용의 지지 기판(79)이 접합된다.
포토다이오드 PD는, n+ 전하 축적 영역(68a) 및 n형 반도체 영역(68b)과, 기판의 표리 양면에 형성한 암전류를 억제하기 위한 어큐뮬레이션층으로 되는 p+ 반도체 영역(69)에 의해 형성된다. 그리고, 기판 이면측에 패시베이션막(71)을 개재하여 컬러 필터(72)가 형성되고, 또한 컬러 필터(72) 위에 각 화소에 대응한 온 칩 마이크로 렌즈(73)가 형성된다. 이 촬상 영역(59)은, 소위 포토다이오드 PD 센서 회로 영역으로 된다.
한편, 제2 반도체 칩(53)에서는, 복수의 아날로그/디지털 변환기로 이루어지는 아날로그/디지털 변환기 어레이가 복수 2차원적으로 배치된다.
제3 반도체 칩(54)에서는, 복수의 메모리 소자로 이루어지는 메모리 소자 서브 어레이가 2차원적으로 배열된 메모리 어레이가 형성된다. 이 메모리 소자 서브 어레이는 디코더 및 센스 앰프를 구비하여 구성된다. 각 메모리 소자 서브 어레이는, 후술하는 바와 같이 복수의 화소(픽셀)를 조로 하여 모은 각 픽셀 어레이 블록에 대응하도록, 복수의 메모리 소자로 이루어지는 디코더 및 센스 앰프를 구비한 메모리 어레이 블록으로서 형성된다.
메모리 소자로서는, 예를 들면, DRAM, SRAM으로 대표되는 휘발성 메모리, 플 로팅 게이트형의 불휘발성 메모리, MONOS형의 불휘발성 메모리 등을 이용할 수 있다.
도 18 및 도 19에 플로팅 게이트형의 불휘발성 메모리의 개략 구성을 도시한다. 도 18에 도시하는 바와 같이, 이 플로팅 게이트형의 불휘발성 메모리(101)는, 반도체 기판(102)에 소스 영역(103) 및 드레인 영역(104)이 형성되고, 게이트 절연막을 개재하여 플로팅 게이트(105) 및 컨트롤 게이트(106)가 형성되어 구성된다. 도 19에는 대표적인 NAND형, NOR형, AND형의 플래시 메모리의 셀 어레이 결선도, 기입 동작, 소거 동작을 도시한다. NAND형은 비트선과 단일 셀의 컨택트를 생략할 수 있기 때문에 이상적으로는 4F2(F는 디자인 룰로 결정되는 최소 피치의 1/2)의 최소 셀 사이즈를 실현할 수 있다. 기입은 채널 FN 터널(Fowler-Nordheim Tunneling)이고, 소거는 기판 FN 터널 방출 방식이다. NOR형은 고속 랜덤 액세스가능하며 CHE(Channel Hot Electron) 기입, 소거는 소스단에의 FN 터널 방출 방식이다. AND형의 기입은 드레인단의 FN 터널, 판독은 채널 FN 터널 방식이다. NAND형의 플래시 메모리의 기입 속도는 25-50㎲로 느리지만, 도 4, 도 5에 도시하는 바와 같이 병렬도를 올려서 처리함으로써, GBPS(기가바이트/sec)의 고속 데이터 전송이 가능하게 된다.
도 20 및 도 21에 MONOS형의 불휘발성 메모리의 개략 구성을 도시한다. 도 20에 도시하는 바와 같이, MONOS형의 불휘발성 메모리(111)는, 반도체 기판(112)에 소스 영역(113) 및 드레인 영역(114)이 형성되고, 터널 산화막(115), Si3N4 차지 트 랩층(116), 톱 산화막(117) 및 게이트 폴리 전극(118)이 순차적으로 형성되어 구성된다. 도 21에는, MONOS형 메모리의 셀 어레이 결선도, 기입 동작, 소거 동작을 도시한다. 프로그램은 Si3N4 차지 트랩층(116)에 CHE로 핫 일렉트론을 주입하고, 임계값을 바꿈으로써 행한다. 소거는 핫 홀 주입 또는 FN 터널에 의한 뽑아내기로 행한다.
CMOS 이미지 센서(60)를 구비한 제1 반도체 칩(52)과 아날로그/디지털 변환기 어레이를 구비한 제2 반도체 칩(53)은, 제1 반도체 칩(52)의 광 입사측과 반대의 표면측을 제2 반도체 칩(53)과 대향하도록 적층하고, 서로의 접속용의 패드(81, 82) 사이를, 도전성 접속체, 예를 들면 범프(83)를 개재하여 전기적으로 접속된다. 또한, 아날로그/디지털 변환기 어레이를 구비한 제2 반도체 칩(53)과 그 위에 적층한 메모리 소자 어레이를 갖는 제3 반도체 칩(54)은, 제2 반도체 칩(53)을 관통하는 관통 컨택트부(84)를 통해서 아날로그/디지털 변환기와 메모리 소자를 전기적으로 접속하도록 접합된다.
통상적으로，1픽셀(1개의 화소)의 면적에 대하여, 아날로그/디지털 변환기는 50∼100배의 레이아웃 면적을 필요로 한다. 따라서, 본 실시 형태에서는，1개의 아날로그/디지털 변환기에서, 1개의 아날로그/디지털 변환기의 레이아웃 면적 정도의 픽셀 수를 모아서 처리하도록 구성된다. 또한, 복수 픽셀의 데이터를, 그 위에 적층한 제3 반도체 칩(54)의 메모리 소자에 보존하도록 구성된다. 통상 1픽셀당, 10∼14비트의 데이터량이 있기 때문에, 1개의 아날로그/디지털 변환기의 바로 위쪽 에 대응하는 픽셀 수에 1픽셀당의 정보량을 기억할 수 있는 메모리 소자의 곱에 대응한 비트수를 갖는 메모리 소자 어레이가 배치된다.
도 3은, 상기의 복수 픽셀로 이루어지는 1개의 픽셀 어레이 블록과, 1개의 아날로그/디지털 변환기와, 픽셀 어레이 블록의 픽셀 수에 대응하여 데이터를 저장하는 복수의 메모리 소자로 이루어지는 1개의 메모리 소자 서브 어레이(즉 메모리 어레이 블록)와의 관계를, 모식적인 사시도로 도시한다. 이미지 센서의 제1 반도체 칩(52)과, 아날로그/디지털 변환기 어레이의 제2 반도체 칩(53)과, 메모리 소자 어레이의 제3 반도체 칩(54)이 적층되고, 복수의 픽셀(화소)로 이루어지는 1개의 픽셀 어레이 블록(86)에 대하여 1개의 아날로그/디지털 변환기(87)가 대응하고, 이 1개의 아날로그/디지털 변환기(87)에 대하여 픽셀 어레이 블록(86)의 정보를 기억할 수 있는 복수의 메모리 소자로 이루어지는 1개의 메모리 소자 서브 어레이(메모리 어레이 블록)(88)가 대응하도록 서로 접속된다.
도 4는 1개의 픽셀 어레이 블록(86)의 데이터 전송의 예이다. 이 예에서는 1개의 아날로그/디지털 변환기(ADC)(87)에 대하여 64(=8×8)개의 픽셀(86a)로 이루어지는 픽셀 어레이 블록(86)이 대응한다. 픽셀 어레이 블록(86)으로부터 아날로그/디지털 변환기(87)에는 시리얼로 화상 데이터가 전송된다. 아날로그/디지털 변환기(87)로부터 메모리에는 분해능에 따른 버스 폭으로 메모리 어레이 블록(88)에 시리얼로 데이터를 기입한다. 이 예에서는 1픽셀 데이터를 12비트로 변환하여 메모리 어레이 블록(88)에 기입한다. 메모리 어레이 블록(88)에는, 센스 앰프(93), 픽셀(86a)을 선택하는 디코더(94)[X 디코더(94X), Y 디코더(94Y)]를 구비하고 있 다. 1개의 아날로그/디지털 변환기(87)에서 처리되는 픽셀 수는 센서 위에 아날로그/디지털 변환기(87)가 배치되기 때문에 아날로그/디지털 변환기(87)의 면적과 픽셀 어레이 블록(86)의 면적이 동일 정도로 되도록 픽셀 수를 선택하고, 메모리 어레이 블록(88)도 아날로그/디지털 변환기(87) 위에 배치되기 때문에 동일 정도의 사이즈로 되도록 선택하는 것이 칩 면적 효율 상 바람직하다. 또한, 아날로그/디지털 변환기(87) 위에 메모리 어레이 블록(88)이 배치된다. 픽셀 어레이 블록(86), 아날로그/디지털 변환기(87), 메모리 어레이 블록(88)의 위치 관계는 반드시 바로 위쪽이 아니어도 되고, 각각 신호 배선 취출 부분이 겹쳐져 있으면 된다.
도 5는 전체의 블록 다이어그램이다. 64픽셀 어레이 블록(86)이 복수 배열된 픽셀 어레이(121)와, 각 픽셀 어레이 블록(86)에 대하여 1개의 아날로그/디지털 변환기(87)가 대응하도록 복수의 아날로그/디지털 변환기(87)로 이루어지는 아날로그/디지털 변환기 어레이가 복수 2차원적으로 배치된 아날로그/디지털 변환기 어레이(122)와, 복수의 메모리 어레이 블록(88)이 복수 2차원적으로 배열된 메모리 어레이(123)와, 디지털 신호 처리 장치(124)가 설치되어 있다. 각 픽셀 어레이(121), 아날로그/디지털 변환기 어레이(122), 메모리 어레이(123), 디지털 신호 처리 장치(124)는, 제어 회로(125)에 의해 제어된다. 이 블록 다이어그램에서는, 픽셀 어레이(12)에서의 각 64(=8×8) 픽셀 어레이 블록(86) 내의 각 픽셀 데이터를 1개의 아날로그/디지털 변환기(87)에 시리얼 전송하고, 또한 각 픽셀 어레이 블록(86)의 픽셀 데이터를 아날로그/디지털 변환기 어레이(122)가 대응하는 각 아날로그/디지털 변환기(87)에 패러렐 전송한다. 아날로그/디지털 변환기 어레이(122) 에 전송된 데이터는, 1픽셀 데이터를 이 예에서는 12비트로 변환하고, 아날로그/디지털 변환기 수×12비트의 패러렐 처리로 메모리 어레이(123)에 기입된다. 이 메모리 어레이(123)의 데이터가 디지털 신호 처리 장치(124)에서 처리된다. 이와 같이 전체 픽셀 또는 1블록 내의 픽셀 수의 데이터가 병렬로 전송되기 때문에 시스템으로서 매우 고속의 전송 속도를 실현할 수 있다.
본 실시 형태에서, 전술한 메모리 소자 어레이(메모리 어레이 블록)(88)는, 500∼1kbit 정도로 판독 회로(센스 앰프), 기입 회로, 디코더를 구비한다. 예를 들면, 2㎛2의 픽셀 사이즈이고, 아날로그/디지털 변환 기기(87)가 100㎛2이면, 1개의 아날로그/디지털 변환기(87)에서 처리하는 픽셀 수를 50개로 하고, 그 위의 메모리 소자 어레이 사이즈를, 50×10∼14비트의 디코더를 포함한 사이즈로 하면 된다. 최대 14비트의 정보량으로 하면，메모리 어레이 블록 내의 셀 점유율을 60%로 하면, 메모리 셀 면적은 0.01㎛2로 되고, 90㎚세대의 DRAM의 셀 사이즈로 실현할 수 있다.
제1 반도체 칩(52)의 이면측은, 주로 대부분을 포토다이오드 PD의 어레이로서 형성되기 때문에, 포토다이오드 PD로서 충분한 개구성, 즉 개구율이 얻어진다. 또한, 충분한 개구율이 얻어지기 때문에, 반대로 미세 화소의 제작도 가능하다.
아날로그/디지털 변환된 신호는, 메모리 소자 셀에 일단 유지된다. 메모리 소자에의 기입 시간은, 예를 들면 DRAM을 이용하여 시리얼 액세스시키면, ㎲ 오더로 전송할 수 있기 때문에, 포토다이오드 PD의 축적 시간에 대하여 충분히 짧아, 결과적으로 모든 화소의 동시 셔터를 실현할 수 있다.
도 3에 도시하는 바와 같이, 메모리 소자 서브 어레이(88) 내에 패리티 체크용 비트(89), 결함 구제용 용장 비트(90)를 구비해 두어도 된다.
제1 실시 형태에 따른 반도체 이미지 센서 모듈(51)에 따르면, 이면 조사형의 CMOS 이미지 센서(60)를 구비한 제1 반도체 칩(52)과, 복수의 아날로그/디지털 변환기(87)로 이루어지는 아날로그/디지털 변환기 어레이를 구비한 제2 반도체 칩(53)과, 메모리 소자 어레이를 구비한 즉 복수의 메모리 소자 서브 어레이(메모리 어레이 블록)(88)가 2차원적으로 배열된 메모리 어레이(메모리 소자 어레이)를 구비한 제3 반도체 칩(54)을 적층 일체화함으로써, 이면측의 포토다이오드 PD의 면적, 즉 화소의 개구율을 충분히 크게 할 수 있다. 이에 의해, 광학계의 쉬링크에 따른 화소의 미세화가 가능하게 되고, 또한 CCD 이미지 센서 정도의 저노이즈화를 실현할 수 있다. 특히 개구율이 큰 미세 화소의 제작도 가능하게 되기 때문에, 고해상도의 반도체 이미지 센서 모듈이 얻어진다. 또한，1개의 아날로그/디지털 변환기(87)에 대하여, 복수의 화소로 이루어지는 화소 어레이(86)와 복수의 메모리 소자로 이루어지는 메모리 소자 어레이(88)를 공유하도록 구성하고, 화소 어레이(86)로부터 단시간에 아날로그/디지털 변환된 신호를 메모리 소자 어레이(88)에 유지하고 나서 신호 처리하도록 했기 때문에, 전체 화소의 동시 셔터를 행할 수 있다. 따라서, 고감도이면서 동시 전자 셔터 가능한 CMOS 이미지 센서 모듈을 제공할 수 있다. 본 실시 형태의 CMOS 이미지 센서 모듈은, 예를 들면 고급 일안 리플렉스의 디지털 스틸 카메라, 휴대 전화 등에 적용하는 데에 바람직하다.
제1 실시 형태에서는, 제1, 제2 및 제3 반도체 칩(52, 53 및 54)을 적층했지만, 그 밖의, 예를 들면 CMOS 이미지 센서의 제1 반도체 칩(52)과 아날로그/디지털 변환기 어레이의 제2 반도체 칩(53)을 적층하고, 메모리 소자 어레이를 갖는 제3 반도체 칩(54)을 적층하지 않고, 제1 및 제2 반도체 칩(52, 53)의 적층체와 함께, 주어진 기판 혹은 패키지 내에 배치하고, 외부 배선을 통해서 제2 반도체 칩(53)과 제3 반도체 칩(54) 사이를 접속하도록 하여, 반도체 이미지 센서 모듈을 구성할 수도 있다.
도 6에, 본 발명에 따른 반도체 이미지 센서 모듈의 제2 실시 형태의 개략 구성을 도시한다. 본 실시 형태에 따른 반도체 이미지 센서 모듈(99)은, 전술과 마찬가지로, 복수의 화소가 규칙적으로 배열되고, 각 화소를 구성하는 포토다이오드 형성 영역(57)과 트랜지스터 형성 영역(56)으로 구성된 CMOS 이미지 센서(60)를 구비한 제1 반도체 칩(52)과, 복수의 아날로그/디지털 변환기로 이루어지는 아날로그/디지털 변환기 어레이를 구비한 제2 반도체 칩(53)과, 적어도 디코더와 센스 앰프를 구비한 메모리 소자 어레이를 구비한 제3 반도체 칩(54)을 적층하여 구성된다.
그리고, 본 실시 형태에서는, 제3 반도체 칩(54)의 메모리 소자로서 다치를 취하는 불휘발성 메모리(이하, 다치 메모리라고 함)로 형성하여 구성된다. 이 다치 메모리는, 예를 들면 IEDM Technical Digest pp193-196(2002)에서 발표된 거대자기 저항의 박막에 의한 불휘발성의 저항 랜덤 액세스 메모리(RRAM)를 이용할 수 있다.
이 RRAM(Resistance RAM)의 일례를, 도 7(단면 구조) 및 도 8∼도 17(프로그래밍)에 도시한다.
도 8에 간단한 소자의 특성 평가 회로를 도시한다. 도 9에 펄스 인가도 및 도 10에 전압 전류도를 도시한다.
이 RRAM 즉 저항 변화형 다치 메모리 소자는, 도 7에 도시하는 바와 같이, 실리콘 기판(172)에 소자 분리 영역(173)이 형성되고, 소자 분리 영역(173)에서 구획된 기판(172)에 제1, 제2 및 제3 소스/드레인 영역(174, 175 및 176)이 형성된다. 제1 및 제2 소스/드레인 영역(174 및 175)과 절연막을 개재하여 형성된 게이트 전극(소위 워드선)(177)에 의해 제1 MOS 트랜지스터 Tr1이 형성된다. 또한, 제2 및 제3 소스/드레인 영역(175 및 176)과 절연막을 개재하여 형성된 게이트 전극(소위 워드선)(178)에 의해 제2 MOS 트랜지스터 Tr2가 형성된다. 제2 소스/드레인 영역(175)에는 층간 절연막을 관통하는 도전 플러그(179)를 개재하여 센스선(181)이 접속된다. 한편, 제1 및 제3 소스/드레인 영역(174 및 176)에, 각각 도전 플러그(179)를 개재하여 저항 변화형 다치 메모리 소자(182 및 183)가 접속된다. 저항 변화형 다치 메모리 소자(182 및 183)의 타단은 비트선(180)이 접속된다. 메모리 소자(182 및 183)는, 예를 들면 SrZrO3:Cr계 재료를 이용할 수 있다. 메모리 재료는 그 외에 PCMO(Pr0.7Ca0.3MnO3), 칼코게나이드에 Cu나 Ag을 첨가한 재료 등이 있다. 이 메모리 재료(184)의 상하에 Pt 전극(185, 186)이 형성되고 메모리 소자(182, 183)가 형성된다. 1개의 메모리 소자와 1개의 MOS 트랜지스터로 1비트가 구성된다. 도 7에서는 센스선을 공통으로 한 2비트분의 메모리 소자가 구성된다. 도 8에 단일의 메모리 소자의 회로를 도시한다.
우선 2치의 저항 변화형 메모리의 경우로 생각한다.
메모리 소자에 도 9와 같이 펄스 전압을 인가한다. 스위칭 전압 임계값은 재료, 막 두께에 따라 변한다. 도 9에서 임계값 전압을 +-0.7V로 한다. 실제로는 대부분의 경우 대상이 아니지만 여기에서는 "0" 기입, "1" 기입의 임계값 전압의 절대값은 동일한 것으로 하여 설명한다. 펄스 전압을 임계값 이상으로 올리면 저항값이 변화된다(4→5, 10→11(도 10 참조)). 실제의 판독 동작은 임계값보다 낮은 전압을 인가하여 흐르는 전류로부터 "0", "1"을 판정한다. 대부분의 경우, "0"의 저항값과 "1"의 저항값 사이의 중간 저항을 만들고, 이 저항과 메모리의 저항을 비교하여 "0", "1"을 판정한다. 도 11에 메모리 어레이의 결선도를 도시한다. 도 12에서 "0" 기입 동작의 설명도를 도시한다. "1"(저저항)의 비트에 "0"(고저항)을 기입하는 경우, 선택 셀의 워드선을 온으로 하여 비트선에, 메모리 소자에 임계값 전압 이상의 전압이 가해지도록 펄스 전압을 가하여 "0" 기입을 행한다.
도 13에서 "1" 기입(Reset)을 설명한다. "1" 기입 동작 선택 셀의 워드선을 온으로 하고 센스선-비트선 사이에, 메모리 소자에 임계값 전압 이상의 전압이 가해지도록 펄스 전압을 가하여 "1" 기입을 행한다. 도 14는 판독 동작의 설명이다. 센스선-비트선 사이에, 메모리 소자에 임계값 전압보다 충분히 낮은 전압을 인가하고, 이 전류를 전압으로 변환하고, 중간 저항(reference)에 흐르는 전류와 비교하여 "1", "0"을 판정한다.
도 15는, 임계값이 4개의 다치 메모리의 전류-전압 특성예이다. 다치 메모리의 경우, 임계값이 복수로 되는 도 15의 전류-전압 특성의 예에 있어서는, V0, V1', V2', V3에서의 판독은 V1보다 낮은 전압(도면에서는 Vread)에서 행한다. 이전의 레벨보다 고레벨로의 기입 동작의 경우, V1-V2 사이의 전압에서 레벨 2의 기입을, V2-V3 사이의 전압에서 레벨 3의 기입을, V3 이상의 전압에서 레벨 4의 기입을 행한다. 또한，이전의 상태보다 낮은 레벨로 기입하는 경우에는 V3' 내지 V2' 사이의 전압에서 레벨 3의 기입을, V2' 내지 V1' 사이의 전압에서 레벨 2의 기입을, V1' 내지 V0 사이의 전압에서 레벨 1의 기입을 행한다. 판독은 발생시킨 각각의 레벨의 중간 저항과 대소를 비교하여 행한다. 메모리 어레이의 외부로부터의 바이어스 전압의 제어로 다치의 제어가 가능하기 때문에 셀 어레이 회로 자신은 2치와 동일하다(도 11 참조). 다치 메모리는 기입 펄스를 변화시켜도 실현할 수 있다.
도 16은 상기 IEDM(International Electron Device Meeting)의 실측 결과이다. 도 17에서 이 이상적인 경우에 대해서 설명한다. 도면와 같이 프로그램 펄스 수에 의해 소자 저항이 스텝적으로 변화된다. 리세트는 역방향의 펄스를 인가하여 행한다. 판독은 프로그램 전압에 대하여 충분히 낮은 전압을 인가하여 저항값을 검출한다. 이 경우에도 셀 어레이 회로는 도 11과 동일하다.
이와 같이, RRAM은, 포토다이오드 PD의 축적 전하량에 따라서, 메모리의 기입의 펄스 수를 조절하면, 기록할 수 있다. 또한, 판독은 메모리에 전류를 흘려서, 저항값(전압)의 차이를 검출함으로써 행할 수 있다. 1화소당 데이터량을 x로 하고 n치의 메모리로 하면，1화소당 메모리 셀을 구성하는 메모리 비트 수 y는, x의 n승근으로 되고, 메모리 어레이 블록 내의 메모리 비트 수를 줄일 수 있다.
도 6에서，그 밖의 구성은 전술한 제1 실시 형태와 마찬가지이기 때문에, 대응하는 부분에 동일 부호를 붙이고 중복 설명을 생략한다.
제2 실시 형태에 따른 CMOS 이미지 센서 모듈(99)에 따르면, 제3 반도체 칩의 메모리 소자 어레이를 구성하는 메모리 소자에 불휘발성의 다치 메모리를 이용함으로써, 1화소에 대응하는 정보를 기록하는 메모리 소자수가 대폭 저감된다. 그리고, 제1 실시 형태와 마찬가지로, 이면측은, 주로 대부분을 포토다이오드 PD의 어레이로서 형성되기 때문에, 포토다이오드 PD의 개구율이 충분히 얻어지고, 또한 미세 화소도 제작할 수 있다. 아날로그/디지털 변환된 신호는, 메모리 소자 셀에 일단 유지된다. 메모리 소자에의 기입 시간은 시리얼 액세스시키면, ㎲ 오더로 전송할 수 있기 때문에, 포토다이오드 PD의 축적 시간에 대하여 충분히 짧아, 전체 화소의 동시 셔터를 실현할 수 있다. 따라서, 고감도이면서 동시 전자 셔터가 가능한 CMOS 이미지 센서 모듈을 제공할 수 있다.
도 22에, 본 발명에 따른 반도체 이미지 센서 모듈의 제3 실시 형태의 개략 구성을 도시한다. 본 실시 형태에 따른 반도체 이미지 센서 모듈(100)은, 복수의 화소가 규칙적으로 배열되고, 각 화소를 구성하는 포토다이오드 형성 영역(57)과 트랜지스터 형성 영역(56)으로 구성된 전술과 마찬가지의 CMOS 이미지 센서(60)를 구비한 제1 반도체 칩(52)과, 메모리 소자 어레이를 형성하여 이루어지는 제4 반도체 칩(55)을 적층하여 구성된다.
그리고, 본 실시 형태에서는, 제4 반도체 칩(55)의 메모리 소자 어레이를 구성하는 메모리 소자를 예를 들면 스위치드 캐패시터로 대표되는 아날로그형 불휘발성 메모리로 형성하여 구성된다. 이 아날로그형의 불휘발성 메모리, 예를 들면 스위치드 캐패시터에서는, 화소의 포토레지스트 PD에서 축적된 전하량에 따른 전위를 증폭기에 의해 발생시켜, 이 전위에 의해 캐패시터의 축적 전하량을 제어한다. 캐패시터에 축적되는 전하는, 증폭기에서 증폭된 신호 전하에 비례한다. 이 경우, 대응하는 픽셀 수분의 메모리 소자가 있으면 된다.
도 23에 스위치드 캐패시터를 사용한 메모리 셀 회로도를 도시한다. 이 메모리 셀 회로(130)는, 메모리 캐패시터(131)와, 기입용 스위치(132)와, 기입 더미 스위치(133)와, 기입용의 D형 플립플롭(134)과, 판독용 스위치(135)와, 판독용의 D형 플립플롭(136)을 갖고 구성된다. 각 스위치(132, 133, 135)는, NMOS 트랜지스터 Trn 및 PMOS 트랜지스터 Trp로 구성된다. 즉 각 스위치는 CMOS 트랜지스터로 구성된다. 이 스위치드 캐패시터형 아날로그 메모리에서, 기입은, 기입용의 D형 플립플롭(134)의 Q출력이 고레벨(High)로 되면 기입용 스위치(132)가 온으로 되어 메모리 캐패시터(131)를 Vin-Vc 사이 전압으로 되도록 충전된다. 판독은, 판독용 D형 플립플롭(136)의 출력 Q가 고레벨(High)로 되면, 판독용 스위치(135)(소위 CMOS 패스 트랜지스터)가 온으로 되어 출력이 나온다. 이 후단에 증폭기를 넣어도 된다. 스위치드 캐패시터형 아날로그 메모리의 데이터는, 아날로그/디지털 변환기(ADC)에 전송된다.
도 24는, 스위치드 캐패시터 단면 구조의 일례를 도시한다. 도면은 메모리 캐패시터와 판독용 스위치의 부분을 나타낸다. p형 반도체 기판(141)에 소자 분리 영역(142)이 형성되고, 소자 분리 영역(142)에서 구획된 기판(141)에 n형의 소스 영역(143) 및 드레인 영역(144)과, 게이트 절연막을 개재하여 1층 폴리실리콘에 의한 게이트 전극(145)이 형성되어 NMOS 트랜지스터 Trn이 형성된다. p형 영역(146)은 기판 전위를 고정하기 위한 전위 공급 영역이다. p형 반도체 기판(141)에는 n형 반도체 웰 영역(147)이 형성되고, 이 n형 반도체 웰 영역(147)에 p형의 소스 영역(148) 및 드레인 영역(149)과, 게이트 절연막을 개재하여 1층 폴리실리콘에 의한 게이트 전극(150)이 형성되어 PMOS 트랜지스터 Trp가 형성된다. n형 영역(151)은 웰 영역 전위를 고정하기 위한 전위 공급 영역이다. 이 NMOS 트랜지스터 Trn과 PMOS 트랜지스터 Trp로 판독용 스위치(135)를 구성하는 CMOS 트랜지스터가 형성된다. 한편, 소자 분리 영역(142) 위에는, 1층 폴리실리콘에 의한 제1 전극(153)과 유전막(층간 절연막)(154)과 2층 폴리실리콘에 의한 제2 전극(155)을 적층한 메모리 캐패시터(131)가 형성된다. 층간 절연막(156)을 관통하는 각 도전 플러그(157)를 개재하여 각 영역에 접속하는 배선(158)이 형성된다. 배선(158)은, 1층 메탈만 나타냈지만 복수층의 배선 패턴이 있어도 상관없다. 메모리 캐패시터(131)로서는, 이 외에 2층 메탈을 사용한 캐패시터, MOS 캐패시터가 사용된다.
도 25에, 스위치드 캐패시터형 아날로그 메모리에 의한 아날로그 메모리 어레이를 사용한 블록도를 도시한다. 복수의 스위치드 캐패시터형 아날로그 메모리(130)가 행렬 형상으로 배열되어 아날로그 메모리 어레이(161)가 형성된다. 각 열마다의 아날로그 메모리(130)에는, 기입 제어 신호의 입력선(162)과, 판독 제어 신호의 입력선(163)이 접속되도록 이루어진다. 아날로그 메모리 셀(161)의 각 행의 아날로그 메모리(130)에 대응하여, 아날로그 메모리 어레이(161)의 입력측에 각각 픽셀 어레이 블록(164)이 접속되고, 출력측에 아날로그/디지털 변환기(165)가 접속된다. 픽셀 어레이 블록(164)의 각 픽셀로부터 아날로그 메모리 어레이(161)에 입력된 아날로그 신호는 시리얼로 각 아날로그 메모리(메모리 셀)(130)에 순차적으로 축적된다. 판독은, 판독 제어 신호에 의해 선두 메모리 셀로부터 픽셀 어레이 블록(164)에 대응하는 아날로그/디지털 변환기(165)에 순차적으로 입력되어 디지털 신호가 출력된다.
그 밖의 구성은, 전술한 제1 실시 형태와 마찬가지이기 때문에, 대응하는 부분에 동일 부호를 붙이고 중복 설명을 생략한다.
이 아날로그형의 불휘발성 메모리에의 기입은, 복수 화소마다 각 복수 화소의 정보를 기억시키는 메모리 소자 서브 어레이를 대응시켜, 복수 화소의 정보를 시리얼 액세스하여 대응하는 메모리 어레이에 기입하도록 한다. 기입 시간은, 이 아날로그 메모리를 이용하여, 시리얼 액세스시키면 ㎲ 오더 이하로 전송할 수 있다.
제3 실시 형태에 따른 반도체 이미지 센서 모듈(100)에 따르면, 이면 조사형의 CMOS 이미지 센서를 구비한 제1 반도체 칩(52)과, 아날로그형의 불휘발성 메모리 어레이를 구비한 제4 반도체 칩(55)을 적층 일체화함으로써, 전술한 제1 실시 형태와 마찬가지로, 제1 반도체 칩(52)의 이면측이 주로 대부분을 포토다이오드 PD의 어레이로서 형성되게 되어, 포토다이오드 PD의 개구율이 충분히 얻어지고, 또한 미세 화소도 제작할 수 있다. 또한, 아날로그형의 불휘발성 메모리에의 기입 시간도 ㎲ 오더 이하로 전송할 수 있기 때문에, 포토다이오드 PD의 축적 시간에 대하여 충분히 짧아, 전체 화소의 동시 셔터를 실현할 수 있다.
다음으로, 도 26을 이용하여 본 발명에 따른 반도체 이미지 센서 모듈의 제조 방법의 실시 형태를 설명한다. 본 예는 도 1의 제1 실시 형태에 따른 반도체 이미지 센서 모듈(51)의 제조에 적용한 경우이다.
우선, 도 26의 A에 도시하는 바와 같이, 반도체 기판의 제1 표면측에 트랜지스터 형성 영역을 형성하고, 그 이면인 제2 표면에 광전 변환 소자로 되는 포토다이오드의 형성 영역을 형성한 제1 반도체 칩(52)을 형성한다. 구체적으로는, 도 2에서 도시하는 바와 같이, 박막화한 반도체 기판의 표면측에 화소 트랜지스터를 형성하고, 이면측이 광 입사면으로 되도록 포토다이오드를 형성한다. 반도체 기판의 표면측에는 다층 배선층을 형성하고, 그 위에 보강용의 지지 기판, 예를 들면 실리콘 기판을 접합한다. 반도체 기판의 이면측에는 패시베이션막을 개재하여 컬러 필터를 형성하고, 또한 온 칩 마이크로 렌즈를 형성한다. 반도체 기판의 박막화는 지지 기판을 접합한 후에, 연삭 및 CMP(화학 기계 연마) 등을 이용하여 행한다. 그리고 예를 들면 관통 컨택트를 통해서 지지 기판 위에 다층 배선과 접속한 패드(81)를 형성한다.
다음으로, 도 26의 B에 도시하는 바와 같이, 반도체 기판에 적어도 아날로그/디지털 변환기 어레이를 형성하고, 반도체 기판의 표면에 각 아날로그/디지털 변환기의 접속용의 패드(82)를 형성하고, 또한 반도체 기판의 이면측에 임하도록 반 도체 기판을 관통하는 관통 컨택트부(84)를 형성한 제2 반도체 칩(53)을 형성한다. 이 반도체 기판도 박막화된다.
이 제2 반도체 칩(53)의 패드(82)에 도전성의 마이크로 범프(83)를 형성하고, 이 마이크로 범프(83)를 개재하여 페이스 다운으로, 제2 반도체 칩(53)의 패드(82)와 제1 반도체 칩(52)의 표면측의 패드(81)를 전기적으로 접속한다.
다음으로, 도 26의 C에 도시하는 바와 같이, 메모리 소자 어레이를 2차원적으로 배열하여 메모리 어레이를 형성한 제3 반도체 칩(54)을 형성한다. 이 제3 반도체 칩(54)을 제2 반도체 칩(53) 위에 적층하고, 관통 컨택트부(84)를 통해서 제2 아날로그/디지털 변환기 어레이와, 제3 반도체 칩(54)의 메모리 소자 어레이를 전기적으로 접속한다. 이에 의해, 원하는 CMOS 이미지 센서를 구비한 반도체 이미지 센서 모듈(51)을 얻는다.
본 실시 형태에 따른 반도체 이미지 센서 모듈의 제조 방법에 따르면, 제1 반도체 칩(52)에 주로 이면 조사형의 CMOS 이미지 센서를 형성하기 때문에, 포토다이오드의 개구율이 커져 미세 화소이어도 고감도화를 도모할 수 있다. 그리고, 제1, 제2 및 제3 반도체 칩(52, 53 및 54)을 적층하여 마이크로 범프(83), 관통 컨택트부(84)에 의해 상호의 전기적 접속을 행하기 때문에, 상호 접속의 배선을 최단으로 할 수 있어, 고속으로 포토다이오드의 데이터를 메모리 소자 어레이에 축적할 수 있어, 전체 화소의 동시 셔터가 가능하게 된다. 따라서, CMOS 이미지 센서를 구비하여 고감도이면서 동시 전자 셔터 가능한 반도체 이미지 센서 모듈을 제조할 수 있다.
도 26의 실시 형태에서는，CMOS 이미지 센서를 형성한 제1 반도체 칩(52)의 표면측에 페이스 다운으로 접속하도록 하여, 아날로그/디지털 변환기 어레이를 형성한 제2 반도체 칩(53)을 적층했지만, 그 밖의, 제1 반도체 칩(52)과 제2 반도체 칩(53)과의 접속을, 제2 반도체 칩(53)을 관통시킨 관통 컨택트부에서 행하도록 하여도 된다.
도 6의 제2 실시 형태에 따른 반도체 이미지 센서 모듈(99)도, 기본적으로 도 25에서 도시한 바와 마찬가지의 제조 방법으로 제조할 수 있다.
또한, 도 22의 제3 실시 형태에 따른 반도체 이미지 센서 모듈(100)도, 도 25의 B의 공정에서 아날로그형의 불휘발성 메모리 어레이를 형성한 제4 반도체 칩(55)의 패드에 마이크로 범프를 형성하고, 페이스 다운으로 제4 반도체 이미지 센서 모듈(55)을 제1 반도체 칩(52)에 접속함으로써, 제조할 수 있다.
도 27의 A, B에, 본 발명에 따른 반도체 이미지 센서 모듈의 제4 실시 형태의 개략 구성을 도시한다. 본 실시 형태에 따른 반도체 이미지 센서 모듈(166, 167)은, 전술과 마찬가지로, 복수의 화소가 규칙적으로 배열되고, 각 화소를 구성하는 포토다이오드 형성 영역(57)과 트랜지스터 형성 영역(56)으로 구성된 CMOS 이미지 센서(60)를 구비한 제1 반도체 칩(52)과, 복수의 아날로그/디지털 변환기로 이루어지는 아날로그/디지털 변환기 어레이를 구비한 제2 반도체 칩(53)과, 적어도 디코더와 센스 앰프를 구비한 메모리 소자 어레이를 구비한 제3 반도체 칩(54)을 적층하여 구성된다. 제1 반도체 칩(52)과 제2 반도체 칩(53)은, 서로 형성한 접속용의 패드(81, 82) 사이를, 예를 들면 범프(마이크로 범프)(83)를 개재하여 전기적 으로 접속된다. 또한, 제2 반도체 칩(53)과 제3 반도체 칩(54)은, 제2 반도체 칩(53)을 관통하는 관통 컨택트부(84)를 통해서 아날로그/디지털 변환기와 메모리 소자를 전기적으로 접속하도록 접합된다. 그리고, 본 실시 형태에서는, 제2 반도체 칩(53)의 하면측에 아날로그/디지털 변환기(87)를 형성하여 구성된다.
도 27의 A의 반도체 이미지 센서 모듈(166)은, 관통 컨택트부(84)를 패드(82)에 직접 접속하지 않고, 패드(82)의 바로 위쪽으로부터 벗어나서 형성한 예이다. 즉, 이 반도체 이미지 센서 모듈(166)은, 관통 컨택트부(84)를 패드(82)에 직접 접속하고자 하지 않는 경우에 알맞다.
도 27의 B의 반도체 이미지 센서 모듈(167)은, 관통 컨택트부(84)를 패드(82) 바로 위쪽에 형성한 예이다. 도 27의 B는 모식도이며, 관통 컨택트부(84)와 패드(82) 사이에 아날로그/디지털 변환기(87)가 개재하여 보이지만, 실제는, 관통 컨택트부(84)가 직접 패드(82)에 접속되고, 관통 컨택트부(84)의 주위에 아날로그/디지털 변환기가 형성된 형태로 된다. 즉, 이 반도체 이미지 센서 모듈(167)은, 관통 컨택트부(84)를 패드(82)에 직접 접속하고자 하는 경우에 알맞다.
도 27의 A, B의 제4 실시 형태에 따른 반도체 이미지 센서 모듈(166, 167)에 따르면, 관통 컨택트부(84)에서의 노이즈를 취하지 않고 아날로그/디지털 변환기(87)에 신호를 보낼 수 있다.
도 28의 A, B에, 본 발명에 따른 반도체 이미지 센서 모듈의 제5 실시 형태의 개략 구성을 도시한다. 본 실시 형태에 따른 반도체 이미지 센서 모듈(168, 169)은, 전술과 마찬가지로, 복수의 화소가 규칙적으로 배열되고, 각 화소를 구성 하는 포토다이오드 형성 영역(57)과 트랜지스터 형성 영역(56)으로 구성된 CMOS 이미지 센서(60)를 구비한 제1 반도체 칩(52)과, 복수의 아날로그/디지털 변환기로 이루어지는 아날로그/디지털 변환기 어레이를 구비한 제2 반도체 칩(53)과, 적어도 디코더와 센스 앰프를 구비한 메모리 소자 어레이를 구비한 제3 반도체 칩(54)을 적층하여 구성된다. 제1 반도체 칩(52)과 제2 반도체 칩(53)은, 서로 형성한 접속용의 패드(81, 82) 사이를, 예를 들면 범프(마이크로 범프)(83)를 개재하여 전기적으로 접속된다. 또한, 제2 반도체 칩(53)과 제3 반도체 칩(54)은, 제2 반도체 칩(53)을 관통하는 관통 컨택트부(84)를 통해서 아날로그/디지털 변환기와 메모리 소자를 전기적으로 접속하도록 접합된다. 그리고, 본 실시 형태에서는, 제2 반도체 칩(53)의 상면측에 아날로그/디지털 변환기(87)를 형성하여 구성된다. 제1 반도체 칩(52)으로부터의 각 화소의 신호는, 관통 컨택트부(84)를 통과해서 아날로그/디지털 변환기(87)에서 아날로그/디지털 변환된다.
도 28의 A의 반도체 이미지 센서 모듈(168)은, 관통 컨택트부(84)를 패드(82)에 직접 접속하지 않고, 패드(82)의 바로 위쪽으로부터 벗어나서 형성한 예이다. 이 경우, 제2 반도체 칩(53)의 하면측에 패드(82)에 접속하는 배선층(170)이 형성되고, 이 배선층(170)을 개재하여 패드(82)와 관통 컨택트부(84)가 전기적으로 접속된다. 즉, 이 반도체 이미지 센서 모듈(168)은, 관통 컨택트부(84)를 패드(82)에 직접 접속하고자 하지 않는 경우에 알맞다.
도 28의 B의 반도체 이미지 센서 모듈(169)은, 관통 컨택트부(84)를 패드(82) 바로 위쪽에 형성한 예이다. 또한, 도 28의 B는 모식도이며, 전술과 마찬 가지로, 관통 컨택트부(84)는 상면측의 아날로그/디지털 변환기(87)의 중앙부에 위치하도록 아날로그/디지털 변환기(87)에 접속된다. 즉, 이 반도체 이미지 센서 모듈(169)은, 관통 컨택트부(84)를 패드(82)에 직접 접속하고 하는 경우에 알맞다.
도 28의 A, B의 제5 실시 형태에 따른 반도체 이미지 센서 모듈(168, 169)은, 제2 반도체 칩(53)의 하면측에 왜곡이 크고, 하면측에 아날로그/디지털 변환기(87)를 형성하기 어려운 경우에 적용하는 데에 바람직하다.
도 29의 A, B에, 본 발명에 따른 반도체 이미지 센서 모듈의 제6 실시 형태의 개략 구성을 도시한다. 본 실시 형태에 따른 반도체 이미지 센서 모듈(187, 188)은, 전술과 마찬가지로, 복수의 화소가 규칙적으로 배열되고, 각 화소를 구성하는 포토다이오드 형성 영역(57)과 트랜지스터 형성 영역(56)으로 구성된 CMOS 이미지 센서(60)를 구비한 제1 반도체 칩(52)과, 복수의 아날로그/디지털 변환기로 이루어지는 아날로그/디지털 변환기 어레이를 구비한 제2 반도체 칩(53)과, 적어도 디코더와 센스 앰프를 구비한 메모리 소자 어레이를 구비한 제3 반도체 칩(54)을 적층하여 구성된다. 제1 반도체 칩(52)과 제2 반도체 칩(53)은, 서로 형성한 접속용의 패드(81, 82) 사이를, 예를 들면 범프(마이크로 범프)(83)를 개재하여 전기적으로 접속된다. 또한, 제2 반도체 칩(53)과 제3 반도체 칩(54)은, 제2 반도체 칩(53)을 관통하는 관통 컨택트부(84)를 통해서 아날로그/디지털 변환기와 메모리 소자를 전기적으로 접속하도록 접합된다. 그리고, 본 실시 형태에서는, 제3 반도체 칩(54)의 하면측에 메모리 어레이 블록(88)을 형성하여 구성된다. 제2 반도체 칩(53)의 아날로그/디지털 변환기 어레이에서 아날로그/디지털 변환된 신호는, 메 모리 어레이 블록(88)에 기억된다.
도 29의 A의 반도체 이미지 센서 모듈(187)은, 제2 반도체 칩(53) 내의 관통 컨택트부(84)를 패드(82)에 직접 접속하지 않고, 패드(82)의 바로 위쪽으로부터 벗어나서 형성한 예이다. 이 경우, 제2 반도체 칩(53)의 하면측에 패드(82)에 접속하는 배선층(170)이 형성되고, 이 배선층(170)을 통해서 패드(82)와 관통 컨택트부(84)가 전기적으로 접속된다. 즉, 이 반도체 이미지 센서 모듈(187)은, 제2 반도체 칩(53) 내의 관통 컨택트부(84)와 패드(82)를 직접 접속하고자 하지 않는 경우에 알맞다.
도 29의 B의 반도체 이미지 센서 모듈(188)은, 제2 반도체 칩(53) 내의 관통 컨택트부(84)를 패드(82) 바로 위쪽에 형성한 예이다. 즉, 이 반도체 이미지 센서 모듈(188)은, 제2 반도체 칩(53) 내의 관통 컨택트부(84)와 패드(82)를 직접 접속하는 경우에 알맞다.
도 29의 A, B의 제6 실시 형태에 따른 반도체 이미지 센서 모듈(187, 188)은, 제3 반도체 칩(54)의 상면측의 왜곡이 크고, 상면측에 메모리 어레이 블록(88)을 형성하기 어려운 경우에 적용하는 데에 바람직하다.
도 30의 A, B에, 본 발명에 따른 반도체 이미지 센서 모듈의 제7 실시 형태의 개략을 도시한다. 본 실시 형태에 따른 반도체 이미지 센서 모듈(189, 190)은, 전술과 마찬가지로, 복수의 화소가 규칙적으로 배열되고, 각 화소를 구성하는 포토다이오드 형성 영역(57)과 트랜지스터 형성 영역(56)으로 구성된 CMOS 이미지 센서(60)를 구비한 제1 반도체 칩(52)과, 복수의 아날로그/디지털 변환기로 이루어지 는 아날로그/디지털 변환기 어레이를 구비한 제2 반도체 칩(53)과, 적어도 디코더와 센스 앰프를 구비한 메모리 소자 어레이를 구비한 제3 반도체 칩(54)을 적층하여 구성된다. 제1 반도체 칩(52)과 제2 반도체 칩(53)은, 서로 형성한 접속용의 패드(81, 82) 사이를, 예를 들면 범프(마이크로 범프)(83)를 개재하여 전기적으로 접속된다. 또한, 제2 반도체 칩(53)과 제3 반도체 칩(54)은 제2 반도체 칩(53)을 관통하는 관통 컨택트부(84), 및 제3 반도체 칩(53)을 관통하는 관통 컨택트부(84')를 통해서 아날로그/디지털 변환기와 메모리 소자를 전기적으로 접속하도록 접합된다. 그리고, 본 실시 형태에서는, 제3 반도체 칩(54)의 상면측에 메모리 어레이 블록(88)을 형성하고, 양 관통 컨택트부(84 및 84')를 맞대도록 접속하여 구성된다. 제2 반도체 칩(53)의 아날로그/디지털 변환기 어레이에서 아날로그/디지털 변환된 신호는, 관통 컨택트부(84 및 84')를 통과하여 메모리 어레이 블록(88)에 기억된다.
도 30의 A의 반도체 이미지 센서 모듈(189)은, 제3 반도체 칩(54) 내의 관통 컨택트부(84')에 접속된 제2 반도체 칩(53) 내의 관통 컨택트부(84)를 패드(82)에 직접 접속하지 않고, 패드(82)의 바로 위쪽으로부터 벗어나서 형성한 예이다. 이 경우, 제2 반도체 칩(53)의 하면측에 패드(82)에 접속하는 배선층(170)이 형성되고, 이 배선층(170)을 개재하여 패드(82)와 관통 컨택트부(84)가 전기적으로 접속된다. 즉, 이 반도체 이미지 센서 모듈(189)은, 제2 반도체 칩(53) 내의 관통 컨택트부(84)와 패드(82)를 직접 접속하고자 하지 않는 경우에 알맞다.
도 30의 B의 반도체 이미지 센서 모듈(190)은, 제3 반도체 칩(54) 내의 관통 컨택트부(84')에 접속된 제2 반도체 칩(53) 내의 관통 컨택트부(84)를 패드(82) 바로 위쪽에 형성한 예이다. 즉, 이 반도체 이미지 센서 모듈(190)은, 제2 반도체 칩(53) 내의 관통 컨택트부(84)와 패드(82)를 직접 접속하는 경우에 알맞다.
도 30의 A, B에 따른 반도체 이미지 센서 모듈(189, 190)은, 제3 반도체 칩(54)의 하면측의 왜곡이 크고, 하면측에 메모리 어레이 블록(88)을 형성하기 어려운 경우에 적용하는 데에 바람직하다.
도 31의 A, B에, 본 발명에 따른 반도체 이미지 센서 모듈의 제8 실시 형태의 개략을 도시한다. 본 실시 형태에 따른 반도체 이미지 센서 모듈(191, 192)은, 제1 반도체 칩(52)과 제2 반도체 칩(193)을 적층하여 구성된다. 제1 반도체 칩(52)은, 복수의 화소가 규칙적으로 배열되고, 각 화소를 구성하는 포토다이오드 형성 영역(57)과 트랜지스터 형성 영역(56)으로 구성된 CMOS 이미지 센서(60)를 구비하여 이루어진다. 제2 반도체 칩(193)은, 하부측에 복수의 아날로그/디지털 변환기로 이루어지는 아날로그/디지털 변환기 어레이를 구비함과 함께, 상부측에 적어도 디코더와 센스 앰프를 구비한 메모리 소자 어레이를 구비하여 이루어진다. 또한, 제2 반도체 칩(193)에서는, 아날로그/디지털 변환기 어레이가 형성되는 영역을 관통하는 관통 컨택트부(84)를 통해서 아날로그/디지털 변환기와 메모리 소자가 전기적으로 접속된다.
도 31의 A의 반도체 이미지 센서 모듈(191)은, 제2 반도체 칩(193)의 하면에 패드(82)를 형성하고, 제1 반도체 칩(52)의 상면에 패드(81)를 형성하고, 양 패드(82 및 81)끼리를 접속하도록 제1 반도체 칩(52)과 제2 반도체 칩(193)을 가열 압착하여 구성된다. 패드(81, 82) 이외의 영역을 접착재에 의해 접착함으로써, 더욱 제1 및 제2 반도체 칩(52 및 193) 사이의 접착 강도가 강해진다.
도 31의 B의 반도체 이미지 센서 모듈(192)에서는, 패드를 형성하지 않고, 제2 반도체 칩(193)의 하부측에서의 아날로그/디지털 변환기 어레이가 형성된 영역에 관통 컨택트부(84)를 형성하고, 제1 반도체 칩(52)의 트랜지스터 형성 영역(56)에 컨택트부(84")를 형성한다. 그리고, 반도체 이미지 센서 모듈(192)은, 이 양 컨택트부(84 및 84")를 맞대어 가열 압착하여 제1 반도체 칩(52)과 제2 반도체 칩(193)을 접속해서 구성된다.
도 32에, 본 발명에 따른 반도체 이미지 센서 모듈의 제9 실시 형태의 개략을 그 제조 방법과 함께 도시한다. 본 실시 형태에 따른 반도체 이미지 센서 모듈(194)은, 우선 도 32의 A에 도시하는 바와 같이, 제1 반도체 칩(52)과 제2 반도체 칩(193)을 형성한다. 제1 반도체 칩(52)은, 복수의 화소가 규칙적으로 배열되고, 각 화소를 구성하는 포토다이오드 형성 영역(57)과 트랜지스터 형성 영역(56)으로 구성된 CMOS 이미지 센서(60)를 구비하고, 트랜지스터 형성 영역(56)의 상면에 패드(81)를 형성하여 구성된다. 제2 반도체 칩(193)은, 하부측에 복수의 아날로그/디지털 변환기로 이루어지는 아날로그/디지털 변환기 어레이를 구비함과 함께, 상부측에 적어도 디코더와 센스 앰프를 구비한 메모리 소자 어레이를 구비하여 구성된다. 이 제2 반도체 칩(193)에서는, 아날로그/디지털 변환기 어레이가 형성된 하부측의 하면에 패드(82)를 형성하고, 하부측을 관통하는 관통 컨택트부(84)를 형성함과 함께, 패드(82)와 관통 컨택트부(84)를 배선층(170)을 개재하여 접속하여 구성된다.
다음으로, 도 32의 B에 도시하는 바와 같이, 범프(마이크로 범프)(83)를 개재하여 제1 반도체 칩(52)의 패드(81)와 제2 반도체 칩(193)의 패드(82)를 가열 압착하여 접합한다. 이 범프(83)에 의해, 수 화소 단위의 병렬 접속이 가능하게 된다. 이와 같이 하여, 제9 실시 형태에 따른 반도체 이미지 센서 모듈(194)을 제조한다.
도 33에, 도 31의 A의 반도체 이미지 센서 모듈(191)의 제조 방법을 도시한다. 우선, 도 33의 A에 도시하는 바와 같이, 제1 반도체 칩(52)과 제2 반도체 칩(193)을 형성한다. 제1 반도체 칩(52)은, 복수의 화소가 규칙적으로 배열되고, 각 화소를 구성하는 포토다이오드 형성 영역(57)과 트랜지스터 형성 영역(56)으로 구성된 CMOS 이미지 센서(60)를 구비하고, 트랜지스터 형성 영역(56)의 상면에 패드(81)를 형성하여 구성된다. 제2 반도체 칩(193)은, 하부측에 복수의 아날로그/디지털 변환기로 이루어지는 아날로그/디지털 변환기 어레이를 구비함과 함께, 상부측에 적어도 디코더와 센스 앰프를 구비한 메모리 소자 어레이를 구비하여 구성된다. 이 제2 반도체 칩(193)에서는, 아날로그/디지털 변환기 어레이가 형성된 하부측의 하면에 패드(82)를 형성하고, 하부측을 관통하는 관통 컨택트부(84)를 형성함과 함께, 패드(82)와 관통 컨택트부(84)를 배선층(170)을 개재하여 접속하여 구성된다.
다음으로, 도 33의 B에 도시하는 바와 같이, 제1 반도체 칩(52)과 제2 반도체 칩(193)을, 서로의 패드(81 및 82)가 맞대어져 접속되도록, 가열 압착하여 접합 한다. 패드(81, 82)를 작게 형성함으로써, 수 화소 단위의 병렬 접속이 가능하게 된다. 패드(81, 82)의 접속 영역 이외의 영역을 접착재에 의해 접착함으로써, 접착 강도는 더욱 강해진다. 이와 같이 하여, 도 31의 A의 반도체 이미지 센서 모듈(191)을 제조한다.
도 34에, 도 31의 B의 반도체 이미지 센서 모듈(192)의 제조 방법을 도시한다. 우선, 도 34의 A에 도시하는 바와 같이, 제1 반도체 칩(52)과 제2 반도체 칩(193)을 형성한다. 제1 반도체 칩(52)은, 복수의 화소가 규칙적으로 배열되고, 각 화소를 구성하는 포토다이오드 형성 영역(57)과 트랜지스터 형성 영역(56)으로 구성된 CMOS 이미지 센서(60)를 구비하고, 트랜지스터 형성 영역(56) 내에 컨택트부(84")를 형성하여 구성된다. 제2 반도체 칩(193)은, 하부측에 복수의 아날로그/디지털 변환기로 이루어지는 아날로그/디지털 변환기 어레이를 구비함과 함께, 상부측에 적어도 디코더와 센스 앰프를 구비한 메모리 소자 어레이를 구비하여 구성된다. 이 제2 반도체 칩(193)에서는, 아날로그/디지털 변환기 어레이가 형성된 하부측에, 이것을 관통하는 관통 컨택트부(84)를 형성하여 구성된다. 제1 및 제2 반도체 칩(52, 193)에는 패드가 형성되지 않는다.
다음으로, 도 34의 B에 도시하는 바와 같이, 제1 반도체 칩(52)과 제2 반도체 칩(193)을, 서로의 컨택트부(84") 및 관통 컨택트부(84)가 맞대어져 접속되도록, 가열 압착에 의해 접합한다. 이와 같이 하여, 도 31의 B의 반도체 이미지 센서 모듈(192)을 제조한다. 이 제조 방법에서는, 얼라인먼트가 어렵지만, 가장 단위 면적당 화소수를 많게 할 수 있다. 또한, 도 32 내지 도 34의 실시 형태 중에 서, 도 34의 반도체 이미지 센서 모듈(192)은, 제1 반도체 칩 하면으로부터 제2 반도체 칩 상면까지의 높이를 가장 작게 할 수 있다.
도 35∼도 37에, 본 발명에 따른 반도체 이미지 센서 모듈의 제10 실시 형태∼제12 실시 형태의 개략을 그 제조 방법과 함께 도시한다. 제10 실시 형태∼제12 실시 형태에 따른 반도체 이미지 센서 모듈은, 포토다이오드 형성 영역(57), 트랜지스터 형성 영역(56) 및 아날로그/디지털 변환기 어레이(195)를 내장한 제1 반도체 칩(196)과, 메모리 어레이가 형성된 제2 반도체 칩(197)을 접합하여 구성된다. 제1 반도체 칩(196)에서는, 아날로그/디지털 변환기 어레이(195)가 트랜지스터 형성 영역(56)측에 접속된다. 이와 같은 구성을 취함으로써, 포토다이오드 형성 영역(57)에서 발생한 아날로그 신호가 예를 들면 도 32의 B의 범프(마이크로 범프)(83)에서의 노이즈를 취하지 않고, 아날로그/디지털 변환기에 의해 디지털 신호로 할 수 있다. 이 때문에, 최종적인 화상 출력 신호는 노이즈가 적다.
도 35에, 제10 실시 형태의 반도체 이미지 센서 모듈을 도시한다. 본 실시 형태에 따른 반도체 이미지 센서 모듈(198)은, 제1 반도체 칩(196)과 제2 반도체 칩(197)을 형성한다. 제1 반도체 칩(196)은, 하부측에 형성한 포토다이오드 형성 영역(57)과 중간 부분에 형성한 트랜지스터 형성 영역(56)으로 구성된 CMOS 이미지 센서와, 상부측에 형성한 아날로그/디지털 변환기 어레이(195)를 내장하여 구성된다. 아날로그/디지털 변환기 어레이(195)가 형성된 영역에는 관통 컨택트부(84)가 형성되고, 상면에 관통 컨택트부(84)에 접속한 패드(81)가 형성된다. 제2 반도체 칩(197)은, 메모리 어레이를 형성하고, 하면에 패드(82)를 형성하여 구성된다.
다음으로, 도 35의 B에 도시하는 바와 같이, 제1 반도체 칩(196)과 제2 반도체 칩(197)을, 패드(81 및 82) 사이에 범프(마이크로 범프)(83)를 형성하고, 가열 압착하여 접합한다. 이에 의해, 제10 실시 형태의 반도체 이미지 센서 블록(198)을 제조한다. 이 반도체 이미지 센서 블록(198)에서는, 범프(83)에 의해 수 화소 단위의 병렬 접속이 가능하게 된다.
도 36에, 제11 실시 형태의 반도체 이미지 센서 모듈을 도시한다. 본 실시 형태에 따른 반도체 이미지 센서 모듈(199)은, 우선, 도 36의 A에 도시하는 바와 같이, 전술과 마찬가지로, 제1 반도체 칩(196)과 제2 반도체 칩(197)을 형성한다. 제1 반도체 칩(196)과 제2 반도체 칩(197)의 구성은, 도 35와 마찬가지이므로, 대응하는 부분에 동일 부호를 붙이고 상세 설명을 생략한다.
다음으로, 도 36의 B에 도시하는 바와 같이, 제1 반도체 칩(196)과 제2 반도체 칩(197)을, 서로의 패드(81 및 82)가 맞대어져 접속되도록, 가열 압착하여 접합한다. 이에 의해, 제11 실시 형태의 반도체 이미지 센서 블록(199)을 제조한다. 이 반도체 이미지 센서 모듈(199)에서는, 패드(81 및 82)를 작게 형성함으로써, 수 화소 단위의 병렬 접속이 가능하게 된다. 또한, 패드(81 및 82)의 접속 영역 이외의 영역을 접착재에 의해 접착함으로써 더욱 제1 및 제2 반도체 칩(196 및 197) 사이의 접착 강도를 강화할 수 있다.
도 37에, 제12 실시 형태의 반도체 이미지 센서 모듈을 도시한다. 본 실시 형태에 따른 반도체 이미지 센서 모듈(200)은, 우선, 도 37의 A에 도시하는 바와 같이, 전술과 마찬가지로, 제1 반도체 칩(196과 197)을 형성한다. 제1 반도체 칩(196)은, 패드를 형성하지 않는 이외에는 도 35와 마찬가지의 구성이기 때문에, 대응하는 부분에 동일 부호를 붙이고 상세 설명을 생략한다. 또한, 제2 반도체 칩(197)은, 메모리 어레이를 형성함과 함께, 하면에 임하도록 컨택트부(201)를 형성하여 구성된다. 컨택트부(201)의 형태는 다양하게 생각되고, 예를 들면 관통하도록 형성할 수도 있다. 이 제2 반도체 칩(197)에 패드는 형성되지 않는다.
다음으로, 도 37의 B에 도시하는 바와 같이, 제1 반도체 칩(196)과 제2 반도체 칩(197)을, 관통 컨택트부(84)와 컨택트부(201)가 맞대어져 접속되도록, 가열 압착하여 접합한다. 이에 의해, 제12 실시 형태의 반도체 이미지 센서 모듈(200)을 제조한다. 이 제12 실시 형태에 따른 반도체 이미지 센서 모듈(200)의 제조 방법에서는, 얼라인먼트가 어렵지만, 가장 단위 면적당의 화소수를 많게 할 수 있다. 또한, 제10 실시 형태∼제12 실시 형태 중에서, 제2 실시 형태의 반도체 이미지 센서 모듈(200)은, 제1 반도체 칩(196) 하면으로부터 제2 반도체 칩(197) 상면까지의 높이를 가장 작게 할 수 있다.
다음으로, 본 발명에 따른 반도체 이미지 센서 모듈의 제13 실시 형태에 대해서 설명한다. 본 실시 형태에 따른 반도체 이미지 센서 모듈은, 전술한 각 실시 형태에서, 그 트랜지스터 형성 영역 내에서 플로팅 디퓨전을 복수 화소로 공유한 구성으로 한다. 이에 의해, 단위 화소 면적당의 포토다이오드 면적을 크게 할 수 있다.
또한, 트랜지스터 형성 영역 내에서 플로팅 디퓨전을 복수 화소로 공유한 후에, 또한 증폭 트랜지스터도 복수 화소로 공유하는 구성으로 할 수 있다. 이에 의 해서도 단위 화소 면적당의 포토다이오드 면적을 더욱 크게 할 수 있다.
도 38에, 트랜지스터 형성 영역 내에서 4개의 화소로 화소 트랜지스터 회로의 일부를 공용하는 경우의 화소 내의 등가 회로를 도시한다.
이 등가 회로는, 4개의 화소의 4개의 수광부(포토다이오드 PD)(210)에 대응한 각각의 전송 트랜지스터(212)를 구비하고, 이들 전송 트랜지스터(212)를 공통의 플로팅 디퓨전(FD)부에 접속하고, 그 이후의 1개의 증폭 트랜지스터(214), 및, 1개의 리세트 트랜지스터(220) 등을 공용하도록 하는 구성으로 되어 있다. 신호 전하는 증폭 트랜지스터(214)를 통해서, 신호 출력선에 접속된다. 증폭 트랜지스터(214)와 신호 출력선 사이에는 전송 트랜지스터를 형성하고, 신호 출력선에의 출력을 스위칭할 수도 있다.
이 플로팅 디퓨전을 복수 화소로 공유하는 화소 구성은, 본 발명에 따른 이면 조사형 CMOS 이미지 센서에 적용시킬 수 있다. 예를 들면, 마이크로 범프가 4화소당의 면적을 필요로 하는 경우, 플로팅 디퓨전 FD, 증폭 트랜지스터(214), 및, 리세트 트랜지스터(220)를 4화소로 공유한다. 이에 의해, 마이크로 범프의 필요 면적이 큰 경우이어도, 그 마이크로 범프의 필요 면적에 대응하여 1화소를 큰 면적으로 설계하지 않아도 되기 때문에, 단위 면적당의 화소수를 벌 수 있다.
또한, 상기는 트랜지스터 형성 영역 내에서 4개의 화소로 화소 트랜지스터 회로의 일부를 공용하는 경우를 나타냈지만, 트랜지스터 형성 영역 내에서 3개의 화소로 화소 트랜지스터 회로의 일부를 공용하는 경우나, 트랜지스터 형성 영역 내에서 6개의 화소로 화소 트랜지스터 회로의 일부를 공용하는 경우도 생각된다.
다음으로, 본 발명에 따른 반도체 이미지 센서 모듈의 제14 실시 형태에 대해서 설명한다. 본 실시 형태에 따른 반도체 이미지 센서 모듈은, 화소를 지그재그로 배치(소위 경사 배열)하는 컬러 코딩 기술을 탑재하여 구성된다. 이 화소 배열의 구성에 의해, 정방 화소 배열에 비하여, 단위 화소 면적당 가상 화소수가 증가한다. 이 화소 배열을 본 발명에 따른 이면 조사형 CMOS 이미지 센서에 적용시킬 수 있다. 예를 들면, 마이크로 범프가 복수 화소분의 면적을 요하는 경우, 전술한 제13 실시 형태와 같이 플로팅 디퓨전 FD를 복수 화소로 공유하면, 마이크로 범프의 필요 면적에 대응하여 1화소를 큰 면적으로 설계하지 않아도 된다. 따라서, 단위 면적당 화소수를 벌 수 있고, 또한, 정방 화소 배열에 비하여, 단위 화소 면적당 가상 화소수가 증가한다.
도 39에, 본 발명의 제14 실시 형태에 따른 반도체 이미지 센서 모듈, 즉 이면 조사형 CMOS 이미지 센서의 개략 구성을 도시한다. 본 실시 형태의 반도체 이미지 센서는, 온 칩 컬러 필터를 이용하지 않고 색 분리하는 예이다. 본 실시 형태에 따른 반도체 이미지 센서(261)는, 동일 반도체 칩(262)(제1 반도체 칩(52)에 상당)의 표면 위에 형성한, 복수의 화소(263)를 이차원적으로 배열한 수광 영역으로 되는 촬상 영역(264)과, 이 촬상 영역(264)의 외측에 배치한 화소(263)의 선택과 신호 출력을 위한 주변 회로(265, 266)를 구비하여 이루어진다. 주변 회로(265, 266)는, 전술한 포토다이오드 형성 영역(57) 내가 아니라, 트랜지스터 형성 영역(56) 내에 있어도 된다. 한쪽의 주변 회로(265)는, 촬상 영역(264)의 측변에 위치하는 수직 주사 회로(소위 수직 레지스터 회로)로 구성된다. 다른 쪽의 주 변 회로(266)는, 촬상 영역(264)의 하측에 위치하는 수평 주사 회로(소위 수평 레지스터 회로) 및 출력 회로 등(신호 증폭 회로, A/D 변환 회로, 동기 신호 발생 회로 등을 포함함)으로 구성된다.
촬상 영역(264)에서는, 복수의 화소가 소위 경사 배열된다. 즉, 이차원적으로 복수의 화소(263A)를 수평 방향 및 수직 방향으로 각각 소정 피치 W1로 대략 격자 형상으로 배치한 제1 화소 그룹과, 제1 화소 그룹에 대하여 수평 방향 및 수직 방향 모두에 상기 피치 W1의 대략 1/2의 피치만큼 어긋나게 한 상태에서 이차원적으로 복수의 화소(263B)를 배치한 제2 화소 그룹에 의해 구성되고, 마치 화소(263A, 263B)가 비스듬히 어긋나게 한 정방 격자 형상으로 배열 형성되어 있다. 본 예에서는, 홀수 행에 화소(263B)가 배열되고, 1/2 피치 어긋나서 짝수 행에 화소(263A)가 배열된다. 온 칩 컬러 필터는, 본 예에서는 적(R), 녹(G), 청(B)의 원색 필터가 이용된다. 도 39에서，R/B의 표기는, 적(R)이나 청(B) 중 어느 한쪽인 것을 나타내고 있다. 즉, 적(R)과 청(B)은, 도 39에서 수직 방향을 따라서, 적(R)-청(B)-적(R)-청(B)‥으로 교대로 배열된다.
다음으로, 본 발명에 따른 반도체 이미지 센서 모듈의 제15 실시 형태에 대해서 설명한다. 본 실시 형태의 반도체 이미지 센서 모듈은, 화소 공유 ADC를 탑재한 예이다. 여기에서는, 전술한 제1∼제14 실시 형태 중 어느 하나의 실시 형태의 경우에서의 전하 신호의 흐름을 나타낸다. FD 화소 공유(제13 실시 형태) 및 지그재그 코딩(제14 실시 형태)에 의해, 트랜지스터 형성 영역으로부터 출력된 전하 신호는 AD 변환 어레이 내에 보내진다.
도 40은, 제15 실시 형태에 따른 반도체 이미지 센서 모듈에 적용되는 고체촬상 장치, 예를 들면 화소 병렬 ADC 탑재의 CMOS 이미지 센서의 구성을 도시하는 블록도이다.
도 40에 도시하는 바와 같이, 본 실시 형태에 따른 CMOS 이미지 센서(310)는, 광전 변환 소자를 포함하는 단위 화소(311)가 행렬 형상(매트릭스 형상)으로 다수 2차원 배치되어 이루어지는 화소 어레이부(312) 외에，행 또는 단위 화소 주사 회로(313), 컬럼 처리부(314), 참조 전압 공급부(315), 열 또는 단위 화소 주사 회로(316), 수평 출력선(317) 및 타이밍 제어 회로(318)를 갖는 구성으로 되어 있다.
이 시스템 구성에서, 타이밍 제어 회로(318)는, 마스터 클럭 MCK에 기초하여, 행 또는 단위 화소 주사 회로(313), 컬럼 또는 단위 화소 처리부(314), 참조 전압 공급부(315) 및 열 또는 단위 화소 주사 회로(316) 등의 동작의 기준으로 되는 클럭 신호나 제어 신호 등을 생성하고, 행 또는 단위 화소 주사 회로(313), 컬럼 처리부(314), 참조 전압 공급부(315) 및 열 또는 단위 화소 주사 회로(316) 등에 대하여 공급한다.
또한, 화소 어레이부(312)의 각 단위 화소(311)를 구동 제어하는 주변의 구동계나 신호 처리계, 즉 행 또는 단위 화소 주사 회로(313), 참조 전압 공급부(315), 열 또는 단위 화소 주사 회로(316), 및 타이밍 제어 회로(318) 등은, 화소 어레이부(312)와 동일한 칩(제1 반도체 칩(52)에 상당)(319) 위의 트랜지스터 형성 영역(356)에 집적된다.
단위 화소(311)로서는, 여기에서는 도시를 생략하지만, 광전 변환 소자(예를 들면, 포토 다이오드) 외에, 예를 들면, 해당 광전 변환 소자에서 광전 변환해서 얻어지는 전하를 FD(플로팅 디퓨전)부에 전송하는 전송 트랜지스터와, 이 FD부의 전위를 제어하는 리세트 트랜지스터와, FD부의 전위에 따른 신호를 출력하는 증폭 트랜지스터를 갖는 3트랜지스터 구성의 것이나, 또한 화소 선택을 행하기 위한 선택 트랜지스터를 별도로 갖는 4트랜지스터 구성의 것 등을 이용할 수 있다.
화소 어레이부(312)에는, 단위 화소(311)가 m열 n행분만큼 2차원 배치됨과 함께, 이 m행 n열의 화소 배치에 대하여 행마다 또는 단위 화소마다 행 또는 단위 화소 제어선(321)(321-1∼321-n)이 배선되고, 열마다 또는 단위 화소마다 열 또는 단위 화소 신호선(322)(322-1∼322-m)이 배선되어 있다. 또는, 이 m행 n열의 화소 배치에 대하여 화소마다 화소 제어선이 배선되고, 화소마다 제어되어도 된다. 행 제어선(321-1∼321-n)의 각 일단은, 행 주사 회로(313)의 각 행에 대응한 각 출력단에 접속되어 있다. 행 또는 단위 화소 주사 회로(313)는, 시프트 레지스터 등에 의해 구성되고, 행 또는 단위 화소 제어선(321-1∼321-n)을 통해서 화소 어레이부(312)의 행 또는 단위 화소 어드레스나 행 또는 단위 화소 주사의 제어를 행한다. 컬럼 또는 단위 화소 처리부(314)는, 예를 들면, 화소 어레이부(312)의 화소열 또는 단위 화소마다, 즉 열 또는 단위 화소 신호선(322-1∼322-m)마다 형성된 ADC(아날로그-디지털 변환 회로)(323-1∼323-m)를 갖고, 화소 어레이부(312)의 각 단위 화소(311)로부터 열 또는 단위 화소마다 출력되는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
본 실시 형태에서는, 이들 ADC(323-1∼323-m)의 구성을 특징으로 하고 있어, 그 상세에 대해서는 후술한다.
참조 전압 공급부(315)는, 시간이 경과함에 따라서 레벨이 경사 형상으로 변화되는, 소위 램프(RAMP) 파형의 참조 전압 Vref를 생성하는 수단으로서, 예를 들면 DAC(디지털-아날로그 변환 회로)(351)를 갖고 있다. 또한, 램프 파형의 참조 전압 Vref를 생성하는 수단으로서는, DAC(351)에 한정되는 것은 아니다. DAC(351) 는, 타이밍 제어 회로(318)로부터 공급되는 제어 신호 CS1에 의한 제어 하에, 이 타이밍 제어 회로(318)로부터 공급되는 클럭 CK에 기초하여 램프 파형의 참조 전압 Vref를 생성해서 컬럼 또는 단위 화소 처리부(314)의 ADC(323-1∼323-m)에 대하여 공급한다.
여기에서, 본 실시 형태가 특징으로 하는 ADC(323-1∼323-m)의 구성의 상세에 대해서 구체적으로 설명한다. 또한，ADC(323-1∼323-m)의 각각은, 단위 화소(311)의 모든 정보를 판독하는 프로그레시브 주사 방식에서의 통상 프레임 레이트 모드와, 통상 프레임 레이트 모드 시에 비하여, 단위 화소(311)의 노광 시간을 1/N로 설정하여 프레임 레이트를 N배, 예를 들면 2배로 높이는 고속 프레임 레이트 모드와의 각 동작 모드에 대응한 AD 변환 동작을 선택적으로 행할 수 있는 구성으로 되어 있다. 이 동작 모드의 절환은, 타이밍 제어 회로(318)로부터 공급되는 제어 신호 CS2, CS3에 의한 제어에 의해 실행된다. 또한, 타이밍 제어 회로(318)에 대해서는, 외부의 시스템 컨트롤러(도시하지 않음)로부터, 통상 프레임 레이트 모드와 고속 프레임 레이트 모드의 각 동작 모드를 절환하기 위한 지시 정보가 공급 된다.
ADC(323-1∼323-m)는 모두 동일한 구성으로 되어 있고, 전술한 제1 반도체 칩(52) 또는 제2 반도체 칩 중 AD 변환 어레이에 배치한다. 또한, 컬럼 또는 단위 화소 처리부(314), 비교기(331), 계수 수단인 예를 들면 업/다운 카운터(도면에서, U/DCNT라고 기재하고 있음)(332), 전송 스위치(333) 및 메모리 장치(334), DAC(351), 참조 전압 공급부(315), 타이밍 제어 회로(318)를 제1 반도체 칩(52) 또는 제2 반도체 칩의 AD 변환 어레이에 배치하여도 된다. 또한, 상기 제1 반도체 칩(52)의 트랜지스터 형성 영역(56)에 참조 전압 공급부(315), 열 또는 단위 화소 주사 회로(316), 및 타이밍 제어 회로(318)를 형성하는 것과는 별도로, 참조 전압 공급부, 열 또는 단위 화소 주사 회로, 및 타이밍 제어 회로를 제1 반도체 칩(52) 또는 제2 반도체 칩 내 AD 변환 어레이에 배치하여도 된다.
여기에서는，ADC(323-m)를 열 또는 단위 화소마다 예를 들어 설명하는 것으로 한다. ADC(323-m)는, 비교기(331), 계수 수단인 예를 들면 업/다운 카운터(도면 중, U/DCNT라고 기재하고 있음)(332), 전송 스위치(333) 및 메모리 장치(334)를 갖는 구성으로 되어 있다.
비교기(331)는, 화소 어레이부(312)의 n열째의 각 단위 화소(311)로부터 출력되는 신호에 따른 열 또는 단위 화소 신호선(322-m)의 신호 전압 Vx와, 참조 전압 공급부(315)로부터 공급되는 램프 파형의 참조 전압 Vref를 비교하여, 예를 들면, 참조 전압 Vref가 신호 전압 Vx보다도 클 때에 출력 Vco가 "H" 레벨로 되고, 참조 전압 Vref가 신호 전압 Vx 이하일 때에 출력 Vco가 "L" 레벨로 된다.
업/다운 카운터(332)는 비동기 카운터로서, 타이밍 제어 회로(318)로부터 공급되는 제어 신호 CS2에 의한 제어 하에, 타이밍 제어 회로(318)로부터 클럭 CK가 DAC(351)와 동시에 공급되고, 이 클럭 CK에 동기해서 다운(DOWN) 카운트 또는 업(UP) 카운트를 행함으로써, 비교기(331)에서의 비교 동작의 개시로부터 비교 동작의 종료까지의 비교 기간을 계측한다. 구체적으로는, 통상 프레임 레이트 모드에서는，1개의 단위 화소(311)로부터의 신호의 판독 동작에서，1회째의 판독 동작 시에 다운 카운트를 행함으로써 1회째의 판독 시의 비교 시간을 계측하고, 2회째의 판독 동작 시에 업 카운트를 행함으로써 2회째의 판독 시의 비교 시간을 계측한다. 한편, 고속 프레임 레이트 모드에서는, 임의의 행의 단위 화소(311)에 대한 카운트 결과를 그대로 유지해 두고, 계속해서, 다음의 행의 단위 화소(311)에 대해서, 전회의 카운트 결과로부터 1회째의 판독 동작 시에 다운 카운트를 행함으로써 1회째의 판독 시의 비교 시간을 계측하고, 2회째의 판독 동작 시에 업 카운트를 행함으로써 2회째의 판독 시의 비교 시간을 계측한다.
전송 스위치(333)는, 타이밍 제어 회로(318)로부터 공급되는 제어 신호 CS3에 의한 제어 하에, 통상 프레임 레이트 모드에서는, 임의의 행의 단위 화소(311)에 대한 업/다운 카운터(332)의 카운트 동작이 완료된 시점에서 온(닫힘) 상태로 되고 이 업/다운 카운터(332)의 카운트 결과를 메모리 장치(334)에 전송한다. 한편, 예를 들면 N=2의 고속 프레임 레이트에서는, 임의의 행의 단위 화소(311)에 대한 업/다운 카운터(332)의 카운트 동작이 완료된 시점에서 오프(열림) 상태인 채이며, 계속해서, 다음의 행의 단위 화소(311)에 대한 업/다운 카운터(332)의 카운트 동작이 완료된 시점에서 온 상태로 되고 이 업/다운 카운터(332)의 수직 2화소분에 대한 카운트 결과를 메모리 장치(334)에 전송한다. 이와 같이 하여, 화소 어레이부(312)의 각 단위 화소(311)로부터 열 또는 단위 화소 신호선(322-1∼322-m)을 경유하여 열 또는 단위 화소마다 공급되는 아날로그 신호가, ADC(323)(323-1∼323-m)에서의 비교기(331) 및 업/다운 카운터(332)의 각 동작에 의해, N 비트의 디지털 신호로 변환되어 메모리 장치(334)(334-1∼334-m)에 저장된다.
열 또는 단위 화소 주사 회로(316)는, 시프트 레지스터 등에 의해 구성되고, 컬럼 또는 단위 화소 처리부(31)에서의 ADC(323-1∼323-m)의 열 또는 단위 화소 어드레스나 열 또는 단위 화소의 주사의 제어를 행한다. 이 열 또는 단위 화소 주사 회로(316)에 의한 제어 하에, ADC(323-1∼323-m)의 각각에서 AD 변환된 N 비트의 디지털 신호는 순서대로 수평 출력선(317)에 판독되고, 이 수평 출력선(317)을 경유하여 촬상 데이터로서 출력된다.
또한, 본 실시 형태에는 직접 관련되지 않기 때문에 특별히 도시하지 않지만, 수평 출력선(317)을 경유하여 출력되는 촬상 데이터에 대하여 각종의 신호 처리를 실시하는 회로 등을, 상기 구성 요소 이외에 형성하는 것도 가능하다. 상기구성의 본 실시 형태에 따른 열 또는 단위 화소 병렬 ADC 탑재의 CMOS 이미지 센서(310)에서는, 업/다운 카운터(332)의 카운트 결과를, 전송 스위치(333)를 통해서 선택적으로 메모리 장치(334)에 전송할 수 있기 때문에, 업/다운 카운터(332)의 카운트 동작과, 이 업/다운 카운터(332)의 카운트 결과의 수평 출력선(17)에의 판독 동작을 독립하여 제어하는 것이 가능하다.
다음으로, 상기 구성의 제15 실시 형태에 따른 CMOS 이미지 센서(310)의 동작에 대해서, 도 41의 타이밍차트를 이용하여 설명한다.
여기에서는, 단위 화소(311)의 구체적인 동작에 대해서는 설명을 생략하지만, 주지와 같이, 단위 화소(311)에서는 리세트 동작과 전송 동작이 행하여지고, 리세트 동작에서는 소정의 전위로 리세트되었을 때의 FD부의 전위가 리세트 성분으로서 단위 화소(311)로부터 열 또는 단위 화소 신호선(322-1∼322-m)에 출력되고, 전송 동작에서는 광전 변환 소자로부터 광전 변환에 의한 전하가 전송되었을 때의 FD부의 전위가 신호 성분으로서 단위 화소(311)로부터 열 또는 단위 화소 신호선(322-1∼322-m)에 출력된다.
행 또는 단위 화소 주사 회로(313)에 의한 행 또는 단위 화소 주사에 의해 임의의 행 또는 단위 화소 i가 선택되고, 그 선택행 또는 단위 화소 i의 단위 화소(311)로부터 열 또는 단위 화소 신호선(322-1∼322-m)에의 1회째의 판독 동작이 안정된 후, DAC(351)로부터 램프 파형의 참조 전압 Vref가 ADC(323-1∼323-m)의 각 비교기(331)에 공급됨으로써, 비교기(331)에서 열 또는 단위 화소 신호선(322-1∼322-m)의 각 신호 전압 Vx와 참조 전압 Vref의 비교 동작이 행해진다. 참조 전압 Vref가 비교기(331)에 공급됨과 동시에, 타이밍 제어 회로(318)로부터 업/다운 카운터(332)에 대하여 클럭 CK가 공급됨으로써, 이 업/다운 카운터(332)에서는 1회째의 판독 동작 시의 비교기(331)에서의 비교 시간이 다운 카운트 동작에 의해 계측된다.
그리고, 참조 전압 Vref와 열 또는 단위 화소 신호선(322-1∼322-m)의 신호 전압 Vx가 동등하게 되었을 때에 비교기(331)의 출력 Vco는 "H" 레벨로부터 "L"레벨로 반전한다. 이 비교기(321)의 출력 Vco의 극성 반전을 받고, 업/다운 카운터(332)는, 다운 카운트 동작을 정지하여 비교기(331)에서의 1회째의 비교 기간에 따른 카운트값을 유지한다. 이 1회째의 판독 동작에서는, 전술한 바와 같이, 단위 화소(311)의 리세트 성분 ΔV가 판독된다. 이 리세트 성분 ΔV 내에는, 단위 화소(311)마다 변동하는 고정 패턴 노이즈가 오프셋으로서 포함되어 있다.
그러나, 이 리세트 성분 ΔV의 변동은 일반적으로 작고, 또한 리세트 레벨은 전체 화소 공통이기 때문에, 열 또는 단위 화소 신호선(322-1∼322-m)의 신호 전압 Vx는 대체로 기지이다. 따라서, 1회째의 리세트 성분 ΔV의 판독 시에는, 참조 전압 Vref를 조정함으로써 비교 기간을 짧게 하는 것이 가능하다.
본 실시 형태에서는，7비트분의 카운트 기간(128클럭)에서 리세트 성분 ΔV의 비교를 행하고 있다. 2회째의 판독 동작에서는, 리세트 성분 ΔV 외에, 단위 화소(311)마다 입사광량에 따른 신호 성분 Vsig가, 1회째의 리세트 성분 ΔV의 판독 동작과 마찬가지의 동작에 의해 판독된다. 즉, 선택행 또는 단위 화소 i의 단위 화소(311)로부터 열 또는 단위 화소 신호선(322-1∼322-m)에의 2회째의 판독이 안정된 후, DAC(351)로부터 참조 전압 Vref가 ADC(323-1∼323-m)의 각 비교기(331)에 공급됨으로써, 비교기(331)에서 열 또는 단위 화소 신호선(322-1∼322-m)의 각 신호 전압 Vx와 참조 전압 Vref의 비교 동작이 행해진다. 동시에, 이 비교기(331)에서의 2회째의 비교 시간이, 업/다운 카운터(332)에서 1회째와는 반대로 업 카운트 동작에 의해 계측된다.
이와 같이, 업/다운 카운터(332)의 카운트 동작을 1회째에 다운 카운트 동작으로 하고, 2회째에 업 카운트 동작으로 함으로써, 이 업/다운 카운터(332) 내에서 자동적으로 (2회째의 비교 기간)-(1회째의 비교 기간)의 감산 처리가 행해진다. 그리고, 참조 전압 Vref와 열 신호선(322-1∼322-m)의 신호 전압 Vx가 동등하게 되었을 때에 비교기(331)의 출력 Vco가 극성 반전하고, 이 극성 반전을 받아 업/다운 카운터(332)의 카운트 동작이 정지한다. 그 결과, 업/다운 카운터(332)에는, (2회째의 비교 기간)-(1회째의 비교 기간)의 감산 처리의 결과에 따른 카운트값이 유지된다. (2회째의 비교 기간)-(1회째의 비교 기간)=(신호 성분 Vsig+리세트 성분 ΔV+ADC(323)의 오프셋 성분)-(리세트 성분 ΔV+ADC(323)의 오프셋 성분)=(신호 성분 Vsig)이며, 이상 2회의 판독 동작과 업/다운 카운터(332)에서의 감산 처리에 의해, 단위 화소(311)마다 변동을 포함한 리세트 성분 ΔV 외에，ADC(323)(323-1∼323-m)마다의 오프셋 성분도 제거되기 때문에, 단위 화소(311)마다 입사광량에 따른 신호 성분 Vsig만을 취출할 수 있다.
여기에서, 단위 화소(311)마다의 변동을 포함한 리세트 성분 ΔV를 제거하는 처리는, 소위 CDS(Correlated Double Sampling; 상관 이중 샘플링) 처리이다. 2 회째의 판독 시에는, 입사광량에 따른 신호 성분 Vsig가 판독되기 때문에, 광량의 대소를 넓은 범위에서 판정하기 위해서 참조 전압 Vref를 크게 변화시킬 필요가 있다. 따라서, 본 실시 형태에 따른 CMOS 이미지 센서(310)에서는, 신호 성분 Vsig의 판독을 10비트분의 카운트 기간(102 4클럭)에서 비교를 행하도록 하고 있다. 이 경우, 1회째와 2회째의 비교 비트수가 서로 다르지만, 참조 전압 Vref의 램프 파형의 기울기를 1회째와 2회째에서 동일하게 함으로써, AD 변환의 정밀도를 동등하게 할 수 있기 때문에, 업/다운 카운터(332)에 의한 (2회째의 비교 기간)-(1회째의 비교 기간)의 감산 처리의 결과로서 정확한 감산 결과가 얻어진다.
전술한 일련의 AD 변환 동작의 종료 후, 업/다운 카운터(332)에는 N 비트의 디지털값이 유지된다. 그리고, 컬럼 처리부(314)의 각 ADC(323-1∼323-m)에서 AD 변환된 N 비트의 디지털값(디지털 신호)은, 열 또는 단위 화소 주사 회로(316)에 의한 열 또는 단위 화소 주사에 의해, N 비트폭의 수평 출력선(317)을 거쳐서 순차적으로 외부에 출력된다. 그 후, 마찬가지의 동작이 순차적으로 행 또는 단위 화소마다 반복됨으로써 2차원 화상이 생성된다. 또한, 본 실시 형태에 따른 열 또는 단위 화소 병렬 ADC 탑재의 CMOS 이미지 센서(310)에서는，ADC(323-1∼323-m)의 각각이 메모리 장치(334)를 갖고 있기 때문에，i행째의 단위 화소(311)에 대해서 AD 변환 후의 디지털값을 메모리 장치(34)에 전송하여, 수평 출력선(317)으로부터 외부에 출력하면서, i+1행째의 단위 화소(311)에 대해서 판독 동작과 업/다운 카운트 동작을 병행하여 실행할 수 있다.
본 실시 형태에 따르면, 단위 화소로부터 열 신호선을 통해서 출력되는 아날로그 신호를 디지털값으로 변환하여 판독하는 구성의 고체 촬상 장치에서, 디지털값을 복수의 단위 화소 사이에서 가산하여 판독함으로써, 단위 화소의 노광 시간을 단축하였다고 하여도, 결과적으로 1개의 화소 정보의 정보량이 감소하는 경우는 없기 때문에, 감도 저하를 초래하지 않고, 고프레임 레이트화를 도모할 수 있다.
전술한 전체 실시 형태에서의 관통 컨택트부(제1, 2, 3 반도체 칩 내), 혹은 컨택트부(84", 201)는, Cu, Al, W, WSi, Ti, TiN, 실리사이드 또는 이들 조합으로 형성할 수 있다.
도 42에, 본 발명에 따른 반도체 이미지 센서 모듈의 제16 실시 형태를 도시한다. 도 42는, 이면 조사형 CMOS 고체 촬상 소자를 실장한 반도체 이미지 센서 모듈의 구성을 도시하는 모식 단면도이다. 본 실시 형태에 따른 반도체 이미지 센서 모듈(400)은, 예를 들면, 인터포저(중간 기판)(403) 위에, 촬상 화소부가 형성된 이면 조사형 CMOS 고체 촬상 소자인 센서 칩(401a)과, 신호 처리 등의 주변 회로부가 형성된 신호 처리 칩(402)이 실장되어 이루어진다.
센서 칩(401a)은, 지지 기판(430) 위에 층간 절연층(420)이 형성되어 있고, 내부에 매립 배선층(421)이 매립되어 있다. 그 상층에 반도체층(412)이 형성되어 있고, 그 표면에 표면 절연막(411)이 형성되어 있다. 반도체층(412) 내에는, 광전 변환 소자로 되는 포토다이오드(414) 및 테스트용 전극(413) 등이 형성되어 있다. 또한, 매립 배선층(421)의 일부가 반도체층(412)에 대하여 게이트 절연막을 개재하여 형성된 게이트 전극으로 되고, MOS 트랜지스터(415)가 구성된다. 또한, 지지 기판(430)을 관통해서 매립 배선층(421)에 접속하는 지지 기판 관통 배선(431)이 형성되어 있고, 지지 기판(430)의 표면으로부터 돌출하는 돌기 전극(범프)(432)이 지지 기판 관통 배선(431)의 표면에 형성되어 있다. 범프(마이크로 범프)(432)는, 와이어 본딩에 이용하는 통상의 패드 전극보다도 작은 패드 위에, 전해 도금 등으로 형성된 돌기 형상 금속 전극이다.
상기의 구성의 센서 칩(401a)은, 반도체층(412) 내에 형성된 포토다이오 드(414)에 대하여, 표면 절연막(411)측으로부터 광이 조사되면 신호 전하가 발생하고, 포토다이오드에 축적되는, 소위 이면 조사형의 CMOS 고체 촬상 소자이다. MOS 트랜지스터(415)는, 포토다이오드(414)에 축적된 신호 전하의 FD부에의 전송이나 신호 증폭, 혹은 리세트 등의 기능을 갖는다. 상기의 구성에서, 반도체층은 반도체 기판의 이면을 박막화하여 얻어진 것이며, 기판 형상을 안정시키기 위해서 지지 기판(430)과 접합한 구조로 되어 있다.
상기한 바와 같이, 본 실시 형태에 따른 CMOS 고체 촬상 소자는, 광전 변환 소자와 전계 효과 트랜지스터를 포함하는 복수의 화소가 형성된 반도체층의 한쪽의 면에 복수의 화소에 접속하는 매립 배선이 형성되고, 반도체층의 다른 쪽의 면이 광전 변환 소자의 수광면으로 되는 이면 조사형의 고체 촬상 소자이다.
상기의 센서 칩(401a)은, 광조사측의 반대측인 지지 기판(430)측으로부터, 표면에 배선(440) 및 그들을 절연하는 절연층(441)이 형성된 인터포저(403) 위에, 절연층의 개구부로부터 배선의 표면의 일부가 노출되어 이루어지는 랜드와 범프가 접합하도록 플립 칩으로 실장된다.
한편, 주변 회로부가 형성된 신호 처리 칩(402)은, 예를 들면 범프를 개재하여 플립 칩으로 인터포저(403) 위에 실장되어 있다.
이와 같은 구성의 반도체 이미지 센서 모듈(400)이, 인터포저(403)마다 다른 실장 기판에 실장되고, 예를 들면 와이어 본딩(442) 등에 의해 전기적으로 접속되어 이용된다. 예를 들면, 인터포저(403) 위에는 상기 센서 칩(CMOS 고체 촬상 소자)(401a)과 신호 처리 칩(402)을 접속하여 1칩화한 기능을 평가하는 전극 PAD가 형성되어 있다.
도 43은, 본 실시 형태에 따른 CMOS 고체 촬상 소자를 내장한 이미지 센서(반도체 이미지 센서 모듈에 상당)의 구성을 도시하는 블록도이다. 도 44는, 본 실시 형태에 따른 CMOS 고체 촬상 소자의 화소의 구성을 도시하는 등가 회로도이다. 본 실시 형태에 따른 이미지 센서는, 촬상 화소부(512), V 선택 수단(수직 전송 레지스터)(514), H 선택 수단(수평 전송 레지스터)(516), 타이밍 제너레이터(TG)(518), S/H·CDS(샘플링 홀드·상관 이중 샘플링) 회로부(520), AGC부(522), A/D 변환부(524), 디지털 앰프부(526) 등으로 구성되어 있다. 예를 들면, 촬상 화소부(512)와, V 선택 수단(514), H 선택 수단(516) 및 S/H·CDS 회로부(520)를 1칩 위에 통합하여 도 42에서의 센서 칩(401a)으로 하고, 남은 회로 부분을 신호 처리 칩(402) 위에 통합한 형태로 할 수 있다. 혹은, 센서 칩(401a)에는 촬상 화소부(512)만이 형성되어 있는 구성으로 할 수도 있다.
촬상 화소부(512)는, 다수의 화소가 2차원 매트릭스 형상으로 배열되어 있고, 각 화소에는, 도 44에 도시하는 바와 같이, 수광량에 따른 신호 전하를 생성하여 축적하는 광전 변환 소자인 포토다이오드(PD)(600)가 형성되고, 또한, 이 포토다이오드(600)가 변환하여 축적한 신호 전하를 플로팅 디퓨전부(FD부)(610)에 전송하는 전송 트랜지스터(620)와, FD부(610)의 전압을 리세트하는 리세트 트랜지스터(630)와, FD부(610)의 전압에 대응하는 출력 신호를 출력하는 증폭 트랜지스터(640)와, 이 증폭 트랜지스터(640)의 출력 신호를 수직 신호선(660)에 출력하는 선택(어드레스) 트랜지스터(650)의 4개의 MOS 트랜지스터가 형성되어 있다.
이와 같은 구성의 화소에서는, 포토다이오드(600)에서 광전 변환된 신호 전하를 전송 트랜지스터(220)에 의해 FD부(610)에 전송한다. FD부(610)는, 증폭 트랜지스터(640)의 게이트에 연결되어 있고, 증폭 트랜지스터(640)는 촬상 화소부(512)의 외부에 형성된 정전류원(670)과 소스 팔로워를 구성하기 때문에, 어드레스 트랜지스터(650)를 ON하면，FD부(610)의 전압에 따른 전압이 수직 신호선(660)에 출력된다. 또한, 리세트 트랜지스터(630)는, FD부(610)의 전압을 신호 전하에 의하지 않는 정전압(도 44에서는 구동 전압 Vdd)으로 리세트한다. 또한, 촬상 화소부(512)에는 각 MOS 트랜지스터를 구동 제어하기 위한 각종 구동 배선이 수평 방향으로 배선되어 있고, 촬상 화소부(512)의 각 화소는, V 선택 수단(514)에 의해 수직 방향으로 수평 라인(화소행) 단위로 순차적으로 선택되고, 타이밍 제너레이터(518)로부터의 각종 펄스 신호에 의해 각 화소의 MOS 트랜지스터가 제어됨으로써, 각 화소의 신호가 수직 신호선(660)을 통과하여 화소열마다 S/H·CDS부(520)에 판독된다.
S/H·CDS부(520)는, 촬상 화소부(512)의 화소열마다 S/H·CDS 회로를 형성한 것이며, 촬상 화소부(512)의 각 화소열로부터 판독된 화소 신호에 대하여, CDS(상관 이중 샘플링) 등의 신호 처리를 행하는 것이다. H 선택 수단(516)은, S/H·CDS부(520)로부터의 화소 신호를 AGC부(522)에 출력한다. AGC부(522)는, H 선택 수단(516)에 의해 선택된 S/H·CDS부(520)로부터의 화소 신호에 대하여 소정의 게인 컨트롤을 행하고, 그 화소 신호를 A/D 변환부(524)에 출력한다. A/D 변환부(524)는, AGC부(522)로부터의 화소 신호를 아날로그 신호로부터 디지털 신호로 변환하여 디지털 앰프부(526)에 출력한다. 디지털 앰프부(526)는, A/D 변환부(524)로부터의 디지털 신호 출력에 대해서 필요한 증폭이나 버퍼링을 행하고, 도시하지 않은 외부단자로부터 출력하는 것이다. 타이밍 제너레이터(518)는, 전술한 촬상 화소부(512)의 각 화소 이외의 각 부에도 각종의 타이밍 신호를 공급한다.
전술한 제16 실시 형태에 따른 반도체 이미지 센서 모듈(즉, CMOS 이미지 센서)(400)은, 종래와 같이 화소로부터 출력되는 신호를 화소 주변 회로에 출력하고 나서 칩 주변의 패드 전극으로부터 출력 신호를 신호 처리 디바이스에 입력하지 않고, CMOS 이미지 센서의 화소로부터 출력되는 신호를 화소 단위 혹은 복수의 화소 단위마다 직접 마이크로 범프를 개재해서 신호 처리 디바이스에 입력시키는 것이 가능하게 된다. 이에 의해, 디바이스 사이의 신호 처리 스피드가 높고 고성능으로, 이미지 센서와 신호 처리 디바이스를 1칩화한 고기능의 디바이스를 제공하는 것이 가능하게 된다. 또한, 포토다이오드의 개구율이 향상하고, 칩 이용율이 향상되어, 전체 화소의 동시 셔터를 실현할 수 있다.
제16 실시 형태에 따른 이면 조사형의 CMOS 고체 촬상 소자의 제조 방법에 대해서 설명한다. 우선, 도 45의 A에 도시하는 바와 같이, 예를 들면, 실리콘 등 로 이루어지는 반도체 기판(410)의 표면에, 열 산화법 혹은 CVD(화학 기상 성장)법 등에 의해, 산화 실리콘 등으로 이루어지고, 후공정에서 표면 절연막으로 되는 절연막(411)을 형성한다. 또한, 예를 들면, 절연막(411)의 상층에, 예를 들면 접합법 혹은 에피택셜 성장법 등에 의해, 실리콘 등의 반도체층(412)을 형성하고，SOI(semiconductor on insulator) 기판으로 한다. 여기에서, 반도체층(412)에 테 스트용 전극(413)을 형성해 둔다.
다음으로, 도 45의 B에 도시하는 바와 같이, 예를 들면, n형의 반도체층(412)에 p형의 도전성 불순물을 이온 주입하여 pn 접합을 형성함으로써, 반도체층(412) 내에 광전 변환 소자로서 포토다이오드(414)를 형성하고, 또한 반도체층(412)의 표면에 게이트 절연막을 개재하여 게이트 전극을 형성하고, 포토다이오드(414) 등에 접속하여 MOS 트랜지스터(415)를 형성하고, 상기의 구성의 복수의 화소를 형성한다. 또한, 예를 들면 MOS 트랜지스터를 피복하는 층간 절연층(420)을 형성한다. 이 때, 트랜지스터나 반도체층(412) 등에 접속하도록 매립 배선층(421)을 층간 절연층(420) 내에 매립하면서 형성한다.
다음으로, 도 45의 C에 도시하는 바와 같이, 예를 들면, 열 경화 수지를 접착제로 한 열 압착 등에 의해, 층간 절연층(420)의 상층에, 실리콘 기판 혹은 절연성의 수지 기판 등으로 이루어지는 지지 기판(430)을 접합한다.
다음으로, 도 46의 A에 도시하는 바와 같이, 예를 들면 기계적 연삭 등에 의해, 접합면의 반대측으로부터 지지 기판(430)을 박막화한다.
다음으로, 도 46의 B에 도시하는 바와 같이, 매립 배선층(421)에 접속하도록, 지지 기판(430)을 관통하는 지지 기판 관통 배선(431)을 형성한다. 이것은, 예를 들면, 포토리소그래피 공정에 의해 레지스트막을 패턴 형성하고, 드라이 에칭 등의 에칭을 행함으로써, 매립 배선층(421)에 도달하는 개구부를 지지 기판(430)에 형성하고, 구리 등의 저저항 금속으로 매립함으로써 형성할 수 있다.
다음으로, 도 47의 A에 도시하는 바와 같이, 예를 들면 금속 도금 처리 등에 의해, 지지 기판(430)의 표면으로부터 돌출하는 범프(432)를 지지 기판 관통 배선(431)의 표면에 형성한다.
다음으로, 도 47의 B에 도시하는 바와 같이, 예를 들면 SOI 기판의 반도체 기판(410)측으로부터 포토다이오드(414)가 수광 가능하게 될 때까지, 반도체 기판(410)을 박막화한다. 예를 들면, 절연막(411)을 스토퍼로 하고, 절연막(411)이 노출될 때까지 반도체 기판(410)의 이면측부터 기계적 연삭 또는 웨트 에칭 처리 등에 의해 행한다. 이에 의해，SOI 기판의 반도체층(412)이 남겨지는 구성으로 된다. 여기에서, 표면에 노출된 절연막(412)을 표면 절연막이라고 칭한다. 도면 상, 도 47의 A에 대하여 상하 관계를 반대로 하여 도시하고 있다.
이상과 같이 하여, 본 실시 형태에 따른 이면 조사형 CMOS 고체 촬상 소자(센서 칩)(401a)가 형성된다. 또한, 박막화하여 얻어진 반도체 기판(반도체층(412))의 이면 위에, 예를 들면 CVD법에 의해 절연막을 성막하는 것이 바람직하다. 이 절연막은 이면의 실리콘면을 보호하는 목적과 입사광에 대하여 반사 방지 막으로서 기능하는 것도 겸할 수 있다.
상기한 바와 같이 형성된 이면 조사형 CMOS 고체 촬상 소자(센서 칩)(401a)를, 수광면측을 상 방향으로 하여 범프(432)를 개재하여 플립 칩으로 인터포저(403) 위에 실장한다. 예를 들면, 인터포저(403)의 배선 위의 랜드나 범프와, 센서 칩의 지지 기판 위의 범프끼리를, 센서 칩(401a)이나 신호 처리 칩(402) 내에 사용되어 있는 배선 융점보다도 낮은 온도에서, 또한 범프가 전기적으로 안정되게 접속하는 온도에서, 압착시킨다. 또한, 예를 들면 신호 처리 칩(402) 위에 직접 센서 칩(401a)을 실장하여 모듈화하는 것도 가능하며, 이 경우에도 상기한 바와 마찬가지로 행할 수 있다.
한편, 주변 회로부가 형성된 신호 처리 칩(402)도 마찬가지로, 범프를 개재하여 플립 칩으로 인터포저(403) 위에 실장한다. 이에 의해, 이면 조사형 CMOS 고체 촬상 소자(센서 칩)(401a)와 신호 처리 칩(402)을 인터포저(403)에 형성된 배선을 통해서 접속한다.
이상과 같이 하여, 본 실시 형태에 따른 이면 조사형 CMOS 고체 촬상 소자를 내장한 이미지 센서를 제조할 수 있다. 또한, 플립 칩으로 실장한 후에도, 테스트용 전극(413)을 이용하여 센서 칩의 회로를 시험할 수 있다.
상기한 바와 같이, 본 실시 형태에 따른 이면 조사형 CMOS 고체 촬상 소자의 제조 방법에 따르면, 지지 기판을 접합하여 강도를 확보하고 나서 반도체 기판을 박막화하고, 또한, 지지 기판을 박막화하여 관통 배선을 형성하기 때문에, 반도체 기판의 이면으로부터 전극을 취하지 않고 지지 기판으로부터 전극을 취출할 수 있고, 간편하고, 용이하게, 조사면의 반대측의 면으로부터 전극을 취출하는 구성의 이면 조사형의 CMOS 고체 촬상 소자를 제조할 수 있다. 또한, 광이 입사하는 면과는 반대측의 지지 기판측에 전극을 형성할 수 있기 때문에, 전극의 배치의 자유도가 올라가고, CMOS 이미지 센서의 개구율을 손상시키지 않고, 다수의 마이크로 범프를 화소 바로 아래나 화소의 주변 바로 아래에 형성하는 것이 가능하게 된다. 이와 같이, 반도체 기판의 이면을 박막화하는 것과, 범프가 형성된 인터포저 등의 실장 기판이나 신호 처리 칩 등의 다른 반도체 칩과 범프끼리 접속함으로써, 고성 능, 고기능의 디바이스를 제조하는 것이 가능하게 된다.
반도체 기판으로서는, 예를 들면 SOI 기판과 같이 기판 내에 산화막이 미리 형성되어 있는 것이 바람직하고, 반도체 기판의 박막화에서의 웨트 에칭의 스토퍼로서 SOI 기판 내의 산화막을 이용할 수 있어, 박막화 후에 균일하고 평탄한 반도체 기판을 얻을 수 있기 때문에 바람직하다.
도 48에, 본 발명에 따른 반도체 이미지 센서 모듈의 제17 실시 형태를 도시한다. 도 48은, 이면 조사형 CMOS 고체 촬상 소자를 실장한 반도체 이미지 센서 모듈의 구성을 도시하는 모식 단면도이다. 본 실시 형태에 따른 반도체 이미지 센서 모듈(401)은, 제16 실시 형태와 마찬가지로, 예를 들면, 인터포저(중간 기판(403)) 위에, 촬상 화소부가 형성된 이면 조사형 CMOS 고체 촬상 소자인 센서 칩(401b)과, 신호 처리 등의 주변 회로부가 형성된 신호 처리 칩(402)이 실장되어 이루어진다.
센서 칩(401b)은, 지지 기판(430) 위에 층간 절연층(420)이 형성되어 있고, 내부에 매립 배선층(421)이 매립되어 있다. 그 상층에 반도체층(412)이 형성되어 있고, 그 표면에 표면 절연막(411, 419)이 형성되어 있다. 반도체층(412) 내에는, 포토다이오드(414) 및 테스트용 전극(413) 등이 형성되어 있다. 또한, 매립 배선층(421)의 일부가 반도체층(412)에 대하여 게이트 절연막을 개재하여 형성된 게이트 전극으로 되어, MOS 트랜지스터(415)가 구성된다. 또한, 반도체층(412)을 관통해서 매립 배선층(421)에 접속하는 반도체층 관통 배선(416)이 형성되어 있다.
또한, 지지 기판(430)을 관통하는 지지 기판 관통 배선(431)이 형성되어 있 고, 지지 기판(430)의 표면으로부터 돌출하는 돌기 전극(범프)(432)이 지지 기판 관통 배선(431)의 표면에 형성되어 있다. 한편, 예를 들면 반도체층(412) 및 층간 절연층(420)을 관통해서 지지 기판 관통 배선(431)에 접속하는 반도체층 절연층 관통 배선(417)이 형성되어 있고, 반도체층 관통 배선(416)과 반도체층 절연층 관통 배선(417)이 표면 절연막(411) 위에 형성된 접속 배선(418)에 의해 접속되어 있다.
지지 기판 관통 배선(431)은, 본 실시 형태에서는 상기한 바와 같이 반도체층 절연층 관통 배선(417), 접속 배선(418), 반도체층 관통 배선(416)을 통해서 매립 배선층(421)에 접속하는 구성으로 되어 있지만, 이에 한하지 않고, 이들 중 일부를 통해서, 혹은 이들을 통하지 않고 직접, 매립 배선층(421)에 접속하도록 하는 구성이어도 된다.
상기의 구성의 센서 칩(401b)은, 반도체층(412) 내에 형성된 포토다이오드(414)에 대하여, 표면 절연막(411, 419)측으로부터 광이 조사되면 신호 전하가 발생하고, 포토다이오드에 축적되는 구성이다. 그리고 이 센서 칩(401b)은, 광전 변환 소자와 전계 효과 트랜지스터를 포함하는 복수의 화소가 형성된 반도체층의 한쪽의 면에 복수의 화소에 접속하는 매립 배선이 형성되고, 반도체층의 다른 쪽의 면이 광전 변환 소자의 수광면으로 되는 이면 조사형의 고체 촬상 소자이다.
상기의 센서 칩(401b)은, 광조사측의 반대측인 지지 기판(430)측으로부터, 표면에 배선(440) 및 그들을 절연하는 절연층(441)이 형성된 인터포저(403) 위에, 절연층의 개구부로부터 배선의 표면의 일부가 노출되어 이루어지는 랜드 등과 범프가 접합하도록 플립 칩으로 실장되어 있다.
한편, 주변 회로부가 형성된 신호 처리 칩(402)은, 예를 들면 범프를 개재하여 플립 칩으로 인터포저 위에 실장되어 있다. 이와 같은 구성의 반도체 이미지 센서 모듈(401)이, 인터포저(403)마다 다른 실장 기판에 실장되고, 예를 들면 와이어 본딩(442) 등에 의해 전기적으로 접속되어 이용된다. 본 실시 형태에 따른 CMOS 고체 촬상 소자를 내장한 이미지 센서(반도체 이미지 센서 모듈에 상당)의 구성 및 화소의 구성은, 제16 실시 형태와 마찬가지이다.
전술한 제17 실시 형태에 따른 반도체 이미지 센서 모듈(즉, CMOS 이미지 센서)(401)은, 제16 실시 형태와 마찬가지의 효과를 발휘한다.
제17 실시 형태에 따른 이면 조사형의 CMOS 고체 촬상 소자의 제조 방법에 대해서 설명한다. 우선, 도 49의 A에 도시하는 바와 같이, 예를 들면, 실리콘 등 로 이루어지는 반도체 기판(410)의 표면에, 열 산화법 혹은 CVD(화학 기상 성장)법 등에 의해, 산화 실리콘 등으로 이루어지고, 후공정에서 표면 절연막으로 되는 절연막(411)을 형성한다. 또한, 예를 들면, 절연막(411)의 상층에, 예를 들면 접합법 혹은 에피택셜 성장법 등에 의해, 실리콘 등의 반도체층(412)을 형성하고，SOI 기판으로 한다. 여기에서, 반도체층(412)에 테스트용 전극(413)을 형성해 둔다.
다음으로, 도 49의 B에 도시하는 바와 같이, 예를 들면 도전성 불순물을 이온 주입하고, 반도체층(412) 내에 광전 변환 소자로서 포토다이오드(414)를 형성하고, 또한 반도체층(412)의 표면에 게이트 절연막을 개재하여 게이트 전극을 형성하고, 포토다이오드(414) 등에 접속하여 MOS 트랜지스터(415)를 형성하고, 상기의 구성의 복수의 화소를 형성한다. 또한, 예를 들면 MOS 트랜지스터를 피복하는 층간 절연층(420)을 형성한다. 이 때, 트랜지스터나 반도체층(412) 등에 접속하도록 매립 배선층(421)을 층간 절연층(420) 내에 매립하면서 형성한다.
한편으로, 실리콘 기판 혹은 절연성의 수지 기판 등으로 이루어지는 지지 기판(430)의 한쪽의 주면의 표면으로부터 적어도 소정의 깊이에까지 이르는 지지 기판 관통 배선으로 되는 지지 기판 배선(431)을 형성한다. 다음으로, 도 49의 C에 도시하는 바와 같이, 층간 절연층(420)의 상층에, 지지 기판(430)을 지지 기판 배선(431)의 형성면측으로부터 접합한다.
다음으로, 도 50의 A에 도시하는 바와 같이, 예를 들면 SOI 기판의 반도체 기판(410)측으로부터 포토다이오드(414)가 수광 가능하게 될 때까지, 반도체 기판(410)을 박막화한다. 예를 들면, 절연막(411)을 스토퍼로 하고, 절연막(411)이 노출될 때까지 반도체 기판(410)의 이면측부터 기계적 연삭 또는 웨트 에칭 등에 의해 행한다. 이에 의해，SOI 기판의 반도체층(412)이 남겨지는 구성으로 된다. 도면상, 도 49의 C에 대하여 상하 관계를 반대로 하여 도시하고 있다.
다음으로, 도 50의 B에 도시하는 바와 같이, 지지 기판 배선(431)과 매립 배선층(421)을 접속하는 접속 배선을 형성한다. 구체적으로는, 예를 들면, 반도체층(412)을 관통해서 매립 배선층(421)에 접속하는 반도체층 관통 배선(416)을 형성한다. 반도체층(412) 및 층간 절연층(420)을 관통해서 지지 기판 관통 배선(431)에 접속하는 반도체층 절연층 관통 배선(417)을 형성한다. 반도체층 관통 배선(416)과 반도체층 절연층 관통 배선(417)을 접속하는 접속 배선(418)을 형성한다. 이 후, 보호막으로 되는 표면 절연막(419)을 형성한다.
다음으로, 도 51의 A에 도시하는 바와 같이, 예를 들면 기계적 연삭 등에 의해, 지지 기판 배선(431)이 노출될 때까지 접합면의 반대측으로부터 지지 기판(430)을 박막화하고, 지지 기판 배선(431)을, 지지 기판(430)을 관통하는 지지 기판 관통 배선으로 한다.
다음으로, 도 51의 B에 도시하는 바와 같이, 예를 들면 금속 도금 처리 등에 의해, 지지 기판(430)의 표면으로부터 돌출하는 범프(432)를 지지 기판 관통 배선(431)의 표면에 형성한다. 이상과 같이 하여, 본 실시 형태에 따른 이면 조사형 CMOS 고체 촬상 소자(센서 칩)(401b)가 형성된다.
상기한 바와 같이 형성된 이면 조사형 CMOS 고체 촬상 소자(센서 칩)(401b)를, 수광면측을 상 방향으로 하여 범프(432)를 개재하여 플립 칩으로 인터포저(403) 위에 실장한다. 신호 처리 칩(402)도 마찬가지로 플립 칩으로 실장한다. 그리고, 이면 조사형 CMOS 고체 촬상 소자(센서 칩)(401b)와 신호 처리 칩(402)을 인터포저(403)에 형성된 배선을 통해서 접속한다. 이상과 같이 하여, 본 실시 형태에 따른 이면 조사형 CMOS 고체 촬상 소자를 내장한 이미지 센서를 제조할 수 있다.
본 실시 형태에서는, 반도체 기판 위에 형성된 매립 배선과 지지 기판 내의 관통 전극을 직접 접속하는 것이 아니라, 반도체 기판의 이면의 박막화 후에, 배선에 의해 관통 전극과 매립 배선을 접속한다. 이 방법으로는 신호 처리 디바이스와 지지 기판의 이면에 형성한 마이크로 범프로 접속하기 때문에 와이어 본딩을 행할 필요가 없어, 1칩화했을 때의 사이즈를 보다 작게 할 수 있다.
상기한 바와 같이, 본 실시 형태에 따른 이면 조사형 CMOS 고체 촬상 소자의 제조 방법에 따르면, 지지 기판을 접합하여 강도를 확보하고 나서 반도체 기판을 박막화하고 있고, 또한, 지지 기판을 박막화하여 관통 배선을 형성하기 때문에, 간편하고, 용이하게, 조사면의 반대측의 면으로부터 전극을 취출하는 구성의 이면 조사형의 CMOS 고체 촬상 소자를 제조할 수 있다.
상기한 바와 같이, 제17 실시 형태에 따른 반도체 이미지 센서 모듈(즉 CMOS 고체 촬상 소자를 내장한 CMOS 이미지 센서)(401)에서는, 화소로부터 출력되는 신호를 화소 단위 혹은 복수의 화소 단위마다 직접 마이크로 범프를 개재하여 신호 처리 디바이스에 입력시키는 것이 가능하게 된다. 이에 의해, 디바이스 사이의 신호 처리 스피드가 높고 고성능이며, 이미지 센서와 신호 처리 디바이스를 1칩화한 고기능의 디바이스를 제공하는 것이 가능하게 된다. 또한, 포토다이오드의 개구율이 향상되고, 칩 이용율이 향상하여, 전체 화소의 동시 셔터를 실현할 수 있다. 또한, 와이어 본딩에 의해 칩이나 웨이퍼에 접속할 필요가 없기 때문에, 칩 사이즈를 축소할 수 있어, 웨이퍼의 수율이 올라가서, 칩 코스트를 낮출 수 있다.
전술한 제16, 제17 실시 형태에서의 관통 배선은, Cu, Al, W, WSi, Ti, TiN,실리사이드 또는 이들의 조합으로 형성할 수 있다.
도 42, 도 48을 이용하여 설명한 본 발명은, 상기의 제16, 제17 실시 형태의 설명에 한정되지 않는다. 예를 들면, 상기의 실시 형태에서는 반도체 기판으로서 SOI 기판을 사용하고 있지만, 이에 한하지 않고, 통상의 반도체 기판을 이용하여, 포토다이오드나 트랜지스터의 형성면의 반대측의 면으로부터 박막화하는 것도 가능 하다. 또한, 지지 기판으로부터 돌출하여 형성되는 범프는 칩 면적 전체에 형성할 수 있고, 예를 들면 CMOS 이미지 센서의 화소마다 독립한 범프를 형성하여 인터포저 등에 접속하고, 화소마다 판독할 수 있도록 하여도 된다. 그 밖의, 본 발명의 요지를 일탈하지 않는 범위에서, 다양한 변경이 가능하다.
전술한 각 제1 내지 제17 실시 형태에 따른 반도체 이미지 센서 모듈은, 예를 들면, 디지털 스틸 카메라, 비디오 카메라, 카메라가 부착된 휴대 전화 등에 이용하는 카메라 모듈에 적용된다. 또한, 전자 장치 등에 이용하는 전자 기기 모듈에 적용된다.
전술한 반도체 이미지 센서는, 이면 조사형의 CMOS 이미지 센서를 구비한 구성으로 했지만, 그 밖의, 도 27의 표면 조사형의 CMOS 이미지 센서를 구비한 구성으로 할 수도 있다.

Claims (13)

  1. 복수의 화소가 규칙적으로 배열되고, 상기 각 화소가 광전 변환 소자와 트랜지스터로 구성된 이미지 센서를 구비한 제1 반도체 칩과,
    복수의 아날로그/디지털 변환기로 이루어지는 아날로그/디지털 변환기 어레이를 구비한 제2 반도체 칩이 적층되어 이루어지는 것을 특징으로 하는 반도체 이미지 센서 모듈.
  2. 제1항에 있어서,
    적어도 디코더와 센스 앰프를 구비한 메모리 소자 어레이를 구비한 제3 반도체 칩이, 더 적층되어 이루어지는 것을 특징으로 하는 반도체 이미지 센서 모듈.
  3. 제2항에 있어서,
    복수의 광전 변환 소자와 복수의 메모리 소자가, 1개의 아날로그/디지털 변환기를 공유하도록,
    상기 제1 및 제2 반도체 칩이 상기 제3 반도체 칩에 대하여 근접하여 배치되어 이루어지는 것을 특징으로 하는 반도체 이미지 센서 모듈.
  4. 제3항에 있어서,
    상기 메모리 소자가 휘발성 메모리인 것을 특징으로 하는 반도체 이미지 센 서 모듈.
  5. 제3항에 있어서,
    상기 메모리 소자가 플로팅 게이트형의 불휘발성 메모리인 것을 특징으로 하는 반도체 이미지 센서 모듈.
  6. 제3항에 있어서,
    상기 메모리 소자가 MONOS형의 불휘발성 메모리인 것을 특징으로 하는 반도체 이미지 센서 모듈.
  7. 제3항에 있어서,
    상기 메모리 소자가 다치를 취하는 불휘발성 메모리인 것을 특징으로 하는 반도체 이미지 센서 모듈.
  8. 제2항에 있어서,
    상기 메모리 소자 어레이 내에 패리티 체크용의 메모리 비트를 갖는 것을 특징으로 하는 반도체 이미지 센서 모듈.
  9. 제2항에 있어서,
    상기 메모리 소자 어레이 내에 결함 구제용의 스페어 비트를 갖는 것을 특징 으로 하는 반도체 이미지 센서 모듈.
  10. 복수의 화소가 규칙적으로 배열되고, 상기 각 화소가 광전 변환 소자와 트랜지스터로 구성된 이미지 센서를 구비한 제1 반도체 칩과,
    복수의 아날로그형 불휘발성 메모리로 이루어지는 아날로그형 불휘발성 메모리 어레이를 구비한 제4 반도체 칩이 적층되어 이루어지고,
    상기 아날로그형 불휘발성 메모리에 의해, 축적 전하량에 따른 정보량을 기억시키도록 하여 이루어지는 것을 특징으로 하는 반도체 이미지 센서 모듈.
  11. 각 화소가 광전 변환 소자와 트랜지스터로 구성된 복수의 화소를 2차원 형상으로 규칙적으로 배열한 이미지 센서를 구비한 제1 반도체 칩을 형성하는 공정과,
    복수의 아날로그/디지털 변환기로 이루어지는 아날로그/디지털 변환기 어레이를 구비한 제2 반도체 칩을 형성하는 공정과,
    상기 제1 반도체 칩과 상기 제2 반도체 칩을 적층하여 상기 이미지 센서의 화소와 상기 아날로그/디지털 변환기를 페이스 다운으로 범프에서 접합 또는 LSI칩 면에 대하여 수직으로 웨이퍼를 관통하는 쓰루홀에서 접속하는 공정
    을 갖는 것을 특징으로 하는 반도체 이미지 센서 모듈의 제조 방법.
  12. 제11항에 있어서,
    적어도 디코더와 센스 앰프를 구비한 메모리 소자 어레이를 갖는 제3 반도체 칩을 형성하는 공정을 갖고,
    상기 제1 반도체 칩과 상기 제2 반도체 칩과 상기 제3 반도체 칩을 적층하고, 상기 이미지 센서의 화소를 상기 아날로그/디지털 변환기를 통해서 상기 메모리에 웨이퍼면에 수직으로 웨이퍼를 관통하는 쓰루홀에서 접속하는 공정을 갖는 것을 특징으로 하는 반도체 이미지 센서 모듈의 제조 방법.
  13. 각 화소가 광전 변환 소자와 트랜지스터로 구성된 복수의 화소를 2차원 형상으로 규칙적으로 배열한 이미지 센서를 구비한 제1 반도체 칩을 형성하는 공정과,
    복수의 아날로그형 불휘발성 메모리로 이루어지는 아날로그 불휘발성 메모리 어레이를 구비한 제4 반도체 칩을 형성하는 공정과,
    상기 제1 반도체 칩과 상기 제4 반도체 칩을 적층하여 상기 이미지 센서의 화소와 상기 아날로그형 불휘발성 메모리를 접속하는 공정
    을 갖는 것을 특징으로 하는 반도체 이미지 센서 모듈의 제조 방법.
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