JP6045382B2

JP6045382B2 - 固体撮像装置

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Description

本発明は、デジタルカメラや、デジタルビデオカメラ、内視鏡等に使用される固体撮像装置に関する。

画素から読み出される画素信号をA/D変換すると共に画素信号の高速な読み出しを実現するための手段として、カラムA/D方式の固体撮像装置が知られている（例えば、特許文献１参照）。図８は、特許文献１に記載された固体撮像装置と同等の構成を示している。

図８に示す固体撮像装置は、画素部1000と、A/D変換回路1001と、垂直走査回路1002と、水平走査回路1003と、センスアンプ1004と、制御回路1005とを有する。画素部1000は、行列状に配置された複数の画素1006を有し、画素信号を生成する。画素1006は、入射した光を電気信号に変換する光電変換素子を有し、画素信号を生成する。A/D変換回路1001は、所謂、シングルスロープ方式のA/D変換回路（SSADC）を構成しており、DAC1007と、比較器1008と、カウンタ・メモリ1009とを有する。比較器1008とカウンタ・メモリ1009は画素列毎に配置されている。

DAC1007は、階段状に変化するランプ信号RAMPを生成する。比較器1008は、DAC1007で生成されたランプ信号RAMPと、画素1006から読み出された画素信号とに基づいて、画素信号の大きさに応じたパルス幅を有するパルス信号を生成する。カウンタ・メモリ1009はカウンタとメモリを有する。カウンタは、複数のカウンタユニット（1bitカウンタ）で構成され、比較器1008で生成されるパルス信号に応じた期間に、周波数が既知のカウントクロックCNTCLKを計数する（カウント動作）ことで、パルス信号のパルス幅をデジタル信号に変換する。メモリは、複数のメモリユニット（1bitメモリ）で構成され、カウント値に基づく信号を保持して、水平走査回路1003で生成される水平転送制御信号H1〜H4に応じて、保持している信号を、水平方向に配置された水平信号転送線HTLに出力する（水平転送動作）。

垂直走査回路1002は、画素1006の動作を制御する。水平走査回路1003は、カウンタ・メモリ1009のメモリが保持している信号を水平信号転送線HTLに出力するための水平転送制御信号H1〜H4を生成する。センスアンプ1004は、水平信号転送線HTLに出力された信号を撮像信号として出力する。制御回路1005は、DAC1007を制御するクロック、カウンタ・メモリ1009のカウンタユニットが計数するクロックとなるカウントクロックCNTCLK、カウンタ・メモリ1009のメモリユニットがカウント値に基づく信号を保持する動作を制御する保持タイミング制御信号LATCHを生成する。また、制御回路1005は、垂直走査回路1002と水平走査回路1003の動作を制御する制御信号を生成する。

図８に示す固体撮像装置は、画素信号を読み出す動作において、カウント動作と水平転送動作とをパイプライン処理することで高速な信号読み出しを実現している。すなわち、図８に示す固体撮像装置は、1回目のA/D変換時の計数に基づく信号をメモリに保持し、その信号を水平転送するのと同時に、2回目のA/D変換（カウント動作）を行う。

画素列毎にA/D変換を行えるように構成されたA/D変換回路に使用可能なレイアウト領域は、微細な画素の幅に制限されるという問題がある。そのため、垂直方向に通せる信号線の数も、レイアウトの制限により、限られたものとなる。

図９は、1列分のカウンタ・メモリ1009を構成するカウンタユニットとメモリユニットのレイアウト例を示している。1bitカウンタであるカウンタユニット1011が垂直方向（列方向）に並んでおり、カウンタユニット1011の間に、1bitメモリであるメモリユニット1012が配置されている。それぞれのメモリユニット1012は、スイッチ1013を介して水平信号転送線HTL1〜HTL3に接続される。

カウンタユニット1011は、入力されるクロックの立上りまたは立下りのタイミングでカウントを行い、カウント値の状態に応じた信号（クロック）を出力する。図中の最も上側に配置されているカウンタユニット1011が最下位ビット（LSB）のカウンタユニット1011であり、カウントクロックCNTCLKが入力される。カウンタユニット1011はメモリユニット1012および上位ビットのカウンタユニット1011にクロックを出力する。

メモリユニット1012は、保持タイミング制御信号LATCHに基づいて、入力された信号（High状態またはLow状態）を保持する。それぞれのメモリユニット1012はスイッチ1013に接続されている。スイッチ1013は、オンとオフの切替が可能であり、オンである場合に、メモリユニット1012に保持されている信号を水平信号転送線HTL1〜HTL3に出力する。スイッチ1013のオンとオフの切替は、水平転送制御信号Hn（n：列番号であり、図９ではnは1〜4）に基づいて行われる。

1回目のA/D変換において、それぞれのカウンタユニット1011は、カウントクロックCNTCLKまたは下位ビットのカウンタユニット1011から出力されたクロックを計数する。比較器1008は、ランプ信号RAMPと画素信号の電圧を比較し、ランプ信号RAMPと画素信号の電圧の大小関係が逆転すると、出力を反転する。比較器1008から出力される信号が反転した時点で、それぞれのカウンタユニット1011は計数を停止する。これによって、それぞれのカウンタユニット1011から出力される信号の状態が一定となる。続いて、それぞれのメモリユニット1012は、保持タイミング制御信号LATCHに基づいて、カウンタユニット1011から出力された信号を同時に保持する。

続いて、メモリユニット1012から水平信号転送線HTL1〜HTL3への信号の水平転送と、2回目のA/D変換とが並行的に行われる。2回目のA/D変換において、それぞれのカウンタユニット1011は、1回目のA/D変換と同様に計数を行う。カウンタユニット1011が計数を行っている間、それぞれのメモリユニット1012は、水平転送制御信号Hnに基づいて、保持している信号を水平信号転送線HTL1〜HTL3に同時に出力する。比較器1008から出力される信号が反転した時点で、それぞれのカウンタユニット1011は計数を停止する。続いて、上記と同様に、メモリユニット1012による信号の保持と水平転送動作とが行われる。

図９に示すように、各ビットに対応したカウンタユニット1011とメモリユニット1012を垂直方向に配置することにより、垂直方向の信号線の数を最小限に抑えることができ、制限された幅内でのレイアウトが実現されている。但し、これによる以下のようなデメリットがある。

水平信号転送線HTL1〜HTL3は、カウンタユニット1011から出力されるクロックを伝送する信号線と全列において交差する。このため、2回目のA/D変換において、全列のカウンタユニット1011が同時に計数を行っている間、メモリユニット1012に保持された、1回目のA/D変換結果の信号は、それぞれの列のカウンタユニット1011の駆動によるノイズを受けるというデメリットがある。カウンタユニット1011の駆動によるノイズは、信号転送のエラーの要因になる。

上記の課題を解決するために、カウンタグループとメモリグループを分けてレイアウトする方法が提案されている（例えば、特許文献２参照）。図１０は、特許文献２で提案されているレイアウトと同様のレイアウト例を示している。図１０では、カウンタグループGcとメモリグループGmが配置されている。カウンタグループGcは、3個のカウンタユニット1011a，1011b，1011cと3個のスイッチ1013a，1013b，1013cを含む。カウンタグループGcは、3個のメモリユニット1012a，1012b，1012cと3個のスイッチ1014a，1014b，1014cを含む。

カウンタユニット1011a，1011b，1011cは垂直方向に配置されている。スイッチ1013aは、カウンタユニット1011aと、垂直方向に配置された垂直信号転送線VTL1とに接続されている。スイッチ1013bは、カウンタユニット1011bと垂直信号転送線VTL1に接続されている。スイッチ1013cは、カウンタユニット1011cと垂直信号転送線VTL1に接続されている。スイッチ1013a，1013b，1013cは、オンとオフの切替が可能であり、オンである場合に、カウンタユニット1011a，1011b，1011cから出力された信号を垂直信号転送線VTL1に出力する。スイッチ1013a，1013b，1013cのオンとオフの切替は、出力タイミング制御信号COUT1〜COUT3に基づいて行われる。

メモリユニット1012a，1012b，1012cは垂直方向に配置されている。メモリユニット1012a，1012b，1012cは垂直信号転送線VTL1に接続されており、保持タイミング制御信号LATCH1〜LATCH3に基づいて、垂直信号転送線VTL1に出力された信号を保持する。スイッチ1014aは、メモリユニット1012aと、水平方向に配置された水平信号転送線HTL1とに接続されている。スイッチ1014bは、メモリユニット1012bと、水平方向に配置された水平信号転送線HTL2とに接続されている。スイッチ1014cは、メモリユニット1012cと、水平方向に配置された水平信号転送線HTL3とに接続されている。スイッチ1014a，1014b，1014cは、オンとオフの切替が可能であり、オンである場合に、メモリユニット1012a，1012b，1012cから出力された信号を水平信号転送線HTL1〜HTL3に出力する。スイッチ1014a，1014b，1014cのオンとオフの切替は、水平転送制御信号Hn（n：列番号であり、図１０ではnは1〜4）に基づいて行われる。

図１０に示す回路では、カウント動作と水平転送動作とが以下のように並行的に行われる。1回目のA/D変換において、カウンタユニット1011a，1011b，1011cが計数を停止した後、出力タイミング制御信号COUT1と保持タイミング制御信号LATCH1、出力タイミング制御信号COUT2と保持タイミング制御信号LATCH2、出力タイミング制御信号COUT3と保持タイミング制御信号LATCH3の組合せで制御信号が順次変化し、カウンタユニット1011a，1011b，1011cからメモリユニット1012a，1012b，1012cに信号が転送される。

まず、出力タイミング制御信号COUT1と保持タイミング制御信号LATCH1に基づいて、スイッチ1013aがオンとなり、メモリユニット1012aが、垂直信号転送線VTL1に出力された信号を保持する。続いて、出力タイミング制御信号COUT2と保持タイミング制御信号LATCH2に基づいて、スイッチ1013bがオンとなり、メモリユニット1012bが、垂直信号転送線VTL1に出力された信号を保持する。続いて、出力タイミング制御信号COUT3と保持タイミング制御信号LATCH3に基づいて、スイッチ1013cがオンとなり、メモリユニット1012cが、垂直信号転送線VTL1に出力された信号を保持する。以上のように、それぞれのカウンタユニット1011a，1011b，1011cのカウント値に基づく信号は時分割でメモリユニット1012a，1012b，1012cに保持される。

全てのメモリユニット1012a，1012b，1012cに信号が保持された後、2回目のA/D変換において、カウンタユニット1011a，1011b，1011cは計数を行う。カウンタユニット1011a，1011b，1011cが計数を行っている間、それぞれのメモリユニット1012a，1012b，1012cは、水平転送制御信号Hnに基づいて、保持している信号を水平信号転送線HTL1〜HTL3に同時に出力する。

図１０に示す回路では、カウンタグループGcとメモリグループGmが分かれているため、カウンタユニット1011a，1011b，1011cによるカウント動作と、メモリユニット1012a，1012b，1012cによる水平転送動作とを同時に行っても、カウンタユニット1011a，1011b，1011cの駆動によるノイズが水平信号転送線HTL1〜HTL3に重畳することがない。そのため、高速な信号読み出しを実現し、かつノイズに強い回路を実現することができる。

特開２００５−３２３３３１号公報特開２００９−８９０５０号公報

しかし、特許文献２で提案されている方法にもデメリットがある。それは、画素列毎に共有される垂直信号転送線を介してカウンタからメモリへの信号の転送が時分割で行われるため、カウンタからメモリへ信号の転送を行う期間が長くなるということである。このことは、高速な信号読み出しの妨げとなる。

例えば、14bitのカウンタユニットが配置されており、垂直信号転送線が1本の場合、特許文献１で提案されている方法では14bitのメモリユニットに同時に信号が保持されるが、特許文献２で提案されている方法では14bitのメモリユニットに時分割で信号が保持される。1bitのカウンタユニットからメモリユニットに信号を転送して保持する期間が特許文献１の回路と特許文献２の回路とで同一であると仮定すると、特許文献２の回路では、特許文献１の回路に対して、14bitのカウンタユニットから14bitのメモリユニットに信号を転送して保持する期間が14倍になる。なお、複数の垂直信号転送線を配線することで、高速に信号を転送することもできるが、垂直信号転送線の数は、微細な画素の幅によって制限されるため、配線できても高だか数本である。このように、従来技術では、カウンタからメモリへ信号の転送を行う期間を長くすることなく、カウンタの駆動によるノイズの影響を除去することは困難であった。

本発明は、上述した課題に鑑みてなされたものであって、カウンタの駆動によるノイズの影響を低減すると共に、高速な信号読み出しを実現することができる固体撮像装置を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、第１の基板と、第２の基板と、前記第１の基板に配置され、光電変換素子を有し、画素信号を生成する複数の画素が行列状に配置された画素部と、前記画素の１列または複数列ごとに配置され、前記画素信号の大きさに応じた期間だけ、カウントクロックを計数するA/D変換部と、を有し、前記A/D変換部は、前記第１の基板および前記第２の基板の一方に設けられ、前記カウントクロックを計数することで、n（nは2以上の自然数）ビットのカウント信号を生成する複数のカウンタユニットと、前記第１の基板および前記第２の基板の他方に設けられ、前記カウント信号を保持し、保持した前記カウント信号を複数の水平信号転送線に出力する複数のメモリユニットと、前記複数のカウンタユニットの各々を、前記複数のメモリユニットの対応する１つと接続し、少なくとも2個の前記カウンタユニットから少なくとも2個の前記メモリユニットに前記カウント信号を同時に転送する接続部と、を有することを特徴とする固体撮像装置である。

また、本発明の固体撮像装置において、前記第１の基板および前記第２の基板は重なっており、前記接続部は、前記複数のカウンタユニットの各々を、複数のメモリユニットの対応する１つと接続する、複数のバンプで構成され、前記複数のカウンタユニットの数と、前記複数のメモリユニットの数と、前記複数のバンプの数とは同一である、ことを特徴とする。

また、本発明の固体撮像装置において、前記第１の基板および前記第２の基板は重なっており、前記接続部は、前記複数のカウンタユニットの各々を、複数のメモリユニットの対応する１つと接続する、複数のバンプで構成され、前記複数のバンプの数は、前記複数のカウンタユニットの数および前記複数のメモリユニットの数よりも少ない、ことを特徴とする。

また、本発明の固体撮像装置において、同一列の前記画素に対応する前記カウンタユニットおよび前記メモリユニットは前記画素の列方向に並んでいることを特徴とする。

本発明によれば、カウンタユニットとメモリユニットが異なる基板に設けられているので、カウンタによる計数動作とメモリによる水平転送動作とを同時に行う場合でも、カウンタの駆動によるノイズの影響を低減することができる。また、少なくとも2個のカウンタユニットから少なくとも2個のメモリユニットにカウント信号が同時に転送されるので、高速な信号読み出しを実現することができる。

本発明の第１の実施形態による固体撮像装置の構成を示すブロック図である。本発明の第１の実施形態による固体撮像装置が有する接続部の周辺の断面構造を示す断面図である。本発明の第１の実施形態による固体撮像装置が有するカウンタとメモリの接続関係を示すブロック図である。本発明の第１の実施形態による固体撮像装置の動作を示すタイミングチャートである。本発明の第１の実施形態による固体撮像装置の構成を示すブロック図である。本発明の第２の実施形態による固体撮像装置が有するカウンタとメモリの接続関係を示すブロック図である。本発明の第２の実施形態による固体撮像装置の動作を示すタイミングチャートである。従来の固体撮像装置の構成を示すブロック図である。従来の固体撮像装置におけるカウンタとメモリのレイアウトを示すブロック図である。従来の固体撮像装置におけるカウンタとメモリのレイアウトを示すブロック図である。

以下、図面を参照し、本発明の実施形態を説明する。

（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、本実施形態による固体撮像装置の構成を模式的に示している。図１に示す固体撮像装置は第１基板10と第２基板20を有する。第１基板10と第２基板20は、互いの主面（側面よりも相対的に表面積が大きい面）が向かい合った状態で重ねられ、接合されている。図１では、固体撮像装置が有する構成を分かりやすく示すため、第１基板10と第２基板20をずらして示している。

第１基板10は、画素部100と、アナログ信号処理回路101と、A/D変換回路102と、垂直走査回路103と、制御回路104とを有する。画素部100は、行列状に配置された複数の画素105を有する。画素105は、入射した光を電気信号に変換する光電変換素子を有する。アナログ信号処理回路101は、画素部100から読み出された画素信号に対して、信号レベルからリセットレベルを減算するCDS（Correlated Double Sampling）処理等を行う。A/D変換回路102は、DAC106と、比較器107と、カウンタ108とを有する。比較器107とカウンタ108は画素列毎に配置されている。

DAC106は、階段状に変化するランプ信号RAMPを生成する。比較器107は、DAC106で生成されたランプ信号RAMPと、アナログ信号処理回路101で処理された画素信号とに基づいて、画素信号の大きさに応じたパルス幅を有するパルス信号を生成する。カウンタ108は、複数のカウンタユニット（1bitカウンタ）で構成され、比較器1008で生成されるパルス信号に応じた期間に、周波数が既知のカウントクロックCNTCLKを計数する（カウント動作）ことで、パルス信号のパルス幅をデジタル信号に変換する。

垂直走査回路103は、画素105の動作を制御する。制御回路104は、DAC106を制御するクロック、カウンタ108のカウンタユニットが計数するクロックとなるカウントクロックCNTCLK、垂直走査回路103の動作を制御する制御信号、第２基板20に配置された回路の動作を制御する制御信号を生成する。

第２基板20は、メモリ200と、水平走査回路201と、センスアンプ202と、配線部203とを有する。メモリ200は画素列毎に配置されている。メモリ200は、複数のメモリユニット（1bitメモリ）で構成され、カウント値に基づく信号を保持して、水平走査回路201で生成される水平転送制御信号に応じて、保持している信号を、水平方向に配置された水平信号転送線HTLに出力する（水平転送動作）。メモリ200は、平面的に見て、第１基板10のカウンタ108と重なる位置に配置されている。水平走査回路201は、メモリ200が保持している信号を水平信号転送線HTLに出力するための水平転送制御信号を生成する。センスアンプ202は、水平信号転送線HTLに出力された信号を撮像信号として出力する。配線部203は、第１基板10の制御回路104によって生成された制御信号をメモリ200と水平走査回路201に供給するための配線（信号線）を有する。

第１基板10と第２基板20は、接続部を介して接続されている。図２は、接続部の周辺の断面構造を示している。第１基板10は半導体基板110と配線層111を有する。配線層111は、複数層の配線112と、異なる層の配線112を接続する接続層113とを有する。接続層113は、ビアまたはコンタクトとして形成されている。第２基板20は半導体基板210と配線層211を有する。配線層211は、複数層の配線212と、異なる層の配線212を接続する接続層213とを有する。接続層２13は、ビアまたはコンタクトとして形成されている。第１基板10と第２基板20の間には接続部30が配置されている。接続部30はバンプ300で構成されている。バンプ300は、第１基板10の接続層113と第２基板20の接続層213に接続されている。接続部30とメモリ200は第１基板10のA/D変換回路102と共にA/D変換部を構成する。

第１基板10のカウンタ108と第２基板20のメモリ200は、接続部30を介して接続されている。また、第１基板10の制御回路104と第２基板20の配線部203は、図２に示す接続部30と同様の接続部を介して接続されている。

図３は、カウンタ108とメモリ200の接続関係を示している。カウンタ108は、カウントクロックCNTCLKを計数することで、n（nは2以上の自然数）ビットのカウント値に基づく信号（カウント信号）を生成する複数のカウンタユニット109を有する。メモリ200は、カウンタ108から出力された信号を保持し、保持した信号を水平信号転送線HTL1〜HTL3に出力する複数のメモリユニット204と、メモリユニット204と水平信号転送線HTL1〜HTL3との接続を切り替える複数のスイッチ205とを有する。

複数のカウンタユニット109は垂直方向（列方向）に並んでいる。カウンタユニット109は、入力されるクロックの立上りまたは立下りのタイミングでカウントを行い、カウント値の状態に応じた信号（クロック）を出力する。図中の最も上側に配置されているカウンタユニット109が最下位ビット（LSB）のカウンタユニット109であり、カウントクロックCNTCLKが入力される。カウンタユニット109は、接続部30を介してメモリユニット204にクロックを出力すると共に、上位ビットのカウンタユニット109にクロックを出力する。

複数のメモリユニット204は垂直方向（列方向）に並んでいる。メモリユニット204は、保持タイミング制御信号LATCHに基づいて、入力された信号（High状態またはLow状態）を保持する。それぞれのメモリユニット204はスイッチ205に接続されている。スイッチ205は、オンとオフの切替が可能であり、オンである場合に、メモリユニット204に保持されている信号を水平信号転送線HTL1〜HTL3に出力する。スイッチ205のオンとオフの切替は、水平転送制御信号Hn（n：列番号であり、図３ではnは1〜4）に基づいて行われる。

それぞれのカウンタユニット109は、バンプ300を介して、対応するメモリユニット204に接続されている。図３では、カウンタユニット109の数と、メモリユニット204の数と、バンプ300の数とは同一である。それぞれのカウンタユニット109が別々にメモリユニット204に接続されているため、複数のカウンタユニット109から複数のメモリユニット204に信号を同時に転送することができる。

図３では、3個のカウンタユニットとメモリユニット204が設けられているが、実際は、カウンタの有効ビット数（2bit以上）に応じた数のカウンタユニットとメモリユニットが設けられている。

次に、図４を参照し、A/D変換における固体撮像装置の動作を説明する。図４は、固体撮像装置内の信号の波形を示している。図４では、ランプ波RAMP、画素105から読み出された画素信号PIX、比較器107の出力信号CMPOUT、カウントクロックCNTCLK、カウンタ108のカウント値CNTOUT、水平転送制御信号H1〜H4、保持タイミング制御信号LATCHの波形が示されている。なお、図４では、連続的に繰り返し行われる動作のうちの一部の動作のみが示されている。図４に示す動作に先立って、n-1行目の画素信号のA/D変換が既に行われているものとする。

以下では、2回分の1水平期間（1Ｈ期間）における動作を説明する。最初の1Ｈ期間における期間T1では、n行目の画素信号のA/D変換と、n-1行目の画素信号のA/D変換結果（カウント値）の出力とが行われる。比較器1008は、ランプ信号RAMPとn行目の画素信号PIXの電圧を比較する。比較の開始から、ランプ信号RAMPの電圧がn行目の画素信号PIXの電圧よりも大きい間、比較器107の出力信号CMPOUTはHighである。

比較器107による比較の開始と同時に、それぞれのカウンタユニット109は、カウントクロックCNTCLKまたは下位ビットのカウンタユニット109から出力されたクロックの計数を開始する。計数の開始後、カウンタ108のカウント値CNTOUTは増加する。ランプ信号RAMPの電圧が画素信号PIXの電圧よりも小さくなると、比較器107の出力信号CMPOUTはLowとなる。比較器107の出力信号CMPOUTがLowに変化した時点で、それぞれのカウンタユニット109は計数を停止する。これによって、それぞれのカウンタユニット109から出力される信号の状態が一定となる。

一方、期間T1では、比較器107による比較の開始後、水平転送制御信号H1がHighとなる。これによって、1列目のメモリ200のスイッチ205がオンとなり、1列目のメモリ200のメモリユニット204は、保持している信号を水平信号転送線HTL1〜HTL3に同時に出力する。メモリユニット204から出力される信号は、n-1行目の画素信号のカウント値に基づく信号である。水平転送制御信号H1は、Highとなった後、Lowとなり、1列目のメモリ200のスイッチ205はオフとなる。続いて、水平転送制御信号H2，H3，H4に基づいて、上記と同様に2列目、3列目、4列目のメモリ200のメモリユニット204から水平信号転送線HTL1〜HTL3に信号が出力される。

最初の1Ｈ期間において、期間T1に続く期間T2では、n行目の画素信号のA/D変換結果（カウント値）がメモリ200に転送される。全列のメモリ200に出力される保持タイミング制御信号LATCHが同時にHighとなり、それぞれのメモリユニット204は、カウンタユニット109から出力された信号を同時に取り込む。カウンタユニット109から出力される信号は、n行目の画素信号のカウント値に基づく信号である。続いて、全列のメモリ200に出力される保持タイミング制御信号LATCHが同時にLowとなり、それぞれのメモリユニット204は、取り込んだ信号を保持する。期間T2では、上記の動作と並行して、n+1行目の画素信号PIXの読み出しと、DAC106のリセットとが行われる。

2番目の1Ｈ期間における期間T3では、n+1行目の画素信号のA/D変換と、n行目の画素信号のA/D変換結果（カウント値）の出力とが行われる。期間T3における動作は、期間T1における動作と同様であるので、説明を省略する。

2番目の1Ｈ期間において、期間T3に続く期間T4では、n+1行目の画素信号のA/D変換結果（カウント値）がメモリ200に転送される。期間T4における動作は、期間T2における動作と同様であるので、説明を省略する。

図４に示す動作では、カウンタ108による計数動作とメモリ200による水平転送動作とが同時に行われるが、カウンタ108とメモリ200が異なる基板に設けられているので、カウンタ108の駆動によるノイズは水平信号転送線HTL1〜HTL3に重畳しない。このため、信号転送のエラーの要因となる、カウンタ108の駆動によるノイズの影響を低減することができる。また、複数のカウンタユニット109から複数のメモリユニット204に信号が同時に転送されるので、特許文献２のようにカウンタからメモリへの信号の転送を時分割で行う方法と比べて、高速な信号読み出しを実現することができる。

次に、本実施形態の変形例を説明する。固体撮像装置の構成は、図１に示した構成に限られるものではなく、カウンタ108とメモリ200が異なる基板に設けられていれば、図１に示した構成以外の構成であってもよい。図５は、固体撮像装置の他の構成例を模式的に示している。図５において、図１に示した構成と同一の構成には同一の符号が付与されている。

図５では、アナログ信号処理回路101とA/D変換回路102が第２基板20に設けられ、メモリ200と、水平走査回路201と、センスアンプ202とが第１基板10に設けられている。第１基板10において、画素列毎にバンプ300が設けられており、各列の画素105に接続されている垂直信号転送線がバンプ300に接続されている。また、第２基板20において、バンプ300が設けられており、アナログ信号処理回路101はバンプ300に接続されている。第１基板10のバンプ300と第２基板20のバンプ300は同一である。また、図示していないが、それぞれのカウンタ108とメモリ200は、図５に示すバンプ300とは別のバンプを介して接続されている。

図５では、画素105から読み出された画素信号は、バンプ300を介して第２基板20に入力され、アナログ信号処理回路101で処理された後、A/D変換回路102でデジタル信号に変化される。デジタル信号は第１基板10に入力されてメモリ200で保持された後、水平転送される。

図１と図５に示した固体撮像装置では1列の画素105に対して比較器107と、カウンタ108と、メモリ200とが1個ずつ設けられているが、複数列の画素105に対して比較器107と、カウンタ108と、メモリ200とを1個ずつ設け、複数列で比較器107と、カウンタ108と、メモリ200とを共有してもよい。

上述したように、本実施形態によれば、カウンタの駆動によるノイズの影響を低減すると共に、高速な信号読み出しを実現することができる。

（第２の実施形態）
次に、本発明の第２の実施形態を説明する。本実施形態による固体撮像装置の全体の構成は、図１に示した構成と同一である。図６は、カウンタ108とメモリ200の接続関係を示している。

カウンタ108は、4個のカウンタユニット109a，109b，109c，109dと4個のスイッチ114a，114b，114c，114dを有する。メモリ200は、4個のメモリユニット204a，204b，204c，204dと4個のスイッチ205a，205b，205c，205dを有する。また、2個のバンプ300a，300bが設けられている。

スイッチ114aはカウンタユニット109aとバンプ300aに接続され、スイッチ114bはカウンタユニット109bとバンプ300aに接続され、スイッチ114cはカウンタユニット109cとバンプ300bに接続され、スイッチ114dはカウンタユニット109dとバンプ300bに接続されている。メモリユニット204aとメモリユニット204bはバンプ300aに接続され、メモリユニット204cとメモリユニット204dはバンプ300bに接続されている。スイッチ205aはメモリユニット204aと水平信号転送線HTL1に接続され、スイッチ205bはメモリユニット204bと水平信号転送線HTL2に接続され、スイッチ205cはメモリユニット204cと水平信号転送線HTL3に接続され、スイッチ205dはメモリユニット204dと水平信号転送線HTL4に接続されている。

本実施形態では、2個のカウンタユニットおよび2個のメモリユニットが1個のバンプを共有している。このため、第１の実施形態と比較してバンプの数を減らすことができる。バンプを配置できる領域が制限されている場合に、本実施形態は特に有効である。

同一のバンプ300aを共有する2個のカウンタユニット109a，109bに接続されている2個のスイッチ114a，114bのうち、スイッチ114aのオンとオフの切替は、出力タイミング制御信号CNTO2に基づいて行われ、スイッチ114bのオンとオフの切替は、出力タイミング制御信号CNTO1に基づいて行われる。また、同一のバンプ300bを共有する2個のカウンタユニット109c，109dに接続されている2個のスイッチ114c，114dのうち、スイッチ114cのオンとオフの切替は、出力タイミング制御信号CNTO2に基づいて行われ、スイッチ114dのオンとオフの切替は、出力タイミング制御信号CNTO1に基づいて行われる。

同一のバンプ300aを共有する2個のメモリユニット204a，204bのうち、メモリユニット204aによる信号の保持は、保持タイミング制御信号LATCH2に基づいて行われ、メモリユニット204bによる信号の保持は、保持タイミング制御信号LATCH1に基づいて行われる。また、同一のバンプ300bを共有する2個のメモリユニット204c，204dのうち、メモリユニット204cによる信号の保持は、保持タイミング制御信号LATCH2に基づいて行われ、メモリユニット204dによる信号の保持は、保持タイミング制御信号LATCH1に基づいて行われる。

次に、A/D変換における固体撮像装置の動作を説明する。図４における期間T2，T4以外の期間における動作は、前述した動作と同様であるので、説明を省略する。以下では、期間T2，T4において、画素信号のA/D変換結果（カウント値）をメモリ200に転送する動作を説明する。以下で説明する動作は期間T2，T4で共通である。

図７は、固体撮像装置内の信号の波形を示している。図７では、出力タイミング制御信号CNTO1，CNTO2、保持タイミング制御信号LATCH1，LATCH2の波形が示されている。

まず、出力タイミング制御信号CNTO1がHighとなり、スイッチ114b，114dがオンとなる。これによって、カウンタユニット109b，109dから出力された信号がそれぞれメモリユニット204b，204dに入力される。出力タイミング制御信号CNTO1がHighとなると同時に保持タイミング制御信号LATCH1がHighとなり、メモリユニット204b，204dが、カウンタユニット109b，109dから出力された信号を同時に取り込む。続いて、保持タイミング制御信号LATCH1がLowとなり、メモリユニット204b，204dが、取り込んだ信号を同時に保持する。続いて、出力タイミング制御信号CNTO1がLowとなり、スイッチ114b，114dがオフとなる。

続いて、出力タイミング制御信号CNTO2がHighとなり、スイッチ114a，114cがオンとなる。これによって、カウンタユニット109a，109cから出力された信号がそれぞれメモリユニット204a，204cに入力される。出力タイミング制御信号CNTO2がHighとなると同時に保持タイミング制御信号LATCH2がHighとなり、メモリユニット204a，204cが、カウンタユニット109a，109cから出力された信号を同時に取り込む。続いて、保持タイミング制御信号LATCH2がLowとなり、メモリユニット204a，204cが、取り込んだ信号を同時に保持する。続いて、出力タイミング制御信号CNTO2がLowとなり、スイッチ114a，114cがオフとなる。

図６では、2個のカウンタユニットと2個のメモリユニットが1個のバンプを共有しているが、これに限らず、2個以上のカウンタユニットと2個以上のメモリユニットが1個のバンプを共有していればよい。ただし、信号読み出しを高速に行うため、同一の画素列に対応する少なくとも2個のカウンタユニットから少なくとも2個のメモリユニットに同時に信号を転送できるように少なくとも2個のバンプを設ける必要がある。

図６では、同一の画素列に対応するカウンタユニットとメモリユニットがバンプを共有しているが、これに限らず、隣接する画素列に対応するカウンタユニットとメモリユニットがバンプを共有してもよい。

上述したように、本実施形態によれば、バンプの数を減らすことができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

10 第１基板、20 第２基板、30 接続部、100，1000 画素部、101 アナログ信号処理回路、102，1001 A/D変換回路、103，1002 垂直走査回路、104，1005 制御回路、106，1007 DAC、107，1008 比較器、108 カウンタ、109，109a，109b，109c，109d，1011，1011a，1011b，1011c カウンタユニット、114，114a，114b，114c，114d，205，205a，205b，205c，205d，1013，1013a，1013b，1013c，1014a，1014b，1014c スイッチ、200 メモリ、201，1003 水平走査回路、202，1004 センスアンプ、203 配線部、204，204a，204b，204c，204d，1012，1012a，1012b，1012c メモリユニット、300，300a，300b バンプ、1009 カウンタ・メモリ

Claims

第１の基板と、
第２の基板と、
前記第１の基板に配置され、光電変換素子を有し、画素信号を生成する複数の画素が行列状に配置された画素部と、
前記画素の１列または複数列ごとに配置され、前記画素信号の大きさに応じた期間だけ、カウントクロックを計数するA/D変換部と、
を有し、
前記A/D変換部は、
前記第１の基板および前記第２の基板の一方に設けられ、前記カウントクロックを計数することで、n（nは2以上の自然数）ビットのカウント信号を生成する複数のカウンタユニットと、
前記第１の基板および前記第２の基板の他方に設けられ、前記カウント信号を保持し、保持した前記カウント信号を複数の水平信号転送線に出力する複数のメモリユニットと、
前記複数のカウンタユニットの各々を、前記複数のメモリユニットの対応する１つと接続し、少なくとも2個の前記カウンタユニットから少なくとも2個の前記メモリユニットに前記カウント信号を同時に転送する接続部と、
を有することを特徴とする固体撮像装置。
前記第１の基板および前記第２の基板は重なっており、
前記接続部は、前記複数のカウンタユニットの各々を、複数のメモリユニットの対応する１つと接続する、複数のバンプで構成され、
前記複数のカウンタユニットの数と、前記複数のメモリユニットの数と、前記複数のバンプの数とは同一である、
ことを特徴とする請求項１に記載の固体撮像装置。
前記第１の基板および前記第２の基板は重なっており、
前記接続部は、前記複数のカウンタユニットの各々を、複数のメモリユニットの対応する１つと接続する、複数のバンプで構成され、
前記複数のバンプの数は、前記複数のカウンタユニットの数および前記複数のメモリユニットの数よりも少ない、
ことを特徴とする請求項１に記載の固体撮像装置。
同一列の前記画素に対応する前記カウンタユニットおよび前記メモリユニットは前記画素の列方向に並んでいることを特徴とする請求項１に記載の固体撮像装置。