WO2020036051A1 - 固体撮像装置及び電子機器 - Google Patents

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WO2020036051A1
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solid
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state imaging
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裕介 池田
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/13—Arrangement of colour filter arrays [CFA]; Filter mosaics characterised by the spectral characteristics of the filter elements
    • H04N25/134—Arrangement of colour filter arrays [CFA]; Filter mosaics characterised by the spectral characteristics of the filter elements based on three different wavelength filter elements

Definitions

  • the present disclosure relates to a solid-state imaging device and an electronic device.
  • CMOS Complementary Metal-oxide Semiconductor
  • CCD Charge Coupled Device
  • Analog-to-digital converters (ADCs) for CMOS solid-state imaging devices include a pipeline type and a column type.
  • a column type ADC (hereinafter referred to as a column ADC) includes a single slope integration type using a ramp-like reference signal and a successive approximation (Successive approximation register) (hereinafter referred to as SAR) type for switching a reference voltage for each bit.
  • SAR successive approximation
  • the SAR type column ADC has an advantage that the AD conversion period can be drastically shortened as compared with the single slope integration type column ADC.
  • the analog gain of a column ADC may be changed for each color or for each unit pixel having a different accumulation time.
  • problems such as an increase in power consumption occur.
  • the present disclosure proposes a solid-state imaging device and an electronic device capable of changing an analog gain for each column ADC while suppressing an increase in area and an increase in power consumption.
  • a solid-state imaging device includes a converter connected to a vertical signal line extending from a pixel array unit, and a plurality of voltage lines connected to the plurality of voltage lines.
  • a voltage generator that outputs a reference voltage having a different voltage value to each of the voltage lines, a wiring connecting the converter and the plurality of voltage lines, and a voltage line provided on the wiring and connected to the converter.
  • a switch for switching to any one of the plurality of voltage lines.
  • the voltage generator outputs a plurality of reference voltages having different voltage values, and the reference voltage supplied to the converter is switched using the switch.
  • the switch it is not necessary to provide a voltage generator for each voltage value of the reference voltage. Therefore, it is possible to change an analog gain for each converter while suppressing an increase in area and power consumption. It becomes possible. Thereby, the dynamic range of each converter can be used effectively.
  • FIG. 2 is a circuit diagram illustrating a schematic configuration example of a column ADC in the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a diagram illustrating an example of a connection configuration from a DC voltage generator to a column ADC in the solid-state imaging device according to the first embodiment.
  • FIG. 5 is a diagram for explaining switching of an analog gain according to a first example of the first embodiment.
  • FIG. 5 is a diagram for explaining switching of an analog gain according to a second example of the first embodiment.
  • FIG. 11 is a diagram illustrating an example of a connection configuration from a DC voltage generator to a column ADC in the solid-state imaging device according to the second embodiment.
  • FIG. 11 is a diagram for explaining switching of an analog gain according to the second embodiment.
  • FIG. 1 is a circuit diagram illustrating a schematic configuration example of a column ADC in the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a diagram illustrating an example of a connection configuration from a DC
  • FIG. 14 is a diagram illustrating an example of a connection configuration from a DC voltage generator to a column ADC in the solid-state imaging device according to the third embodiment.
  • FIG. 14 is a diagram for explaining switching of an analog gain according to a third embodiment.
  • FIG. 14 is a diagram illustrating a layout example of a solid-state imaging device according to a fourth embodiment.
  • FIG. 14 is a diagram illustrating a schematic configuration example of a solid-state imaging device according to a modification of the fourth embodiment.
  • FIG. 14 is a diagram illustrating a schematic configuration example of a solid-state imaging device according to a fifth embodiment.
  • FIG. 15 is a circuit diagram illustrating a schematic configuration example of a DC voltage generation circuit according to a first example of a sixth embodiment.
  • FIG. 21 is a circuit diagram illustrating a schematic configuration example of a DC voltage generation circuit according to a second example of the sixth embodiment.
  • FIG. 15 is a circuit diagram illustrating a schematic configuration example of a DC voltage generation circuit according to a third example of the sixth embodiment.
  • FIG. 15 is a circuit diagram illustrating a schematic configuration example of a DC voltage generation circuit according to a fourth example of the sixth embodiment.
  • 1 is a block diagram illustrating an example of a system configuration of an indirect TOF range image sensor to which the technology according to the present disclosure is applied.
  • 1 is a circuit diagram illustrating an example of a circuit configuration of a pixel in an indirect TOF range image sensor to which the technology according to the present disclosure is applied.
  • FIG. 1 is a circuit diagram illustrating a schematic configuration example of a column ADC in a CMOS solid-state imaging device (hereinafter, simply referred to as a solid-state imaging device) according to the present embodiment.
  • the column ADC 10 includes a comparator 11, a SAR logic circuit 12, a column I / F (interface) unit 13, a clock / control logic buffer 14, a switch group 15, a reference voltage generation circuit 16, and a DA (Digital). to Analog) conversion circuit 17.
  • Analog pixel signals are input to the column ADC 10 via vertical signal lines VSL0 to VSL8 connected to each unit pixel in a pixel array unit (not shown).
  • the clock / control logic buffer 14 converts, for example, a master clock input from the outside, generates a clock that is a reference for the operation of each unit in the column ADC 10, and outputs the generated clock to the comparator 11 and the SAR logic circuit 12. To enter.
  • the reference voltage generation circuit 16 is, for example, a voltage dividing circuit, and generates reference voltages VRT0 to VRT2, VRC, VRB0 to VRB2 having a plurality of voltage values by dividing a reference voltage V_G_REF input from the outside by resistance.
  • the DA conversion circuit 17 switches the connection of each switch in the switch group 172 based on the control from the SAR logic circuit 12 described later, and thereby the plurality of reference signals VRT0 to VRT2, VRC, The connection relationship between the wiring of each of VRB0 to VRB2 and each capacitor in the capacitor group 171 is controlled.
  • a reference voltage for successive approximation (hereinafter, referred to as an SAR reference voltage) appearing on the wiring 173 is input to the inverting input terminal of the comparator 11 according to the connection relationship.
  • the analog pixel signal is input to the non-inverting input terminal of the comparator 11 via the vertical signal line VSL connected to the unit pixel selected from the vertical signal lines VSL0 to VSL8.
  • the comparator 11 sequentially compares the pixel signal input to the non-inverting input terminal with the SAR reference voltage input to the inverting input terminal, and outputs the result to the SAR logic circuit 12.
  • the SAR logic circuit 12 registers the comparison result input from the comparator 11 as a bit value in a register (not shown), and controls the switch group 172 of the DA conversion circuit 17 based on the bit value registered in the register. To generate a control signal.
  • the switch group 15 includes a plurality of switches.
  • the switch group 15 applies a reset voltage V_R_VSL of the comparator 11 input from the outside to one of the vertical signal lines VSL0 to VSL8 based on a control signal input from the clock / control logic buffer 14. Selectively apply. Therefore, the reset voltage V_R_VSL is input to the inverting input terminal of the comparator 11 via the switch selected by the clock / control logic buffer 14.
  • the pixel data as the AD conversion result of the column ADC 10 is 8 bits (7th bit (MSB: Most Significant Bit) to 0th bit (LSB: Least Significant Bit)). The case will be described.
  • the column ADC 10 performs successive comparisons from the 7th bit, which is the most significant bit, to the 0th bit, which is the least significant bit (the -1st bit as necessary), of the pixel data that is the result of the AD conversion. Determine the value ('1' or '0').
  • the SAR logic circuit 12 sets the comparison target bit to be the seventh bit, sets “1” to the seventh bit of a register (not shown), and sets “0” to the other bits, that is, the sixth bit to the zeroth bit. I do. Then, a 13-bit control signal corresponding to the setting values of the seventh bit to the zeroth bit is input to the switch group 172 of the DA converter 17. As a result, the SAR reference voltage corresponding to the connection relationship of the switch group 172 appears on the wiring 173 of the DA conversion circuit 17, and the appearing SAR reference voltage is input to the inverting input terminal of the comparator 11.
  • an analog pixel signal is input to the non-inverting input terminal of the comparator 11 via any one of the vertical signal lines VSL0 to VSL8.
  • the comparator 11 compares the pixel signal input to the non-inverting input terminal with the SAR reference voltage input to the inverting input terminal to determine whether the voltage value of the pixel signal is equal to or higher than the SAR reference voltage. Then, the comparison result is output to the SAR logic circuit 12.
  • the SAR logic circuit 12 determines the bit value of the comparison target bit (seventh bit) to be ‘1’ and registers the value ‘1’ in the register.
  • the SAR logic circuit 12 determines that the bit value of the comparison target bit (the seventh bit) is “0”, and registers the value “0” in the register. I do.
  • the SAR logic circuit 12 performs the same operation for the sixth to zeroth bits, and the bit value of each bit is registered in the register of the SAR logic circuit 12.
  • the SAR logic circuit 12 converts the digital pixel signal including the registered bit values as an AD conversion result through the column I / F unit 13. Output.
  • the dynamic range of the SAR type column ADC 10 can be changed by changing the voltage value of the reference voltage VREF, whereby the analog gain of the column ADC 10 can be switched.
  • FIG. 2 is a diagram illustrating an example of a connection configuration from the DC voltage generator to the column ADC in the solid-state imaging device according to the present embodiment.
  • FIG. 2 illustrates a case where there are four column ADCs 10 (column ADCs 10A to 10D).
  • the DC voltage generator 20 outputs a plurality (four in this example) of reference voltages VREF0 to VREF3 having different voltage values.
  • the DC voltage generator 20 is connected to a plurality of voltage lines L1 to which reference voltages VREF0 to VREF3 are applied.
  • the plurality of voltage lines L1 are branched to wirings L10 to L13 provided for the column ADCs 10A to 10D and connected to any of the switches SW0 to SW3.
  • Each of the switches SW0 to SW3 is connected to one of the corresponding column ADCs 10A to 10D via one of the wirings L20 to L23.
  • the switches SW0 to SW3 switch the connection relationship based on the selection control signal CNTL output from the control circuit (not shown) to the control line L30.
  • the switching of each of the switches SW0 to SW3 may be independent for each of the switches SW0 to SW3, or may be for each group.
  • the selection control signal CNTL is configured by a bit number capable of expressing a number corresponding to the number of switches SW0 to SW3.
  • the selection control signal CNTL is composed of two bits.
  • the selection control signal CNTL is configured by the number of bits capable of expressing a number corresponding to the number of groups. For example, when the column ADC 10A and the column ADC 10C are in the same group and the column ADC 10B and the column ADC 10D are in the same group, that is, when the column ADCs 10A to 10D are grouped into two groups, the selection control signal CNTL is composed of one bit.
  • the reference voltages VREF0 to VREF3 of the voltage lines L1 connected via the respective switches SW0 to SW3 in the connected state and the respective lines L10 to L13 connected thereto are set as the reference voltages V_G_REF via the respective lines L20 to L23, and the respective column ADCs 10A. ⁇ 10D. Thereby, the voltage value of the reference voltage V_G_REF input to each of the column ADCs 10A to 10D is switched according to the connection state of each of the switches SW0 to SW3.
  • the DC voltage generator 20 outputs a plurality of reference voltages VREF0 to VREF3 having different voltage values, and converts the reference voltage V_G_REF supplied to each column ADC 10A to 10D from the switches SW0 to SW3 from the reference voltages VREF0 to VREF3. , Switching can be performed at high speed. Thereby, high-speed reading of pixel data from the pixel array unit becomes possible.
  • FIG. 3 is a diagram for describing a first example.
  • unit pixels to be read (hereinafter, referred to as read pixels) are four types of pixels: an R pixel, a Gr pixel, a Gb pixel, and a B pixel, generally, a Gr pixel and a Gb pixel
  • the voltage value of the pixel signal read from the R pixel and the B pixel is smaller than the voltage value of the pixel signal read from the pixel.
  • the dynamic range of the column ADC 10 connected to the R pixel and the B pixel is supplied to each column ADC 10 so as to be narrower than the dynamic range of the column ADC 10 connected to the Gr pixel and the Gb pixel.
  • the reference voltage V_G_REF is switched. Thereby, as shown in FIG. 3, the analog gain of the column ADC 10 connected to the R pixel and the B pixel can be made higher than the analog gain of the column ADC 10 connected to the Gr pixel and the Gb pixel. , Gr and Gb pixels, the dynamic range of each column ADC can be used effectively.
  • FIG. 4 is a diagram for explaining a second example.
  • a case where the analog gain is switched according to the exposure time of each readout pixel, that is, the length of the charge accumulation time is illustrated.
  • a readout pixel having a long charge accumulation time hereinafter, referred to as long storage
  • a readout pixel having a short charge accumulation time hereinafter, referred to as short storage
  • a charge accumulation time having an intermediate length hereinafter, referred to as medium storage
  • the reference voltage V_G_REF supplied to the ADC 10 is switched. Thereby, as shown in FIG. 4, it is possible to make the analog gain of the column ADC 10 connected to the long storage read pixel higher than the analog gain of the column ADC 10 connected to the middle storage read pixel.
  • the reference voltage supplied to each column ADC 10 is set such that the dynamic range of the column ADC connected to the intermediate storage read pixel is smaller than the dynamic range of the column ADC 10 connected to the short storage read pixel.
  • V_G_REF is switched. Thereby, as shown in FIG. 4, it is possible to make the analog gain of the column ADC 10 connected to the intermediate storage read pixel higher than the analog gain of the column ADC 10 connected to the short storage read pixel.
  • the dynamic range of each column ADC can be changed as in the first example. Can be used effectively.
  • the DC voltage generator 20 outputs a plurality of reference voltages VREF0 to VREF3 having different voltage values, and supplies the reference voltages supplied to the column ADCs 10A to 10D.
  • V_G_REF is switched from the reference voltages VREF0 to VREF3 using the switches SW0 to SW3.
  • FIG. 5 is a diagram illustrating an example of a connection configuration from the DC voltage generator to the column ADC in the solid-state imaging device according to the present embodiment. Note that FIG. 5 illustrates a case where there are four column ADCs 10 (column ADCs 10A to 10D), similarly to FIG.
  • an example of a connection configuration from the DC voltage generator 20 to the column ADC 10 in the solid-state imaging device according to the present embodiment is the same as the configuration described with reference to FIG. 2 in the first embodiment.
  • the control line L30 for controlling the switches SW0 to SW3 is divided into a plurality (two in this example) of control lines L31 and L32.
  • a selection control signal CNTL1 output from a control circuit (not shown) is input to the control line L31.
  • the selection control signal CNTL2 also output from the control circuit is input to the control line L32.
  • the switches SW1 and SW3 of the column ADCs 10B and 10D connected to the even-numbered vertical signal lines VSL are connected to the control line L31, and the odd-numbered columns are connected to the control line L32.
  • the switches SW0 and SW2 of the column ADCs 10A and 10C connected to the vertical signal line VSL are connected.
  • the column ADCs 10A to 10D are grouped into a group of the column ADCs 10B and 10D of the even-numbered columns and a group of the column ADCs 10A and 10C of the odd-numbered columns.
  • L31 and L32 are provided and controlled independently.
  • the voltage value of the reference voltage V_G_REF supplied to the column ADCs 10 belonging to each group can be switched for each system. This makes it possible to easily switch the analog gain of the column ADC 10 for each group.
  • FIG. 6 is a diagram for explaining a specific example of switching the analog gain according to the present embodiment.
  • the selection control signals CNTL1 and CNTL2 of each system are not switched for each column ADC 10 for each readout pixel, in other words, for each column ADC 10. It is possible to change the analog gain (illustrated as an even column and an odd column in the drawing) of the column ADC 10 belonging to each group (for example, an even column group and an odd column group). This makes it possible to easily switch the analog gain of the column ADC 10 for each group.
  • the column ADCs 10 are grouped into groups of even columns and odd columns has been exemplified, but the grouping of the column ADCs 10 is not limited to this.
  • the column ADC 10 connected to them is grouped into one group, or every three or more vertical signal lines VSL arranged in the row direction.
  • Various modifications are possible, such as grouping the column ADCs 10 connected to them into one group.
  • the 4Nth (N is an integer equal to or greater than 1) -th vertical column in the row direction the 4Nth (N is an integer equal to or greater than 1) -th vertical column in the row direction.
  • the column ADCs 10 connected to the signal line VSL and the 2N + 1th vertical signal line are grouped into the same group, and the column ADCs 10 connected to the 2N + 2nd vertical signal line VSL and the 2N + 3rd vertical signal line in the row direction. Grouped in the same group.
  • the column ADCs 10 connected to them are grouped into one group for every three vertical signal lines VSL arranged in the row direction, the 3N-th vertical signal line VSL in the row direction
  • One group is formed by the connected column ADCs 10
  • one group is formed by the column ADCs 10 connected to the 3N + 1st vertical signal lines VSL in the row direction, and is connected to the 3N + 2nd vertical signal lines VSL in the row direction.
  • One group is formed by the column ADC 10.
  • FIG. 7 is a diagram illustrating an example of a connection configuration from the DC voltage generator to the column ADC in the solid-state imaging device according to the present embodiment. Note that FIG. 7 illustrates a case where there are four column ADCs 10 (column ADCs 10A to 10D), as in FIG. 2 or FIG.
  • an example of a connection configuration from the DC voltage generator 21 to the column ADC 10 in the solid-state imaging device according to the present embodiment is similar to the configuration described with reference to FIG. 2 in the first embodiment.
  • the switches SW0 to SW3 are omitted.
  • the plurality of voltage lines L1 connected to the DC voltage generator 21 are replaced with one voltage line L2, and the lines L20 to L23 connected to the column ADCs 10A to 10D are branched from the voltage line L2.
  • the configuration is as follows.
  • the column ADCs 10A to 10D operate sequentially in a time-division manner.
  • the DC voltage generator 21 switches the output reference voltage VREF to one of the reference voltages VREF0 to VREF3 having different voltage values at the timing when the operating column ADCs 10A to 10D are switched.
  • FIG. 8 is a diagram for explaining a specific example of switching the analog gain according to the present embodiment. As shown in FIG. 8, in the present embodiment, the voltage value of the reference voltage VREF output from the DC voltage generator 21 is switched for each readout pixel or for each group of readout pixels.
  • the configuration for switching the voltage value of the reference voltage VREF in a time-sharing manner as in the present embodiment is limited to the case where the number of the voltage lines L2 connected to the DC voltage generator 21 is one as shown in FIG.
  • the present invention can be applied to a case where the number of voltage lines L1 connected to the DC voltage generator 20 is plural. That is, in the first or second embodiment, the DC voltage generator 20 may be configured to switch the voltage values of the reference voltages VREF0 to VREF3 supplied to each voltage line L1 in a time-division manner.
  • FIG. 9 is a diagram illustrating a layout example of the solid-state imaging device according to the present embodiment.
  • a pixel array unit 30 in which unit pixels 31 including a plurality of photoelectric conversion elements are regularly arranged in a two-dimensional matrix on a semiconductor substrate (eg, a silicon substrate).
  • a plurality of column ADCs 10 are arranged.
  • the plurality of column ADCs 10 are divided into two or more groups.
  • the grouping may be the same as the grouping of the column ADC 10 described in the second embodiment, for example.
  • the group is divided into a group P1 of the column ADCs 10 connected to the vertical signal lines VSL in the even columns and a group P2 of the column ADCs 10 connected to the vertical signal lines VSL in the odd columns.
  • one system voltage line L1 extends for each of the groups P1 and P2.
  • the column ADC 10 belonging to the group P1 is connected to the voltage line L1 to which the reference voltage VREF1 is applied
  • the column ADC 10 belonging to the group P2 is connected to the voltage line L1 to which the reference voltage VREF2 is applied.
  • the vertical signal line VSL connected to the unit pixel 31 of each column extends.
  • the groups P1 and P2 are arranged in a plurality of stages on the side where the vertical signal lines VSL extend with respect to the pixel array unit 30.
  • the groups P1 of the column ADCs 10 connected to the vertical signal lines VSL in the even columns are linearly arranged in the first row near the pixel array unit 30, and are connected to the vertical signal lines VSL in the odd columns.
  • the group P2 of the column ADC 10 thus arranged is linearly arranged in the second stage, which is the latter stage of the group P1.
  • the column ADC 10 is divided into a plurality of stages in the pixel array section 30 in each group (also referred to as each system) and arranged linearly, and the column ADCs 10 in each stage are connected to the common voltage line L1. By doing so, it is possible to simplify the connection configuration from the DC voltage generator 20/21 to the column ADC 10, the control of the DC voltage generator 20/21 switching the reference voltage VREF, and the like.
  • FIG. 10 is a diagram illustrating a layout example of a solid-state imaging device according to a modification example of the present embodiment.
  • the column ADC 10 is arranged on one side of the pixel array unit 30 in a plurality of stages for each system.
  • the groups P1 and P2 are arranged at positions sandwiching the pixel array unit 30.
  • Vertical signal lines VSL connected to the unit pixels 31 in each column extend from two sides of the pixel array unit 30 where the groups P1 and P2 are arranged.
  • FIG. 10 is a diagram illustrating a layout example of a solid-state imaging device according to a modification example of the present embodiment.
  • the column ADC 10 is arranged on one side of the pixel array unit 30 in a plurality of stages for each system.
  • the groups P1 and P2 are arranged at positions sandwiching the pixel array unit 30.
  • Vertical signal lines VSL connected to the unit pixels 31 in each column extend from two sides of the pixel array unit 30 where the groups P1 and P2 are arranged.
  • the vertical signal line VSL connected to the unit pixels 31 in the even columns extends from the lower side in the drawing and is connected to each column ADC 10 in the group P1, and is connected to the unit pixels 31 in the odd columns.
  • the vertical signal line VSL extended from the upper side in the drawing is connected to each column ADC 10 of the group P2.
  • the layout in which the pixel array unit 30 is sandwiched between the column ADCs 10 of the respective systems can also be employed in the same manner as in the layout example shown in FIG. It is possible to simplify the control and the like for the voltage generator 20/21 to switch the reference voltage VREF.
  • a solid-state imaging device according to a fifth embodiment and an electronic apparatus including the same will be described in detail with reference to the drawings.
  • a solid-state imaging device having the configuration according to the above-described embodiment will be described with a specific example.
  • a solid-state imaging device based on the second embodiment is exemplified, but the present invention is not limited to this, and another embodiment may be used as a base.
  • FIG. 11 is a diagram illustrating a schematic configuration example of the solid-state imaging device according to the present embodiment.
  • the solid-state imaging device 1 includes a pixel array unit 30 in which unit pixels 31 are regularly arranged in a two-dimensional matrix, and a peripheral circuit unit.
  • the unit pixel 31 includes a photoelectric conversion element (for example, a photodiode) and a plurality of pixel transistors (for example, a MOS transistor).
  • the plurality of pixel transistors can be composed of three transistors, for example, a transfer transistor, a reset transistor, and an amplification transistor. Further, a selection transistor can be added to be configured with four transistors. Since the equivalent circuit of each unit pixel 31 may be the same as a general one, a detailed description is omitted here.
  • the unit pixel 31 may have a shared pixel structure.
  • the pixel sharing structure includes a plurality of photodiodes, a plurality of transfer transistors, one shared floating diffusion, and one other shared pixel transistor.
  • the peripheral circuit section includes the column ADC 10 and the DC voltage generator 20/21 in the above-described embodiment.
  • the column ADC 10 is provided, for example, for each vertical signal line VSL connected to one or more unit pixels 31 arranged in the column direction in the pixel array unit 30. However, in the case of a pixel sharing structure, one column ADC 10 is provided for a plurality of vertical signal lines VSL.
  • the peripheral circuit section may include a vertical drive circuit 40, a horizontal drive circuit (not shown), an output circuit, a control circuit, and the like.
  • the control circuit receives an input clock, data instructing an operation mode and the like, and outputs data such as internal information of the solid-state imaging device 1. Specifically, the control circuit generates a clock signal and a control signal that are used as references for the operations of the vertical drive circuit 40, each column ADC 10, and the horizontal drive circuit based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock. Then, the control circuit inputs these signals to the vertical drive circuit 40, each column ADC 10, and the horizontal drive circuit.
  • the vertical drive circuit 40 is formed of, for example, a shift register, selects a pixel drive line, supplies a pulse for driving the unit pixel 31 to the selected pixel drive line, and drives the unit pixel 31 in a row unit. Specifically, the vertical drive circuit 40 selectively scans each unit pixel 31 of the pixel array unit 30 sequentially in the vertical direction on a row-by-row basis, and according to the amount of light received by the photoelectric conversion element of each unit pixel 31 through the vertical signal line VSL. A pixel signal based on the generated signal charge is supplied to each column ADC 10.
  • Each column ADC 10 performs, in addition to AD conversion processing for converting an analog pixel signal output from one row of unit pixels 31 into a digital pixel signal, a CDS (CDS) for removing fixed pattern noise unique to the unit pixel 31. Correlated ⁇ Double ⁇ Sampling) or signal amplification may be performed.
  • a horizontal selection switch (not shown) is provided connected to a horizontal signal line (not shown).
  • the horizontal drive circuit is configured by, for example, a shift register, and sequentially outputs horizontal scanning pulses to sequentially select each of the column ADCs 10 and output a pixel signal from each of the column ADCs 10 to a horizontal signal line.
  • the output circuit performs signal processing on signals sequentially supplied from each of the column ADCs 10 through the horizontal signal lines, and outputs the processed signals.
  • the output circuit may perform only buffering, for example, or may perform black level adjustment, column variation correction, various digital signal processing, and the like.
  • the switches SWa to SWz for switching the reference voltages VREF0 to VREF3 supplied to the respective column ADCs 10, that is, the values of the selection control signals CNTL1 and CNTL2 are switched in synchronization with the operation of the vertical drive circuit 40, for example. .
  • the switches SWa to SWz are turned on / off, that is, the values of the selection control signals CNTL1 and CNTL2 are switched in synchronization with the timing of switching the vertical signal line VSL selected by the vertical drive circuit 40.
  • the embodiment described above can be realized by switching the reference voltages VREF0 to VREF3 supplied to the column ADC 10 in synchronization with the operation of the vertical drive circuit 40.
  • FIG. 12 is a circuit diagram illustrating a schematic configuration example of a DC voltage generation circuit according to a first example.
  • the DC voltage generator 51 according to the first example has a configuration of a voltage dividing circuit in which a plurality of resistance elements R1 to R5 are connected in series between a power supply voltage VDD and a ground GND.
  • a plurality of reference voltages VREF0 to VREF3 having different voltage values are taken out from connection portions of the respective resistance elements R1 to R5.
  • FIG. 13 is a circuit diagram illustrating a schematic configuration example of a DC voltage generation circuit according to a second example.
  • the DC voltage generator 52 according to the second example has a configuration similar to that of the DC voltage generator 51 according to the first example, and includes a power supply voltage VDD and a plurality of resistance elements R1 to R5.
  • NMOS transistors T1 are connected in series.
  • the drain of the NMOS transistor T1 is connected to, for example, the power supply voltage VDD, and the source is connected to the resistance element R1.
  • a separately generated reference voltage VREF_IN is input to the gate of the NMOS transistor T1.
  • the constant of the NMOS transistor T1 or the voltage value of the reference voltage VREF input to the gate of the NMOS transistor T1 can be reduced.
  • the voltage it is possible to change the voltage values of the reference voltages VREF0 to VREF3 extracted from the connection portions of the resistance elements R1 to R5.
  • Other configurations may be the same as those of the DC voltage generator 51 according to the first example.
  • FIG. 14 is a circuit diagram illustrating a schematic configuration example of a DC voltage generation circuit according to a third example.
  • a DC voltage generator 53 according to the third example has a configuration similar to that of the DC voltage generator 52 according to the second example, and a feedback circuit including a comparator C1 is provided at the gate input stage of the NMOS transistor T1.
  • a circuit provided with the circuit For example, a separately generated reference voltage VREF_IN is input to the non-inverting input stage of the comparator C1.
  • the source of the NMOS transistor T1 is connected to the inverting input terminal of the comparator C1.
  • FIG. 15 is a circuit diagram illustrating a schematic configuration example of a DC voltage generation circuit according to a fourth example.
  • the DC voltage generator 54 according to the fourth example has a configuration similar to that of the DC voltage generator 53 according to the third example, and includes reference voltages VREF0 to VREF3 from the connection portions of the resistance elements R1 to R5. Is provided with a buffer circuit composed of any one of the comparators B0 to B3 for each of the wirings for extracting.
  • the connection portions of the resistance elements R1 to R5 are connected to the non-inverting input terminals of the comparators B0 to B3, respectively.
  • the output of each of the comparators B0 to B3 is fed back to the inverting input terminal of each of the comparators B0 to B3.
  • the output impedance of each of the reference voltages VREF0 to VREF3 can be reduced by providing a configuration in which the buffer circuit is provided for each of the wirings for extracting the reference voltages VREF0 to VREF3 from the connection portions of the resistance elements R1 to R5. Becomes This makes it possible to reduce noise and kickback when the switches SW0 to SW3 (switches SWa to SWz in FIG. 11) are switched in the above-described embodiment.
  • the other configuration may be the same as the DC voltage generator 53 according to the third example.
  • An indirect TOF range image sensor is a sensor that measures the distance to an object by measuring light flight time based on detection of a phase difference of the reflected light that is emitted from a light source and reflected from the object. It is.
  • FIG. 16 is a block diagram illustrating an example of a system configuration of the indirect TOF range image sensor to which the technology according to the present disclosure is applied.
  • the indirect TOF range image sensor 10000 has a stacked structure including a sensor chip 10001 and a circuit chip 10002 stacked on the sensor chip 10001.
  • the sensor chip 10001 and the circuit chip 10002 are electrically connected to each other through a connection portion (not shown) such as a via (VIA) or a Cu—Cu connection.
  • a connection portion such as a via (VIA) or a Cu—Cu connection.
  • FIG. 16 illustrates a state in which the wiring of the sensor chip 10001 and the wiring of the circuit chip 10002 are electrically connected via the above-described connection portion.
  • a pixel array portion 10020 is formed over the sensor chip 10001.
  • the pixel array unit 10020 includes a plurality of pixels 10230 arranged on a sensor chip 10001 in a two-dimensional grid pattern in a matrix (array).
  • each of the pixels 10230 receives infrared light, performs photoelectric conversion, and outputs an analog pixel signal.
  • two vertical signal lines VSL 1 and VSL 2 are wired for each pixel column. Assuming that the number of pixel columns in the pixel array unit 10020 is M (M is an integer), a total of 2 ⁇ M vertical signal lines VSL are wired in the pixel array unit 10020.
  • Each of the plurality of pixels 10230 has two taps A and B (the details thereof will be described later).
  • Two vertical signal lines VSL 1, of the VSL 2, the vertical signal line VSL 1 are output pixel signal AIN P1 based on the electric charge of the tap A pixel 10230 of the corresponding pixel row, to the vertical signal line VSL 2
  • the pixel signals AIN P1 and AIN P2 will be described later.
  • a vertical drive circuit 10010 drives each pixel 10230 of the pixel array unit 10020 in a unit of a pixel row, and outputs pixel signals AIN P1 and AIN P2 .
  • the pixel signals AIN P1 and AIN P2 output from the pixels 10230 in the selected row are supplied to the column signal processing unit 10040 through the vertical signal lines VSL 1 and VSL 2 .
  • the column signal processing unit 10040 has, for example, a plurality of ADCs (corresponding to the above-described column ADC 10) provided for each pixel column, corresponding to the pixel columns of the pixel array unit 10020.
  • Each ADC performs an AD conversion process on the pixel signals AIN P1 and AIN P2 supplied through the vertical signal lines VSL 1 and VSL 2 , and outputs the result to the output circuit unit 10060.
  • the output circuit unit 10060 performs a CDS process or the like on the digitized pixel signals AIN P1 and AIN P2 output from the column signal processing unit 10040, and outputs the signals to the outside of the circuit chip 10002.
  • the timing control unit 10050 generates various timing signals, clock signals, control signals, and the like, and drives the vertical drive circuit 10010, the column signal processing unit 10040, the output circuit unit 10060, and the like based on these signals. Perform control.
  • FIG. 17 is a circuit diagram illustrating an example of a circuit configuration of a pixel in the indirect TOF range image sensor to which the technology according to the present disclosure is applied.
  • the pixel 10230 has, for example, a photodiode 10231 as a photoelectric conversion unit.
  • the pixel 10230 includes, in addition to the photodiode 10231, an overflow transistor 10242, two transfer transistors 10232 and 10237, two reset transistors 10233 and 10238, two floating diffusion layers 10234 and 10239, two amplification transistors 10235 and 10240, and It has a configuration having two select transistors 10236 and 10241.
  • the two floating diffusion layers 10234 and 10239 correspond to taps A and B shown in FIG.
  • the photodiode 10231 photoelectrically converts the received light to generate electric charge.
  • the photodiode 10231 can have a back-illuminated pixel structure.
  • the back-illuminated structure is as described in the pixel structure of the CMOS image sensor.
  • the present invention is not limited to the back-illuminated structure, but may be a front-illuminated structure for taking in light emitted from the front surface side of the substrate.
  • the overflow transistor 10242 is connected between the cathode electrode of the photodiode 10231 and the power supply line of the power supply voltage VDD, and has a function of resetting the photodiode 10231. Specifically, the overflow transistor 10242 becomes conductive in response to the overflow gate signal OFG supplied from the vertical drive circuit 10010, and sequentially discharges the charge of the photodiode 10231 to the power supply line.
  • the two transfer transistors 10232 and 10237 are connected between the cathode electrode of the photodiode 10231 and each of the two floating diffusion layers 10234 and 10239.
  • the transfer transistors 10232 and 10237 are turned on in response to the transfer signal TRG supplied from the vertical drive circuit 10010, so that the charges generated by the photodiodes 10231 are sequentially transferred to the floating diffusion layers 10234 and 10239, respectively. Transfer to
  • the floating diffusion layers 10234 and 10239 corresponding to the taps A and B accumulate the charges transferred from the photodiodes 10231, convert the charges into voltage signals having voltage values corresponding to the charge amounts, and convert the pixel signals AIN P1 and AIN P2 . Generate.
  • the two reset transistors 10233 and 10238 are connected between each of the two floating diffusion layers 10234 and 10239 and the power supply line of the power supply voltage VDD. Then, the reset transistors 10233 and 10238 are turned on in response to the reset signal RST supplied from the vertical drive circuit 10010, thereby extracting charges from the floating diffusion layers 10234 and 10239 and initializing the charge amounts. I do.
  • the two amplifying transistors 10235 and 10240 are connected between the power supply line of the power supply voltage VDD and the two select transistors 10236 and 10241, respectively, and are voltage signals that have been charge-voltage converted by the floating diffusion layers 10234 and 10239, respectively. Are amplified respectively.
  • the two selection transistors 10236 and 10241 are connected between each of the two amplification transistors 10235 and 10240 and each of the vertical signal lines VSL 1 and VSL 2 . Then, the selection transistors 10236 and 10241 are turned on in response to the selection signal SEL supplied from the vertical drive circuit 10010, so that the voltage signals amplified by the amplification transistors 10235 and 10240 are respectively converted into the pixel signals AIN P1 and AIN P1 . AIN P2 is output to the two vertical signal lines VSL 1 and VSL 2 .
  • the two vertical signal lines VSL 1 and VSL 2 are connected to the input terminal of one ADC in the column signal processing unit 10040 for each pixel column, and the pixel signal AIN P1 output from the pixel 10230 for each pixel column. , AIN P2 to the ADC.
  • circuit configuration of the pixel 10230 is not limited to the circuit configuration illustrated in FIG. 17 as long as it can generate the pixel signals AIN P1 and AIN P2 by photoelectric conversion.
  • the technology according to the present disclosure can be applied to each ADC provided in the column signal processing unit 10040. That is, the successive approximation type column ADC 10 according to the first to sixth embodiments can be used as each ADC of the column signal processing unit 10040.
  • a converter connected to a vertical signal line extending from the pixel array unit, A voltage generator connected to a plurality of voltage lines and outputting a reference voltage having a different voltage value to each of the plurality of voltage lines; Wiring for connecting the converter and the plurality of voltage lines; A switch provided on the wiring, for switching a voltage line connected to the converter to any one of the plurality of voltage lines;
  • a solid-state imaging device comprising: (2) The solid-state imaging device according to (1), wherein the converter is a successive approximation type analog-digital converter.
  • a control line connected to the switch and controlling a connection state of the switch; A plurality of said transducers; A plurality of wires each connected to any of the plurality of converters, A plurality of switches each provided on any of the plurality of wirings, Further comprising
  • the plurality of converters are grouped into a plurality of groups each including one or more converters,
  • the control line includes a first control line commonly connected to a switch provided on the wiring of each of the one or more converters belonging to a first group of the plurality of groups; (1) or (2) including a second control line commonly connected to the switch provided on the wiring of each of the one or more converters belonging to another second group of the group.
  • a control line connected to the switch and controlling a connection state of the switch; A plurality of said transducers; A plurality of wires each connected to any of the plurality of converters, A plurality of switches each provided on any of the plurality of wirings, Further comprising
  • the plurality of converters are grouped into a plurality of groups each including one or more converters, A first voltage line of the plurality of voltage lines is common to the one or more converters belonging to a first group of the plurality of groups via the wiring of the one or more converters. Connected to The other second voltage line of the plurality of voltage lines is connected to the one or more converters belonging to another second group of the plurality of groups by the wiring of the one or more converters.
  • the solid-state imaging device according to the above (1) or (2), which is commonly connected via a device.
  • a plurality of the vertical signal lines arranged in a row direction extend from the pixel array portion,
  • the plurality of groups include a first group including the one or more converters connected to even-numbered vertical signal lines of the plurality of vertical signal lines, and an odd-numbered group of the plurality of vertical signal lines. And a second group including the one or more converters connected to a vertical signal line.
  • the solid-state imaging device according to (3) or (4).
  • a plurality of the vertical signal lines arranged in a row direction extend from the pixel array portion, The plurality of converters are grouped such that the one or more converters connected to the vertical signal lines are grouped for every two or more vertical signal lines adjacent in the row direction.
  • a plurality of the vertical signal lines arranged in a row direction extend from the pixel array portion, The plurality of converters are grouped such that the one or more converters connected to the vertical signal lines are grouped for every three or more vertical signal lines arranged in the row direction.
  • the solid-state imaging device according to any one of (3) to (7), wherein the plurality of converters are arranged in multiple stages for each group on one side of the pixel array unit.
  • the one or more converters belonging to one of the plurality of groups are arranged on a first side with respect to the pixel array unit, and belong to another one of the plurality of groups.
  • the voltage generator is a voltage dividing circuit in which a plurality of resistance elements are connected in series between a power supply voltage and a ground, The solid-state imaging device according to any one of (1) to (9), wherein the reference voltages having different voltage values are output from a connection portion of the plurality of resistance elements.
  • the voltage generator further includes a transistor connected in series between the power supply voltage and the resistance element.
  • the voltage generator further includes a feedback circuit provided at a gate of the transistor.
  • the voltage generator further includes a buffer circuit provided on each of wirings extending from each of the connection portions of the plurality of resistance elements.
  • a converter connected to a vertical signal line extending from a pixel array unit, a voltage generator connected to a plurality of voltage lines, and outputting a reference voltage having a different voltage value to each of the plurality of voltage lines, and the converter
  • a solid-state imaging device comprising: a wire connecting the plurality of voltage lines to the voltage line; and a switch provided on the wire, for switching a voltage line connected to the converter to any one of the plurality of voltage lines.

Landscapes

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Abstract

面積の増大や消費電力の増加を抑制しつつカラム毎にアナログゲインを変化させる。実施形態に係る固体撮像装置（１，１Ａ）は、画素アレイ部（３０）から延出する垂直信号線（ＶＳＬ）に接続された変換器（１０Ａ～１０Ｄ）と、複数の電圧線に接続され、前記複数の電圧線それぞれに異なる電圧値の参照電圧を出力する電圧生成器（２０）と、前記変換器と前記複数の電圧線とを接続する配線（Ｌ１０～Ｌ３１，Ｌ２０～Ｌ２３）と、前記配線に設けられ、前記変換器が接続する電圧線を前記複数の電圧線のうちの何れかに切り替えるスイッチ（ＳＷ０～ＳＷ３）とを備える。

Description

固体撮像装置及び電子機器
　本開示は、固体撮像装置及び電子機器に関する。
　近年、ＣＣＤ（Charge　Coupled　Device）型の固体撮像装置に代わるイメージセンサとして、ＣＭＯＳ（Complementary　Metal-oxide　Semiconductor）型の固体撮像装置（以下、ＣＭＯＳイメージセンサ又はＣＭＯＳ型固体撮像装置とも称する）が注目を集めている。
　ＣＭＯＳ型固体撮像装置用のアナログ－デジタル変換器（Analog　to　Digital　Converter：以下、ＡＤＣという）には、パイプライン型とカラム型とが存在する。また、カラム型のＡＤＣ（以下、カラムＡＤＣという）には、ランプ状の参照信号を用いるシングルスロープ積分型と、ビットごとに参照電圧を切り替える逐次比較（Successive　Approximation　Register：以下、ＳＡＲという）型とが存在する。ＳＡＲ型のカラムＡＤＣは、シングルスロープ積分型のカラムＡＤＣに比べ、ＡＤ変換期間を飛躍的に短縮できるというメリットを有する。
特開２００８－１４１６０９号公報 国際公開第２０１６／０２７６８３号
　従来、固体撮像装置のダイナミックレンジを広げるため、例えば、色毎や蓄積時間の異なる単位画素毎にカラムＡＤＣのアナログゲインを変化させる場合がある。しかしながら、シングルスロープ積分型のカラムＡＤＣの場合、ランプ状の参照信号の傾きを変える必要が生じる。そのため、シングルスロープ積分型のカラムＡＤＣにおいてカラムＡＤＣ毎に参照信号の傾きを変えようとすると、傾きの異なる複数の参照信号を生成する必要が生じ、参照信号を生成する回路の規模が増大したり、消費電力が増加したりなどの問題が発生する。
　そこで本開示では、面積の増大や消費電力の増加を抑制しつつ、カラムＡＤＣ毎にアナログゲインを変化させることが可能な固体撮像装置及び電子機器を提案する。
　上記の課題を解決するために、本開示に係る一形態の固体撮像装置は、画素アレイ部から延出する垂直信号線に接続された変換器と、複数の電圧線に接続され、前記複数の電圧線それぞれに異なる電圧値の参照電圧を出力する電圧生成器と、前記変換器と前記複数の電圧線とを接続する配線と、前記配線に設けられ、前記変換器が接続する電圧線を前記複数の電圧線のうちの何れかに切り替えるスイッチとを備える。
（作用）本開示に係る一形態の固体撮像装置によれば、電圧生成器が電圧値の異なる複数の参照電圧を出力し、変換器に供給される参照電圧がスイッチを用いて切り替えられる。そのような構成とすることで、参照電圧の電圧値毎に電圧生成器を設ける必要が無くなるため、面積の増大や消費電力の増加を抑制しつつ、変換器毎にアナログゲインを変化させることが可能となる。それにより、各変換器のダイナミックレンジを有効に使用することが可能となる。
　本開示によれば、面積の増大や消費電力の増加を抑制しつつ、カラムＡＤＣ毎にアナログゲインを変化させることが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載された何れかの効果であってもよい。
第１の実施形態に係る固体撮像素子におけるカラムＡＤＣの概略構成例を示す回路図である。 第１の実施形態に係る固体撮像装置におけるＤＣ電圧生成器からカラムＡＤＣまでの接続構成の例を示す図である。 第１の実施形態の第１例に係るアナログゲインの切替えを説明するための図である。 第１の実施形態の第２例に係るアナログゲインの切替えを説明するための図である。 第２の実施形態に係る固体撮像装置におけるＤＣ電圧生成器からカラムＡＤＣまでの接続構成の例を示す図である。 第２の実施形態に係るアナログゲインの切替えを説明するための図である。 第３の実施形態に係る固体撮像装置におけるＤＣ電圧生成器からカラムＡＤＣまでの接続構成の例を示す図である。 第３の実施形態に係るアナログゲインの切替えを説明するための図である。 第４の実施形態に係る固体撮像装置のレイアウト例を示す図である。 第４の実施形態の変形例に係る固体撮像装置の概略構成例を示す図である。 第５の実施形態に係る固体撮像装置の概略構成例を示す図である。 第６の実施形態の第１例に係るＤＣ電圧生成回路の概略構成例を示す回路図である。 第６の実施形態の第２例に係るＤＣ電圧生成回路の概略構成例を示す回路図である。 第６の実施形態の第３例に係るＤＣ電圧生成回路の概略構成例を示す回路図である。 第６の実施形態の第４例に係るＤＣ電圧生成回路の概略構成例を示す回路図である。 本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。 本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサにおける画素の回路構成の一例を示す回路図である。
　以下に、本開示の一実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
　また、以下に示す項目順序に従って本開示を説明する。
　　１．　第１の実施形態
　　　１．１　カラムＡＤＣの構成
　　　１．２　カラムＡＤＣの概略動作
　　　１．３　アナログゲインを切り替える構成の例
　　　１．４　アナログゲインを切り替える具体例
　　　　１．４．１　第１例
　　　　１．４．２　第２例
　　　１．５　作用・効果
　　２．　第２の実施形態
　　　２．１　アナログゲインを切り替える構成の例
　　　２．２　アナログゲインを切り替える具体例
　　　２．３　グループ分けについて
　　３．　第３の実施形態
　　　３．１　アナログゲインを切り替える構成の例
　　　３．２　アナログゲインを切り替える具体例
　　４．　第４の実施形態
　　　４．１　変形例
　　５．　第５の実施形態
　　６．　第６の実施形態
　　　６．１　第１例
　　　６．２　第２例
　　　６．３　第３例
　　　６．４　第４例
　　７．　間接ＴＯＦ方式距離画像センサへの適用
　　　７．１　システム構成例
　　　７．２　画素の回路構成例
　１．　第１の実施形態
　まず、第１の実施形態に係る固体撮像装置及びそれを備えた電子機器について、図面を参照して詳細に説明する。
　１．１　カラムＡＤＣの構成
　図１は、本実施形態に係るＣＭＯＳ型固体撮像素子（以下、単に固体撮像装置という）におけるカラムＡＤＣの概略構成例を示す回路図である。図１に示すように、カラムＡＤＣ１０は、比較器１１、ＳＡＲロジック回路１２、カラムＩ／Ｆ（インタフェース）部１３、クロック／制御ロジックバッファ１４、スイッチ群１５、参照電圧生成回路１６及びＤＡ（Digital　to　Analog）変換回路１７を備える。このカラムＡＤＣ１０には、不図示の画素アレイ部における各単位画素に接続された垂直信号線ＶＳＬ０～ＶＳＬ８を介してアナログの画素信号が入力される。
　クロック／制御ロジックバッファ１４は、例えば、外部から入力されたマスタークロックを変換して、カラムＡＤＣ１０内の各部の動作の基準となるクロックを生成し、生成したクロックを比較器１１及びＳＡＲロジック回路１２に入力する。
　参照電圧生成回路１６は、例えば、分圧回路であり、外部から入力された参照電圧Ｖ＿Ｇ＿ＲＥＦを抵抗分割することで、複数の電圧値の参照電圧ＶＲＴ０～ＶＲＴ２、ＶＲＣ、ＶＲＢ０～ＶＲＢ２を生成する。
　ＤＡ変換回路１７は、後述するＳＡＲロジック回路１２からの制御に基づいてスイッチ群１７２中の各スイッチの接続を切り替えることで、参照電圧生成回路１６が生成した複数の参照信号ＶＲＴ０～ＶＲＴ２、ＶＲＣ、ＶＲＢ０～ＶＲＢ２それぞれの配線と、キャパシタ群１７１中の各キャパシタとの接続関係を制御する。その接続関係に応じて、配線１７３に出現した逐次比較用の参照電圧（以下、ＳＡＲ参照電圧という）は、比較器１１の反転入力端子に入力される。
　比較器１１の非反転入力端子には、垂直信号線ＶＳＬ０～ＶＳＬ８のうち選択された単位画素に接続された垂直信号線ＶＳＬを介してアナログの画素信号が入力される。比較器１１は、非反転入力端子に入力された画素信号と反転入力端子に入力されたＳＡＲ参照電圧とを逐次比較し、その結果をＳＡＲロジック回路１２へ出力する。
　ＳＡＲロジック回路１２は、比較器１１から入力された比較結果をビット値として不図示のレジスタに登録すると共に、レジスタに登録されているビット値に基づいて、ＤＡ変換回路１７のスイッチ群１７２を制御する制御信号を生成する。
　スイッチ群１５は、複数のスイッチからなり、クロック／制御ロジックバッファ１４から入力された制御信号に基づいて、外部から入力された比較器１１のリセット電圧Ｖ＿Ｒ＿ＶＳＬを垂直信号線ＶＳＬ０～ＶＳＬ８のいずれかに選択的に印加する。したがって、比較器１１の反転入力端子には、クロック／制御ロジックバッファ１４が選択したスイッチを介してリセット電圧Ｖ＿Ｒ＿ＶＳＬが入力される。
　１．２　カラムＡＤＣの概略動作
　つづいて、カラムＡＤＣ１０の概要動作について説明する。なお、以下では、説明の簡略化のため、カラムＡＤＣ１０のＡＤ変換結果である画素データが８ビット（第７ビット（ＭＳＢ：Most　Significant　Bit）～第０ビット（ＬＳＢ：Least　Significant　Bit））である場合について説明する。
　カラムＡＤＣ１０は、ＡＤ変換結果となる画素データの最上位ビットである第７ビットから最下位ビットである第０ビット（必要に応じて第－１ビット）まで逐次比較を行うことにより、全ビットの値（‘１’又は‘０’）を決定する。
　まず、ＳＡＲロジック回路１２は、比較対象ビットを第７ビットとし、図示しないレジスタの第７ビットに‘１’をセットし、他のビットである第６ビット～第０ビットに‘０’をセットする。そして、第７ビット～第０ビットの設定値に対応する１３ビットの制御信号をＤＡ変換回路１７のスイッチ群１７２に入力する。それにより、ＤＡ変換回路１７の配線１７３に、スイッチ群１７２の接続関係に応じたＳＡＲ参照電圧が出現し、出現したＳＡＲ参照電圧が比較器１１の反転入力端子に入力される。
　一方、比較器１１の非反転入力端子には、垂直信号線ＶＳＬ０～ＶＳＬ８のうちの何れかを介してアナログの画素信号が入力される。比較器１１は、非反転入力端子に入力された画素信号と、反転入力端子に入力されたＳＡＲ参照電圧とを比較して、画素信号の電圧値がＳＡＲ参照電圧以上であるか否かを判定し、その比較結果をＳＡＲロジック回路１２に出力する。
　ＳＡＲロジック回路１２は、画素信号の電圧値がＳＡＲ参照電圧以上である場合、比較対象ビット（第７ビット）のビット値を‘１’と判定し、その値‘１’をレジスタに登録する。一方、ＳＡＲロジック回路１２は、画素信号の電圧値がＳＡＲ参照電圧未満である場合、比較対象ビット（第７ビット）のビット値を‘０’と判定し、その値‘０’をレジスタに登録する。
　以下、ＳＡＲロジック回路１２が第６ビット～第０ビットまでに対して同様の動作を実行することで、ＳＡＲロジック回路１２のレジスタには、各ビットのビット値が登録される。
　このように、全ビットのビット値がレジスタに登録されると、ＳＡＲロジック回路１２は、カラムＩ／Ｆ部１３を介して、登録されているビット値よりなるデジタルの画素信号をＡＤ変換結果として出力する。
　１．３　アナログゲインを切り替える構成の例
　つづいて、カラムＡＤＣ１０毎にアナログゲインを切り替えるための構成の例について、以下に図面を参照して詳細に説明する。
　ＳＡＲ型のカラムＡＤＣ１０は、参照電圧ＶＲＥＦの電圧値を変えることで、そのダイナミックレンジを変え、それにより、カラムＡＤＣ１０のアナログゲインを切り替えることが可能である。
　図２は、本実施形態に係る固体撮像装置におけるＤＣ電圧生成器からカラムＡＤＣまでの接続構成の例を示す図である。なお、図２では、カラムＡＤＣ１０が４つ（カラムＡＤＣ１０Ａ～１０Ｄ）である場合を例示する。
　図２に示すように、本実施形態に係るＤＣ電圧生成器２０は、互いに電圧値が異なる複数（本例では、４つ）の参照電圧ＶＲＥＦ０～ＶＲＥＦ３を出力する。ＤＣ電圧生成器２０には、参照電圧ＶＲＥＦ０～ＶＲＥＦ３それぞれが印加される複数の電圧線Ｌ１が接続されている。
　複数の電圧線Ｌ１は、カラムＡＤＣ１０Ａ～１０Ｄ毎に設けられた配線Ｌ１０～Ｌ１３に分岐されて、スイッチＳＷ０～ＳＷ３の何れかに接続されている。また、各スイッチＳＷ０～ＳＷ３は、配線Ｌ２０～Ｌ２３の何れかを介して、対応するカラムＡＤＣ１０Ａ～１０Ｄの何れかに接続される。
　スイッチＳＷ０～ＳＷ３は、不図示の制御回路から制御線Ｌ３０に出力された選択制御信号ＣＮＴＬに基づいて、その接続関係を切り替える。それぞれのスイッチＳＷ０～ＳＷ３の切り替えは、個々のスイッチＳＷ０～ＳＷ３で独立であってもよいし、グループ毎であってもよい。例えば、個々のスイッチＳＷ０～ＳＷ３で独立に切り替える場合、選択制御信号ＣＮＴＬは、スイッチＳＷ０～ＳＷ３の個数に相当する数を表現できるビット数で構成される。例えば、カラムＡＤＣ１０Ａ～１０Ｄが４つであってスイッチＳＷ０～ＳＷ３が４つである場合、選択制御信号ＣＮＴＬは、２ビットで構成される。一方、グループ毎に切り替える場合、選択制御信号ＣＮＴＬは、グループの個数に相当する数を表現できるビット数で構成される。例えば、カラムＡＤＣ１０ＡとカラムＡＤＣ１０Ｃとが同一グループとされ、カラムＡＤＣ１０ＢとカラムＡＤＣ１０Ｄとが同一グループとされている場合、すなわち、カラムＡＤＣ１０Ａ～１０Ｄが２つのグループにグループ分けされている場合、選択制御信号ＣＮＴＬは、１ビットで構成される。
　接続状態の各スイッチＳＷ０～ＳＷ３及びそれに接続された各配線Ｌ１０～Ｌ１３を介して接続された電圧線Ｌ１の参照電圧ＶＲＥＦ０～ＶＲＥＦ３は、それぞれ配線Ｌ２０～Ｌ２３を介して参照電圧Ｖ＿Ｇ＿ＲＥＦとして各カラムＡＤＣ１０Ａ～１０Ｄに入力される。これにより、各カラムＡＤＣ１０Ａ～１０Ｄに入力される参照電圧Ｖ＿Ｇ＿ＲＥＦの電圧値が、各スイッチＳＷ０～ＳＷ３の接続状態に応じて切り替えられる。
　このように、ＤＣ電圧生成器２０が電圧値の異なる複数の参照電圧ＶＲＥＦ０～ＶＲＥＦ３を出力し、各カラムＡＤＣ１０Ａ～１０Ｄに供給される参照電圧Ｖ＿Ｇ＿ＲＥＦを参照電圧ＶＲＥＦ０～ＶＲＥＦ３の中からスイッチＳＷ０～ＳＷ３を用いて切り替える構成とすることで、高速な切替えが可能となる。それにより、画素アレイ部からの高速な画素データの読み出しが可能になる。
　１．４　アナログゲインを切り替える具体例
　つづいて、カラムＡＤＣ１０のアナログゲインを切り替えることの具体例について、幾つか例を挙げて説明する。なお、以下の説明は、図２に示す構成に基づくものとする。
　１．４．１　第１例
　図３は、第１例を説明するための図である。例えば、読出し対象の単位画素（以下、読出し画素という）が、Ｒ画素と、Ｇｒ画素と、Ｇｂ画素と、Ｂ画素との４種類の画素である場合、一般的には、Ｇｒ画素及びＧｂ画素から読み出される画素信号の電圧値と比較して、Ｒ画素及びＢ画素から読み出される画素信号の電圧値は小さい。そのような場合、Ｒ画素及びＢ画素に接続されたカラムＡＤＣ１０のダイナミックレンジが、Ｇｒ画素及びＧｂ画素に接続されたカラムＡＤＣ１０のダイナミックレンジよりも狭くなるように、それぞれのカラムＡＤＣ１０に供給される参照電圧Ｖ＿Ｇ＿ＲＥＦを切り替える。それにより、図３に示すように、Ｒ画素及びＢ画素に接続されたカラムＡＤＣ１０のアナログゲインを、Ｇｒ画素及びＧｂ画素に接続されたカラムＡＤＣ１０のアナログゲインよりも高くすることが可能となるため、Ｇｒ画素及びＧｂ画素に対して各カラムＡＤＣのダイナミックレンジを有効に使用することが可能となる。
　１．４．２　第２例
　図４は、第２例を説明するための図である。第２例では、読出し画素毎の露光時間、すなわち電荷蓄積時間の長さに応じて、アナログゲインを切り替える場合を例示する。例えば、電荷蓄積時間が長い（以下、長蓄という）読出し画素と、電荷蓄積時間が短い（以下、短蓄という）読出し画素と、電荷蓄積時間がこれらの中間の長さ（以下、中蓄という）の読出し画素とが存在する場合、長蓄の読出し画素に接続されたカラムＡＤＣのダイナミックレンジが、中蓄の読出し画素に接続されたカラムＡＤＣ１０のダイナミックレンジよりも狭くなるように、それぞれのカラムＡＤＣ１０に供給される参照電圧Ｖ＿Ｇ＿ＲＥＦを切り替える。それにより、図４に示すように、長蓄の読出し画素に接続されたカラムＡＤＣ１０のアナログゲインを、中蓄の読出し画素に接続されたカラムＡＤＣ１０のアナログゲインよりも高くすることが可能となる。同様に、中蓄の読出し画素に接続されたカラムＡＤＣのダイナミックレンジが、短蓄の読出し画素に接続されたカラムＡＤＣ１０のダイナミックレンジよりも狭くなるように、それぞれのカラムＡＤＣ１０に供給される参照電圧Ｖ＿Ｇ＿ＲＥＦを切り替える。それにより、図４に示すように、中蓄の読出し画素に接続されたカラムＡＤＣ１０のアナログゲインを、短蓄の読出し画素に接続されたカラムＡＤＣ１０のアナログゲインよりも高くすることが可能となる。
　このように、電荷蓄積時間の長さに応じて、その読出し画素に接続されたカラムＡＤＣ１０に供給する参照電圧Ｖ＿Ｇ＿ＲＥＦの電圧値を切り替えることで、第１例と同様に、各カラムＡＤＣのダイナミックレンジを有効に使用することが可能となる。
　１．５　作用・効果
　以上のように、本実施形態によれば、ＤＣ電圧生成器２０が電圧値の異なる複数の参照電圧ＶＲＥＦ０～ＶＲＥＦ３を出力し、各カラムＡＤＣ１０Ａ～１０Ｄに供給される参照電圧Ｖ＿Ｇ＿ＲＥＦが参照電圧ＶＲＥＦ０～ＶＲＥＦ３の中からスイッチＳＷ０～ＳＷ３を用いて切り替えられる。そのような構成とすることで、参照電圧ＶＲＥＦの電圧値毎にＤＣ電圧生成器を設ける必要が無くなるため、面積の増大や消費電力の増加を抑制しつつ、カラムＡＤＣ毎にアナログゲインを変化させることが可能となる。それにより、各カラムＡＤＣのダイナミックレンジを有効に使用することが可能な固体撮像装置及び電子機器を実現することができる。
　また、本実施形態のように、参照電圧ＶＲＥＦ０～ＶＲＥＦ３の切替えをスイッチＳＷ０～ＳＷ３で行う構成とすることで、高速な切替えが可能となる。それにより、画素アレイ部からの高速な画素データの読み出しが可能になる。
　２．　第２の実施形態
　次に、第２の実施形態に係る固体撮像装置及びそれを備えた電子機器について、図面を参照して詳細に説明する。なお、本実施形態に係るカラムＡＤＣの構成及び概略動作は、第１の実施形態において図１を用いて説明した構成例と同様であってよいため、ここでは詳細な説明を省略する。
　２．１　アナログゲインを切り替える構成の例
　図５は、本実施形態に係る固体撮像装置におけるＤＣ電圧生成器からカラムＡＤＣまでの接続構成の例を示す図である。なお、図５では、図２と同様に、カラムＡＤＣ１０が４つ（カラムＡＤＣ１０Ａ～１０Ｄ）である場合を例示する。
　図５に示すように、本実施形態に係る固体撮像装置におけるＤＣ電圧生成器２０からカラムＡＤＣ１０までの接続構成例は、第１の実施形態において図２を用いて説明した構成と同様の構成において、スイッチＳＷ０～ＳＷ３を制御する制御線Ｌ３０が、複数（本例では２つ）の制御線Ｌ３１及びＬ３２に分かれている。制御線Ｌ３１には、不図示の制御回路から出力された選択制御信号ＣＮＴＬ１が入力される。制御線Ｌ３２には、同じく制御回路から出力された選択制御信号ＣＮＴＬ２が入力される。
　制御線Ｌ３１には、例えば、偶数番目の垂直信号線ＶＳＬ（以下、偶数カラムという）に接続されたカラムＡＤＣ１０Ｂ及び１０ＤのスイッチＳＷ１及びＳＷ３が接続され、制御線Ｌ３２には、例えば、奇数番目の垂直信号線ＶＳＬ（以下、奇数カラムという）に接続されたカラムＡＤＣ１０Ａ及び１０ＣのスイッチＳＷ０及びＳＷ２が接続されている。
　すなわち、本実施形態では、カラムＡＤＣ１０Ａ～１０Ｄが、偶数カラムのカラムＡＤＣ１０Ｂ及び１０Ｄのグループと、奇数カラムのカラムＡＤＣ１０Ａ及び１０Ｃのグループとにグループ分けされ、それぞれのグループ毎に、別系統の制御線Ｌ３１及びＬ３２が設けられて、それぞれ独立に制御される。
　このような構成とすることで、系統毎に、それぞれのグループに属するカラムＡＤＣ１０に供給する参照電圧Ｖ＿Ｇ＿ＲＥＦの電圧値を切り替えることが可能となる。それにより、グループ単位で、容易にカラムＡＤＣ１０のアナログゲインを切り替えることが可能となる。
　２．２　アナログゲインを切り替える具体例
　つづいて、カラムＡＤＣ１０のアナログゲインを切り替えることの具体例について、幾つか例を挙げて説明する。なお、以下の説明は、図５に示す構成に基づくものとする。
　図６は、本実施形態に係るアナログゲインを切り替える具体例を説明するための図である。図６と図３又は図４とを比較すると分かるように、本実施形態では、読出し画素毎、言い換えれば、カラムＡＤＣ１０毎に、各系統の選択制御信号ＣＮＴＬ１及びＣＮＴＬ２をカラムＡＤＣ１０毎に切り替えることなく、各グループ（例えば、偶数カラムのグループと奇数カラムのグループ）に属するカラムＡＤＣ１０のアナログゲイン（図面中、偶数カラム及び奇数カラムと表記）を変えることが可能となる。それにより、グループ単位で、容易にカラムＡＤＣ１０のアナログゲインを切り替えることが可能となる。
　２．３　グループ分けについて
　上述では、カラムＡＤＣ１０を偶数カラムと奇数カラムとのグループにグループ分けした場合を例示したが、カラムＡＤＣ１０のグループ分けは、これに限定されるものではない。例えば、行方向に隣接する２以上の垂直信号線ＶＳＬ毎に、それらに接続されたカラムＡＤＣ１０を１つのグループとするグループ分けをしたり、行方向に３以上おきに配列する垂直信号線ＶＳＬ毎に、それらに接続されたカラムＡＤＣ１０を１つのグループとするグループ分けをしたりなど、種々変形することが可能である。
　例えば、行方向に隣接する２つの垂直信号線ＶＳＬ毎に、それらに接続されたカラムＡＤＣ１０を１つのグループとするグループ分けをする場合、行方向において４Ｎ（Ｎは１以上の整数）番目の垂直信号線ＶＳＬと２Ｎ＋１番目の垂直信号線とに接続されたカラムＡＤＣ１０が同じグループにグループ化され、行方向において２Ｎ＋２番目の垂直信号線ＶＳＬと２Ｎ＋３番目の垂直信号線とに接続されたカラムＡＤＣ１０が同じグループにグループ化される。
　また、例えば、行方向に３つおきに配列する垂直信号線ＶＳＬ毎に、それらに接続されたカラムＡＤＣ１０を１つのグループとするグループ分けをする場合、行方向において３Ｎ番目の垂直信号線ＶＳＬに接続されたカラムＡＤＣ１０で１つのグループが形成され、行方向において３Ｎ＋１番目の垂直信号線ＶＳＬに接続されたカラムＡＤＣ１０で１つのグループが形成され、行方向において３Ｎ＋２番目の垂直信号線ＶＳＬに接続されたカラムＡＤＣ１０で１つのグループが形成される。
　なお、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　３．　第３の実施形態
　次に、第３の実施形態に係る固体撮像装置及びそれを備えた電子機器について、図面を参照して詳細に説明する。なお、本実施形態に係るカラムＡＤＣの構成及び概略動作は、第１の実施形態において図１を用いて説明した構成例と同様であってよいため、ここでは詳細な説明を省略する。
　上述した実施形態では、ＤＣ電圧生成器２０に複数本の電圧線Ｌ１が接続され、ＤＣ電圧生成器２０がそれぞれの電圧線Ｌ１に電圧値の異なる参照電圧ＶＲＥＦ０～ＶＲＥＦ３を印加する場合を例示した。これに対し、本実施形態では、ＤＣ電圧生成器に１本の電圧線Ｌ２が接続され、ＤＣ電圧生成器が電圧線Ｌ２に電圧値の異なる参照電圧ＶＲＥＦ０～ＶＲＥＦ３を時分割で切り替えて印加する場合を例示する。
　３．１　アナログゲインを切り替える構成の例
　図７は、本実施形態に係る固体撮像装置におけるＤＣ電圧生成器からカラムＡＤＣまでの接続構成の例を示す図である。なお、図７では、図２又は図５と同様に、カラムＡＤＣ１０が４つ（カラムＡＤＣ１０Ａ～１０Ｄ）である場合を例示する。
　図７に示すように、本実施形態に係る固体撮像装置におけるＤＣ電圧生成器２１からカラムＡＤＣ１０までの接続構成例は、第１の実施形態において図２を用いて説明した構成と同様の構成において、スイッチＳＷ０～ＳＷ３が省略されている。また、ＤＣ電圧生成器２１に接続された複数本の電圧線Ｌ１が１本の電圧線Ｌ２に置き換えられ、さらに、各カラムＡＤＣ１０Ａ～１０Ｄに接続された配線Ｌ２０～Ｌ２３が、電圧線Ｌ２から分岐した構成となっている。
　このような構成において、カラムＡＤＣ１０Ａ～１０Ｄは、時分割で順番に動作する。ＤＣ電圧生成器２１は、動作するカラムＡＤＣ１０Ａ～１０Ｄが切り替わるタイミングで、出力する参照電圧ＶＲＥＦを電圧値の異なる参照電圧ＶＲＥＦ０～ＶＲＥＦ３の何れかに切り替える。
　このような構成とすることでも、それぞれのカラムＡＤＣ１０に供給する参照電圧Ｖ＿Ｇ＿ＲＥＦの電圧値を切り替えることが可能となる。
　３．２　アナログゲインを切り替える具体例
　つづいて、カラムＡＤＣ１０のアナログゲインを切り替えることの具体例について、幾つか例を挙げて説明する。なお、以下の説明は、図７に示す構成に基づくものとする。
　図８は、本実施形態に係るアナログゲインを切り替える具体例を説明するための図である。図８に示すように、本実施形態では、読出し画素毎、又は、読出し画素のグループ毎に、ＤＣ電圧生成器２１から出力される参照電圧ＶＲＥＦの電圧値が切り替えられる。
　なお、本実施形態のように、参照電圧ＶＲＥＦの電圧値を時分割で切り替える構成は、図７に示すように、ＤＣ電圧生成器２１に接続された電圧線Ｌ２が１本である場合に限定されず、例えば、図２や図５に示すように、ＤＣ電圧生成器２０に接続された電圧線Ｌ１が複数本である場合にも適用することが可能である。すなわち、第１又は第２の実施形態において、ＤＣ電圧生成器２０が各電圧線Ｌ１に供給する参照電圧ＶＲＥＦ０～ＶＲＥＦ３の電圧値を時分割で切り替えるように構成することも可能である。
　その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　４．　第４の実施形態
　次に、第４の実施形態に係る固体撮像装置及びそれを備えた電子機器について、図面を参照して詳細に説明する。第４の実施形態では、上述した実施形態に係る構成のレイアウトについて、具体例を挙げて説明する。
　図９は、本実施形態に係る固体撮像装置のレイアウト例を示す図である。図９に示すように、固体撮像装置では、半導体基板（例えシリコン基板）に複数の光電変換素子を含む単位画素３１が２次元マトリクス状に規則的に配列された画素アレイ部３０に対して、複数のカラムＡＤＣ１０が配置される。
　複数のカラムＡＤＣ１０は、２以上のグループにグループ分けされている。グループ分けについては、例えば、第２の実施形態において説明したカラムＡＤＣ１０のグループ分けと同じであってよい。図９では、例として、偶数列の垂直信号線ＶＳＬに接続されたカラムＡＤＣ１０のグループＰ１と、奇数列の垂直信号線ＶＳＬに接続されたカラムＡＤＣ１０のグループＰ２とにグループ分けされている。
　ＤＣ電圧生成器２０／２１からは、それぞれのグループＰ１及びＰ２に対して、１系統ずつの電圧線Ｌ１が延在する。例えば、グループＰ１に属するカラムＡＤＣ１０は、参照電圧ＶＲＥＦ１が印加される電圧線Ｌ１に接続され、グループＰ２に属するカラムＡＤＣ１０は、参照電圧ＶＲＥＦ２が印加される電圧線Ｌ１に接続される。
　画素アレイ部３０の１つの側からは、各列の単位画素３１に接続された垂直信号線ＶＳＬが延在する。グループＰ１及びＰ２は、画素アレイ部３０に対し、垂直信号線ＶＳＬが延出する側に、複数段に配置される。図９に示す例では、偶数列の垂直信号線ＶＳＬに接続されたカラムＡＤＣ１０のグループＰ１が画素アレイ部３０に近傍する１段目に直線状に配列され、奇数列の垂直信号線ＶＳＬに接続されたカラムＡＤＣ１０のグループＰ２がグループＰ１の後段となる２段目に直線状に配列される。
　このように、画素アレイ部３０に対してカラムＡＤＣ１０をグループ毎（系統毎ともいう）に複数段に分けて直線状に配置し、それぞれの段のカラムＡＤＣ１０を共通の電圧線Ｌ１に接続したレイアウトとすることで、ＤＣ電圧生成器２０／２１からカラムＡＤＣ１０までの接続構成やＤＣ電圧生成器２０／２１が参照電圧ＶＲＥＦを切り替える制御等を簡略化することが可能となる。
　４．１　変形例
　図１０は、本実施形態の変形例に係る固体撮像装置のレイアウト例を示す図である。図９に例示したレイアウト例では、画素アレイ部３０に対して１つの側に、系統別に複数段に分けてカラムＡＤＣ１０を配置していた。これに対し、図１０に例示する固体撮像装置１Ａのように、変形例では、グループＰ１及びＰ２が、画素アレイ部３０を挟む位置に配置される。画素アレイ部３０における各グループＰ１及びＰ２が配置される２つの側からは、各列の単位画素３１に接続された垂直信号線ＶＳＬが延在する。図１０に示す例では、例えば、偶数列の単位画素３１に接続された垂直信号線ＶＳＬが図面中下側から延出してグループＰ１の各カラムＡＤＣ１０に接続され、奇数列の単位画素３１に接続された垂直信号線ＶＳＬが図面中上側から延出してグループＰ２の各カラムＡＤＣ１０に接続される。
　このように、画素アレイ部３０が各系統のカラムＡＤＣ１０で挟まれるレイアウトとすることでも、図９に示したレイアウト例と同様に、ＤＣ電圧生成器２０／２１からカラムＡＤＣ１０までの接続構成やＤＣ電圧生成器２０／２１が参照電圧ＶＲＥＦを切り替える制御等を簡略化することが可能となる。
　５．　第５の実施形態
　次に、第５の実施形態に係る固体撮像装置及びそれを備えた電子機器について、図面を参照して詳細に説明する。第５の実施形態では、上述した実施形態に係る構成を備えた固体撮像装置について、具体例を挙げて説明する。なお、本実施形態では、第２の実施形態をベースとした固体撮像装置を例示するが、これに限定されず、他の実施形態がベースとされてよい。
　図１１は、本実施形態に係る固体撮像装置の概略構成例を示す図である。図９に示すように、固体撮像装置１は、単位画素３１が２次元マトリクス状に規則的に配列された画素アレイ部３０と、周辺回路部とを有して構成される。
　単位画素３１は、光電変換素子（例えばフォトダイオード）と、複数の画素トランジスタ（例えば、ＭＯＳトランジスタ）を有してなる。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。また、選択トランジスタを追加して４つのトランジスタで構成することもできる。各単位画素３１の等価回路は一般的なものと同様であってよいため、ここでは詳細な説明は省略する。
　また、単位画素３１は、共有画素構造とすることもできる。画素共有構造は、複数のフォトダイオード、複数の転送トランジスタ、共有される１つのフローティングディフュージョン、および、共有される１つずつの他の画素トランジスタから構成される。
　周辺回路部には、上述した実施形態におけるカラムＡＤＣ１０と、ＤＣ電圧生成器２０／２１とが含まれる。カラムＡＤＣ１０は、例えば、画素アレイ部３０においてカラム方向に配列する１つ以上の単位画素３１にそれぞれ接続された垂直信号線ＶＳＬ毎に設けられている。ただし、画素共有構造である場合には、複数の垂直信号線ＶＳＬに対して１つのカラムＡＤＣ１０が設けられる。
　また、周辺回路部には、この他にも、垂直駆動回路４０や、不図示の水平駆動回路、出力回路及び制御回路等が含まれ得る。
　制御回路は、入力クロックや、動作モード等を指令するデータを受け取り、また、固体撮像装置１の内部情報等のデータを出力する。具体的には、制御回路は、垂直同期信号、水平同期信号及びマスタークロックに基づいて、垂直駆動回路４０、各カラムＡＤＣ１０及び水平駆動回路の動作の基準となるクロック信号や制御信号を生成する。そして制御回路は、これらの信号を垂直駆動回路４０、各カラムＡＤＣ１０及び水平駆動回路に入力する。
　垂直駆動回路４０は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に単位画素３１を駆動するためのパルスを供給し、行単位で単位画素３１を駆動する。具体的には、垂直駆動回路４０は、画素アレイ部３０の各単位画素３１を行単位で順次垂直方向に選択走査し、垂直信号線ＶＳＬを通して各単位画素３１の光電変換素子において受光量に応じて生成した信号電荷に基づいた画素信号を各カラムＡＤＣ１０に供給する。
　各カラムＡＤＣ１０は、１行分の単位画素３１から出力されたアナログの画素信号をデジタルの画素信号に変換するＡＤ変換処理の他に、単位画素３１固有の固定パターンノイズを除去するためのＣＤＳ（Correlated　Double　Sampling）や信号増幅等を実行してもよい。各カラムＡＤＣ１０の出力段には、水平選択スイッチ（不図示）が水平信号線（不図示）との間に接続されて設けられる。
　水平駆動回路は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラムＡＤＣ１０の各々を順番に選択し、カラムＡＤＣ１０の各々から画素信号を水平信号線に出力させる。
　出力回路は、カラムＡＤＣ１０の各々から水平信号線を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路は、例えば、バッファリングだけを行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。
　以上のような構成において、各カラムＡＤＣ１０へ供給する参照電圧ＶＲＥＦ０～ＶＲＥＦ３を切り替えるスイッチＳＷａ～ＳＷｚ、すなわち選択制御信号ＣＮＴＬ１及びＣＮＴＬ２の値は、例えば、垂直駆動回路４０の動作に同期して切り替えられる。具体的には、垂直駆動回路４０が選択する垂直信号線ＶＳＬを切り替えるタイミングと同期して、各スイッチＳＷａ～ＳＷｚのオン／オフ、すなわち選択制御信号ＣＮＴＬ１及びＣＮＴＬ２の値が切り替えられる。なお、ＤＣ電圧生成器２０／２１が各電圧線Ｌ１に印加する参照電圧ＶＲＥＦ０～ＶＲＥＦ３の電圧値を時分割で切り替える場合にも、その電圧値の切替えは、垂直駆動回路４０の動作に同期して切り替えられる。
　以上のように、垂直駆動回路４０の動作に同期して、カラムＡＤＣ１０へ供給する参照電圧ＶＲＥＦ０～ＶＲＥＦ３を切り替える構成とすることで、上述した実施形態を実現することが可能である。
　６．　第６の実施形態
　次に、第６の実施形態に係る固体撮像装置及びそれを備えた電子機器について、図面を参照して詳細に説明する。第６の実施形態では、上述した実施形態に係るＤＣ電圧生成器２０／２１の具体例について、幾つか例を挙げて説明する。
　６．１　第１例
　図１２は、第１例に係るＤＣ電圧生成回路の概略構成例を示す回路図である。図１２に示すように、第１例に係るＤＣ電圧生成器５１は、電源電圧ＶＤＤとグランドＧＮＤとの間に複数の抵抗素子Ｒ１～Ｒ５が直列に接続された分圧回路の構成を有する。電圧値の異なる複数の参照電圧ＶＲＥＦ０～ＶＲＥＦ３は、それぞれの抵抗素子Ｒ１～Ｒ５の接続部分から取り出される。
　このように、抵抗分圧による回路にて電圧値の異なる複数の参照電圧ＶＲＥＦ０～ＶＲＥＦ３を生成する構成とすることで、面積の増大や消費電力の増加を抑制しつつ、カラムＡＤＣ毎にアナログゲインを変化させることが可能となる。
　６．２　第２例
　図１３は、第２例に係るＤＣ電圧生成回路の概略構成例を示す回路図である。図１３に示すように、第２例に係るＤＣ電圧生成器５２は、第１例に係るＤＣ電圧生成器５１と同様の構成において、電源電圧ＶＤＤと複数の抵抗素子Ｒ１～Ｒ５との間に、ＮＭＯＳトランジスタＴ１が直列に接続された構成を備える。ＮＭＯＳトランジスタＴ１のドレインは、例えば、電源電圧ＶＤＤに接続され、ソースは、抵抗素子Ｒ１に接続される。また、ＮＭＯＳトランジスタＴ１のゲートには、例えば、別途生成された参照電圧ＶＲＥＦ＿ＩＮが入力される。
　このように、抵抗素子Ｒ１～Ｒ５と電源電圧ＶＤＤとの間にＮＭＯＳトランジスタＴ１を配置した構成とすることで、ＮＭＯＳトランジスタＴ１の定数又はＮＭＯＳトランジスタＴ１のゲートに入力する参照電圧ＶＲＥＦの電圧値を変化させることで、抵抗素子Ｒ１～Ｒ５の各接続部分から取り出す参照電圧ＶＲＥＦ０～ＶＲＥＦ３の電圧値を変化させることが可能となる。なお、その他の構成は、第１例に係るＤＣ電圧生成器５１と同様であってよい。
　６．３　第３例
　図１４は、第３例に係るＤＣ電圧生成回路の概略構成例を示す回路図である。図１４に示すように、第３例に係るＤＣ電圧生成器５３は、第２例に係るＤＣ電圧生成器５２と同様の構成において、ＮＭＯＳトランジスタＴ１のゲート入力段に、比較器Ｃ１よりなるフィードバック回路が設けられた構成を備える。比較器Ｃ１の非反転入力段には、例えば、別途生成された参照電圧ＶＲＥＦ＿ＩＮが入力される。比較器Ｃ１の反転入力端子には、例えば、ＮＭＯＳトランジスタＴ１のソースが接続される。
　このように、ＮＭＯＳトランジスタＴ１のゲートにフィードバック回路を設けた構成とすることで、抵抗素子Ｒ１～Ｒ５の各接続部分から取り出す参照電圧ＶＲＥＦ０～ＶＲＥＦ３をより正確に制御することが可能となる。なお、その他の構成は、第２例に係るＤＣ電圧生成器５２と同様であってよい。
　６．４　第４例
　図１５は、第４例に係るＤＣ電圧生成回路の概略構成例を示す回路図である。図１５に示すように、第４例に係るＤＣ電圧生成器５４は、第３例に係るＤＣ電圧生成器５３と同様の構成において、抵抗素子Ｒ１～Ｒ５の各接続部分から参照電圧ＶＲＥＦ０～ＶＲＥＦ３を取り出す配線それぞれに、比較器Ｂ０～Ｂ３の何れかで構成されたバッファ回路が設けられた構成を備える。比較器Ｂ０～Ｂ３それぞれの非反転入力端子には、抵抗素子Ｒ１～Ｒ５の各接続部分が接続される。比較器Ｂ０～Ｂ３それぞれの反転入力端子には、比較器Ｂ０～Ｂ３それぞれの出力がフィードバックされる。
　このように、抵抗素子Ｒ１～Ｒ５の各接続部分から参照電圧ＶＲＥＦ０～ＶＲＥＦ３を取り出す配線それぞれにバッファ回路を設けた構成とすることで、各参照電圧ＶＲＥＦ０～ＶＲＥＦ３の出力インピーダンスを低減することが可能となる。それにより、上述した実施形態におけるスイッチＳＷ０～ＳＷ３（図１１ではスイッチＳＷａ～ＳＷｚ）を切り替えた際のノイズやキックバックを低減することが可能となる。なお、その他の構成は、第３例に係るＤＣ電圧生成器５３と同様であってよい。
　７．　間接ＴＯＦ方式距離画像センサへの適用
　本開示に係る技術は、前述したＣＭＯＳイメージセンサ等の撮像素子の他に、間接ＴＯＦ(Indirect-Time　of　Flight)方式距離画像センサに対しても適用することができる。間接ＴＯＦ方式距離画像センサは、光源から発した光が対象物で反射し、その反射光の到達位相差の検出に基づいて光飛行時間を計測することによって、対象物までの距離を測定するセンサである。
　７．１　システム構成例
　図１６は、本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。
　図１６に示すように、間接ＴＯＦ方式距離画像センサ１００００は、センサチップ１０００１、及び、当該センサチップ１０００１に対して積層された回路チップ１０００２を含む積層構造を有している。この積層構造において、センサチップ１０００１と回路チップ１０００２とは、ビア（ＶＩＡ）やＣｕ－Ｃｕ接続などの接続部（図示せず）を通して電気的に接続される。尚、図１６では、センサチップ１０００１の配線と回路チップ１０００２の配線とが、上記の接続部を介して電気的に接続された状態を図示している。
　センサチップ１０００１上には、画素アレイ部１００２０が形成されている。画素アレイ部１００２０は、センサチップ１０００１上に２次元のグリッドパターンで行列状（アレイ状）に配置された複数の画素１０２３０を含んでいる。画素アレイ部１００２０において、複数の画素１０２３０はそれぞれ、赤外光を受光し、光電変換を行ってアナログ画素信号を出力する。画素アレイ部１００２０には、画素列毎に２本の垂直信号線ＶＳＬ1，ＶＳＬ2が配線されている。画素アレイ部１００２０の画素列の数をＭ（Ｍは、整数）とすると、合計で２×Ｍ本の垂直信号線ＶＳＬが画素アレイ部１００２０に配線されている。
　複数の画素１０２３０はそれぞれ、２つのタップＡ，Ｂ（その詳細については後述する）を有している。２本の垂直信号線ＶＳＬ1，ＶＳＬ2のうち、垂直信号線ＶＳＬ1には、対応する画素列の画素１０２３０のタップＡの電荷に基づく画素信号ＡＩＮP1が出力され、垂直信号線ＶＳＬ2には、対応する画素列の画素１０２３０のタップＢの電荷に基づく画素信号ＡＩＮP2が出力される。画素信号ＡＩＮP1，ＡＩＮP2については後述する。
　回路チップ１０００２上には、垂直駆動回路１００１０、カラム信号処理部１００４０、出力回路部１００６０、及び、タイミング制御部１００５０が配置されている。垂直駆動回路１００１０は、画素アレイ部１００２０の各画素１０２３０を画素行の単位で駆動し、画素信号ＡＩＮP1，ＡＩＮP2を出力させる。垂直駆動回路１００１０による駆動の下に、選択行の画素１０２３０から出力された画素信号ＡＩＮP1，ＡＩＮP2は、垂直信号線ＶＳＬ1，ＶＳＬ2を通してカラム信号処理部１００４０に供給される。
　カラム信号処理部１００４０は、画素アレイ部１００２０の画素列に対応して、例えば、画素列毎に設けられた複数のＡＤＣ（上述のカラムＡＤＣ１０に相当）を有する構成となっている。各ＡＤＣは、垂直信号線ＶＳＬ1，ＶＳＬ2を通して供給される画素信号ＡＩＮP1，ＡＩＮP2に対して、ＡＤ変換処理を施し、出力回路部１００６０に出力する。出力回路部１００６０は、カラム信号処理部１００４０から出力されるデジタル化された画素信号ＡＩＮP1，ＡＩＮP2に対してＣＤＳ処理などを実行し、回路チップ１０００２外へ出力する。
　タイミング制御部１００５０は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これらの信号を基に、垂直駆動回路１００１０、カラム信号処理部１００４０、及び、出力回路部１００６０等の駆動制御を行う。
　７．２　画素の回路構成例
　図１７は、本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサにおける画素の回路構成の一例を示す回路図である。
　本例に係る画素１０２３０は、光電変換部として、例えば、フォトダイオード１０２３１を有している。画素１０２３０は、フォトダイオード１０２３１に加えて、オーバーフロートランジスタ１０２４２、２つの転送トランジスタ１０２３２，１０２３７、２つのリセットトランジスタ１０２３３，１０２３８、２つの浮遊拡散層１０２３４，１０２３９、２つの増幅トランジスタ１０２３５，１０２４０、及び、２つの選択トランジスタ１０２３６，１０２４１を有する構成となっている。２つの浮遊拡散層１０２３４，１０２３９は、図１６に示すタップＡ，Ｂに相当する。
　フォトダイオード１０２３１は、受光した光を光電変換して電荷を生成する。フォトダイオード１０２３１については、裏面照射型の画素構造とすることができる。裏面照射型の構造については、ＣＭＯＳイメージセンサの画素構造で述べた通りである。但し、裏面照射型の構造に限られるものではなく、基板表面側から照射される光を取り込む表面照射型の構造とすることもできる。
　オーバーフロートランジスタ１０２４２は、フォトダイオード１０２３１のカソード電極と電源電圧ＶＤＤの電源ラインとの間に接続されており、フォトダイオード１０２３１をリセットする機能を持つ。具体的には、オーバーフロートランジスタ１０２４２は、垂直駆動回路１００１０から供給されるオーバーフローゲート信号ＯＦＧに応答して導通状態になることで、フォトダイオード１０２３１の電荷をシーケンシャルに電源ラインに排出する。
　２つの転送トランジスタ１０２３２，１０２３７は、フォトダイオード１０２３１のカソード電極と２つの浮遊拡散層１０２３４，１０２３９のそれぞれとの間に接続されている。そして、転送トランジスタ１０２３２，１０２３７は、垂直駆動回路１００１０から供給される転送信号ＴＲＧに応答して導通状態になることで、フォトダイオード１０２３１で生成された電荷を、浮遊拡散層１０２３４，１０２３９にそれぞれシーケンシャルに転送する。
　タップＡ，Ｂに相当する浮遊拡散層１０２３４，１０２３９は、フォトダイオード１０２３１から転送された電荷を蓄積し、その電荷量に応じた電圧値の電圧信号に変換し、画素信号ＡＩＮP1，ＡＩＮP2を生成する。
　２つのリセットトランジスタ１０２３３，１０２３８は、２つの浮遊拡散層１０２３４，１０２３９のそれぞれと電源電圧ＶＤＤの電源ラインとの間に接続されている。そして、リセットトランジスタ１０２３３，１０２３８は、垂直駆動回路１００１０から供給されるリセット信号ＲＳＴに応答して導通状態になることで、浮遊拡散層１０２３４，１０２３９のそれぞれから電荷を引き抜いて、電荷量を初期化する。
　２つの増幅トランジスタ１０２３５，１０２４０は、電源電圧ＶＤＤの電源ラインと２つの選択トランジスタ１０２３６，１０２４１のそれぞれとの間に接続されており、浮遊拡散層１０２３４，１０２３９のそれぞれで電荷電圧変換された電圧信号をそれぞれ増幅する。
　２つの選択トランジスタ１０２３６，１０２４１は、２つの増幅トランジスタ１０２３５，１０２４０のそれぞれと垂直信号線ＶＳＬ1，ＶＳＬ2のそれぞれとの間に接続されている。そして、選択トランジスタ１０２３６，１０２４１は、垂直駆動回路１００１０から供給される選択信号ＳＥＬに応答して導通状態になることで、増幅トランジスタ１０２３５，１０２４０のそれぞれで増幅された電圧信号を画素信号ＡＩＮP1，ＡＩＮP2として２の垂直信号線ＶＳＬ1，ＶＳＬ2に出力する。
　２の垂直信号線ＶＳＬ1，ＶＳＬ2は、画素列毎に、カラム信号処理部１００４０内の１つのＡＤＣの入力端に接続されており、画素列毎に画素１０２３０から出力される画素信号ＡＩＮP1，ＡＩＮP2をＡＤＣに伝送する。
　尚、画素１０２３０の回路構成については、光電変換によって画素信号ＡＩＮP1，ＡＩＮP2を生成することができる回路構成であれば、図１７に例示した回路構成に限定されるものではない。
　上記の構成の間接ＴＯＦ方式距離画像センサ１００００において、カラム信号処理部１００４０に設けられた各ＡＤＣに対して、本開示に係る技術を適用することができる。すなわち、カラム信号処理部１００４０の各ＡＤＣとして、第１から第６の実施形態に係る逐次比較型のカラムＡＤＣ１０を用いることができる。
　以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の各実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
　また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
　さらに、上述した各実施形態は、それぞれ単独で使用されてもよいし、他の実施形態と組み合わせて使用されてもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　画素アレイ部から延出する垂直信号線に接続された変換器と、
　複数の電圧線に接続され、前記複数の電圧線それぞれに異なる電圧値の参照電圧を出力する電圧生成器と、
　前記変換器と前記複数の電圧線とを接続する配線と、
　前記配線に設けられ、前記変換器が接続する電圧線を前記複数の電圧線のうちの何れかに切り替えるスイッチと、
　を備える固体撮像装置。
（２）
　前記変換器は、逐次比較型のアナログ－デジタル変換器である前記（１）に記載の固体撮像装置。
（３）
　前記スイッチに接続され、前記スイッチの接続状態を制御する制御線と、
　複数の前記変換器と、
　それぞれが前記複数の変換器のいずれかに接続された複数の前記配線と、
　それぞれが前記複数の配線の何れかに設けられた複数の前記スイッチと、
　をさらに備え、
　前記複数の変換器は、それぞれ１つ以上の変換器を含む複数のグループにグループ分けされ、
　前記制御線は、前記複数のグループのうちの第１のグループに属する前記１つ以上の変換器それぞれの前記配線に設けられた前記スイッチに共通に接続された第１の制御線と、前記複数のグループのうちの他の第２のグループに属する前記１つ以上の変換器それぞれの前記配線に設けられた前記スイッチに共通に接続された第２の制御線とを含む
　前記（１）又は（２）に記載の固体撮像装置。
（４）
　前記スイッチに接続され、前記スイッチの接続状態を制御する制御線と、
　複数の前記変換器と、
　それぞれが前記複数の変換器のいずれかに接続された複数の前記配線と、
　それぞれが前記複数の配線の何れかに設けられた複数の前記スイッチと、
　をさらに備え、
　前記複数の変換器は、それぞれ１つ以上の変換器を含む複数のグループにグループ分けされ、
　前記複数の電圧線のうちの第１の電圧線は、前記複数のグループのうちの第１のグループに属する前記１つ以上の変換器に当該１つ以上の変換器の前記配線を介して共通に接続され、
　前記複数の電圧線のうちの他の第２の電圧線は、前記複数のグループのうちの他の第２のグループに属する前記１つ以上の変換器に当該１つ以上の変換器の前記配線を介して共通に接続される
　前記（１）又は（２）に記載の固体撮像装置。
（５）
　前記画素アレイ部から行方向に配列する複数の前記垂直信号線が延出し、
　前記複数のグループは、前記複数の垂直信号線のうち偶数番目の垂直信号線に接続された前記１つ以上の変換器を含む第１のグループと、前記複数の垂直信号線のうち奇数番目の垂直信号線に接続された前記１つ以上の変換器を含む第２のグループとを含む
　前記（３）又は（４）に記載の固体撮像装置。
（６）
　前記画素アレイ部から行方向に配列する複数の前記垂直信号線が延出し、
　前記複数の変換器は、前記行方向に隣接する２以上の垂直信号線毎に、当該垂直信号線に接続された前記１つ以上の変換器を１つのグループとするようにグループ分けされる
　前記（３）又は（４）に記載の固体撮像装置。
（７）
　前記画素アレイ部から行方向に配列する複数の前記垂直信号線が延出し、
　前記複数の変換器は、前記行方向に３つ以上おきに配列する垂直信号線毎に、当該垂直信号線に接続された前記１つ以上の変換器を１つのグループとするようにグループ分けされる
　前記（３）又は（４）に記載の固体撮像装置。
（８）
　前記複数の変換器は、前記画素アレイ部に対して１つの側に前記グループ毎に多段に配置されている前記（３）～（７）の何れか１項に記載の固体撮像装置。
（９）
　前記複数のグループのうちの１のグループに属する前記１つ以上の変換器は、前記画素アレイ部に対して第１の側に配置され、前記複数のグループのうちの他の１のグループに属する前記１つ以上の変換器は、前記画素アレイ部に対して前記第１の側と反対側の第２の側に配置される
　前記（３）～（７）の何れか１項に記載の固体撮像装置。
（１０）
　前記電圧生成器は、電源電圧とグランドとの間に複数の抵抗素子が直列に接続された分圧回路であり、
　前記異なる電圧値の参照電圧は、前記複数の抵抗素子の接続部分から出力される
　前記（１）～（９）の何れか１項に記載の固体撮像装置。
（１１）
　前記電圧生成器は、前記電源電圧と前記抵抗素子との間に直列に接続されたトランジスタをさらに含む
　前記（１０）に記載の固体撮像装置。
（１２）
　前記電圧生成器は、前記トランジスタのゲートに設けられたフィードバック回路をさらに含む
　前記（１１）に記載の固体撮像装置。
（１３）
　前記電圧生成器は、前記複数の抵抗素子の前記接続部分それぞれから延出する配線それぞれに設けられたバッファ回路をさらに含む
　前記（１２）に記載の固体撮像装置。
（１４）
　画素アレイ部から延出する垂直信号線に接続された変換器と、複数の電圧線に接続され、前記複数の電圧線それぞれに異なる電圧値の参照電圧を出力する電圧生成器と、前記変換器と前記複数の電圧線とを接続する配線と、前記配線に設けられ、前記変換器が接続する電圧線を前記複数の電圧線のうちの何れかに切り替えるスイッチとを備える固体撮像装置を備えた電子機器。
　１、１Ａ　固体撮像装置
　１０、１０Ａ～１０Ｄ　カラムＡＤＣ
　１１　比較器
　１２　ＳＡＲロジック回路
　１３　カラムＩ／Ｆ部
　１４　クロック／制御ロジックバッファ
　１５　スイッチ群
　１６　参照電圧生成回路
　１７　ＤＡ変換回路
　１７１　キャパシタ群
　１７２　スイッチ群
　１７３　配線
　２０、２１、５１～５４　ＤＣ電圧生成器
　３０　画素アレイ部
　３１　単位画素
　４０　垂直駆動回路
　１００００　間接ＴＯＦ方式距離画像センサ
　１０００１　センサチップ
　１０００２　回路チップ
　１００１０　垂直駆動回路
　１００２０　画素アレイ部
　１００４０　カラム信号処理部
　１００５０　タイミング制御部
　１００６０　出力回路部
　１０２３０　画素
　１０２３１　フォトダイオード
　１０２３２，１０２３７　転送トランジスタ
　１０２３３，１０２３８　リセットトランジスタ
　１０２３４　浮遊拡散層（タップＡ）
　１０２３５，１０２４０　増幅トランジスタ
　１０２３６，１０２４１　選択トランジスタ
　１０２３９　浮遊拡散層（タップＢ）
　１０２４２　オーバーフロートランジスタ
　Ｂ０～Ｂ３　比較器（バッファ回路）
　Ｃ１　比較器（フィードバック回路）
　Ｌ１、Ｌ２　電圧線
　Ｌ１０～Ｌ１３、Ｌ２０～Ｌ２３　配線
　Ｌ３０、Ｌ３１、Ｌ３２　制御線
　Ｐ１、Ｐ２　グループ
　Ｒ１～Ｒ５　抵抗素子
　ＳＷ０～ＳＷ３、ＳＷａ～ＳＷｚ　スイッチ
　Ｔ１　ＮＭＯＳトランジスタ
　ＶＳＬ１，ＶＳＬ２　垂直信号線

Claims (14)

  1. 　画素アレイ部から延出する垂直信号線に接続された変換器と、
    　複数の電圧線に接続され、前記複数の電圧線それぞれに異なる電圧値の参照電圧を出力する電圧生成器と、
    　前記変換器と前記複数の電圧線とを接続する配線と、
    　前記配線に設けられ、前記変換器が接続する電圧線を前記複数の電圧線のうちの何れかに切り替えるスイッチと、
    　を備える固体撮像装置。
  2. 　前記変換器は、逐次比較型のアナログ－デジタル変換器である請求項１に記載の固体撮像装置。
  3. 　前記スイッチに接続され、前記スイッチの接続状態を制御する制御線と、
    　複数の前記変換器と、
    　それぞれが前記複数の変換器のいずれかに接続された複数の前記配線と、
    　それぞれが前記複数の配線の何れかに設けられた複数の前記スイッチと、
    　をさらに備え、
    　前記複数の変換器は、それぞれ１つ以上の変換器を含む複数のグループにグループ分けされ、
    　前記制御線は、前記複数のグループのうちの第１のグループに属する前記１つ以上の変換器それぞれの前記配線に設けられた前記スイッチに共通に接続された第１の制御線と、前記複数のグループのうちの他の第２のグループに属する前記１つ以上の変換器それぞれの前記配線に設けられた前記スイッチに共通に接続された第２の制御線とを含む
    　請求項１に記載の固体撮像装置。
  4. 　前記スイッチに接続され、前記スイッチの接続状態を制御する制御線と、
    　複数の前記変換器と、
    　それぞれが前記複数の変換器のいずれかに接続された複数の前記配線と、
    　それぞれが前記複数の配線の何れかに設けられた複数の前記スイッチと、
    　をさらに備え、
    　前記複数の変換器は、それぞれ１つ以上の変換器を含む複数のグループにグループ分けされ、
    　前記複数の電圧線のうちの第１の電圧線は、前記複数のグループのうちの第１のグループに属する前記１つ以上の変換器に当該１つ以上の変換器の前記配線を介して共通に接続され、
    　前記複数の電圧線のうちの他の第２の電圧線は、前記複数のグループのうちの他の第２のグループに属する前記１つ以上の変換器に当該１つ以上の変換器の前記配線を介して共通に接続される
    　請求項１に記載の固体撮像装置。
  5. 　前記画素アレイ部から行方向に配列する複数の前記垂直信号線が延出し、
    　前記複数のグループは、前記複数の垂直信号線のうち偶数番目の垂直信号線に接続された前記１つ以上の変換器を含む第１のグループと、前記複数の垂直信号線のうち奇数番目の垂直信号線に接続された前記１つ以上の変換器を含む第２のグループとを含む
    　請求項３に記載の固体撮像装置。
  6. 　前記画素アレイ部から行方向に配列する複数の前記垂直信号線が延出し、
    　前記複数の変換器は、前記行方向に隣接する２以上の垂直信号線毎に、当該垂直信号線に接続された前記１つ以上の変換器を１つのグループとするようにグループ分けされる
    　請求項３に記載の固体撮像装置。
  7. 　前記画素アレイ部から行方向に配列する複数の前記垂直信号線が延出し、
    　前記複数の変換器は、前記行方向に３つ以上おきに配列する垂直信号線毎に、当該垂直信号線に接続された前記１つ以上の変換器を１つのグループとするようにグループ分けされる
    　請求項３に記載の固体撮像装置。
  8. 　前記複数の変換器は、前記画素アレイ部に対して１つの側に前記グループ毎に多段に配置されている請求項３に記載の固体撮像装置。
  9. 　前記複数のグループのうちの１のグループに属する前記１つ以上の変換器は、前記画素アレイ部に対して第１の側に配置され、前記複数のグループのうちの他の１のグループに属する前記１つ以上の変換器は、前記画素アレイ部に対して前記第１の側と反対側の第２の側に配置される
    　請求項３に記載の固体撮像装置。
  10. 　前記電圧生成器は、電源電圧とグランドとの間に複数の抵抗素子が直列に接続された分圧回路であり、
    　前記異なる電圧値の参照電圧は、前記複数の抵抗素子の接続部分から出力される
    　請求項１に記載の固体撮像装置。
  11. 　前記電圧生成器は、前記電源電圧と前記抵抗素子との間に直列に接続されたトランジスタをさらに含む
    　請求項１０に記載の固体撮像装置。
  12. 　前記電圧生成器は、前記トランジスタのゲートに設けられたフィードバック回路をさらに含む
    　請求項１１に記載の固体撮像装置。
  13. 　前記電圧生成器は、前記複数の抵抗素子の前記接続部分それぞれから延出する配線それぞれに設けられたバッファ回路をさらに含む
    　請求項１２に記載の固体撮像装置。
  14. 　画素アレイ部から延出する垂直信号線に接続された変換器と、複数の電圧線に接続され、前記複数の電圧線それぞれに異なる電圧値の参照電圧を出力する電圧生成器と、前記変換器と前記複数の電圧線とを接続する配線と、前記配線に設けられ、前記変換器が接続する電圧線を前記複数の電圧線のうちの何れかに切り替えるスイッチとを備える固体撮像装置を備えた電子機器。
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