WO2020050118A1 - 固体撮像素子および電子機器 - Google Patents

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WO2020050118A1
WO2020050118A1 PCT/JP2019/033817 JP2019033817W WO2020050118A1 WO 2020050118 A1 WO2020050118 A1 WO 2020050118A1 JP 2019033817 W JP2019033817 W JP 2019033817W WO 2020050118 A1 WO2020050118 A1 WO 2020050118A1
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voltage
bit
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reference voltages
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大輔 中川
慎一郎 江藤
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ソニーセミコンダクタソリューションズ株式会社
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    • H03M1/56—Input signal compared with linear ramp

Definitions

  • the present disclosure relates to a solid-state imaging device and an electronic device.
  • CMOS Complementary Metal Oxide Semiconductor
  • an input signal is compared with a threshold voltage generated using a capacitive DA (Digital to Analog) converter based on a reference voltage, and is sequentially converted to a digital value.
  • a configuration employing a conversion type AD converter is known.
  • the conversion range of the AD converter generally has a redundant range with respect to a range of an input signal to be acquired, in order to cope with a variation in characteristics of pixels and AD converters. To have.
  • the above-described characteristic variation includes a component that exists as a constant offset voltage regardless of the input signal range.
  • the analog gain is low, the voltage range of the input signal that can be converted by the AD converter is large, and since this offset voltage appears relatively small with respect to the input signal range, the ratio of the redundant range to the input signal range can be reduced. .
  • the analog gain is high, the offset voltage looks large with respect to the input signal range, so that the ratio of the redundant range to the input signal increases.
  • the number of AD conversion bits is usually constant with respect to the analog gain. Therefore, when the analog gain is high, more redundant bits are required, and when the analog gain is high, the number of bits of the AD converter is determined.
  • the analog gain is low, there is an unnecessary redundant range. Will be. Therefore, a high reference voltage is required, and it has been difficult to reduce the power of the reference voltage source.
  • the present disclosure proposes a solid-state imaging device and an electronic device in which a reference voltage in a successive conversion AD converter can be easily reduced.
  • a solid-state imaging device configured to convert an analog pixel signal read from a pixel, in order of a plurality of bits, into bits converted before a target bit.
  • a converter that converts a bit value based on a threshold voltage set according to a history, a plurality of voltage generators that respectively generate a plurality of reference voltages, and a conversion from a plurality of reference voltages generated by the plurality of voltage generators, respectively
  • a setting unit that sets a threshold voltage using a reference voltage selected based on the history.
  • FIG. 2 is a block diagram illustrating a configuration of an example of a solid-state imaging device applicable to the first embodiment and an electronic device using the solid-state imaging device.
  • FIG. 2 is a block diagram illustrating a configuration of an example of an AD converter applicable to the first embodiment.
  • FIG. 2 is a diagram illustrating a configuration example of a successive conversion type AD converter including a DA converter configured to generate a plurality of reference voltages from one voltage according to an existing technology.
  • FIG. 3 is a diagram showing a configuration example of a successive conversion type AD converter including a DA converter configured to obtain a plurality of reference voltages from one voltage and to divide each reference voltage into a plurality of systems according to an existing technology. is there.
  • FIG. 1 is a block diagram illustrating a configuration of an example of a solid-state imaging device applicable to the first embodiment and an electronic device using the solid-state imaging device.
  • FIG. 2 is a block diagram illustrating a configuration of an example of an AD converter applicable to the first embodiment.
  • FIG. 7 is a diagram for describing an AD conversion range in a configuration in which a plurality of voltages are generated from a single voltage.
  • FIG. 2 is a diagram illustrating an example of a basic configuration of a successive conversion AD converter according to the first embodiment.
  • FIG. 2 is a diagram illustrating a more specific configuration example of a successive conversion type AD converter according to the first embodiment.
  • FIG. 3 is a diagram for explaining an AD conversion range in the successive conversion AD converter according to the first embodiment.
  • FIG. 5 is a diagram schematically illustrating correction of a determination error using a redundant bit, which is applicable to the first embodiment.
  • FIG. 5 is a diagram schematically illustrating correction of a determination error using a redundant bit, which is applicable to the first embodiment.
  • FIG. 5 is a diagram schematically illustrating correction of a determination error using a redundant bit, which is applicable to the first embodiment.
  • FIG. 5 is a diagram schematically illustrating correction of a determination error using a redundant bit, which is applicable to the first embodiment.
  • FIG. 4 is a diagram illustrating an example of AD conversion that can be applied to the first embodiment and realizes high resolution.
  • FIG. 4 is a diagram illustrating an example of performing A / D conversion by expanding a redundant range applicable to the first embodiment.
  • FIG. 3 is a diagram more specifically showing a configuration of a reference voltage generator applicable to the first embodiment.
  • FIG. 3 is a diagram more specifically showing a configuration of a reference voltage generator applicable to the first embodiment.
  • FIG. 4 is a diagram illustrating a first example of a configuration that can be applied to the first embodiment and that can suppress variations among a plurality of systems.
  • FIG. 4 is a diagram illustrating a second example of a configuration that can be applied to the first embodiment and that can suppress variations among a plurality of systems. It is a figure which shows roughly the structure of an example of the indirect ToF type range image sensor applicable to 2nd Embodiment.
  • FIG. 9 is a circuit diagram illustrating a configuration of an example of a pixel applicable to the second embodiment.
  • FIG. 1 is a block diagram illustrating a configuration of an example of a solid-state imaging device applicable to the first embodiment and an electronic device using the solid-state imaging device.
  • an electronic apparatus 1000 applicable to the first embodiment includes a solid-state imaging device 1, an image processing unit 1001, and a control unit 1002.
  • the solid-state imaging device 1 includes a pixel array section 2, a row scanning circuit 3, an AD (Analog to digital) conversion section 5, a timing control section 6, a column scanning circuit 7, and a signal processing section 8.
  • the pixel array section 2 is provided with a plurality of scanning lines and a plurality of signal lines, and a pixel circuit is arranged at an intersection of each scanning line and each signal line, and a plurality of two-dimensional grids are provided. Pixel circuits are provided.
  • the row scanning circuit 3 activates any one of the plurality of scanning lines under the control of the timing control unit 6, and configures the pixel array unit 2 corresponding to the activated scanning line.
  • the pixel circuits for one row (one column) are driven to output a pixel signal VSL .
  • the timing control unit 6 controls the timing at which each of the row scanning circuit 3, the AD conversion unit 5, and the column scanning circuit 7 operates based on, for example, a clock signal supplied from the control unit 1002.
  • the AD converter 5 has a plurality of AD converters, which will be described later, and converts the pixel signal VSL based on an analog signal output from the pixel array unit 2 into pixel data based on a digital signal.
  • the column scanning circuit 7 operates in synchronization with the operations of the row scanning circuit 3 and the A / D conversion unit 5 under the control of the timing control unit 6, and the A / D conversion unit 5 converts the pixel signal VSL for each signal line.
  • the pixel data is sequentially transferred to the signal processing unit 8.
  • the signal processing unit 8 performs signal processing such as noise removal and AGC (Auto Gain Control) on the transferred pixel data.
  • the signal processing unit 8 is arranged in the solid-state imaging device 1, but this is not limited to this example.
  • the signal processing unit 8 can be provided separately outside the solid-state imaging device 1.
  • each of the circuits in the solid-state imaging device 1 may be arranged on a single semiconductor substrate, or may be arranged separately on a plurality of stacked semiconductor substrates.
  • One frame of image data is formed by the pixel data of the pixel circuits included in the pixel array unit 2, for example, after the signal processing by the signal processing unit 8.
  • the image data is output from the solid-state imaging device 1 and transferred to, for example, the image processing unit 1001.
  • the image processing unit 1001 can perform image processing such as demosaic processing, white balance adjustment processing, and gamma correction processing on image data transferred from the solid-state imaging device 1. Further, the image processing unit 1001 can also perform compression encoding processing on the image data that has been subjected to the image processing.
  • the control unit 1002 includes, for example, a CPU (Central Processing Unit), a ROM (Read Only Memory), a RAM (Random Access Memory), a timer, and various interfaces, and controls the overall operation of the electronic device 1000.
  • a CPU Central Processing Unit
  • ROM Read Only Memory
  • RAM Random Access Memory
  • timer various interfaces
  • the control unit 1002 controls the optical system and performs the solid-state imaging device 1 (For example, aperture control and exposure control).
  • FIG. 2 is a block diagram illustrating a configuration of an example of the AD converter 5 applicable to the first embodiment.
  • the AD converter 5 includes a plurality of AD converters 10 1 , 10 2 ,..., 10 n ⁇ 1 , 10 n (n is a natural number).
  • the configuration including the upper pixels PX1 to PX34 of the AD converters 10 1 , 10 2 ,..., 10 n -1 and 10 n corresponds to the pixel array unit 2 in FIG.
  • the AD converter 5 is an example in which one AD converter performs processing on eight columns in a time-division manner.
  • 2n n: natural number
  • the figure shows n AD converters 10 1 to 10 n among the AD converters. In practice, the remaining n AD converters are arranged above the output signal line from the pixel extending upward.
  • the AD converters 10 1 to 10 n are successive-conversion-type AD converters (hereinafter, referred to as successive-conversion-type AD converters), and include a DA (Digital to Analog) converter 12 and a preamplifier unit, respectively. 13, a comparator 14, and a logic unit 15.
  • DA Digital to Analog
  • successive conversion type AD converters 10 1 to 10 n in the case shown in FIG. 2, half of the 16 pixels of the pixels PX1 to PX4, the pixels PX11 to PX14, the pixels PX21 to PX24, and the pixels PX31 to PX34. Eight pixels are assigned.
  • pixels PX1, PX3, PX11, PX13, PX21, PX23, PX31 and PX33 are provided. Pixels are assigned.
  • eight pixels PX2, PX4, PX12, PX14, PX22, PX24, PX32, and PX3 are assigned to n AD converters not shown.
  • the successive conversion type AD converters 10 1 to 10 n and the n number of A / D converters (not shown) included in the A / D conversion unit 5 perform processing independently in synchronization with each other. a description of the basic operation of the 10 1 as an example.
  • Sequential conversion type AD converter 10 1 is carried out, for example, upon one of data read, the processing in the order of the pixel PX1 ⁇ pixel PX3 ⁇ pixel PX11 ⁇ pixel PX13 ⁇ pixel PX21 ⁇ pixel PX23 ⁇ pixel PX31 ⁇ pixel PX33.
  • DA converter 12 of the successive approximation type AD converter 10 1, based on the reference voltage, in response to the control signal by the digital value supplied from the logic unit 15, corresponding to the bit positions Threshold voltage Vth to be generated.
  • the threshold voltage V th generated by the DA converter 12 is input to one input terminal of the comparator 14 via the preamplifier 13.
  • the other input terminal of the comparator 14 receives a pixel signal V SL from a pixel signal input terminal selected by the time division control among the pixel signal input terminals T SL1 to T SL8 .
  • the comparator 14 compares the threshold voltage V th input to one input terminal with the pixel signal V SL input to the other input terminal, and passes the comparison result to the logic unit 15.
  • the logic unit 15 holds the bit value at the target bit position in a register, for example, according to the comparison result. Further, the logic unit 15 generates a digital value for setting the threshold voltage V th corresponding to the next bit position according to the comparison result, and supplies the digital value to the DA converter 12.
  • the DA converter 12 converts this digital value from DA to DA to generate a threshold voltage Vth .
  • the generated threshold voltage V th is input to another input terminal of the comparator 14 via the preamplifier unit 13.
  • Sequential conversion type AD converter 10 the above processing, and sequentially repeated for each bit to least significant bit starting from the most significant bit, and converts the pixel signal V SL into digital pixel data.
  • the sequential conversion type AD converter 10 1 the processing up to the least significant bit is completed by the logic unit 15, the pixel data DV SL of a predetermined bit length which is held for example in a register in the logic unit 15, an output terminal T DOUT Output from
  • the processing timing of the second processing timing to eighth by time-division control, sequential conversion type AD converter 10 1 is input from the pixel signal input terminal T VSL2 ⁇ T VSL8 input pixel PX3, the pixel PX11, the pixel PX13, the pixel PX21, the pixel PX23, the pixel PX31, performs processing of the pixel signal V SL corresponding to each pixel PX33.
  • the successive conversion A / D converters 10 2 to 10 n and n A / D converters also perform the same processing in parallel.
  • the voltage of the input signal and the threshold voltage V th generated for each bit based on the voltage value of the number of bits that increase in binary generated from the reference voltage are sequentially compared by a binary search. Then, the input signal based on the analog signal is converted into a digital signal.
  • the threshold voltage V th is generally generated by a capacitive DA converter using a capacitor whose capacity increases in binary. Therefore, when a single reference voltage is used, the capacitance of the capacitor required by the capacitive DA converter increases, and the circuit area increases.
  • FIG. 3 is a configuration example of a successive conversion AD converter 10a including a DA converter 12a configured to generate a plurality of reference voltages of an upper limit voltage VRT, an intermediate voltage VRC, and a lower limit voltage VRB from one voltage according to the existing technology.
  • the upper limit voltage VRT, the intermediate voltage VRC, and the lower limit voltage VRB are obtained by dividing the one voltage V DD -ref by resistance.
  • the voltage VREF of the difference between the upper limit voltage VRT and the lower limit voltage VRB gives the AD conversion range of the successive conversion type AD converter 10a.
  • the preamplifier unit 13 and the logic unit 15 in FIG. 2 are omitted.
  • sequential conversion type AD converter 10a is, divide the voltage V DD -ref voltage V ref divided by the resistors R212 1 ⁇ R212 6 to form a ladder resistor circuit from the connection points 204 1 to 204 3, the above-described
  • the upper limit voltage VRT, the intermediate voltage VRC, and the lower limit voltage VRB are respectively taken out.
  • the pixel signal V SL is input to the other input terminal of the comparator 200 (corresponding to the comparator 14 in FIG. 2) via the coupling capacitor 201.
  • One input terminal of the comparator 200 has capacitors C210 1 , C210 2 , C210 3 having capacities C, 2C, 4C and 8C each of which increases in binary (two times) to generate a threshold voltage V th. and C210 4 of one end, is connected via a connection line 202.
  • the other end of each capacitor C210 1 ⁇ C210 4 are respectively connected to the terminals x of the switch SW211 1 ⁇ SW211 4.
  • Switches SW 211 1 ⁇ SW 211 4 by the control signal outputted from the logic unit 15, not shown, is controlled so as to be connected to the terminal x of the first terminal of the terminal a, b and c.
  • a voltage VREF which is a potential difference between the upper limit voltage VRT and the lower limit voltage VRB, is set as the AD conversion range of the successive conversion type AD converter 10a.
  • Capacitance Cp simulates the parasitic capacitance of connection line 202.
  • the one input terminal of the comparator 200, the capacitors C210 1 ⁇ C210 4 of switches SW 211 1 ⁇ 211 4 by the selected capacitors and capacitor C210 0 and the voltage threshold is retrieved from a connection point Input as voltage Vth .
  • the operation is first connected to the terminal x and terminal b at the switches SW211 1 ⁇ SW211 4, of each capacitor C210 1 ⁇ C210 4, the intermediate voltage VRC is the end of the terminal x side of each switch SW211 1 ⁇ SW211 4
  • the specific potential is applied to the connection line 202 connected to one input terminal of the comparator 200, and the capacitors C210 1 to C210 4 are reset.
  • the comparator 200 compares a pixel signal V SL input to one input terminal with a threshold voltage V th input to the other input terminal. As a result of the comparison determines, for example, when the voltage value of the pixel signal V SL is higher than the voltage value of the threshold voltage V th, the bit value is determined to be "1", if it is lower, the bit value "0". According to the determination result of each capacitor C210 1 ⁇ C210 4 reset described above, if the determination of the most significant bit (MSB) is, for example, a "1", connects the terminals a and x of the switch SW 211 4, raising the threshold voltage V th by the capacitor C210 4 volume 8C. On the other hand, if the determination result at the time of the reset is "0", and connects the terminals c and x of the switch SW 211 4, to lower the threshold voltage V th.
  • MSB most significant bit
  • the determination of the next bit uses the threshold voltage Vth that has changed according to the determination result of the immediately preceding bit. If the determination result is "1", the terminal x is connected to the terminal a in the switch SW 211 3, the threshold voltage by the capacitor C210 3 volume 4C connected via a connecting line 202 to one input terminal of the comparator 200 V th is lowered. On the other hand, if the determination result is "0", and connects the terminal x and terminal c in the switch SW 211 3, the threshold voltage by the capacitor C210 3 which is one of the via connecting line 202 to the input connection of the comparator 200 V th is lowered.
  • the comparator 200 compares the pixel signal V SL with the threshold voltage V th in the same manner as described above, and if the voltage value of the pixel signal V SL is higher than the threshold voltage V th , sets the bit value to “1”. If the bit value is low, the bit value is determined to be “0”.
  • the successive conversion A / D converter 10a repeatedly executes the above processing up to the last bit, and converts the pixel signal V SL into pixel data of a digital value. As described above, the successive conversion AD converter 10a sequentially shifts the input voltage from the upper bit to the lower bit using the threshold voltage Vth set based on the conversion result of the upper bit for each bit. Convert to
  • the size of 1LSB has an input range of the pixel signal V SL inputted to the comparator 200 is determined by the number of bits of the AD converter. Therefore, in order to increase the voltage width of the voltage VREF without changing 1 LSB, it is necessary to increase the number of bits of the DA converter 12a.
  • the voltage value of the voltage VREF needs to be doubled in order to increase the DA conversion range by one bit.
  • the upper limit of voltage VREF is determined by the power supply voltage, and when the voltage increases, the power consumption of the reference voltage generation circuit increases.
  • this method an increase in circuit area, deterioration in settling of the DA converter 12a, and the like occur.
  • connection point 204 2 to take out the intermediate voltage VRC since the resistor R212 1 ⁇ R212 6 is an intermediate node of the ladder resistor circuit, high output impedance, it takes time to settle in the DA converter.
  • the resistance value of the ladder resistor circuit is reduced in order to speed up the settling of this DA conversion, it is necessary to increase the current in order to secure the necessary DA conversion range, and the power consumption of the reference voltage generation circuit is reduced. To increase.
  • FIG. 4 shows that a plurality of reference voltages (upper limit voltages VRT and VRT 2 , intermediate voltage VRC, lower limit voltages VRB 2 and VRB) are obtained from one voltage V DD -ref according to the existing technology, and each of these obtained voltages is obtained.
  • FIG. 3 is a diagram illustrating a configuration example of a successive conversion AD converter 10b including a DA converter 12b configured to divide a reference voltage into a plurality of systems. Specifically, in the example of FIG.
  • these voltages obtained from the voltage V DD -ref are divided into a reference voltage system based on the upper limit voltage VRT, the intermediate voltage VRC and the lower limit voltage VRB, and the upper limit voltage VRT 2 , the intermediate voltage and the system of VRC and the reference voltage by the lower limit voltage VRB 2, is divided into two systems.
  • the parasitic capacitance associated with the connection line 202 is omitted.
  • sequential conversion type AD converter 10b includes a respective upper limit voltage VRT and VRT 2 was divided by the resistors R217 1 ⁇ R217 6 to form a ladder resistor circuit, the intermediate voltage VRC, the lower limit voltage VRB 2 and VRB Are extracted from the connection points 218 1 to 218 5 , respectively.
  • One input terminal of the comparator 200 is connected to one end of capacitors C213 1 and C213 2 having capacities C and 2C that increase in binary (twice), respectively, for generating the threshold voltage Vth , and a connection line 202. Connected via These capacitors C213 1 and C213 2 correspond to lower bit side conversion in the AD conversion by the successive conversion AD converter 10b.
  • To one input terminal of the comparator 200 further has a similarly capacitance C and 2C and capacitor C 213 1 and C 213 2, one end of the capacitor C214 1 and C214 2 are connected via the connection line 202. These capacitors C214 1 and C214 2 correspond to the upper bit conversion in the AD conversion by the successive conversion AD converter 10b.
  • a capacitor C215 having a capacitance 4C for generating the threshold voltage Vth is further connected to one input terminal of the comparator 200 via a connection line 202. .
  • This capacitor C215 is provided for a redundant bit.
  • the other ends of the capacitors C213 1 and C213 2 , the capacitors C214 1 and C214 2 , and the capacitor C215 are respectively connected to the terminals x of the switches SW216 1 to SW216 5 .
  • the switches SW216 1 to SW216 5 are controlled by a control signal output from the logic unit 15 (not shown) so that one of the terminals a, b, and c is connected to the terminal x.
  • connection point 218 1 and the connection point 218 5 (a potential difference between the upper limit voltage VRT and the lower limit voltage VRB) was voltage VREF
  • connection point 218 2 and the connection point 218 4 (The potential difference between the upper limit voltage VRT 2 and the lower limit voltage VRB 2 ) is set to the voltage 1 / VREF.
  • connection points 218 1 and 218 5 are connected to terminals c of switches SW216 3 to SW216 5 , respectively.
  • the connection point 218 2 and 218 4 are respectively connected to the terminal c of the switch SW216 1 and SW216 2.
  • the connection point 218 3 is connected to the switches SW216 1 ⁇ 216 5 each terminal b.
  • the voltage for generating the threshold voltage V th includes a system of the reference voltage corresponding to the voltage VREF for applying a voltage to the capacitors C214 1 , C214 2 and C215, and the capacitors C213 1 and C213 2 And a system of a reference voltage corresponding to a voltage of 1/4 VREF.
  • the capacitors C213 1 and C213 2 of the system of the voltage ⁇ VREF and the capacitors C214 1 and C214 2 of the system of the voltage VREF can have the same capacitance, and the entire DA converter 12 b Can be reduced.
  • AD conversion operation according to the configuration of FIG. 4 is the same as the operation described with reference to FIG. 3, and thus the description thereof will be omitted.
  • FIG. 5 is a diagram for explaining the AD conversion range in the configuration shown in FIG. 4 for generating a plurality of voltages from a single voltage.
  • the left side of FIG. 5 shows an example of the AD conversion range when the analog gain is high (at a high analog gain), and the right side shows an example of the AD conversion range at a low analog gain.
  • the invalid area is a value range due to variations in characteristics of pixels and AD converters and cannot be used for AD conversion.
  • the invalid region is a value range existing as a circuit characteristic regardless of the AD conversion range, and therefore has the same value range at the time of a low analog gain and at the time of a high analog gain.
  • an AD converter applied to an image sensor has a redundant range with respect to an AD conversion range in order to correspond to a value range of an invalid area.
  • the capacitor C 213 1 and C 213 2 is applied an intermediate voltage VRC and the differential voltage between the upper limit voltage VRT 2 (1 / 8VREF) is the threshold voltage V th is increased. Further, a voltage (1 / VREF) having a difference between the intermediate voltage VRC and the upper limit voltage VRT is applied to the capacitors C214 1 , C214 2 and C215, and the threshold voltage Vth increases.
  • a single voltage V DD -ref is converted to a plurality of reference voltages (upper limit voltages VRT and VRT 2 , intermediate voltage VRC, lower limit voltages VRB and VRB 2 ).
  • VRT and VRT 2 intermediate voltage
  • VRC intermediate voltage
  • VRB and VRB 2 lower limit voltages
  • the range of the AD converter is such that any analog gain can secure the necessary AD conversion gradation in the effective signal area.
  • connection point 218 3 to take out the intermediate voltage VRC is an intermediate node of the ladder resistor circuit by the resistor R217 1 ⁇ R217 6, high output impedance, large settling time of the DA converter.
  • FIG. 6 is a diagram illustrating an example of a basic configuration of the successive approximation type AD converter according to the first embodiment. 6, sequential conversion type AD converter 10c, each sequential conversion type AD converter 10 1, 10 2 in FIG. 2 described above, ..., which corresponds to 10 n-1, 10 n, the threshold voltage V th And a plurality of configurations for generating a plurality of voltages for setting the voltage. Further, the plurality of configurations can be independently controlled in voltage.
  • the successive conversion type AD converter 10c includes a DA converter 12c, a comparator 14, a logic unit 15, a coupling capacitor 101, and reference voltage generators 102a and 102b. Furthermore, DA converter 12c includes a capacitor C110 1, C110 2, C110 3 and C110 4, the switch SW 111 1, 111 2, 111 3 and 111 4. 6, the preamplifier unit 13 in FIG. 2 is omitted. In FIG. 6, the parasitic capacitance related to the connection line 102 is omitted.
  • the reference voltage generator 102a outputs the voltage VREF-A, and generates the upper limit voltage VRT-A, the intermediate voltage VRC-A, and the lower limit voltage VRB-A based on the voltage VREF-A.
  • the reference voltage generator 102b outputs a voltage VREF-B, and generates an upper limit voltage VRT-B, an intermediate voltage VRC-B, and a lower limit voltage VRB-B based on the voltage VREF-B.
  • these reference voltage generators 102a and 102b are also shown as a reference voltage generator (A) and a reference voltage generator (B), respectively.
  • the voltage VREF-A is supplied to one end of the resistors R112 1 , R112 2 , R112 3 and R112 4 constituting the ladder resistance circuit, and the other end is set to the ground potential (GND). Then, an upper limit voltage VRT-A, an intermediate voltage VRC-A, and a lower limit voltage VRB-A are respectively taken out from connection points 113 1 , 113 2, and 113 3 connecting the resistors R112 1 , R112 2 , R112 3 and R112 4 respectively. It is.
  • the reference voltage generator 102b has the same configuration as the reference voltage generator 102a. That is, the reference voltage generator 102b is ladder resistor circuit constituting the resistor R114 1, R114 2, R114 3 and R114 voltage VREF-B to 4 at one end is supplied, the other end is the ground potential (GND). Then, the upper limit voltage VRT-B, the intermediate voltage VRC-B, and the lower limit voltage VRB-B are respectively taken out from connection points 115 1 , 115 2 and 115 3 connecting the resistors R114 1 , R114 2 , R114 3 and R114 4 respectively. It is.
  • Capacitors C110 1 and C110 2 have respectively, used for generating a threshold voltage V th, for example, a capacitance C and 2C increases in binary. To one input terminal of the comparator 14, one end of the capacitor C110 1 and C110 2 are connected via the connection line 102. These capacitors C110 1 and C110 2 corresponds to the conversion of low-order bit side in AD conversion by the successive approximation type AD converter 10c.
  • To one input terminal of the comparator 14 also has a similarly capacitance C and 2C and capacitor C110 1 and C110 2, one end of the capacitor C110 3 and C110 4 are connected via the connection line 102. These capacitors C110 3 and C110 4 corresponds to the conversion of upper bits of the AD conversion by the successive approximation type AD converter 10c.
  • the lower bit side means a lower side (LSB side) from a predetermined bit position in each bit converted by the AD conversion.
  • the upper bit side means a bit at a predetermined bit position in each bit converted by the AD conversion and an upper bit side (MSB side) of the bit.
  • each capacitor C110 1 and C110 2 are respectively connected to the terminals x of the switch SW111 1 ⁇ SW111 4.
  • the switches SW111 1 to SW111 4 are controlled by the control signal 103 output from the logic unit 15 to connect one of the terminals a, b and c to the terminal x.
  • Switches SW 111 1 and SW 111 2 terminals a, with respect to b and c, the connection point 115 3 in the reference voltage generator 102b, 115 2 and 115 1 are respectively connected.
  • the upper limit voltage VRT-B, the intermediate voltage VRC-B, and the lower limit voltage VRB-B output from the reference voltage generator 102b are supplied to the terminals a, b, and c of the switches SW111 1 and SW111 2 respectively.
  • connection points 113 3 , 113 2 and 113 1 in the reference voltage generator 102a are connected to the terminals a, b and c of the switches SW111 3 and SW111 4 respectively.
  • the upper limit voltage VRT-A, the intermediate voltage VRC-A, and the lower limit voltage VRB-A output from the reference voltage generator 102a are supplied to the terminals a, b, and c of the switches SW111 3 and SW111 4 respectively.
  • the generation and supply of the upper limit voltage VRT, the intermediate voltage VRC, and the lower limit voltage VRB are performed using the two systems of the reference voltage generators 102a and 102b. Do.
  • FIG. 7 is a diagram illustrating a more specific configuration example of the successive approximation type AD converter according to the first embodiment.
  • a successive approximation type AD converter 10d is different from the successive approximation type AD converter 10c in FIG. 6 in that a capacitor C116 and a switch SW117 are added.
  • Capacitor C116 is a capacitance 4C, capacitance is increased in a binary respect capacitor C110 4 volume 2C corresponding to the most significant bits.
  • One end of the capacitor C116 is connected to another input end of the comparator 14 via the connection line 102.
  • the other end of the capacitor C116 is connected to the terminal x of the switch SW117.
  • connection points 113 3 , 113 2 and 113 1 of the reference voltage generator 102a are connected to the terminals a, b and c of the switch SW117, respectively.
  • the upper limit voltage VRT-A, the intermediate voltage VRC-A, and the lower limit voltage VRB-A output from the reference voltage generator 102a are supplied to the terminals a, b, and c of the switch SW117, respectively.
  • voltage control signals Vctrl 1 and Vctrl 2 are supplied to terminals 104a and 104b from outside the successive conversion type AD converter 10d, respectively. These voltage control signals Vctrl 1 and Vctrl 2 are supplied from, for example, the control unit 1002.
  • the voltage control signal Vctrl 1 controls the voltage VREF-A generated by the reference voltage generator 102a. That is, the voltage value of the upper limit voltage VRT-A, the intermediate voltage VRC-A and the lower limit voltage VRB-A generated in the reference voltage generator 102a is controlled by the voltage control signal Vctrl 1.
  • the voltage control signal Vctrl 2 controls the voltage VREF-B generated in the reference voltage generator 102b, and thereby the voltage value of the upper limit voltage VRT-B, the intermediate voltage VRC-B, and the lower limit voltage VRB-B Control.
  • the successive approximation type AD converter 10d has two systems for generating the threshold voltage V th , and independently controls each voltage output in each system. It is possible.
  • FIG. 8 is a diagram for explaining the AD conversion range in the successive conversion AD converter according to the first embodiment shown in FIG.
  • the meaning of each unit in FIG. 8 is the same as in FIG. 5 described above, and a description thereof will be omitted.
  • the potential difference between upper limit voltage VRT-A and lower limit voltage VRB-A in reference voltage generator 102a is set to voltage VREF (1), and upper limit voltage VRT-B and lower limit in reference voltage generator 102b are set.
  • 1 LSB is assigned at the time of the low analog gain and 8 LSB is assigned at the time of the high analog gain for the redundant range of the common invalid area at the time of the low analog gain and the high analog gain. Accordingly, the required range of the AD converter at the time of the high analog gain is 5 bits, whereas the range of the AD converter at the time of the low analog gain is 4.2 bits.
  • the voltage value of the system voltage VREF-A by the reference voltage generator 102a corresponding to the upper bit side is changed from four times to twice the voltage value of the lower bit side voltage VREF-B
  • the amplitude of the last bit of the upper bit is the same as the amplitude of the first bit of the lower bit (the most significant bit on the lower bit side).
  • the last bit of the upper bit and the first bit of the lower bit overlap, and for example, the first bit of the lower bit can be used as a redundant bit.
  • the dynamic range (AD conversion range) is ⁇ before the change.
  • the voltage value setting width of the voltage VREF-A output from the reference voltage generator 102a is within four times the voltage value of the voltage VREF-B output from the reference voltage generator 102b. Any voltage value may be set.
  • the successive approximation type AD converter 10d has two systems for independently generating and outputting the voltage used for setting the threshold voltage Vth . Therefore, it is possible to dynamically control the dynamic range of AD conversion while maintaining 1 LSB without changing the number of conversion bits determined by the circuit configuration or the configuration of the capacitive D / A converter. Therefore, the required reference voltage range is reduced, and the reference voltage can be reduced.
  • the reference voltage generator 102a generates each reference voltage on the upper bit side
  • the reference voltage generator 102b generates each reference voltage on the lower bit side. And supplies a charge to the capacitance of each bit of the DA converter 12d. Therefore, compared with the case where all the capacitors are connected to one system of reference voltage generators, the loads on the reference voltage generators 102a and 102b are reduced, and the settling is improved.
  • resistors R112 1 to R112 4 forming a ladder resistor circuit in the upper-bit side reference voltage generator 102a
  • resistors R114 1 to R114 4 forming a ladder resistor circuit in the lower-bit side reference voltage generator 102b
  • the voltage value of the voltage VREF-B generated in the reference voltage generator 102b is 1 / of the voltage value of the voltage VREF-A generated in the reference voltage generator 102a.
  • the resistance value of the resistor R114 1 ⁇ R114 4 is suffices 1/4 of the resistance value of the resistor R112 1 ⁇ R112 4. Therefore, the output impedance seen from each of the connection points 115 1 to 115 3 can be reduced, and the settling at the time of transition of the lower bits is improved.
  • the low analog gain and the high analog gain are adjusted by, for example, the exposure by the control unit 1002 according to the value of the digital signal output of the successive approximation type AD converter 10d. It can be set by control. For example, in the case of a dark subject, the analog gain is set high to increase the exposure time, and in the case of a bright subject, the analog gain is set low to shorten the exposure time.
  • the average of the luminance values calculated based on the values obtained by AD-converting the analog pixel signals of all the pixels included in the pixel array unit 2 is set to a low analog gain when the average is equal to or more than a predetermined value, and to a high analog gain when the average is less than the predetermined value. Conceivable.
  • a threshold voltage V th for determining the bit is indicated by a dotted line, and a solid frame centered on the dotted line indicates, for example, a determination range in which the comparator 14 determines the threshold voltage V th. Shall be.
  • the comparison target is compared with the threshold voltage Vth .
  • the bit value is set to “1”
  • the comparison target ⁇ threshold voltage Vth The bit value is set to “0”.
  • the threshold voltage V th of the next bit (one bit lower than the immediately preceding bit) is set as V pre + V ⁇ V pre with the immediately preceding threshold voltage V th as V pre.
  • the threshold voltage V th of the next bit is obtained as V pre ⁇ / ⁇ V pre . That is, in the successive conversion type AD converter, the threshold voltage Vth can be said to be set according to the conversion history of the bit converted before the bit to be converted.
  • FIG. 9A shows an example of AD conversion when there is no bit determination error.
  • the error factor of the conversion error is a quantization error.
  • FIG. 9B shows an example in which, in the above-described determination of FIG. 9A, a determination error occurs in (n + 1) bits, and the bit value is set to “1”.
  • the result of the AD conversion for the comparison target is “100”, which is a value different from the example of FIG. 9A described above.
  • FIG. 9B it can be seen that the conversion error is larger than in the example of FIG. 9A.
  • FIG. 9C shows an example in which a determination using redundant bits n ′ for n bits is applied to the example in which a determination error has occurred in (n + 1) bits in FIG. 9B.
  • the redundant range based on the redundant bit n ' is hatched.
  • the redundant bits can return a decision error by redundant bit weight ⁇ 0.5.
  • the judgment is made by expanding the judgment range by ⁇ of the n-bit judgment range by the redundant range with respect to the judgment error in (n + 1) bits in FIG. 9B.
  • the value of the n ′ bit is set to “0”.
  • the result of the AD conversion for the comparison target is set to “100” by using the determination result of the redundant bit n ′.
  • 10 and 11 show an example of realizing high resolution and expansion of the redundant range by switching the range of the reference voltage in the AD conversion according to the first embodiment. 10 and 11 have the same meaning as in FIGS. 9A to 9C described above, and a description thereof will be omitted.
  • FIG. 10 is a diagram showing an example of AD conversion that can be applied to the first embodiment and realizes high resolution.
  • the voltage VREF (1) which is the reference voltage of the upper bit
  • the VREF (2) which is the reference voltage of the lower bit
  • all bits are used as effective bits to increase the resolution.
  • 2 shows an example of AD conversion in the case of realizing.
  • FIG. 10 shows an example of AD conversion when there is no bit determination error.
  • the threshold voltage V th 5/16 V is compared with the comparison target. Since “threshold voltage V th > comparison target”, the value of the (n ⁇ 1) bits is “0”. Then, a 4-bit value “0100” is obtained as an AD conversion result to be compared.
  • FIG. 11 is a diagram showing an example applicable to the first embodiment and performing an AD conversion by expanding a redundant range.
  • the voltage VREF (1) which is the reference voltage of the upper bit
  • the reference voltage generators 102a and 102b as twice the voltage VREF (2), which is the reference voltage of the lower bit.
  • 5 shows an example of A / D conversion when the overlapping range of the reference voltage is expanded and the redundant range is expanded. In this case, one bit of the 4-bit AD conversion range is allocated as a redundant bit.
  • FIG. 11 shows an example of AD conversion in the case where there is a bit determination error, and this determination error is corrected using redundant bits.
  • FIG. 11 shows an example in which a determination using a redundant bit n ′ for n bits is applied to an example in which a determination error has occurred in (n + 1) bits.
  • the determination is performed by extending the determination range by 1/2 of the n-bit determination range using the redundant range.
  • a determination error occurs in (n + 1) bits, and the bit value of a bit that should be determined to be “0” is set to “1”.
  • the resolution is increased. It is possible to switch between expansion of the redundant range. Therefore, it is possible to adaptively execute the AD conversion according to the application, for example, when the analog gain is high and when the analog gain is low.
  • FIGS. 12A and 12B are diagrams more specifically showing the configurations of the reference voltage generators 102a and 102b applicable to the first embodiment.
  • the reference voltage generator 102a using a feedback amplifier 120a, the transistor by a source follower TR121a, TR130a 1, TR130a 2, TR130a 3, TR130a 4, ... and the reference resistance ⁇ R_A in resistance [Delta] R-A
  • the feedback amplifier 120a has a positive input terminal to which the voltage VREF-A is input, and an output terminal connected to the gate of the transistor TR121a formed by a source follower.
  • the source of the transistor TR121a is connected to the ground potential (GND) via the four reference resistors ⁇ R_A via the connection point CP00A, and to the negative input terminal of the feedback amplifier 120a.
  • the voltage Vgs_A is a gate-source voltage of the transistor TR121a. From each of the connection points CP 01A , CP 02A and CP 03A connecting the four reference resistances ⁇ R_A, an upper limit voltage VRT-A, an intermediate voltage VRC-A and a lower limit voltage VRB-A are taken out, respectively.
  • a configuration including the feedback amplifier 120a, the transistor TR121a, and the four reference resistors ⁇ R_A connected to the source of the transistor TR121a via the connection point CP00A as appropriate will be referred to as a voltage generation unit (A).
  • the output terminal of the feedback amplifier 120a is connected to the transistor TR130a 1, TR130a 2 ... gate of by the source follower for each AD converter in the column direction (e.g. sequential conversion type AD converter 10d).
  • Each transistor TR130a 1, TR130a 2, ... sources are respectively connected to the ground potential (GND) via the four reference resistance Derutaaru_A.
  • the configuration of the voltage generation unit (A) can be provided outside the successive conversion AD converter 10d.
  • the transistors TR130a 1, TR130a 2, ..., and, each transistor TR130a 1, TR130a 2, ... 4 single reference resistance ⁇ R_A which are connected to the respective columns, i.e., the sequential conversion type AD converter 10d, respectively
  • connection points CP 01A , CP 02A, and CP 03A are connected to each column in order to suppress variations in the upper limit voltage VRT-A, the intermediate voltage VRC-A, and the lower limit voltage VRB-A between the columns.
  • the connection points having the same potential among the points CP 11A to CP 43A are connected.
  • connection points CP 01A , CP 11A , CP 21A , CP 31A and CP 41A are connected
  • connection points CP 02A , CP 12A , CP 22A , CP 32A and CP 42A are connected
  • connection point CP 03A is connected.
  • CP 13A , CP 23A , CP 33A and CP 43A may be connected to the ... each source.
  • each transistor TR121a, TR130a 1, TR130a 2, ... variation and the gate-source voltage Vgs_A of, variation of the reference resistor ⁇ R_A is suppressed.
  • the reference voltage generator 102b includes a feedback amplifier 120b, the transistor by a source follower TR121b, TR130b 1, TR130b 2, TR130b 3, TR130b 4, ... and a reference resistor ⁇ R_B in resistance [Delta] R-B, the.
  • the configuration of the reference voltage generator 102b is the same as the configuration of the reference voltage generator 102a described with reference to FIG. 12A, and thus a detailed description is omitted.
  • a configuration including the feedback amplifier 120b, the transistor TR121b, and the four reference resistors ⁇ R_A connected to the source of the transistor TR121b via the connection point CP 00B as appropriate will be referred to as a voltage generation unit (B).
  • connection is performed to suppress variations in the upper limit voltage VRT-B, the intermediate voltage VRC-B, and the lower limit voltage VRB-B between columns.
  • the points CP 01B , CP 02B and CP 03B are connected to the connection points of the same potential among the connection points CP 11B to CP 43B in each column. In the example of FIG.
  • connection points CP 01B , CP 11B , CP 21B , CP 31B and CP 41B are connected
  • the connection points CP 02B , CP 12B , CP 22B , CP 32B and CP 42B are connected
  • the connection point CP 03B , CP 13B , CP 23B , CP 33B and CP 43B may be connected to the ... each source.
  • FIG. 13 is a diagram illustrating a first example of a configuration applicable to the first embodiment and capable of suppressing variations among a plurality of systems.
  • the voltage generator (A) is shown in the reference voltage generator 102a, and a part of the voltage generator (B) is shown in the reference voltage generator 102b. 12A and FIG. 12B, so that description is omitted to avoid complication.
  • the configuration from the connection point CP 02B to the ground potential in the voltage generator (B) of the reference voltage generator 102b is omitted.
  • connection points having the same potential are connected in the voltage generation unit (A) and the voltage generation unit (B).
  • the connection point CP 03A of the voltage generation unit (A) and the connection point CP 01B of the voltage generation unit (B) have the same potential and are connected via a resistor R short .
  • the reference voltage generators 102a and 102b can independently change the reference voltage. Therefore, as indicated by a dotted line in FIG. 13, the connection destination is changed in conjunction with the change of the reference voltage.
  • Such control can be performed by the control unit 1002, for example.
  • FIG. 14 is a diagram illustrating a second example of a configuration applicable to the first embodiment and capable of suppressing variation among a plurality of systems.
  • the voltage generator (A) is shown in the reference voltage generator 102a, and a part of the voltage generator (B) is shown in the reference voltage generator 102b. 12A and FIG. 12B, so that description is omitted to avoid complication.
  • FIG. 13 the configuration from the connection point CP 02B to the ground potential in the voltage generator (B) of the reference voltage generator 102b is omitted.
  • the reference voltage generator 102b does not have the feedback amplifier 120b, and uses the transistor TR122 and the plurality of reference resistors ⁇ R_B connected to the source of the transistor TR122 via the connection point CP 00B to generate the above-described voltage.
  • a voltage generation unit (B) ′ corresponding to the unit (B) is configured.
  • the switch SW 151 1 and SW 151 2 provided a sample hold circuit of the capacitor C150.
  • the gate-source voltage Vgs_A of the transistor TR121a is obtained, and the obtained gate-source voltage Vgs_A is supplied to the gate and the source of the transistor TR122 in the voltage generator (B) ′ of the reference voltage generator 102b. I do.
  • the gate-source voltage Vgs_B of the transistor TR122 becomes equal to the gate-source voltage Vgs_A of the transistor TR121a.
  • the feedback amplifier 120b of the reference voltage generator 102b can be omitted.
  • the variation between the offset voltage Vofst_A of the feedback amplifier 120a and the offset voltage Vofst_B of the feedback amplifier 120b described with reference to FIGS. 12A and 12B can be eliminated.
  • the successive conversion type AD converter 10d according to the present disclosure is applied to the solid-state imaging device 1 that outputs image data according to irradiated light, but this is not limited to this example.
  • the second embodiment is an example in which the successive conversion A / D converter 10d according to the present disclosure is applied to an indirect ToF range image sensor that is a sensor for performing distance measurement by an indirect ToF system.
  • a light source light for example, laser light in an infrared region
  • PWM Pulse Width Modulation
  • This is a technique for measuring a distance to an object to be measured based on a phase difference between light and light from a light source.
  • the indirect ToF method for example, the sum of the time during which the reflected light of the light source light is received in each of the ON period in the PWM of the light source light and the OFF period immediately after the ON period, and the time during which the reflected light is received in the OFF period The distance is measured based on the ratio of.
  • FIG. 15 is a diagram schematically showing an example of the configuration of an indirect ToF range image sensor applicable to the second embodiment.
  • the indirect ToF range image sensor 10000 has a stacked structure including a sensor chip 10001 and a circuit chip 10002 stacked on the sensor chip 10001.
  • the sensor chip 10001 and the circuit chip 10002 are electrically connected via a connection portion (not shown) such as a via (VIA) or a Cu—Cu connection.
  • a connection portion connects the wiring of the sensor chip 10001 and the wiring of the circuit chip 10002.
  • the pixel area 10020 includes a plurality of pixels 10230 arranged on the sensor chip 10001 in an array in a two-dimensional lattice pattern.
  • Each of the pixels 10230 arranged in the pixel area 10020 can receive, for example, infrared light, performs photoelectric conversion based on the received infrared light, and outputs an analog pixel signal.
  • Each of the pixels 10230 included in the pixel area 10020 is connected to two vertical signal lines 10200 and 10300, respectively.
  • the indirect ToF range image sensor 10000 further includes a vertical drive circuit 10010, a column signal processing unit 10040, a timing control circuit 10050, and an output circuit 10060 arranged on a circuit chip 10002.
  • the timing control circuit 10050 controls the drive timing of the vertical drive circuit 10010 according to an external control signal 10049. Further, the timing control circuit 10050 generates a vertical synchronization signal based on the control signal 10049.
  • the column signal processing unit 10040 and the output circuit 10060 execute respective processes in synchronization with the vertical synchronization signal generated by the timing control circuit 10050.
  • each pixel 10230 includes two taps TAP_A and TAP_B for storing charges generated by photoelectric conversion.
  • the vertical signal line 10200 is connected to the tap TAP_B of the pixel 10230, and the vertical signal line 10300 is connected to the tap TAP_A of the pixel 10230.
  • the pixel signal AIN P1 which is an analog pixel signal based on the electric charge of the tap TAP_B of the pixel 10230 of the corresponding pixel column is output to the vertical signal line 10200.
  • the vertical signal line 10300 outputs a pixel signal AIN P2 which is an analog pixel signal based on the charge of the tap TAP_A of the pixel 10230 in the corresponding pixel column.
  • the vertical drive circuit 10010 drives each pixel 10230 included in the pixel area 10020 in units of a pixel row according to timing control by the timing control circuit 10050, and outputs pixel signals AIN P1 and AIN P2 .
  • the pixel signals AIN P1 and AIN P2 output from each pixel 10230 are supplied to the column signal processing unit 10040 via the vertical signal lines 10300 and 10200 in each column.
  • the column signal processing unit 10040 includes, for example, a plurality of AD converters provided for each pixel column corresponding to the pixel column of the pixel area 10020.
  • Each AD converter included in the column signal processing unit 10040 performs AD conversion on the pixel signals AIN P1 and AIN P2 supplied via the vertical signal lines 10300 and 10200, and converts the pixel signals into digital signals.
  • AIN P1 and AIN P2 are supplied to the output circuit 10060.
  • the output circuit 10060 executes signal processing such as CDS (Correlated Double Sampling) processing on the pixel signals AIN P1 and AIN P2 output from the column signal processing unit 10040 and converted into digital signals, and the signal processing is performed.
  • the pixel signals AIN P1 and AIN P2 are output to a subsequent signal processing circuit via an output line 10120.
  • FIG. 16 is a circuit diagram illustrating a configuration example of a pixel 10230 applicable to the second embodiment.
  • the pixel 10230 includes a photodiode 10231, two transfer transistors 10232 and 10237, two reset transistors 10233 and 10238, two floating diffusion layers 10234 and 10239, two amplification transistors 10235 and 10240, and two selection transistors 10236 and 10241. including.
  • the floating diffusion layers 10234 and 10239 correspond to the taps TAP_B and TAP_A described above, respectively.
  • the photodiode 10231 is a light receiving element that generates electric charge by photoelectrically converting received light.
  • the photodiode 10231 is disposed on the back surface of the semiconductor substrate, with the surface on which the circuit is disposed on the semiconductor substrate as the front surface.
  • Such a solid-state imaging device is called a back-illuminated solid-state imaging device. Note that instead of the backside illumination type, a frontside illumination type configuration in which the photodiode 10231 is provided on the front side can be used.
  • the overflow transistor 10242 is connected between the cathode of the photodiode 10231 and the power supply line VDD, and has a function of resetting the photodiode 10231. That is, when the overflow transistor 10242 is turned on in response to the overflow gate signal OFG supplied from the vertical drive circuit 10010, the charge of the photodiode 10231 is sequentially discharged to the power supply line VDD.
  • the transfer transistor 10232 is connected between the cathode of the photodiode 10231 and the floating diffusion layer 10234.
  • the transfer transistor 10237 is connected between the cathode of the photodiode 10231 and the floating diffusion layer 10239.
  • the transfer transistors 10232 and 10237 sequentially transfer the charges generated by the photodiodes 10231 to the floating diffusion layers 10234 and 10239, respectively, according to the transfer signal TRG supplied from the vertical drive circuit 10010.
  • the floating diffusion layers 10234 and 10239 corresponding to the taps TAP_B and TAP_A respectively accumulate the charge transferred from the photodiode 10231, convert the charge into a voltage signal having a voltage value corresponding to the accumulated charge, and convert the pixel into an analog pixel signal.
  • the signals AIN P2 and AIN P1 are generated, respectively.
  • two reset transistors 10233 and 10238 are connected between the power supply line VDD and the floating diffusion layers 10234 and 10239, respectively.
  • Reset transistor 10233 and 10238 by the ON state in response to a reset signal RST and RST p supplied from the vertical driving circuit 10010, pull out the floating diffusion layer 10234 and 10239 charges from each floating diffusion layer 10234 and 10239 Is initialized.
  • Two amplifying transistors 10235 and 10240 are connected between power supply line VDD and select transistors 10236 and 10241, respectively. Each of the amplifying transistors 10235 and 10240 amplifies a voltage signal obtained by converting charges into a voltage in each of the floating diffusion layers 10234 and 10239.
  • the selection transistor 10236 is connected between the amplification transistor 10235 and the vertical signal line 10200 (VSL 2 ).
  • the selection transistor 10241 is connected between the amplification transistor 10240 and the vertical signal line 10300 (VSL 1 ).
  • the selection transistors 10236 and 10241 are turned on in response to the selection signals SEL and SEL p supplied from the vertical drive circuit 10010, so that the pixel signals AIN P2 and AIN P1 amplified by the amplification transistors 10235 and 10240, respectively, are output. , Respectively to the vertical signal line 10200 (VSL 2 ) and the vertical signal line 10300 (VSL 1 ).
  • the vertical signal line 10200 (VSL 2 ) and the vertical signal line 10300 (VSL 1 ) connected to the pixel 10230 are connected to the input terminal of one AD converter included in the column signal processing unit 10030 for each pixel column. .
  • the vertical signal line 10200 (VSL 2 ) and the vertical signal line 10300 (VSL 1 ) provide, for each pixel column, pixel signals AIN P2 and AIN P1 output from the pixel 10230 to an AD converter included in the column signal processing unit 10040. To supply.
  • circuit configuration of the pixel 10230 is not limited to the circuit configuration illustrated in FIG. 16 as long as the pixel signals AIN P1 and AIN P2 can be generated by photoelectric conversion.
  • the period of the PWM signal for driving the not shown light source, the overflow gate signal OFG, the transfer signal TRG, reset signal RST and RST p, and, is synchronized with the selection signal SEL and SEL p Then, the output of the pixel signals AIN P1 and AIN P2 is switched between the ON period and the OFF period of the PWM signal.
  • an operation as an indirect ToF range image sensor can be realized.
  • the technology according to the present disclosure can be applied as each AD converter included in the column signal processing unit 10040. That is, the successive conversion AD converter 10d described in the first embodiment can be applied as each AD converter included in the column signal processing unit 10040 illustrated in FIG.
  • a converter that converts an analog pixel signal read from a pixel into a bit value based on a threshold voltage set according to a conversion history of a bit converted before a target bit, in order for each of a plurality of bits, A plurality of voltage generators each for generating a plurality of reference voltages, A setting unit configured to set the threshold voltage using a reference voltage selected based on the conversion history from the plurality of reference voltages generated by the plurality of voltage generation units,
  • a solid-state imaging device comprising: (2) The plurality of voltage generators, A first voltage generator configured to generate the plurality of reference voltages for the converter to convert the analog pixel signal into the bit value of a higher-order bit; A second voltage generator configured to generate the plurality of reference voltages for the converter to convert the analog pixel signal to the bit value of a lower-order bit;
  • the solid-state imaging device comprising: (3) The second voltage generator includes: Generating a plurality of reference voltages having
  • the second voltage generator includes: The solid-state imaging device according to (3), wherein when the gain for the analog pixel signal is equal to or more than a predetermined value, the plurality of reference voltages are generated such that the voltage range includes two or more reference voltages.
  • the second voltage generator includes: The solid-state imaging device according to (3), wherein when the gain for the analog pixel signal is less than a predetermined value, the plurality of reference voltages are generated so as to include one reference voltage in the voltage range.
  • a converter that converts an analog pixel signal read from a pixel into a bit value based on a threshold voltage set according to a conversion history of a bit converted before a target bit, in order for each of a plurality of bits, A plurality of voltage generators each for generating a plurality of reference voltages, A setting unit configured to set the threshold voltage using a reference voltage selected based on the conversion history from the plurality of reference voltages generated by the plurality of voltage generation units,
  • a solid-state imaging device comprising: An image processing unit that performs image processing on the digital pixel signal in which the analog pixel signal is converted into a bit value for each bit by the converter; Electronic equipment provided with.
  • the plurality of voltage generators A first voltage generator configured to generate the plurality of reference voltages for the converter to convert the analog pixel signal into the bit value of a higher-order bit;
  • a second voltage generator configured to generate the plurality of reference voltages for the converter to convert the analog pixel signal to the bit value of a lower-order bit;
  • the electronic device according to (8) including: (10)
  • the second voltage generator includes: Generating a plurality of reference voltages having a voltage range overlapping with the plurality of reference voltages generated by the first voltage generation unit;
  • the setting unit includes: The electronic device according to (9), wherein the threshold voltage is set by changing a reference voltage selected based on the conversion history based on a reference voltage included in the voltage range.
  • the second voltage generator includes: The electronic device according to (10), wherein when the gain for the analog pixel signal is equal to or more than a predetermined value, the plurality of reference voltages are generated such that the voltage range includes two or more reference voltages.
  • the second voltage generator includes: The electronic device according to (10), wherein, when the gain for the analog pixel signal is less than a predetermined value, the plurality of reference voltages are generated such that the voltage range includes one reference voltage.
  • the solid-state imaging device The electronic device according to any one of (8) to (12), wherein, among the connection points from which the plurality of reference voltages generated by each of the plurality of voltage generation units are extracted, the connection points having the same potential are combined.
  • Electronic equipment according to any one of the above.
  • the electronic device An indirect ToF range image sensor, The electronic device according to any one of (8) to (14).
  • Reference Signs List 1 solid-state imaging device 2 pixel array unit 5 AD conversion units 10 1 , 10 2 , 10 n , 10a, 10b, 10c, 10d successive conversion type AD converters 12, 12a, 12b, 12c, 12d DA converters 14, 200 vessel 15 logic unit 102a, 102b reference voltage generator C110 1, C110 2, C110 3 , C110 4, C116, C150, C213 1, C213 2, C214 1, C214 2 capacitors SW111 1, SW111 2, SW111 3 , SW111 4 , SW117, SW151 1, SW151 2 , SW211 1, SW211 2, SW211 3, SW211 4, SW216 1, SW216 2, SW216 3, SW216 4, SW216 5 switch

Landscapes

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Abstract

固体撮像素子は、画素から読み出されたアナログ画素信号を、複数のビット毎に順番に、対象のビット以前に変換したビットの変換履歴に従い設定される閾値電圧に基づき、ビット値に変換する変換器（１４）と、それぞれ複数の基準電圧を生成する複数の電圧生成部（１０２ａ、１０２ｂ）と、複数の電圧生成部それぞれにより生成された複数の基準電圧から変換結果に基づき選択した基準電圧を用いて閾値電圧を設定する設定部（１２ｄ）と、を備える。

Description

固体撮像素子および電子機器
　本開示は、固体撮像素子および電子機器に関する。
　ＣＭＯＳ(Complementary　Metal　Oxide　Semiconductor)イメージセンサなどの撮像素子においては、被写体から入射した光が、各画素内に設けられた光電変換素子により光電変換され、得られた電荷の量に対応する電圧信号が増幅トランジスタおよび垂直信号線を介して読み出される。読み出された電圧信号は、コンパレータを有するＡＤ変換器によりアナログ信号からディジタル信号に変換（ＡＤ変換）されて撮像データとして出力される。
　この撮像素子に用いるＡＤ変換器として、入力信号を、基準電圧に基づき容量性ＤＡ(Digital　to　Analog)変換器を用いて生成した閾値電圧と比較して、逐次的にディジタル値に変換する、逐次変換型のＡＤ変換器を採用した構成が知られている。また、イメージセンサに適用されるＡＤ変換器では、画素やＡＤ変換器の特性バラツキに対応するため、一般的に、ＡＤ変換器の変換レンジは、取得したい入力信号のレンジに対して冗長範囲を持たせる。
特開２０１３－２３９９５１号公報
　上述した特性バラツキには、入力信号レンジに無関係に、一定のオフセット電圧として存在する成分が含まれる。アナログゲインが低い場合には、ＡＤ変換器で変換できる入力信号の電圧レンジが大きく、このオフセット電圧が入力信号のレンジ対して相対的に小さく見えるため、入力信号レンジに対する冗長範囲の割合を小さくできる。一方、アナログゲインが高い場合には、オフセット電圧が入力信号レンジに対して大きく見えるため、入力信号に対する冗長範囲の割合が大きくなる。ＡＤ変換器において、通常、ＡＤ変換のビット数はアナログゲインに対して一定である。そのため、アナログゲインが高い場合により多くの冗長ビットが必要であり、アナログゲインが高い場合に合わせてＡＤ変換器のビット数が決まり、一方で、アナログゲインが低い場合において、不要な冗長範囲を持つことになる。このため、高い基準電圧が必要であり、基準電圧源の低電力化が困難であった。
　本開示では、逐次変換型ＡＤ変換器における基準電圧の低電圧化が容易な固体撮像素子および電子機器を提案する。
　上記の課題を解決するために、本開示に係る一形態の固体撮像素子は、画素から読み出されたアナログ画素信号を、複数のビット毎に順番に、対象のビット以前に変換したビットの変換履歴に従い設定される閾値電圧に基づき、ビット値に変換する変換器と、それぞれ複数の基準電圧を生成する複数の電圧生成部と、複数の電圧生成部それぞれにより生成された複数の基準電圧から変換履歴に基づき選択した基準電圧を用いて閾値電圧を設定する設定部と、を備える。
第１の実施形態に適用可能な固体撮像素子、および、当該固体撮像素子を用いた電子機器の一例の構成を示すブロック図である。 第１の実施形態に適用可能なＡＤ変換器の一例の構成を示すブロック図である。 既存技術による、１の電圧から複数の基準電圧を生成するようにしたＤＡ変換器を含む逐次変換型ＡＤ変換器の構成例を示す図である。 既存技術による、１の電圧から複数の基準電圧を得るようにし、さらに、各基準電圧を、複数の系統に分けるようにしたＤＡ変換器を含む逐次変換型ＡＤ変換器の構成例を示す図である。 単一の電圧から複数系統の電圧を生成する構成におけるＡＤ変換レンジについて説明するための図である。 第１の実施形態に係る逐次変換型ＡＤ変換器の基本的な構成の例を示す図である。 第１の実施形態に係る逐次変換型ＡＤ変換器のより具体的な構成例を示す図である。 第１の実施形態に係る逐次変換型ＡＤ変換器におけるＡＤ変換レンジについて説明するための図である。 第１の実施形態に適用可能な、冗長ビットを用いた判定エラー補正について概略的に説明するための図である。 第１の実施形態に適用可能な、冗長ビットを用いた判定エラー補正について概略的に説明するための図である。 第１の実施形態に適用可能な、冗長ビットを用いた判定エラー補正について概略的に説明するための図である。 第１の実施形態に適用可能な、高分解能化を実現するＡＤ変換の例を示す図である。 第１の実施形態に適用可能な、冗長レンジを拡大してＡＤ変換を行う例を示す図である。 第１の実施形態に適用可能な基準電圧生成器の構成を、より具体的に示す図である。 第１の実施形態に適用可能な基準電圧生成器の構成を、より具体的に示す図である。 第１の実施形態に適用可能な、複数系統間でのバラツキを抑制可能な構成の第１の例を示す図である。 第１の実施形態に適用可能な、複数系統間でのバラツキを抑制可能な構成の第２の例を示す図である。 第２の実施形態に適用可能な間接ＴｏＦ方式距離画像センサの一例の構成を概略的に示す図である。 第２の実施形態に適用可能な画素の一例の構成を示す回路図である。
　以下、本開示の実施形態について、図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより、重複する説明を省略する。
［第１の実施形態］
（第１の実施形態に適用可能な固体撮像素子および電子機器の構成例）
　図１は、第１の実施形態に適用可能な固体撮像素子、および、当該固体撮像素子を用いた電子機器の一例の構成を示すブロック図である。図１において、第１の実施形態に適用可能な電子機器１０００は、固体撮像素子１と、画像処理部１００１と、制御部１００２と、を含む。
　固体撮像素子１は、画素アレイ部２と、行走査回路３と、ＡＤ(Analog　to　Digital)変換部５と、タイミング制御部６と、列走査回路７と、信号処理部８と、を含む。
　画素アレイ部２は、複数の走査線と、複数の信号線とが設けられており、各走査線と各信号線の交差部には、それぞれ画素回路が配置されて、２次元格子状に複数の画素回路が設けられている。行走査回路３は、タイミング制御部６の制御下で、複数の走査線のうち何れかの走査線をアクティブ状態とし、当該アクティブ状態とした走査線に対応する画素アレイ部２を構成している１行分（１カラム分）の画素回路を駆動して画素信号ＶSLを出力させるものである。
　タイミング制御部６は、例えば制御部１００２から供給されるクロック信号に基づき、行走査回路３、ＡＤ変換部５および列走査回路７のそれぞれが動作するタイミングを制御する。
　ＡＤ変換部５は、複数の後述するＡＤ変換器を有し、画素アレイ部２から出力された、アナログ信号による画素信号ＶSLを、ディジタル信号による画素データに変換する。
　列走査回路７は、タイミング制御部６の制御下で、行走査回路３およびＡＤ変換部５の動作に同期して動作し、ＡＤ変換部５において画素信号ＶSLが信号線毎にＡＤ変換された画素データを順次、信号処理部８に転送する。信号処理部８は、転送された画素データに対してノイズ除去、ＡＧＣ(Auto　Gain　Control)などの信号処理を行う。
　なお、上述では、信号処理部８を固体撮像素子１内に配置していたが、これはこの例に限定されない。例えば、信号処理部８を固体撮像素子１の外部に別体に設けることも可能である。また、固体撮像素子１内の回路のそれぞれは、単一の半導体基板に配置してもよいし、積層した複数の半導体基板に分散して配置してもよい。
　信号処理部８で信号処理された、例えば画素アレイ部２に含まれる画素回路分の画素データにより例えば１フレーム分の画像データが形成される。この画像データは、固体撮像素子１から出力され、例えば画像処理部１００１に転送される。画像処理部１００１は、固体撮像素子１から転送された画像データに対して、例えばデモザイク処理、ホワイトバランス調整処理、ガンマ補正処理などの画像処理を施すことができる。また、画像処理部１００１は、これらの画像処理を施された画像データに対して、圧縮符号化処理を施すことも可能である。
　制御部１００２は、例えばＣＰＵ(Central　Processing　Unit)、ＲＯＭ(Read　Only　Memory)、ＲＡＭ(Random　Access　Memory)、タイマおよび各種のインタフェースを含み、この電子機器１０００の全体の動作を制御する。一例として、電子機器１０００が、被写体から光学系を介して固体撮像素子１に入射された光に応じて撮像を行う撮像装置である場合、制御部１００２は、光学系の制御や固体撮像素子１の駆動制御を行うことができる（例えば絞り制御、露光制御）。
　図２は、第１の実施形態に適用可能なＡＤ変換部５の一例の構成を示すブロック図である。図２において、ＡＤ変換部５は、複数のＡＤ変換器１０1、１０2、…、１０n-1、１０n（ｎは自然数）を含む。なお、図２において、ＡＤ変換器１０1、１０2、…、１０n-1、１０nの上側の画素ＰＸ１～ＰＸ３４を含む構成は、図１における画素アレイ部２に対応している。
　図２の例では、ＡＤ変換部５は、１つのＡＤ変換器においてそれぞれ８カラムについて時分割で処理を行う場合の例であり、図示の簡略化のため、２ｎ個（ｎ：自然数）設けたＡＤ変換器のうち、ｎ個のＡＤ変換器１０1～１０nを図示している。実際においては、上に延びている画素からの出力信号ラインの上方に残りのｎ個のＡＤ変換器が配置されている。
　この場合において、ＡＤ変換器１０1～１０nは、逐次変換型のＡＤ変換器（以下、逐次変換型ＡＤ変換器と呼ぶ）であり、それぞれ、ＤＡ(Digital　to　Analog)変換器１２、プリアンプ部１３、比較器１４、ロジック部１５を含んでいる。
　各逐次変換型ＡＤ変換器１０1～１０nにおいては、図２に示す場合、画素ＰＸ１～ＰＸ４、画素ＰＸ１１～ＰＸ１４、画素ＰＸ２１～ＰＸ２４及び画素ＰＸ３１～ＰＸ３４の１６個の画素のうち、半分の８個の画素が割り当てられている。
　具体的には、図示している逐次変換型ＡＤ変換器１０1～１０nについては、画素ＰＸ１、画素ＰＸ３、画素ＰＸ１１、画素ＰＸ１３、画素ＰＸ２１、画素ＰＸ２３、画素ＰＸ３１、画素ＰＸ３３の８個の画素が割り当てられている。同様に図示していないｎ個のＡＤ変換器については、画素ＰＸ２、画素ＰＸ４、画素ＰＸ１２、画素ＰＸ１４、画素ＰＸ２２、画素ＰＸ２４、画素ＰＸ３２、画素ＰＸ３の８個の画素が割り当てられている。
　次に、図２に示すＡＤ変換部５の基本的な動作について説明する。ＡＤ変換部５に含まれる各逐次変換型ＡＤ変換器１０1～１０nおよび図示しないｎ個のＡＤ変換器は、同期してそれぞれ独立して処理を行っているため、逐次変換型ＡＤ変換器１０1を例として基本的な動作の説明を行う。
　逐次変換型ＡＤ変換器１０1は、例えば、１回のデータ読み出しに際し、画素ＰＸ１→画素ＰＸ３→画素ＰＸ１１→画素ＰＸ１３→画素ＰＸ２１→画素ＰＸ２３→画素ＰＸ３１→画素ＰＸ３３の順番で処理を行う。
　すなわち、第１の処理タイミングにおいては、逐次変換型ＡＤ変換器１０1のＤＡ変換器１２は、基準電圧に基づき、ロジック部１５から供給されるディジタル値による制御信号に応じて、ビット位置に対応する閾値電圧Ｖthを生成する。ＤＡ変換器１２により生成された閾値電圧Ｖthは、プリアンプ部１３を介して比較器１４の一方の入力端に入力される。
　比較器１４の他方の入力端には、画素信号入力端子ＴSL1～ＴSL8のうち時分割制御により選択された画素信号入力端子から、画素信号ＶSLが入力される。比較器１４は、一方の入力端に入力される閾値電圧Ｖthと、他方の入力端に入力される画素信号ＶSLとを比較し、比較結果をロジック部１５に渡す。
　ロジック部１５は、比較結果に応じて対象のビット位置のビット値を例えばレジスタに保持する。また、ロジック部１５は、比較結果に応じて、次のビット位置に対応する閾値電圧Ｖthを設定するためのディジタル値を生成し、ＤＡ変換器１２に供給する。ＤＡ変換器１２は、このディジタル値をＤＡ変換して閾値電圧Ｖthを生成する。生成された閾値電圧Ｖthは、プリアンプ部１３を介して比較器１４の他の入力端に入力される。
　逐次変換型ＡＤ変換器１０1は、以上の処理を、最上位ビットから開始して最下位ビットまでビット毎に逐次的に繰り返して、画素信号ＶSLをディジタル画素データに変換する。例えば、逐次変換型ＡＤ変換器１０1は、ロジック部１５により最下位ビットまでの処理が終了すると、ロジック部１５の例えばレジスタに保持された所定ビット長の画素データＤＶSLを、出力端子ＴDOUTから出力する。
　以下、同様にして、時分割制御による第２の処理タイミング～第８の処理タイミングにおいて、逐次変換型ＡＤ変換器１０1は、入力された画素信号入力端子ＴVSL2～ＴVSL8から入力された画素ＰＸ３、画素ＰＸ１１、画素ＰＸ１３、画素ＰＸ２１、画素ＰＸ２３、画素ＰＸ３１、画素ＰＸ３３のそれぞれに対応する画素信号ＶSLの処理を行う。
　このとき、逐次変換型ＡＤ変換器１０2～１０nおよび図示しないｎ個のＡＤ変換器も、同様の処理を同時並行して行う。
［第１の実施形態に係るＡＤ変換処理のより具体的な例］
（既存技術による構成および処理例）
　次に、第１の実施形態に係る逐次変換型ＡＤ変換器１０1～１０nの構成、および、ＡＤ変換処理について説明する。なお、以下では、特に記載の無い限り、逐次変換型ＡＤ変換器１０1～１０nを逐次変換型ＡＤ変換器１０として纏めて説明を行う。ここで、第１の実施形態に係る説明に先んじて、理解を容易とするために、第１の実施形態に係る逐次変換型ＡＤ変換器１０1～１０nに対応する、既存技術による逐次変換型ＡＤ変換器の構成および処理例について説明する。
　逐次変換型ＡＤ変換器では、入力信号の電圧と、基準電圧から生成する、バイナリで増加するビット数分の電圧値に基づきビット毎に生成した閾値電圧Ｖthと、を二分探索により逐次比較して、アナログ信号による入力信号をディジタル信号に変換する。ここで、閾値電圧Ｖthは、一般的には、バイナリで容量が増加するキャパシタを用いた容量性ＤＡ変換器により生成する。そのため、単一の基準電圧を用いた場合には、容量性ＤＡ変換器が要するキャパシタの容量が大きくなり、回路面積が大きくなってしまう。
　これに対し、容量性ＤＡ変換器において複数の基準電圧を用いた逐次変換型ＡＤ変換器が提案されている。図３は、既存技術による、１の電圧から上限電圧ＶＲＴ、中間電圧ＶＲＣおよび下限電圧ＶＲＢの複数の基準電圧を生成するようにしたＤＡ変換器１２ａを含む逐次変換型ＡＤ変換器１０ａの構成例を示す図である。図３の例では、１の電圧ＶDD－ｒｅｆを抵抗分圧することで、上限電圧ＶＲＴ、中間電圧ＶＲＣおよび下限電圧ＶＲＢを得ている。上限電圧ＶＲＴと下限電圧ＶＲＢとの差分の電圧ＶＲＥＦが、この逐次変換型ＡＤ変換器１０ａのＡＤ変換レンジを与える。
　なお、図３に示す逐次変換型ＡＤ変換器１０ａでは、図２におけるプリアンプ部１３およびロジック部１５が省略されている。
　図３において、逐次変換型ＡＤ変換器１０ａは、ラダー抵抗回路を形成する抵抗Ｒ２１２1～Ｒ２１２6により電圧ＶDD－ｒｅｆ電圧Ｖrefを分圧し、各接続点２０４1～２０４3から、上述した上限電圧ＶＲＴ、中間電圧ＶＲＣおよび下限電圧ＶＲＢがそれぞれ取り出される。
　逐次変換型ＡＤ変換器１０ａにおいて、画素信号ＶSLがカップリングコンデンサ２０１を介して比較器２００（図２の比較器１４に対応）の他方の入力端に入力される。
　比較器２００の一方の入力端には、閾値電圧Ｖthを生成するための、それぞれバイナリで（２倍ずつ）増加する容量Ｃ、２Ｃ、４Ｃおよび８Ｃを有するキャパシタＣ２１０1、Ｃ２１０2、Ｃ２１０3およびＣ２１０4の一端が、接続線２０２を介して接続される。各キャパシタＣ２１０1～Ｃ２１０4の他端は、それぞれ、スイッチＳＷ２１１1～ＳＷ２１１4の各端子ｘに接続される。スイッチＳＷ２１１1～ＳＷ２１１4は、図示されないロジック部１５から出力される制御信号により、端子ａ、ｂおよびｃのうち１の端子を端子ｘと接続するように制御される。
　各スイッチ２１１1～ＳＷ２１１4において、各端子ａが接続点２０４1に接続されて上限電圧ＶＲＴを供給され、各端子ｂが接続点２０４2に接続されて中間電圧ＶＲＣを供給され、各端子ｃが接続点２０４3に接続されて下限電圧ＶＲＢを供給される。なお、上限電圧ＶＲＴと下限電圧ＶＲＢとの電位差である電圧ＶＲＥＦが、この逐次変換型ＡＤ変換器１０ａのＡＤ変換レンジとされる。
　また、容量Ｃｐは、接続線２０２に係る寄生容量を模したものである。
　この構成の場合、比較器２００の一方の入力端には、キャパシタＣ２１０1～Ｃ２１０4のうちスイッチＳＷ２１１1～２１１4により選択されたキャパシタとキャパシタＣ２１０0との接続点から取り出された電圧が閾値電圧Ｖthとして入力される。
　動作としては、先ず各スイッチＳＷ２１１1～ＳＷ２１１4において端子ｘと端子ｂとが接続され、各キャパシタＣ２１０1～Ｃ２１０4の、各スイッチＳＷ２１１1～ＳＷ２１１4における端子ｘ側の端に中間電圧ＶＲＣが印加され、比較器２００の一方の入力端に接続される接続線２０２に特定電位が印加され、各キャパシタＣ２１０1～Ｃ２１０4がリセットされる。
　比較器２００は、一方の入力端に入力される画素信号ＶSLと、他方の入力端に入力される閾値電圧Ｖthとを比較する。比較の結果、例えば、画素信号ＶSLの電圧値が閾値電圧Ｖthの電圧値より高い場合、ビット値を「１」と判定し、低い場合、ビット値を「０」と判定する。上述の各キャパシタＣ２１０1～Ｃ２１０4リセット時の判定結果に応じて、最上位ビット（ＭＳＢ）の判定が例えば「１」であった場合、スイッチＳＷ２１１4の端子ａと端子ｘとを接続し、容量８ＣのキャパシタＣ２１０4により閾値電圧Ｖthを上昇させる。一方、当該リセット時の判定結果が「０」であった場合、スイッチＳＷ２１１4の端子ｃと端子ｘとを接続し、閾値電圧Ｖthを低下させる。
　次のビットの判定は、直前のビットの判定結果に応じて変化した閾値電圧Ｖthが用いられる。当該判定結果が「１」の場合、スイッチＳＷ２１１3において端子ｘを端子ａと接続し、比較器２００の一方の入力端に接続線２０２を介して接続される容量４ＣのキャパシタＣ２１０3により閾値電圧Ｖthを下降させる。一方、当該判定結果が「０」の場合、スイッチＳＷ２１１3において端子ｘと端子ｃとを接続し、比較器２００の一方の入力端に接続線２０２を介して接続されるキャパシタＣ２１０3により閾値電圧Ｖthを下降させる。比較器２００は、上述と同様にして画素信号ＶSLと閾値電圧Ｖthとを比較し、画素信号ＶSLの電圧値が閾値電圧Ｖthの電圧値より高い場合、当該ビット値を「１」と判定し、低い場合、当該ビット値を「０」と判定する。
　逐次変換型ＡＤ変換器１０ａは、以上の処理を、最終ビットまで繰り返し実行し、画素信号ＶSLをディジタル値による画素データに変換する。このように、逐次変換型ＡＤ変換器１０ａは、入力電圧を、上位側ビットから下位側ビットに向けて、上位ビットの変換結果に基づき設定された閾値電圧Ｖthを用いてビット毎に逐次的に変換する。
　ところで、画素信号のＡＤ変換を行う場合、プリチャージ相（Ｐ相）における分布バラツキや比較器２００のオフセット電圧、さらには、容量性ＤＡ変換器における寄生容量や冗長ビット容量によるＤＡ変換のゲインロスのため、電圧ＶＲＥＦの電圧幅を、より大きく取る必要がある。１ＬＳＢの大きさは、比較器２００に入力される画素信号ＶSLの入力レンジと、ＡＤ変換のビット数とによって決まる。したがって、１ＬＳＢを変えずに電圧ＶＲＥＦの電圧幅を拡大するためには、ＤＡ変換器１２ａのビット数を増やすことが必要となる。
　ＤＡ変換器１２ａにおいて、ＤＡ変換レンジを１ビット増やすためには、電圧ＶＲＥＦの電圧値を２倍にする必要がある。一方で、電圧ＶＲＥＦの上限は電源電圧で決まり、電圧が上がると基準電圧生成回路の消費電力が増加する。電圧ＶＲＥＦの電圧値を抑えるためには、例えば、ＤＡ変換器１２ａにおける、閾値電圧Ｖthを生成するためのキャパシタの容量を大きくして、ＤＡ変換のゲインロスを下げる方法がある。しかしながら、この方法では、回路面積の増大、ＤＡ変換器１２ａのセトリング悪化などが発生する。
　特に、中間電圧ＶＲＣを取り出す接続点２０４2は、抵抗Ｒ２１２1～Ｒ２１２6によるラダー抵抗回路の中間ノードとなるため、出力インピーダンスが高く、ＤＡ変換のセトリングに時間を要する。一方で、このＤＡ変換のセトリングを高速化するためにラダー抵抗回路の抵抗値を下げると、必要なＤＡ変換レンジを確保するために、電流を増やす必要があり、基準電圧生成回路の消費電力が増加する。
　図４は、既存技術による、１の電圧ＶDD－ｒｅｆから複数の基準電圧（上限電圧ＶＲＴおよびＶＲＴ2、中間電圧ＶＲＣ、下限電圧ＶＲＢ2およびＶＲＢ）を得るようにし、さらに、これら得られる各基準電圧を、複数の系統に分けるようにしたＤＡ変換器１２ｂを含む逐次変換型ＡＤ変換器１０ｂの構成例を示す図である。具体的には、図４の例では、電圧ＶDD－ｒｅｆから得られたこれら各電圧を、上限電圧ＶＲＴ、中間電圧ＶＲＣおよび下限電圧ＶＲＢによる基準電圧の系統と、上限電圧ＶＲＴ2、中間電圧ＶＲＣおよび下限電圧ＶＲＢ2による基準電圧の系統と、の２系統に分けている。なお、図４では、接続線２０２に係る寄生容量が省略されている。
　図４において、逐次変換型ＡＤ変換器１０ｂは、ラダー抵抗回路を形成する抵抗Ｒ２１７1～Ｒ２１７6により分圧された各上限電圧ＶＲＴおよびＶＲＴ2と、中間電圧ＶＲＣと、下限電圧ＶＲＢ2およびＶＲＢとが、各接続点２１８1～２１８5からそれぞれ取り出される。
　比較器２００の一方の入力端には、閾値電圧Ｖthを生成するための、それぞれバイナリで（２倍ずつ）増加する容量Ｃおよび２Ｃを有するキャパシタＣ２１３1およびＣ２１３2の一端が、接続線２０２を介して接続される。これらキャパシタＣ２１３1およびＣ２１３2は、逐次変換型ＡＤ変換器１０ｂによるＡＤ変換における下位ビット側の変換に対応する。
　比較器２００の一方の入力端には、さらに、キャパシタＣ２１３1およびＣ２１３2と同様に容量Ｃおよび２Ｃを有する、キャパシタＣ２１４1およびＣ２１４2の一端が、接続線２０２を介して接続される。これらキャパシタＣ２１４1およびＣ２１４2は、逐次変換型ＡＤ変換器１０ｂによるＡＤ変換における上位ビット側の変換に対応する。
　逐次変換型ＡＤ変換器１０ｂは、比較器２００の一方の入力端に対し、さらに、閾値電圧Ｖthを生成するための、容量４Ｃを有するキャパシタＣ２１５が、接続線２０２を介してさらに接続される。このキャパシタＣ２１５は、冗長ビットのために設けられている。
　各キャパシタＣ２１３1およびＣ２１３2、キャパシタＣ２１４1およびＣ２１４2、ならびに、キャパシタＣ２１５の他端は、それぞれ、スイッチＳＷ２１６1～ＳＷ２１６5の各端子ｘに接続される。スイッチＳＷ２１６1～ＳＷ２１６5は、図示されないロジック部１５から出力される制御信号により、端子ａ、ｂおよびｃのうち１の端子を端子ｘと接続するように制御される。
　図４の例では、接続点２１８1と接続点２１８5との電位差（上限電圧ＶＲＴと下限電圧ＶＲＢとの電位差）を電圧ＶＲＥＦとした場合に、接続点２１８2と接続点２１８4との電位差（上限電圧ＶＲＴ2と下限電圧ＶＲＢ2との電位差）が電圧１／４ＶＲＥＦとなるようにされている。さらに、接続点２１８1および２１８5が、スイッチＳＷ２１６3～ＳＷ２１６5の端子ｃにそれぞれ接続される。また、接続点２１８2および２１８4が、スイッチＳＷ２１６1およびＳＷ２１６2の端子ｃにそれぞれ接続される。なお、接続点２１８3は、各スイッチＳＷ２１６1～２１６5それぞれの端子ｂに接続される。
　すなわち、図４に示す構成では、閾値電圧Ｖthを生成するための電圧は、キャパシタＣ２１４1、Ｃ２１４2およびＣ２１５に電圧を与える電圧ＶＲＥＦに対応する基準電圧の系統と、キャパシタＣ２１３1およびＣ２１３2に電圧を与える電圧１／４ＶＲＥＦに対応する基準電圧の系統と、による２系統を含む。
　この構成によれば、電圧１／４ＶＲＥＦの系統のキャパシタＣ２１３1およびＣ２１３2と、電圧ＶＲＥＦの系統のキャパシタＣ２１４1およびＣ２１４2とを、それぞれ同一の容量とすることができ、ＤＡ変換器１２ｂ全体の容量を抑えることが可能である。また、冗長ビットのためのキャパシタＣ２１５は、キャパシタＣ２１４2の２倍の容量が必要であるが、キャパシタＣ２１４2の容量が、下位ビット側のキャパシタＣ２１３2と同等とされているため、キャパシタＣ２１５の容量も抑えることができる。
　なお、図４の構成によるＡＤ変換動作は、図３を用いて説明した動作と同様であるので、ここでの説明を省略する。
　図５は、図４に示した、単一の電圧から複数系統の電圧を生成する構成におけるＡＤ変換レンジについて説明するための図である。図５の左側は、アナログゲインが高い場合（高アナログゲイン時）のＡＤ変換レンジの例を示し、右側は、低アナログゲイン時のＡＤ変換レンジの例を示す。図中において、無効領域は、画素やＡＤ変換器の特性バラツキによる値域であって、ＡＤ変換に利用できない。無効領域は、ＡＤ変換レンジと関係無く、回路特性として存在する値域のため、低アナログゲイン時および高アナログゲイン時で同等の値域を持つ。一般的に、イメージセンサに適用されるＡＤ変換器では、無効領域の値域に対応するために、ＡＤ変換レンジに対して冗長範囲を持たせる。
　高アナログゲイン時では、小さな画素信号ＶSLの電圧レンジを必要な階調（例えば４ビット）でＡＤ変換するため、１ＬＳＢの値も小さい。一方、低アナログゲイン時は、ＡＤ変換の階調は変わらず、大きな画素信号ＶSLの電圧レンジを変換するために、１ＬＳＢが大きい。図５の左側および右側は、高アナログゲイン時の１ＬＳＢと、低アナログゲイン時の１ＬＳＢと、を対比させて示しているといえる。
　図４に示した逐次変換型ＡＤ変換器１０ｂにおいては、高アナログゲイン時には、スイッチＳＷ２１６1～２１６5それぞれにおいて、例えば端子ｘに端子ｂが接続された後、接続が切り替えられ、端子ｘに端子ａが接続される。これにより、キャパシタＣ２１３1およびＣ２１３2に、中間電圧ＶＲＣと上限電圧ＶＲＴ2との差分の電圧（１／８ＶＲＥＦ）が印加され、閾値電圧Ｖthが上昇する。また、キャパシタＣ２１４1、Ｃ２１４2およびＣ２１５に、中間電圧ＶＲＣと上限電圧ＶＲＴとの差分の電圧（１／２ＶＲＥＦ）が印加され、閾値電圧Ｖthが上昇する。
　一方、低アナログゲイン時には、スイッチＳＷ２１６1～２１６5それぞれにおいて、例えば端子ｘに端子ｃが接続された後、接続が切り替えられ、端子ｘに端子ａが接続される。これにより、キャパシタＣ２１３1およびＣ２１３2に電圧１／４ＶＲＥＦが印加され、キャパシタＣ２１４1、Ｃ２１４2およびＣ２１５に、電圧ＶＲＥＦが印加される。
　ここで、図４に示した逐次変換型ＡＤ変換器１０ｂにおいては、単一の電圧ＶDD－ｒｅｆから複数の基準電圧（上限電圧ＶＲＴおよびＶＲＴ2、中間電圧ＶＲＣ、下限電圧ＶＲＢおよびＶＲＢ2）を生成している。高アナログゲイン時は、冗長範囲が有効信号領域(4bit　VSL　Range)に対して大きく見えるため、ＡＤ変換器のレンジは、どのアナログゲインでも有効信号領域で必要なＡＤ変換階調を確保できるよう、高アナログゲイン時に有効信号領域と冗長範囲とを合わせたレンジを含むように設定される(5bit　ACDC　Range)。したがって、低アナログゲイン時において、無効領域の値域に対して余分な範囲を含む冗長範囲が設定されることになり（図５右側参照）、電圧ＶＲＥＦの値が大きくなる。
　また、図４の構成において、上限電圧ＶＲＴおよびＶＲＴ2、ならびに、下限電圧ＶＲＢおよびＶＲＢ2に接続された容量をＤＡ変換器１２ｂをリセットするため中間電圧ＶＲＣに接続する際や、ロジック部１５からの制御信号に従い容量が中間電圧ＶＲＣから上限電圧ＶＲＴおよびＶＲＴ2、ならびに、下限電圧ＶＲＢおよびＶＲＢ2に接続する際に、容量の電荷は、スイッチＳＷ２１６1～ＳＷ２１６4と、ラダー抵抗回路を形成する抵抗Ｒ２１７1～Ｒ２１７6を通じて充放電される。上述した図３の構成も同様に動作する。そのため、この充放電経路の抵抗と容量とで、ＤＡ変換器１２ｂのセトリング時間が決まってしまう。特に中間電圧ＶＲＣを取り出す接続点２１８3は、抵抗Ｒ２１７1～Ｒ２１７6によるラダー抵抗回路の中間ノードとなるため、出力インピーダンスが高く、ＤＡ変換のセトリング時間が大きい。
（第１の実施形態に係る逐次変換型ＡＤ変換器の構成および処理例）
　次に、第１の実施形態に係る逐次変換型ＡＤ変換器の構成および処理例について説明する。図６は、第１の実施形態に係る逐次変換型ＡＤ変換器の基本的な構成の例を示す図である。図６において、逐次変換型ＡＤ変換器１０ｃは、上述した図２の各逐次変換型ＡＤ変換器１０1、１０2、…、１０n-1、１０nに対応するもので、閾値電圧Ｖthを設定するための複数の電圧を生成するための構成を複数、含む。また、この複数の構成は、それぞれ独立して電圧制御が可能とされる。
　図６の例では、逐次変換型ＡＤ変換器１０ｃは、ＤＡ変換器１２ｃと、比較器１４と、ロジック部１５と、カップリングコンデンサ１０１と、基準電圧生成器１０２ａおよび１０２ｂと、を含む。また、ＤＡ変換器１２ｃは、キャパシタＣ１１０1、Ｃ１１０2、Ｃ１１０3およびＣ１１０4と、スイッチＳＷ１１１1、１１１2、１１１3および１１１4と、を含む。なお、図６においては、図２におけるプリアンプ部１３が省略されている。また、図６では、接続線１０２に係る寄生容量が省略されている。
　基準電圧生成器１０２ａは、電圧ＶＲＥＦ－Ａを出力し、この電圧ＶＲＥＦ－Ａに基づき上限電圧ＶＲＴ－Ａ、中間電圧ＶＲＣ－Ａおよび下限電圧ＶＲＢ－Ａを生成する。基準電圧生成器１０２ｂは、電圧ＶＲＥＦ－Ｂを出力し、この電圧ＶＲＥＦ－Ｂに基づき上限電圧ＶＲＴ－Ｂ、中間電圧ＶＲＣ－Ｂおよび下限電圧ＶＲＢ－Ｂを生成する。なお、図６においては、これら基準電圧生成器１０２ａおよび１０２ｂは、それぞれ、基準電圧生成器（Ａ）、基準電圧生成器（Ｂ）としても示されている。
　基準電圧生成器１０２ａは、ラダー抵抗回路を構成する抵抗Ｒ１１２1、Ｒ１１２2、Ｒ１１２3およびＲ１１２4の一端に電圧ＶＲＥＦ－Ａが供給され、他端が接地電位（ＧＮＤ）とされる。そして、抵抗Ｒ１１２1、Ｒ１１２2、Ｒ１１２3およびＲ１１２4それぞれを接続する接続点１１３1、１１３2および１１３3から、それぞれ上限電圧ＶＲＴ－Ａ、中間電圧ＶＲＣ－Ａおよび下限電圧ＶＲＢ－Ａが取り出される。
　図６の例では、基準電圧生成器１０２ｂも基準電圧生成器１０２ａと同様の構成を有する。すなわち、基準電圧生成器１０２ｂは、ラダー抵抗回路を構成する抵抗Ｒ１１４1、Ｒ１１４2、Ｒ１１４3およびＲ１１４4の一端に電圧ＶＲＥＦ－Ｂが供給され、他端が接地電位（ＧＮＤ）とされる。そして、抵抗Ｒ１１４1、Ｒ１１４2、Ｒ１１４3およびＲ１１４4それぞれを接続する接続点１１５1、１１５2および１１５3から、それぞれ上限電圧ＶＲＴ－Ｂ、中間電圧ＶＲＣ－Ｂおよび下限電圧ＶＲＢ－Ｂが取り出される。
　キャパシタＣ１１０1およびＣ１１０2は、それぞれ、閾値電圧Ｖthを生成するためのもので、例えばバイナリで増加する容量Ｃおよび２Ｃを有する。比較器１４の一方の入力端には、キャパシタＣ１１０1およびＣ１１０2の一端が、接続線１０２を介して接続される。これらキャパシタＣ１１０1およびＣ１１０2は、逐次変換型ＡＤ変換器１０ｃによるＡＤ変換における下位ビット側の変換に対応する。
　比較器１４の一方の入力端には、さらに、キャパシタＣ１１０1およびＣ１１０2と同様に容量Ｃおよび２Ｃを有する、キャパシタＣ１１０3およびＣ１１０4の一端が、接続線１０２を介して接続される。これらキャパシタＣ１１０3およびＣ１１０4は、逐次変換型ＡＤ変換器１０ｃによるＡＤ変換における上位ビット側の変換に対応する。
　ここで、下位ビット側とは、当該ＡＤ変換により変換された各ビットにおける所定ビット位置より下位側（ＬＳＢ側）をいうものとする。また、上位ビット側は、当該ＡＤ変換により変換された各ビットにおける所定ビット位置のビットおよび当該ビットより上位側（ＭＳＢ側）をいうものとする。
　各キャパシタＣ１１０1およびＣ１１０2、キャパシタＣ１１０1およびＣ１１０2の他端は、それぞれ、スイッチＳＷ１１１1～ＳＷ１１１4の各端子ｘに接続される。スイッチＳＷ１１１1～ＳＷ１１１4は、ロジック部１５から出力される制御信号１０３により、端子ａ、ｂおよびｃのうち１の端子を端子ｘと接続するように制御される。
　スイッチＳＷ１１１1およびＳＷ１１１2の端子ａ、ｂおよびｃに対して、基準電圧生成器１０２ｂにおける接続点１１５3、１１５2および１１５1がそれぞれ接続される。これにより、スイッチＳＷ１１１1およびＳＷ１１１2の端子ａ、ｂおよびｃに対して、基準電圧生成器１０２ｂから出力される上限電圧ＶＲＴ－Ｂ、中間電圧ＶＲＣ－Ｂおよび下限電圧ＶＲＢ－Ｂがそれぞれ供給される。
　同様に、スイッチＳＷ１１１3およびＳＷ１１１4の端子ａ、ｂおよびｃに対して、基準電圧生成器１０２ａにおける接続点１１３3、１１３2および１１３1がそれぞれ接続される。これにより、スイッチＳＷ１１１3およびＳＷ１１１4の端子ａ、ｂおよびｃに対して、基準電圧生成器１０２ａから出力される上限電圧ＶＲＴ－Ａ、中間電圧ＶＲＣ－Ａおよび下限電圧ＶＲＢ－Ａがそれぞれ供給される。
　このように、第１の実施形態に係る逐次変換型ＡＤ変換器１０ｃでは、上限電圧ＶＲＴ、中間電圧ＶＲＣおよび下限電圧ＶＲＢの生成および供給を、基準電圧生成器１０２ａおよび１０２ｂによる２系統を用いて行う。
　図７は、第１の実施形態に係る逐次変換型ＡＤ変換器の、より具体的な構成例を示す図である。図７において、逐次変換型ＡＤ変換器１０ｄは、図６の逐次変換型ＡＤ変換器１０ｃに対して、キャパシタＣ１１６およびスイッチＳＷ１１７が追加されている。キャパシタＣ１１６は、容量４Ｃとされ、上位側ビットに対応する容量２ＣのキャパシタＣ１１０4に対して容量がバイナリで増加される。キャパシタＣ１１６の一端が接続線１０２を介して比較器１４の他の入力端に接続される。また、キャパシタＣ１１６の他端がスイッチＳＷ１１７の端子ｘに接続される。
　スイッチＳＷ１１７の端子ａ、ｂおよびｃに対して、基準電圧生成器１０２ａにおける接続点１１３3、１１３2および１１３1がそれぞれ接続される。これにより、スイッチＳＷ１１７の端子ａ、ｂおよびｃに対して、基準電圧生成器１０２ａから出力される上限電圧ＶＲＴ－Ａ、中間電圧ＶＲＣ－Ａおよび下限電圧ＶＲＢ－Ａがそれぞれ供給される。
　また、逐次変換型ＡＤ変換器１０ｄの外部から、端子１０４ａおよび１０４ｂに対して、電圧制御信号Ｖｃｔｒｌ1およびＶｃｔｒｌ2がそれぞれ供給される。これら電圧制御信号Ｖｃｔｒｌ1およびＶｃｔｒｌ2は、例えば制御部１００２から供給される。
　電圧制御信号Ｖｃｔｒｌ1は、基準電圧生成器１０２ａが生成する電圧ＶＲＥＦ－Ａを制御する。すなわち、基準電圧生成器１０２ａにおいて生成される上限電圧ＶＲＴ－Ａ、中間電圧ＶＲＣ－Ａおよび下限電圧ＶＲＢ－Ａの電圧値は、電圧制御信号Ｖｃｔｒｌ1により制御される。同様にして、電圧制御信号Ｖｃｔｒｌ2は、基準電圧生成器１０２ｂにおいて生成される電圧ＶＲＥＦ－Ｂを制御し、これにより上限電圧ＶＲＴ－Ｂ、中間電圧ＶＲＣ－Ｂおよび下限電圧ＶＲＢ－Ｂの電圧値を制御する。
　このように、第１の実施形態に係る逐次変換型ＡＤ変換器１０ｄは、閾値電圧Ｖthを生成するための系統を２系統持ち、それぞれの系統において出力される各電圧を、独立して制御可能である。
　図８は、図７に示した、第１の実施形態に係る逐次変換型ＡＤ変換器におけるＡＤ変換レンジについて説明するための図である。図８の各部の意味は、上述した図５と同様であるので、ここでの説明を省略する。
　高アナログゲイン時では、小さな画素信号ＶSLの電圧レンジを必要な階調（例えば４ビット）でＡＤ変換するため、１ＬＳＢの値も小さい。一方、低アナログゲイン時は、ＡＤ変換の階調は変わらず、大きな画素信号ＶSLの電圧レンジを変換するために、１ＬＳＢが大きい。
　ここで、図７を参照し、基準電圧生成器１０２ａにおける上限電圧ＶＲＴ－Ａと下限電圧ＶＲＢ－Ａとの電位差を電圧ＶＲＥＦ（１）とし、基準電圧生成器１０２ｂにおける上限電圧ＶＲＴ－Ｂと下限電圧ＶＲＢ－Ｂとの電位差を電圧ＶＲＥＦ（２）とする。また、電圧ＶＲＥＦ＝電圧ＶＲＥＦ（１）とする。
　図８左側の高アナログゲイン時（１８ｄＢ）では、電圧ＶＲＥＦ（２）＝１／４×ＶＲＥＦとなるように、電圧ＶＲＥＦ－ＡおよびＶＲＥＦ－Ｂを調整する。低アナログゲイン時では、電圧ＶＲＥＦ（１）＝４×ＶＲＥＦ、電圧ＶＲＥＦ（２）＝２×ＶＲＥＦとなるように、電圧ＶＲＥＦ－ＡおよびＶＲＥＦ－Ｂを調整する。これにより、図８に示す、高アナログゲイン時のＡＤ変換レンジと、低アナログゲイン時のＡＤ変換レンジとを実現できる。
　図８の例では、低アナログゲイン時および高アナログゲイン時に共通の無効領域による冗長範囲に対して、低アナログゲイン時では１ＬＳＢが割り当てられるのに対し、高アナログゲイン時では８ＬＳＢが割り当てられる。これに伴い、高アナログゲイン時におけるＡＤ変換器の必要レンジが５ビットであるのに対し、低アナログゲイン時におけるＡＤ変換器のレンジが４．２ビットで済む。
　図７の例において、上位ビット側に対応する、基準電圧生成器１０２ａによる系統の電圧ＶＲＥＦ－Ａの電圧値を下位ビット側の電圧ＶＲＥＦ－Ｂの電圧値の４倍から２倍に変更すると、上位ビットの最終ビット（上位ビット側の最下位ビット）の振幅が、下位ビットの先頭ビット（下位ビット側の最上位ビット）の振幅と同一となる。これにより、上位ビットの最終ビットと下位ビットの先頭ビットとが重複し、例えば下位ビットの先頭ビットを冗長ビットとして用いることができる。この場合、ダイナミックレンジ（ＡＤ変換レンジ）は、変更前の１／２となる。なお、図７の構成の場合、基準電圧生成器１０２ａが出力する電圧ＶＲＥＦ－Ａの電圧値設定幅は、基準電圧生成器１０２ｂが出力する電圧ＶＲＥＦ－Ｂの電圧値に対して４倍以内の何れの電圧値に設定してもよい。
　また、図７の構成において、下位ビット側の先頭ビットが冗長ビットである場合、基準電圧生成器１０２ａによる系統の出力電圧である電圧ＶＲＥＦ－Ａの電圧値を、下位ビット側に対応する基準電圧生成器１０２ｂによる系統の出力電圧である電圧ＶＲＥＦ－Ｂの電圧値の４倍に設定することで、当該冗長ビットが有効ビットとなり、ダイナミックレンジが２倍となる。
　このように、第１の実施形態に係る逐次変換型ＡＤ変換器１０ｄによれば、閾値電圧Ｖthを設定するために用いる電圧を独立して生成、出力する系統を２系統持つ。そのため、回路構成により決定される変換ビット数や容量性ＤＡ変換器の構成を変えずに、１ＬＳＢを保ったまま、ＡＤ変換のダイナミックレンジを動的に制御することが可能である。したがって、必要な基準電圧のレンジが低減され、基準電圧の低電圧化が可能となる。
　また、第１の実施形態に係る逐次変換型ＡＤ変換器１０ｄによれば、基準電圧生成器１０２ａにより上位ビット側の各基準電圧を生成し、基準電圧生成器１０２ｂにより下位ビット側の各基準電圧を生成し、ＤＡ変換器１２ｄの各ビットの容量に電荷を供給する。そのため、全ての容量が１系統の基準電圧生成器に接続される場合と比較して、各基準電圧生成器１０２ａおよび１０２ｂの負荷が減少し、セトリングが改善する。
　また、上位ビット側の基準電圧生成器１０２ａにおいてラダー抵抗回路を形成する抵抗Ｒ１１２1～Ｒ１１２4と、下位ビット側の基準電圧生成器１０２ｂにおいてラダー抵抗回路を形成する抵抗Ｒ１１４1～Ｒ１１４4と、で流れる電流が等しい場合について考える。この場合、図７の例では、基準電圧生成器１０２ｂにおいて生成される電圧ＶＲＥＦ－Ｂの電圧値が、基準電圧生成器１０２ａにおいて生成される電圧ＶＲＥＦ－Ａの電圧値の１／４であるため、抵抗Ｒ１１４1～Ｒ１１４4の抵抗値は、抵抗Ｒ１１２1～Ｒ１１２4の抵抗値の１／４で済む。そのため、各接続点１１５1～１１５3から見た出力インピーダンスを小さくでき、下位ビット遷移時のセトリングが改善する。
　なお、逐次変換型ＡＤ変換器１０ｄが撮像装置に適用される場合、低アナログゲインおよび高アナログゲインは、例えば逐次変換型ＡＤ変換器１０ｄのディジタル信号出力の値に応じた、制御部１００２による露光制御により設定することができる。例えば、暗い被写体の場合、アナログゲインを高く設定して露光時間を長くし、明るい被写体の場合、アナログゲインを低く設定して露光時間を短くする。一例として、画素アレイ部２に含まれる全画素によるアナログ画素信号をＡＤ変換した値に基づき計算した輝度値の平均が所定値以上で低アナログゲインとし、所定値未満で高アナログゲインとすることが考えられる。
（冗長ビットを用いた判定エラー補正）
　次に、第１の実施形態に適用可能な、冗長ビットを用いた判定エラー補正について概略的に説明する。図９Ａおよび図９Ｂは、それぞれ冗長ビットを用いない場合の例、図９Ｃは、冗長ビットを用いた場合の例をそれぞれ示している。
　なお、図９Ａ～図９Ｃにおいて、便宜上、下限電圧ＶＲＢ＝０、上限電圧ＶＲＴ＝Ｖとし、入力信号のアナログ電圧値を３ビットのディジタル値に変換するものとする。また、各ビットにおいて、そのビットの判定を行うための閾値電圧Ｖthを点線で示し、当該点線を中心とする実線枠は、例えば比較器１４において閾値電圧Ｖthの判定を行う判定レンジを示すものとする。
　逐次変換型ＡＤ変換器においては、比較対象と閾値電圧Ｖthとを比較して、例えば比較対象＞閾値電圧Ｖthの場合にビット値を「１」とし、比較対象＜閾値電圧Ｖthの場合にビット値を「０」とする。ビット値「１」の場合、次のビット（直前のビットに対して１ビット下位のビット）の閾値電圧Ｖthを、直前の閾値電圧ＶthをＶpreとしてＶpre＋１／２×Ｖpreとして求める。また、ビット値「０」の場合、次のビットの閾値電圧Ｖthを、Ｖpre－１／２×Ｖpreとして求める。すなわち、逐次変換型ＡＤ変換器においては、閾値電圧Ｖthは、変換対象のビット以前に変換したビットの変換履歴に従い設定されるといえる。
　図９Ａは、ビットの判定エラーがない場合のＡＤ変換の例を示している。（ｎ＋１）ビットにおいて、閾値電圧Ｖth＝１／２Ｖと比較対象とが比較され、「閾値電圧Ｖth＞比較対象」であるため、（ｎ＋１）ビットの値が「０」とされ、次のｎビットの閾値電圧Ｖth＝１／２Ｖ－１／２×(１／２Ｖ)＝１／４Ｖとされる。次のｎビットにおいて、閾値電圧Ｖth＝１／４Ｖと比較対象とが比較され、「閾値電圧Ｖth＜比較対象」であるため、ｎビットの値が「１」とされ、次のｎビットの閾値電圧Ｖth＝１／４Ｖ＋１／２×(１／４Ｖ)＝３／８Ｖとされる。さらに次の（ｎ－１）ビットにおいて、閾値電圧Ｖth＝３／８Ｖと比較対象とが比較され、「閾値電圧Ｖth＞比較対象」であるため、（ｎ－１）ビットの値が「０」とされ、比較対象のＡＤ変換結果として３ビットの値「０１０」が得られる。
　また、（ｎ－１）ビットにおける判定結果である「閾値電圧Ｖth＞比較対象」に従い、図示されない次の（ｎ－２）ビットの閾値電圧Ｖth＝３／８Ｖ＋１／２×(３／８Ｖ)＝５／１６Ｖが算出される。この閾値電圧Ｖth＝５／１６Ｖと比較対象の電圧値との差分が、変換誤差となる。この場合、変換誤差の誤差要因は、量子化誤差である。
　図９Ｂは、上述の図９Ａの判定において、（ｎ＋１）ビットにおいて判定エラーが発生し、ビット値が「１」とされた場合の例を示している。この場合、次のｎビットの閾値電圧Ｖth＝１／２Ｖ＋１／２×(１／２Ｖ)＝３／４Ｖとされ、「閾値電圧Ｖth＞比較対象」であるため、ｎビットの値が「０」とされる。さらに、次の（ｎ－１）ビットの閾値電圧Ｖth＝３／４Ｖ＋１／２×(３／４Ｖ)＝５／８Ｖとされ、「閾値電圧Ｖth＞比較対象」であるため、ｎビットの値が「０」とされる。この場合の比較対象に対するＡＤ変換の結果が「１００」となり上述の図９Ａの例と異なる値となる。
　また、（ｎ－１）ビットにおける判定結果である「閾値電圧Ｖth＞比較対象」に従い、図示されない次の（ｎ－２）ビットの閾値電圧Ｖth＝５／８Ｖ＋１／２×(５／８Ｖ)＝９／１６Ｖが算出され、この閾値電圧Ｖth＝９／１６Ｖと比較対象の電圧値との差分が、変換誤差となる。図９Ｂによれば、変換誤差が図９Ａの例と比較して大きくなっているのが分かる。
　図９Ｃは、図９Ｂの（ｎ＋１）ビットに判定エラーが生じた例に対して、ｎビットに対する冗長ビットｎ’による判定を適用した例を示している。図９Ｃにおいて、冗長ビットｎ’による冗長レンジに斜線を付して示している。冗長ビットは、冗長ビット重み×０．５だけ判定エラーを戻すことができる。図９Ｃの例では、図９Ｂの（ｎ＋１）ビットにおける判定エラーに対し、冗長レンジによりｎビットの判定レンジの１／２だけ判定レンジを拡張して、判定を行う。
　図９Ｃにおいて、ｎ’ビット（冗長ビットｎ’）の閾値電圧Ｖthは、直前のｎビットの閾値電圧Ｖth＝３／４Ｖから変更されて１／２Ｖとされる。この場合、「閾値電圧Ｖth＞比較対象」であるため、ｎ’ビットの値が「０」とされる。さらに、次の（ｎ－１）ビットの閾値電圧Ｖth＝１／２Ｖ－１／２×１／２×(１／２Ｖ)＝３／８Ｖとされ、「閾値電圧Ｖth＞比較対象」であるため、ｎビットの値が「０」とされる。この場合の比較対象に対するＡＤ変換の結果は、冗長ビットｎ’の判定結果を採用して「１００」とされる。
　このとき、（ｎ－１）ビットにおける判定結果である「閾値電圧Ｖth＞比較対象」に従い、図示されない次の（ｎ－２）ビットの閾値電圧Ｖth＝３／８Ｖ＋１／２×(３／８Ｖ)＝５／１６Ｖが算出され、この閾値電圧Ｖth＝５／１６Ｖと比較対象の電圧値との差分が、変換誤差となる。図９Ｃによれば、変換誤差が上述した図９Ｂの例に比べて小さくなり、図９Ａのエラーが無い場合と等しくなる。
（第１の実施形態に係るＡＤ変換のより具体的な例）
　次に、図１０および図１１を用いて、第１の実施形態に係るＡＤ変換のより具体的な例について説明する。第１の実施形態に係る逐次変換型ＡＤ変換器１０ｄでは、図８に示したように基準電圧レンジを最小化した場合、逐次変換型ＡＤ変換器１０ｄのビット数は、必要なＡＤ変換レンジを包含可能な整数個となる。図８の左側に示した低アナログゲイン時は、必要なＡＤ変換レンジが４．２ビットであるが、逐次変換型ＡＤ変換器１０ｄは５ビットのＡＤ変換レンジを持ち、差分の０．８ビット分を冗長ビットとして割り当てることができる。図１０および図１１は、第１の実施形態に係るＡＤ変換において、基準電圧のレンジを切り替えることで、高分解能化と冗長レンジ拡大とを実現する例を示している。なお、図１０および図１１の各部の意味は、上述した図９Ａ～図９Ｃと同様であるので、ここでの説明を省略する。
　図１０は、第１の実施形態に適用可能な、高分解能化を実現するＡＤ変換の例を示す図である。図１０の例では、上位ビット側の基準電圧である電圧ＶＲＥＦ（１）が、下位ビット側の基準電圧であるＶＲＥＦ（２）の４倍として、全てのビットを有効ビットとして用いて高分解能化を実現した場合のＡＤ変換の例を示している。なお、図１０は、ビットの判定エラーが無い場合のＡＤ変換の例を示している。
　図１０の（ｎ＋１）ビットにおいて、閾値電圧Ｖth＝１／２Ｖと比較対象とが比較され、「閾値電圧Ｖth＞比較対象」であるため、（ｎ＋１）ビットの値が「０」とされ、次のｎビットの閾値電圧Ｖth＝１／２Ｖ－１／２×(１／２Ｖ)＝１／４Ｖとされる。ｎビットにおいて、閾値電圧Ｖth＝１／４Ｖと比較対象とが比較され、「閾値電圧Ｖth＜比較対象」であるため、ｎビットの値が「１」とされ、次のｎ’ビットの閾値電圧Ｖth＝１／４Ｖ＋１／２×(１／４Ｖ)＝３／８Ｖとされる。ｎ’ビットにおいて、閾値電圧Ｖth＝３／８Ｖと比較対象とが比較され、「閾値電圧Ｖth＞比較対象」であるため、ｎ’ビットの値が「０」とされ、次の（ｎ－１）ビットの閾値電圧Ｖth＝３／８Ｖ－１／２×(３／４Ｖ)＝５／１６Ｖとされる。（ｎ－１）ビットにおいて、閾値電圧Ｖth＝５／１６Ｖと比較対象とが比較され、「閾値電圧Ｖth＞比較対象」であるため、（ｎ－１）ビットの値が「０」とされ、比較対象のＡＤ変換結果として４ビットの値「０１００」が得られる。
　変換誤差は、（ｎ－１）ビットにおける判定結果である「閾値電圧Ｖth＞比較対象」に従い、図示されない次の（ｎ－２）ビットの閾値電圧Ｖth＝５／１６Ｖ＋１／２×(５／１６Ｖ)＝９／３２Ｖが算出され、この閾値電圧Ｖth＝９／３２Ｖと比較対象の電圧値との差分が、変換誤差となる。
　図１１は、第１の実施形態に適用可能な、冗長レンジを拡大してＡＤ変換を行う例を示す図である。図１１の例では、上位ビット側の基準電圧である電圧ＶＲＥＦ（１）が、下位ビット側の基準電圧である電圧ＶＲＥＦ（２）の２倍として、基準電圧生成器１０２ａおよび１０２ｂでそれぞれ生成される基準電圧の重複範囲を広げ、冗長レンジを拡大した場合のＡＤ変換の例を示している。この場合には、４ビットのＡＤ変換レンジのうち１ビットが冗長ビットとして割り当てられることになる。なお、図１１は、ビットの判定エラーが有り、この判定エラーを冗長ビットで補正した場合のＡＤ変換の例を示している。
　図１１において、（ｎ＋１）ビットに判定エラーが生じた例に対して、ｎビットに対する冗長ビットｎ’による判定を適用した例を示している。図１１の例では、（ｎ＋１）ビットにおける判定エラーに対し、冗長レンジによりｎビットの判定レンジの１／２だけ判定レンジを拡張して、判定を行う。
　図１１において、（ｎ＋１）ビットにおいて判定エラーが発生し、本来ビット値「０」と判定されるべきビットにおいて、ビット値が「１」とされている。この場合、次のｎビットの閾値電圧Ｖth＝１／２Ｖ＋１／２×(１／２Ｖ)＝３／４Ｖとされ、「閾値電圧Ｖth＞比較対象」であるため、ｎビットの値が「０」とされる。
　次のｎ’ビット（冗長ビットｎ’）の閾値電圧Ｖth＝１／２Ｖとされ、「閾値電圧Ｖth＞比較対象」であるため、ｎ’ビットの値が「０」とされる。さらに、次の（ｎ－１）ビットの閾値電圧Ｖth＝１／２Ｖ－１／２×１／２×(１／２Ｖ)＝３／８Ｖとされ、「閾値電圧Ｖth＞比較対象」であるため、ｎビットの値が「０」とされる。この場合の比較対象に対するＡＤ変換の結果は、冗長ビットｎ’の判定結果を採用して「１００」とされる。
　変換誤差は、（ｎ－１）ビットにおける判定結果である「閾値電圧Ｖth＞比較対象」に従い、図示されない次の（ｎ－２）ビットの閾値電圧Ｖth＝３／８Ｖ＋１／２×(３／８Ｖ)＝５／１６Ｖが算出さる。この閾値電圧Ｖth＝５／１６Ｖと比較対象の電圧値との差分が、変換誤差となる。
　このように、第１の実施形態に係る逐次変換型ＡＤ変換器１０ｄでは、それぞれ電圧制御の可能な基準電圧生成器１０２ａおよび１０２ｂにより、２系統の基準電圧を生成するため、高分解能化と、冗長レンジの拡大とを切り替え可能である。したがって、例えば高アナログゲイン時および低アナログゲイン時といった、用途に応じて適応的にＡＤ変換を実行することが可能である。
（基準電圧の複数系統間でのバラツキ抑制）
　基準電圧を生成、供給する系統を複数有する場合、系統間でのバラツキを抑制する必要がある。図１２Ａおよび図１２Ｂは、第１の実施形態に適用可能な基準電圧生成器１０２ａおよび１０２ｂの構成を、より具体的に示す図である。図１２Ａの例では、基準電圧生成器１０２ａを、フィードバックアンプ１２０ａと、ソースフォロアによるトランジスタＴＲ１２１ａ、ＴＲ１３０ａ1、ＴＲ１３０ａ2、ＴＲ１３０ａ3、ＴＲ１３０ａ4、…と、抵抗値ΔＲ－Ａの基準抵抗ΔＲ＿Ａを用いて構成した例である。
　フィードバックアンプ１２０ａは、正入力端に電圧ＶＲＥＦ－Ａが入力され、出力端がソースフォロアによるトランジスタＴＲ１２１ａのゲートに接続される。トランジスタＴＲ１２１ａのソースは、接続点ＣＰ00Aを介して、４つの基準抵抗ΔＲ＿Ａを介して接地電位（ＧＮＤ）に接続されると共に、フィードバックアンプ１２０ａの負入力端子に接続される。電圧Ｖｇｓ＿Ａは、トランジスタＴＲ１２１ａのゲート・ソース間電圧である。４つの基準抵抗ΔＲ＿Ａを接続する各接続点ＣＰ01A、ＣＰ02AおよびＣＰ03Aから、それぞれ上限電圧ＶＲＴ－Ａ、中間電圧ＶＲＣ－Ａおよび下限電圧ＶＲＢ－Ａが取り出される。
　以下、適宜、フィードバックアンプ１２０ａと、トランジスタＴＲ１２１ａと、トランジスタＴＲ１２１ａのソースに対して接続点ＣＰ00Aを介して接続される４つの基準抵抗ΔＲ＿Ａとによる構成を、電圧生成部（Ａ）と呼ぶ。
　フィードバックアンプ１２０ａの出力端は、カラム方向の各ＡＤ変換器（例えば逐次変換型ＡＤ変換器１０ｄ）に対応するソースフォロアによるトランジスタＴＲ１３０ａ1、ＴＲ１３０ａ2…のゲートに接続される。各トランジスタＴＲ１３０ａ1、ＴＲ１３０ａ2、…のソースは、それぞれ、４つの基準抵抗ΔＲ＿Ａを介して接地電位（ＧＮＤ）に接続される。
　この図１２Ａの構成の場合、電圧生成部（Ａ）の構成を、逐次変換型ＡＤ変換器１０ｄの外部に出すことができる。この場合、各トランジスタＴＲ１３０ａ1、ＴＲ１３０ａ2、…、および、各トランジスタＴＲ１３０ａ1、ＴＲ１３０ａ2、…、に接続される４つの基準抵抗ΔＲ＿Ａは、各カラム、すなわち、それぞれ逐次変換型ＡＤ変換器１０ｄに対応する、図２における各逐次変換型ＡＤ変換器１０1、１０2、…、１０n-1、１０nが含む基準電圧生成器１０２ａにそれぞれ含める。
　各カラムにおいて、各接続点ＣＰ11A、ＣＰ21A、ＣＰ31A、ＣＰ41Aから上限電圧ＶＲＴ－Ａが取り出され、各接続点ＣＰ12A、ＣＰ22A、ＣＰ32A、ＣＰ42Aから中間電圧ＶＲＣ－Ａが取り出され、各接続点ＣＰ13A、ＣＰ23A、ＣＰ33A、ＣＰ43Aから上限電圧ＶＲＴ－Ａが取り出される。
　この場合において、各カラム間での上限電圧ＶＲＴ－Ａ、中間電圧ＶＲＣ－Ａおよび下限電圧ＶＲＢ－Ａのバラツキを抑制するために、接続点ＣＰ01A、ＣＰ02AおよびＣＰ03Aと、各カラムにおける接続点ＣＰ11A～ＣＰ43Aのうち同電位の接続点をそれぞれ接続する。図１２Ａの例では、接続点ＣＰ01A、ＣＰ11A、ＣＰ21A、ＣＰ31AおよびＣＰ41Aを接続し、接続点ＣＰ02A、ＣＰ12A、ＣＰ22A、ＣＰ32AおよびＣＰ42Aを接続し、接続点ＣＰ03A、ＣＰ13A、ＣＰ23A、ＣＰ33AおよびＣＰ43Aを接続する。さらに、接続点ＣＰ00Aと、各カラムのトランジスタＴＲ１３０ａ1、ＴＲ１３０ａ2、…の各ソースとを接続してもよい。
　このように、同電位の接続点をそれぞれ接続することで、各トランジスタＴＲ１２１ａ、ＴＲ１３０ａ1、ＴＲ１３０ａ2、…のゲート・ソース間電圧Ｖｇｓ＿Ａのバラツキや、基準抵抗ΔＲ＿Ａのバラツキが抑制される。
　基準電圧生成器１０２ｂについても同様である。すなわち、基準電圧生成器１０２ｂは、フィードバックアンプ１２０ｂと、ソースフォロアによるトランジスタＴＲ１２１ｂ、ＴＲ１３０ｂ1、ＴＲ１３０ｂ2、ＴＲ１３０ｂ3、ＴＲ１３０ｂ4、…と、抵抗値ΔＲ－Ｂの基準抵抗ΔＲ＿Ｂと、を含む。基準電圧生成器１０２ｂの構成は、図１２Ａを用いて説明した基準電圧生成器１０２ａの構成と同等であるので、詳細な説明を省略する。
　以下、適宜、フィードバックアンプ１２０ｂと、トランジスタＴＲ１２１ｂと、トランジスタＴＲ１２１ｂのソースに対して接続点ＣＰ00Bを介して接続される４つの基準抵抗ΔＲ＿Ａとによる構成を、電圧生成部（Ｂ）と呼ぶ。
　基準電圧生成器１０２ｂにおいても、上述の基準電圧生成器１０２ａと同様に、各カラム間での上限電圧ＶＲＴ－Ｂ、中間電圧ＶＲＣ－Ｂおよび下限電圧ＶＲＢ－Ｂのバラツキを抑制するために、接続点ＣＰ01B、ＣＰ02BおよびＣＰ03Bと、各カラムにおける接続点ＣＰ11B～ＣＰ43Bのうち同電位の接続点をそれぞれ接続する。図１２Ａの例では、接続点ＣＰ01B、ＣＰ11B、ＣＰ21B、ＣＰ31BおよびＣＰ41Bを接続し、接続点ＣＰ02B、ＣＰ12B、ＣＰ22B、ＣＰ32BおよびＣＰ42Bを接続し、接続点ＣＰ03B、ＣＰ13B、ＣＰ23B、ＣＰ33BおよびＣＰ43Bを接続する。さらに、接続点ＣＰ00Bと、各カラムのトランジスタＴＲ１３０ｂ1、ＴＲ１３０ｂ2、…の各ソースとを接続してもよい。
　このように、同電位の接続点をそれぞれ接続することで、図１２Ｂの例では、各トランジスタＴＲ１２１ｂ、ＴＲ１３０ｂ1、ＴＲ１３０ｂ2、…のゲート・ソース間電圧Ｖｇｓ＿Ｂのバラツキや、基準抵抗ΔＲ＿Ａのバラツキが抑制される。
　一方で、各系統間、すなわち、基準電圧生成器１０２ａと基準電圧生成器１０２ｂとの間のバラツキは、抑制されない。また、フィードバックアンプ１２０ａおよび１２０ｂの２つのアンプを持つことになるため、各アンプのオフセット電圧Ｖｏｆｓｔ＿ＡおよびＶｏｆｓｔ＿Ｂの差分も問題となる。
　図１３は、第１の実施形態に適用可能な、複数系統間でのバラツキを抑制可能な構成の第１の例を示す図である。なお、図１３において、基準電圧生成器１０２ａにおいては電圧生成部（Ａ）を、基準電圧生成器１０２ｂにおいては電圧生成部（Ｂ）の一部を記載し、各カラムにおける構成は、上述した図１２Ａおよび図１２Ｂと同等であるので、煩雑さを避けるため、記載を省略する。また、図１３において、基準電圧生成器１０２ｂの電圧生成部（Ｂ）における接続点ＣＰ02Bから接地電位までの構成は、省略されている。
　図１３の構成では、電圧生成部（Ａ）および電圧生成部（Ｂ）において、同電位の接続点同士を接続する。図１３の例では、電圧生成部（Ａ）の接続点ＣＰ03Aと、電圧生成部（Ｂ）の接続点ＣＰ01Bとが同電位とされ、抵抗Ｒshortを介して接続されている。これにより、系統間でのトランジスタＴＲ１２１ａおよびＴＲ１２１ｂのゲート・ソース間電圧Ｖｓｇ＿ＡおよびＶｓｇ＿Ｂのバラツキ、基準抵抗ΔＲ＿ＡおよびΔＲ＿Ｂのバラツキ、フィードバックアンプ１２０ａおよび１２０ｂの各オフセット電圧Ｖｏｆｓｔ＿ＡおよびＶｏｆｓｔ＿Ｂのバラツキ、を低減することができる。
　なお、第１の実施形態では、基準電圧生成器１０２ａおよび１０２ｂは、それぞれ独立して基準電圧を変更可能である。そのため、図１３中に点線で示されるように、基準電圧の変更に連動して、接続先を変更する。このような制御は、例えば制御部１００２により行うことができる。
　図１４は、第１の実施形態に適用可能な、複数系統間でのバラツキを抑制可能な構成の第２の例を示す図である。なお、図１４において、基準電圧生成器１０２ａにおいては電圧生成部（Ａ）を、基準電圧生成器１０２ｂにおいては電圧生成部（Ｂ）の一部を記載し、各カラムにおける構成は、上述した図１２Ａおよび図１２Ｂと同等であるので、煩雑さを避けるため、記載を省略する。また、図１３において、基準電圧生成器１０２ｂの電圧生成部（Ｂ）における接続点ＣＰ02Bから接地電位までの構成は、省略されている。
　図１４の構成では、基準電圧生成器１０２ｂはフィードバックアンプ１２０ｂを持たず、トランジスタＴＲ１２２と、トランジスタＴＲ１２２のソースに接続点ＣＰ00Bを介して接続される複数の基準抵抗ΔＲ＿Ｂとにより、上述した電圧生成部（Ｂ）に対応する電圧生成部（Ｂ）’を構成する。
　ここで、電圧生成部（Ａ）におけるトランジスタＴＲ１２１ａのソース電流ｉＡと、電圧生成部（Ｂ）’におけるトランジスタＴＲ１２２のソース電流ｉＢとを等しくしたとき、トランジスタＴＲ１２１ａのゲート・ソース間電圧Ｖｇｓ＿Ａと、トランジスタＴＲ１２２のゲート・ソース間電圧Ｖｇｓ＿Ｂとが等しくなる。
　そこで、図１４の構成では、基準電圧生成器１０２ａと基準電圧生成器１０２ｂとの間に、例えばスイッチＳＷ１５１1およびＳＷ１５１2と、キャパシタＣ１５０によるサンプルホールド回路を設ける。このサンプルホールド回路により、トランジスタＴＲ１２１ａのゲート・ソース間電圧Ｖｇｓ＿Ａを取得し、取得したゲート・ソース間電圧Ｖｇｓ＿Ａを基準電圧生成器１０２ｂの電圧生成部（Ｂ）’におけるトランジスタＴＲ１２２のゲートおよびソースに供給する。これにより、トランジスタＴＲ１２２のゲート・ソース間電圧Ｖｇｓ＿ＢがトランジスタＴＲ１２１ａのゲート・ソース間電圧Ｖｇｓ＿Ａと同等になる。
　このような構成とすることで、基準電圧生成器１０２ｂのフィードバックアンプ１２０ｂを削除することができる。これにより、図１２Ａおよび図１２Ｂを用いて説明した、フィードバックアンプ１２０ａのオフセット電圧Ｖｏｆｓｔ＿Ａと、フィードバックアンプ１２０ｂのオフセット電圧Ｖｏｆｓｔ＿Ｂとのバラツキを無くすことができる。
　なお、図１３を用いて説明した第１の例と、図１４を用いて説明した第２の例とを組み合わせて、第１の実施形態に係る逐次変換型ＡＤ変換器１０ｄに適用することも可能である。
［第２の実施形態］
　次に、第２の実施形態について説明する。上述した第１の実施形態は、本開示に係る逐次変換型ＡＤ変換器１０ｄを、照射された光に応じた画像データを出力する固体撮像素子１に適用したが、これはこの例に限定されない。第２の実施形態は、本開示に係る逐次変換型ＡＤ変換器１０ｄを、間接ＴｏＦ方式により測距を行うためのセンサである間接ＴｏＦ方式距離画像センサに適用させた例である。
　間接ＴｏＦ方式は、例えばＰＷＭ(Pulse　Width　Modulation)により変調された光源光（例えば赤外領域のレーザ光）を被測定物に照射してその反射光を受光素子にて受光し、受光された反射光と光源光との位相差に基づき、被測定物に対する測距を行う技術である。間接ＴｏＦ方式では、例えば、光源光のＰＷＭにおけるオン期間および当該オン期間の直後のオフ期間それぞれで光源光の反射光を受光した時間の和と、当該オフ期間で当該反射光を受光した時間と、の比に基づき、測距を行う。
　図１５は、第２の実施形態に適用可能な間接ＴｏＦ方式距離画像センサの一例の構成を概略的に示す図である。図１５において、間接ＴｏＦ方式距離画像センサ１００００は、センサチップ１０００１と、センサチップ１０００１に積層された回路チップ１０００２と、を含む積層構造を有している。この積層構造において、センサチップ１０００１と回路チップ１０００２とは、ビア（ＶＩＡ）やＣｕ－Ｃｕ接続などの接続部（図示しない）を通じて、電気的に接続される。図１５の例では、当該接続部により、センサチップ１０００１の配線と、回路チップ１０００２の配線とが接続された状態が示されている。
　画素エリア１００２０は、センサチップ１０００１上に２次元格子パターンでアレイ状に配置された複数の画素１０２３０を含んでいる。画素エリア１００２０に配置された各画素１０２３０は、例えば赤外光を受光可能とされ、受光した赤外光に基づき光電変換を行いアナログ画素信号を出力する。画素エリア１００２０に含まれる各画素１０２３０は、それぞれ２本の垂直信号線１０２００および１０３００が接続される。
　間接ＴｏＦ方式距離画像センサ１００００は、さらに、垂直駆動回路１００１０、カラム信号処理部１００４０、タイミング制御回路１００５０および出力回路１００６０が回路チップ１０００２に配置されている。
　タイミング制御回路１００５０は、外部からの制御信号１００４９に応じて、垂直駆動回路１００１０の駆動タイミングを制御する。また、タイミング制御回路１００５０は、当該制御信号１００４９に基づき垂直同期信号を生成する。カラム信号処理部１００４０、出力回路１００６０は、タイミング制御回路１００５０により生成された垂直同期信号と同期して、それぞれの処理を実行する。
　画素１０２３０の列毎に、図１５上の垂直方向に垂直信号線１０２００および１０３００が配線される。画素エリア１００２０内の列の総数をＭ列（Ｍは１以上の整数）とすると、画素エリア１００２０には、合計で２×Ｍ本の垂直信号線が配線される。詳細は後述するが、それぞれの画素１０２３０は、それぞれ光電変換により生成された電荷を蓄積する２つのタップＴＡＰ＿ＡおよびＴＡＰ＿Ｂを含む。垂直信号線１０２００は、画素１０２３０のタップＴＡＰ＿Ｂに接続され、垂直信号線１０３００は、画素１０２３０のタップＴＡＰ＿Ａに接続される。
　垂直信号線１０２００は、対応する画素列の画素１０２３０のタップＴＡＰ＿Ｂの電荷に基づくアナログ画素信号である画素信号ＡＩＮP1が出力される。また、垂直信号線１０３００は、対応する画素列の画素１０２３０のタップＴＡＰ＿Ａの電荷に基づくアナログ画素信号である画素信号ＡＩＮP2が出力される。
　垂直駆動回路１００１０は、タイミング制御回路１００５０によるタイミング制御に従い、画素エリア１００２０に含まれる各画素１０２３０を画素行の単位で駆動し、画素信号ＡＩＮP1およびＡＩＮP2を出力させる。各画素１０２３０から出力された画素信号ＡＩＮP1およびＡＩＮP2は、各列の垂直信号線１０３００および１０２００を介してカラム信号処理部１００４０に供給される。
　カラム信号処理部１００４０は、画素エリア１００２０の画素列に対応して、例えば画素列毎に設けられた複数のＡＤ変換器を含む。カラム信号処理部１００４０に含まれる各ＡＤ変換器は、垂直信号線１０３００および１０２００を介して供給される画素信号ＡＩＮP1およびＡＩＮP2に対してＡＤ変換を実行し、ディジタル信号に変換された画素信号ＡＩＮP1およびＡＩＮP2を出力回路１００６０に供給する。
　出力回路１００６０は、ＣＤＳ(Correlated　Double　Sampling)処理などの信号処理を、カラム信号処理部１００４０から出力された、ディジタル信号に変換された画素信号ＡＩＮP1およびＡＩＮP2に対して実行し、信号処理された画素信号ＡＩＮP1およびＡＩＮP2を、出力線１０１２０を介して後段の信号処理回路に出力する。
　図１６は、第２の実施形態に適用可能な画素１０２３０の一例の構成を示す回路図である。画素１０２３０は、フォトダイオード１０２３１、２つの転送トランジスタ１０２３２および１０２３７、２つのリセットトランジスタ１０２３３および１０２３８、２つの浮遊拡散層１０２３４および１０２３９、２つの増幅トランジスタ１０２３５および１０２４０、ならびに、２つの選択トランジスタ１０２３６および１０２４１を含む。浮遊拡散層１０２３４および１０２３９は、それぞれ上述したタップＴＡＰ＿ＢおよびＴＡＰ＿Ａに対応する。
　フォトダイオード１０２３１は、受光した光を光電変換して電荷を生成する受光素子である。フォトダイオード１０２３１は、半導体基板において回路を配置する面を表面として、表面に対する裏面に配置される。このような固体撮像素子は、裏面照射型の固体撮像素子と呼ばれる。なお、裏面照射型の代わりに、表面にフォトダイオード１０２３１を配置する表面照射型の構成を用いることもできる。
　オーバーフロートランジスタ１０２４２は、フォトダイオード１０２３１のカソードと電源ラインＶＤＤとの間に接続されており、フォトダイオード１０２３１をリセットする機能を有する。すなわち、オーバーフロートランジスタ１０２４２は、垂直駆動回路１００１０から供給されるオーバーフローゲート信号ＯＦＧに応じてオン状態となることで、フォトダイオード１０２３１の電荷をシーケンシャルに電源ラインＶＤＤに排出する。
　転送トランジスタ１０２３２は、フォトダイオード１０２３１のカソードと浮遊拡散層１０２３４と、の間に接続される。また、転送トランジスタ１０２３７は、フォトダイオード１０２３１のカソードと、浮遊拡散層１０２３９と、の間に接続される。転送トランジスタ１０２３２および１０２３７は、それぞれ、垂直駆動回路１００１０から供給される転送信号ＴＲＧに応じて、フォトダイオード１０２３１で生成された電荷を、浮遊拡散層１０２３４および１０２３９にそれぞれシーケンシャルに転送する。
　それぞれタップＴＡＰ＿ＢおよびＴＡＰ＿Ａに対応する浮遊拡散層１０２３４および１０２３９は、フォトダイオード１０２３１から転送された電荷を蓄積し、蓄積した電荷量に応じた電圧値の電圧信号に変換し、アナログ画素信号である画素信号ＡＩＮP2およびＡＩＮP1をそれぞれ生成する。
　また、２つのリセットトランジスタ１０２３３および１０２３８が電源ラインＶＤＤと、浮遊拡散層１０２３４および１０２３９それぞれとの間に接続される。リセットトランジスタ１０２３３および１０２３８は、垂直駆動回路１００１０から供給されるリセット信号ＲＳＴおよびＲＳＴpに応じてオン状態となることで、浮遊拡散層１０２３４および１０２３９それぞれから電荷を引き抜いて、浮遊拡散層１０２３４および１０２３９を初期化する。
　２つの増幅トランジスタ１０２３５および１０２４０は、電源ラインＶＤＤと、選択トランジスタ１０２３６および１０２４１それぞれとの間に接続される。各増幅トランジスタ１０２３５および１０２４０は、浮遊拡散層１０２３４および１０２３９のそれぞれで電荷が電圧に変換された電圧信号を増幅する。
　選択トランジスタ１０２３６は、増幅トランジスタ１０２３５と、垂直信号線１０２００（ＶＳＬ2）との間に接続される。また、選択トランジスタ１０２４１は、増幅トランジスタ１０２４０と、垂直信号線１０３００（ＶＳＬ1）との間に接続される。選択トランジスタ１０２３６および１０２４１は、垂直駆動回路１００１０から供給される選択信号ＳＥＬおよびＳＥＬpに応じてオン状態とされることで、増幅トランジスタ１０２３５および１０２４０それぞれで増幅された画素信号ＡＩＮP2およびＡＩＮP1を、それぞれ垂直信号線１０２００（ＶＳＬ2）および垂直信号線１０３００（ＶＳＬ1）に出力する。
　画素１０２３０に接続される垂直信号線１０２００（ＶＳＬ2）および垂直信号線１０３００（ＶＳＬ1）は、画素列毎に、カラム信号処理部１００３０に含まれる１つのＡＤ変換器の入力端に接続される。垂直信号線１０２００（ＶＳＬ2）および垂直信号線１０３００（ＶＳＬ1）は、画素列毎に、画素１０２３０から出力される画素信号ＡＩＮP2およびＡＩＮP1を、カラム信号処理部１００４０に含まれるＡＤ変換器に供給する。
　なお、画素１０２３０の回路構成は、光電変換により画素信号ＡＩＮP1およびＡＩＮP2を生成可能であれば、図１６に示した回路構成に限定されない。
　間接ＴｏＦ方式への対応の一例として、図示されない光源を駆動するＰＷＭ信号の周期と、オーバーフローゲート信号ＯＦＧ、転送信号ＴＲＧ、リセット信号ＲＳＴおよびＲＳＴp、ならびに、選択信号ＳＥＬおよびＳＥＬpとを同期させて、ＰＷＭ信号のオン期間とオフ期間とで画素信号ＡＩＮP1およびＡＩＮP2の出力を切り替える。これにより、図１５および図１６の構成において、間接ＴｏＦ方式距離画像センサとしての動作を実現可能である。
　ここで、図１５および図１６に示した間接ＴｏＦ方式距離画像センサ１００００の構成において、カラム信号処理部１００４０に含まれる各ＡＤ変換器として、本開示に係る技術を適用可能である。すなわち、図１５に示したカラム信号処理部１００４０に含まれる各ＡＤ変換器として、第１の実施形態で説明した逐次変換型ＡＤ変換器１０ｄを適用することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　画素から読み出されたアナログ画素信号を、複数のビット毎に順番に、対象のビット以前に変換したビットの変換履歴に従い設定される閾値電圧に基づき、ビット値に変換する変換器と、
　それぞれ複数の基準電圧を生成する複数の電圧生成部と、
　前記複数の電圧生成部それぞれにより生成された前記複数の基準電圧から前記変換履歴に基づき選択した基準電圧を用いて前記閾値電圧を設定する設定部と、
を備える
固体撮像素子。
（２）
　前記複数の電圧生成部は、
　前記変換器が前記アナログ画素信号を上位側のビットの前記ビット値に変換するための前記複数の基準電圧を生成する第１の電圧生成部と、
　前記変換器が前記アナログ画素信号を下位側のビットの前記ビット値に変換するための前記複数の基準電圧を生成する第２の電圧生成部と、
を含む
前記（１）に記載の固体撮像素子。
（３）
　前記第２の電圧生成部は、
　前記第１の電圧生成部が生成する複数の基準電圧と重複する電圧範囲を持つ複数の基準電圧を生成し、
　前記設定部は、
　前記変換履歴に基づき選択した基準電圧を、前記電圧範囲に含まれる基準電圧に基づき変更して前記閾値電圧を設定する
前記（２）に記載の固体撮像素子。
（４）
　前記第２の電圧生成部は、
　前記アナログ画素信号に対するゲインが所定値以上の場合に、前記電圧範囲に２以上の基準電圧を含むように、前記複数の基準電圧を生成する
前記（３）に記載の固体撮像素子。
（５）
　前記第２の電圧生成部は、
　前記アナログ画素信号に対するゲインが所定値未満の場合に、前記電圧範囲に１の基準電圧を含むように、前記複数の基準電圧を生成する
前記（３）に記載の固体撮像素子。
（６）
　前記複数の電圧生成部それぞれが生成した前記複数の基準電圧それぞれを取り出す接続点のうち、同電位となる各接続点を結合した
前記（１）乃至（５）の何れかに記載の固体撮像素子。
（７）
　前記複数の電圧生成部のうち１の電圧生成部が生成した電圧をサンプリングして前記複数の電圧生成部のうち他の電圧生成部に渡すサンプルホールド部をさらに備える
前記（１）乃至（６）の何れかに記載の固体撮像素子。
（８）
　画素から読み出されたアナログ画素信号を、複数のビット毎に順番に、対象のビット以前に変換したビットの変換履歴に従い設定される閾値電圧に基づき、ビット値に変換する変換器と、
　それぞれ複数の基準電圧を生成する複数の電圧生成部と、
　前記複数の電圧生成部それぞれにより生成された前記複数の基準電圧から前記変換履歴に基づき選択した基準電圧を用いて前記閾値電圧を設定する設定部と、
を含む固体撮像素子と、
　前記アナログ画素信号が前記変換器でビット毎のビット値に変換されたディジタル画素信号に対して画像処理を施す画像処理部と、
を備える
電子機器。
（９）
　前記複数の電圧生成部は、
　前記変換器が前記アナログ画素信号を上位側のビットの前記ビット値に変換するための前記複数の基準電圧を生成する第１の電圧生成部と、
　前記変換器が前記アナログ画素信号を下位側のビットの前記ビット値に変換するための前記複数の基準電圧を生成する第２の電圧生成部と、
を含む
前記（８）に記載の電子機器。
（１０）
　前記第２の電圧生成部は、
　前記第１の電圧生成部が生成する複数の基準電圧と重複する電圧範囲を持つ複数の基準電圧を生成し、
　前記設定部は、
　前記変換履歴に基づき選択した基準電圧を、前記電圧範囲に含まれる基準電圧に基づき変更して前記閾値電圧を設定する
前記（９）に記載の電子機器。
（１１）
　前記第２の電圧生成部は、
　前記アナログ画素信号に対するゲインが所定値以上の場合に、前記電圧範囲に２以上の基準電圧を含むように、前記複数の基準電圧を生成する
前記（１０）に記載の電子機器。
（１２）
　前記第２の電圧生成部は、
　前記アナログ画素信号に対するゲインが所定値未満の場合に、前記電圧範囲に１の基準電圧を含むように、前記複数の基準電圧を生成する
前記（１０）に記載の電子機器。
（１３）
　前記固体撮像素子は、
　前記複数の電圧生成部それぞれが生成した前記複数の基準電圧それぞれを取り出す接続点のうち、同電位となる各接続点を結合した
前記（８）乃至（１２）の何れかに記載の電子機器。
（１４）
　前記固体撮像素子は、
　前記複数の電圧生成部のうち１の電圧生成部が生成した電圧をサンプリングして前記複数の電圧生成部のうち他の電圧生成部に渡すサンプルホールド部をさらに備える
前記（８）乃至（１３）の何れかに記載の電子機器。
（１５）
　前記電子機器は、
　間接ＴｏＦ方式距離画像センサである、
前記（８）乃至（１４）の何れかに記載の電子機器。
１　固体撮像素子
２　画素アレイ部
５　ＡＤ変換部
１０1，１０2，１０n，１０ａ，１０ｂ，１０ｃ，１０ｄ　逐次変換型ＡＤ変換器
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ　ＤＡ変換器
１４，２００　比較器
１５　ロジック部
１０２ａ，１０２ｂ　基準電圧生成器
Ｃ１１０1，Ｃ１１０2，Ｃ１１０3，Ｃ１１０4，Ｃ１１６，Ｃ１５０，Ｃ２１３1，Ｃ２１３2，Ｃ２１４1，Ｃ２１４2　キャパシタ
ＳＷ１１１1，ＳＷ１１１2，ＳＷ１１１3，ＳＷ１１１4，ＳＷ１１７，ＳＷ１５１1，ＳＷ１５１2，ＳＷ２１１1，ＳＷ２１１2，ＳＷ２１１3，ＳＷ２１１4，ＳＷ２１６1，ＳＷ２１６2，ＳＷ２１６3，ＳＷ２１６4，ＳＷ２１６5　スイッチ

Claims (15)

  1. 　画素から読み出されたアナログ画素信号を、複数のビット毎に順番に、対象のビット以前に変換したビットの変換履歴に従い設定される閾値電圧に基づき、ビット値に変換する変換器と、
    　それぞれ複数の基準電圧を生成する複数の電圧生成部と、
    　前記複数の電圧生成部それぞれにより生成された前記複数の基準電圧から前記変換履歴に基づき選択した基準電圧を用いて前記閾値電圧を設定する設定部と、
    を備える
    固体撮像素子。
  2. 　前記複数の電圧生成部は、
    　前記変換器が前記アナログ画素信号を上位側のビットの前記ビット値に変換するための前記複数の基準電圧を生成する第１の電圧生成部と、
    　前記変換器が前記アナログ画素信号を下位側のビットの前記ビット値に変換するための前記複数の基準電圧を生成する第２の電圧生成部と、
    を含む
    請求項１に記載の固体撮像素子。
  3. 　前記第２の電圧生成部は、
    　前記第１の電圧生成部が生成する複数の基準電圧と重複する電圧範囲を持つ複数の基準電圧を生成し、
    　前記設定部は、
    　前記変換履歴に基づき選択した基準電圧を、前記電圧範囲に含まれる基準電圧に基づき変更して前記閾値電圧を設定する
    請求項２に記載の固体撮像素子。
  4. 　前記第２の電圧生成部は、
    　前記アナログ画素信号に対するゲインが所定値以上の場合に、前記電圧範囲に２以上の基準電圧を含むように、前記複数の基準電圧を生成する
    請求項３に記載の固体撮像素子。
  5. 　前記第２の電圧生成部は、
    　前記アナログ画素信号に対するゲインが所定値未満の場合に、前記電圧範囲に１の基準電圧を含むように、前記複数の基準電圧を生成する
    請求項３に記載の固体撮像素子。
  6. 　前記複数の電圧生成部それぞれが生成した前記複数の基準電圧それぞれを取り出す接続点のうち、同電位となる各接続点を結合した
    請求項１に記載の固体撮像素子。
  7. 　前記複数の電圧生成部のうち１の電圧生成部が生成した電圧をサンプリングして前記複数の電圧生成部のうち他の電圧生成部に渡すサンプルホールド部をさらに備える
    請求項１に記載の固体撮像素子。
  8. 　画素から読み出されたアナログ画素信号を、複数のビット毎に順番に、対象のビット以前に変換したビットの変換履歴に従い設定される閾値電圧に基づき、ビット値に変換する変換器と、
    　それぞれ複数の基準電圧を生成する複数の電圧生成部と、
    　前記複数の電圧生成部それぞれにより生成された前記複数の基準電圧から前記変換履歴に基づき選択した基準電圧を用いて前記閾値電圧を設定する設定部と、
    を含む固体撮像素子と、
    　前記アナログ画素信号が前記変換器でビット毎のビット値に変換されたディジタル画素信号に対して画像処理を施す画像処理部と、
    を備える
    電子機器。
  9. 　前記複数の電圧生成部は、
    　前記変換器が前記アナログ画素信号を上位側のビットの前記ビット値に変換するための前記複数の基準電圧を生成する第１の電圧生成部と、
    　前記変換器が前記アナログ画素信号を下位側のビットの前記ビット値に変換するための前記複数の基準電圧を生成する第２の電圧生成部と、
    を含む
    請求項８に記載の電子機器。
  10. 　前記第２の電圧生成部は、
    　前記第１の電圧生成部が生成する複数の基準電圧と重複する電圧範囲を持つ複数の基準電圧を生成し、
    　前記設定部は、
    　前記変換履歴に基づき選択した基準電圧を、前記電圧範囲に含まれる基準電圧に基づき変更して前記閾値電圧を設定する
    請求項９に記載の電子機器。
  11. 　前記第２の電圧生成部は、
    　前記アナログ画素信号に対するゲインが所定値以上の場合に、前記電圧範囲に２以上の基準電圧を含むように、前記複数の基準電圧を生成する
    請求項１０に記載の電子機器。
  12. 　前記第２の電圧生成部は、
    　前記アナログ画素信号に対するゲインが所定値未満の場合に、前記電圧範囲に１の基準電圧を含むように、前記複数の基準電圧を生成する
    請求項１０に記載の電子機器。
  13. 　前記固体撮像素子は、
    　前記複数の電圧生成部それぞれが生成した前記複数の基準電圧それぞれを取り出す接続点のうち、同電位となる各接続線を結合した
    請求項８に記載の電子機器。
  14. 　前記固体撮像素子は、
    　前記複数の電圧生成部のうち１の電圧生成部が生成した電圧をサンプリングして前記複数の電圧生成部のうち他の電圧生成部に渡すサンプルホールド部をさらに備える
    請求項８に記載の電子機器。
  15. 　前記電子機器は、
    　間接ＴｏＦ方式距離画像センサである、
    請求項８に記載の電子機器。
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