JP2013239951A - Ａｄ変換器および固体撮像素子 - Google Patents

Abstract

【課題】高分解能で、かつ面積の増加を最小限に抑えたＡＤ変換器および固体撮像素子を提供する。
【解決手段】Ｒ−ＤＡＣ６は、第１の階調の電圧を出力する。減衰部１２３は、Ｒ−ＤＡＣ６の出力を受けて、第３の階調の電圧をＣ−ＤＡＣ８へ出力する。Ｃ−ＤＡＣ８は、Ｒ−ＤＡＣの出力、またはＲ−ＤＡＣの出力と減衰部１２３の出力を受けて、第１の階調の電圧、第２の階調の電圧、または第３の階調の電圧を比較部１２４の比較ノードへ出力する。
【選択図】図４

Description

本発明は、ＡＤ変換器および固体撮像素子に関し、たとえば、逐次比較型のＡＤ変換器およびそのようなＡＤ変換器を含む固体撮像素子に関する。

従来から、キャパシタとラダー抵抗を用いた逐次比較型のＡＤ変換器が知られている。たとえば、特許文献１（特開平６−１６４３９９号公報）のＡＤ変換器は、アナログ入力を差動化する差動増幅器と、サンプル／ホールド機能を有する差動増幅器を用いた差動電圧比較器と、ラダー抵抗とそれを駆動するスイッチ群からなる。このＡＤ変換器は、さらに、上位ビットに相当する基準差電圧を決定する上位ビット用Ｄ／Ａ変換器と、２つの差動入力に対してそれぞれ下位ビットに対応する複数の重み付きコンデンサ列とスイッチ群を２系統用いた下位ビット用Ｄ／Ａ変換器と、それらのスイッチを制御する制御ロジックとを備える。

特許文献２（特開平８−５１３６４号公報）のＡＤ変換器は、アナログ入力を差動化する差動増幅器と、サンプル／ホールド機能を有する比較器（インバータ）と、ラダー抵抗とそれを駆動するスイッチ群を備える。また、このＡＤ変換器は、上位ビットに相当する基準差電圧を決定する上位ビット用Ｄ／Ａ変換器と、２つのコンデンサとスイッチ群を２系統用いた下位ビット用Ｄ／Ａ変換器と、それらのスイッチを制御する制御ロジックを備える。

特開平６−１６４３９９号公報 特開平８−５１３６４号公報

しかしながら、ＡＤ変換器の分解能を高くするためには、多数のキャパシタおよび抵抗を設ける必要があり、回路の面積が大きくなる。その結果、たとえば、数千個のＡＤ変換器を搭載する必要があるＣＭＯＳイメージセンサなどでは、装置が大規模化するという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。

一実施の形態のＡＤ変換器において、第１のＤＡＣは、第１の階調の電圧を出力する。減衰部は、第１のＤＡＣの出力を受けて、第３の階調の電圧を第２のＤＡＣへ出力する。第２のＤＡＣは、第１のＤＡＣの出力、または第１のＤＡＣの出力と減衰部の出力を受けて、第１の階調の電圧、第２の階調の電圧、または第３の階調の電圧を比較器の比較ノードへ出力する。

一実施の形態のＡＤ変換器によれば、小面積で、高い分解能の電圧を出力することできる。

参考例のコラムＡＤＣの構成を表わす図である。 実施の形態のコラムＡＤＣが使用されるカメラシステムの構成を表わす図である。 図２のＣＭＯＳイメージセンサの構成例を示す図である。 第１の実施形態のコラムＡＤＣ１の構成を表わす図である。 第２の実施形態のコラムＡＤＣの構成を表わす図である。 入力電圧のサンプリング時のコラムＡＤＣ１の状態を表わす図である。 第１回目の比較動作時のコラムＡＤＣ１の状態を表わす図である。 第２回目の比較動作時のコラムＡＤＣ１の状態を表わす図である。 第３回目の比較動作時のコラムＡＤＣ１の状態を表わす図である。 第４回目の比較動作時のコラムＡＤＣ１の状態を表わす図である。 第５回目の比較動作時のコラムＡＤＣ１の状態を表わす図である。 第６回目の比較動作時のコラムＡＤＣ１の状態を表わす図である。 アッテネ−タ３の構成の一例を表わす図である。 初期化状態でのアッテネータ３の状態を表わす図である。 出力動作状態でのアッテネータ３の状態を表わす図である。 第３の実施形態のコラムＡＤＣ５１の構成を表わす図である。 第６回目の比較動作時のコラムＡＤＣ５１の状態を表わす図である。 アッテネ−タ１０３の構成の一例を表わす図である。 第４の実施形態のＣＭＯＳイメージセンサ２００に含まれる複数のコラムＡＤＣの構成を説明するための図である。

以下、本発明の実施形態について、図面を用いて説明する。
（参考）
図１は、参考例のコラムＡＤＣの構成を表わす図である。

このコラムＡＤＣでは、Ｒ−ＤＡＣ（R-String Digital to Analog Converter）６と、Ｃ−ＤＡＣ（Switched Capacitor Digital to Analog Converter）８と、比較部１２４と、ＳＡＲ制御回路９２で構成される。

Ｒ−ＤＡＣ６とＣ−ＤＡＣ８は、比較部１２４の比較電圧を生成するためのものである。Ｃ−ＤＡＣ８のみで比較電圧を生成する場合には、容量素子が２ｎ（ｎは分解能）個、あるいは特許文献１に示されているような構成で２ｎ個に相当するような容量が必要である。高分解能のＡＤＣを提供する場合には、容量素子が膨大な数、面積が必要となる。そこで、容量素子の数を減らすひとつ工夫として、ＡＤＣの上位ビットを決定するための比較電圧を生成するためにＲ−ＤＡＣ６が用いられている。

しかしながら、デジタル・一眼レフカメラ等では、画質向上を目的として、より高分解能なＡＤＣが求められている。高分解能のＡＤＣを提供するためには、Ｒ−ＤＡＣ６の抵抗素子の数やＣ−ＤＡＣ８の容量素子の数を増加する必要があり、ＡＤＣの面積が大きくなる。本実施の形態は、高分解能で、かつ面積の増加を最小限に抑えたＡＤＣについて説明する。

［第１の実施形態］
（カメラシステムの構成）
図２は、本実施の形態のコラムＡＤＣが使用されるカメラシステムの構成を表わす図である。

図２を参照して、このカメラシステム１０００は、電源チップ６１と、ラインバッファ６２と、ＣＰＵ（Central Processing Unit）７６３と、フラッシュメモリ７６４と、ＴＧ７６５と、ＣＭＯＳイメージセンサ２００と、ＤＦＥ（Digital Front End）７６７と、画像処理エンジン６９と、ＬＣＤ（Liquid Crystal Display）７２と、フレームバッファ７３と、メモリカードＩ／Ｆ７４と、レジスタ７６６とを備える。

電源チップ６１は、電源を制御する。
ラインバッファ６２は、１行の画像データを一時的に記憶する。

ＣＰＵ７６３は、カメラシステム１０００の全体を制御する。
フラッシュメモリ７６４は、欠陥位置を表わすデータなどを記憶する。

ＴＧ７６５は、ＣＭＯＳイメージセンサ２００を制御するための制御信号を生成し、ＣＭＯＳイメージセンサ２００に供給する。

レジスタ７６６は、各種の設定データを記憶する。
ＤＦＥ７６７は、つなぎ補正などを実行する。

ＣＭＯＳイメージセンサ２００は、被写体の像の光の明暗を電気信号に変換（光電変換）して、変換した信号を順次出力する。

画像処理エンジン６９は、補正部７０と、符号化部７１とを含む。補正部７０は、欠陥補正およびホワイトバランスを実行して、符号化前のデータ（ＲＡＷデータ）を出力する。符号化部７１は、ベイヤ補間、ガンマ補正、およびＪＰＥＧ（Joint Photographic Experts Group）エンコードを実行して、ＪＰＥＧデータを出力する。

ＬＣＤ７２は、画像データなどを表示する。
フレームバッファ７３は、ＤＤＲ−ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）によって構成される。フレームバッファ７３は、ＡＤ変換して生成されたデジタル画像データを一時的に記憶する。

メモリカードＩ／Ｆ７４は、メモリカードとの間でデータの授受を行なう。
（ＣＭＯＳイメージセンサの構成）
図３は、図２のＣＭＯＳイメージセンサの構成例を示す図である。

図３を参照して、このＣＭＯＳイメージセンサ２００は、入力バッファ９１と、制御回路９４と、ロウデコーダ９５と、画素アレイ１７１と、ＰＧＡ１７２と、コラムＡＤＣ（Analog to Digital Converter）１と、Ｈ−Ｓｃａｎｎｅｒ１４と、パラレル／シリアル変換器９３と、出力バッファ９２とを備える。

ＰＧＡ１７２およびコラムＡＤＣ１は、画素アレイ１７１の列ごとに設けられる。
画素アレイ１７１の偶数列（０，２，４，・・・）に対応するＰＧＡ１７２およびコラムＡＤＣ１は、画素アレイ１７１の上側に配置され、画素アレイ１７１の奇数列（１，３，５，・・・）に対応するＰＧＡ１７２およびコラムＡＤＣ１は、画素アレイ１７１の下側に配置される。

Ｈ−Ｓｃａｎｎｅｒ１４は、画素アレイ１７１の奇数列と偶数列に対して、それぞれ１個設けられている。

入力バッファ９１は、外部からのコマンド（Ｃｏｍｍａｎｄ）および入力データ（Ｉｎｐｕｔ）を受付ける。

制御回路９４は、ＣＭＯＳイメージセンサ全体の動作を制御する。
ロウデコーダ９５は、画素アレイ１７１内の行を選択する。

画素アレイ１７１は、撮像部として機能する。画素アレイ１７１は、光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置される。画素アレイ１７１は、ロウデコーダ９５によって各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する。

ＰＧＡ１７２は、垂直読出線を介して出力された各画素の信号をサンプリングする。
コラムＡＤＣ１は、ＰＧＡ１７２でサンプリングされた各画素の信号を保持し、保持した画素の信号をアナログ信号からデジタル値に変換する。

Ｈ−Ｓｃａｎｎｅｒ１４は、画素アレイ１７１の各列に対応するコラムＡＤＣ１から出力されるデジタル信号を水平方向にパラレルに転送する。

パラレル／シリアル変換器９３は、Ｈ−Ｓｃａｎｎｅｒ１４によって転送されるパラレルデータをシリアルデータに変換して、出力バッファへ出力する。

出力バッファ９２は、外部へ出力データ（Ｏｕｔｐｕｔ）を出力する。
図４は、第１の実施形態のコラムＡＤＣ１の構成を表わす図である。分解能は、６ビットである。

このコラムＡＤＣ１は、入力電圧と選択された電圧とを逐次比較する。コラムＡＤＣ１は、比較ノードに与えられる第１の階調の電圧、第１の階調よりも高い第２の階調の電圧、または第２の階調よりも高い第３の階調の電圧と、基準電圧とを比較する比較部１２４と、第１の階調の電圧を出力するＲ−ＤＡＣ６と、Ｒ−ＤＡＣ６の出力を受けて、第３の階調の電圧をＣ−ＤＡＣ８へ出力する減衰部１２３とを備える。また、コラムＡＤＣ１は、Ｒ−ＤＡＣ６の出力、またはＲ−ＤＡＣ６の出力と減衰部１２３の出力を受けて、第１の階調の電圧、第２の階調の電圧、または第３の階調の電圧を比較ノードへ出力するＣ−ＤＡＣ８とを備える。

Ｃ−ＤＡＣ８は、第１段階で第１の階調の電圧を比較ノードへ出力し、第２段階で第２の階調の電圧を比較ノードへ出力し、第３段階で第３の階調の電圧を比較ノードへ出力する。

以上のように、本実施の形態のコラムＡＤＣによれば、Ｒ−ＤＡＣ６の出力電圧を減衰した第３の階調の電圧が減衰部によって生成されるので、面積の大幅な増加を伴うことなく、高い分解能の電圧を出力することできる。

［第２の実施形態］
図５は、第２の実施形態のコラムＡＤＣ１の構成を表わす図である。

コラムＡＤＣ１は、Ｒ−ＤＡＣ６と、Ｃ−ＤＡＣ８と、減衰部１２３と、比較部１２４と、ＳＡＲ制御回路２とを備える。

入力電圧ＶＩＮは、Ｃ−ＤＡＣ８に入力される。上限電圧ＶＲＴは、Ｒ−ＤＡＣ６に入力される。下限電圧ＶＲＢは、Ｒ−ＤＡＣ６とアッテネータ３に入力される。なお、上限電圧ＶＲＴ、下限電圧ＶＲＢはチップ外部より入力されたものであっても、チップ内部で生成された電圧であっても良いものとする。

（Ｒ−ＤＡＣ）
Ｒ−ＤＡＣ６は、直列接続された抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４を含む。抵抗素子Ｒ１〜Ｒ４の抵抗値はＲとする。抵抗素子Ｒ１と抵抗素子Ｒ２の間のノードＮＤ１２の電圧ＶＴＡＰ１は、ＶＲＢ＋３×ＶＲＥＦ／４である。抵抗素子Ｒ２と抵抗素子Ｒ３の間のノードＮＤ２３の電圧ＶＴＡＰ２は、ＶＲＢ＋ＶＲＥＦ／２である。抵抗素子Ｒ３と抵抗素子Ｒ４の間のノードＮＤ３４の電圧ＶＴＡＰ３は、ＶＲＢ＋ＶＲＥＦ／４である。ただし、ＶＲＥＦ＝（ＶＲＴ−ＶＲＢ）である。

Ｒ−ＤＡＣ６は、スイッチＳＷ１Ａ、ＳＷ２Ａ，ＳＷ３Ａ，ＳＷ４Ａ，ＳＷ５Ａと、スイッチＳＷ１Ｂ，ＳＷ２Ｂ，ＳＷ３Ｂ，ＳＷ４Ｂ，ＳＷ５Ｂとを含む。

スイッチＳＷ１Ａがオンで、スイッチＳＷ２Ａ，ＳＷ３Ａ，ＳＷ４Ａ，ＳＷ５Ａがオフのときには、ノードＮＤ１の電圧ＶＲＤＡＣ１が、上限電圧ＶＲＴとなる。スイッチＳＷ２Ａがオンで、スイッチＳＷ１Ａ，ＳＷ３Ａ，ＳＷ４Ａ，ＳＷ５Ａがオフのときには、ノードＮＤ１の電圧ＶＲＤＡＣ１が、ノードＮＤ１２の電圧ＶＴＡＰ１となる。スイッチＳＷ３Ａがオンで、スイッチＳＷ１Ａ，ＳＷ２Ａ，ＳＷ４Ａ，ＳＷ５Ａがオフのときには、ノードＮＤ１の電圧ＶＲＤＡＣ１が、ノードＮＤ２３の電圧ＶＴＡＰ２となる。スイッチＳＷ４Ａがオンで、スイッチＳＷ１Ａ，ＳＷ２Ａ，ＳＷ３Ａ，ＳＷ５Ａがオフのときには、ノードＮＤ１の電圧ＶＲＤＡＣ１が、ノードＮＤ３４の電圧ＶＴＡＰ３となる。スイッチＳＷ５Ａがオンで、スイッチＳＷ１Ａ，ＳＷ２Ａ，ＳＷ３Ａ，ＳＷ４Ａがオフのときには、ノードＮＤ１の電圧ＶＲＤＡＣ１が、下限電圧ＶＲＢとなる。

スイッチＳＷ１Ｂがオンで、スイッチＳＷ２Ｂ，ＳＷ３Ｂ，ＳＷ４Ｂ，ＳＷ５Ｂがオフのときには、ノードＮＤ２の電圧ＶＲＤＡＣ２が、上限電圧ＶＲＴとなる。スイッチＳＷ２Ｂがオンで、スイッチＳＷ１Ｂ，ＳＷ３Ｂ，ＳＷ４Ｂ，ＳＷ５Ｂがオフのときには、ノードＮＤ２の電圧ＶＲＤＡＣ２が、ノードＮＤ１２の電圧ＶＴＡＰ１となる。スイッチＳＷ３Ｂがオンで、スイッチＳＷ１Ｂ，ＳＷ２Ｂ，ＳＷ４Ｂ，ＳＷ５Ｂがオフのときには、ノードＮＤ２の電圧ＶＲＤＡＣ２が、ノードＮＤ２３の電圧ＶＴＡＰ２となる。スイッチＳＷ４Ｂがオンで、スイッチＳＷ１Ｂ，ＳＷ２Ｂ，ＳＷ３Ｂ，ＳＷ５Ｂがオフのときには、ノードＮＤ２の電圧ＶＲＤＡＣ２が、ノードＮＤ３４の電圧ＶＴＡＰ３となる。スイッチＳＷ５Ｂがオンで、スイッチＳＷ１Ｂ，ＳＷ２Ｂ，ＳＷ３Ｂ，ＳＷ４Ｂがオフのときには、ノードＮＤ２の電圧ＶＲＤＡＣ２が、下限電圧ＶＲＢとなる。

（Ｃ−ＤＡＣ）
Ｃ−ＤＡＣ７は、非反転増幅器４の負の入力端子と接続される容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４を含む。容量素子Ｃ１〜Ｃ４の容量値をＣとする。

また、Ｃ−ＤＡＣ７は、スイッチＳＷ６，ＳＷ７，ＳＷ８，ＳＷ１０を含む。
スイッチＳＷ６において、端子Ｏと端子Ａとが接続すると、容量素子Ｃ１は、入力電圧ＶＩＮを受ける。スイッチＳＷ６において、端子Ｏと端子Ｂとが接続すると、容量素子Ｃ１は、ノードＮＤ１の電圧ＶＲＤＡＣ１を受ける。スイッチＳＷ６において、端子Ｏと端子Ｃとが接続すると、容量素子Ｃ１は、ノードＮＤ２の電圧ＶＲＤＡＣ２を受ける。

スイッチＳＷ７において、端子Ｏと端子Ａとが接続すると、容量素子Ｃ２は、入力電圧ＶＩＮを受ける。スイッチＳＷ７において、端子Ｏと端子Ｂとが接続すると、容量素子Ｃ２は、ノードＮＤ１の電圧ＶＲＤＡＣ１を受ける。スイッチＳＷ７において、端子Ｏと端子Ｃとが接続すると、容量素子Ｃ２は、ノードＮＤ２の電圧ＶＲＤＡＣ２を受ける。

スイッチＳＷ８において、端子Ｏと端子Ａとが接続すると、容量素子Ｃ３は、入力電圧ＶＩＮを受ける。スイッチＳＷ８において、端子Ｏと端子Ｂとが接続すると、容量素子Ｃ３は、ノードＮＤ１の電圧ＶＲＤＡＣ１を受ける。スイッチＳＷ８において、端子Ｏと端子Ｃとが接続すると、容量素子Ｃ３は、ノードＮＤ２の電圧ＶＲＤＡＣ２を受ける。

スイッチＳＷ１０において、端子Ｏと端子Ａとが接続すると、容量素子Ｃ４は、入力電圧ＶＩＮを受ける。スイッチＳＷ１０において、端子Ｏと端子Ｂとが接続すると、容量素子Ｃ４は、ノードＮＤ１の電圧ＶＲＤＡＣ１を受ける。スイッチＳＷ１０において、端子Ｏと端子Ｃとが接続すると、容量素子Ｃ４は、ノードＮＤ２の電圧ＶＲＤＡＣ２を受ける。スイッチＳＷ１０において、端子Ｏと端子Ｄとが接続すると、容量素子Ｃ４は、アッテネータ３の出力電圧ＶＡＴＴを受ける。
（比較部）
比較部１２４は、非反転増幅器４と、スイッチＳＷＡＺとを含む。

非反転増幅器４の正の入力端子は、仮想接地（ＤＣ電圧であるが、説明容易化のため、０Ｖとして説明する）を受け、負の入力端子は、ノードＮＤ３の電圧ＶＣＯＭＰを受ける。非反転増幅器４の出力電圧ＣＯＭＰＯＵＴは、ＳＡＲ制御回路２へ送られる。スイッチＳＷＡＺは、非反転増幅器４の出力と、非反転増幅器４の負の入力端子との間に設けられる。

（減衰部）
減衰部１２３は、スイッチ部５と、アッテネータ３とを含む。

スイッチ部５は、スイッチＳＷ１１，ＳＷ１２，ＳＷ１３を含む。スイッチＳＷ１１がオンで、スイッチＳＷ１２，ＳＷ１３がオフのときには、ノードＮＤＡの電圧は、ノードＮＤ１２の電圧ＶＴＡＰ１となる。スイッチＳＷ１２がオンで、スイッチＳＷ１１，ＳＷ１３がオフのときには、ノードＮＤＡの電圧は、ノードＮＤ２３の電圧ＶＴＡＰ２となる。スイッチＳＷ１３がオンで、スイッチＳＷ１１，ＳＷ１２がオフのときには、ノードＮＤＡの電圧は、ノードＮＤ３４の電圧ＶＴＡＰ３となる。

アッテネ−タ３は、下限電圧ＶＲＢ、ノードＮＤ２の電圧ＶＲＤＡＣ２、ノードＮＤＡの電圧ＶＡを受けて、スイッチＳＷ１０の端子Ｄへ減衰電圧ＶＡＴＴを出力する。アッテネータ３のゲインは１／４であり、アッテネータ３は、以下の式（Ｅ１）に従う減衰電圧ＶＡＴＴを出力する。

ＶＡＴＴ＝−（ＶＡ−ＶＲＢ）／４＋ＶＲＤＡＣ２・・・式（Ｅ１）
つまり、出力電圧ＶＡＴＴは、電圧ＶＡから電圧ＶＲＢを減算した電圧を１／４に減衰した後、電圧ＶＲＤＡＣ２を加えた電圧である。

（ＳＡＲ制御回路）
ＳＡＲ制御回路２には、外部よりクロックＣＬＫと、変換開始を指示する開始信号ＳＴＡＲＴが入力され、６ビットの変換結果ＡＤＯＵＴ［５:０］が外部へ出力される。ＳＡＲ制御回路２は、非反転増幅器４の出力電圧ＣＯＭＰＯＵＴ（比較結果）に基づいて、スイッチ群（ＳＷ１Ａ〜ＳＷ５Ａ，ＳＷ１Ｂ〜ＳＷ５Ｂ，ＳＷ６〜ＳＷ８、ＳＷ１０、ＳＷ１１〜ＳＷ１３，ＳＷＡＺ）のオン／オフを制御する信号を出力する。ＳＡＲ制御回路２は、非反転増幅器４の比較結果である出力電圧（「１」または「０」）を蓄積する。

（動作）
以下では、入力電圧ＶＩＮが（ＶＲＴ−ＶＲＢ）×３４.５／６４＋ＶＲＢが入力されているものとして、説明する。

（０） 入力電圧のサンプリング
ＳＡＲ制御回路２は、開始信号ＳＴＡＲＴが「Ｈ」レベルに活性化された後、次のＣＬＫの立上りのタイミングで、入力電圧のサンプリング動作を実行するようにスイッチ群を制御する。サンプリング動作では、図６に示すように、スイッチＳＷ１１，ＳＷ１３がオフとなり、スイッチＳＷ１２がオンとなる、これにより、ノードＮＤＡの電圧ＶＡがノードＮＤ２３の電圧ＶＴＡＰ２となる。

また、スイッチＳＷ１Ａ，ＳＷ１Ｂ，ＳＷ２Ａ，ＳＷ２Ｂ，ＳＷ４Ａ，ＳＷ４Ｂ，ＳＷ５Ａ，ＳＷ５Ｂがオフとなり、スイッチＳＷ３ＡおよびＳＷ３Ｂがオンとなる。これにより、ノードＮＤ１の電圧ＶＲＤＡＣ１がノードＮＤ２３の電圧ＶＴＡＰ２となり、ノードＮＤ２の電圧ＶＲＤＡＣ２がノードＮＤ２３の電圧ＶＴＡＰ２となる。

また、スイッチＳＷＡＺがオンとなり、スイッチＳＷ６，ＳＷ７，ＳＷ８，ＳＷ１０では、端子Ａと端子Ｏとが接続する。これにより、容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４が入力電圧ＶＩＮを受ける。

（１） 第１回目の比較
ＳＡＲ制御回路２は、一定のクロック数が経過後のＣＬＫの立上りのタイミングで、１回目の比較動作を実行するように、スイッチ群を制御する。１回目の比較動作では、図７に示すように、スイッチＳＷ６，ＳＷ７，ＳＷ８，ＳＷ１０では、端子Ｂと端子Ｏとが接続する。これにより、容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４がノードＮＤ１の電圧ＶＲＤＡＣ１を受ける。また、スイッチＳＷＡＺがオフとなる。上記のスイッチ制御によって、ノ−ドＮＤ３の電圧ＶＣＯＭＰは、式（Ａ１）で表わされる値となる。

非反転増幅器４は、ノ−ドＮＤ３の電圧ＶＣＯＭＰと仮想接地との差を増幅する。本例の場合、ＶＣＯＭＰ＞０のため、非反転増幅器４の出力電圧ＣＯＭＰＯＵＴは「Ｈ」レベルとなる。この結果、最上位ビットであるＭＳＢ （ＡＤＯＵＴ［５］）の値（「１」）がＳＡＲ制御回路２にラッチされる。

（２） 第２回目の比較
ＳＡＲ制御回路２は、一定のクロック数が経過後のＣＬＫの立上りのタイミングで、２回目の比較動作を実行するように、スイッチ群を制御する。２回目の比較動作では、１回目の比較結果に基づいて、スイッチ群が制御される。本例では、１回目の比較結果がＶＣＯＭＰ＞０であったため、電圧ＶＣＯＭＰを上げるように、スイッチ群が制御される。具体的には、図８に示すように、スイッチＳＷ２Ａがオンとなり、スイッチＳＷ３Ａがオフとなる。これにより、ノードＮＤ１の電圧ＶＲＤＣ１がノードＮＤ１２の電圧ＶＴＡＰ１となる。スイッチＳＷ６，ＳＷ７，ＳＷ８，ＳＷ１０では、端子Ｂと端子Ｏとの接続が維持される。上記のスイッチ制御によって、ノ−ドＮＤ３の電圧ＶＣＯＭＰは、式（Ａ２）で表わされる値となる。

非反転増幅器４は、ノ−ドＮＤ３の電圧ＶＣＯＭＰと仮想接地との差を増幅する。本例の場合、ＶＣＯＭＰ＜０のため、非反転増幅器４の出力電圧ＣＯＭＰＯＵＴは「Ｌ」レベルとなる。この結果、最上位から２ビット目（ＡＤＯＵＴ［４］）の値（「０」）がＳＡＲ制御回路２にラッチされる。

（３） 第３回目の比較
ＳＡＲ制御回路２は、一定のクロック数が経過後のＣＬＫの立上りのタイミングで、３回目の比較動作を実行するように、スイッチ群を制御する。３回目の比較動作では、２回目の比較結果に基づいて、スイッチ群が制御される。本例では、２回目の比較結果がＶＣＯＭＰ＜０であったため、電圧ＶＣＯＭＰを下げるように、スイッチ群が制御される。具体的には、図９に示すように、スイッチＳＷ８，ＳＷ１０では、端子Ｃと端子Ｏとが接続する。これにより、容量素子Ｃ３，Ｃ４がノードＮＤ２の電圧ＶＲＤＡＣ２を受ける。

上記のスイッチ制御によって、ノ−ドＮＤ３の電圧ＶＣＯＭＰは、式（Ａ３）で表わされる値となる。

非反転増幅器４は、ノ−ドＮＤ３の電圧ＶＣＯＭＰと仮想接地との差を増幅する。本例の場合、ＶＣＯＭＰ＜０のため、非反転増幅器４の出力電圧ＣＯＭＰＯＵＴは「Ｌ」レベルとなる。この結果、最上位から３ビット目（ＡＤＯＵＴ［３］）の値（「０」）がＳＡＲ制御回路２にラッチされる。

（４） 第４回目の比較
ＳＡＲ制御回路２は、一定のクロック数が経過後のＣＬＫの立上りのタイミングで、４回目の比較動作を実行するように、スイッチ群を制御する。４回目の比較動作では、３回目の比較結果に基づいて、スイッチ群が制御される。本例では、３回目の比較結果がＶＣＯＭＰ＜０であったため、電圧ＶＣＯＭＰを下げるように、スイッチ群が制御される。具体的には、図１０に示すように、スイッチＳＷ７では、端子Ｃと端子Ｏとが接続する。これにより、容量素子Ｃ２がノードＮＤ２の電圧ＶＲＤＡＣ２を受ける。

上記のスイッチ制御によって、ノ−ドＮＤ３の電圧ＶＣＯＭＰは、式（Ａ４）で表わされる値となる。

非反転増幅器４は、ノ−ドＮＤ３の電圧ＶＣＯＭＰと仮想接地との差を増幅する。本例の場合、ＶＣＯＭＰ＜０のため、非反転増幅器４の出力電圧ＣＯＭＰＯＵＴは「Ｌ」レベルとなる。この結果、最上位から４ビット目（ＡＤＯＵＴ［２］）の値（「０」）がＳＡＲ制御回路２にラッチされる。

（５） 第５回目の比較
ＳＡＲ制御回路２は、一定のクロック数が経過後のＣＬＫの立上りのタイミングで、５回目の比較動作を実行するように、スイッチ群を制御する。５回目の比較動作では、４回目の比較結果に基づいて、スイッチ群が制御される。本例では、４回目の比較結果がＶＣＯＭＰ＜０であったため、電圧ＶＣＯＭＰを下げるように、スイッチ群が制御される。具体的には、図１１に示すように、スイッチＳＷ１０では、端子Ｄと端子Ｏとが接続する。これにより、容量素子Ｃ４がアッテネータ３の出力電圧ＶＡＴＴを受ける。

アッテネータ３は、ノードＮＤＡの電圧ＶＡと、ノードＮＤ２の電圧ＶＲＤＡＣ２と、下限電圧ＶＲＢを受けて、式（Ｅ１）で表わされる電圧ＶＡＴＴを出力する。

上記のスイッチ制御によって、ノ−ドＮＤ３の電圧ＶＣＯＭＰは、式（Ａ５）で表わされる値となる。

非反転増幅器４は、ノ−ドＮＤ３の電圧ＶＣＯＭＰと仮想接地との差を増幅する。本例の場合、ＶＣＯＭＰ＞０のため、非反転増幅器４の出力電圧ＣＯＭＰＯＵＴは「Ｈ」レベルとなる。この結果、最上位から５ビット目（ＡＤＯＵＴ［１］）の値（「１」）がＳＡＲ制御回路２にラッチされる。

（６） 第６回目の比較
ＳＡＲ制御回路２は、一定のクロック数が経過後のＣＬＫの立上りのタイミングで、６回目の比較動作を実行するように、スイッチ群を制御する。６回目の比較動作では、５回目の比較結果に基づいて、スイッチ群が制御される。本例では、５回目の比較結果がＶＣＯＭＰ＞０であったため、電圧ＶＣＯＭＰを下げるように、スイッチ群が制御される。具体的には、図１２に示すように、スイッチＳＷ１２がオフとなり、スイッチＳＷ１３がオンとなる。これにより、ノードＮＤＡの電圧ＶＡがノードＮＤ３４の電圧ＶＴＡＰ３となる。

上記のスイッチ制御によって、ノ−ドＮＤ３の電圧ＶＣＯＭＰは、式（Ａ６）で表わされる値となる。

非反転増幅器４は、ノ−ドＮＤ３の電圧ＶＣＯＭＰとグランド電圧（０Ｖ）との差を増幅する。本例の場合、ＶＣＯＭＰ＜０のため、非反転増幅器４の出力電圧ＣＯＭＰＯＵＴは「Ｌ」レベルとなる。この結果、最上位から６ビット目（ＡＤＯＵＴ［０］）の値（「０」）がＳＡＲ制御回路２にラッチされる。

上記６回目の比較動作が完了し、変換結果がＳＡＲ制御回路２にラッチされることにより、６ビットの変換が完了する。本例では、変換結果は、「１０００１０ｂ」となる。

（アッテネータの一例）
図１３は、アッテネ−タ３の構成の一例を表わす図である。

このアッテネータ３は、入力切替用のスイッチＳＷ１５と、初期化用のスイッチＳＷ１４と、容量素子Ｃ５，Ｃ６と、反転増幅器１１とを備える。容量素子Ｃ６の容量値は、容量素子Ｃ５の容量値の４倍である。

スイッチＳＷ１５は、ノードＮＤＡの電圧ＶＡ、下限電圧ＶＲＢのいずれかを容量素子Ｃ５に与える。反転増幅器１１の正の入力端子は、ノードＮＤ２の電圧ＶＲＤＡＣ２を受け、負の入力端子は、容量素子Ｃ５、容量素子Ｃ６、スイッチＳＷ１４と接続する。容量素子Ｃ６は、反転増幅器１１の負の入力端子と反転増幅器１１の出力端子との間に設けられる。スイッチＳＷ１４は、反転増幅器１１の負の入力端子と反転増幅器１１の出力端子との間に設けられる。

（アッテネータの動作例）
次に、アッテネータ３の動作について説明する。

ＡＤＣの動作が開始し、４回目の比較動作が完了するまでは、アッテネータ３は初期化状態である。初期化状態では、図１４に示すように、スイッチＳＷ１４がオンであり、スイッチＳＷ１５は、下限電圧ＶＲＢを容量素子Ｃ５へ供給する。この結果、容量素子Ｃ６の入出力は接続されて初期化されるととともに、容量素子Ｃ５には以下の電荷Ｑｒｓtが蓄積される。Ｃ６は、入出力がＳＷ１４により短絡されているため、蓄積電荷は０である。

Ｑｒｓｔ＝Ｃ５×（ＶＲＢ-ＶＲＤＡＣ２） ・・・ （Ｅ２）
ＡＤＣが５回目の比較動作をすると、スイッチＳＷ１０を介して、アッテネータ３は容量素子Ｃ４に電圧を供給する。この状態を出力動作状態とする。

出力動作状態では、図１５に示すように、スイッチＳＷ１４がオフとなり、スイッチＳＷ１５は、ノードＮＤＡの電圧ＶＡを容量素子Ｃ５へ供給する。このとき、容量素子Ｃ５およびＣ６には以下の電荷Ｑａｔｔが蓄積される。

Ｑａｔｔ＝Ｃ５×（ＶＡ−ＶＲＤＡＣ２）＋Ｃ６×（ＶＡＴＴ−ＶＲＤＡＣ２）・・・（Ｅ３）
電荷保存の法則から、以下の式によって、式（Ｅ１）が導出される。

以上のように、本実施の形態では、アッテネータ３が、Ｒ−ＤＡＣ６の出力を一定倍に減衰した電圧をＣ−ＤＡＣ８へ印加することによって、Ｒ−ＤＡＣ６の出力を下位ビットの変換で利用することができる。本実施の形態では、Ｒ−ＤＡＣ６の出力信号線数、およびＣ−ＤＡＣ８の容量素子の数を図１の参考例と同様に維持したままで、コラムＡＤＣ１の分解能を上げることができる。つまり、面積の増加を最小限に抑えながら、コラムＡＤＣ１の分解能を上げることが可能になる。

［第３の実施形態］
図１６は、第３の実施形態のコラムＡＤＣ５１の構成を表わす図である。

第３の実施形態のコラムＡＤＣ５１が、第２の実施形態のコラムＡＤＣ５１と相違する点は、アッテネータ１０３である。

アッテネータ１０３のゲイン１／４であり、アッテネータ１０３は、以下の式（Ｅ４）に従う減衰電圧ＶＡＴＴを出力する。

ＶＡＴＴ＝（ＶＡ−ＶＲＢ）／４＋ＶＲＤＡＣ２・・・式（Ｅ４）
つまり、出力電圧ＶＡＴＴは、 つまり、出力電圧ＶＡＴＴは、電圧ＶＡから電圧ＶＲＢを減算した電圧を１／４に減衰した後、電圧ＶＲＤＡＣ２を加えた電圧である。

（動作）
本実施の形態のコラムＡＤＣ５１における、サンプリングおよび第１回〜第４回目の比較動作は、第１の実施形態と同じであるため、説明を繰り返さない。

（５） 第５回目の比較
ＳＡＲ制御回路２は、一定のクロック数が経過後のＣＬＫの立上りのタイミングで、５回目の比較動作を実行するように、スイッチ群を制御する。５回目の比較動作では、４回目の比較結果に基づいて、スイッチ群が制御される。本例では、４回目の比較結果がＶＣＯＭＰ＜０であったため、電圧ＶＣＯＭＰを下げるように、スイッチ群が制御される。具体的には、図１６に示すように、スイッチＳＷ１０では、端子Ｄと端子Ｏとが接続する。これにより、容量素子Ｃ４がアッテネータ１０３の出力電圧ＶＡＴＴを受ける。また、スイッチＳＷ６では、端子Ｃと端子Ｏとが接続する。これにより、容量素子Ｃ１は、ノードＮＤ２の電圧ＶＲＤＡＣ２を受ける。

アッテネータ１０３は、ノードＮＤＡの電圧ＶＡと、ノードＮＤ２の電圧ＶＲＤＡＣ２と、下限電圧ＶＲＢを受けて、式（Ｅ４）で表わされる電圧ＶＡＴＴを出力する。

上記のスイッチ制御によって、ノ−ドＮＤ３の電圧ＶＣＯＭＰは、式（Ｂ５）で表わされる値となる。

非反転増幅器４は、ノ−ドＮＤ３の電圧ＶＣＯＭＰと仮想接地との差を増幅する。本例の場合、ＶＣＯＭＰ＞０のため、非反転増幅器４の出力電圧ＣＯＭＰＯＵＴは「Ｈ」レベルとなる。この結果、最上位から５ビット目（ＡＤＯＵＴ［１］）の値（「１」）がＳＡＲ制御回路２にラッチされる。

（６） 第６回目の比較
ＳＡＲ制御回路２は、一定のクロック数が経過後のＣＬＫの立上りのタイミングで、６回目の比較動作を実行するように、スイッチ群を制御する。６回目の比較動作では、５回目の比較結果に基づいて、スイッチ群が制御される。本例では、５回目の比較結果がＶＣＯＭＰ＞０であったため、電圧ＶＣＯＭＰを下げるように、スイッチ群が制御される。具体的には、図１７に示すように、スイッチＳＷ１２がオフとなり、スイッチＳＷ１１がオンとなる。これにより、ノードＮＤＡの電圧ＶＡがノードＮＤ１２の電圧ＶＴＡＰ１となる。

上記のスイッチ制御によって、ノ−ドＮＤ３の電圧ＶＣＯＭＰは、式（Ｂ６）で表わされる値となる。

非反転増幅器４は、ノ−ドＮＤ３の電圧ＶＣＯＭＰと仮想接地との差を増幅する。本例の場合、ＶＣＯＭＰ＜０のため、非反転増幅器４の出力電圧ＣＯＭＰＯＵＴは「Ｌ」レベルとなる。この結果、最上位から６ビット目（ＡＤＯＵＴ［０］）の値（「０」）がＳＡＲ制御回路２にラッチされる。本例では、変換結果は、「１０００１０ｂ」となる。

（アッテネータ１０３の一例）
図１８は、アッテネ−タ１０３の構成の一例を表わす図である。

このアッテネータ１０３は、入力切替用のスイッチＳＷ１５と、初期化用のスイッチＳＷ１４，ＳＷ１６と、容量素子Ｃ５，Ｃ６，Ｃ７，Ｃ８と、反転増幅器１１，１２とを備える。容量素子Ｃ６の容量値は、容量素子Ｃ５の容量値の４倍である。容量素子Ｃ８の容量値は、容量素子Ｃ７の容量値と等しい。

スイッチＳＷ１５は、ノードＮＤＡの電圧ＶＡ、下限電圧ＶＲＢのいずれかを容量素子Ｃ５に与える。

反転増幅器１２の正の入力端子は、下限電圧ＶＲＢを受け、負の入力端子は、容量素子Ｃ５、容量素子Ｃ６、スイッチＳＷ１４と接続する。容量素子Ｃ６は、反転増幅器１２の負の入力端子と反転増幅器１２の出力端子との間に設けられる。スイッチＳＷ１４は、反転増幅器１２の負の入力端子と反転増幅器１２の出力端子との間に設けられる。反転増幅器１２の出力端子は、容量素子Ｃ７と接続する。

反転増幅器１１の正の入力端子は、ノードＮＤ２の電圧ＶＲＤＡＣ２を受け、負の入力端子は、容量素子Ｃ７、容量素子Ｃ８、スイッチＳＷ１６と接続する。容量素子Ｃ８は、反転増幅器１１の負の入力端子と反転増幅器１１の出力端子との間に設けられる。スイッチＳＷ１６は、反転増幅器１１の負の入力端子と反転増幅器１１の出力端子との間に設けられる。反転増幅器１１は、式（Ｅ４）で表わされる減衰電圧ＶＡＴＴを出力する。

前段の回路（容量素子Ｃ５、容量素子Ｃ６、スイッチＳＷ１４、反転増幅器１２）で（ＶＡ−ＶＲＢ）を１／４に減衰した電圧の反転を出力する。

後段の回路（容量素子Ｃ７、容量素子Ｃ８、スイッチＳＷ１６、反転増幅器１１）で前段の回路から出力される減衰された反転出力をさらに反転（非反転）し、かつＶＲＤＡＣ２を加えた電圧を出力する。この非反転出力は、ＳＷ１０を介して、Ｃ−ＤＡＣ８中の容量素子Ｃ４へ印加される。

以上のように、本実施の形態でも、第２の実施形態と同様に、アッテネータ１０３が、Ｒ−ＤＡＣ６の出力を一定倍に減衰した電圧をＣ−ＤＡＣ８へ印加することによって、Ｒ−ＤＡＣ６の出力を下位ビットの変換で利用することができる。また、本実施の形態でも、第２の実施形態と同様に、Ｒ−ＤＡＣ６の出力信号線数、およびＣ−ＤＡＣ８の容量素子の数を図１の参考例と同様に維持したままで、コラムＡＤＣ５１の分解能を上げることができる。つまり、面積の増加を最小限に抑えながら、コラムＡＤＣ５１の分解能を上げることが可能になる。

［第４の実施形態］
図１９は、第４の実施形態のＣＭＯＳイメージセンサ２００に含まれる複数のコラムＡＤＣの構成を説明するための図である。

図１９に示すように、Ｒ−ＤＡＣに含まれる抵抗素子Ｒ１〜Ｒ４は、複数のコラムＡＤＣで共有される。すなわち、複数のコラムＡＤＣの抵抗素子Ｒ１〜Ｒ４を除いた回路２７１＿１，２７１＿２，２７１＿３・・・が、共有の抵抗素子Ｒ１〜Ｒ４と接続する。

本実施の形態では、抵抗素子Ｒ１〜Ｒ４が複数のコラムＡＤＣ間で共有されるので、複数のコラムＡＤＣを利用するＣＭＯＳイメージセンサなどにおいて、回路面積を小さくすることができる。

上記の実施形態では、すべてのコラムＡＤＣで、抵抗素子Ｒ１〜Ｒ４が共有されるとしたが、奇数例のコラムＡＤＣで、Ｒ−ＤＡＣ６に含まれる抵抗素子Ｒ１〜Ｒ４を共有し、偶数列のコラムＡＤＣで、Ｒ−ＤＡＣ６に含まれる抵抗素子Ｒ１〜Ｒ４を共有するものとしてもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１，５１ コラムＡＤＣ、２ ＳＡＲ制御回路、３，１０３ アッテネータ、４ 非反転増幅器、６ Ｒ−ＤＡＣ、８ Ｃ−ＤＡＣ、１１，１２ 反転増幅器、１４ Ｈ−Ｓｃａｎｎｅｒ、６１ 電源チップ、６２ ラインバッファ、７０ 補正部、７１ 符号化部、７２ ＬＣＤ、７３ フレームバッファ、７４ メモリカードＩ／Ｆ、９１ 入力バッファ、９２ 出力バッファ、９３ パラレル／シリアル変換器、９４ 制御回路、９５ ロウデコーダ、１２３ 減衰部、１２４ 比較部、１７１ 画素アレイ、１７２ ＰＧＡ、２００ ＣＭＯＳイメージセンサ、７６３ ＣＰＵ、７６４ フラッシュメモリ、７６５ ＴＧ、７６６ レジスタ、７６７ ＤＦＥ、ＳＷ１Ａ〜ＳＷ５Ａ，ＳＷ１Ｂ〜ＳＷ５Ｂ、ＳＷ６〜ＳＷ８，ＳＷ１０〜ＳＷ１６，ＳＷＡＺ スイッチ、Ｒ１〜Ｒ４ 抵抗素子、Ｃ１〜Ｃ７ 抵抗素子。

Claims (6)

1. 入力電圧と選択された電圧とを逐次比較するＡＤ変換器であって、
   比較ノードに与えられる第１の階調の電圧、前記第１の階調よりも高い第２の階調の電圧、または前記第２の階調よりも高い第３の階調の電圧と、基準電圧とを比較する比較部と、
   第１の階調の電圧を出力する第１のＤＡＣと、
   前記第１のＤＡＣの出力を受けて、前記第３の階調の電圧を出力する減衰部と、
   前記第１のＤＡＣの出力、または前記第１のＤＡＣの出力と前記減衰部の出力を受けて、前記第１の階調の電圧、前記第２の階調の電圧、または前記第３の階調の電圧を前記比較ノードへ出力する第２のＤＡＣとを備えたＡＤ変換器。
2. 前記第２のＤＡＣは、第１段階で前記第１の階調の電圧を前記比較ノードへ出力し、第２段階で前記第２の階調の電圧を前記比較ノードへ出力し、第３段階で前記第３の階調の電圧を前記比較ノードへ出力する、請求項１記載のＡＤ変換器。
3. 前記第１のＤＡＣは、
   第１の基準電位と第２の基準電位との間に直列接続された複数の抵抗と、
   前記複数の抵抗の所定のノードに与えられる電圧を選択して第１のノードに出力する第１のスイッチ群と、
   前記複数の抵抗の所定のノードに与えられる電圧を選択して第２のノードに出力する第２のスイッチ群とを含み、
   前記減衰部は、
   前記複数の抵抗の所定ノードに与えられる電圧を選択して第３のノードに出力する第３のスイッチ群と、
   前記第３のノードと、前記第２のノードと、前記第２の基準電位とに接続され、前記第３のノードの電圧を減衰させた電圧を出力するアッテネータとを含み、
   前記第２のＤＡＣは、
   各々が、前記比較ノードと接続される一方の端子を有する複数の容量素子と、
   前記入力電圧を受ける入力ノード、前記第１のノード、前記第２のノード、および前記アッテネータの出力のいずれかの電圧を選択して、接続される対応の容量素子の他方の端子に出力する１つのスイッチと、前記入力電圧を受ける入力ノード（ＶＩＮ）、前記第１のノード、および前記第２のノードのいずれかの電圧を選択して、接続される対応の容量素子の他方の端子に接続する１個以上のスイッチとを含む第４のスイッチ群とを含む、請求項１記載のＡＤ変換器。
4. 前記ＡＤ変換器は、さらに、
   第１段階で、前記複数の抵抗によって分圧された前記第１の階調の電圧が前記比較ノードに出力され、
   前記第２段階で、前記第１の階調の電圧が前記複数の容量素子によって微調整された前記第２の階調の電圧が前記比較ノードに出力され、
   前記第３段階で、前記第２の階調の電圧が、前記複数の抵抗によって分圧された電圧が前記アッテネータで減圧された電圧によって微調整された前記第３の階調の電圧が前記比較ノードへ出力されるように、前記第１〜第４のスイッチ群を制御する制御回路を備える、請求項３記載のＡＤ変換器。
5. 固体撮像素子であって、
   光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する撮像部と、
   前記垂直読出線を介して出力された各画素の信号を保持し、前記保持した画素の信号をアナログ信号からデジタル値に変換する複数のＡＤ変換器とを備え、
   前記ＡＤ変換器は、入力電圧と選択された電圧とを逐次比較するＡＤ変換器であって、
   比較ノードに与えられる第１の階調の電圧、前記第１の階調よりも高い第２の階調の電圧、または前記第２の階調よりも高い第３の階調の電圧と基準電圧とを比較する比較部と、
   第１の階調の電圧を出力する第１のＤＡＣと、
   前記第１のＤＡＣの出力を受けて、前記第３の階調の電圧を前記第２のＤＡＣへ出力する減衰部と、
   前記第１のＤＡＣの出力、または前記第１のＤＡＣの出力と前記減衰部の出力を受けて、前記第１の階調の電圧、前記第２の階調の電圧、または前記第３の階調の電圧を前記比較ノードへ出力する第２のＤＡＣとを含む固体撮像素子。
6. 前記第１のＤＡＣは、
   第１の基準電位と第２の基準電位との間に直列接続された複数の抵抗を含み、
   前記第１のＤＡＣに含まれる複数の抵抗は、複数のＡＤ変換器の間で共有される、請求項５記載の固体撮像素子。
   
   

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