KR20150032664A - 반도체장치, 반도체장치의 제조 방법 및 전자기기 - Google Patents

반도체장치, 반도체장치의 제조 방법 및 전자기기 Download PDF

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Abstract

본 개시는, 복수의 기판을 적층한 3차원 구조를 갖는 고체 촬상 장치 등의 반도체장치에서, 내열성, 내확산성의 향상을 도모하고, 신뢰성의 향상을 도모하는 것을 목적으로 한다. 또한, 그 반도체장치의 제조 방법, 및, 그 반도체장치를 구비한 전자기기를 제공할 수 있도록 하는 반도체장치, 반도체장치의 제조 방법 및 전자기기에 관한 것이다. 제1 층간절연막으로부터 소정량만큼 돌출한 제1 접속 전극을 갖는 제1 배선층을 포함하는 제1 기판과, 제2 층간절연막으로부터 소정량만큼 돌출한 제2 접속 전극을 갖는 제2 배선층을 포함한다. 그리고, 제1 기판과 제2 기판과의 맞붙임면에서는, 제1 접속 전극과 제2 접속 전극이 접합하여 있음과 함께, 적층 방향으로 마주 보는 제1 층간절연막과 제2 층간절연막이 적어도 일부에서 접합하고 있다.

Description

반도체장치, 반도체장치의 제조 방법 및 전자기기{SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, AND ELECTRONIC INSTRUMENT}
본 개시는, 기판끼리를 맞붙여서 제작하는 3차원 구조의 반도체장치 및 그 제조 방법에 관한 것이다. 또한, 본 개시는, 그 반도체장치를 구비한 전자기기에 관한 것이다.
디바이스(기판)끼리를 맞붙여서 3차원 구조의 LSI(Large Scale Integration)를 제작하는 방법에 있어서, 디바이스의 표면에 노출한 금속 전극끼리를 직접 접합하는 방식이 있다. 이 금속 전극끼리를 직접 접합하는 방식에서는, 디바이스 표면의 금속 전극과 층간절연막(ILD)이 동일 평면이 되도록 평탄화하고, 디바이스 사이에서, 금속 전극끼리 및 층간절연막끼리를 각각 접합하는 방법이 제안되어 있다.
일반적으로, 전술한 바와 같은 방법으로 접합을 행하는 경우, 디바이스 표면의 Cu 전극과 층간절연막을 평탄화하고, 디바이스끼리를 맞붙이는 방법이 채택된다. 그러나, 실제로는, 디바이스 표면의 Cu 전극과 층간절연막과의 면적비(面積比)에 의해 CMP(Chemical Mechanical Polishing)시에 디싱이 발생한다. 이 때문에, Cu 전극끼리를 직접 접촉시켜, 전기적 접합을 확보하기 위한 접합면의 평탄성을 얻는 것은 매우 곤란하다. CMP시에 있어서 알맞은 조건을 선택하고, Cu 전극 표면과 층간절연막 표면이 동일 평면이 되도록 접합면을 평탄화하는 방법도 있지만, 안정적이면서 계속적으로 그 CMP 조건을 실시하는 것은 곤란하다.
그래서, 근래, Cu 전극을 층간절연막보다도 돌출한 상태로 하고, 돌출한 Cu 전극끼리를 접속하는 방법이 제안되어 있다(특허 문헌 1, 2). 그러나, 이 방법에서는, 디바이스 사이의 접속에서, Cu 전극끼리는 접촉하는 것이지만 층간절연막끼리는 접촉하지 않는다. 이 때문에, Cu 전극은 디바이스의 외측의 공간에 노출한 상태가 되기 때문에, 층간절연막 표면에 Cu가 확산하여, 신뢰성을 열화시킬 가능성이 있다.
또한, Cu 등의 금속이 피복되지 않는 상태이면, 많은 경우, 접속 후에 실시되는 기판의 박화(薄化) 처리나, 약액 처리, 플라즈마 드라이 에칭 처리 등의 공정에서 Cu가 부식되거나, 금속 오염을 일으키거나 할 우려가 있다. 이상의 것 때문에, 금속 전극끼리와 층간절연막끼리를 접합하는 접합에서는, 금속 이외의 접합면이 접촉하지 않는 상태는 바람직하지가 않다.
한편, 디바이스 사이의 접속면에 접착제층을 형성하고, 디바이스 표면의 금속 전극 이외의 면을 접촉시키는 방법이 제안되어 있다(특허 문헌 3). 그러나, 이 경우, 접착제의 내열성이나 Cu의 확산 방지성이 문제가 되고, 디바이스의 신뢰성에 영향을 줄 우려가 있다.
특허 문헌 1 : 일본국 특개평01-205465호 공보 특허 문헌 2 : 일본국 특개2006-191081호 공보 특허 문헌 3 : 일본국 특표2006-522461호 공보
상술한 점을 감안하여, 본 개시는, 복수의 기판을 적층한 3차원 구조를 갖는 고체 촬상 장치 등의 반도체장치에서, 내열성, 내확산성의 향상을 도모하고, 신뢰성의 향상을 도모하는 것을 목적으로 한다. 또한, 본 개시에서는, 그 반도체장치의 제조 방법, 및, 그 반도체장치를 구비한 전자기기를 제공한다.
본 개시된 반도체장치는, 제1 기판과 제2 기판을 구비한다. 제1 기판은, 제1 층간절연막으로부터 소정량만큼 돌출한 제1 접속 전극을 갖는 제1 배선층을 포함한다. 또한, 제2 기판은, 제2 층간절연막으로부터 소정량만큼 돌출한 제2 접속 전극을 갖는 제2 배선층을 포함한다. 그리고, 제2 기판은, 제2 접속 전극이 제1 접속 전극에 접합하도록, 제1 기판상에 맞붙여져서 마련되어 있다. 이 때, 제1 기판과 제2 기판과의 맞붙임면에서는, 제1 접속 전극과 제2 접속 전극이 접합하여 있음과 함께, 적층 방향으로 마주 보는 제1 층간절연막과 제2 층간절연막이 적어도 일부에서 접합하고 있다.
본 개시된 반도체장치에서는, 제1 기판과 제2 기판과의 맞붙임면에서, 제1 접속 전극 및 제2 접속 전극은, 서로 접합한 제1 층간절연막과 제2 층간절연막에 의해 밀봉되어 있다.
본 개시된 반도체장치의 제조 방법은, 제1 층간절연막으로부터 소정량만큼 돌출한 제1 접속 전극을 갖는 제1 배선층을 포함하는 제1 기판을 준비하는 공정을 갖는다. 또한, 제2 층간절연막으로부터 소정량만큼 돌출한 제2 접속 전극을 갖는 제2 배선층을 포함하는 제2 기판을 준비하는 공정을 갖는다. 다음에, 제1 기판의 제1 접속 전극과, 제2 기판의 제2 접속 전극을, 마주 보게 하여 맞붙이는 공정을 갖는다. 그리고, 제1 기판과 제2 기판과의 맞붙임면에서는, 제1 접속 전극과 제2 접속 전극이 접합하여 있음과 함께, 적층 방향으로 마주 보는 제1 층간절연막과 제2 층간절연막이 적어도 일부에서 접합하도록 제1 기판과 제2 기판을 맞붙인다.
본 개시된 반도체장치의 제조 방법에서는, 맞붙여진 제1 기판 및 제2 기판의 맞붙임면에서, 제1 접속 전극 및 제2 접속 전극은, 서로 접합한 제1 층간절연막과 제2 층간절연막에 의해 밀봉되어 있다.
본 개시된 전자기기는, 고체 촬상 장치와, 신호 처리 회로를 구비한다. 고체 촬상 장치는, 센서 기판과, 회로 기판을 구비한다. 센서 기판은, 광전 변환부가 마련된 화소 영역을 포함하는 센서측 반도체층과, 센서측 배선층을 구비한다. 센서측 배선층은, 센서측 반도체층의 수광면과는 반대측의 표면측에 마련되고, 센서측 층간절연막을 통하여 마련된 배선 및 센서측 층간절연막의 표면부터 소정량만큼 돌출한 센서측 접속 전극을 갖는다. 또한, 회로 기판은, 회로측 반도체층 및 회로측 배선층을 가지며, 센서 기판의 센서측 배선층측에 마련되고, 회로측 층간절연막을 통하여 마련된 배선 및 회로측 층간절연막의 표면부터 소정량만큼 돌출한 회로측 접속 전극을 갖는 회로측 배선층을 구비한다. 그리고, 회로 기판은, 센서 기판상에 맞붙여져서 마련되어 있다. 또한, 센서 기판과 회로 기판과의 맞붙임면에서는, 센서측 접속 전극과 회로측 접속 전극이 접합하여 있음과 함께, 적층 방향으로 마주 보는 센서측 층간절연막과 회로측 층간절연막이 적어도 일부에서 접합하고 있다. 신호 처리 회로는, 고체 촬상 장치로부터 출력되는 출력 신호를 처리한다.
본 개시에 의하면, 내열성 및 내확산성에 우수하고, 신뢰성이 높은 반도체장치 및 전자기기를 얻을 수 있다.
도 1은 본 개시된 제1의 실시 형태에 관한 고체 촬상 장치의 주요부의 단면 구성도.
도 2는 본 개시된 제1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도.
도 3은 센서측 접속 전극과 회로측 접속 전극과의 위치가 평면 방향으로 x만큼 어긋난 경우를 도시하는 모식도.
도 4는 본 개시된 제2의 실시 형태에 관한 반도체장치의 주요부의 단면 구성도.
도 5는 본 개시된 제2의 실시 형태에 관한 반도체장치의 제조 방법을 도시하는 공정도(그 1).
도 6은 본 개시된 제2의 실시 형태에 관한 반도체장치의 제조 방법을 도시하는 공정도(그 2).
도 7은 본 개시된 제2의 실시 형태에 관한 반도체장치의 제조 방법을 도시하는 공정도(그 3).
도 8은 본 개시된 제3의 실시 형태에 관한 전자기기의 개략 구성도.
그런데, 문헌 "Semiconductor Wafer Bonding"(Q.Y.Tong, U.Gosele ; JOHN WILEY& SONS, Inc., 1999)에는, Si 기판 접합에 관한 기술이 개시되어 있다. 본 개시 기술의 제안자들은, 예의 검토한 결과, 기판상 파티클이 맞붙임에 미치는 영향에 관한 연구 결과를, 본 개시된 전극끼리의 맞붙임 기술에 응용하는 것을 찾아내었다.
이하에, 본 개시된 실시 형태에 관한 반도체장치와 그 제조 방법, 및, 전자기기의 한 예를, 도면을 참조하면서 설명한다. 본 개시된 실시 형태는 이하의 순서로 설명한다. 또한, 본 개시된 기술은, 이하의 예로 한정되는 것이 아니다.
1. 제1의 실시 형태 : 2층 구조의 고체 촬상 장치
1-1. 단면 구성
1-2. 제조 방법
2. 제2의 실시 형태 : 3층 구조의 반도체장치
2-1. 단면 구성
2-2. 제조 방법
3. 제3의 실시 형태 : 전자기기
≪1. 제1의 실시 형태 : 2층 구조의 고체 촬상 장치≫
<1-1 단면 구성>
우선, 본 개시된 제1의 실시 형태에 관한 반도체장치로서, 고체 촬상 장치를 예로 설명한다. 도 1은, 본 개시된 제1의 실시 형태에 관한 고체 촬상 장치(1)의 주요부의 단면 구성도이다. 도 1에 도시하는 바와 같이, 본 실시 형태의 고체 촬상 장치(1)는, 3차원 구조를 갖는 이면 조사형의 고체 촬상 장치이다.
도 1에 도시하는 바와 같이, 본 실시 형태의 고체 촬상 장치(1)는, 센서 기판(2)과, 센서 기판(2)의 수광면과는 반대측에 맞붙여진 회로 기판(3)을 구비한다. 또한, 본 실시 형태의 고체 촬상 장치(1)는, 센서 기판(2)의 수광면에 마련된 컬러 필터(10) 및 온 칩 렌즈(11)를 구비한다.
센서 기판(2)은, 센서측 반도체층(12) 및 센서측 배선층(13)을 구비한다.
센서측 반도체층(12)은, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판이다. 이 센서측 반도체층(12)에서의 화소 영역에는, 수광면(본 실시 형태에서는 이면)에 따라 복수의 광전 변환부(17)가 2차원 어레이형상으로 배열 형성되어 있다. 각 광전 변환부(17)는, 예를 들면 n형 확산층과 p형 확산층과의 적층 구조로 구성되어 있다. 또한, 광전 변환부(17)는 화소마다 마련되어 있고, 도 1에서는 3화소분의 단면을 도시하고 있다.
또한, 센서측 반도체층(12)에는, 도시를 생략하지만, 광전 변환부(17)에 축적된 신호 전하를 판독하기 위한 판독부를 구성하는 불순물 영역이나, 소자 분리부를 구성하는 불순물 영역이 형성되어 있다.
센서측 배선층(13)은, 센서측 반도체층(12)의 수광면과는 반대측의 표면상에 마련되어 있고, 센서측 층간절연막(14)을 통하여 적층된 복수(도 1에서는 2층)의 배선(15)을 구비한다. 배선(15)은, 예를 들면 구리(Cu)로 형성되어 있고, 센서측 층간절연막(14)은, 예를 들면 SiO2로 형성되어 있다. 또한, 도시를 생략하지만, 센서측 배선층(13)의 센서측 반도체층(12)측에는, 광전 변환부(17)에서 생성된 신호 전하를 판독하기 위한 판독부를 구성하는 판독 전극이 마련되어 있다. 센서측 배선층(13)에서는, 필요에 응하여, 적층 방향으로 이웃하는 2개의 배선(15) 사이, 및 배선(15)과 판독부와의 사이는, 센서측 층간절연막(14)에 마련되는 비어(18)를 통하여 상호 접속되어 있다. 센서측 배선층(13)에 마련된 복수의 배선(15)나 도시를 생략하는 판독 전극에 의해, 각 화소의 신호 전하를 판독하기 위한 화소 회로가 구성되어 있다.
또한, 센서측 배선층(13)에서는, 최상층의 배선(15)(가장 회로 기판(3)측에 위치하는 배선(15))은, 회로 기판(3)과의 전기적인 접속을 확보하기 위한 센서측 접속 전극(16)이고, 센서측 층간절연막(14)의 표면부터 돌출하여 노출하도록 마련되어 있다. 본 실시 형태에서는, 이 센서측 접속 전극(16)의 표면과, 센서측 층간절연막(14)의 표면이, 센서 기판(2)과 회로 기판(3)과의 맞붙임면이 된다.
회로 기판(3)은, 회로측 반도체층(4) 및 회로측 배선층(5)을 구비한다.
회로측 반도체층(4)은, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판이다. 이 회로측 반도체층(4)의, 센서 기판(2)측을 향하는 표면층에는, 도시를 생략하지만, 화소 회로의 일부를 구성하는 트랜지스터의 소스/드레인 영역이나, 소자 분리부 등의 불순물층이 마련되어 있다.
회로측 배선층(5)은, 회로측 반도체층(4)의 표면측에 마련되어 있고, 회로측 층간절연막(6)을 통하여 적층된 복수층(도 1에서는 3층)의 배선(7)을 구비한다. 또한, 도시를 생략하지만, 회로측 배선층(5)의 회로측 반도체층(4)측에는, 화소 회로의 일부를 구성하는 트랜지스터의 게이트 전극이 마련되어 있다. 배선(7)은, 예를 들면 구리(Cu)로 형성되어 있고, 회로측 층간절연막(6)은, 예를 들면 SiO2로 형성되어 있다. 또한, 필요에 응하여, 적층 방향으로 이웃하는 2개의 배선(7) 사이, 및, 배선(7)과 각 트랜지스터와의 사이는, 회로측 층간절연막(6)에 마련되는 비어(8)를 통하여 상호 접속되어 있다. 회로측 배선층(5)에 마련된 트랜지스터 및 복수의 배선(7)에 의해, 화소 회로의 일부나, 그 화소 회로를 구동하는 구동 회로가 구성되어 있다.
또한, 회로측 배선층(5)에서는, 최상층의 배선(7)(가장 센서 기판(2)측에 위치하는 배선(7))은, 센서 기판(2)과의 전기적인 접속을 확보하기 위한 회로측 접속 전극(9)이고, 회로측 층간절연막(6)의 표면부터 돌출하여 노출하도록 마련되어 있다. 이 회로측 접속 전극(9)의 표면과, 회로측 층간절연막(6)의 표면이, 센서 기판(2)과 회로 기판(3)과의 맞붙임면이 된다.
컬러 필터(10)는, 센서 기판(2)의 수광면상에, 도시를 생략하는 평탄화막을 통하여 마련되어 있고, 각 광전 변환부(17)에 대응하여 마련되어 있다. 컬러 필터(10)에서는, 예를 들면, R(적색), G(녹색), B(청색)의 광을 선택적으로 투과하는 필터층이 화소마다 배치되어 있다. 또한, 이들의 필터층은, 예를 들면 베이어 배열로 화소마다 배치되어 있다.
컬러 필터(10)에서는, 소망하는 파장의 광이 투과되고, 투과한 광이 센서측 반도체층(12) 내의 광전 변환부(17)에 입사한다. 또한, 본 실시 형태에서는, 각 화소가 R, G, B의 어느 하나의 광을 투과하는 구성으로 하였지만, 이것으로 한정되는 것이 아니다. 컬러 필터(10)를 형성하는 재료로서는, 그 밖에, 시안, 황색, 마젠타 등의 광을 투과하는 유기 재료를 사용하여도 좋고, 사양에 따라 여러가지의 선택이 가능하다.
온 칩 렌즈(11)는, 컬러 필터(10) 상부에 형성되어 있고, 화소마다 형성되어 있다. 온 칩 렌즈(11)에서는, 입사한 광이 집광되고, 집광된 광은 컬러 필터(10)를 통하여 대응하는 광전 변환부(17)에 효율 좋게 입사된다. 또한, 본 실시 형태에서는, 온 칩 렌즈(11)는, 광전 변환부(17)의 중심 위치에, 입사한 광을 집광시키는 구성으로 되어 있다.
본 실시 형태에서는, 센서 기판(2)과, 회로 기판(3)이 서로 맞붙여져서 적층되어 있고, 센서측 배선층(13)에 마련된 센서측 접속 전극(16)과 회로측 배선층(5)에 마련된 회로측 접속 전극(9)이 맞붙임면에서 전기적으로 접속되어 있다. 이에 의해, 예를 들면, 화소를 구동하는 구동 회로나, 화소에서 얻어진 신호를 처리하는 신호 처리 회로를 회로 기판(3)에 마련할 수 있기 때문에, 센서 기판(2)에서, 보다 큰 화소 면적을 확보할 수 있다.
또한, 후술하지만, 센서 기판(2)과 회로 기판(3)과의 맞붙임면에서, 센서측 접속 전극(16) 및 회로측 접속 전극(9)이 접속됨과 함께, 센서 기판(2)의 최표면의 센서측 층간절연막(14)과 회로 기판(3)의 최표면의 회로측 층간절연막(6)이 서로 접합하고 있다. 이에 의해, 센서측 접속 전극(16) 및 회로측 접속 전극(9)의 주변은 층간절연막에 의해 밀봉되기 때문에, 센서측 접속 전극(16) 및 회로측 접속 전극(9)은 고체 촬상 장치(1)의 외부의 공간에 폭로되는 일이 없다.
<1-2 제조 방법>
도 2의 A 내지 도 2의 C는, 본 실시 형태의 고체 촬상 장치(1)의 제조 방법을 도시하는 공정도이다. 도 2의 A 내지 도 2의 C를 이용하여, 본 실시 형태의 고체 촬상 장치(1)의 제조 방법에 관해 설명한다.
우선, 도 2의 A에 도시하는 바와 같이, 센서측 반도체층(12)의 화소 영역에 복수의 광전 변환부(17)를 형성함과 함께, 도시하지 않은 소망하는 불순물 영역을 형성한 후, 센서측 반도체층(12)의 표면에 센서측 배선층(13)을 형성함에 의해, 센서 기판(2)을 제작한다. 광전 변환부(17)나, 도시를 생략하는 소망하는 불순물 영역은, 센서측 반도체층(12)의 표면에, 소망하는 불순물을 이온 주입함으로써 형성할 수 있다.
또한, 센서측 배선층(13)은, 센서측 층간절연막(14)의 형성과 배선의 형성을 교대로 반복함으로써 형성한다. 이 때, 필요에 응하여 센서측 층간절연막(14)에 세로구멍(縱孔)을 형성하고, 그 세로구멍에 도전성 재료를 매입함에 의해 배선(15)과 판독부를 접속하는 비어나, 적층하는 방향으로 이웃하는 2개의 배선(15)을 접속하는 비어(18)를 형성한다. 또한, 센서측 층간절연막(14)에 배선 홈을 형성한 후, 도전 재료를 배선 홈 및 센서측 층간절연막(14)을 피복하도록 매입하고, CMP법을 이용하여 센서측 층간절연막(14)이 노출할 때까지 도전 재료층을 연마하는, 이른바 다마신법을 이용하여 배선(15)을 형성하였다.
이 때, 본 실시 형태에서는, 도 2의 A에 도시하는 바와 같이 센서측 접속 전극(16)이 되는 최상층의 배선(15)(센서측 반도체층(12)부터 가장 먼 측의 배선(15))이, 센서측 층간절연막(14)의 표면부터 소정의 돌출량(h1)만큼 돌출하도록 센서측 배선층(13)을 형성하였다. 이 센서측 접속 전극(16)의 돌출량(h1)은, CMP법을 이용하여 센서측 접속 전극(16)이 되는 도전 재료층을 연마할 때에, 슬러리를 조정함으로써 제어할 수 있다. 이 돌출량(h1)에 관해서는 후술한다. 또한, 이웃하는 센서측 접속 전극(16) 사이의 거리를 R1로 하였다.
다음에, 도 2의 B에 도시하는 바와 같이, 회로측 반도체층(4)에, 도시를 생략하는 불순물 영역을 형성한 후, 회로측 반도체층(4)의 표면에 회로측 배선층(5)을 형성함에 의해, 회로 기판(3)을 제작한다. 도시를 생략하는 불순물 영역은, 회로측 반도체층(4)의 표면에, 소망하는 불순물을 이온 주입함으로써 형성할 수 있다. 또한, 회로측 배선층(5)은, 회로측 층간절연막(6)의 형성과 배선(7)의 형성을 교대로 반복함으로써 형성된다. 이 때, 필요에 응하여, 회로측 층간절연막(6)에 세로구멍을 형성하고, 그 세로구멍에 도전성 재료를 매입함에 의해 배선(7)과 트랜지스터를 접속하는 비어나, 적층하는 방향으로 이웃하는 2개의 배선(7)을 접속하는 비어(8)를 형성한다. 또한, 회로 기판(3)에서도, 배선(7)을 다마신법을 이용하여 형성하고, 회로측 접속 전극(9)이 되는 최상층의 배선(7)(회로측 반도체층(4)부터 가장 먼 측의 배선(7))이, 회로측 층간절연막(6)의 표면부터 소정의 돌출량(h2)만큼 돌출하도록 회로측 배선층(5)을 형성하였다. 또한, 이웃하는 회로측 접속 전극(9) 사이의 거리를 R2(=R1)로 하였다.
센서측 접속 전극(16)의 돌출량(h1) 및 회로측 접속 전극(9)의 돌출량(h2)은, 각각, 하기한 식(1), 식(2)으로 표시되는 조건을 충족시키도록 제어되어 있다.
[수식 1]
Figure pct00001
여기서, E1'는, E1/(1-ν12)(E1 : 센서측 반도체층(12)의 영률, ν1 : 센서측 반도체층(12)의 푸아송비)이고, E2'는, E2/(1-ν22)(E2 : 회로측 반도체층(4)의 영률, ν2 : 회로측 반도체층(4)의 푸아송비)이다. 또한, γ는 센서측 층간절연막(14)과 회로측 층간절연막(6)과의 접합 강도(표면 에너지)이다. 또한, R1은 이웃하는 센서측 접속 전극(16) 사이의 거리이고, R2는 이웃하는 회로측 접속 전극(9) 사이의 거리이다. 또한, tw1는 센서측 반도체층(12)의 두께이고, tw2는, 회로측 반도체층(4)의 두께이다.
또한, 식(1)의 조건은, R1>2tw1 또한 tw1>>h1인 경우에 적용되는 조건이고, 마찬가지로 식(2)의 조건은, R2>2tw2 또한 tw2>>h2인 경우에 적용되는 조건이다. 또한, 식(1) 및 (2)가, 각각 2tw1=R1, 2tw2=R2를 충족시키는 경우, 또는, 2tw1>R1, 2tw2>R2를 충족시키는 경우는, 하기에 표시되는 식(3), (4)에 근사(近似)할 수 있다.
[수식 2]
Figure pct00002
또한, 후의 공정에서 나타내는 센서 기판(2)과 회로 기판(3)과의 접합시에 있어서, 외부로부터 힘을 받아 접합되는 경우는, 하기에 표시되는 식(5), (6)을 충족시키도록, 돌출량(h1 및 h2)이 각각 설정된다.
[수식 3]
Figure pct00003
본 실시 형태에서는, 상기한 조건을 충족시키는 값으로서, 돌출량(h1 및 h2)을 각각 10㎚로 하고, R1 및 R2를 각각 50㎛로 하였다. 이 경우, 수식 2의 조건을 충족시키도록 h1 및 h2가 설정되어 있다.
다음에, 도 2의 C에 도시하는 바와 같이, 센서 기판(2)의 센서측 접속 전극(16)측의 면과, 회로 기판(3)의 회로측 접속 전극(9)측의 면을, 서로의 접속 전극이 마주 보도록 위치맞춤하여 마주 보게 한 후, 센서 기판(2)과 회로 기판(3)을 접촉시켜, 맞붙임을 행한다. 이 맞붙임 공정에서는, 전단의 CMP법에 의한 연마 처리의 직후에, 웨이퍼(예를 들면 센서 기판(2))의 중심(中心) 위치를 핀으로 압하(押下)함에 의해 실시하였다. 본 실시 형태에서는, 압하하는 하중은 12N으로 하고, 선단이 구형상(球狀)의 핀을 이용하여 압하하였다.
본 실시 형태에서는, 센서 기판(2) 및 회로 기판(3)의 각각에서, 센서측 접속 전극(16) 및 회로측 접속 전극(9)의 각각의 돌출량(h1 및 h2)이, 상기한 식(3) 및 (4)에 표시되는 조건을 충족시키도록 설정되어 있다. 이 때문에, 접합 강도에 의존하여, 양자의 절연막끼리가 맞당기기 때문에, 기판 자체가 변형한다(휜다). 이에 의해, 센서 기판(2)과 회로 기판(3)과의 맞붙임면에서는, 마주 보는 센서측 접속 전극(16) 및 회로측 접속 전극(9)이 접합함과 함께, 마주 보는 센서측 층간절연막(14) 및 회로측 층간절연막(6)이 접합한다.
다음에, 도시를 생략하지만, 센서 기판(2)의 센서측 반도체층(12)을 이면측부터 연마하여, 센서측 반도체층(12)을 박막화하였다. 그 후, 통상의 고체 촬상 장치의 제조 방법과 마찬가지로 하여, 도시를 생략하는 평탄화막의 형성, 컬러 필터(10)의 형성, 및 온 칩 렌즈(11)의 형성을 행함에 의해, 도 1에 도시하는 고체 촬상 장치(1)가 완성되었다.
본 실시 형태에서는, 센서 기판(2)과 회로 기판(3)과의 맞붙임면에서, 마주 보는 센서측 층간절연막(14)과 회로측 층간절연막(6)이 접합한다. 이 때문에, 센서측 접속 전극(16) 및 회로측 접속 전극(9)의 주변은, 센서측 층간절연막(14) 및 회로측 층간절연막(6)에 밀봉된다. 이에 의해, 맞붙임면에서, 센서측 접속 전극(16) 및 회로측 접속 전극(9)이, 고체 촬상 장치(1)의 외측의 환경에 노출되는 일이 없다. 그 때문에, 맞붙인 후에 행하는 약액 처리시에, 센서측 접속 전극(16)이나 회로측 접속 전극(9)이 약액에 폭로되는 일도 없다. 또한, 맞붙임면에 수지와 같은 내열성 및 내확산성이 낮은 재질을 이용하는 일 없이, 2개의 기판을 맞붙인 수 있기 때문에, 맞붙인 후에 내열 온도를 걱정하지 않고 고온 처리를 시행할 수 있고, 신뢰성의 향상을 도모할 수 있다.
또한, 본 실시 형태에서는, 맞붙임 전에 있어서, 센서측 접속 전극(16) 및 회로측 접속 전극(9)은, 각각, 센서측 층간절연막(14) 및 회로측 층간절연막(6)의 표면부터 소정의 돌출량만큼 돌출한 상태로 한다. 이 때문에, 본 실시 형태에서는, 층간절연막 표면 및 접속 전극의 표면을 동일 평면으로 평탄화하는 종래의 맞붙임 기술에 비교하여, 평탄화 처리시에 발생하는 편차의 허용 범위가 커지기 때문에, 양산성의 향상을 도모할 수 있다.
그런데, 센서 기판(2)과 회로 기판(3)과의 맞붙임 공정에서는, 센서측 접속 전극(16)과 회로측 접속 전극(9)과의 위치가 어긋나는 경우가 있다. 도 3은, 센서측 접속 전극(16)과 회로측 접속 전극(9)과의 위치가 맞붙임면에 따라 x만큼 어긋난 경우를 도시하는 모식도이다. 도 3에 도시하는 바와 같이, 맞붙임 위치가 센서 기판(2) 및 회로 기판(3)의 맞붙임면에 따라 x만큼 어긋난 경우에도, 수식 1에 표시하는 조건에서, R1을 R1-x로 치환하여 돌출량(h1 및 h2)을 설정함으로써 센서측 층간절연막(14)과 회로측 층간절연막(6)을 접합시킬 있다.
이상과 같이, 센서 기판(2)과 회로 기판(3)과의 맞붙임시에 있어서, 맞춤 어긋남(x)을 고려하는 경우에는, 수식 1에 표시하는 조건에서, R1을 R1-x로 치환한 식을 충족시키는 돌출량(h1 및 h2)을 설정한다. 이에 의해, 마진을 갖고서 CMP 처리를 행할 수가 있어서, 양산성을 향상시킬 있다.
≪2. 제2의 실시 형태 : 3층 구조의 반도체장치≫
<2-1 단면 구성>
다음에, 본 개시된 제2의 실시 형태에 관한 반도체장치에 관해 설명한다. 도 4는, 본 실시 형태의 반도체장치(20)의 단면 구성도이다. 본 실시 형태의 반도체장치(20)의 구조는, 3층의 반도체 기판이 적층된 3층 구조이다.
도 4에 도시하는 바와 같이, 본 실시 형태의 반도체장치(20)는, 제1 기판(21)과, 제2 기판(22)과, 제3 기판(23)을 구비하고, 이들의 제1 기판(21), 제2 기판(22) 및 제3 기판(23)을 이 순서로 적층한 적층 구조를 갖는다.
제1 기판(21)은, 제1 반도체층(24)과, 제1 배선층(25)을 구비한다. 제1 반도체층(24)은, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판이다. 이 제1 반도체층(24)의, 제2 기판(22)측의 표면층에는, 도시를 생략하지만, 소정의 회로를 구성하는 트랜지스터의 소스/드레인 영역이나, 소자 분리부 등의 불순물층이 필요에 응하여 마련되어 있다.
제1 배선층(25)은, 제1 반도체층(24)의 표면에 마련되어 있고, 제1 층간절연막(27)을 통하여 적층된 복수(도 4에서는 3층)의 배선(26)을 구비한다. 또한, 도시를 생략하지만, 제1 배선층(25)의 제1 반도체층(24)측에는, 필요에 응하여, 소정의 회로를 구성하는 트랜지스터의 게이트 전극이 마련되어 있다. 배선(26)은, 예를 들면 구리(Cu)로 형성되어 있고, 제1 층간절연막(27)은, 예를 들면 SiO2로 형성되어 있다. 또한 필요에 응하여, 적층 방향으로 이웃하는 2개의 배선(26) 사이, 및 배선(26)과 각 트랜지스터와의 사이는, 제1 층간절연막(27)에 마련되는 비어(29)를 통하여 상호 접속되어 있다. 제1 배선층(25)에 마련된 트랜지스터 및 복수의 배선(26)에 의해, 제1 회로가 구성되어 있다.
또한, 제1 배선층(25)에서는, 최상층의 배선(26)(가장 제2 기판(22)측에 위치하는 배선(26))은, 제2 기판(22)과의 전기적인 접속을 확보하기 위한 제1 접속 전극(28)이고, 제1 층간절연막(27)의 표면부터 돌출하도록 마련되어 있다. 본 실시 형태에서는, 이 제1 접속 전극(28)의 표면과, 제1 층간절연막(27)의 표면이, 제1 기판(21)과 제2 기판(22)과의 맞붙임면이 된다.
제2 기판(22)은, 제2 배선층(33)을 갖는다. 제2 배선층(33)은, 제2 층간절연막(31)을 통하여 적층된 복수(도 4에서는 3층)의 배선(32)을 구비한다. 배선(32)은, 예를 들면 구리(Cu)로 형성되어 있고, 제2 층간절연막(31)은, SiO2로 형성되어 있다. 또한 필요에 응하여, 적층 방향으로 이웃하는 2개의 배선(32) 사이는, 제2 층간절연막(31)에 마련되는 비어(34)를 통하여 상호 접속되어 있다. 제2 배선층(33)에 마련된 배선(32)에 의해, 제2 회로가 구성되어 있다.
또한, 제2 배선층(33)에서는, 최하층의 배선(32)(가장 제1 기판(21)측에 위치하는 배선(32))은, 제1 기판(21)과의 전기적인 접속을 확보하기 위한 하측 접속 전극(35)이고, 제2 층간절연막(31)의 하면부터 돌출하도록 마련되어 있다. 또한, 제2 배선층(33)에서는, 최상층의 배선(32)(가장 제3 기판(23)측에 위치하는 배선(32))은, 제3 기판(23)과의 전기적인 접속을 확보하기 위한 상측 접속 전극(36)이고, 제2 층간절연막(31)의 윗면부터 돌출하도록 마련되어 있다. 본 실시 형태에서는, 하측 접속 전극(35)의 표면과, 제2 층간절연막(31)의 하면이, 제1 기판(21)과 제2 기판(22)과의 맞붙임면이 되고, 상측 접속 전극(36)의 표면과, 제2 층간절연막(31)의 윗면이, 제2 기판(22)과 제3 기판(23)과의 맞붙임면이 된다.
제3 기판(23)은, 제3 반도체층(37)과, 제3 배선층(38)을 구비한다. 제3 반도체층(37)은, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판이다. 이 제3 반도체층(37)의, 제2 기판(22)측의 표면층에는, 도시를 생략하지만, 소정의 회로를 구성하는 트랜지스터의 소스/드레인 영역이나, 소자 분리부 등의 불순물층이 필요에 응하여 마련되어 있다.
제3 배선층(38)은, 제3 반도체층(37)의 표면에 마련되어 있고, 제3 층간절연막(40)을 통하여 적층된 복수층(도 4에서는 3층)의 배선(39)을 구비한다. 또한, 도시를 생략하지만, 제3 배선층(38)의 제3 반도체층(37)측의 표면에는, 필요에 응하여, 소정의 회로를 구성하는 트랜지스터의 게이트 전극이 마련되어 있다. 배선(39)은, 예를 들면 구리(Cu)로 형성되어 있고, 제3 층간절연막은, 예를 들면 SiO2로 형성되어 있다. 또한 필요에 응하여, 적층하는 방향으로 이웃하는 2개의 배선(39) 사이, 및 배선(39)과 각 트랜지스터와의 사이는, 제3 층간절연막(40)에 마련되는 비어(41)를 통하여 상호 접속되어 있다. 제3 배선층(38)에 마련된 트랜지스터 및 복수의 배선(39)에 의해, 제3 회로가 구성되어 있다.
또한, 제3 배선층(38)에서는, 최상층의 배선(39)(가장 제2 기판(22)측에 위치하는 배선(39))은, 제2 기판(22)과의 전기적인 접속을 확보하기 위한 제3 접속 전극(42)이고, 제3 층간절연막(40)의 표면부터 돌출하도록 마련되어 있다. 본 실시 형태에서는, 이 제3 접속 전극(42)의 표면과, 제3 층간절연막(40)의 표면이, 제3 기판(23)과 제2 기판(22)과의 맞붙임면이 된다.
<2-2 제조 방법>
도 5 내지 도 7은, 본 실시 형태의 반도체장치(20)의 제조 방법을 도시하는 공정도이다. 도 5의 A 내지 도 7의 G를 이용하여, 본 실시 형태의 반도체장치(20)의 제조 방법에 관해 설명한다.
우선, 도 5의 A에 도시하는 바와 같이, 제1 반도체층(24)에, 도시를 생략하는 불순물 영역을 형성한 후, 제1 반도체층(24)의 표면에 제1 배선층(25)을 형성함에 의해, 제1 기판(21)을 제작한다. 도시를 생략하는 소망하는 불순물 영역은, 제1 반도체층(24)의 표면에, 소망하는 불순물을 이온 주입함으로써 형성할 수 있다. 또한, 제1 배선층(25)은, 제1 층간절연막(27)의 형성과 배선(26)의 형성을 교대로 반복함으로써 형성된다. 이 때, 필요에 응하여, 제1 층간절연막(27)에 세로구멍을 형성하고, 그 세로구멍에 도전성 재료를 매입함에 의해 배선(26)과 트랜지스터를 접속하는 비어나, 적층하는 방향으로 이웃하는 2개의 배선(26)을 접속하는 비어(29)를 형성한다. 또한, 제1 기판(21)에서도, 제1의 실시 형태와 마찬가지로 배선(26)은 다마신법을 이용하여 형성한다. 그리고, 제1 접속 전극(28)이 되는 최상층의 배선(26)(제1 반도체층(24)부터 가장 먼 측의 배선(26))이, 제1 층간절연막(27)의 표면부터 소정의 돌출량(h)만큼 돌출하도록 제1 배선층(25)을 형성하였다. 또한, 이웃하는 제1 접속 전극(28) 사이의 거리를 R로 하였다.
다음에, 도 5의 B에 도시하는 바와 같이, 제2 반도체층(30)을 준비하고, 제2 반도체층(30)의 표면에 제2 배선층(33)을 형성함에 의해, 제2 기판(22)을 제작한다. 또한, 여기서는, 제2 배선층(33)에서의 상측 접속 전극(36)은 아직 형성되지 안는다. 제2 배선층(33)은, 제2 층간절연막(31)의 형성과 배선(32)의 형성을 교대로 반복함으로써 형성한다. 이 때, 필요에 응하여, 제2 층간절연막(31)에 세로구멍을 형성하고, 그 세로구멍을 도전성 재료로 매입함에 의해, 적층하는 방향으로 이웃하는 2개의 배선(32)을 접속하는 비어(34)를 형성한다. 또한, 제2 기판(22)에서도, 배선(32)은 다마신법을 이용하여 형성하고, 하측 접속 전극(35)이 되는 최하층의 배선(32)(제2 반도체층(30)부터 가장 먼 측의 배선(32))이, 제2 층간절연막(31)의 표면부터 소정의 돌출량(h)만큼 돌출하도록 제2 배선층(33)을 형성하였다. 또한, 이웃하는 하측 접속 전극(35) 사이의 거리를 R로 하였다. 또한, 제2 반도체층(30)은, 후의 공정에서 제거되는 층이다.
다음에, 도 5의 C에 도시하는 바와 같이, 제3 반도체층(37)에, 도시를 생략하는 불순물 영역을 형성한 후, 제3 반도체층(37)의 표면에 제3 배선층(38)을 형성함에 의해, 제3 기판(23)을 제작한다. 도시를 생략하는 불순물 영역은, 제3 반도체층(37)의 표면에, 소망하는 불순물을 이온 주입함으로써 형성할 수 있다. 또한, 제3 배선층(38)은, 제3 층간절연막(40)의 형성과 배선(39)의 형성을 교대로 반복함으로써 형성한다. 이 때, 필요에 응하여, 제3 층간절연막(40)에 세로구멍을 형성하고, 그 세로구멍에 도전성 재료를 매입함에 의해 배선(39)과 트랜지스터를 접속하는 비어나, 적층하는 방향으로 이웃하는 2개의 배선(39)을 접속하는 비어(41)를 형성한다. 또한, 제3 기판(23)에서도, 배선은 다마신법을 이용하여 형성하고, 제3 접속 전극(42)이 되는 최상층의 배선(39)(제3 반도체층(37)부터 가장 먼 측의 배선(39))이, 제3 층간절연막(40)의 표면부터 소정의 돌출량(h)만큼 돌출하도록 제3 배선층(38)을 형성하였다. 또한, 도시를 생략하지만, 이웃하는 제3 접속 전극(42) 사이의 거리를 R로 하였다.
본 실시 형태에서도, 제1 기판(21), 제2 기판(22) 및 제3 기판(23)의 각각의 제1 접속 전극(28), 하측 접속 전극(35) 및 제3 접속 전극(42)의 돌출량(h)은, 식(1), (3), (5)의 돌출량(h1)을 돌출량(h)으로 치환한 조건식을 이용하여 설정할 수 있다. 제1 접속 전극(28)의 돌출량(h)을 구할 때는, E1를 제1 반도체층(24)의 영률, ν1를 제1 반도체층(24)의 푸아송비, γ를 제1 층간절연막(27)과 제2 층간절연막(31)과의 접합 강도(표면 에너지)로 한다. 또한, R1을 이웃하는 제1 접속 전극(28) 사이의 거리(R), tw1를 제1 반도체층(24)의 두께로 한다.
또한, 하측 접속 전극(35)의 돌출량(h)을 구할 때는, E1를 제2 반도체층(30)의 영률, ν1를 제2 반도체층(30)의 푸아송비, γ를 제2 층간절연막(31)과 제1 층간절연막(27)과의 접합 강도(표면 에너지)로 한다. 또한, R1을 이웃하는 하측 접속 전극(35) 사이의 거리(R), tw1를 제2 반도체층(30)의 두께로 한다.
또한, 제3 접속 전극(42)의 돌출량(h)을 구할 때는, E1를 제3 반도체층(37)의 영률, ν1를 제3 반도체층(37)의 푸아송비, γ를 제3 층간절연막(40)과 제2 층간절연막(31)과의 접합 강도(표면 에너지)로 한다. 또한, R1을 이웃하는 제3 접속 전극(42) 사이의 거리(R), tw1를 제3 반도체층(37)의 두께로 한다.
본 실시 형태에서는, 상기한 조건식을 충족시키는 값으로서, 제1 접속 전극(28), 하측 접속 전극(35) 및 제3 접속 전극(42)의 돌출량(h)을 각각 10㎚로 하고, 각각의 접속 전극 사이의 거리(R)를 50㎚로 하였다.
다음에, 도 6의 D에 도시하는 바와 같이, 제1 기판(21)의 제1 접속 전극(28)측의 면과, 제2 기판(22)의 하측 접속 전극(35)측의 면을, 서로의 접속 전극이 마주 보도록 위치맞춤하여 마주 보게 한 후, 제1 기판(21)과 제2 기판(22)을 접촉시켜, 맞붙임을 행한다. 이 맞붙임 공정에서는, 전단의 CMP법에 의한 연마 처리의 직후에, 웨이퍼(예를 들면 제2 기판(22))의 중심 위치를 핀으로 압하함에 의해 실시하였다. 본 실시 형태에서는, 압하하는 하중은 12N으로 하고, 선단이 구형상의 핀을 이용하여 압하하였다.
본 실시 형태에서는, 제1 기판(21) 및 제2 기판(22)의 각각에서, 제1 접속 전극(28) 및 하측 접속 전극(35)의 각각의 돌출량(h)이, 상술한 조건식을 충족시키도록 설정되어 있다. 이 때문에, 제1 기판(21)과 제2 기판(22)과의 맞붙임면에서는, 마주 보는 제1 접속 전극(28) 및 하측 접속 전극(35)이 접합함과 함께, 마주 보는 제1 층간절연막(27) 및 제2 층간절연막(31)이 접합한다.
다음에, 도 6의 E에 도시하는 바와 같이, 제2 기판(22)의 제2 반도체층(30)을 이면측부터 연마하고, 제2 반도체층(30)의 막두께가 100㎛가 될 때까지, 제2 반도체층(30)을 박막화한 후, 약액에 의해 나머지 제2 반도체층(30)을 제2 배선층(33)으로부터 박리하였다. 본 실시 형태에서는, 제1 기판(21)과 제2 기판(22)과의 맞붙임면에서는, 마주 보는 제1 층간절연막(27)과 제2 층간절연막(31)이 대부분의 영역에서 서로 접합하고 있다. 이 때문에, 제2 반도체층(30)의 박리 공정에서, 약액이 맞붙임면에 침입하는 일이 없고, 또한, 제1 접속 전극(28) 및 하측 접속 전극(35)이 약액에 폭로되는 일이 없다. 이에 의해, 제1 기판(21)과 제2 기판(22)과의 맞붙임면에 데미지를 주는 일 없이, 제2 반도체층(30)을 제거할 수 있다.
다음에, 도 7의 F에 도시하는 바와 같이, 제2 반도체층(30)의 제거에 의해 노출한 제2 배선층(33) 상부에, 또한, 제2 층간절연막(31)의 형성, 배선(32)의 형성, 및, 비어(34)의 형성을 행함에 의해, 제2 회로를 완성시킨다. 그리고, 이 완성된 제2 배선층(33)에서는, 최상층의 배선(32)(하측 접속 전극(35)과는 반대측의 면에 마련된 배선(32))은, 제3 기판(23)과의 전기적인 접속을 확보하기 위한 상측 접속 전극(36)이고, 제2 층간절연막(31)의 윗면부터 돌출하도록 형성된다. 이 경우도, 다마신법에 의해 배선(32)을 형성하고, CMP법을 이용하여 연마량을 조정함에 의해, 상측 접속 전극(36)의 제2 층간절연막(31) 윗면부터의 돌출량(h)을 조정한다. 그리고, 본 실시 형태에서는, 이 상측 접속 전극(36)의 돌출량(h)은, 하측 접속 전극(35)의 돌출량(h)과 같은 값으로 설정한다.
다음에, 도 7의 G에 도시하는 바와 같이, 제2 기판(22)의 상측 접속 전극(36)측의 면과, 제3 기판(23)의 제3 접속 전극(42)측의 면을, 서로의 접속 전극이 마주 보도록 위치맞춤하여 마주 보게 한 후, 제2 기판(22)과 제3 기판(23)을 접촉시켜, 맞붙임을 행한다. 이 맞붙임 공정에서는, 상측 접속 전극(36)의 형성시에 있어서의 CMP법에 의한 연마 처리의 직후에, 웨이퍼(예를 들면 제3 기판(23))의 중심 위치를 핀으로 압하함에 의해 실시하였다. 본 실시 형태에서는, 압하하는 하중은 12N으로 하고, 선단이 구형상의 핀을 이용하여 압하하였다.
본 실시 형태에서는, 제2 기판(22) 및 제3 기판(23)의 각각에서, 상측 접속 전극(36) 및 제3 접속 전극(42)의 각각의 돌출량(h)이, 상술한 조건식을 충족시키도록 설정되어 있다. 이 때문에, 제2 기판(22)과 제3 기판(23)과의 맞붙임면에서는, 마주 보는 상측 접속 전극(36) 및 제3 접속 전극(42)이 접합함과 함께, 마주 보는 제2 층간절연막(31) 및 제3 층간절연막(40)이 접합한다. 그 후, 필요에 응하여 제3 반도체층(37)을 소정의 막두께까지 연마하여, 도 4에 도시하는 본 실시 형태의 반도체장치(20)가 완성되었다.
본 실시 형태의 반도체장치(20)에서는, 제2 기판(22)과 제3 기판(23)과의 맞붙임면에서는, 제2 층간절연막(31)과 제3 층간절연막(40)이 서로 접합하고 있다. 이 때문에, 도 7의 G에 도시하는 맞붙임 공정의 후에 제3 반도체층(37)을 연마하는 경우에서도, 제2 기판(22)과 제3 기판(23)과의 맞붙임면에 데미지를 주는 일 없이, 제3 반도체층(37)을 연마할 수 있다.
본 실시 형태에서는, 제1의 실시 형태와 같은 효과를 얻을 수 있다. 또한, 이와 같은 반도체장치(20)의 구성은, 고체 촬상 장치외, 예를 들면 반도체 메모리나, 반도체 레이저에 적용 가능하다.
또한, 본 실시 형태에서는, 제1 회로, 제2 회로 및 제3 회로를 맞붙임면에서 각각 전기적으로 접속한 예로 하였지만, 이것으로 한정되는 것이 아니라, 제1 회로, 제2 회로 및 제3 회로는 각각 독립이라도 좋다. 이 경우에는, 맞붙임면에서 각각의 접속 전극은, 기판 사이의 접속을 위해서만 사용된다.
≪3. 제3의 실시 형태 : 전자기기≫
다음에, 본 개시된 제3의 실시 형태에 관한 전자기기에 관해 설명한다. 도 8은, 본 개시된 제3의 실시 형태에 관한 전자기기(200)의 개략 구성도이다.
본 실시 형태에 관한 전자기기(200)는, 고체 촬상 장치(1)와, 광학렌즈(210)와, 셔터 장치(211)와, 구동 회로(212)와, 신호 처리 회로(213)를 갖는다. 본 실시 형태에서는, 고체 촬상 장치(1)로서 상술한 본 개시된 제1의 실시 형태에서의 고체 촬상 장치(1)를 전자기기(디지털 스틸 카메라)에 이용한 경우의 실시 형태를 나타낸다.
광학렌즈(210)는, 피사체로부터의 상광(입사광)을 고체 촬상 장치(1)의 촬상면상에 결상시킨다. 이에 의해 고체 촬상 장치(1) 내에 일정기간 신호 전하가 축적된다. 셔터 장치(211)는, 고체 촬상 장치(1)에 대한 광조사 기간 및 차광 기간을 제어한다. 구동 회로(212)는, 고체 촬상 장치(1)의 신호 전송 동작 및 셔터 장치(211)의 셔터 동작을 제어하는 구동 신호를 공급한다. 구동 회로(212)로부터 공급되는 구동 신호(타이밍 신호)에 의해, 고체 촬상 장치(1)는 신호 전송을 행한다. 신호 처리 회로(213)는, 고체 촬상 장치(1)로부터 출력된 신호에 대하고 각종의 신호 처리를 행한다. 신호 처리가 행하여진 영상 신호는, 메모리 등의 기억 매체에 기억되고, 또는 모니터에 출력된다.
본 실시 형태 예의 전자기기(200)에서는, 적층 구조를 갖는 고체 촬상 장치(1)가, 양산성이 높고, 또한, 신뢰성이 높은 제조 방법으로 제작되어 있기 때문에, 비용의 저감을 도모할 수 있다.
또한, 본 개시는, 이하와 같은 구성을 취할 수도 있다.
(1) 제1 층간절연막 및 상기 제1 층간절연막으로부터 소정량만큼 돌출한 제1 접속 전극을 갖는 제1 배선층을 포함하는 제1 기판과,
제2 층간절연막 및 제2 층간절연막으로부터 소정량만큼 돌출한 제2 접속 전극을 갖는 제2 배선층을 포함하고, 상기 제2 접속 전극이 상기 제1 접속 전극에 접합하도록, 상기 제1 기판상에 맞붙여지고, 당해 맞붙임면에서는, 상기 제2 접속 전극이 상기 제1 접속 전극ㅘ 접합하여 있음과 함께, 상기 제2 층간절연막이, 상기 제1 층간절연막과 적어도 일부에서 접합하고 있는 제2 기판을 구비하는 반도체장치.
(2) 상기 제1 기판은 제1 반도체층을 가지며, 상기 제1 배선층은 상기 제1 반도체층의 상부에 마련되고, 상기 제2 기판은 제2 반도체층을 가지며, 상기 제2 배선층은 상기 제2 반도체층의 상부에 마련되고,
E1를 상기 제1 반도체층의 영률, ν1를 상기 제1 반도체층의 푸아송비로 하였을 때의 E1/(1-ν12)를 E1'로 하고, E2를 상기 제2 반도체층의 영률, ν2를 상기 제2 반도체층의 푸아송비로 하였을 때의 E2/(1-ν22)를 E2'로 하고, 상기 제1 층간절연막과 상기 제2 층간절연막과의 접합 강도를 γ로 하고, 이웃하는 상기 제1 접속 전극 사이의 거리를 R1로 하고, 상기 제1 반도체층의 두께를 tw1로 하고, 이웃하는 상기 제2 접속 전극 사이의 거리를 R2로 하고, 상기 제2 반도체층의 두께를 tw2로 하였을 때, 상기 제1 접속 전극의 상기 제1 층간절연막으로부터의 돌출량(h1) 및 상기 제2 접속 전극의 상기 제2 층간절연막으로부터의 돌출량(h2)은 하기한 식(1) 및 (2)의 조건을 충족시키고 있는 (1)에 기재된 반도체장치.
[수식 2]
Figure pct00004
(3) 상기 제1 기판은 제1 반도체층을 가지며, 상기 제1 배선층은 상기 제1 반도체층의 상부에 마련되고, 상기 제2 기판은 제2 반도체층을 가지며, 상기 제2 배선층은 상기 제2 반도체층의 상부에 마련되고,
E1를 상기 제1 반도체층의 영률, ν1를 상기 제1 반도체층의 푸아송비로 하였을 때의 E1/(1-ν12)를 E1'로 하고, E2를 상기 제2 반도체층의 영률, ν2를 상기 제2 반도체층의 푸아송비로 하였을 때의 E2/(1-ν22)를 E2'로 하고, 상기 제1 층간절연막과 상기 제2 층간절연막과의 접합 강도를 γ로 하고, 상기 제1 반도체층의 두께를 tw1로 하고, 상기 제2 반도체층의 두께를 tw2로 하였을 때, 상기 제1 접속 전극의 상기 제1 층간절연막으로부터의 돌출량(h1) 및 상기 제2 접속 전극의 상기 제2 층간절연막으로부터의 돌출량(h2)은 하기한 식(3) 및 (4)의 조건을 충족시키고 있는 (1)에 기재된 반도체장치.
[수식 2]
Figure pct00005
(4) 상기 제1 기판은 제1 반도체층을 가지며, 상기 제1 배선층은 상기 제1 반도체층의 상부에 마련되고, 상기 제2 기판은 제2 반도체층을 가지며, 상기 제2 배선층은 상기 제2 반도체층의 상부에 마련되고,
E1를 상기 제1 반도체층의 영률, ν1를 상기 제1 반도체층의 푸아송비로 하였을 때의 E1/(1-ν12)를 E1'로 하고, E2를 상기 제2 반도체층의 영률, ν2를 상기 제2 반도체층의 푸아송비로 하였을 때의 E2/(1-ν22)를 E2'로 하고, 상기 제1 층간절연막과 상기 제2 층간절연막과의 접합 강도를 γ로 하고, 이웃하는 상기 제1 접속 전극 사이의 거리를 R1로 하고, 이웃하는 상기 제2 접속 전극 사이의 거리를 R2로 하였을 때, 상기 제1 접속 전극의 상기 제1 층간절연막으로부터의 돌출량(h1) 및 상기 제2 접속 전극의 상기 제2 층간절연막으로부터의 돌출량(h2)은 하기한 식(5) 및 (6)의 조건을 충족시키고 있는 (1)에 기재된 반도체장치.
[수식 3]
Figure pct00006
(5) 제1 층간절연막으로부터 소정량만큼 돌출한 제1 접속 전극을 갖는 제1 배선층을 포함하는 제1 기판을 준비하는 공정과,
제2 층간절연막으로부터 소정량만큼 돌출한 제2 접속 전극을 갖는 제2 배선층을 포함하는 제2 기판을 준비하는 공정과,
상기 제1 기판의 상기 제1 접속 전극과, 상기 제2 기판의 제2 접속 전극을, 마주 보게 하여 맞붙이고, 당해 맞붙임면에서, 상기 제1 접속 전극과 상기 제2 접속 전극이 접합함과 함께, 적층 방향으로 마주 보는 제1 층간절연막과 제2 층간절연막이 적어도 일부에서 접합하도록 상기 제1 기판과 상기 제2 기판을 맞붙이는 공정을 포함하는 반도체장치의 제조 방법.
(6) 상기 제1 기판은 제1 반도체층을 가지며, 상기 제1 배선층은 상기 제1 반도체층의 상부에 마련되고, 상기 제2 기판은 제2 반도체층을 가지며, 상기 제2 배선층은 상기 제2 반도체층의 상부에 마련되고,
E1를 상기 제1 반도체층의 영률, ν1를 상기 제1 반도체층의 푸아송비로 하였을 때의 E1/(1-ν12)를 E1'로 하고, E2를 상기 제2 반도체층의 영률, ν2를 상기 제2 반도체층의 푸아송비로 하였을 때의 E2/(1-ν22)를 E2'로 하고, 상기 제1 층간절연막과 상기 제2 층간절연막과의 접합 강도를 γ로 하고, 이웃하는 상기 제1 접속 전극 사이의 거리를 R1로 하고, 상기 제1 반도체층의 두께를 tw1로 하고, 이웃하는 상기 제2 접속 전극 사이의 거리를 R2로 하고, 상기 제2 반도체층의 두께를 tw2로 하였을 때, 상기 제1 접속 전극의 상기 제1 층간절연막으로부터의 돌출량(h1) 및 상기 제2 접속 전극의 상기 제2 층간절연막으로부터의 돌출량(h2)은 하기한 식(1) 및 (2)의 조건을 충족시키도록 상기 제1 기판 및 상기 제2 기판을 형성하는 (5)에 기재된 반도체장치의 제조 방법.
[수식 1]
Figure pct00007
(7) 상기 제1 기판은 제1 반도체층을 가지며, 상기 제1 배선층은 상기 제1 반도체층의 상부에 마련되고, 상기 제2 기판은 제2 반도체층을 가지며, 상기 제2 배선층은 상기 제2 반도체층의 상부에 마련되고,
E1를 상기 제1 반도체층의 영률, ν1를 상기 제1 반도체층의 푸아송비로 하였을 때의 E1/(1-ν12)를 E1'로 하고, E2를 상기 제2 반도체층의 영률, ν2를 상기 제2 반도체층의 푸아송비로 하였을 때의 E2/(1-ν22)를 E2'로 하고, 상기 제1 층간절연막과 상기 제2 층간절연막과의 접합 강도를 γ로 하고, 상기 제1 반도체층의 두께를 tw1로 하고, 상기 제2 반도체층의 두께를 tw2로 하였을 때, 상기 제1 접속 전극의 상기 제1 층간절연막으로부터의 돌출량(h1) 및 상기 제2 접속 전극의 상기 제2 층간절연막으로부터의 돌출량(h2)은 하기한 식(3) 및 (4)의 조건을 충족시키도록 상기 제1 기판 및 상기 제2 기판을 형성하는 (5)에 기재된 반도체장치의 제조 방법.
[수식 2]
Figure pct00008
(8) 상기 제1 기판은 제1 반도체층을 가지며, 상기 제1 배선층은 상기 제1 반도체층의 상부에 마련되고, 상기 제2 기판은 제2 반도체층을 가지며, 상기 제2 배선층은 상기 제2 반도체층의 상부에 마련되고,
E1를 상기 제1 반도체층의 영률, ν1를 상기 제1 반도체층의 푸아송비로 하였을 때의 E1/(1-ν12)를 E1'로 하고, E2를 상기 제2 반도체층의 영률, ν2를 상기 제2 반도체층의 푸아송비로 하였을 때의 E2/(1-ν22)를 E2'로 하고, 상기 제1 층간절연막과 상기 제2 층간절연막과의 접합 강도를 γ로 하고, 이웃하는 상기 제1 접속 전극 사이의 거리를 R1로 하고, 이웃하는 상기 제2 접속 전극 사이의 거리를 R2로 하였을 때, 상기 제1 접속 전극의 상기 제1 층간절연막으로부터의 돌출량(h1) 및 상기 제2 접속 전극의 상기 제2 층간절연막으로부터의 돌출량(h2)은 하기한 식(5) 및 (6)의 조건을 충족시키도록 상기 제1 기판 및 상기 제2 기판을 형성하는 (5)에 기재된 반도체장치의 제조 방법.
(9) 광전 변환부가 마련된 화소 영역을 포함하는 센서측 반도체층과, 상기 센서측 반도체층의 수광면과는 반대측의 표면측에 마련되고, 센서측 층간절연막을 통하여 마련된 배선 및 상기 센서측 층간절연막의 표면부터 소정량만큼 돌출한 센서측 접속 전극을 갖는 센서측 배선층을 구비하는 센서 기판과, 회로측 반도체층 및 회로측 배선층을 가지며, 상기 센서 기판의 상기 센서측 배선층측에 마련되고, 회로측 층간절연막을 통하여 마련된 배선 및 상기 회로측 층간절연막의 표면부터 소정량만큼 돌출한 회로측 접속 전극을 갖는 회로측 배선층을 구비하고, 상기 센서 기판상에 맞붙여져서 마련된 회로 기판을 포함하는 고체 촬상 장치로서, 상기 센서 기판과 상기 회로 기판과의 맞붙임면에서는, 상기 센서측 접속 전극과 상기 회로측 접속 전극이 접합하여 있음과 함께, 적층 방향으로 마주 보는 센서측 층간절연막과 회로측 층간절연막이 적어도 일부에서 접합하고 있는 고체 촬상 장치와,
상기 고체 촬상 장치로부터 출력되는 출력 신호를 처리하는 신호 처리 회로를 구비하는 전자기기.
1 : 고체 촬상 장치
2 : 센서 기판
3 : 회로 기판
4 : 회로측 반도체층
5 : 회로측 배선층
6 : 회로측 층간절연막
7, 15, 26, 32, 39 : 배선
9 : 회로측 접속 전극
10 : 컬러 필터
11 : 온 칩 렌즈
12 : 센서측 반도체층
13 : 센서측 배선층
14 : 센서측 층간절연막
16 : 센서측 접속 전극
17 : 광전 변환부
20 : 반도체장치
21 : 제1 기판
22 : 제2 기판
23 : 제3 기판
24 : 제1 반도체층
25 : 제1 배선층
27 : 제1 층간절연막
28 : 제1 접속 전극
30 : 제2 반도체층
31 : 제2 층간절연막
33 : 제2 배선층
35 : 하측 접속 전극
36 : 상측 접속 전극
37 : 제3 반도체층
38 : 제3 배선층
40 : 제3 층간절연막
42 : 제3 접속 전극
200 : 전자기기
210 : 광학렌즈
211 : 셔터 장치
212 : 구동 회로
213 : 신호 처리 회로

Claims (9)

  1. 제1 층간절연막 및 상기 제1 층간절연막으로부터 소정량만큼 돌출한 제1 접속 전극을 갖는 제1 배선층을 포함하는 제1 기판과,
    제2 층간절연막 및 제2 층간절연막으로부터 소정량만큼 돌출한 제2 접속 전극을 갖는 제2 배선층을 포함하고, 상기 제2 접속 전극이 상기 제1 접속 전극에 접합하도록, 상기 제1 기판상에 맞붙여지고, 당해 맞붙임면에서는, 상기 제2 접속 전극이 상기 제1 접속 전극과 접합함과 함께, 상기 제2 층간절연막이, 상기 제1 층간절연막과 적어도 일부에서 접합하고 있는 제2 기판을 구비하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서,
    상기 제1 기판은 제1 반도체층을 가지며, 상기 제1 배선층은 상기 제1 반도체층의 상부에 마련되고, 상기 제2 기판은 제2 반도체층을 가지며, 상기 제2 배선층은 상기 제2 반도체층의 상부에 마련되고,
    E1를 상기 제1 반도체층의 영률, ν1를 상기 제1 반도체층의 푸아송비로 하였을 때의 E1/(1-ν12)를 E1'로 하고, E2를 상기 제2 반도체층의 영률, ν2를 상기 제2 반도체층의 푸아송비로 하였을 때의 E2/(1-ν22)를 E2'로 하고, 상기 제1 층간절연막과 상기 제2 층간절연막과의 접합 강도를 γ로 하고, 이웃하는 상기 제1 접속 전극 사이의 거리를 R1로 하고, 상기 제1 반도체층의 두께를 tw1로 하고, 이웃하는 상기 제2 접속 전극 사이의 거리를 R2로 하고, 상기 제2 반도체층의 두께를 tw2로 하였을 때, 상기 제1 접속 전극의 상기 제1 층간절연막으로부터의 돌출량(h1) 및 상기 제2 접속 전극의 상기 제2 층간절연막으로부터의 돌출량(h2)은 하기한 식(1) 및 (2)의 조건을 충족시키고 있는
    [수식 1]
    Figure pct00009

    것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서,
    상기 제1 기판은 제1 반도체층을 가지며, 상기 제1 배선층은 상기 제1 반도체층의 상부에 마련되고, 상기 제2 기판은 제2 반도체층을 가지며, 상기 제2 배선층은 상기 제2 반도체층의 상부에 마련되고,
    E1를 상기 제1 반도체층의 영률, ν1를 상기 제1 반도체층의 푸아송비로 하였을 때의 E1/(1-ν12)를 E1'로 하고, E2를 상기 제2 반도체층의 영률, ν2를 상기 제2 반도체층의 푸아송비로 하였을 때의 E2/(1-ν22)를 E2'로 하고, 상기 제1 층간절연막과 상기 제2 층간절연막과의 접합 강도를 γ로 하고, 상기 제1 반도체층의 두께를 tw1로 하고, 상기 제2 반도체층의 두께를 tw2로 하였을 때, 상기 제1 접속 전극의 상기 제1 층간절연막으로부터의 돌출량(h1) 및 상기 제2 접속 전극의 상기 제2 층간절연막으로부터의 돌출량(h2)은 하기한 식(3) 및 (4)의 조건을 충족시키고 있는
    [수식 2]
    Figure pct00010

    것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서,
    상기 제1 기판은 제1 반도체층을 가지며, 상기 제1 배선층은 상기 제1 반도체층의 상부에 마련되고, 상기 제2 기판은 제2 반도체층을 가지며, 상기 제2 배선층은 상기 제2 반도체층의 상부에 마련되고,
    E1를 상기 제1 반도체층의 영률, ν1를 상기 제1 반도체층의 푸아송비로 하였을 때의 E1/(1-ν12)를 E1'로 하고, E2를 상기 제2 반도체층의 영률, ν2를 상기 제2 반도체층의 푸아송비로 하였을 때의 E2/(1-ν22)를 E2'로 하고, 상기 제1 층간절연막과 상기 제2 층간절연막과의 접합 강도를 γ로 하고, 이웃하는 상기 제1 접속 전극 사이의 거리를 R1로 하고, 이웃하는 상기 제2 접속 전극 사이의 거리를 R2로 하였을 때, 상기 제1 접속 전극의 상기 제1 층간절연막으로부터의 돌출량(h1) 및 상기 제2 접속 전극의 상기 제2 층간절연막으로부터의 돌출량(h2)은 하기한 식(5) 및 (6)의 조건을 충족시키고 있는
    [수식 3]
    Figure pct00011

    것을 특징으로 하는 반도체장치.
  5. 제1 층간절연막으로부터 소정량만큼 돌출한 제1 접속 전극을 갖는 제1 배선층을 포함하는 제1 기판을 준비하는 공정과,
    제2 층간절연막으로부터 소정량만큼 돌출한 제2 접속 전극을 갖는 제2 배선층을 포함하는 제2 기판을 준비하는 공정과,
    상기 제1 기판의 상기 제1 접속 전극과, 상기 제2 기판의 제2 접속 전극을, 마주 보게 하여 맞붙이고, 당해 맞붙임면에서, 상기 제1 접속 전극과 상기 제2 접속 전극이 접합함과 함께, 적층 방향으로 마주 보는 제1 층간절연막과 제2 층간절연막이 적어도 일부에서 접합하도록 상기 제1 기판과 상기 제2 기판을 맞붙이는 공정을 함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 기판은 제1 반도체층을 가지며, 상기 제1 배선층은 상기 제1 반도체층의 상부에 마련되고, 상기 제2 기판은 제2 반도체층을 가지며, 상기 제2 배선층은 상기 제2 반도체층의 상부에 마련되고,
    E1를 상기 제1 반도체층의 영률, ν1를 상기 제1 반도체층의 푸아송비로 하였을 때의 E1/(1-ν12)를 E1'로 하고, E2를 상기 제2 반도체층의 영률, ν2를 상기 제2 반도체층의 푸아송비로 하였을 때의 E2/(1-ν22)를 E2'로 하고, 상기 제1 층간절연막과 상기 제2 층간절연막과의 접합 강도를 γ로 하고, 이웃하는 상기 제1 접속 전극 사이의 거리를 R1로 하고, 상기 제1 반도체층의 두께를 tw1로 하고, 이웃하는 상기 제2 접속 전극 사이의 거리를 R2로 하고, 상기 제2 반도체층의 두께를 tw2로 하였을 때, 상기 제1 접속 전극의 상기 제1 층간절연막으로부터의 돌출량(h1) 및 상기 제2 접속 전극의 상기 제2 층간절연막으로부터의 돌출량(h2)은 하기한 식(1) 및 (2)의 조건을 충족시키도록 상기 제1 기판 및 상기 제2 기판을 형성하는
    [수식 1]
    Figure pct00012

    것을 특징으로 하는 반도체장치의 제조 방법.
  7. 제5항에 있어서,
    상기 제1 기판은 제1 반도체층을 가지며, 상기 제1 배선층은 상기 제1 반도체층의 상부에 마련되고, 상기 제2 기판은 제2 반도체층을 가지며, 상기 제2 배선층은 상기 제2 반도체층의 상부에 마련되고,
    E1를 상기 제1 반도체층의 영률, ν1를 상기 제1 반도체층의 푸아송비로 하였을 때의 E1/(1-ν12)를 E1'로 하고, E2를 상기 제2 반도체층의 영률, ν2를 상기 제2 반도체층의 푸아송비로 하였을 때의 E2/(1-ν22)를 E2'로 하고, 상기 제1 층간절연막과 상기 제2 층간절연막과의 접합 강도를 γ로 하고, 상기 제1 반도체층의 두께를 tw1로 하고, 상기 제2 반도체층의 두께를 tw2로 하였을 때, 상기 제1 접속 전극의 상기 제1 층간절연막으로부터의 돌출량(h1) 및 상기 제2 접속 전극의 상기 제2 층간절연막으로부터의 돌출량(h2)은 하기한 식(3) 및 (4)의 조건을 충족시키도록 상기 제1 기판 및 상기 제2 기판을 형성하는
    [수식 2]
    Figure pct00013

    것을 특징으로 하는 반도체장치의 제조 방법.
  8. 제5항에 있어서,
    상기 제1 기판은 제1 반도체층을 가지며, 상기 제1 배선층은 상기 제1 반도체층의 상부에 마련되고, 상기 제2 기판은 제2 반도체층을 가지며, 상기 제2 배선층은 상기 제2 반도체층의 상부에 마련되고,
    E1를 상기 제1 반도체층의 영률, ν1를 상기 제1 반도체층의 푸아송비로 하였을 때의 E1/(1-ν12)를 E1'로 하고, E2를 상기 제2 반도체층의 영률, ν2를 상기 제2 반도체층의 푸아송비로 하였을 때의 E2/(1-ν22)를 E2'로 하고, 상기 제1 층간절연막과 상기 제2 층간절연막과의 접합 강도를 γ로 하고, 이웃하는 상기 제1 접속 전극 사이의 거리를 R1로 하고, 이웃하는 상기 제2 접속 전극 사이의 거리를 R2로 하였을 때, 상기 제1 접속 전극의 상기 제1 층간절연막으로부터의 돌출량(h1) 및 상기 제2 접속 전극의 상기 제2 층간절연막으로부터의 돌출량(h2)은 하기한 식(5) 및 (6)의 조건을 충족시키도록 상기 제1 기판 및 상기 제2 기판을 형성하는
    [수식 3]
    Figure pct00014

    것을 특징으로 하는 반도체장치의 제조 방법.
  9. 광전 변환부가 마련된 화소 영역을 포함하는 센서측 반도체층과, 상기 센서측 반도체층의 수광면과는 반대측의 표면측에 마련되고, 센서측 층간절연막을 통하여 마련된 배선 및 상기 센서측 층간절연막의 표면부터 소정량만큼 돌출한 센서측 접속 전극을 갖는 센서측 배선층을 구비하는 센서 기판과, 회로측 반도체층 및 회로측 배선층을 가지며, 상기 센서 기판의 상기 센서측 배선층측에 마련되고, 회로측 층간절연막을 통하여 마련된 배선 및 상기 회로측 층간절연막의 표면부터 소정량만큼 돌출한 회로측 접속 전극을 갖는 회로측 배선층을 구비하고, 상기 센서 기판상에 맞붙여져서 마련된 회로 기판을 포함하는 고체 촬상 장치로서, 상기 센서 기판과 상기 회로 기판과의 맞붙임면에서는, 상기 센서측 접속 전극과 상기 회로측 접속 전극이 접합하여 있음과 함께, 적층 방향으로 마주 보는 센서측 층간절연막과 회로측 층간절연막이 적어도 일부에서 접합하고 있는 고체 촬상 장치와,
    상기 고체 촬상 장치로부터 출력되는 출력 신호를 처리하는 신호 처리 회로를 구비하는 것을 특징으로 하는 전자기기.
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