JP6168366B2 - 半導体装置、半導体装置の製造方法及び電子機器 - Google Patents
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Description
本開示は、基板同士を貼り合わせて作製する３次元構造の半導体装置及びその製造方法に関する。また、本開示は、その半導体装置を備えた電子機器に関する。
デバイス（基板）同士を貼り合わせて３次元構造のＬＳＩ（Large Scale Integration）を作製する方法において、デバイスの表面に露出した金属電極同士を直接接合する方式がある。この金属電極同士を直接接合する方式では、デバイス表面の金属電極と層間絶縁膜（ＩＬＤ）とが同一平面となるように平坦化し、デバイス間で、金属電極同士及び層間絶縁膜同士をそれぞれ接合する方法が提案されている。
一般的に、前述のような方法で接合を行う場合、デバイス表面のＣｕ電極と層間絶縁膜とを平坦化し、デバイス同士を貼り合わせる方法が採られる。しかしながら、実際には、デバイス表面のＣｕ電極と層間絶縁膜との面積比によってＣＭＰ(Chemical Mechanical Polishing)時にディッシングが発生する。このため、Ｃｕ電極同士を直接接触させ、電気的接合を確保するための接合面の平坦性を得るのは非常に困難である。ＣＭＰ時において好適な条件を選択し、Ｃｕ電極表面と層間絶縁膜表面とが同一平面になるように接合面を平坦化する方法もあるが、安定的かつ継続的にそのＣＭＰ条件を実施するのは困難である。
そこで、近年、Ｃｕ電極を層間絶縁膜よりも突出した状態とし、突出したＣｕ電極同士を接続する方法が提案されている（特許文献１、２）。しかしながら、この方法では、デバイス間の接続において、Ｃｕ電極同士は接触するものの層間絶縁膜同士は接触しない。このため、Ｃｕ電極はデバイスの外側の空間に露出した状態となるため、層間絶縁膜表面にＣｕが拡散し、信頼性を劣化させる可能性がある。
さらに、Ｃｕなどの金属が被覆されない状態であると、多くの場合、接続後に実施される基板の薄化処理や、薬液処理、プラズマドライエッチング処理などの工程でＣｕが腐食したり、金属汚染を引き起したりするおそれがある。以上のことから、金属電極同士と層間絶縁膜同士とを接合する接合においては、金属以外の接合面が接触していない状態は望ましくない。
一方、デバイス間の接続面に接着剤層を形成し、デバイス表面の金属電極以外の面を接触させる方法が提案されている（特許文献３）。しかしながら、この場合、接着剤の耐熱性やＣｕの拡散防止性が問題となり、デバイスの信頼性に影響を与える懸念がある。
上述の点に鑑み、本開示は、複数の基板を積層した３次元構造を有する固体撮像装置等の半導体装置において、耐熱性、耐拡散性の向上を図り、信頼性の向上を図ることを目的とする。また、本開示では、その半導体装置の製造方法、並びに、その半導体装置を備える電子機器を提供する。
本開示の半導体装置は、第１基板と第２基板とを備える。第１基板は、第１層間絶縁膜から所定の量だけ突出した第１接続電極を有する第１配線層を含む。また、第２基板は、第２層間絶縁膜から所定の量だけ突出した第２接続電極を有する第２配線層を含む。そして、第２基板は、第２接続電極が第１接続電極に接合するように、第１基板上に貼り合わされて設けられている。このとき、第１基板と第２基板との貼り合わせ面では、第１接続電極と第２接続電極が接合していると共に、積層方向に向かい合う第１層間絶縁膜と第２層間絶縁膜とが少なくとも一部で接合している。
本開示の半導体装置では、第１基板と第２基板との貼り合わせ面において、第１接続電極及び第２接続電極は、互いに接合した第１層間絶縁膜と第２層間絶縁膜とによって封止されている。
本開示の半導体装置の製造方法は、第１層間絶縁膜から所定の量だけ突出した第１接続電極を有する第１配線層を含む第１基板を準備する工程を有する。また、第２層間絶縁膜から所定の量だけ突出した第２接続電極を有する第２配線層を含む第２基板を準備する工程を有する。次に、第１基板の第１接続電極と、第２基板の第２接続電極とを、向かい合わせて貼り合わせる工程とを有する。そして、第１基板と第２基板との貼り合わせ面では、第１接続電極と第２接続電極とが接合していると共に、積層方向に向かい合う第１層間絶縁膜と第２層間絶縁膜とが少なくとも一部で接合するように第１基板と第２基板とを貼り合わせる。
本開示の半導体装置の製造方法では、貼り合わされた第１基板及び第２基板の貼り合わせ面において、第１接続電極及び第２接続電極は、互いに接合した第１層間絶縁膜と第２層間絶縁膜とによって封止されている。
本開示の電子機器は、固体撮像装置と、信号処理回路とを備える。固体撮像装置は、センサ基板と、回路基板とを備える。センサ基板は、光電変換部が設けられた画素領域を含むセンサ側半導体層と、センサ側配線層とを備える。センサ側配線層は、センサ側半導体層の受光面とは反対側の表面側に設けられ、センサ側層間絶縁膜を介して設けられた配線及びセンサ側層間絶縁膜の表面から所定の量だけ突出したセンサ側接続電極を有する。また、回路基板は、回路側半導体層及び回路側配線層を有し、センサ基板のセンサ側配線層側に設けられ、回路側層間絶縁膜を介して設けられた配線及び回路側層間絶縁膜の表面から所定の量だけ突出した回路側接続電極を有する回路側配線層とを備える。そして、回路基板は、センサ基板上に貼り合わされて設けられている。また、センサ基板と回路基板との貼り合わせ面では、センサ側接続電極と回路側接続電極が接合していると共に、積層方向に向かい合うセンサ側層間絶縁膜と回路側層間絶縁膜とが少なくとも一部で接合している。信号処理回路は、固体撮像装置から出力される出力信号を処理する。
本開示によれば、耐熱性及び耐拡散性に優れ、信頼性の高い半導体装置及び電子機器を得ることができる。
ところで、文献”Semiconductor Wafer Bonding”(Q.Y. Tong, U.Gosele; JOHN WILEY& SONS,Inc., 1999)には、Si基板接合に関する技術が開示されている。本開示技術の提案者らは、鋭意検討の結果、基板上パーティクルが貼り合わせに及ぼす影響に関する研究結果を、本開示の電極同士の貼り合わせ技術に応用することを見出した。
以下に、本開示の実施形態に係る半導体装置とその製造方法、及び、電子機器の一例を、図面を参照しながら説明する。本開示の実施形態は以下の順で説明する。なお、本開示の技術は、以下の例に限定されるものではない。
１．第１の実施形態：２層構造の固体撮像装置
１−１．断面構成
１−２．製造方法
２．第２の実施形態：３層構造の半導体装置
２−１．断面構成
２−２．製造方法
３．第３の実施形態：電子機器
１．第１の実施形態：２層構造の固体撮像装置
１−１．断面構成
１−２．製造方法
２．第２の実施形態：３層構造の半導体装置
２−１．断面構成
２−２．製造方法
３．第３の実施形態：電子機器
《１．第１の実施形態：２層構造の固体撮像装置》
〈１−１ 断面構成〉
まず、本開示の第１の実施形態に係る半導体装置として、固体撮像装置を例に説明する。図１は、本開示の第１の実施形態に係る固体撮像装置１の要部の断面構成図である。図１に示すように、本実施形態の固体撮像装置１は、３次元構造を有する裏面照射型の固体撮像装置である。
〈１−１ 断面構成〉
まず、本開示の第１の実施形態に係る半導体装置として、固体撮像装置を例に説明する。図１は、本開示の第１の実施形態に係る固体撮像装置１の要部の断面構成図である。図１に示すように、本実施形態の固体撮像装置１は、３次元構造を有する裏面照射型の固体撮像装置である。
図１に示すように、本実施形態の固体撮像装置１は、センサ基板２と、センサ基板２の受光面とは反対側に貼り合わされた回路基板３とを備える。また、本実施形態の固体撮像装置１は、センサ基板２の受光面に設けられたカラーフィルタ１０及びオンチップレンズ１１を備える。
センサ基板２は、センサ側半導体層１２及びセンサ側配線層１３を備える。
センサ側半導体層１２は、例えば単結晶シリコンからなる半導体基板である。このセンサ側半導体層１２における画素領域には、受光面（本実施形態では裏面）に沿って複数の光電変換部１７が２次元アレイ状に配列形成されている。各光電変換部１７は、例えばｎ型拡散層とｐ型拡散層との積層構造で構成されている。尚、光電変換部１７は画素毎に設けられており、図１においては３画素分の断面を図示している。
また、センサ側半導体層１２には、図示を省略するが、光電変換部１７に蓄積された信号電荷を読み出すための読み出し部を構成する不純物領域や、素子分離部を構成する不純物領域が形成されている。
センサ側配線層１３は、センサ側半導体層１２の受光面とは反対側の表面上に設けられており、センサ側層間絶縁膜１４を介して積層された複数（図１では２層）の配線１５を備える。配線１５は、例えば銅（Ｃｕ）で形成されており、センサ側層間絶縁膜１４は、例えばＳｉＯ２で形成されている。また、図示を省略するが、センサ側配線層１３のセンサ側半導体層１２側には、光電変換部１７で生成された信号電荷を読み出すための読み出し部を構成する読み出し電極が設けられている。センサ側配線層１３では、必要に応じて、積層方向に隣り合う２つの配線１５間、及び配線１５と読み出し部との間は、センサ側層間絶縁膜１４に設けられるビア１８を介して相互に接続されている。センサ側配線層１３に設けられた複数の配線１５や図示を省略する読み出し電極によって、各画素の信号電荷を読み出すための画素回路が構成されている。
また、センサ側配線層１３では、最上層の配線１５（最も回路基板３側に位置する配線１５）は、回路基板３との電気的な接続を確保するためのセンサ側接続電極１６であり、センサ側層間絶縁膜１４の表面から突出して露出するように設けられている。本実施形態では、このセンサ側接続電極１６の表面と、センサ側層間絶縁膜１４の表面とが、センサ基板２と回路基板３との貼り合わせ面となる。
回路基板３は、回路側半導体層４及び回路側配線層５を備える。
回路側半導体層４は、例えば単結晶シリコンからなる半導体基板である。この回路側半導体層４の、センサ基板２側に向かう表面層には、図示を省略するが、画素回路の一部を構成するトランジスタのソース／ドレイン領域や、素子分離部等の不純物層が設けられている。
回路側配線層５は、回路側半導体層４の表面側に設けられており、回路側層間絶縁膜６を介して積層された複数層（図１では３層）の配線７を備える。また、図示を省略するが、回路側配線層５の回路側半導体層４側には、画素回路の一部を構成するトランジスタのゲート電極が設けられている。配線７は、例えば銅（Ｃｕ）で形成されており、回路側層間絶縁膜６は、例えばＳｉＯ２で形成されている。また、必要に応じて、積層方向に隣り合う２つの配線７間、及び、配線７と各トランジスタとの間は、回路側層間絶縁膜６に設けられるビア８を介して相互に接続されている。回路側配線層５に設けられたトランジスタ及び複数の配線７によって、画素回路の一部や、その画素回路を駆動する駆動回路が構成されている。
また、回路側配線層５では、最上層の配線７（最もセンサ基板２側に位置する配線７）は、センサ基板２との電気的な接続を確保するための回路側接続電極９であり、回路側層間絶縁膜６の表面から突出して露出するように設けられている。この回路側接続電極９の表面と、回路側層間絶縁膜６の表面とが、センサ基板２と回路基板３との貼り合わせ面となる。
カラーフィルタ１０は、センサ基板２の受光面上に、図示を省略する平坦化膜を介して設けられており、各光電変換部１７に対応して設けられている。カラーフィルタ１０では、例えば、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）の光を選択的に透過するフィルタ層が画素毎に配置されている。また、これらのフィルタ層は、例えばベイヤー配列で画素毎に配置されている。
カラーフィルタ１０では、所望の波長の光が透過され、透過した光がセンサ側半導体層１２内の光電変換部１７に入射する。なお、本実施形態では、各画素がＲ、Ｇ、Ｂのいずれかの光を透過する構成としたが、これに限られるものではない。カラーフィルタ１０を形成する材料としては、その他、シアン、黄色、マゼンダなどの光を透過するような有機材料を使用してもよく、仕様により種々の選択が可能である。
オンチップレンズ１１は、カラーフィルタ１０上部に形成されており、画素毎に形成されている。オンチップレンズ１１では、入射した光が集光され、集光された光はカラーフィルタ１０を介して対応する光電変換部１７に効率良く入射される。なお、本実施形態では、オンチップレンズ１１は、光電変換部１７の中心位置に、入射した光を集光させる構成とされている。
本実施形態では、センサ基板２と、回路基板３とが互いに貼り合わされて積層されており、センサ側配線層１３に設けられたセンサ側接続電極１６と回路側配線層５に設けられた回路側接続電極９とが貼り合わせ面において電気的に接続されている。これにより、例えば、画素を駆動する駆動回路や、画素で得られた信号を処理する信号処理回路を回路基板３に設けることができるため、センサ基板２において、より大きい画素面積を確保することができる。
また、後述するが、センサ基板２と回路基板３との貼り合わせ面において、センサ側接続電極１６及び回路側接続電極９が接続されると共に、センサ基板２の最表面のセンサ側層間絶縁膜１４と回路基板３の最表面の回路側層間絶縁膜６とが互いに接合している。これにより、センサ側接続電極１６及び回路側接続電極９の周辺は層間絶縁膜によって封止されるため、センサ側接続電極１６及び回路側接続電極９は固体撮像装置１の外部の空間に曝露されることがない。
〈１−２ 製造方法〉
図２のＡ〜図２のＣは、本実施形態の固体撮像装置１の製造方法を示す工程図である。図２のＡ〜図２のＣを用いて、本実施形態の固体撮像装置１の製造方法について説明する。
図２のＡ〜図２のＣは、本実施形態の固体撮像装置１の製造方法を示す工程図である。図２のＡ〜図２のＣを用いて、本実施形態の固体撮像装置１の製造方法について説明する。
まず、図２のＡに示すように、センサ側半導体層１２の画素領域に複数の光電変換部１７を形成すると共に、図示しない所望の不純物領域を形成した後、センサ側半導体層１２の表面にセンサ側配線層１３を形成することにより、センサ基板２を作製する。光電変換部１７や、図示を省略する所望の不純物領域は、センサ側半導体層１２の表面に、所望の不純物をイオン注入することで形成することができる。
また、センサ側配線層１３は、センサ側層間絶縁膜１４の形成と配線の形成とを交互に繰り返すことで形成する。このとき、必要に応じてセンサ側層間絶縁膜１４に縦孔を形成し、その縦孔に導電性材料を埋め込むことにより配線１５と読み出し部とを接続するビアや、積層する方向に隣り合う２つの配線１５を接続するビア１８を形成する。また、センサ側層間絶縁膜１４に配線溝を形成した後、導電材料を配線溝及びセンサ側層間絶縁膜１４を被覆するように埋め込み、ＣＭＰ法を用いてセンサ側層間絶縁膜１４が露出するまで導電材料層を研磨する、いわゆるダマシン法を用いて配線１５を形成した。
この際、本実施形態では、図２のＡに示すようにセンサ側接続電極１６となる最上層の配線１５（センサ側半導体層１２から最も遠い側の配線１５）が、センサ側層間絶縁膜１４の表面から所定の突出量ｈ１だけ突出するようにセンサ側配線層１３を形成した。このセンサ側接続電極１６の突出量ｈ１は、ＣＭＰ法を用いてセンサ側接続電極１６となる導電材料層を研磨する際に、スラリーを調整することで制御することができる。この突出量ｈ１については後述する。また、隣り合うセンサ側接続電極１６間の距離をＲ１とした。
次に、図２のＢに示すように、回路側半導体層４に、図示を省略する不純物領域を形成した後、回路側半導体層４の表面に回路側配線層５を形成することにより、回路基板３を作製する。図示を省略する不純物領域は、回路側半導体層４の表面に、所望の不純物をイオン注入することで形成することができる。また、回路側配線層５は、回路側層間絶縁膜６の形成と配線７の形成とを交互に繰り返すことで形成される。このとき、必要に応じて、回路側層間絶縁膜６に縦孔を形成し、その縦孔に導電性材料を埋め込むことにより配線７とトランジスタとを接続するビアや、積層する方向に隣り合う２つの配線７を接続するビア８を形成する。また、回路基板３においても、配線７をダマシン法を用いて形成し、回路側接続電極９となる最上層の配線７（回路側半導体層４から最も遠い側の配線７）が、回路側層間絶縁膜６の表面から所定の突出量ｈ２だけ突出するように回路側配線層５を形成した。また、隣り合う回路側接続電極９間の距離をＲ２（＝Ｒ１）とした。
センサ側接続電極１６の突出量ｈ１及び回路側接続電極９の突出量ｈ２は、それぞれ、下記の式（１）、式（２）で示される条件を満たすように制御されている。
ここで、Ｅ１’は、Ｅ１／（１−ν１２）（Ｅ１：センサ側半導体層１２のヤング率、ν１：センサ側半導体層１２のポワソン比）であり、Ｅ２’は、Ｅ２／（１−ν２２）（Ｅ２：回路側半導体層４のヤング率、ν２：回路側半導体層４のポワソン比）である。また、γはセンサ側層間絶縁膜１４と回路側層間絶縁膜６との接合強度（表面エネルギー）である。また、Ｒ１は隣り合うセンサ側接続電極１６間の距離であり、Ｒ２は隣り合う回路側接続電極９間の距離である。また、ｔｗ１はセンサ側半導体層１２の厚さであり、ｔｗ２は、回路側半導体層４の厚さである。
なお、式（１）の条件は、Ｒ１＞２ｔｗ１かつｔｗ１＞＞ｈ１の場合に適用される条件であり、同じく式（２）の条件は、Ｒ２＞２ｔｗ２かつｔｗ２＞＞ｈ２の場合に適用される条件である。さらに、式（１）及び（２）が、それぞれ２ｔｗ１＝Ｒ１、２ｔｗ２＝Ｒ２を満たす場合、又は、２ｔｗ１＞Ｒ１、２ｔｗ２＞Ｒ２を満たす場合は、下記に示される式（３）、（４）に近似できる。
さらに、後の工程で示すセンサ基板２と回路基板３との接合時において、外部から力を受けて接合される場合は、下記に示される式（５）、（６）を満たすように、突出量ｈ１及びｈ２がそれぞれ設定される。
本実施形態では、上記の条件を満たす値として、突出量ｈ１及びｈ２をそれぞれ１０ｎｍとし、Ｒ１及びＲ２をそれぞれ５０μｍとした。この場合、数２の条件を満たすようにｈ１及びｈ２が設定されている。
次に、図２のＣに示すように、センサ基板２のセンサ側接続電極１６側の面と、回路基板３の回路側接続電極９側の面とを、互いの接続電極が向かい合うように位置あわせして向かい合わせた後、センサ基板２と回路基板３とを接触させ、貼り合わせを行う。この貼り合わせ工程では、前段のＣＭＰ法による研磨処理の直後に、ウェハ（例えばセンサ基板２）の中心位置をピンで押下することにより実施した。本実施形態では、押下する荷重は１２Ｎとし、先端が球状のピンを用いて押下した。
本実施形態では、センサ基板２及び回路基板３のそれぞれにおいて、センサ側接続電極１６及び回路側接続電極９のそれぞれの突出量ｈ１及びｈ２が、上記の式（３）及び（４）に示される条件を満たすように設定されている。このため、接合強度に依存して、両者の絶縁膜同士が引き合うため、基板自体が変形する（撓む）。これにより、センサ基板２と回路基板３との貼り合わせ面においては、向かい合うセンサ側接続電極１６及び回路側接続電極９が接合する共に、向かい合うセンサ側層間絶縁膜１４及び回路側層間絶縁膜６が接合する。
次に、図示を省略するが、センサ基板２のセンサ側半導体層１２を裏面側から研磨し、センサ側半導体層１２を薄膜化した。その後、通常の固体撮像装置の製造方法と同様にして、図示を省略する平坦化膜の形成、カラーフィルタ１０の形成、及びオンチップレンズ１１の形成を行うことにより、図１に示す固体撮像装置１が完成した。
本実施形態では、センサ基板２と回路基板３との貼り合わせ面において、向かい合うセンサ側層間絶縁膜１４と回路側層間絶縁膜６とが接合する。このため、センサ側接続電極１６及び回路側接続電極９の周辺は、センサ側層間絶縁膜１４及び回路側層間絶縁膜６に封止される。これにより、貼り合わせ面において、センサ側接続電極１６及び回路側接続電極９が、固体撮像装置１の外側の環境に曝されることがない。それゆえ、貼り合わせ後に行う薬液処理時に、センサ側接続電極１６や回路側接続電極９が薬液に曝されることもない。また、貼り合わせ面に樹脂のような耐熱性及び耐拡散性の低い材質を用いることなく、２つの基板を貼り合わせることができるため、貼り合わせ後に耐熱温度を気にせず高温処理を施すことができ、信頼性の向上を図ることができる。
また、本実施形態では、貼り合わせ前において、センサ側接続電極１６及び回路側接続電極９は、それぞれ、センサ側層間絶縁膜１４及び回路側層間絶縁膜６の表面から所定の突出量だけ突出した状態とする。このため、本実施形態では、層間絶縁膜表面及び接続電極の表面を同一平面に平坦化する従来の貼り合わせ技術に比較して、平坦化処理時に発生するバラツキの許容範囲が大きくなるため、量産性の向上を図ることができる。
ところで、センサ基板２と回路基板３との貼り合わせ工程では、センサ側接続電極１６と回路側接続電極９との位置がずれる場合がある。図３は、センサ側接続電極１６と回路側接続電極９との位置が貼り合わせ面に沿ってｘだけずれた場合を示す模式図である。図３に示すように、貼り合わせ位置がセンサ基板２及び回路基板３の貼り合わせ面にそってｘだけずれた場合においても、数１に示す条件において、Ｒ１をＲ１−ｘに置き換えて突出量ｈ１及びｈ２を設定することでセンサ側層間絶縁膜１４と回路側層間絶縁膜６とを接合させることができる。
以上のように、センサ基板２と回路基板３との貼り合わせ時において、合わせずれｘを考慮する場合には、数１に示す条件において、Ｒ１をＲ１−ｘに置き換えた式を満たすような突出量ｈ１及びｈ２を設定する。これにより、マージンを持ってＣＭＰ処理を行うことができ、量産性を向上させることができる。
《２．第２の実施形態：３層構造の半導体装置》
〈２−１ 断面構成〉
次に、本開示の第２の実施形態に係る半導体装置について説明する。図４は、本実施形態の半導体装置２０の断面構成図である。本実施形態の半導体装置２０の構造は、３層の半導体基板が積層された３層構造である。
〈２−１ 断面構成〉
次に、本開示の第２の実施形態に係る半導体装置について説明する。図４は、本実施形態の半導体装置２０の断面構成図である。本実施形態の半導体装置２０の構造は、３層の半導体基板が積層された３層構造である。
図４に示すように、本実施形態の半導体装置２０は、第１基板２１と、第２基板２２と、第３基板２３とを備え、これらの第１基板２１、第２基板２２及び第３基板２３をこの順に積層した積層構造を有する。
第１基板２１は、第１半導体層２４と、第１配線層２５とを備える。第１半導体層２４は、例えば単結晶シリコンからなる半導体基板である。この第１半導体層２４の、第２基板２２側の表面層には、図示を省略するが、所定の回路を構成するトランジスタのソース／ドレイン領域や、素子分離部等の不純物層が必要に応じて設けられている。
第１配線層２５は、第１半導体層２４の表面に設けられており、第１層間絶縁膜２７を介して積層された複数（図４では３層）の配線２６を備える。また、図示を省略するが、第１配線層２５の第１半導体層２４側には、必要に応じて、所定の回路を構成するトランジスタのゲート電極が設けられている。配線２６は、例えば銅（Ｃｕ）で形成されており、第１層間絶縁膜２７は、例えばＳｉＯ２で形成されている。また必要に応じて、積層方向に隣り合う２つの配線２６間、及び配線２６と各トランジスタとの間は、第１層間絶縁膜２７に設けられるビア２９を介して相互に接続されている。第１配線層２５に設けられたトランジスタ及び複数の配線２６によって、第１回路が構成されている。
また、第１配線層２５では、最上層の配線２６（最も第２基板２２側に位置する配線２６）は、第２基板２２との電気的な接続を確保するための第１接続電極２８であり、第１層間絶縁膜２７の表面から突出するように設けられている。本実施形態では、この第１接続電極２８の表面と、第１層間絶縁膜２７の表面とが、第１基板２１と第２基板２２との貼り合わせ面となる。
第２基板２２は、第２配線層３３を有する。第２配線層３３は、第２層間絶縁膜３１を介して積層された複数（図４では３層）の配線３２を備える。配線３２は、例えば銅（Ｃｕ）で形成されており、第２層間絶縁膜３１は、ＳｉＯ２で形成されている。また必要に応じて、積層方向に隣り合う２つの配線３２間は、第２層間絶縁膜３１に設けられるビア３４を介して相互に接続されている。第２配線層３３に設けられた配線３２によって、第２回路が構成されている。
また、第２配線層３３では、最下層の配線３２（最も第１基板２１側に位置する配線３２）は、第１基板２１との電気的な接続を確保するための下側接続電極３５であり、第２層間絶縁膜３１の下面から突出するように設けられている。また、第２配線層３３では、最上層の配線３２（最も第３基板２３側に位置する配線３２）は、第３基板２３との電気的な接続を確保するための上側接続電極３６であり、第２層間絶縁膜３１の上面から突出するように設けられている。本実施形態では、下側接続電極３５の表面と、第２層間絶縁膜３１の下面とが、第１基板２１と第２基板２２との貼り合わせ面となり、上側接続電極３６の表面と、第２層間絶縁膜３１の上面とが、第２基板２２と第３基板２３との貼り合わせ面となる。
第３基板２３は、第３半導体層３７と、第３配線層３８とを備える。第３半導体層３７は、例えば単結晶シリコンからなる半導体基板である。この第３半導体層３７の、第２基板２２側の表面層には、図示を省略するが、所定の回路を構成するトランジスタのソース／ドレイン領域や、素子分離部等の不純物層が必要に応じて設けられている。
第３配線層３８は、第３半導体層３７の表面に設けられており、第３層間絶縁膜４０を介して積層された複数層（図４では３層）の配線３９を備える。また、図示を省略するが、第３配線層３８の第３半導体層３７側の表面には、必要に応じて、所定の回路を構成するトランジスタのゲート電極が設けられている。配線３９は、例えば銅（Ｃｕ）で形成されており、第３層間絶縁膜４０は、例えばＳｉＯ2で形成されている。また必要に応じて、積層する方向に隣り合う２つの配線３９間、及び配線３９と各トランジスタとの間は、第３層間絶縁膜４０に設けられるビア４１を介して相互に接続されている。第３配線層３８に設けられたトランジスタ及び複数の配線３９によって、第３回路が構成されている。
また、第３配線層３８では、最上層の配線３９（最も第２基板２２側に位置する配線３９）は、第２基板２２との電気的な接続を確保するための第３接続電極４２であり、第３層間絶縁膜４０の表面から突出するように設けられている。本実施形態では、この第３接続電極４２の表面と、第３層間絶縁膜４０の表面とが、第３基板２３と第２基板２２との貼り合わせ面となる。
〈２−２ 製造方法〉
図５〜図７は、本実施形態の半導体装置２０の製造方法を示す工程図である。図５のＡ〜図７のＧを用いて、本実施形態の半導体装置２０の製造方法について説明する。
図５〜図７は、本実施形態の半導体装置２０の製造方法を示す工程図である。図５のＡ〜図７のＧを用いて、本実施形態の半導体装置２０の製造方法について説明する。
まず、図５のＡに示すように、第１半導体層２４に、図示を省略する不純物領域を形成した後、第１半導体層２４の表面に第１配線層２５を形成することにより、第１基板２１を作製する。図示を省略する所望の不純物領域は、第１半導体層２４の表面に、所望の不純物をイオン注入することで形成することができる。また、第１配線層２５は、第１層間絶縁膜２７の形成と配線２６の形成とを交互に繰り返すことで形成される。このとき、必要に応じて、第１層間絶縁膜２７に縦孔を形成し、その縦孔に導電性材料を埋め込むことにより配線２６とトランジスタとを接続するビアや、積層する方向に隣り合う２つの配線２６を接続するビア２９を形成する。また、第１基板２１においても、第１の実施形態と同様、配線２６はダマシン法を用いて形成する。そして、第１接続電極２８となる最上層の配線２６（第１半導体層２４から最も遠い側の配線２６）が、第１層間絶縁膜２７の表面から所定の突出量ｈだけ突出するように第１配線層２５を形成した。また、隣り合う第１接続電極２８間の距離をＲとした。
次に、図５のＢに示すように、第２半導体層３０を準備し、第２半導体層３０の表面に第２配線層３３を形成することにより、第２基板２２を作製する。なお、ここでは、第２配線層３３における上側接続電極３６はまだ形成されていない。第２配線層３３は、第２層間絶縁膜３１の形成と配線３２の形成とを交互に繰り返すことで形成する。このとき、必要に応じて、第２層間絶縁膜３１に縦孔を形成し、その縦孔を導電性材料で埋め込むことにより、積層する方向に隣り合う２つの配線３２を接続するビア３４を形成する。また、第２基板２２においても、配線３２はダマシン法を用いて形成し、下側接続電極３５となる最下層の配線３２（第２半導体層３０から一番遠い側の配線３２）が、第２層間絶縁膜３１の表面から所定の突出量ｈだけ突出するように第２配線層３３を形成した。また、隣り合う下側接続電極３５間の距離をＲとした。なお、第２半導体層３０は、後の工程で除去される層である。
次に、図５のＣに示すように、第３半導体層３７に、図示を省略する不純物領域を形成した後、第３半導体層３７の表面に第３配線層３８を形成することにより、第３基板２３を作製する。図示を省略する不純物領域は、第３半導体層３７の表面に、所望の不純物をイオン注入することで形成することができる。また、第３配線層３８は、第３層間絶縁膜４０の形成と配線３９の形成とを交互に繰り返すことで形成する。このとき、必要に応じて、第３層間絶縁膜４０に縦孔を形成し、その縦孔に導電性材料を埋め込むことにより配線３９とトランジスタとを接続するビアや、積層する方向に隣り合う２つの配線３９を接続するビア４１を形成する。また、第３基板２３においても、配線３９はダマシン法を用いて形成し、第３接続電極４２となる最上層の配線３９（第３半導体層３７から最も遠い側の配線３９）が、第３層間絶縁膜４０の表面から所定の突出量ｈだけ突出するように第３配線層３８を形成した。また、図示を省略するが、隣り合う第３接続電極４２間の距離をＲとした。
本実施形態においても、第１基板２１、第２基板２２及び第３基板２３のそれぞれの第１接続電極２８、下側接続電極３５及び第３接続電極４２の突出量ｈは、式（１）、（３）、（５）の突出量ｈ１を突出量ｈに置き換えた条件式を用いて設定することができる。第１接続電極２８の突出量ｈを求めるときは、Ｅ１を第１半導体層２４のヤング率、ν１を第１半導体層２４のポワソン比、γを第１層間絶縁膜２７と第２層間絶縁膜３１との接合強度（表面エネルギー）とする。また、Ｒ１を隣り合う第１接続電極２８間の距離Ｒ、ｔｗ１を第１半導体層２４の厚さとする。
また、下側接続電極３５の突出量ｈを求めるときは、Ｅ１を第２半導体層３０のヤング率、ν１を第２半導体層３０のポワソン比、γを第２層間絶縁膜３１と第１層間絶縁膜２７との接合強度（表面エネルギー）とする。また、Ｒ１を隣り合う下側接続電極３５間の距離Ｒ、ｔｗ１を第２半導体層３０の厚さとする。
また、第３接続電極４２の突出量ｈを求めるときは、Ｅ１を第３半導体層３７のヤング率、ν１を第３半導体層３７のポワソン比、γを第３層間絶縁膜４０と第２層間絶縁膜３１との接合強度（表面エネルギー）とする。また、Ｒ１を隣り合う第３接続電極４２間の距離Ｒ、ｔｗ１を第３半導体層３７の厚さとする。
本実施形態では、上記の条件式を満たす値として、第１接続電極２８、下側接続電極３５及び第３接続電極４２の突出量ｈをそれぞれ１０ｎｍとし、それぞれの接続電極間の距離Ｒを５０ｎｍとした。
次に、図６のＤに示すように、第１基板２１の第１接続電極２８側の面と、第２基板２２の下側接続電極３５側の面とを、互いの接続電極が向かい合うように位置あわせして向かい合わせた後、第１基板２１と第２基板２２とを接触させ、貼り合わせを行う。この貼り合わせ工程では、前段のＣＭＰ法による研磨処理の直後に、ウェハ（例えば第２基板２２）の中心位置をピンで押下することにより実施した。本実施形態では、押下する荷重は１２Ｎとし、先端が球状のピンを用いて押下した。
本実施形態では、第１基板２１及び第２基板２２のそれぞれにおいて、第１接続電極２８及び下側接続電極３５のそれぞれの突出量ｈが、上述した条件式を満たすように設定されている。このため、第１基板２１と第２基板２２との貼り合わせ面においては、向かい合う第１接続電極２８及び下側接続電極３５が接合する共に、向かい合う第１層間絶縁膜２７及び第２層間絶縁膜３１が接合する。
次に、図６のＥに示すように、第２基板２２の第２半導体層３０を裏面側から研磨し、第２半導体層３０の膜厚が１００μｍとなるまで、第２半導体層３０を薄膜化した後、薬液によって残りの第２半導体層３０を第２配線層３３から剥離した。本実施形態では、第１基板２１と第２基板２２との貼り合わせ面では、向かい合う第１層間絶縁膜２７と第２層間絶縁膜３１とがほとんどの領域で互いに接合している。このため、第２半導体層３０の剥離工程において、薬液が貼り合わせ面に侵入することがなく、また、第１接続電極２８及び下側接続電極３５が薬液に曝されることがない。これにより、第１基板２１と第２基板２２との貼り合わせ面にダメージを与えること無く、第２半導体層３０を除去することができる。
次に、図７のＦに示すように、第２半導体層３０の除去により露出した第２配線層３３上部に、さらに、第２層間絶縁膜３１の形成、配線３２の形成、及び、ビア３４の形成を行うことにより、第２回路を完成させる。そして、この完成された第２配線層３３では、最上層の配線３２（下側接続電極３５とは反対側の面に設けられた配線３２）は、第３基板２３との電気的な接続を確保するための上側接続電極３６であり、第２層間絶縁膜３１の上面から突出するように形成される。この場合も、ダマシン法によって配線３２を形成し、ＣＭＰ法を用いて研磨量を調整することにより、上側接続電極３６の第２層間絶縁膜３１上面からの突出量ｈを調整する。そして、本実施形態では、この上側接続電極３６の突出量ｈは、下側接続電極３５の突出量ｈと同じ値に設定する。
次に、図７のＧに示すように、第２基板２２の上側接続電極３６側の面と、第３基板２３の第３接続電極４２側の面を、互いの接続電極が向かい合うように位置あわせして向かい合わせた後、第２基板２２と第３基板２３とを接触させ、貼り合わせを行う。この貼り合わせ工程では、上側接続電極３６の形成時におけるＣＭＰ法による研磨処理の直後に、ウェハ（例えば第３基板２３）の中心位置をピンで押下することにより実施した。本実施形態では、押下する荷重は１２Ｎとし、先端が球状のピンを用いて押下した。
本実施形態では、第２基板２２及び第３基板２３のそれぞれにおいて、上側接続電極３６及び第３接続電極４２のそれぞれの突出量ｈが、上述した条件式を満たすように設定されている。このため、第２基板２２と第３基板２３との貼り合わせ面においては、向かい合う上側接続電極３６及び第３接続電極４２が接合する共に、向かい合う第２層間絶縁膜３１及び第３層間絶縁膜４０が接合する。その後、必要に応じて第３半導体層３７を所定の膜厚まで研磨し、図４に示す本実施形態の半導体装置２０が完成した。
本実施形態の半導体装置２０では、第２基板２２と第３基板２３との貼り合わせ面では、第２層間絶縁膜３１と第３層間絶縁膜４０とが互いに接合している。このため、図７のＧに示す貼り合わせ工程の後に第３半導体層３７を研磨する場合においても、第２基板２２と第３基板２３との貼り合わせ面にダメージを与えることなく、第３半導体層３７を研磨することができる。
本実施形態では、第１の実施形態と同様の効果を得ることができる。また、このような半導体装置２０の構成は、固体撮像装置の他、例えば半導体メモリや、半導体レーザに適用可能である。
また、本実施形態では、第１回路、第２回路及び第３回路を貼り合わせ面においてそれぞれ電気的に接続する例としたが、これに限られるものではなく、第１回路、第２回路及び第３回路はそれぞれ独立であってもよい。この場合には、貼り合わせ面におけるそれぞれの接続電極は、基板間の接続の為にのみ用いられる。
《３．第３の実施形態：電子機器》
次に、本開示の第３の実施形態に係る電子機器について説明する。図８は、本開示の第３の実施形態に係る電子機器２００の概略構成図である。
次に、本開示の第３の実施形態に係る電子機器について説明する。図８は、本開示の第３の実施形態に係る電子機器２００の概略構成図である。
本実施形態に係る電子機器２００は、固体撮像装置１と、光学レンズ２１０と、シャッタ装置２１１と、駆動回路２１２と、信号処理回路２１３とを有する。本実施形態では、固体撮像装置１として上述した本開示の第１の実施形態における固体撮像装置１を電子機器（デジタルスチルカメラ）に用いた場合の実施形態を示す。
光学レンズ２１０は、被写体からの像光（入射光）を固体撮像装置１の撮像面上に結像させる。これにより固体撮像装置１内に一定期間信号電荷が蓄積される。シャッタ装置２１１は、固体撮像装置１に対する光照射期間および遮光期間を制御する。駆動回路２１２は、固体撮像装置１の信号転送動作およびシャッタ装置２１１のシャッタ動作を制御する駆動信号を供給する。駆動回路２１２から供給される駆動信号（タイミング信号）により、固体撮像装置１は信号転送を行なう。信号処理回路２１３は、固体撮像装置１から出力された信号に対して各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、あるいはモニタに出力される。
本実施形態例の電子機器２００では、積層構造を有する固体撮像装置１が、量産性が高く、かつ、信頼性の高い製造方法で作製されているため、コストの低減を図ることができる。
なお、本開示は、以下のような構成を取ることもできる。
（１）
第１層間絶縁膜及び前記第１層間絶縁膜から所定の量だけ突出した第１接続電極を有する第１配線層を含む第１基板と、
第２層間絶縁膜及び第２層間絶縁膜から所定の量だけ突出した第２接続電極を有する第２配線層を含み、前記第２接続電極が前記第１接続電極に接合するように、前記第１基板上に貼り合わされ、当該貼り合わせ面では、前記第２接続電極が前記第１接続電極と接合していると共に、前記第２層間絶縁膜が、前記第１層間絶縁膜と少なくとも一部で接合している第２基板と
を備える半導体装置。
（１）
第１層間絶縁膜及び前記第１層間絶縁膜から所定の量だけ突出した第１接続電極を有する第１配線層を含む第１基板と、
第２層間絶縁膜及び第２層間絶縁膜から所定の量だけ突出した第２接続電極を有する第２配線層を含み、前記第２接続電極が前記第１接続電極に接合するように、前記第１基板上に貼り合わされ、当該貼り合わせ面では、前記第２接続電極が前記第１接続電極と接合していると共に、前記第２層間絶縁膜が、前記第１層間絶縁膜と少なくとも一部で接合している第２基板と
を備える半導体装置。
（２）
前記第１基板は第１半導体層を有し、前記第１配線層は前記第１半導体層の上部に設けられ、前記第２基板は第２半導体層を有し、前記第２配線層は前記第２半導体層の上部に設けられ、
Ｅ１を前記第１半導体層のヤング率、ν１を前記第１半導体層のポワソン比としたときのＥ１／（１−ν１２）をＥ１’とし、Ｅ２を前記第２半導体層のヤング率、ν２を前記第２半導体層のポワソン比としたときのＥ２／（１−ν２２）をＥ２’とし、前記第１層間絶縁膜と前記第２層間絶縁膜との接合強度をγとし、隣り合う前記第１接続電極間の距離をＲ１とし、前記第１半導体層の厚さをｔｗ１とし、隣り合う前記第２接続電極間の距離をＲ２とし、前記第２半導体層の厚さをｔｗ２としたとき、前記第１接続電極の前記第１層間絶縁膜からの突出量ｈ１及び前記第２接続電極の前記第２層間絶縁膜からの突出量ｈ２は下記の式（１）及び（２）の条件を満たしている
（１）に記載の半導体装置。
前記第１基板は第１半導体層を有し、前記第１配線層は前記第１半導体層の上部に設けられ、前記第２基板は第２半導体層を有し、前記第２配線層は前記第２半導体層の上部に設けられ、
Ｅ１を前記第１半導体層のヤング率、ν１を前記第１半導体層のポワソン比としたときのＥ１／（１−ν１２）をＥ１’とし、Ｅ２を前記第２半導体層のヤング率、ν２を前記第２半導体層のポワソン比としたときのＥ２／（１−ν２２）をＥ２’とし、前記第１層間絶縁膜と前記第２層間絶縁膜との接合強度をγとし、隣り合う前記第１接続電極間の距離をＲ１とし、前記第１半導体層の厚さをｔｗ１とし、隣り合う前記第２接続電極間の距離をＲ２とし、前記第２半導体層の厚さをｔｗ２としたとき、前記第１接続電極の前記第１層間絶縁膜からの突出量ｈ１及び前記第２接続電極の前記第２層間絶縁膜からの突出量ｈ２は下記の式（１）及び（２）の条件を満たしている
（１）に記載の半導体装置。
（３）
前記第１基板は第１半導体層を有し、前記第１配線層は前記第１半導体層の上部に設けられ、前記第２基板は第２半導体層を有し、前記第２配線層は前記第２半導体層の上部に設けられ、
Ｅ１を前記第１半導体層のヤング率、ν１を前記第１半導体層のポワソン比としたときのＥ１／（１−ν１２）をＥ１’とし、Ｅ２を前記第２半導体層のヤング率、ν２を前記第２半導体層のポワソン比としたときのＥ２／（１−ν２２）をＥ２’とし、前記第１層間絶縁膜と前記第２層間絶縁膜との接合強度をγとし、前記第１半導体層の厚さをｔｗ１とし、前記第２半導体層の厚さをｔｗ２としたとき、前記第１接続電極の前記第１層間絶縁膜からの突出量ｈ１及び前記第２接続電極の前記第２層間絶縁膜からの突出量ｈ２は下記の式（３）及び（４）の条件を満たしている
（１）に記載の半導体装置。
前記第１基板は第１半導体層を有し、前記第１配線層は前記第１半導体層の上部に設けられ、前記第２基板は第２半導体層を有し、前記第２配線層は前記第２半導体層の上部に設けられ、
Ｅ１を前記第１半導体層のヤング率、ν１を前記第１半導体層のポワソン比としたときのＥ１／（１−ν１２）をＥ１’とし、Ｅ２を前記第２半導体層のヤング率、ν２を前記第２半導体層のポワソン比としたときのＥ２／（１−ν２２）をＥ２’とし、前記第１層間絶縁膜と前記第２層間絶縁膜との接合強度をγとし、前記第１半導体層の厚さをｔｗ１とし、前記第２半導体層の厚さをｔｗ２としたとき、前記第１接続電極の前記第１層間絶縁膜からの突出量ｈ１及び前記第２接続電極の前記第２層間絶縁膜からの突出量ｈ２は下記の式（３）及び（４）の条件を満たしている
（１）に記載の半導体装置。
（４）
前記第１基板は第１半導体層を有し、前記第１配線層は前記第１半導体層の上部に設けられ、前記第２基板は第２半導体層を有し、前記第２配線層は前記第２半導体層の上部に設けられ、
Ｅ１を前記第１半導体層のヤング率、ν１を前記第１半導体層のポワソン比としたときのＥ１／（１−ν１２）をＥ１’とし、Ｅ２を前記第２半導体層のヤング率、ν２を前記第２半導体層のポワソン比としたときのＥ２／（１−ν２２）をＥ２’とし、前記第１層間絶縁膜と前記第２層間絶縁膜との接合強度をγとし、隣り合う前記第１接続電極間の距離をＲ１とし、隣り合う前記第２接続電極間の距離をＲ２としたとき、前記第１接続電極の前記第１層間絶縁膜からの突出量ｈ１及び前記第２接続電極の前記第２層間絶縁膜からの突出量ｈ２は下記の式（５）及び（６）の条件を満たしている
（１）に記載の半導体装置。
前記第１基板は第１半導体層を有し、前記第１配線層は前記第１半導体層の上部に設けられ、前記第２基板は第２半導体層を有し、前記第２配線層は前記第２半導体層の上部に設けられ、
Ｅ１を前記第１半導体層のヤング率、ν１を前記第１半導体層のポワソン比としたときのＥ１／（１−ν１２）をＥ１’とし、Ｅ２を前記第２半導体層のヤング率、ν２を前記第２半導体層のポワソン比としたときのＥ２／（１−ν２２）をＥ２’とし、前記第１層間絶縁膜と前記第２層間絶縁膜との接合強度をγとし、隣り合う前記第１接続電極間の距離をＲ１とし、隣り合う前記第２接続電極間の距離をＲ２としたとき、前記第１接続電極の前記第１層間絶縁膜からの突出量ｈ１及び前記第２接続電極の前記第２層間絶縁膜からの突出量ｈ２は下記の式（５）及び（６）の条件を満たしている
（１）に記載の半導体装置。
（５）
第１層間絶縁膜から所定の量だけ突出した第１接続電極を有する第１配線層を含む第１基板を用意する工程と、
第２層間絶縁膜から所定の量だけ突出した第２接続電極を有する第２配線層を含む第２基板を用意する工程と、
前記第１基板の前記第１接続電極と、前記第２基板の第２接続電極とを、向かい合わせて貼り合わせ、当該貼り合わせ面において、前記第１接続電極と前記第２接続電極が接合すると共に、積層方向に向かい合う第１層間絶縁膜と第２層間絶縁膜とが少なくとも一部で接合するように前記第１基板と前記第２基板とを貼り合わせる工程と
を含む半導体装置の製造方法。
第１層間絶縁膜から所定の量だけ突出した第１接続電極を有する第１配線層を含む第１基板を用意する工程と、
第２層間絶縁膜から所定の量だけ突出した第２接続電極を有する第２配線層を含む第２基板を用意する工程と、
前記第１基板の前記第１接続電極と、前記第２基板の第２接続電極とを、向かい合わせて貼り合わせ、当該貼り合わせ面において、前記第１接続電極と前記第２接続電極が接合すると共に、積層方向に向かい合う第１層間絶縁膜と第２層間絶縁膜とが少なくとも一部で接合するように前記第１基板と前記第２基板とを貼り合わせる工程と
を含む半導体装置の製造方法。
（６）
前記第１基板は第１半導体層を有し、前記第１配線層は前記第１半導体層の上部に設けられ、前記第２基板は第２半導体層を有し、前記第２配線層は前記第２半導体層の上部に設けられ、
Ｅ１を前記第１半導体層のヤング率、ν１を前記第１半導体層のポワソン比としたときのＥ１／（１−ν１２）をＥ１’とし、Ｅ２を前記第２半導体層のヤング率、ν２を前記第２半導体層のポワソン比としたときのＥ２／（１−ν２２）をＥ２’とし、前記第１層間絶縁膜と前記第２層間絶縁膜との接合強度をγとし、隣り合う前記第１接続電極間の距離をＲ１とし、前記第１半導体層の厚さをｔｗ１とし、隣り合う前記第２接続電極間の距離をＲ２とし、前記第２半導体層の厚さをｔｗ２としたとき、前記第１接続電極の前記第１層間絶縁膜からの突出量ｈ１及び前記第２接続電極の前記第２層間絶縁膜からの突出量ｈ２は下記の式（１）及び（２）の条件を満たすように前記第１基板及び前記第２基板を形成する
（５）に記載の半導体装置の製造方法。
前記第１基板は第１半導体層を有し、前記第１配線層は前記第１半導体層の上部に設けられ、前記第２基板は第２半導体層を有し、前記第２配線層は前記第２半導体層の上部に設けられ、
Ｅ１を前記第１半導体層のヤング率、ν１を前記第１半導体層のポワソン比としたときのＥ１／（１−ν１２）をＥ１’とし、Ｅ２を前記第２半導体層のヤング率、ν２を前記第２半導体層のポワソン比としたときのＥ２／（１−ν２２）をＥ２’とし、前記第１層間絶縁膜と前記第２層間絶縁膜との接合強度をγとし、隣り合う前記第１接続電極間の距離をＲ１とし、前記第１半導体層の厚さをｔｗ１とし、隣り合う前記第２接続電極間の距離をＲ２とし、前記第２半導体層の厚さをｔｗ２としたとき、前記第１接続電極の前記第１層間絶縁膜からの突出量ｈ１及び前記第２接続電極の前記第２層間絶縁膜からの突出量ｈ２は下記の式（１）及び（２）の条件を満たすように前記第１基板及び前記第２基板を形成する
（５）に記載の半導体装置の製造方法。
（７）
前記第１基板は第１半導体層を有し、前記第１配線層は前記第１半導体層の上部に設けられ、前記第２基板は第２半導体層を有し、前記第２配線層は前記第２半導体層の上部に設けられ、
Ｅ１を前記第１半導体層のヤング率、ν１を前記第１半導体層のポワソン比としたときのＥ１／（１−ν１２）をＥ１’とし、Ｅ２を前記第２半導体層のヤング率、ν２を前記第２半導体層のポワソン比としたときのＥ２／（１−ν２２）をＥ２’とし、前記第１層間絶縁膜と前記第２層間絶縁膜との接合強度をγとし、前記第１半導体層の厚さをｔｗ１とし、前記第２半導体層の厚さをｔｗ２としたとき、前記第１接続電極の前記第１層間絶縁膜からの突出量ｈ１及び前記第２接続電極の前記第２層間絶縁膜からの突出量ｈ２は下記の式（３）及び（４）の条件を満たすように前記第１基板及び前記第２基板を形成する
（５）に記載の半導体装置の製造方法。
前記第１基板は第１半導体層を有し、前記第１配線層は前記第１半導体層の上部に設けられ、前記第２基板は第２半導体層を有し、前記第２配線層は前記第２半導体層の上部に設けられ、
Ｅ１を前記第１半導体層のヤング率、ν１を前記第１半導体層のポワソン比としたときのＥ１／（１−ν１２）をＥ１’とし、Ｅ２を前記第２半導体層のヤング率、ν２を前記第２半導体層のポワソン比としたときのＥ２／（１−ν２２）をＥ２’とし、前記第１層間絶縁膜と前記第２層間絶縁膜との接合強度をγとし、前記第１半導体層の厚さをｔｗ１とし、前記第２半導体層の厚さをｔｗ２としたとき、前記第１接続電極の前記第１層間絶縁膜からの突出量ｈ１及び前記第２接続電極の前記第２層間絶縁膜からの突出量ｈ２は下記の式（３）及び（４）の条件を満たすように前記第１基板及び前記第２基板を形成する
（５）に記載の半導体装置の製造方法。
（８）
前記第１基板は第１半導体層を有し、前記第１配線層は前記第１半導体層の上部に設けられ、前記第２基板は第２半導体層を有し、前記第２配線層は前記第２半導体層の上部に設けられ、
Ｅ１を前記第１半導体層のヤング率、ν１を前記第１半導体層のポワソン比としたときのＥ１／（１−ν１2）をＥ１’とし、Ｅ２を前記第２半導体層のヤング率、ν２を前記第２半導体層のポワソン比としたときのＥ２／（１−ν２2）をＥ２’とし、前記第１層間絶縁膜と前記第２層間絶縁膜との接合強度をγとし、隣り合う前記第１接続電極間の距離をＲ１とし、隣り合う前記第２接続電極間の距離をＲ２としたとき、前記第１接続電極の前記第１層間絶縁膜からの突出量ｈ１及び前記第２接続電極の前記第２層間絶縁膜からの突出量ｈ２は下記の式（５）及び（６）の条件を満たすように前記第１基板及び前記第２基板を形成する
（５）に記載の半導体装置の製造方法。
前記第１基板は第１半導体層を有し、前記第１配線層は前記第１半導体層の上部に設けられ、前記第２基板は第２半導体層を有し、前記第２配線層は前記第２半導体層の上部に設けられ、
Ｅ１を前記第１半導体層のヤング率、ν１を前記第１半導体層のポワソン比としたときのＥ１／（１−ν１2）をＥ１’とし、Ｅ２を前記第２半導体層のヤング率、ν２を前記第２半導体層のポワソン比としたときのＥ２／（１−ν２2）をＥ２’とし、前記第１層間絶縁膜と前記第２層間絶縁膜との接合強度をγとし、隣り合う前記第１接続電極間の距離をＲ１とし、隣り合う前記第２接続電極間の距離をＲ２としたとき、前記第１接続電極の前記第１層間絶縁膜からの突出量ｈ１及び前記第２接続電極の前記第２層間絶縁膜からの突出量ｈ２は下記の式（５）及び（６）の条件を満たすように前記第１基板及び前記第２基板を形成する
（５）に記載の半導体装置の製造方法。
（９）
光電変換部が設けられた画素領域を含むセンサ側半導体層と、前記センサ側半導体層の受光面とは反対側の表面側に設けられ、センサ側層間絶縁膜を介して設けられた配線及び前記センサ側層間絶縁膜の表面から所定の量だけ突出したセンサ側接続電極を有するセンサ側配線層とを備えるセンサ基板と、回路側半導体層及び回路側配線層を有し、前記センサ基板の前記センサ側配線層側に設けられ、回路側層間絶縁膜を介して設けられた配線及び前記回路側層間絶縁膜の表面から所定の量だけ突出した回路側接続電極を有する回路側配線層とを備え、前記センサ基板上に貼り合わされて設けられた回路基板とを含む固体撮像装置であって、前記センサ基板と前記回路基板との貼り合わせ面では、前記センサ側接続電極と前記回路側接続電極が接合していると共に、積層方向に向かい合うセンサ側層間絶縁膜と回路側層間絶縁膜とが少なくとも一部で接合している固体撮像装置と、
前記固体撮像装置から出力される出力信号を処理する信号処理回路と
を備える電子機器。
光電変換部が設けられた画素領域を含むセンサ側半導体層と、前記センサ側半導体層の受光面とは反対側の表面側に設けられ、センサ側層間絶縁膜を介して設けられた配線及び前記センサ側層間絶縁膜の表面から所定の量だけ突出したセンサ側接続電極を有するセンサ側配線層とを備えるセンサ基板と、回路側半導体層及び回路側配線層を有し、前記センサ基板の前記センサ側配線層側に設けられ、回路側層間絶縁膜を介して設けられた配線及び前記回路側層間絶縁膜の表面から所定の量だけ突出した回路側接続電極を有する回路側配線層とを備え、前記センサ基板上に貼り合わされて設けられた回路基板とを含む固体撮像装置であって、前記センサ基板と前記回路基板との貼り合わせ面では、前記センサ側接続電極と前記回路側接続電極が接合していると共に、積層方向に向かい合うセンサ側層間絶縁膜と回路側層間絶縁膜とが少なくとも一部で接合している固体撮像装置と、
前記固体撮像装置から出力される出力信号を処理する信号処理回路と
を備える電子機器。
１・・・固体撮像装置、２・・・センサ基板、３・・・回路基板、４・・・回路側半導体層、５・・・回路側配線層、６・・・回路側層間絶縁膜、７，１５，２６，３２，３９・・・配線、９・・・回路側接続電極、１０・・・カラーフィルタ、１１・・・オンチップレンズ、１２・・・センサ側半導体層、１３・・・センサ側配線層、１４・・・センサ側層間絶縁膜、１６・・・センサ側接続電極、１７・・・光電変換部、２０・・・半導体装置、２１・・・第１基板、２２・・・第２基板、２３・・・第３基板、２４・・・第１半導体層、２５・・・第１配線層、２７・・・第１層間絶縁膜、２８・・・第１接続電極、３０・・・第２半導体層、３１・・・第２層間絶縁膜、３３・・・第２配線層、３５・・・下側接続電極、３６・・・上側接続電極、３７・・・第３半導体層、３８・・・第３配線層、４０・・・第３層間絶縁膜、４２・・・第３接続電極、２００・・・電子機器、２１０・・・光学レンズ、２１１・・・シャッタ装置、２１２・・・駆動回路、２１３・・・信号処理回路
Claims (7)
- 第１層間絶縁膜及び前記第１層間絶縁膜から所定の量だけ突出した第１接続電極を有する第１配線層を含む第１基板と、
第２層間絶縁膜及び第２層間絶縁膜から所定の量だけ突出した第２接続電極を有する第２配線層を含み、前記第２接続電極が前記第１接続電極に接合するように、前記第１基板上に貼り合わされ、当該貼り合わせ面では、前記第２接続電極が前記第１接続電極と接合すると共に、前記第２層間絶縁膜が、前記第１層間絶縁膜と少なくとも一部で接合している第２基板と
を備え、
前記第１基板は第１半導体層を有し、前記第１配線層は前記第１半導体層の上部に設けられ、前記第２基板は第２半導体層を有し、前記第２配線層は前記第２半導体層の上部に設けられ、
Ｅ１を前記第１半導体層のヤング率、ν１を前記第１半導体層のポワソン比としたときのＥ１／（１−ν１ 2 ）をＥ１’とし、Ｅ２を前記第２半導体層のヤング率、ν２を前記第２半導体層のポワソン比としたときのＥ２／（１−ν２ 2 ）をＥ２’とし、前記第１層間絶縁膜と前記第２層間絶縁膜との接合強度をγとし、隣り合う前記第１接続電極間の距離をＲ１とし、前記第１半導体層の厚さをｔ w1 とし、隣り合う前記第２接続電極間の距離をＲ２とし、前記第２半導体層の厚さをｔ w2 としたとき、前記第１接続電極の前記第１層間絶縁膜からの突出量ｈ１及び前記第２接続電極の前記第２層間絶縁膜からの突出量ｈ２は下記の式（１）及び（２）の条件を満たしている
- 前記第１基板は第１半導体層を有し、前記第１配線層は前記第１半導体層の上部に設けられ、前記第２基板は第２半導体層を有し、前記第２配線層は前記第２半導体層の上部に設けられ、
Ｅ１を前記第１半導体層のヤング率、ν１を前記第１半導体層のポワソン比としたときのＥ１／（１−ν１2）をＥ１’とし、Ｅ２を前記第２半導体層のヤング率、ν２を前記第２半導体層のポワソン比としたときのＥ２／（１−ν２2）をＥ２’とし、前記第１層間絶縁膜と前記第２層間絶縁膜との接合強度をγとし、前記第１半導体層の厚さをｔw1とし、前記第２半導体層の厚さをｔw2としたとき、前記第１接続電極の前記第１層間絶縁膜からの突出量ｈ１及び前記第２接続電極の前記第２層間絶縁膜からの突出量ｈ２は下記の式（３）及び（４）の条件を満たしている
- 前記第１基板は第１半導体層を有し、前記第１配線層は前記第１半導体層の上部に設けられ、前記第２基板は第２半導体層を有し、前記第２配線層は前記第２半導体層の上部に設けられ、
Ｅ１を前記第１半導体層のヤング率、ν１を前記第１半導体層のポワソン比としたときのＥ１／（１−ν１2）をＥ１’とし、Ｅ２を前記第２半導体層のヤング率、ν２を前記第２半導体層のポワソン比としたときのＥ２／（１−ν２2）をＥ２’とし、前記第１層間絶縁膜と前記第２層間絶縁膜との接合強度をγとし、隣り合う前記第１接続電極間の距離をＲ１とし、隣り合う前記第２接続電極間の距離をＲ２としたとき、前記第１接続電極の前記第１層間絶縁膜からの突出量ｈ１及び前記第２接続電極の前記第２層間絶縁膜からの突出量ｈ２は下記の式（５）及び（６）の条件を満たしている
- 第１層間絶縁膜から所定の量だけ突出した第１接続電極を有する第１配線層を含む第１基板を用意する工程と、
第２層間絶縁膜から所定の量だけ突出した第２接続電極を有する第２配線層を含む第２基板を用意する工程と、
前記第１基板の前記第１接続電極と、前記第２基板の第２接続電極とを、向かい合わせて貼り合わせ、当該貼り合わせ面において、前記第１接続電極と前記第２接続電極が接合すると共に、積層方向に向かい合う第１層間絶縁膜と第２層間絶縁膜とが少なくとも一部で接合するように前記第１基板と前記第２基板とを貼り合わせる工程と
を含み、
前記第１基板は第１半導体層を有し、前記第１配線層は前記第１半導体層の上部に設けられ、前記第２基板は第２半導体層を有し、前記第２配線層は前記第２半導体層の上部に設けられ、
Ｅ１を前記第１半導体層のヤング率、ν１を前記第１半導体層のポワソン比としたときのＥ１／（１−ν１ 2 ）をＥ１’とし、Ｅ２を前記第２半導体層のヤング率、ν２を前記第２半導体層のポワソン比としたときのＥ２／（１−ν２ 2 ）をＥ２’とし、前記第１層間絶縁膜と前記第２層間絶縁膜との接合強度をγとし、隣り合う前記第１接続電極間の距離をＲ１とし、前記第１半導体層の厚さをｔ w1 とし、隣り合う前記第２接続電極間の距離をＲ２とし、前記第２半導体層の厚さをｔ w2 としたとき、前記第１接続電極の前記第１層間絶縁膜からの突出量ｈ１及び前記第２接続電極の前記第２層間絶縁膜からの突出量ｈ２は下記の式（１）及び（２）の条件を満たすように前記第１基板及び前記第２基板を形成する
- 前記第１基板は第１半導体層を有し、前記第１配線層は前記第１半導体層の上部に設けられ、前記第２基板は第２半導体層を有し、前記第２配線層は前記第２半導体層の上部に設けられ、
Ｅ１を前記第１半導体層のヤング率、ν１を前記第１半導体層のポワソン比としたときのＥ１／（１−ν１2）をＥ１’とし、Ｅ２を前記第２半導体層のヤング率、ν２を前記第２半導体層のポワソン比としたときのＥ２／（１−ν２2）をＥ２’とし、前記第１層間絶縁膜と前記第２層間絶縁膜との接合強度をγとし、前記第１半導体層の厚さをｔw1とし、前記第２半導体層の厚さをｔw2としたとき、前記第１接続電極の前記第１層間絶縁膜からの突出量ｈ１及び前記第２接続電極の前記第２層間絶縁膜からの突出量ｈ２は下記の式（３）及び（４）の条件を満たすように前記第１基板及び前記第２基板を形成する
- 前記第１基板は第１半導体層を有し、前記第１配線層は前記第１半導体層の上部に設けられ、前記第２基板は第２半導体層を有し、前記第２配線層は前記第２半導体層の上部に設けられ、
Ｅ１を前記第１半導体層のヤング率、ν１を前記第１半導体層のポワソン比としたときのＥ１／（１−ν１2）をＥ１’とし、Ｅ２を前記第２半導体層のヤング率、ν２を前記第２半導体層のポワソン比としたときのＥ２／（１−ν２2）をＥ２’とし、前記第１層間絶縁膜と前記第２層間絶縁膜との接合強度をγとし、隣り合う前記第１接続電極間の距離をＲ１とし、隣り合う前記第２接続電極間の距離をＲ２としたとき、前記第１接続電極の前記第１層間絶縁膜からの突出量ｈ１及び前記第２接続電極の前記第２層間絶縁膜からの突出量ｈ２は下記の式（５）及び（６）の条件を満たすように前記第１基板及び前記第２基板を形成する
- 光電変換部が設けられた画素領域を含むセンサ側半導体層と、前記センサ側半導体層の受光面とは反対側の表面側に設けられ、センサ側層間絶縁膜を介して設けられた配線及び前記センサ側層間絶縁膜の表面から所定の量だけ突出したセンサ側接続電極を有するセンサ側配線層とを備えるセンサ基板と、回路側半導体層及び回路側配線層を有し、前記センサ基板の前記センサ側配線層側に設けられ、回路側層間絶縁膜を介して設けられた配線及び前記回路側層間絶縁膜の表面から所定の量だけ突出した回路側接続電極を有する回路側配線層とを備え、前記センサ基板上に貼り合わされて設けられた回路基板とを含む固体撮像装置であって、前記センサ基板と前記回路基板との貼り合わせ面では、前記センサ側接続電極と前記回路側接続電極が接合していると共に、積層方向に向かい合うセンサ側層間絶縁膜と回路側層間絶縁膜とが少なくとも一部で接合している固体撮像装置と、
前記固体撮像装置から出力される出力信号を処理する信号処理回路と
を備え、
前記センサ基板はセンサ側半導体層を有し、前記センサ側配線層は前記センサ側半導体層の上部に設けられ、前記回路基板は回路側半導体層を有し、前記回路側配線層は前記回路側半導体層の上部に設けられ、
Ｅ１を前記センサ側半導体層のヤング率、ν１を前記センサ側半導体層のポワソン比としたときのＥ１／（１−ν１ 2 ）をＥ１’とし、Ｅ２を前記回路側半導体層のヤング率、ν２を前記回路側半導体層のポワソン比としたときのＥ２／（１−ν２ 2 ）をＥ２’とし、前記センサ側層間絶縁膜と前記回路側層間絶縁膜との接合強度をγとし、隣り合う前記センサ側接続電極間の距離をＲ１とし、前記センサ側半導体層の厚さをｔ w1 とし、隣り合う前記回路側接続電極間の距離をＲ２とし、前記回路側半導体層の厚さをｔ w2 としたとき、前記センサ側接続電極の前記センサ側層間絶縁膜からの突出量ｈ１及び前記回路側接続電極の前記回路側層間絶縁膜からの突出量ｈ２は下記の式（１）及び（２）の条件を満たしている
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