KR20200037894A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판, 제1 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 제1 게이트 전극들, 제1 게이트 전극들을 관통하며 제1 기판 상에 수직하게 연장되는 제1 채널들, 제1 채널들과 연결되는 제1 비트 라인들, 및 제1 비트 라인들의 상부에 제1 비트 라인들과 전기적으로 연결되도록 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물, 및 제1 기판 구조물 상에서 제1 기판 구조물과 연결되며, 제2 기판, 제2 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 제2 게이트 전극들, 제2 게이트 전극들을 관통하며 제2 기판 상에 수직하게 연장되는 제2 채널들, 제2 채널들과 연결되는 제2 비트 라인들, 및 제2 비트 라인들의 상부에 제2 비트 라인들과 전기적으로 연결되도록 배치되는 제2 접합 패드들을 포함하는 제2 기판 구조물을 포함하고, 제1 기판 구조물과 제2 기판 구조물은 제1 및 제2 접합 패드들에 의해 접합되어 연결되며, 제1 비트 라인들은 제1 및 제2 접합 패드들을 통해 제2 비트 라인들과 각각 전기적으로 연결된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND MANUFACTURING METHODS OF THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰성이 향상된 반도체 장치 및 그 제조 방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 전극들, 상기 제1 게이트 전극들을 관통하며 상기 제1 기판 상에 수직하게 연장되는 제1 채널들, 상기 제1 채널들과 연결되는 제1 비트 라인들, 및 상기 제1 비트 라인들의 상부에 상기 제1 비트 라인들과 전기적으로 연결되도록 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물, 및 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 제2 게이트 전극들, 상기 제2 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되는 제2 채널들, 상기 제2 채널들과 연결되는 제2 비트 라인들, 및 상기 제2 비트 라인들의 상부에 상기 제2 비트 라인들과 전기적으로 연결되도록 배치되는 제2 접합 패드들을 포함하는 제2 기판 구조물을 포함하고, 상기 제1 기판 구조물과 상기 제2 기판 구조물은 상기 제1 및 제2 접합 패드들에 의해 접합되어 연결되며, 상기 제1 비트 라인들은 상기 제1 및 제2 접합 패드들을 통해 상기 제2 비트 라인들과 각각 전기적으로 연결될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되고 일 방향을 따라 서로 다른 길이로 연장되어 제1 콘택 영역들을 제공하는 제1 게이트 전극들, 상기 제1 게이트 전극들을 관통하며 상기 제1 기판 상에 수직하게 연장되는 제1 채널들, 상기 제1 콘택 영역들에서 상기 제1 게이트 전극들과 연결되며 상기 제1 기판의 상면에 수직하게 연장되는 제1 셀 콘택 플러그들, 상기 제1 채널들과 연결되는 제1 비트 라인들, 및 상면에 인접하게 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물, 및
상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되고 일 방향을 따라 서로 다른 길이로 연장되어 제2 콘택 영역들을 제공하는 제2 게이트 전극들, 상기 제2 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되는 제2 채널들, 상기 제2 콘택 영역들에서 상기 제2 게이트 전극들과 연결되며 상기 제2 기판의 상면에 수직하게 연장되는 제2 셀 콘택 플러그들, 상기 제2 채널들과 연결되는 제2 비트 라인들, 및 상면에 인접하게 배치되는 상기 제1 접합 패드들과 접합되는 제2 접합 패드들을 포함하는 제2 기판 구조물을 포함하고, 상기 제1 비트 라인들은 상기 제1 및 제2 접합 패드들을 통해 상기 제2 비트 라인들과 각각 전기적으로 연결되고, 상기 제1 셀 콘택 플러그들은 적어도 일부가 상기 제1 및 제2 접합 패드들을 통해 상기 제2 셀 콘택 플러그들과 각각 전기적으로 연결될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판, 상기 제1 기판 상에 배치되어 상기 회로 소자들과 전기적으로 연결되는 제1 메모리 셀들, 상기 제1 메모리 셀들 상에 배치되며 상기 제1 메모리 셀들과 연결되는 제1 비트 라인들, 및 상기 제1 비트 라인들 상에 상기 제1 비트 라인들과 각각 연결되도록 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물, 및 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판 상에 배치되는 제2 메모리 셀들, 상기 제2 메모리 셀들 상에 배치되며 상기 제2 메모리 셀들과 연결되는 제2 비트 라인들, 상기 제2 비트 라인들 상에 상기 제2 비트 라인들과 각각 연결되도록 배치되는 제2 접합 패드들을 포함하는 제2 기판 구조물을 포함하고, 상기 제1 및 제2 기판 구조물들은, 상기 제1 접합 패드들과 상기 제2 접합 패드들이 접합되어 연결될 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 제1 기판 상에, 상기 제1 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 제1 게이트 전극들, 상기 제1 게이트 전극들을 관통하며 상기 제1 기판 상에 수직하게 연장되는 제1 채널들, 상기 제1 채널들과 연결되는 제1 비트 라인들, 및 상기 제1 비트 라인들 상에 상기 제1 비트 라인들과 각각 전기적으로 연결되도록 배치되는 제1 접합 패드들을 형성하여 제1 기판 구조물을 형성하는 단계, 제2 기판 상에, 상기 제2 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 제2 게이트 전극들, 상기 제2 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되는 제2 채널들, 상기 제2 채널들과 연결되는 제2 비트 라인들, 및 상기 제2 비트 라인들 상에 상기 제2 비트 라인들과 각각 전기적으로 연결되도록 배치되는 제2 접합 패드들을 형성하여 제2 기판 구조물을 형성하는 단계, 제3 기판의 제1 면 상에, 회로 소자들, 상기 제3 기판을 소정 깊이로 관통하는 관통 콘택 플러그들, 및 상기 회로 소자들 상부에 배치되는 제3 접합 패드들을 형성하여 제3 기판 구조물을 형성하는 단계, 상기 제1 접합 패드들과 상기 제3 접합 패드들을 접합하여 상기 제1 기판 구조물 상에 상기 제3 기판 구조물을 접합하는 단계, 상기 제3 기판의 상기 제1 면에 대향하는 제2 면으로부터 상기 제3 기판의 일부를 제거하여 상기 관통 콘택 플러그들의 일단을 노출시키는 단계, 상기 제3 기판의 상기 제2 면을 통해 노출된 상기 관통 콘택 플러그들 상에 제4 접합 패드들을 형성하는 단계, 및 상기 제4 접합 패드들과 상기 제2 접합 패드들을 접합하여 상기 제3 기판 구조물 상에 상기 제2 기판 구조물을 접합하는 단계를 포함할 수 있다.
두 개 이상의 기판 구조물이 접합된 비트 라인 공유 구조에 의해, 접적도가 향상된 반도체 장치가 제공될 수 있다.
또한, 접합 패드를 이용하여 두 개 이상의 기판 구조물을 본딩하여 비트 라인 공유 구조를 형성함으로써, 신뢰성이 향상된 반도체 장치를 제조할 수 있는 제조 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 배치를 설명하기 위한 개략적인 레이아웃도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 일부 구성에 대한 레이아웃도이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도들이다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도들이다.
도 9 내지 도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 13은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 14a 내지 도 14h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 15a 내지 도 15g는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 16은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 입출력 버퍼(35), 제어 로직(36), 및 전압 발생기(37)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(34)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
로우 디코더(32)는 입력된 어드레스(ADDR)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(32)는 제어 로직(36)의 제어에 응답하여 전압 발생기(37)로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
페이지 버퍼(34)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
입출력 버퍼(35)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(34)에 전달하고, 읽기 동작 시 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다. 입출력 버퍼(35)는 입력되는 어드레스 또는 명령어를 제어 로직(36)에 전달할 수 있다.
제어 로직(36)은 로우 디코더(32) 및 페이지 버퍼(34)의 동작을 제어할 수 있다. 제어 로직(36)은 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(36)은 상기 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
전압 발생기(37)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성할 수 있다. 전압 발생기(37)에 의해서 생성되는 전압은 로우 디코더(32)를 통해서 메모리 셀 어레이(20)에 전달될 수 있다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 2a를 참조하면, 메모리 셀 어레이(20A)는, 서로 직렬로 연결되는 제1 메모리 셀들(MC1), 제1 메모리 셀들(MC1)의 양단에 직렬로 연결되는 제1 접지 선택 트랜지스터(GST1) 및 제1 스트링 선택 트랜지스터(SST1_1, SST1_2)를 포함하는 복수의 제1 메모리 셀 스트링들(S1)을 포함할 수 있다. 복수의 제1 메모리 셀 스트링들(S1)은 각각의 제1 비트 라인들(BL1_0-BL1_2)에 병렬로 연결될 수 있다. 복수의 제1 메모리 셀 스트링들(S1)은 제1 공통 소스 라인(CSL1)에 공통으로 연결될 수 있다. 즉, 복수의 제1 비트 라인들(BL1_0-BL1_2)과 하나의 제1 공통 소스 라인(CSL1) 사이에 복수의 제1 메모리 셀 스트링들(S1)이 배치될 수 있다. 예시적인 실시예에서, 제1 공통 소스 라인(CSL1)은 복수 개가 2차원적으로 배열될 수도 있다.
또한, 메모리 셀 어레이(20A)는, 제1 비트 라인들(BL1_0-BL1_2)의 상부에 배치되며, 서로 직렬로 연결되는 제2 메모리 셀들(MC2), 제2 메모리 셀들(MC2)의 양단에 직렬로 연결되는 제2 접지 선택 트랜지스터(GST2) 및 제2 스트링 선택 트랜지스터(SST2_1, SST2_2)를 포함하는 복수의 제2 메모리 셀 스트링들(S2)을 포함할 수 있다. 복수의 제2 메모리 셀 스트링들(S2)은 각각의 제2 비트 라인들(BL2_0-BL2_2)에 병렬로 연결될 수 있다. 복수의 제2 메모리 셀 스트링들(S2)은 제2 공통 소스 라인(CSL2)에 공통으로 연결될 수 있다. 즉, 복수의 제2 비트 라인들(BL2_0-BL2_2)과 하나의 제2 공통 소스 라인(CSL2) 사이에 복수의 제2 메모리 셀 스트링들(S2)이 배치될 수 있다.
메모리 셀 어레이(20A)에서 상하로 배치되는 제1 비트 라인들(BL1_0-BL1_2) 및 제2 비트 라인들(BL2_0-BL2_2)은 서로 전기적으로 연결될 수 있다. 제1 비트 라인들(BL1_0-BL1_2) 및 제2 비트 라인들(BL2_0-BL2_2)을 중심으로 제1 및 제2 메모리 셀 스트링들(S1, S2)은 실질적으로 동일한 회로 구조를 가질 수 있다. 제1 및 제2 메모리 셀 스트링들(S1, S2)에서, 제1 스트링 선택 라인(SSL_1, SSL1_2)과 제2 스트링 선택 라인(SSL2_1, SSL2_2)은 서로 전기적으로 연결되어 등전위 상태에 있을 수 있으며, 제1 접지 선택 라인(GSL1)과 제2 접지 선택 라인(GSL2)도 서로 전기적으로 연결되어 등전위 상태에 있을 수 있다. 다만, 제1 워드 라인들(WL1_0-WL1_n)과 제2 워드 라인들(WL2_0-WL2_n)에는 서로 다른 신호가 인가될 수 있다. 따라서, 제1 메모리 셀들(MC1)과 제2 메모리 셀들(MC2)에는 각각 서로 다른 데이터가 기입될 수 있다. 이하에서는, 제1 및 제2 메모리 셀 스트링들(S1, S2)에 공통적인 설명에 대해서, 제1 및 제2 메모리 셀 스트링들(S1, S2)을 구분하지 않고 함께 설명한다.
서로 직렬로 연결되는 메모리 셀들(MC1, MC2)은 상기 메모리 셀들(MC1, MC2)을 선택하기 위한 워드 라인들(WL1_0-WL1_n, WL2_0-WL2_n)에 의해 제어될 수 있다. 각각의 메모리 셀들(MC1, MC2)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL1, CSL2)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MC1, MC2)의 게이트 전극들은, 워드 라인들(WL1_0-WL1_n, WL2_0-WL2_n) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀들(MC1, MC2)의 게이트 전극들이 공통 소스 라인들(CSL1, CSL2)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 트랜지스터(GST1, GST2)는 접지 선택 라인(GSL1, GSL2)에 의해 제어되고, 공통 소스 라인(CSL1, CSL2)에 접속될 수 있다. 스트링 선택 트랜지스터(SST1_1, SST1_2, SST2_1, SST2_2)는 스트링 선택 라인(SSL_1, SSL1_2, SSL2_1, SSL2_2)에 의해 제어되고, 비트 라인들(BL1_0-BL1_2, BL2_0-BL2_2)에 접속될 수 있다. 도 2a에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC1, MC1)에 각각 하나의 접지 선택 트랜지스터(GST1, GST2)와 두 개의 스트링 선택 트랜지스터들(SST1_1, SST1_2, SST2_1, SST2_2)이 연결되는 구조를 도시하였으나, 각각 하나의 스트링 선택 트랜지스터가 연결되거나, 복수의 접지 선택 트랜지스터가 연결될 수도 있다. 워드 라인들(WL1_0-WL1_n, WL2_0-WL2_n) 중 최상위 워드라인(WL1_n, WL2_n)과 스트링 선택 라인(SSL_1, SSL1_2, SSL2_1, SSL2_2) 사이에 하나 이상의 더미 라인(DWL1, DWL2) 또는 버퍼 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL1_0, WL2_0)과 접지 선택 라인(GSL1, GSL2) 사이에도 하나 이상의 더미 라인(DWL1, DWL2)이 배치될 수 있다. 본 명세서에서, "더미(dummy)"의 용어는 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 갖지만, 장치 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다.
스트링 선택 트랜지스터(SST1_1, SST1_2, SST2_1, SST2_2)에 스트링 선택 라인(SSL_1, SSL1_2, SSL2_1, SSL2_2)을 통해 신호가 인가되면, 비트 라인(BL1_0-BL1_2, BL2_0-BL2_2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC1, MC2)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(MC1, MC2)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 예시적인 실시예에서, 메모리 셀 어레이(20A)는 비트 라인(BL1_0-BL1_2, BL2_0-BL2_2)과 전기적으로 분리되는 적어도 하나의 더미 메모리 셀 스트링을 포함할 수도 있다.
도 2b를 참조하면, 메모리 셀 어레이(20B)에서 상하로 배치되는 제1 비트 라인들(BL1_0-BL1_2) 및 제2 비트 라인들(BL2_0-BL2_2)은 서로 전기적으로 연결될 수 있다. 도 2a에서와 같이, 제1 비트 라인들(BL1_0-BL1_2) 및 제2 비트 라인들(BL2_0-BL2_2)을 중심으로 제1 및 제2 메모리 셀 스트링들(S1, S2)은 실질적으로 동일한 회로 구조를 가질 수 있다. 다만, 도 2a와 달리, 제1 및 제2 메모리 셀 스트링들(S1, S2)에서, 제1 워드 라인들(WL1_0-WL1_n)과 제2 워드 라인들(WL2_0-WL2_n)은 서로 전기적으로 연결되어 등전위 상태에 있을 수 있다. 또한, 제1 접지 선택 라인(GSL1)과 제2 접지 선택 라인(GSL2)도 서로 전기적으로 연결되어 등전위 상태에 있을 수 있다. 이에 비하여, 제1 스트링 선택 라인(SSL_1, SSL1_2)과 제2 스트링 선택 라인(SSL2_1, SSL2_2)에는 서로 다른 신호가 인가되어 별도로 제어될 수 있다. 따라서, 제1 메모리 셀들(MC1)과 제2 메모리 셀들(MC2)에는 각각 서로 다른 데이터가 기입될 수 있다. 다만, 예시적인 실시예들에서, 제1 스트링 선택 라인(SSL_1, SSL1_2)과 제2 스트링 선택 라인(SSL2_1, SSL2_2)에도 서로 전기적으로 연결될 수 있다. 이 경우, 제1 및 제2 메모리 셀 스트링들(S1, S2)은 동일하게 동작할 수 있으며, 제1 메모리 셀들(MC1)과 제2 메모리 셀들(MC2)에 동일하게 데이터가 기입되고 소거될 수 있다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 배치를 설명하기 위한 개략적인 레이아웃도이다.
도 3a를 참조하면, 반도체 장치(10A)는 수직 방향으로 적층된 제1 및 제2 기판 구조물들(S1, S2)을 포함할 수 있다. 제1 기판 구조물(S1)은 제1 및 제2 영역들(R1, R2)을 포함하며, 제1 영역(R1)은 도 1의 주변 회로(30)를 구성하고, 제2 영역(R2)은 메모리 셀 어레이(20)를 구성할 수 있다. 제1 영역(R1)은 로우 디코더(DEC), 페이지 버퍼(PB) 및 기타 주변 회로(PERI)를 포함할 수 있다. 제2 영역(R2)은 제1 메모리 셀 어레이들(MCA1) 및 관통 배선 영역(TB)을 포함할 수 있다. 제2 기판 구조물(S2)은 메모리 셀 어레이(20)를 구성할 수 있으며, 제2 메모리 셀 어레이들(MCA2)을 포함할 수 있다.
제1 영역(R1)에서, 로우 디코더(DEC)는 도 1을 참조하여 상술한 로우 디코더(32)에 해당하고, 페이지 버퍼(PB)는 페이지 버퍼(34)에 해당하는 영역일 수 있다. 또한, 기타 주변 회로(PERI)는 도 1의 제어 로직(36) 및 전압 발생기(37)를 포함하는 영역일 수 있으며, 예컨대, 래치 회로(latch circuit), 캐시 회로(cache circuit), 또는 감지 증폭기(sense amplifier)를 포함할 수 있다. 그 밖에, 기타 주변 회로(PERI)는 도 1의 입출력 버퍼(35)를 포함할 수 있으며, ESD(Electrostatic discharge) 소자 또는 데이터 입출력 회로를 포함할 수 있다. 예시적인 실시예들에서, 입출력 버퍼(35)는 기타 주변 회로(PERI)의 둘레에서 별도의 영역을 이루도록 배치될 수도 있다.
제1 영역(R1)에서 이와 같은 다양한 회로 영역들(DEC, PB, PERI) 중 적어도 일부는 제2 영역(R2)의 제1 메모리 셀 어레이들(MCA1)의 하부에 배치될 수 있다. 예를 들어, 페이지 버퍼(PB) 및 기타 주변 회로(PERI)가 제1 메모리 셀 어레이들(MCA1)의 하부에서 제1 메모리 셀 어레이들(MCA1)과 중첩되도록 배치될 수 있다. 다만, 실시예들에서 제1 영역(R1)에 포함되는 회로들 및 배치 형태는 다양하게 변경될 수 있으며, 이에 따라 제1 메모리 셀 어레이들(MCA1)과 중첩되어 배치되는 회로들도 다양하게 변경될 수 있다.
제2 영역(R2)에서, 제1 메모리 셀 어레이들(MCA1)은 서로 이격되어 나란하게 배치될 수 있다. 다만, 실시예들에서 제1 영역(R2)에 배치되는 제1 메모리 셀 어레이들(MCA1)의 개수 및 배치 형태는 다양하게 변경될 수 있으며, 예를 들어, 본 실시예의 제1 메모리 셀 어레이들(MCA1)이 연속적으로 반복하여 배치되는 형태를 가질 수 있다.
관통 배선 영역들(TB)은 제2 영역(R2)을 관통하여 제1 영역(R1)과 연결되는 배선 구조물을 포함하는 영역일 수 있다. 관통 배선 영역들(TB)은 제1 메모리 셀 어레이들(MCA1)의 적어도 일 측에 배치될 수 있으며, 예를 들어 제1 영역(R1)의 로우 디코더(DEC)와 전기적으로 연결되는 콘택 플러그 등의 배선 구조물을 포함할 수 있다. 다만, 제1 메모리 셀 어레이들(MCA1) 내에도 관통 배선 구조물이 배치될 수 있으며, 예를 들어 제1 영역(R1)의 페이지 버퍼(PB)와 전기적으로 연결되는 배선 구조물을 포함하는 영역들이 배치될 수 있다.
제2 기판 구조물(S2)에서 제2 메모리 셀 어레이들(MCA2)은 서로 이격되어 나란하게 배치될 수 있다. 제2 메모리 셀 어레이들(MCA2)은 제1 기판 구조물(S1)의 제1 메모리 셀 어레이들(MCA1)에 대응되는 위치에 배치될 수 있으나, 이에 한정되지는 않는다. 실시예들에서 제2 기판 구조물(S2)에 배치되는 제2 메모리 셀 어레이들(MCA2)의 개수 및 배치 형태는 다양하게 변경될 수 있다.
도 3b를 참조하면, 반도체 장치(10B)는 수직 방향으로 적층된 제1 내지 제3 기판 구조물들(S1, S2, S3)을 포함할 수 있다. 제1 및 제2 기판 구조물들(S1, S2)은 도 1의 메모리 셀 어레이(20)를 구성할 수 있다. 제1 및 제2 기판 구조물들(S1, S2)의 사이에 배치되는 제3 기판 구조물(S1)은 도 1의 주변 회로(30)를 구성할 수 있다. 제1 및 제2 기판 구조물들(S1, S2)은 각각 제1 및 제2 메모리 셀 어레이들(MCA1, MCA2)을 포함할 수 있다. 제3 기판 구조물(S1)은 로우 디코더(DEC), 페이지 버퍼(PB) 및 기타 주변 회로(PERI)를 포함할 수 있으며, 이에 대해서는 도 3a를 참조하여 상술한 제1 영역(R1)에 대한 설명이 동일하게 적용될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 4에서는, 반도체 장치(100)의 제1 메모리 셀 영역(CELL1)의 주요 구성만을 도시하였다. 도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 5에서는 도 4의 절단선 Ⅰ-Ⅰ'를 따른 제1 메모리 셀 영역(CELL1)의 단면을 포함하는 단면을 도시한다.
도 4 및 도 5를 참조하면, 반도체 장치(100)는 상하로 적층된 제1 기판 구조물(S1) 및 제2 기판 구조물(S2)을 포함한다. 제1 기판 구조물(S1)은 제1 메모리 셀 영역(CELL1) 및 주변 회로 영역(PERI)을 포함할 수 있다. 제2 기판 구조물(S2)은 제2 메모리 셀 영역(CELL2)을 포함할 수 있다.
제1 기판 구조물(S1)에서, 제1 메모리 셀 영역(CELL1)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 제1 메모리 셀 영역(CELL1)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다. 주변 회로 영역(PERI)은, 베이스 기판(101), 베이스 기판(101) 상에 배치된 회로 소자들(120), 회로 콘택 플러그들(160) 및 회로 배선 라인들(170)을 포함할 수 있다.
베이스 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(101)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(105)이 배치될 수 있다. 베이스 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, 베이스 기판(101)은 단결정의 벌크 웨이퍼로 제공될 수 있다.
회로 소자들(120)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(120)은 회로 게이트 유전층(122), 스페이서층(124) 및 회로 게이트 전극(125)을 포함할 수 있다. 회로 게이트 전극(125)의 양 측에서 베이스 기판(101) 내에는 소스/드레인 영역들(105)이 배치될 수 있다.
주변 영역 절연층(190)이 베이스 기판(101) 상에서 회로 소자(120) 상에 배치될 수 있다. 회로 콘택 플러그들(160)은 주변 영역 절연층(190)을 관통하여 소스/드레인 영역들(105)에 연결될 수 있으며, 베이스 기판(101)으로부터 순차적으로 위치하는 제1 내지 제3 회로 콘택 플러그들(162, 164, 166)을 포함할 수 있다. 회로 콘택 플러그들(160)에 의해 회로 소자(120)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(125)에도 회로 콘택 플러그들(160)이 연결될 수 있다. 회로 배선 라인들(170)은 회로 콘택 플러그들(160)과 연결될 수 있으며, 복수의 층을 이루는 제1 내지 제3 회로 배선 라인들(172, 174, 176)을 포함할 수 있다.
제1 메모리 셀 영역(CELL1)은 도 4에 도시된 것과 같이, 제1 영역인 셀 어레이 영역(CAR) 및 제2 영역인 셀 연결 영역(CTR)을 갖는 제1 기판(201), 제1 기판(201) 상에 적층된 제1 게이트 전극들(230), 제1 게이트 전극들(230)과 교대로 적층되는 제1 층간 절연층들(220), 제1 게이트 전극들(230)의 적층 구조물을 관통하며 연장되는 게이트 분리 영역들(SR), 제1 게이트 전극들(230)의 일부를 관통하는 상부 분리 영역들(SS), 제1 게이트 전극들(230)을 관통하도록 배치되는 제1 채널들(CH1), 및 제1 게이트 전극들(230)을 덮는 제1 셀 영역 절연층(290)을 포함할 수 있다. 제1 메모리 셀 영역(CELL1)은 제1 채널들(CH1) 및 제1 게이트 전극들(230)에 신호를 인가하기 위한 배선구조물들인, 제1 셀 콘택 플러그들(260), 제1 관통 콘택 플러그들(261), 제1 하부 콘택 플러그들(262), 제1 비트 라인들(270, 270a), 제2 하부 콘택 플러그들(264), 및 제1 접합 패드들(280)을 더 포함할 수 있다.
제1 기판(201)의 셀 어레이 영역(CAR)은 제1 게이트 전극들(230)이 수직하게 적층되며 제1 채널들(CH1)이 배치되는 영역으로 도 1의 메모리 셀 어레이(20)에 해당하는 영역일 수 있으며, 셀 연결 영역(CTR)은 제1 게이트 전극들(230)이 서로 다른 길이로 연장되는 영역으로 도 1의 메모리 셀 어레이(20)를 주변 회로(30)에 전기적으로 연결하기 위한 영역에 해당할 수 있다. 셀 연결 영역(CTR)은 적어도 일 방향, 예를 들어 x 방향에서 셀 어레이 영역(CAR)의 적어도 일 단에 배치될 수 있다.
제1 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 예를 들어, 제1 기판(201)은 다결정층 또는 에피택셜층으로 제공될 수 있다.
제1 게이트 전극들(230)은 제1 기판(201) 상에 수직으로 이격되어 적층되어 제1 층간 절연층들(220)과 함께 적층 구조물을 이룰 수 있다. 제1 게이트 전극들(230)은 도 2a의 제1 접지 선택 트랜지스터(GST1)의 게이트를 이루는 제1 하부 게이트 전극(231), 복수의 제1 메모리 셀(MC1)을 이루는 제1 메모리 게이트 전극들(232-236), 및 제1 스트링 선택 트랜지스터(SST1_1, SST1_2)의 게이트를 이루는 제1 상부 게이트 전극들(237, 238)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 제1 메모리 셀들(MC1)을 이루는 제1 메모리 게이트 전극들(232-236)의 개수가 결정될 수 있다. 실시예에 따라, 제1 스트링 선택 트랜지스터(SST1_1, SST1_2) 및 제1 접지 선택 트랜지스터(GST1)의 상부 및 하부 제1 게이트 전극들(231, 237, 238)은 각각 1개 또는 2개 이상일 수 있으며, 제1 메모리 셀들(MC1)의 제1 게이트 전극들(230)과 동일하거나 상이한 구조를 가질 수 있다. 일부 제1 게이트 전극들(230), 예를 들어, 상부 또는 하부 제1 게이트 전극(231, 237, 238)에 인접한 제1 메모리 게이트 전극들(232-236)은 더미 게이트 전극들일 수 있다.
제1 게이트 전극들(230)은 셀 어레이 영역(CAR) 상에 수직하게 서로 이격되어 적층되며, 셀 어레이 영역(CAR)으로부터 셀 연결 영역(CTR)으로 서로 다른 길이로 연장되어 계단 형상의 단차를 이룰 수 있다. 제1 게이트 전극들(230)은 x 방향을 따라 도 5에 도시된 것과 같은 단차를 이루며, y 방향에서도 단차를 이루도록 배치될 수 있다. 상기 단차에 의해, 제1 게이트 전극들(230)은 하부의 제1 게이트 전극(230)이 상부의 제1 게이트 전극(230)보다 길게 연장되어 상부로 노출된 콘택 영역들(CP)을 제공할 수 있다. 제1 게이트 전극들(230)은 콘택 영역들(CP)에서 제1 셀 콘택 플러그들(260)과 연결될 수 있다.
도 4에 도시된 것과 같이, 제1 게이트 전극들(230)은 x 방향으로 연장되는 게이트 분리 영역들(SR)에 의하여 y 방향에서 서로 분리되어 배치될 수 있다. 게이트 분리 영역들(SR) 중, x 방향을 따라 계속적으로 연장되는 한 쌍의 게이트 분리 영역들(SR) 사이의 제1 게이트 전극들(230)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 제1 게이트 전극들(230) 중 일부, 예를 들어, 제1 메모리 게이트 전극들(232-236)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다.
제1 층간 절연층들(220)은 제1 게이트 전극들(230)의 사이에 배치될 수 있다. 제1 층간 절연층들(220)도 제1 게이트 전극들(230)과 마찬가지로 제1 기판(201)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 제1 층간 절연층들(220)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
게이트 분리 영역들(SR)은 셀 어레이 영역(CAR) 및 셀 연결 영역(CTR)에서 제1 게이트 전극들(230)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 게이트 분리 영역들(SR)은 서로 평행하게 배치될 수 있다. 게이트 분리 영역들(SR)은 연속적으로 연장되는 패턴과 단속적으로 연장되는 패턴이 y 방향을 따라 교대로 배치될 수 있다. 다만, 게이트 분리 영역들(SR)의 배치 순서, 개수 등은 도 4에 도시된 것에 한정되지는 않는다. 게이트 분리 영역들(SR)은 제1 기판(201) 상에 적층된 제1 게이트 전극들(230) 전체를 관통하여 제1 기판(201)과 연결될 수 있다. 게이트 분리 영역들(SR)에는 도 2a 및 도 2b를 참조하여 설명한 제1 공통 소스 라인(CSL1)이 배치될 수 있으며, 적어도 일부 영역에는 더미 공통 소스 라인이 배치될 수 있다. 다만, 제1 공통 소스 라인(CSL1)은 실시예들에 따라, 제1 기판(201) 내에 배치될 수도 있다.
상부 분리 영역들(SS)은 게이트 분리 영역들(SR)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 제1 게이트 전극들(230) 중 상부 제1 게이트 전극들(237, 238)을 포함한 제1 게이트 전극들(230)의 일부를 관통하도록, 셀 연결 영역(CTR)의 일부와 셀 어레이 영역(CAR)에 배치될 수 있다. 상부 분리 영역들(SS)에 의해 분리된 제1 상부 게이트 전극들(237, 238)은 서로 다른 제1 스트링 선택 라인(SSL1_1, SSL1_2)(도 2a 참조)을 이룰 수 있다. 상부 분리 영역들(SS)은 절연층을 포함할 수 있다. 상부 분리 영역들(SS)은 예를 들어, 제1 상부 게이트 전극들(237, 238)을 포함하여 총 세 개의 제1 게이트 전극들(230)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(SS)에 의해 분리되는 제1 게이트 전극들(230)의 개수는 실시예들에서 다양하게 변경될 수 있다. 예시적인 실시예들에서, 제1 기판 구조물(S1)은 제1 게이트 전극들(230) 중 제1 하부 게이트 전극들(231)을 분리하는 절연층들을 더 포함할 수 있다. 예를 들어, 상기 절연층은 일직선 상에 이격되어 단속적으로 배치되는 게이트 분리 영역들(SR)의 사이 영역에서 제1 하부 게이트 전극들(231)을 분리하도록 배치될 수 있다.
관통 배선 절연층(295)은 제1 게이트 전극들(230)의 상부로부터 제1 게이트 전극들(230) 및 제1 층간 절연층들(220)을 관통하도록 배치될 수 있다. 관통 배선 절연층(295)은 제1 메모리 셀 영역(CELL1) 및 주변 회로 영역(PERI)을 서로 연결하기 위한 배선 구조물이 배치되는 영역일 수 있다. 관통 배선 절연층(295)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
제1 채널들(CH1)은 셀 어레이 영역(CAR) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 제1 채널들(CH1)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 제1 채널들(CH1)은 기둥 형상을 가지며, 종횡비에 따라 제1 기판(201)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 셀 연결 영역(CTR)과 인접한 셀 어레이 영역(CAR)의 단부 및 셀 연결 영역(CTR)에 더미 채널들이 더 배치될 수 있다. 제1 채널들(CH1)의 구체적인 구조에 대해서는, 하기의 제2 채널들(CH2)에 대한 설명이 동일하게 적용될 수 있다.
제1 메모리 셀 영역(CELL1)은, 주변 회로 영역(PERI) 및 제2 기판 구조물(S2)과의 전기적인 연결을 위한 배선구조물들인, 제1 셀 콘택 플러그들(260), 제1 관통 콘택 플러그들(261), 제1 하부 콘택 플러그들(262), 제1 비트 라인들(270, 270a), 제2 하부 콘택 플러그들(264), 및 제1 접합 패드들(280)을 더 포함할 수 있다. 이와 같은 상기 배선 구조물들은 도전성 물질을 포함할 수 있다. 상기 배선 구조물들은, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
제1 셀 콘택 플러그들(260)은 제1 셀 영역 절연층(290)을 관통하여 콘택 영역들(CP)에서 제1 게이트 전극들(230)과 연결되도록 배치될 수 있다. 제1 셀 콘택 플러그들(260)은 원통형의 형상을 가질 수 있다. 실시예들에서, 제1 셀 콘택 플러그들(260)은 종횡비에 따라 제1 기판(201)에 가까울수록 좁아지는 경사진 측면을 가질 수도 있다. 실시예들에 따라, 하나의 제1 게이트 전극(230)과 연결되는 제1 셀 콘택 플러그들(260) 중 일부는 더미 콘택 플러그일 수도 있다.
제1 관통 콘택 플러그들(261)은 수직하게 연장되어 하부의 주변 회로 영역(PERI)의 회로 배선 라인들(170)에 연결될 수 있다. 제1 관통 콘택 플러그들(261)은 제1 게이트 전극들(230)의 적층 구조물 내에서는 관통 배선 절연층(295) 및 제1 기판(201)을 관통하고, 제1 게이트 전극들(230)의 적층 구조물 외측에서는 제1 셀 영역 절연층(290)을 관통할 수 있다. 제1 관통 콘택 플러그들(261)은 제1 기판(201)과 측면 절연층(292)에 의해 절연될 수 있다.
제1 하부 콘택 플러그들(262)은 제1 채널들(CH1), 제1 셀 콘택 플러그들(260), 및 제1 관통 콘택 플러그들(261) 상에 배치될 수 있다.
제1 비트 라인들(270, 270a)은 제1 하부 콘택 플러그들(262)의 상단에서 제1 및 제2 하부 콘택 플러그들(262, 264)의 사이에 배치될 수 있다. 제1 비트 라인들(270, 270a)은 제1 채널들(CH1)과 연결되는 제1 비트 라인들(270) 및 제1 하부 콘택 플러그들(262)과 연결되는 제1 비트 라인들(270a)을 포함할 수 있으며, 제1 채널들(CH1)과 연결되는 제1 비트 라인들(270)은 도 2a의 제1 비트 라인들(BL1_0-BL1_2)에 해당할 수 있다. 제1 하부 콘택 플러그들(262)과 연결되는 제1 비트 라인들(270a)은 도 2a의 제1 비트 라인들(BL1_0-BL1_2)에 해당하지는 않으며, 제1 채널들(CH1)과 연결되는 제1 비트 라인들(270)과 동일한 공정 단계에서, 동일한 높이 레벨에 형성되는 배선 라인일 수 있다. 제1 하부 콘택 플러그들(262)과 연결되는 제1 비트 라인들(270a)은 모든 제1 게이트 전극들(230) 상에 배치되는 것으로 도시되었으나, 이에 한정되지는 않는다.
제2 하부 콘택 플러그들(264)은 제1 비트 라인들(270, 270a) 상에 배치되고, 상부의 제1 접합 패드들(280)과 연결될 수 있다.
제1 접합 패드들(280)은 제2 하부 콘택 플러그들(264) 상에 배치되어, 그 상면이 제1 셀 영역 절연층(290)을 통해 제1 기판 구조물(S1)의 상면으로 노출될 수 있다. 제1 접합 패드들(280)은 제1 기판 구조물(S1)과 제2 기판 구조물(S2)의 접합을 위한 접합층으로 기능할 수 있다. 제1 접합 패드들(280)은 제2 기판 구조물(S2)과의 접합 및 이에 따른 전기적 연결 경로를 제공하기 위하여, 다른 상기 배선 구조물들에 비하여 큰 평면적을 가질 수 있다.
제1 접합 패드들(280)은 셀 어레이 영역(CAR)과 셀 연결 영역(CTR)에서 각각 일정한 패턴을 이루며 배열될 수 있다. 제1 접합 패드들(280)은 셀 어레이 영역(CAR)과 셀 연결 영역(CTR)에서 동일한 높이 레벨에 배치될 수 있으며, 서로 동일하거나 다른 크기를 가질 수 있다. 제1 접합 패드들(280)은 평면 상에서, 예를 들어, 원형 또는 타원형의 형상을 가질 수 있으나, 이에 한정되지는 않는다. 제1 접합 패드들(280)은 셀 어레이 영역(CAR)에서 제1 최대 길이(L1)를 갖고, 셀 연결 영역(CTR)에서 제2 최대 길이(L2)를 가질 수 있으며, 제1 및 제2 최대 길이(L1, L2)는 서로 동일하거나 다를 수 있다. 여기에서, "최대 길이"는 평면 상에서 원형을 갖는 경우 지름에 해당하는 길이를 의미하며, 평면 상에서 다각형 형상을 갖는 경우 가장 긴 대각선의 길이를 의미한다. 제1 최대 길이(L1)는 제1 채널들(CH1)의 최대폭보다 클 수 있다. 예를 들어, 제1 및 제2 최대 길이(L1, L2)는 수백 나노 미터 내지 수 마이크로의 범위일 수 있다. 제1 접합 패드들(280)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제2 기판 구조물(S2)의 제2 메모리 셀 영역(CELL2)은 제1 메모리 셀 영역(CELL1)과 유사하게, 셀 어레이 영역(CAR) 및 셀 연결 영역(CTR)을 갖는 제2 기판(301), 제2 기판(301) 상에 적층된 제2 게이트 전극들(330), 제2 게이트 전극들(330)의 적층 구조물을 관통하며 연장되는 게이트 분리 영역들(SR), 제2 게이트 전극들(330)의 일부를 관통하는 상부 분리 영역들(SS), 및 제2 게이트 전극들(330)을 관통하도록 배치되는 제2 채널들(CH2)을 포함할 수 있다. 제2 메모리 셀 영역(CELL2)은 제2 기판(301) 상에 제2 게이트 전극들(330)과 교대로 적층되는 제2 층간 절연층들(320), 제2 채널들(CH2) 내의 제2 채널 영역(340), 제2 게이트 유전층(345), 제2 채널 절연층(350), 제2 채널 패드(355), 및 제2 셀 영역 절연층(390)을 더 포함할 수 있다. 제2 메모리 셀 영역(CELL2)은 제2 채널들(CH2) 및 제2 게이트 전극들(330)에 신호를 인가하기 위한 배선구조물들인, 제2 셀 콘택 플러그들(360), 제2 관통 콘택 플러그(361), 제1 상부 콘택 플러그들(362), 제2 비트 라인들(370, 370a), 제2 상부 콘택 플러그들(364), 및 제2 접합 패드들(380)을 더 포함할 수 있다.
제2 기판 구조물(S2)은 제1 기판 구조물(S1)과 계면을 중심으로, 적어도 게이트 전극들 및 채널들이 대칭인 구조를 가질 수 있다. 제2 기판 구조물(S2)을 이루는 각 구성에 대해서는, 다른 설명이 없는 경우, 제1 기판 구조물(S1)의 제1 메모리 셀 영역(CELL1)에서의 각 구성에 대한 설명이 동일하게 적용될 수 있다.
제2 기판(301)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, 제2 기판(301)은 단결정의 벌크 웨이퍼로 제공될 수 있으며, 베이스 기판(101)과 동일한 기판으로 이루어지고, 제1 기판(201)과 결정성이 다른 물질로 이루어질 수 있다.
제2 게이트 전극들(330)은 제1 게이트 전극들(230)과 동일한 개수로 제3 기판(301) 상에 적층될 수 있다. 다만, 제2 게이트 전극들(330)의 개수는 실시예들에서 다양하게 변경될 수 있으며, 제1 게이트 전극들(230)과 상이한 개수를 가질 수도 있다.
제2 채널들(CH2) 내에는 제2 채널 영역(340)이 배치될 수 있다. 제2 채널들(CH2) 내에서 제2 채널 영역(340)은 내부의 제2 채널 절연층(350)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 제2 채널 절연층(350)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 제2 채널 영역(340)은 하부에서 제2 에피택셜층(307)과 연결될 수 있다. 제2 채널 영역(340)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. 게이트 분리 영역들(SR)과 상부 분리 영역(SS)의 사이에서 y 방향으로 일직선 상에 배치되는 제2 채널들(CH2)은, 제2 채널 패드(355)와 연결되는 상부 배선 구조의 배치에 따라 서로 다른 제2 비트 라인(370)에 각각 연결될 수 있다.
제2 채널들(CH2)에서 제2 채널 영역(340)의 상부에는 제2 채널 패드들(355)이 배치될 수 있다. 제2 채널 패드들(355)은 제2 채널 절연층(350)의 상면을 덮고 제2 채널 영역(340)과 전기적으로 연결되도록 배치될 수 있다. 제2 채널 패드들(355)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
제2 게이트 유전층(345)은 제2 게이트 전극들(330)과 제2 채널 영역(340)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 제2 게이트 유전층(345)은 제2 채널 영역(340)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 제2 게이트 유전층(345)의 적어도 일부는 제2 게이트 전극들(330)을 따라 수평 방향으로 연장될 수 있다.
제2 에피택셜층(307)은 제2 채널들(CH2)의 하단에서 제2 기판(301) 상에 배치되며, 적어도 하나의 제2 게이트 전극(330)의 측면에 배치될 수 있다. 제2 에피택셜층(307)은 제2 기판(301)의 리세스된 영역에 배치될 수 있다. 제2 에피택셜층(307)의 상부면의 높이는 최하부의 제2 게이트 전극(331)의 상면보다 높고 그 상부의 제2 게이트 전극(332)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 예시적인 실시예들에서, 제2 에피택셜층(307)은 생략될 수도 있으며, 이 경우, 제2 채널 영역(340)은 제2 기판(301)과 직접 연결되거나 제2 기판(301) 상의 다른 도전층과 연결될 수 있다.
제2 셀 콘택 플러그들(360)은 도시된 일단에서는 제1 기판 구조물(S1)의 제1 셀 콘택 플러그들(260)과 연결되는 제2 게이트 전극들(330) 상에만 배치될 수 있다. 따라서, 제2 메모리 게이트 전극들(332-336)에 연결되는 제2 셀 콘택 플러그들(360)은 제2 게이트 전극들(330)의 적층 구조물의 x 방향을 따른 타측 단부에서 제2 셀 콘택 플러그들(360)과 연결될 수 있다. 이 경우, 제2 메모리 게이트 전극들(332-336)에 연결되는 제2 셀 콘택 플러그들(360)은 제1 관통 콘택 플러그들(261)을 통해 제1 기판 구조물(S1)의 주변 회로 영역(PERI)과 연결될 수 있다. 다만, 실시예들은 이에 한정되는 것은 아니며, 실시예들에 따라, 제2 메모리 게이트 전극들(332-336) 상에도 제2 셀 콘택 플러그들(360)이 배치될 수 있다. 다만, 이 경우에도, 제2 메모리 게이트 전극들(332-336) 상의 제2 셀 콘택 플러그들(360)은, 제1 셀 콘택 플러그들(260)과 연결되지 않고, 도시되지 않은 영역에서 제1 기판 구조물(S1)의 주변 회로 영역(PERI)과 연결될 수 있다.
제2 관통 콘택 플러그들(361)은 제2 셀 영역 절연층(390)을 관통하여 제2 기판(301)과 연결될 수 있으며, 하단에서 제2 접합 패드들(380)을 통해 제1 메모리 셀 영역(CELL1)의 제1 관통 콘택 플러그(261)와 연결될 수 있다.
제1 및 제2 기판 구조물들(S1, S2)은 제1 및 제2 접합 패드들(280, 380)의 접합, 예를 들어 구리(Cu)-구리(Cu) 본딩에 의해 접합될 수 있다. 제1 및 제2 접합 패드들(280, 380)은 제1 및 제2 비트 라인들(270, 370) 등 배선 구조물의 다른 구성들보다 상대적으로 넓은 면적을 가지므로, 제1 및 제2 기판 구조물들(S1, S2) 사이의 전기적 연결의 신뢰성이 향상될 수 있다. 예시적인 실시예들에서, 제1 및 제2 기판 구조물들(S1, S2)은, 제1 및 제2 접합 패드들(280, 380)의 접합, 및 제1 및 제2 접합 패드들(280, 380)의 둘레에 배치된 제1 및 제2 셀 영역 절연층들(290, 390)의 유전체-유전체 본딩에 의한 하이브리드 본딩에 의해 접합될 수도 있다.
특히, 반도체 장치(100)는 제1 및 제2 기판 구조물들(S1, S2)의 접합 계면에 인접하게 배치되는 제1 및 제2 비트 라인들(270, 370)이 제1 및 제2 접합 패드들(280, 380)을 포함하는 배선 구조물에 의해 각각 서로 전기적으로 연결되는 구조를 갖는다. 제1 및 제2 비트 라인들(270, 370)은 제2 하부 콘택 플러그(264), 제1 및 제2 접합 패드들(280, 380), 및 제2 상부 콘택 플러그(364)를 통해 물리적 및 전기적으로 연결될 수 있다. 특히, z 방향을 따라 상하로 나란하게 배치되는 제1 비트 라인(270)과 제2 비트 라인(370)이 서로 전기적으로 연결될 수 있다. 또한, 예를 들어, z 방향을 따라 상하로 나란하게 배치되는 제1 및 제2 채널들(CH1, CH2)이 서로 전기적으로 연결될 수 있으나, 이에 한정되지는 않는다. 따라서, 상하로 배치되는 제1 및 제2 채널들(CH1, CH2)은 제1 및 제2 비트 라인들(270, 370)을 공유하는 구조를 갖는다. 다만, 실시예들에 따라, 제1 채널들(CH1)은 z 방향으로 나란히 배치된 제2 채널들(CH2)이 아닌 수평 방향으로 이격되어 배치되는 제2 채널들(CH2)과 제1 및 제2 비트 라인들(270, 370)을 공유할 수도 있다. 이와 같이, 반도체 장치(100)는 비트 라인 공유 구조를 가질 수 있으며, 이와 같은 구조에 의해 집적도가 향상될 수 있다.
반도체 장치(100)에서, 제1 게이트 전극들(230) 및 제2 게이트 전극들(330) 중 적어도 일부는 서로 전기적으로 연결될 수 있다. 본 실시예에서는, 도 2a의 회로도 및 도 5에 도시된 것과 같이, 제1 게이트 전극들(230) 중 제1 스트링 선택 트랜지스터(SST1_1, SST1_2)의 게이트를 이루는 제1 상부 게이트 전극들(237, 238) 및 제1 접지 선택 트랜지스터(GST1)의 게이트를 이루는 제1 하부 게이트 전극들(231)은, 제2 게이트 전극들(330) 중 제2 스트링 선택 트랜지스터(SST2_1, SST2_2)의 게이트를 이루는 제2 상부 게이트 전극들(337, 338) 및 제2 접지 선택 트랜지스터(GST2)의 게이트를 이루는 제2 하부 게이트 전극들(331)과 각각 전기적으로 연결될 수 있다. 다만, 실시예들에 따라, 스트링 선택 트랜지스터들(SST1_1, SST1_2, SST2_1, SST2_2)과 접지 선택 트랜지스터(GST1, GST2) 중 어느 하나만 전기적으로 연결될 수도 있다. 또는, 제1 게이트 전극들(230)과 제2 게이트 전극들(330)이 모두 개별적으로 제어될 수도 있다. 서로 전기적으로 연결되는 제1 및 제2 게이트 전극들(230, 330)은 제1 및 제2 접합 패드들(280, 380)을 포함하는 배선 구조물을 통해 계면에서 직접 연결될 수 있다. 구체적으로, 제1 및 제2 게이트 전극들(230, 330)은 제1 셀 콘택 플러그(260), 제1 하부 콘택 플러그(262), 제1 비트 라인(270a), 제2 하부 콘택 플러그(264), 제1 및 제2 접합 패드들(280, 380), 제2 상부 콘택 플러그(364), 제2 비트 라인(370a), 제1 상부 콘택 플러그(362), 및 제2 셀 콘택 플러그(360)를 통해, 물리적 및 전기적으로 연결될 수 있다. 최상부의 제1 및 제2 게이트 전극들(238, 338)도 도시되지 않은 영역에서, 하부의 제1 및 제2 게이트 전극들(237, 337)과 같이 제1 및 제2 접합 패드들(280, 380)을 통해 연결될 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 일부 구성에 대한 레이아웃도이다.
도 6을 참조하면, 도 4의 셀 어레이 영역(CAR)의 일부 영역이 도시되며, 제1 채널들(CH1), 제1 비트 라인들(270), 제2 하부 콘택 플러그들(264), 및 제1 접합 패드들(280)의 평면에서의 배치가 도시된다.
제1 비트 라인들(270)은 일 방향으로 연장되며, 하나의 제1 채널(CH1)의 상부에 두 개가 지나도록 배치될 수 있다. 제1 비트 라인들(270)의 상부에는 제1 접합 패드들(280)이 배치될 수 있으며, 하나의 제1 비트 라인(270)마다 적어도 하나의 제1 접합 패드(280)가 연결될 수 있다. 제1 비트 라인(270)과 연결되는 제1 접합 패드(280)는 연결되는 지점에서 제1 비트 라인(270)의 상부에 배치될 수 있으며, 제2 하부 콘택 플러그(264)를 통해 제1 비트 라인(270)과 연결될 수 있다. 제2 하부 콘택 플러그(264)는 사각형으로 도시하였으나, 이에 한정되지는 않으며, 세장형, 타원형, 또는 원형 등 다양한 형상을 가질 수 있다. 또한, 예시적인 실시예들에서, 제2 하부 콘택 플러그(264)는 제1 비트 라인(270)을 따라 y 방향으로 연장되어 제1 접합 패드(280)보다 길게 배치되는 것도 가능할 것이다.
제1 접합 패드들(280)은 사선 형태의 패턴을 이루도록 배열될 수 있다. 제1 접합 패드들(280)은 x 방향으로는, 예를 들어, 4개의 제1 채널들(CH1)마다 하나씩 나란하게 배치될 수 있다. 제1 접합 패드들(280)은 y 방향으로는 x 방향을 따라 쉬프트되어 인접하는 제1 비트 라인(270) 상에 배치될 수 있다. 제1 접합 패드들(280)은 x 방향으로 제1 피치(D1)를 갖고, 제1 비트 라인들(270)이 연장되는 방향인 y 방향으로 제2 피치(D2)를 가질 수 있다. 여기에서, "피치(pitch)"는 평면 상에서 인접하게 배치되는 구성 요소들의 중심 사이의 길이를 의미하며, 상기 구성 요소들이 이격되어 배치되는 경우, 구성 요소의 최대 길이와 구성 요소들 사이의 최소 간격을 합한 길이를 의미한다. 제2 피치(D2)는 제1 피치(D1)보다 클 수 있으나, 이에 한정되지는 않는다. 실시예들에서, 제1 및 제2 피치(D1, D2)는 셀 어레이 영역(CAR)의 크기, 제1 비트 라인들(270)의 개수 및 크기, 제1 접합 패드들(280)의 크기 등을 고려해서 결정할 수 있다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도들이다. 도 7a 및 도 7b는 각각 도 5의 A 영역 및 이에 대응되는 영역을 확대하여 도시한다.
도 7a를 참조하면, 제1 채널(CH1)의 상부에서의 배선 구조물들의 배치가 확대되어 도시된다. 또한, 제1 채널(CH1)의 제1 채널 영역(240), 제1 게이트 유전층(245), 제1 채널 절연층(250), 및 제1 채널 패드(255)도 함께 도시된다. 도 5를 참조하여 상술한 것과 같이, 제1 채널(CH1)의 상부에는 제1 하부 콘택 플러그(262), 제1 비트 라인(270), 제2 하부 콘택 플러그(264), 및 제1 접합 패드(280)가 순차적으로 배치된다.
도 7b를 참조하면, 다른 실시예에 따른 배선 구조물들의 구조가 도시된다. 상기 배선 구조물은, 제1 채널(CH1)의 상부에 순차적으로 적층된, 제1 하부 콘택 플러그(262), 추가 콘택 플러그(263), 제1 비트 라인(270), 제2 하부 콘택 플러그(264), 및 제1 접합 패드(280)를 포함할 수 있다. 즉, 본 실시예에서는 제1 하부 콘택 플러그(262)와 제1 비트 라인(270)의 사이에 추가 콘택 플러그(263)가 더 배치될 수 있다. 또한, 본 실시예의 반도체 장치는 제1 접합 패드(280)를 둘러싸는 접합 유전층(293)을 더 포함할 수 있다. 접합 유전층(293)은 제2 기판 구조물(S2)의 하면에도 배치되어, 이에 의해 유전체-유전체 본딩이 이루어질 수 있다. 접합 유전층(293)은 제1 접합 패드(280)의 확산 방지층으로도 기능할 수 있다. 접합 유전층(293)은 예를 들어, SiO, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도들이다. 도 8a 및 도 8b는 각각 도 5의 B 영역 및 이에 대응되는 영역을 확대하여 도시한다.
도 8a를 참조하면, 제1 셀 콘택 플러그(260)의 상부에서의 배선 구조물들의 배치가 확대되어 도시된다. 도 5를 참조하여 상술한 것과 같이, 제1 셀 콘택 플러그(260)의 상부에는 제1 하부 콘택 플러그(262), 제1 비트 라인(270a), 제2 하부 콘택 플러그(264), 및 제1 접합 패드(280)가 순차적으로 배치된다. 제1 셀 콘택 플러그(260)의 상부에 배치되는 제1 비트 라인(270a)은 반도체 장치 내에서 도 2a와 같이 제1 비트 라인(BL1_0-BL1_2)으로 기능하는 층은 아니며, 상하를 연결하기 위한 배선 라인으로 기능하는 층일 수 있다.
도 8b를 참조하면, 다른 실시예에 따른 배선 구조물들의 구조가 도시된다. 상기 배선 구조물은, 제1 셀 콘택 플러그(260)의 상부에 순차적으로 적층된, 제1 하부 콘택 플러그(262), 추가 콘택 플러그(263), 제1 비트 라인(270a), 제2 하부 콘택 플러그(264), 및 제1 접합 패드(280)를 포함할 수 있다. 즉, 본 실시예에서는 제1 하부 콘택 플러그(262)와 제1 비트 라인(270a)의 사이에 추가 콘택 플러그(263)가 더 배치될 수 있다. 또한, 본 실시예의 반도체 장치는 제1 접합 패드(280)를 둘러싸는 접합 유전층(293)을 더 포함할 수 있다.
도 7a 내지 도 8d에서와 같이, 제1 채널(CH1) 및 제1 셀 콘택 플러그(260)의 상부에 배치되는 배선 구조물의 구조 및 형태는 실시예들에서 다양하게 변경될 수 있다. 또한, 하나의 반도체 장치 내에서, 제1 채널(CH1)의 상부와 제1 셀 콘택 플러그(260)의 상부에 배치되는 배선 구조물의 구조가 동일하여야 하는 것은 아니며, 서로 다른 배선 구조물이 배치되는 것도 가능할 것이다.
도 9 내지 도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 9를 참조하면, 반도체 장치(100a)에서는, 도 2b의 회로도에 도시된 것과 같이, 제1 게이트 전극들(230) 중 제1 메모리 셀들(MC1)의 게이트를 이루는 제1 메모리 게이트 전극들(232-236) 및 제1 접지 선택 트랜지스터(GST1)의 게이트를 이루는 제1 하부 게이트 전극들(231)이, 제2 게이트 전극들(330) 중 제2 메모리 셀들(MC2)의 게이트를 이루는 제2 메모리 게이트 전극들(332-336) 및 제2 접지 선택 트랜지스터(GST2)의 게이트를 이루는 제2 하부 게이트 전극들(331)과 각각 전기적으로 연결될 수 있다. 본 실시예의 경우, 스트링 선택 트랜지스터들(SST1_1, SST1_2, SST2_1, SST2_2)은 별도로 제어되므로, 제1 및 제2 채널들(CH1, CH2)을 따라 배치되는 제1 및 제2 메모리 셀들(MC1, MC2)이 별도로 구동될 수 있다.
다만, 실시예들에 따라, 제1 스트링 선택 트랜지스터(SST1_1, SST1_2)의 게이트를 이루는 제1 상부 게이트 전극들(237, 238)과 제2 스트링 선택 트랜지스터(SST2_1, SST2_2)의 게이트를 이루는 제2 상부 게이트 전극들(337, 338)도 서로 전기적으로 연결될 수 있다. 이 경우, 제1 및 제2 채널들(CH1, CH2)을 따라 배치되는 제1 및 제2 메모리 셀들(MC1, MC2)은 동일하게 동작할 수 있다.
서로 전기적으로 연결되는 제1 및 제2 게이트 전극들(230, 330)은 제1 및 제2 접합 패드들(280, 380)을 포함하는 배선 구조물을 통해 계면에서 직접 연결될 수 있다. 따라서, 제1 및 제2 메모리 게이트 전극들(232-236)은 도시되지 않은 영역들에서 모두 제1 및 제2 접합 패드들(280, 380)을 통해 서로 연결될 수 있다.
제2 셀 콘택 플러그들(360)은 제1 기판 구조물(S1)의 제1 셀 콘택 플러그들(260)과 연결되는 제2 게이트 전극들(330) 상에만 배치될 수 있다. 따라서, 제2 상부 게이트 전극들(337, 338)에 연결되는 제2 셀 콘택 플러그들(360)은 제2 게이트 전극들(330)의 적층 구조물의 x 방향을 따른 타측 단부에서 제2 셀 콘택 플러그들(360)과 연결될 수 있으나, 이에 한정되지는 않는다.
도 10을 참조하면, 도 4의 게이트 분리 영역(SR)에 해당하는 영역이 함께 도시된다. 반도체 장치(100b)의 제1 기판 구조물(S1)은 게이트 분리 영역(SR)에 배치되는 제1 소스 도전층(210) 및 제1 소스 절연층(215)을 더 포함할 수 있다. 제2 기판 구조물(S2)도 동일하게 제2 소스 도전층(310) 및 제2 소스 절연층(315)을 더 포함할 수 있다.
제1 소스 도전층(210)은 제1 소스 절연층(215)에 의해 제1 게이트 전극들(230)과 절연될 수 있다. 제1 소스 도전층(210)은 도 2a 및 도 2b의 제1 공통 소스 라인(CSL1)에 해당할 수 있다. 제1 소스 도전층(210) 상에는 제1 하부 콘택 플러그(262), 제1 비트 라인(270), 제2 하부 콘택 플러그(264), 및 제1 접합 패드(280)가 순차적으로 배치될 수 있다. 따라서, 제1 및 제2 접합 패드들(280, 380)에 의해, 제1 공통 소스 라인(CSL1)을 이루는 제1 소스 도전층(210)이, 제2 공통 소스 라인(CSL2)을 이루는 제2 소스 도전층(310)과 전기적으로 연결될 수 있다.
도 11을 참조하면, 반도체 장치(100c)의 제1 및 제2 기판 구조물들(S1, S2)은 각각 제1 및 제2 접합 패드들(280, 380)과 동일한 높이 레벨에 위치하며 동일하거나 유사한 형상을 가지는 제1 및 제2 더미 접합 패드들(280D, 380D)을 더 포함할 수 있다.
제1 및 제2 더미 접합 패드들(280D, 380D)은 제1 및 제2 기판 구조물들(S1, S2) 사이의 접합을 강화하기 위하여, 제1 및 제2 접합 패드들(280, 380)의 사이에 배치될 수 있다. 실시예들에 따라, 제1 및 제2 더미 접합 패드들(280D, 380D)은 제1 및 제2 접합 패드들(280, 380)보다 평면 상에서 작은 크기를 가질 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 접합 패드들(280, 380과 동일하거나 다른 크기를 가질 수 있다. 또한, 예시적인 실시예들에서, 제1 및 제2 더미 접합 패드들(280D, 380D)은 제1 및 제2 접합 패드들(280, 380)과 함께 일정한 패턴을 이루어 배열될 수도 있다.
제1 및 제2 더미 접합 패드들(280D, 380D)은 전기적 연결을 위한 기능을 수행하지는 않는다. 따라서, 제1 더미 접합 패드들(280D)은 하부에서, 예를 들어, 제2 하부 콘택 플러그들(264)과 연결되지 않고, 측면 및 하면히 완전히 제1 셀 영역 절연층(290)으로 덮인 상태로 배치될 수 있다. 또는, 제1 더미 접합 패드들(280D)은 각각 제2 하부 콘택 플러그(264), 제1 하부 콘택 플러그(262), 및 제1 비트 라인(270, 270a) 중 어느 하나와 연결되지 않을 수 있다. 제2 접합 패드들(380D)도 제1 더미 접합 패드들(280D)에 대하여 상술한 것과 동일하게 전기적으로 절연된 상태로 배치될 수 있다.
도 12를 참조하면, 반도체 장치(100d)에서는 제1 및 제2 채널들(CH1a, CH2a)이 U자 형상을 가질 수 있다. 제1 채널들(CH1a)은 제1 게이트 전극들(230)의 적층 구조물을 관통하고, 제1 기판(201) 내에서 절곡된 형태를 가질 수 있다. 제1 채널(CH1a)은 제1 채널 영역(240), 제1 게이트 유전층(245), 제1 채널 절연층(250), 및 제1 채널 패드(255)를 포함할 수 있으며, 제1 채널 영역(240), 제1 게이트 유전층(245), 및 제1 채널 절연층(250)도 U자 형상으로 배치될 수 있다. 제1 채널들(CH1a)의 사이 및 제1 채널(CH1a)의 구부러진 영역 사이에는 채널 분리 절연층들(296)이 더 배치될 수 있다. 제2 채널들(CH2a)도 제1 채널들(CH1a)에 대하여 상술한 것과 동일하게 U자 형상으로 배치될 수 있다.
또한, 반도체 장치(100d)에서는 제1 및 제2 소스 도전층들(210a, 310a)이 제1 및 제2 채널들(CH1a, CH2a)의 일측 상에 배치될 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 13을 참조하면, 반도체 장치(200)는 순차적으로 수직하게 적층된 제1 기판 구조물(S1), 제3 기판 구조물(S3), 및 제2 기판 구조물(S2)을 포함한다. 제1 기판 구조물(S1)은 제1 메모리 셀 영역(CELL1)을 포함하고, 제3 기판 구조물(S3)은 주변 회로 영역(PERI)을 포함하고, 제2 기판 구조물(S2)은 제2 메모리 셀 영역(CELL2)을 포함할 수 있다.
제1 메모리 셀 영역(CELL1)은 제1 기판(201), 제1 게이트 전극들(230), 제1 채널들(CH1), 및 배선구조물들인, 제1 셀 콘택 플러그들(260), 제1 관통 콘택 플러그(261), 제1 하부 콘택 플러그들(262), 제1 비트 라인들(270, 270a), 제2 하부 콘택 플러그들(264), 및 제1 접합 패드들(280)을 포함할 수 있다. 제2 메모리 셀 영역(CELL2)은 제1 메모리 셀 영역(CELL1)과 동일하게, 제2 기판(301), 제2 게이트 전극들(330), 제2 채널들(CH2), 및 배선구조물들인, 제2 셀 콘택 플러그들(360), 제2 관통 콘택 플러그(361), 제1 상부 콘택 플러그들(362), 제2 비트 라인들(370, 370a), 제2 상부 콘택 플러그들(364), 및 제2 접합 패드들(380)을 포함할 수 있다. 각 구성들에 대한 설명은 상기에 도 4 및 도 5를 참조하여 상술한 것이 동일하게 적용될 수 있다. 다만, 제1 및 제2 기판(201, 301)의 경우, 베이스 기판(101)과 동일하게 반도체 물질의 단결정층 또는 에피택셜층으로 이루어질 수 있다. 제1 기판 구조물(S1) 및 제2 기판 구조물(S2)에서, 제1 및 제2 메모리 셀 영역들(CELL1, CELL2)은 제3 기판 구조물(S3)을 기준으로 서로 대칭인 구조를 가질 수 있다.
주변 회로 영역(PERI)은, 베이스 기판(101), 베이스 기판(101) 상에 배치된 회로 소자들(120), 제1 내지 제3 회로 콘택 플러그들(162, 164, 166)을 포함하는 회로 콘택 플러그들(160) 및 제1 및 제2 회로 배선 라인들(172, 174)을 포함하는 회로 배선 라인(170)을 포함할 수 있다. 특히, 반도체 장치(200)의 주변 회로 영역(PERI)은 베이스 기판(101)을 관통하는 회로 관통 콘택 플러그들(161) 및 제1 및 제2 주변 영역 절연층들(190, 195)을 통해 상하면으로 노출되는 제3 및 제4 접합 패드들(180A, 180B)을 더 포함할 수 있다.
회로 관통 콘택 플러그들(161)은 베이스 기판(101)의 양면 상에 각각 배치된 제3 및 제4 접합 패드들(180A, 180B)을 서로 연결할 수 있다. 회로 관통 콘택 플러그들(161)은 베이스 기판(101) 및 제1 주변 영역 절연층들(190)의 일부를 관통할 수 있다. 회로 관통 콘택 플러그들(161)은 측면의 일부 상에 배치된 기판 절연층(140)에 의해 베이스 기판(101)과 절연될 수 있다. 회로 관통 콘택 플러그들(161)은 하부의 폭이 상부의 폭보다 넓은 형상을 가질 수 있으나, 이에 한정되지는 않는다.
제3 및 제4 접합 패드들(180A, 180B)은 제3 기판 구조물(S3)의 양면 상에 각각 배치되어, 회로 관통 콘택 플러그들(161), 제2 회로 배선 라인들(174), 및 제3 회로 콘택 플러그들(166)을 통해 서로 연결될 수 있다. 다만, 제3 접합 패드들(180A)과 및 제4 접합 패드들(180B)의 사이에 배치되는 회로 배선 구조물들의 구조는 실시예들에서 다양하게 변경될 수 있다. 제4 접합 패드들(180B)은 베이스 기판(101)의 상면에 접촉되도록 배치될 수 있다. 제3 및 제4 접합 패드들(180A, 180B)은 예를 들어, 구리(Cu)를 포함할 수 있다.
제3 접합 패드들(180A)은 제1 기판 구조물(S1)의 제1 접합 패드들(280)과 접합되고, 제4 접합 패드들(180B)은 제2 기판 구조물(S2)의 제2 접합 패드들(380)과 접합될 수 있다. 이에 의해, 제3 접합 패드들(180A)은 제1 비트 라인들(270) 및 제1 셀 콘택 플러그들(260)과 전기적으로 연결되고, 제4 접합 패드들(180B)은 제2 비트 라인들(370) 및 제2 셀 콘택 플러그들(360)과 전기적으로 연결될 수 있다. 따라서, 제3 및 제4 접합 패드들(180A, 180B)을 통해 제1 내지 제3 기판 구조물들(S1, S2, S3)이 서로 전기적으로 연결될 수 있다.
제1 및 제2 기판 구조물들(S1, S2)의 제1 및 제2 비트 라인들(270, 370)은 제2 하부 콘택 플러그(264), 제1 및 제3 접합 패드들(280, 180A), 제3 회로 콘택 플러그들(166), 제2 회로 배선 라인들(174), 회로 관통 콘택 플러그들(161), 제4 및 제2 접합 패드들(180B, 380), 및 제2 상부 콘택 플러그(364)를 통해 물리적 및 전기적으로 연결될 수 있다. 제1 및 제2 기판 구조물들(S1, S2)의 제1 게이트 전극들(230) 및 제2 게이트 전극들(330) 중 적어도 일부는 서로 전기적으로 연결될 수 있다. 구체적으로, 제1 및 제2 게이트 전극들(230, 330)은 제1 셀 콘택 플러그(260), 제1 하부 콘택 플러그(262), 제1 비트 라인(270a), 제2 하부 콘택 플러그(264), 제1 및 제3 접합 패드들(280, 180A), 제3 회로 콘택 플러그들(166), 제2 회로 배선 라인들(174), 회로 관통 콘택 플러그들(161), 제4 및 제2 접합 패드들(180B, 380), 제2 상부 콘택 플러그(364), 제2 비트 라인(370a), 제1 상부 콘택 플러그(362), 및 제2 셀 콘택 플러그(360)를 통해, 물리적 및 전기적으로 연결될 수 있다.
도 14a 내지 도 14h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 14a 내지 도 14h는 도 5에 대응되는 영역을 도시한다.
도 14a를 참조하면, 베이스 기판(101) 상에 회로 소자들(120) 및 회로 배선 구조물들을 형성함으로써, 주변 회로 영역(PERI)을 형성할 수 있다.
먼저, 회로 게이트 유전층(122)과 회로 게이트 전극(125)이 베이스 기판(101) 상에 순차적으로 형성될 수 있다. 회로 게이트 유전층(122)과 회로 게이트 전극(125)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(122)은 실리콘 산화물로 형성되고, 회로 게이트 전극(125)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(122)과 회로 게이트 전극(125)의 양 측벽에 스페이서층(124) 및 소스/드레인 영역들(105)을 형성할 수 있다. 실시예들에 따라, 스페이서층(124)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(105)을 형성할 수 있다.
상기 회로 배선 구조물들 중 회로 콘택 플러그들(160)은 주변 영역 절연층(190)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(170)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(190)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(190)은 상기 회로 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 제3 회로 배선 라인(176)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(120) 및 상기 회로 배선 구조물들을 덮도록 형성될 수 있다.
도 14b를 참조하면, 제1 메모리 셀 영역(CELL1)의 형성을 위하여, 주변 영역 절연층(190)의 상부에 제1 기판(201)을 형성할 수 있다. 다음으로, 제1 기판(201) 상에 희생층들(225) 및 제1 층간 절연층들(220)을 교대로 적층하고, 희생층들(225)이 서로 다른 길이로 연장되도록 희생층들(2250) 및 제1 층간 절연층들(220)의 일부를 제거할 수 있다.
제1 기판(201)은 주변 영역 절연층(190) 상에 형성될 수 있다. 제1 기판(201)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 제1 기판(201)을 이루는 다결정 실리콘은 불순물을 포함할 수 있다. 제1 기판(201)은 베이스 기판(101)보다 작게 형성될 수 있으나, 이에 한정되지는 않는다.
희생층들(225)은 후속 공정을 통해 제1 게이트 전극들(230)로 교체되는 층일 수 있다. 희생층들(225)은 제1 층간 절연층들(220)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 제1 층간 절연층(220)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(225)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택된 제1 층간 절연층(220)과 다른 물질로 이루어질 수 있다. 실시예들에서, 제1 층간 절연층들(220)의 두께는 모두 동일하지 않을 수 있다.
다음으로, 상부의 희생층들(225)이 하부의 희생층들(225)보다 짧게 연장되도록, 희생층들(225) 및 제1 층간 절연층들(220)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생층들(225)은 계단 형상을 이룰 수 있다. 예시적인 실시예들에서, 희생층들(225)은 단부에서 상대적으로 두꺼운 두께를 갖도록 형성될 수 있으며, 이를 위한 공정이 더 수행될 수도 있다. 다음으로, 희생층들(225)과 제1 층간 절연층들(220)의 적층 구조물 상부를 덮는 제1 셀 영역 절연층(290)을 형성할 수 있다.
도 14c를 참조하면, 희생층들(225) 및 층간 절연층들(220)의 적층 구조물을 관통하는 관통 배선 절연층(295) 및 제1 채널들(CH1)을 형성할 수 있다.
관통 배선 절연층(295)은 마스크 패턴을 이용하여 희생층들(225) 및 층간 절연층들(220)의 일부를 제거함으로써 개구부를 형성하고, 상기 개구부를 매립하는 절연성 물질을 증착함으로써 형성할 수 있다. 실시예들에 따라, 상기 개구부의 형성 시, 제1 기판(201)도 일부 리세스될 수 있다.
제1 채널들(CH1)의 형성을 위해, 먼저, 상기 적층 구조물을 이방성 식각하여 채널홀들을 형성할 수 있다. 상기 적층 구조물의 높이로 인하여, 상기 채널홀들의 측벽은 제1 기판(201)의 상면에 수직하지 않을 수 있다. 예시적인 실시예들에서, 상기 채널홀들은 제1 기판(201)의 일부를 리세스하도록 형성될 수 있다.
다음으로, 상기 채널홀들 내에 제1 에피택셜층(207), 제1 채널 영역(240), 제1 게이트 유전층(245), 제1 채널 절연층(250), 및 제1 채널 패드들(255)을 형성하여 제1 채널들(CH1)을 형성할 수 있다. 제1 에피택셜층(207)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 제1 에피택셜층(207)은 단일층 또는 복수의 층으로 이루어질 수 있다. 제1 에피택셜층(207)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 제1 게이트 유전층(245)은 ALD 또는 CVD를 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서는 제1 게이트 유전층(245) 중에서도 제1 채널 영역(240)을 따라 수직하게 연장되는 적어도 일부가 형성될 수 있다. 제1 채널 영역(240)은 제1 채널들(CH1) 내에서 제1 게이트 유전층(245) 상에 형성될 수 있다. 제1 채널 절연층(250)은 제1 채널들(CH1)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 제1 채널 절연층(250)이 아닌 도전성 물질로 제1 채널 영역(240) 사이의 공간을 매립할 수도 있다. 제1 채널 패드들(255)은 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 14d를 참조하면, 희생층들(225) 및 층간 절연층들(220)의 적층 구조물을 관통하는 개구부들을 형성하고, 상기 개구부를 통해 희생층들(225)을 제거할 수 있다.
상기 개구부들은 도시되지 않은 영역에서 x 방향으로 연장되는 트렌치 형태로 형성될 수 있다. 희생층들(225)은 예를 들어, 습식 식각을 이용하여, 제1 층간 절연층들(220)에 대하여 선택적으로 제거될 수 있다. 이에 따라 제1 층간 절연층들(220) 사이에서 제1 채널들(CH1) 및 관통 배선 절연층(295)의 측벽들이 일부 노출될 수 있다.
도 14e를 참조하면, 희생층들(225)이 제거된 영역에 제1 게이트 전극들(230)을 형성할 수 있다.
제1 게이트 전극들(230)은 희생층들(225)이 제거된 영역에 도전성 물질을 매립하여 형성할 수 있다. 제1 게이트 전극들(230)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 게이트 전극들(230)의 형성 전에, 제1 게이트 유전층(245) 중 제1 게이트 전극들(230)을 따라 제1 기판(201) 상에 수평하게 연장되는 영역이 있는 경우 상기 영역이 먼저 형성될 수 있다.
다음으로, 도시되지 않은 영역에서, 상기 개구부들 내에 도 10의 실시예에서와 같이, 제1 소스 절연층들(215) 및 제1 소스 도전층들(210)을 형성할 수 있다. 제1 소스 절연층들(215)은, 절연 물질을 형성하고 제1 기판(201)의 상면이 노출되도록 제1 기판(201) 상에서 절연 물질을 제거함으로써, 스페이서 형태로 제조될 수 있다. 제1 소스 도전층(210)은 제1 소스 절연층들(215) 사이에 도전성 물질을 증착하여 형성할 수 있다. 제1 소스 절연층들(215) 및 제1 소스 도전층(210)에 의해 제1 게이트 전극들(230)은 y 방향에서 소정 간격으로 이격될 수 있다. 다만, 제1 소스 도전층들(210)의 형성은 필수적인 것은 아니며, 실시예들에 따라 생략될 수도 있다. 이 경우, 소스 도전층의 기능을 수행하는 층은 제1 기판(201) 내에 형성될 수 있다.
도 14f를 참조하면, 제1 게이트 전극들(230) 상에 배선구조물들인, 제1 셀 콘택 플러그들(260), 제1 관통 콘택 플러그들(261), 제1 하부 콘택 플러그들(262), 제1 비트 라인들(270, 270a), 제2 하부 콘택 플러그들(264), 및 제1 접합 패드들(280)을 형성할 수 있다.
제1 셀 콘택 플러그들(260)은 콘택 영역들(CP) 상에서 제1 셀 영역 절연층(290)을 식각하여 콘택 홀을 형성하고, 도전성 물질을 매립함으로써 형성할 수 있다. 다음으로, 제1 셀 콘택 플러그들(260)의 상면을 덮으며 제1 셀 영역 절연층(290)을 이루는 절연층을 형성할 수 있다.
제1 관통 콘택 플러그들(261)은 관통 배선 절연층(295) 및 제1 기판(201)을 관통하는 관통 홀을 형성하고, 노출된 제1 기판(201)의 측벽 상에 측면 절연층(292)을 형성한 후, 도전성 물질을 증착하여 형성할 수 있다. 제1 하부 콘택 플러그들(262)은 제1 채널 패드들(155), 제1 셀 콘택 플러그들(260), 및 제1 관통 콘택 플러그들(261) 상에서 제1 셀 영역 절연층(290)을 식각하고 도전성 물질을 증착하여 형성할 수 있다.
제1 비트 라인들(270, 270a)은 도전성 물질의 증착 및 패터닝 공정을 통해 형성하거나, 제1 셀 영역 절연층(290)을 이루는 절연층을 한 층 형성한 후, 이를 패터닝하고 도전성 물질을 증착함으로써 형성할 수 있다. 제2 하부 콘택 플러그들(264)은 제1 비트 라인들(270, 270a) 상에서 제1 셀 영역 절연층(290)을 식각하고 도전성 물질을 증착하여 형성할 수 있다.
제1 접합 패드들(280)은 제2 하부 콘택 플러그들(264) 상에 예를 들어, 도전성 물질의 증착 및 패터닝 공정을 통해 형성할 수 있다. 제1 접합 패드들(280)은 제1 셀 영역 절연층(290)을 통해 상면이 노출될 수 있으며, 제1 기판 구조물(S1)의 상면의 일부를 이룰 수 있다. 실시예들에 따라, 제1 접합 패드들(280)의 상면은 제1 셀 영역 절연층(290)의 상면보다 상부로 돌출된 형태로 형성될 수도 있다. 본 단계에 의해 제1 메모리 셀 영역(CELL1)이 완성되어, 최종적으로 제1 기판 구조물(S1)이 준비될 수 있다.
도 14g를 참조하면, 제2 기판 구조물(S2)을 형성할 수 있다.
제2 기판 구조물(S2)은 도 14b 내지 도 14f를 참조하여 상술한 제1 기판 구조물(S2)의 제1 메모리 셀 영역(CELL1)과 동일한 공정들을 이용하여 제조될 수 있다.
본 실시예에 따르면, 제1 및 제2 비트 라인들(270, 370)이 제1 및 제2 게이트 전극들(280, 380)의 형성 후 형성된다. 따라서, 제1 및 제2 비트 라인들(270, 370)이 상대적으로 고온 공정에 취약한 물질, 예를 들어, 구리(Cu)로 이루어지는 경우에도, 공정의 제약없이 형성할 수 있다.
도 14h를 참조하면, 제1 기판 구조물(S1) 상에 제2 기판 구조물(S2)을 접합할 수 있다.
제1 기판 구조물(S1)과 제2 기판 구조물(S2)은 제1 접합 패드들(280)과 제2 접합 패드들(380)을 가압에 의해 본딩함으로써 연결할 수 있다. 제1 기판 구조물(S1) 상에 제2 기판 구조물(S2)은 뒤집어서, 제2 접합 패드들(380)이 하부를 향하도록 본딩될 수 있다. 제1 기판 구조물(S1)과 제2 기판 구조물(S2)은 별도의 접착층과 같은 접착제의 개재없이 직접 접합(direct bonding)될 수 있다. 예를 들어, 제1 접합 패드들(280)과 제2 접합 패드들(380)은 상기 가압 공정에 의하여 원자 레벨에서의 결합을 형성할 수 있다. 실시예들에 따라, 본딩 전에, 접합력을 강화하기 위하여, 제1 기판 구조물(S1)의 상면 및 제2 기판 구조물(S2)의 하면에 대하여 수소 플라즈마 처리와 같은 표면 처리 공정이 더 수행될 수 있다.
예시적인 실시예들에서, 도 7b 및 도 8b에서와 같이, 제1 셀 영역 절연층(290)의 상부에 접합 유전층(293)이 배치되고, 제2 기판 구조물(S2)도 동일한 층을 갖는 경우, 제1 및 제2 접합 패드들(280, 380) 사이의 본딩 뿐 아니라, 접합 유전층(293)과 상부의 접합 유전층 사이의 유전체 본딩에 의해 접합력이 더욱 확보될 수 있다. 이와 같은 접합 공정에 의해, 최종적으로 도 5와 같은 반도체 장치(100)가 제조될 수 있다.
도 15a 내지 도 15g는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 15a 내지 도 15g는 도 13에 대응되는 영역을 도시한다.
도 15a를 참조하면, 제1 기판 구조물(S1)을 형성할 수 있다.
제1 기판 구조물(S1)은 도 14b 내지 도 14f를 참조하여 상술한 것과 같이 공정들을 수행함으로써, 제1 메모리 셀 영역(CELL1)을 형성하여 제조할 수 있다.
도 15b를 참조하면, 제2 기판 구조물(S2)을 형성할 수 있다.
제2 기판 구조물(S2)도 도 14b 내지 도 14f를 참조하여 상술한 것과 같이 공정들을 수행함으로써, 제2 메모리 셀 영역(CELL2)을 형성하여 제조할 수 있다.
도 15c를 참조하면, 주변 회로 영역(PERI)을 포함하는 제3 기판 구조물(S3)을 형성하기 위하여, 베이스 기판(101) 상에 회로 소자들(120) 및 회로 관통 콘택 플러그들(161)을 형성할 수 있다.
회로 소자들(120)은 도 14a를 참조하여 상술한 것과 동일한 공정을 이용하여 형성할 수 있다. 회로 소자들(120)의 형성 후, 회로 소자들(120) 상에 제1 주변 영역 절연층(190)을 형성할 수 있다.
회로 관통 콘택 플러그들(161)의 형성 공정은 제1 주변 영역 절연층(190)의 상면으로부터 제1 주변 영역 절연층(190) 및 베이스 기판(101)의 일부를 제거하여 콘택 홀들을 형성하는 공정을 포함할 수 있다. 다음으로, 상기 콘택 홀들을 통해 노출된 베이스 기판(101)의 측벽 및 하면 상에 기판 절연층(140)을 형성할 수 있다. 다음으로, 상기 콘택 홀들에 도전성 물질을 매립하여 회로 관통 콘택 플러그들(161)을 형성할 수 있다.
도 15d를 참조하면, 주변 회로 영역(PERI)을 이루는 회로 배선 구조물들을 형성할 수 있다.
상기 회로 배선 구조물들 중 회로 콘택 플러그들(160)은 제1 주변 영역 절연층(190)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(170)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다. 다음으로, 제2 회로 콘택 플러그들(164) 상에 제3 접합 패드들(180A)을 형성할 수 있다.
도 15e를 참조하면, 제1 기판 구조물(S1) 상에 제3 기판 구조물(S3)을 접합할 수 있다.
제1 기판 구조물(S1)과 제3 기판 구조물(S3)은 제1 접합 패드들(280)과 제3 접합 패드들(180A)을 가압에 의해 본딩함으로써 연결할 수 있다. 제1 기판 구조물(S1) 상에 제3 기판 구조물(S3)은 뒤집어지는 형태로, 즉, 베이스 기판(101)이 상부를 향하도록 본딩될 수 있다. 제1 기판 구조물(S1)과 제3 기판 구조물(S3)은 별도의 접착층과 같은 접착제의 개재없이 직접 접합될 수 있다. 예시적인 실시예들에서, 도 7b 및 도 8b에서와 같이, 제1 셀 영역 절연층(290)의 상부에 접합 유전층(293)이 배치되고, 제3 기판 구조물(S3)도 동일한 유전층을 갖는 경우, 유전체 본딩에 의해 접합력이 더욱 확보될 수 있다.
도 15f를 참조하면, 베이스 기판(101)의 접합되지 않은 면, 즉 제1 및 제3 기판 구조물들(S1, S3)의 접합 구조물의 상면으로부터 베이스 기판(101)을 소정 두께만큼 제거하고, 제3 접합 패드들(180B)을 형성할 수 있다.
베이스 기판(101)은 그라인딩 공정, 평탄화 공정 등을 이용하여 회로 관통 콘택 플러그들(161)이 노출되도록 일부가 제거될 수 있다. 상기 제거 공정 중에, 회로 관통 콘택 플러그들(161)의 바닥면, 현재 도면에서의 상면 상에 형성되었던 기판 절연층(140)도 제거될 수 있다. 다음으로, 회로 관통 콘택 플러그들(161) 상에 제3 접합 패드들(180B)을 형성할 수 있다. 제3 접합 패드들(180B)을 둘러싸는 제2 주변 영역 절연층(195)을 형성할 수 있다. 다만, 실시예들에 따라, 제2 주변 영역 절연층(195)은 제3 접합 패드들(180B)의 형성 전에 먼저 형성될 수도 있다.
도 15g를 참조하면, 제1 및 제3 기판 구조물들(S1, S3)의 접합 구조물 상에 제2 기판 구조물(S2)을 접합할 수 있다.
제1 및 제3 기판 구조물들(S1, S3)의 접합 구조물과 제2 기판 구조물(S2)은 제4 접합 패드들(180B)과 제2 접합 패드들(380)을 가압에 의해 본딩함으로써 연결할 수 있다. 제1 및 제3 기판 구조물들(S1, S3)의 접합 구조물 상에 제2 기판 구조물(S2)은 거꾸로, 즉, 제2 기판(301)이 상부를 향하도록 본딩될 수 있다. 제1 및 제3 기판 구조물들(S1, S3)의 접합 구조물의 제3 기판 구조물(S3)과 제2 기판 구조물(S2)은 별도의 접착층과 같은 접착제의 개재없이 직접 접합될 수 있다. 예시적인 실시예들에서, 제2 및 제3 구조물들(S2, S3)은 접합면에 각각 접합 유전층을 가질 수 있으며, 이 경우, 유전체 본딩에 의해 접합력이 더욱 확보될 수 있다.
이와 같은 접합 공정에 의해, 최종적으로 도 13과 같은 반도체 장치(200)가 제조될 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 16을 참조하면, 일 실시 형태에 따른 전자 기기(1000)는 통신부(1010), 입력부(1020), 출력부(1030), 메모리(1040) 및 프로세서(1050)를 포함할 수 있다.
통신부(1010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(1010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다. 입력부(1020)는 사용자가 전자 기기(1000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다. 출력부(1030)는 전자 기기(1000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(1040)는 프로세서(1050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(1040)는 도 4 내지 도 13을 참조하여 상술한 것과 같은 다양한 실시예들에 따른 반도체 장치를 하나 이상 포함할 수 있으며, 전자 기기(1000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(1050)와 통신할 수 있다. 프로세서(1050)는 전자 기기(1000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(1050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(1050)는 입력부(1020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(1030)를 통해 출력할 수 있으며, 전자 기기(1000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(1040)에 저장하거나 메모리(1040)로부터 인출할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 베이스 기판 105: 소스/드레인 영역들
120: 회로 소자 122: 회로 게이트 절연층
124: 스페이서층 125: 회로 게이트 전극
140: 기판 절연층 160: 회로 콘택 플러그
161: 회로 관통 콘택 플러그 170: 회로 배선 라인
180: 접합 패드 190, 195: 주변 영역 절연층
201: 제1 기판 207: 에피택셜층
210: 소스 도전층 215: 소스 절연층
220: 층간 절연층 230: 게이트 전극
240: 채널 영역 245: 게이트 유전층
250: 채널 절연층 255: 채널 패드
260: 셀 콘택 플러그 261: 관통 콘택 플러그
262, 264: 하부 콘택 플러그 270, 270a: 비트 라인
280: 접합 패드 290: 셀 영역 절연층
292: 측면 절연층 293: 접합 유전층
295: 관통 배선 절연층 296: 채널 분리 절연층

Claims (20)

  1. 제1 기판, 상기 제1 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 제1 게이트 전극들, 상기 제1 게이트 전극들을 관통하며 상기 제1 기판 상에 수직하게 연장되는 제1 채널들, 상기 제1 채널들과 연결되는 제1 비트 라인들, 및 상기 제1 비트 라인들의 상부에 상기 제1 비트 라인들과 전기적으로 연결되도록 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물; 및
    상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 제2 게이트 전극들, 상기 제2 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되는 제2 채널들, 상기 제2 채널들과 연결되는 제2 비트 라인들, 및 상기 제2 비트 라인들의 상부에 상기 제2 비트 라인들과 전기적으로 연결되도록 배치되는 제2 접합 패드들을 포함하는 제2 기판 구조물을 포함하고,
    상기 제1 기판 구조물과 상기 제2 기판 구조물은 상기 제1 및 제2 접합 패드들에 의해 접합되어 연결되며, 상기 제1 비트 라인들은 상기 제1 및 제2 접합 패드들을 통해 상기 제2 비트 라인들과 각각 전기적으로 연결되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 비트 라인들은 각각 상하로 나란하게 배치되는 상기 제2 비트 라인들과 전기적으로 연결되는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 비트 라인들과 상기 제2 비트 라인들은 배선 구조물을 통해 연결되며,
    상기 배선 구조물은, 상기 제1 및 제2 접합 패드들과 상기 제1 및 제2 비트 라인들의 사이에 각각 배치되는 적어도 하나의 콘택 플러그를 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 및 제2 채널들은, 각각의 상기 제1 및 제2 채널들 상에 연결되는 적어도 하나의 콘택 플러그를 통해 상기 제1 및 제2 비트 라인들과 각각 연결되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 및 제2 게이트 전극들은 각각 상기 제1 및 제2 기판의 상면에 평행한 일 방향을 따라 서로 다른 길이로 연장되어 콘택 영역들을 제공하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 및 제2 기판의 상면에 수직하게 연장되며 상기 콘택 영역들 각각에서 상기 제1 및 제2 게이트 전극들과 연결되는 제1 및 제2 셀 콘택 플러그들; 및
    상기 제1 및 제2 셀 콘택 플러그들의 상부에 각각 배치되며, 서로 접합되는 제3 및 제4 접합 패드들을 더 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제3 및 제4 접합 패드들 중 적어도 일부는 상기 제1 셀 콘택 플러그와 상기 제2 셀 콘택 플러그를 전기적으로 연결하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 및 제2 접합 패드들과 동일한 높이 레벨에 배치되는 더미 접합 패드들을 더 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 및 제2 게이트 전극들 및 상기 제1 및 제2 채널들은 각각 상기 제1 기판 구조물과 상기 제2 기판 구조물의 계면을 중심으로 서로 대칭인 형태로 배치되는 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 기판 구조물은, 베이스 기판 및 상기 베이스 기판 상에서 상기 제1 기판의 하부에 배치되는 회로 소자들을 더 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 베이스 기판 및 상기 제2 기판은 단결정층을 포함하고, 상기 제1 기판은 다결정층 또는 에피택셜층을 포함하는 반도체 장치.
  12. 제1 항에 있어서,
    상기 제1 기판 구조물과 상기 제2 기판 구조물의 사이에 배치되어 상기 제1 및 제2 기판 구조물들과 연결되며, 제3 기판 및 상기 제3 기판 상에 배치되는 회로 소자들을 포함하는 제3 기판 구조물을 더 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 제3 기판은 상기 회로 소자들이 배치되는 제1 면 및 이에 대향하는 제2 면을 갖고,
    상기 제3 기판 구조물은, 상기 제1 및 제2 면들 각각의 상부에 배치되며 상기 제1 및 제2 접합 패드들과 각각 연결되는 제3 및 제4 접합 패드들을 더 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제3 기판 구조물은, 상기 제3 기판을 관통하며 상기 제3 및 제4 접합 패드들을 연결하는 관통 콘택 플러그를 더 포함하는 반도체 장치.
  15. 제1 항에 있어서,
    상기 제1 및 제2 기판 구조물들은 각각 상기 제1 및 제2 기판 상에 또는 상기 제1 및 제2 기판 내에 배치되는 제1 및 제2 소스 도전층들을 더 포함하고,
    상기 제1 및 제2 소스 도전층들은 서로 전기적으로 연결되는 반도체 장치.
  16. 제1 항에 있어서,
    상기 제1 및 제2 기판 구조물들은 각각 상기 제1 및 제2 접합 패드들을 둘러싸며 서로 접합되는 제1 및 제2 유전층들을 더 포함하는 반도체 장치.
  17. 제1 기판, 상기 제1 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되고 일 방향을 따라 서로 다른 길이로 연장되어 제1 콘택 영역들을 제공하는 제1 게이트 전극들, 상기 제1 게이트 전극들을 관통하며 상기 제1 기판 상에 수직하게 연장되는 제1 채널들, 상기 제1 콘택 영역들에서 상기 제1 게이트 전극들과 연결되며 상기 제1 기판의 상면에 수직하게 연장되는 제1 셀 콘택 플러그들, 상기 제1 채널들과 연결되는 제1 비트 라인들, 및 상면에 인접하게 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물; 및
    상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되고 일 방향을 따라 서로 다른 길이로 연장되어 제2 콘택 영역들을 제공하는 제2 게이트 전극들, 상기 제2 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되는 제2 채널들, 상기 제2 콘택 영역들에서 상기 제2 게이트 전극들과 연결되며 상기 제2 기판의 상면에 수직하게 연장되는 제2 셀 콘택 플러그들, 상기 제2 채널들과 연결되는 제2 비트 라인들, 및 상면에 인접하게 배치되는 상기 제1 접합 패드들과 접합되는 제2 접합 패드들을 포함하는 제2 기판 구조물을 포함하고,
    상기 제1 비트 라인들은 상기 제1 및 제2 접합 패드들을 통해 상기 제2 비트 라인들과 각각 전기적으로 연결되고, 상기 제1 셀 콘택 플러그들은 적어도 일부가 상기 제1 및 제2 접합 패드들을 통해 상기 제2 셀 콘택 플러그들과 각각 전기적으로 연결되는 반도체 장치.
  18. 베이스 기판, 상기 베이스 기판 상에 배치되는 회로 소자들, 상기 회로 소자들 상에 배치되는 제1 기판, 상기 제1 기판 상에 배치되어 상기 회로 소자들과 전기적으로 연결되는 제1 메모리 셀들, 상기 제1 메모리 셀들 상에 배치되며 상기 제1 메모리 셀들과 연결되는 제1 비트 라인들, 및 상기 제1 비트 라인들 상에 상기 제1 비트 라인들과 각각 연결되도록 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물; 및
    상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판 상에 배치되는 제2 메모리 셀들, 상기 제2 메모리 셀들 상에 배치되며 상기 제2 메모리 셀들과 연결되는 제2 비트 라인들, 상기 제2 비트 라인들 상에 상기 제2 비트 라인들과 각각 연결되도록 배치되는 제2 접합 패드들을 포함하는 제2 기판 구조물을 포함하고,
    상기 제1 및 제2 기판 구조물들은, 상기 제1 접합 패드들과 상기 제2 접합 패드들이 접합되어 연결되는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제1 비트 라인들은 상기 제1 및 제2 접합 패드들을 통해 상기 제2 비트 라인들과 각각 전기적으로 연결되는 반도체 장치.
  20. 제1 기판 상에, 상기 제1 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 제1 게이트 전극들, 상기 제1 게이트 전극들을 관통하며 상기 제1 기판 상에 수직하게 연장되는 제1 채널들, 상기 제1 채널들과 연결되는 제1 비트 라인들, 및 상기 제1 비트 라인들 상에 상기 제1 비트 라인들과 각각 전기적으로 연결되도록 배치되는 제1 접합 패드들을 형성하여 제1 기판 구조물을 형성하는 단계;
    제2 기판 상에, 상기 제2 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 제2 게이트 전극들, 상기 제2 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되는 제2 채널들, 상기 제2 채널들과 연결되는 제2 비트 라인들, 및 상기 제2 비트 라인들 상에 상기 제2 비트 라인들과 각각 전기적으로 연결되도록 배치되는 제2 접합 패드들을 형성하여 제2 기판 구조물을 형성하는 단계;
    제3 기판의 제1 면 상에, 회로 소자들, 상기 제3 기판을 소정 깊이로 관통하는 관통 콘택 플러그들, 및 상기 회로 소자들 상부에 배치되는 제3 접합 패드들을 형성하여 제3 기판 구조물을 형성하는 단계;
    상기 제1 접합 패드들과 상기 제3 접합 패드들을 접합하여 상기 제1 기판 구조물 상에 상기 제3 기판 구조물을 접합하는 단계;
    상기 제3 기판의 상기 제1 면에 대향하는 제2 면으로부터 상기 제3 기판의 일부를 제거하여 상기 관통 콘택 플러그들의 일단을 노출시키는 단계;
    상기 제3 기판의 상기 제2 면을 통해 노출된 상기 관통 콘택 플러그들 상에 제4 접합 패드들을 형성하는 단계; 및
    상기 제4 접합 패드들과 상기 제2 접합 패드들을 접합하여 상기 제3 기판 구조물 상에 상기 제2 기판 구조물을 접합하는 단계를 포함하는 반도체 장치의 제조 방법.
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