KR20230072318A - 웨이퍼-투-웨이퍼 본딩을 이용하는 스토리지 장치 및 그의 제조 방법 - Google Patents

웨이퍼-투-웨이퍼 본딩을 이용하는 스토리지 장치 및 그의 제조 방법 Download PDF

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KR20230072318A
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석준영
오은주
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Abstract

본 개시의 기술적 사상의 일측면에 따른 비휘발성 메모리 장치를 포함하는 스토리지 장치에서, 비휘발성 메모리 장치는 3차원 메모리 셀 어레이의 복수의 워드라인들 중 하나를 선택하는 로우 디코더를 포함하는 제1 주변 회로 영역이 형성된 제1 기판 및 3차원 메모리 셀 어레이의 복수의 비트라인들 중 적어도 하나를 선택하는 페이지 버퍼부를 포함하는 제2 주변 회로 영역, 및 제2 주변 회로 영역 상에 형성된 3차원 메모리 셀 어레이를 포함하는 셀 영역을 포함하는 제2 기판을 포함하고, 메모리 셀 어레이는, 제2 기판이 제1 기판에 수직으로 스택되어 본딩됨으로써, 제1 주변 회로 영역 및 제2 주변 회로 영역의 사이에 배치된다., 제1 주변 회로 영역 및 제2 주변 회로 영역의 사이에 배치된다.

Description

웨이퍼-투-웨이퍼 본딩을 이용하는 스토리지 장치 및 그의 제조 방법 {STORAGE DEVICE USING WAFER-TO-WAFER BONDING AND MANUFACTURING METHOD THEREOF}
본 개시의 기술적 사상은 반도체 장치에 관한 것으로서, 더욱 상세하게는 웨이퍼-투-웨이퍼 본딩을 이용하는 스토리지 장치 및 그의 제조 방법에 관한 것이다.
반도체 칩들을 사용하는 시스템은, 시스템 내 호스트에 의해 사용되는 데이터나 인스트럭션들을 저장하기 위하여 및/또는 컴퓨터 동작(computational operation)을 수행하기 위하여, 시스템의 동작 메모리 또는 메인 메모리로서 DRAM(Dynamic Random Access Memory)을 널리 사용하고, 저장 매체로서 스토리지 장치를 사용한다. 스토리지 장치는 비휘발성 메모리를 포함한다.
스토리지 장치의 용량이 증가함에 따라, 비휘발성 메모리의 기판에 적층되는 메모리 셀들 및 워드라인들의 개수들이 증가하고 있고 메모리 셀에 저장되는 데이터의 비트들의 개수도 증가하고 있다. 메모리의 저장 용량 및 집적도를 향상시키기 위하여, 메모리 셀들을 3차원 구조로 적층하는 비휘발성 메모리 장치, 예컨대 3D 낸드 플래시 메모리가 연구되고 있다. 3D 낸드 플래시 메모리를 이용하여 대용량 데이터의 안정적이고 빠른 실시간 처리를 할 수 있는 스토리지 장치에 대한 연구도 지속되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는, 웨이퍼-투-웨이퍼 본딩을 이용하여 로우 디코더와 페이지 버퍼를 서로 다른 기판에 형성하는 비휘발성 메모리 장치를 포함하는 스토리지 장치 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 스토리지 장치에서, 비휘발성 메모리 장치는 3차원 메모리 셀 어레이의 복수의 워드라인들 중 하나를 선택하는 로우 디코더를 포함하는 제1 주변 회로 영역이 형성된 제1 기판 및 3차원 메모리 셀 어레이의 복수의 비트라인들 중 적어도 하나를 선택하는 페이지 버퍼부를 포함하는 제2 주변 회로 영역, 및 제2 주변 회로 영역 상에 형성된 3차원 메모리 셀 어레이를 포함하는 셀 영역을 포함하는 제2 기판을 포함하고, 메모리 셀 어레이는, 제2 기판이 제1 기판에 수직으로 스택되어 본딩됨으로써, 제1 주변 회로 영역 및 제2 주변 회로 영역의 사이에 배치된다.
본 발명의 실시예들에 따른 복수의 메모리 블록들을 포함하는 3차원 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치는, 3차원 메모리 셀 어레이의 복수의 워드라인들 중 하나를 선택하는 로우 디코더 및 고전압에서 동작하는 회로 소자들을 포함하는 제1 주변 회로 영역이 형성된 제1 기판 및 3차원 메모리 셀 어레이의 복수의 비트라인들 중 적어도 하나를 선택하는 페이지 버퍼부 및 저전압에서 동작하는 회로 소자들을 포함하는 제2 주변 회로 영역, 및 제2 주변 회로 영역 상에 형성된 3차원 메모리 셀 어레이를 포함하는 셀 영역을 포함하는 제2 기판을 포함하고, 셀 영역은, 제2 기판이 제1 기판에 수직으로 스택되어 본딩됨으로써, 제1 주변 회로 영역 및 제2 주변 회로 영역 사이에 배치되고, 페이지 버퍼부는 제1 방향에 수직한 제2 방향으로 연장되도록 배치된다.
본 발명의 실시예들에 따른 3차원 메모리 셀 어레이를 포함하는 스토리지 장치의 제조 방법은, 제1 기판에 3차원 메모리 셀 어레이의 복수의 워드라인들 중 하나를 선택하는 로우 디코더 및 고전압에서 동작하는 회로 소자들을 포함하는 제1 주변 회로 영역을 형성하는 단계, 제1 기판과 다른 제2 기판에 3차원 메모리 셀 어레이의 복수의 비트라인들 중 적어도 하나를 선택하는 페이지 버퍼부 및 저전압에서 동작하는 회로 소자들을 포함하는 제2 주변 회로 영역을 형성하는 단계, 제2 주변 회로 영역 상부에 3차원 메모리 셀 어레이를 포함하는 셀 영역을 형성하는 단계 및 제2 기판을 제1 기판에 수직으로 스택한 후, 셀 영역이 제1 주변 회로 영역 및 제2 주변 회로 영역의 사이에 배치되도록 본딩하는 단계를 포함한다.
본 개시의 기술적 사상에 따르면, 스토리지 장치는 로우 디코더와 페이지 버퍼를 서로 다른 기판에 배치한 비휘발성 메모리 장치를 포함함으로써, 주변 회로들의 연결을 단순화할 수 있다. 그에 따라, 주변 회로들을 배치하는 공간이 확보될 수 있다. 또한, 로우 디코더를 추가로 배치하거나, 메모리 컨트롤러의 회로 구성들을 내재화함으로써 스토리지 장치의 고속 동작 성능을 향상시킬 수 있고, 비휘발성 메모리 장치의 제조 공정이 단순화되어 비휘발성 메모리 장치의 제조 비용을 절감할 수 있다.
아울러, 본 발명에 따른 비휘발성 메모리 장치는 고전압에 기초하여 동작하는 트랜지스터들을 로우 디코더와 함께 배치하고, 저전압에 기초하여 동작하는 트랜지스터들을 페이지 버퍼부와 함께 배치함으로써, 비휘발성 메모리 장치의 누설 전류가 감소될 수 있고, 성능이 개선될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 발명의 일 실시예에 따른 스토리지 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구조를 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 웨이퍼-투-웨이퍼 본딩으로 구현된 스토리지 장치를 보여주는 도면이다.
도 5는 본 발명의 일 실시예에 따른 웨이퍼-투-웨이퍼 본딩으로 구현된 비휘발성 메모리 장치를 보여주는 도면이다.
도 6은 본 발명의 일 실시예에 따른 웨이퍼-투-웨이퍼 본딩으로 구현된 비휘발성 메모리 장치를 보여주는 도면이다.
도 7은 본 발명의 일 실시예에 따른 웨이퍼-투-웨이퍼 본딩으로 구현된 스토리지 장치를 보여주는 도면이다.
도 8은 본 발명의 일 실시예에 따른 웨이퍼-투-웨이퍼 본딩으로 구현된 스토리지 장치를 보여주는 도면이다.
도 9는 본 발명의 일 실시예에 따른 웨이퍼-투-웨이퍼 본딩으로 구현된 스토리지 장치를 보여주는 도면이다.
도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법을 설명하기 위한 순서도이다.
도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 포함된 메모리 블록의 등가 회로도를 나타낸다.
도 12는 본 발명의 일 실시예에 따른 스토리지 장치가 적용된 시스템을 도시한 도면이다.
도 13은 본 발명의 일 실시예에 따른 스토리지 장치가 적용된 데이터 센터를 나타낸 도면이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다. 이하, 도면 상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 본 명세서의 도면들에서, 도해의 편의상 일부 만이 도시될 수 있다. 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면 부호를 부여하고 이에 대해 중복되는 설명은 생략한다.
도 1은 본 개시의 예시적인 실시예에 따른 스토리지 장치를 나타내는 블록도이다.
도 1을 참조하면, 스토리지 장치(100)는 비휘발성 메모리 장치(110) 및 메모리 컨트롤러(120)를 포함할 수 있다. 도 1에는 스토리지 장치(100)에 포함되는 개념적인 다수의 하드웨어 구성이 도시되어 있으나 이에 한정되지 않으며, 스토리지 장치(100)는 이 외의 다른 구성들을 더 포함할 수 있다.
스토리지 장치(100)는 전자 장치에 내장되는(embedded) 내장(internal) 메모리일 수 있다. 예를 들어, 스토리지 장치(100)는 임베디드 UFS(Universal Flash Storage) 메모리 장치, eMMC(embedded Multi-Media Card), 또는 SSD(Solid State Drive)일 수 있다. 스토리지 장치(100)는 전자 장치에 탈착 가능한 외장(external) 메모리일 수도 있다. 예를 들어, 스토리지 장치(100)는 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 및 Memory Stick 중 적어도 하나를 포함할 수 있다.
스토리지 장치(100)는 비휘발성 메모리 장치(110) 및 메모리 컨트롤러(120)를 포함할 수 있다.
비휘발성 메모리 장치(110)는 메모리 컨트롤러(120)의 제어에 따라 기입 동작 또는 읽기 동작 등을 수행할 수 있다. 비휘발성 메모리 장치(110)는 입출력 라인들을 통해 메모리 컨트롤러(120)로부터 커맨드와 어드레스를 수신할 수 있고, 기입 동작 또는 읽기 동작을 위한 데이터를 메모리 컨트롤러(120)로부터 수신하거나 메모리 컨트롤러(120)에 송신할 수 있다. 또한, 비휘발성 메모리 장치(110)는 제어 라인들을 통해 제어 신호들을 수신할 수 있다. 비휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 페이지 버퍼부(112) 및 로우 디코더(113)를 포함할 수 있다.
메모리 셀 어레이(111)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 복수의 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric RAM) 셀, PRAM(Phase change RAM) 셀, TRAM(Thyristor RAM) 셀, MRAM(Magnetic RAM) 셀일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 경우를 중심으로 설명되며, 그에 따라 비휘발성 메모리 장치(110)는 'NVM 장치'로 지칭될 수 있다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(도 2의 BLK1~BLKz, z는 2 이상의 정수)을 포함할 수 있고, 복수의 메모리 블록들(도 2의 BLK1~BLKz) 각각은 복수의 페이지들을 포함할 수 있다. 메모리 셀 어레이(111)는 복수의 셀 스트링들을 포함하는 3차원 메모리 셀 어레이를 포함할 수 있으며, 후술되는 도 3 및 도 11을 참조하여 보다 상세하게 설명한다.
페이지 버퍼부(112)는 복수의 페이지 버퍼들(도 2의 PB1~PBn, n은 2 이상의 정수)을 포함할 수 있고, 복수의 페이지 버퍼들(도 2의 PB1~PBn)은 메모리 셀 어레이(111)의 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(112)는 메모리 셀 어레이(111)의 메모리 셀들 중 적어도 일부를 컬럼 방향으로 선택할 수 있다. 페이지 버퍼부(112)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 페이지 버퍼부(112)는, 프로그램 동작 시, 프로그램될 데이터에 대응하는 비트 라인 전압을 메모리 셀 어레이(111)의 메모리 셀들 중 선택된 메모리 셀들에 인가할 수 있다. 페이지 버퍼부(112)는, 독출 동작 시, 메모리 셀 어레이(111)의 메모리 셀들 중 선택된 메모리 셀의 전류 또는 전압을 감지하여, 선택된 메모리 셀에 저장된 데이터를 감지할 수 있다.
로우 디코더(113)는 메모리 셀 어레이(111)의 메모리 셀들과 각각 연결될 수 있다. 로우 디코더(113)는 메모리 셀 어레이(111)의 메모리 셀들 중 적어도 일부를 로우 방향으로 선택할 수 있다. 예를 들어, 로우 디코더(113)는, 프로그램 동작 시, 메모리 셀 어레이(111)의 메모리 셀들 중 선택된 메모리 셀들에 프로그램 전압 및 프로그램 검증 전압을 인가할 수 있고, 독출 동작 시, 메모리 셀 어레이(111)의 메모리 셀들 중 선택된 메모리 셀들에 독출 전압을 인가할 수 있다.
본 개시에 따른 비휘발성 메모리 장치(110)는 로우 디코더(113)가 형성된 제1 기판과 메모리 셀 어레이(111) 및 페이지 버퍼부(112)가 형성된 제2 기판을 웨이퍼-투-웨이퍼 본딩을 이용하여 본딩함으로써 전기적으로 연결할 수 있다. 그에 따라, 페이지 버퍼부(112) 및 로우 디코더(113) 포함한 주변회로들의 배치 공간을 추가로 확보할 수 있고 배선 구조를 단순화할 수 있다. 웨이퍼-투-웨이퍼 본딩을 이용하여 전기적으로 연결된 비휘발성 메모리 장치(110)에 대하여는 후술되는 도 3 내지 도 9를 참조하여 상세하게 설명한다.
메모리 컨트롤러(120)는 호스트로부터의 기입 요청에 응답하여 비휘발성 메모리 장치(110)에 데이터를 기입하도록 비휘발성 메모리 장치(110)를 제어하거나, 또는 호스트로부터의 읽기 요청에 응답하여 비휘발성 메모리 장치(110)에 저장된 데이터를 독출하도록 비휘발성 메모리 장치(110)를 제어할 수 있다. 메모리 컨트롤러(120)는 호스트 인터페이스(121), 메모리 인터페이스(122), CPU(123, Central Processing Unit), RAM(124, Random Access Memory), 메모리 관리부(125) 및 ECC 처리부(126)를 포함할 수 있다.
호스트 인터페이스(121)는 호스트와 인터페이스하여 호스트로부터 비휘발성 메모리 장치(110)의 동작 요청을 수신할 수 있다. 예컨대, 호스트 인터페이스(121)는 호스트로부터 데이터의 독출 및 기입 등의 각종 요청을 수신하고, 이에 응답하여 비휘발성 메모리 장치(110)의 동작을 위한 각종 내부 신호들을 생성할 수 있다. 예를 들어, 호스트 인터페이스(121)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCI-E(PCI express), IEEE 1394, USB(Universal Serial Bus), SD(Secure Digital) 카드, MMC(Multi Media Card), eMMC(embedded Multi Media Card), CF(Compact Flash) 카드 인터페이스 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
메모리 인터페이스(122)는 메모리 컨트롤러(120)와 비휘발성 메모리 장치(110) 사이의 인터페이스를 제공할 수 있다. 예를 들어, 메모리 컨트롤러(120)와 비휘발성 메모리 장치(110) 사이에서 기입 데이터 및 독출 데이터가 메모리 인터페이스(122)를 통해 송수신될 수 있다. 또한, 메모리 인터페이스(122)는 비휘발성 메모리 장치(110)에 커맨드 및 어드레스를 제공할 수 있고, 비휘발성 메모리 장치(110)로부터 각종 정보들을 수신하여 이를 메모리 컨트롤러(120) 내부에 제공할 수 있다.
CPU(123)는 메모리 컨트롤러(120)의 전반적인 동작을 제어할 수 있다. CPU(123)는 RAM(124)에 로딩된 펌웨어(firmware)를 실행함으로써 메모리 컨트롤러(120)의 전반적인 동작을 제어할 수 있다. CPU(123)는 트레이닝 데이터에 기초하여 메모리 관리부(125)에 저장된 인공 신경망 모델의 가중치들과 바이어스들을 보정할 수 있다. 인공 신경망 모델의 가중치들과 바이어스들은 다양한 열화 조건들(예를 들어, 리텐션 시간, 읽기 횟수, 리텐션 시간과 읽기 횟수의 다양한 조합 등)에 따라 보정될 수 있다.
RAM(124)은 메모리 컨트롤러(120)의 동작 메모리(working memory)일 수 있다. RAM(124)은 각종 메모리로 구현될 수 있으며, 예컨대 캐시(cache) 메모리, DRAM, SRAM, PRAM, 플래시 메모리 장치들 중 적어도 하나로 구현될 수 있다.
메모리 관리부(125)는 비휘발성 메모리 장치(110)의 성능 및 신뢰성을 제어하거나 관리하기 위한 코드들을 저장할 수 있고, 상기 코드들은 CPU(123)에 의해 실행되거나 업그레이드될 수 있다. 메모리 관리부(125)에 저장된 플래시 변환 계층(Flash Translation Layer: FTL)과 같은 펌웨어는 CPU(123)에 의해 운용될 수 있다. 플래시 변환 계층(FTL)은 호스트의 논리 어드레스와 비휘발성 메모리 장치(110)의 물리 어드레스 사이의 관계를 나타내는 맵핑 정보를 관리하기 위해 사용될 수 있다. 그러나, 플래시 변환 계층(FTL)의 기능이 이에 제한되는 것은 아니며, 예를 들어, 플래시 변환 계층(FTL)은 비휘발성 메모리 장치(110)의 웨어-레벨링(wear-leveling), 배드 블록, 예상치 못한 전원 차단에 기인한 데이터 보존성 등을 관리하는 데 사용될 수 있다.
메모리 관리부(125)는 사용자의 사용 패턴, 사용 환경 등에 따라 다양한 원인들에 의해 열화되는 비휘발성 메모리 장치(110)의 열화 정보를 저장할 수 있다. 열화 정보는 P/E(Program/Erase) 사이클, 소거 카운트, 프로그램 카운트, 리드 카운트, 웨어 레벨 카운트, 경과 시간(elapse time), 동작 온도(operation temperature) 등을 포함할 수 있다. 메모리 관리부(125)는 비휘발성 메모리 장치(110)의 열화 정보에 기초하여 비휘발성 메모리 장치(110)의 동작 조건들을 변경할 수 있다. 메모리 관리부(125)에 의해 변경되는 동작 조건들은 스토리지 장치(100)에 사전에 셋팅될 수 있다. 또한, 메모리 관리부(125)는 비휘발성 메모리 장치(110)의 열화 상태를 실시간으로 모니터링하고, 그에 따라 동작 조건들을 변경할 수 있다. 메모리 관리부(125)는 인공 신경망 모델을 실행하거나 학습하는데 특화된 딥러닝 머신(deep learning machine)일 수 있다.
ECC 처리부(126)는 비휘발성 메모리 장치(110)로 기입되는 데이터와 비휘발성 메모리 장치(110)로부터 독출된 데이터에 대한 ECC 인코딩 및 디코딩 처리를 수행할 수 있고, 이에 따라 데이터의 에러를 검출 및 정정할 수 있다. ECC 처리부(126)는 비휘발성 메모리 장치(110)로 송신되거나 비휘발성 메모리 장치(110)로부터 수신되는 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드를 생성할 수 있다. ECC 처리부(126)는 비휘발성 메모리 장치(110)로 제공되는 기입 데이터의 에러 정정 인코딩을 수행하여, 패리티 비트가 부가된 기입 데이터를 구성할 수 있다. 패리티 비트는 비휘발성 메모리 장치(110)에 저장될 수 있다. 또한, ECC 처리부(126)는 비휘발성 메모리 장치(110)로부터 출력된 독출 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 처리부(126)는 읽기 동작에 의해 독출된 읽기 데이터에 대해 패리티 비트를 사용하여 에러 정정된 ECC 데이터를 획득할 수 있다. ECC 처리부(126)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
이하에서는, 비휘발성 메모리 장치(110)에 대하여 보다 상세하게 설명한다.
도 2는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 블록도이다. 상세하게는, 도 2는 도 1의 비휘발성 메모리 장치(110)의 예시적인 블록도이다. 이하에서는 도 1을 참조하여 설명한다.
도 2를 참조하면, 비휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 페이지 버퍼부(112), 로우 디코더(113), 제어 로직 회로(114), 및 전압 발생기(116)를 포함할 수 있다. 도 2에는 도시되지 않았으나, 비휘발성 메모리 장치(110)는 커맨드 디코더, 어드레스 디코더, 입출력 회로 등을 더 포함할 수 있다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있고, 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(111)는 비트 라인들(BL)을 통해 페이지 버퍼부(112)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(113)에 연결될 수 있다.
메모리 셀 어레이(111)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 메모리 낸드 스트링들을 포함할 수 있다. 메모리 낸드 스트링들 각각은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다.
페이지 버퍼부(112)는 복수의 페이지 버퍼들(PB1~PBn, n은 2 이상의 정수)을 포함할 수 있고, 복수의 페이지 버퍼들(PB1~PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(112)는 컬럼 어드레스(C_ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼부(112)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 페이지 버퍼부(112)는, 프로그램 동작 시, 프로그램될 데이터에 대응하는 비트 라인 전압을 선택된 비트 라인에 인가할 수 있다. 페이지 버퍼부(112)는, 독출 동작 시, 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
페이지 버퍼부(112)는 메모리 셀 어레이(111)와 동일한 기판 상에 형성될 수 있다. 페이지 버퍼부(112) 및 메모리 셀 어레이(111)는 CoP(Cell on Peripheral) 구조로 구현될 수 있다. 예를 들어, 페이지 버퍼부(112)를 포함하는 주변 회로 영역은 기판에 형성될 수 있고, 페이지 버퍼부(112)를 포함하는 주변 회로 영역 상부에 메모리 셀 어레이(111)를 포함하는 셀 영역이 배치될 수 있다.
로우 디코더(113)는 로우 어드레스(R_ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있고, 복수의 접지 선택 라인들(GSL) 중 하나를 선택할 수 있다. 예를 들어, 로우 디코더(113)는, 프로그램 동작 시, 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가할 수 있고, 독출 동작 시, 선택된 워드 라인으로 독출 전압을 인가할 수 있다. 로우 디코더(113)는 페이지 버퍼부(112)가 형성된 기판과 다른 기판에 형성될 수 있다.
제어 로직 회로(114)는 비휘발성 메모리 장치(110) 내의 각종 동작 모드를 전반적으로 제어할 수 있다. 제어 로직 회로(114)는 메모리 컨트롤러(도 1의 120)로부터 커맨드(CMD) 및/또는 어드레스(ADDR)를 수신할 수 있다. 제어 로직 회로(114)는 수신된 커맨드(CMD) 및/또는 어드레스(ADDR)에 기초하여, 메모리 셀 어레이(111)가 프로그램, 독출 또는 소거 동작을 수행하도록 하는 각종 내부 제어 신호를 출력할 수 있다. 예를 들어, 제어 로직 회로(114)는 각종 내부 제어 신호들을 이용하여 메모리 셀 어레이(111)에 데이터를 저장하거나, 또는 메모리 셀 어레이(111)로부터 저장된 데이터를 읽고 메모리 컨트롤러(도 1의 120)로 출력할 수 있다. 제어 로직 회로(114)는 로우 디코더(113)에 로우 어드레스(R_ADDR)를 제공할 수 있고, 페이지 버퍼부(112)에 칼럼 어드레스(C_ADDR)를 제공할 수 있고, 전압 발생기(116)에 전압 제어 신호(CTRL_VOL)를 제공할 수 있다.
제어 로직 회로(114)는 비휘발성 메모리 장치(110)의 동작 모드에 따라 제어 신호들의 전압 레벨을 조정하고, 전압 인가 시점 및/또는 인가 시간 등을 제어하는 스케줄러(115)를 포함할 수 있다. 스케줄러(115)는 비휘발성 메모리 장치(110)의 동작 특성을 제어하는 마이크로 컨트롤러(Micro Controller Unit: MCU)로 구현될 수 있다. 스케줄러(115)는 특히 메모리 셀 어레이(111)에 대한 프로그램, 읽기 및/또는 소거 동작 조건들을 제어할 수 있다. 스케줄러(115)는 비휘발성 메모리 장치(110)의 동작 모드에 따라, 선택된 워드라인에 대한 프로그램 전압, 프로그램 검증 전압 및/또는 독출 전압, 선택된 블록에 대한 소거 전압, 선택된 비트 라인에 대한 비트 라인 전압 등과 연관되는 전압 레벨, 인가 시점, 인가 시간 등을 제어할 수 있다. 스케줄러(115)는 메모리 컨트롤러(120)의 메모리 관리부(도 1의 125)와 연계되어 비휘발성 메모리 장치(110)의 동작 조건들을 제어할 수 있다.
전압 발생기(116)는 전압 제어 신호(CTRL_VOL)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 발생기(116)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
본 개시에 따르면 로우 디코더(113)와 페이지 버퍼부(112)를 서로 다른 기판에 형성함으로써, 주변 회로들의 연결 구조가 단순화될 수 있고, 주변 회로들을 배치하는 공간이 확보될 수 있다. 그에 따라, 추가로 확보된 공간에 로우 디코더(113)를 추가로 배치하거나, 메모리 컨트롤러(도 1의 120)의 회로 구성들을 내재화함으로써 스토리지 장치(100)의 고속 동작 성능을 향상시킬 수 있다. 또한, 비휘발성 메모리 장치(110)의 제조 공정이 단순화되어 제조 비용을 절감할 수 있다. 이하에서는 도 3을 참조하여 비휘발성 메모리 장치(110)의 구조에 대하여 상세하게 설명한다.
도 3은 본 개시의 예시적인 실시 예에 따른 비휘발성 메모리 장치의 구조를 설명하기 위한 단면도이다. 상세하게는, 도 3은 도 2의 비휘발성 메모리 장치(110)의 구조를 설명하기 위한 도면이다. 이하에서는, 도 2를 참조하여 설명한다.
도 3을 참조하면, 비휘발성 메모리 장치(110)는 복수의 기판을 웨이퍼-투-웨이퍼 본딩을 이용하여 전기적으로 연결함으로써 구현될 수 있다. 비휘발성 메모리 장치(110)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 기판(210) 상에 제1 주변 회로 영역(PERI1)을 포함하는 하부 칩(BC)을 제작하고, 제1 기판(210)과 다른 제2 기판(410) 상에 셀 영역(CELL) 및 제2 주변 회로 영역(PERI2)을 포함하는 상부 칩(TC)을 제작한 후, 하부 칩(BC)과 상부 칩(TC)을 웨이퍼-투-웨이퍼 본딩(bondng) 방식에 의해 서로 연결한 구조를 의미할 수 있다. 웨이퍼-투-웨이퍼 본딩 방식은 하부 칩(BC)의 최상부 메탈층에 형성된 본딩 메탈과 상부 칩(TC)의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 본딩 메탈이 구리(Cu)로 형성된 경우 본딩 방식은 Cu-Cu 본딩 방식일 수 있으나, 본딩 메탈은 이에 제한되지 않으며 알루미늄(Al) 혹은 텅스텐(W)으로 형성될 수도 있다.
비휘발성 메모리 장치(110)의 제1 주변 회로 영역(PERI1), 제2 주변 회로 영역(PERI2) 및 셀 영역(CELL)은 각각 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 비트라인 본딩 영역(BLBA) 및 관통 비아 영역(VA)을 포함할 수 있다. 셀 영역(CELL), 제1 주변 회로 영역(PERI1) 및 제2 주변 회로 영역(PERI2) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
제1 주변 회로 영역(PERI1)은 제1 기판(210), 제1 기판(210) 상에 형성된 층간 절연층(215), 제1 기판(210)에 형성된 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결된 제1 메탈층(230a, 230b), 제1 메탈층(230a, 230b) 상에 형성된 제2 메탈층(240a, 240b)을 포함할 수 있다.
층간 절연층(215)은 제1 기판(210) 상에 형성될 수 있다. 층간 절연층(215)은 제1 기판(210) 상에서 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b), 및 제2 메탈층(240a, 240b)을 커버링할 수 있다. 층간 절연층(215)은 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
복수의 회로 소자들(220a, 220b, 220c)은 로우 디코더(113) 및 고전압에서 동작하는 트랜지스터들을 포함할 수 있다. 예를 들어, 복수의 회로 소자들(220a, 220b, 220c)은 로우 디코더(113), 제어 로직 회로(114) 및 전압 발생기(116) 중 적어도 일부를 포함할 수 있다. 고전압에서 동작하는 트랜지스터들은 고전압으로 구동하더라도 누설 전류가 최소화 되어야 하므로 제1 기판(210)에 형성됨으로서 고온에 의한 열화를 방지할 수 있다.
제1 메탈층(230a, 230b)은 제1 기판(210)에 형성된 복수의 회로 소자들(220a, 220b, 220c)의 소스/드레인 영역 상에 형성될 수 있고, 제2 메탈층(240a, 240b)은 제1 메탈층(230a, 230b) 상에 형성될 수 있다. 제1 메탈층(230a, 230b)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다. 도 3에는 제1 메탈층(230a, 230b)과 제2 메탈층(240a, 240b)만 도시되나 이에 제한되지 않으며, 제2 메탈층(240a, 240b) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
제2 메탈층(240a, 240b) 상에 본딩 메탈(270a, 270b)이 형성될 수 있다. 제1 주변 회로 영역(PERI1)의 본딩 메탈(270a, 270b)은 셀 영역(CELL)의 본딩 메탈(370a, 370b)과 웨이퍼-투-웨이퍼 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 본딩 메탈(270a, 270b)은, 셀 영역(CELL)의 본딩 메탈(370a, 370b)에 대응하여, 셀 영역(CELL)의 본딩 메탈(370a, 370b)과 동일한 형태로 형성될 수 있다. 외부 패드 본딩 영역(PA)의 본딩 메탈(270a)은 제1 주변 회로 영역(PERI1)에 형성된 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 셀 영역(CELL)의 본딩 메탈(370a, 370b)은, 제1 주변 회로 영역(PERI1)의 본딩 메탈(270a, 270b)에 대응하여, 제1 주변 회로 영역(PERI1)의 본딩 메탈(270a, 270b)과 동일한 형태로 형성될 수도 있다. 제1 주변 회로 영역(PERI1)의 본딩 메탈(270a, 270b) 및 셀 영역(CELL)의 본딩 메탈(370a, 370b)은 알루미늄, 구리, 또는 텅스텐 등으로 형성될 수 있다.
비트라인 본딩 영역(BLBA) 및 관통 비아 영역(VA)에 형성된 회로 소자들(220c)은 제어 로직 회로(114) 및 전압 발생기(116) 중 적어도 일부를 구성할 수 있다.
워드라인 본딩 영역(WLBA)에 형성된 회로 소자들(220b)은 로우 디코더(113)를 구성할 수 있다. 로우 디코더(113)를 구성하는 회로 소자들(220b)은 본딩 메탈(270a, 270b)을 통해 셀 영역(CELL)의 본딩 메탈(370a, 370b)과 연결될 수 있다.
외부 패드 본딩 영역(PA)에 제1 입출력 패드(205)가 배치될 수 있다. 제1 기판(210)의 하부에는 제1 기판(210)의 하면을 덮는 하부 절연막(201)이 형성될 수 있고, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 즉, 제1 입출력 패드(205)는 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 제1 입출력 패드(205)는 제1 기판(210) 및 하부 절연막(201)을 관통하는 제1 입출력 컨택 플러그(203)를 통해 제1 주변 회로 영역(PERI1)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다. 도시되지 않았으나, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에 측면 절연막이 더 배치될 수 있고, 측면 절연막에 의해 제1 입출력 컨택 플러그(203)와 제1 기판(210)이 전기적으로 분리될 수 있다. 제1 입출력 패드(205)는 선택적으로 형성될 수 있다.
셀 영역(CELL)은 제2 주변 회로 영역(PERI2) 상에 형성될 수 있다. 셀 영역(CELL) 및 제2 주변 회로 영역(PERI2)은 동일한 기판 상에 형성될 수 있고, CoP(Chip on Peri) 구조로 구현될 수 있다.
셀 영역(CELL)은, 하부 칩(BC)과 상부 칩(TC)이 웨이퍼-투-웨이퍼 본딩(bondng) 방식에 의해 서로 연결됨에 따라, 제1 주변 회로 영역(PERI1) 및 제2 주변 회로 영역(PERI2)의 사이에 형성될 수 있다. 셀 영역(CELL)의 구성요소에 따라 관통 비아 영역(VA), 비트라인 본딩 영역(BLBA), 워드라인 본딩 영역(WLBA) 및 외부 패드 본딩 영역(PA)이 정의될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 공통 소스 라인(320)을 포함할 수 있다. 공통 소스 라인(320)의 하부에는 공통 소스 라인(320)의 하면을 덮는 하부 절연막(301)이 형성될 수 있다. 공통 소스 라인(320)의 상부에는 공통 소스 라인(320)의 상면에 수직한 제3 방향(Z)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 도시되지 않았으나, 복수의 워드라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 더 배치될 수 있고, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
관통 비아 영역(VA)에, 관통 비아(THV)가 형성될 수 있다. 관통 비아(THV)는 제3 방향(Z)으로 연장되어 셀 영역(CELL)의 층간 절연층(315)을 관통할 수 있다. 관통 비아(THV) 상에 본딩 메탈(370d)이 형성될 수 있고, 관통 비아 영역(VA)의 본딩 메탈(370d)은 비트라인 본딩 영역(BLBA)에 형성된 본딩 메탈(370c)과 전기적으로 연결될 수 있다. 관통 비아(THV)는 제2 주변 회로 영역(PERI2)의 제2 메탈층(440c)과 전기적으로 연결될 수 있다. 관통 비아(THV)가 셀 영역(CELL)의 층간 절연층(315)을 관통하여 셀 영역(CELL)의 본딩 메탈(370c)과 제2 주변 회로 영역(PERI2)의 제2 메탈층(440c)을 연결함으로써 비트라인 본딩 영역(BLBA)에 형성된 셀 영역(CELL)의 채널 구조체(CH)와 제2 주변 회로 영역(PERI2)의 회로 소자들(420c)을 전기적으로 연결할 수 있다. 관통 비아(THV)가 배치되는 영역은 관통 비아 영역(VA)으로 정의될 수 있다.
비트라인 본딩 영역(BLBA)에, 채널 구조체(CH)가 형성될 수 있다. 채널 구조체(CH)는 제3 방향(Z)으로 연장되어 복수의 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있고, 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 이하에서, 제2 메탈층(360c)은 비트라인으로 지칭한다. 비트라인(360c)은 제2 기판(410)의 상면에 평행한 제2 방향(Y)을 따라 연장될 수 있다. 채널 구조체(CH)와 비트라인(360c)이 배치되는 영역은 비트라인 본딩 영역(BLBA)으로 정의될 수 있다.
비트라인(360c)은 본딩 메탈(370c) 및 관통 비아(THV)를 통해 제2 주변 회로 영역(PERI2)에 형성된 회로 소자들(420c)과 전기적으로 연결될 수 있다. 예를 들어, 비트라인(360c)은 셀 영역(CELL)의 본딩 메탈(370c, 370d)과 연결될 수 있고, 본딩 메탈(370c, 370d)은 관통 비아(THV)와 연결될 수 있고, 관통 비아(THV)는 제2 주변 회로 영역(PERI2)의 회로 소자들(220c)과 연결됨으로써, 비트라인(360c)과 제2 주변 회로 영역(PERI2)에 형성된 회로 소자들(420c)이 전기적으로 연결될 수 있다.
워드라인 본딩 영역(WLBA)에, 서로 다른 길이의 패드를 갖는 워드라인들(330)이 형성될 수 있다. 워드라인들(330)은 제2 방향(Y)에 수직하고, 공통 소스 라인(320)의 상면에 평행한 제1 방향(X)을 따라 연장될 수 있다. 워드라인들(330)은 적어도 일부가 제1 방향(X)을 따라 서로 다른 길이로 연장되는 패드들을 포함할 수 있다. 워드라인들(330)은 상기 패드들을 통해 복수의 셀 컨택 플러그들(341-347; 340)와 연결될 수 있다.
셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b) 및 제2 메탈층(360b)이 차례로 형성될 수 있다. 제2 메탈층(360b) 상에 본딩 메탈(370b)이 형성될 수 있고, 본딩 메탈(370b)은 제1 주변 회로 영역(PERI1)의 본딩 메탈(270b)과 연결될 수 있다. 즉, 셀 컨택 플러그들(340)은, 셀 영역(CELL)의 본딩 메탈(370b) 및 제1 주변 회로 영역(PERI1)의 본딩 메탈(270b)을 통해, 제1 주변 회로 영역(PERI1)에서 로우 디코더(113)를 제공하는 회로 소자들(220b)과 연결될 수 있다.
외부 패드 본딩 영역(PA)에, 공통 소스 라인 컨택 플러그(380) 및 제3 입출력 컨택 플러그(303)가 형성될 수 있다. 공통 소스 라인 컨택 플러그(380)는 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
공통 소스 라인 컨택 플러그(380)와 이격하여 제3 입출력 컨택 플러그(303)가 배치될 수 있다. 제3 입출력 컨택 플러그(303)는 셀 영역(CELL)의 층간 절연층(315)을 관통할 수 있다. 제3 입출력 컨택 플러그(303)는 본딩 메탈(370a)과 연결될 수 있다. 제3 입출력 컨택 플러그(303)가 배치되는 영역에는 하부 절연막(301) 및 공통 소스 라인(320)이 배치되지 않을 수 있다. 제3 입출력 컨택 플러그(303)는 셀 영역(CELL)의 층간 절연층(315) 및 제2 주변 회로 영역(PERI2)의 층간 절연층(415)을 관통하여 제3 입출력 패드(406)와 연결될 수 있다.
제2 주변 회로 영역(PERI2)은 제2 기판(410), 제2 기판(410) 상에 형성된 층간 절연층(415), 제2 기판(410)에 형성된 복수의 회로 소자들(420a, 420b, 420c), 복수의 회로 소자들(420a, 420b, 420c) 각각과 연결된 제1 메탈층(430a, 430b, 430c), 제1 메탈층(430a, 430b, 430c) 상에 형성된 제2 메탈층(440a, 440b, 440c)을 포함할 수 있다.
제2 주변 회로 영역(PERI2)의 층간 절연층(415)은 제2 기판(410) 상에서 복수의 회로 소자들(420a, 420b, 420c), 제1 메탈층(430a, 430b, 430c), 및 제2 메탈층(440a, 440b, 440c)을 커버링할 수 있다. 층간 절연층(415)은 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
복수의 회로 소자들(420a, 420b, 420c)은 페이지 버퍼부(112) 및 저전압에서 동작하는 트랜지스터들을 포함할 수 있다. 예를 들어, 복수의 회로 소자들(420a, 420b, 420c)은 데이터의 전달 경로가 되는 트랜지스터들을 포함할 수 있다. 저전압에서 동작하는 트랜지스터들은 고전압에서 동작하는 트랜지스터들보다 누설 전류에 의한 열화가 적을 수 있다. 따라서, 저전압에서 동작하는 트랜지스터들을 제2 기판(410)에 형성함으로써 주변 회로들의 배치 영역을 확보할 수 있다.
제1 메탈층(430a, 430b, 430c)은 제2 기판(410)에 형성된 복수의 회로 소자들(420a, 420b, 420c)의 소스/드레인 영역 상에 형성될 수 있고, 제2 메탈층(440a, 440b, 440c)은 제1 메탈층(430a, 430b, 430c) 상에 형성될 수 있다. 제1 메탈층(430a, 430b, 430c)은 제2 메탈층(440a, 440b, 440c)보다 상대적으로 전기적 비저항이 높은 물질로 형성될 수 있다. 예를 들어, 제1 메탈층(430a, 430b, 430c)은 텅스텐으로 형성될 수 있고, 제2 메탈층(440a, 440b, 440c)은 구리로 형성될 수 있다. 도 3에는 제1 메탈층(430a, 430b, 430c)과 제2 메탈층(440a, 440b, 440c)만 도시되나 이에 제한되지 않으며, 제2 메탈층(440a, 440b, 440c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(440a, 440b, 440c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(440a, 440b, 440c)보다 낮은 전기적 비저항을 갖는 물질로 형성될 수 있다. 예를 들어, 제2 메탈층(440a, 440b, 440c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는 알루미늄으로 형성될 수 있다.
비트라인 본딩 영역(BLBA)에 형성된 회로 소자들(420c)은 페이지 버퍼부(112)를 구성할 수 있다. 페이지 버퍼부(112)를 구성하는 회로 소자들(420b) 상에 제1 메탈층(430c) 및 제2 메탈층(440c)이 형성될 수 있고, 제2 메탈층(440c)은 셀 영역(CELL)의 관통 비아(THV)와 연결될 수 있다. 그에 따라, 페이지 버퍼부(112)를 구성하는 회로 소자들(420b)은 셀 영역(CELL)의 비트라인(360c)과 전기적으로 연결될 수 있다.
페이지 버퍼부(112)를 형성하는 회로 소자들(420c)의 동작 전압은 로우 디코더(113)를 형성하는 회로 소자들(220b)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼부(112)를 형성하는 회로 소자들(420c)의 동작 전압은 로우 디코더(113)를 형성하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에 제2 입출력 패드(405) 및 제3 입출력 패드(406)가 배치될 수 있다. 제2 기판(410)의 하부에는 제2 기판(410)의 하면을 덮는 하부 절연막(401)이 형성될 수 있고, 하부 절연막(401) 상에 제2 입출력 패드(405) 및 제3 입출력 패드(406)가 형성될 수 있다.
제2 입출력 패드(405)는 제2 입출력 컨택 플러그(203)를 통해 제2 주변 회로 영역(PERI2)에 배치되는 복수의 회로 소자들(420a, 420b, 420c) 중 적어도 하나와 연결될 수 있다. 제2 입출력 패드(405)는 하부 절연막(401)에 의해 제2 기판(410)과 분리될 수 있다. 제2 입출력 컨택 플러그(403)와 제2 기판(410) 사이에 측면 절연막이 더 배치될 수 있고, 측면 절연막에 의해 제2 입출력 컨택 플러그(403)와 제2 기판(410)이 전기적으로 분리될 수 있다.
제3 입출력 패드(406)는 제3 입출력 컨택 플러그(303)와 연결될 수 있다. 제3 입출력 컨택 플러그(303)는 셀 영역(CELL)의 층간 절연층(315) 및 제2 주변 회로 영역(PERI2)의 층간 절연층(415)을 관통하여 제1 주변 회로 영역(PERI1)의 회로 소자들(220a, 220b, 220c) 중 적어도 어느 하나와 연결될 수 있다. 제2 및 제3 입출력 패드(405, 406)는 선택적으로 형성될 수 있다.
본 개시의 일 실시 예에 따르면, 제1 기판(210)에 형성된 제1 주변 회로 영역(PERI1)과, 제2 기판(410)에 형성된 셀 영역(CELL) 및 제2 주변 회로 영역(PERI2)이 서로 다른 공정으로 제작됨에 따라, 비휘발성 메모리 장치(110)의 제조 공정이 단순화될 수 있고, 그에 따라 비휘발성 메모리 장치(110)의 제조 비용이 절감될 수 있다. 또한, 하나의 기판에 모든 회로 소자들을 형성했던 것과 달리, 본 개시의 일 실시 예에 따르면, 로우 디코더(113)를 구성하는 회로 소자들(220b)은 제1 기판(210)에 형성되고, 페이지 버퍼부(112)를 구성하는 회로 소자들(420c)은 제2 기판(410)에 형성할 수 있다. 이와 같이, 제1 기판(210)에 높은 전압에 기초하여 동작하는 회로 소자들을 형성하고, 제2 기판(410)에 낮은 전압에 기초하여 동작하는 회로 소자들을 형성함으로써 비휘발성 메모리 장치(110)의 누설전류가 감소될 수 있고, 고속 동작 성능이 향상될 수 있다.
이하에서는 도 4를 참조하여 설명한 비휘발성 메모리 장치(110)를 포함하는 스토리지 장치를 설명하며, 구체적으로는 스토리지 장치의 각 구성요소의 배치에 대하여 설명한다.
도 4는 본 개시의 예시적인 실시 예들에 따른 웨이퍼-투-웨이퍼 본딩으로 구현된 스토리지 장치를 보여주는 도면이다. 상세하게는, 도 4는 도 1의 스토리지 장치(100)가 웨이퍼-투-웨이퍼 본딩으로 구현된 일 예를 설명하기 위한 도면이다. 이하에서는, 도 1 내지 도 3을 함께 참조하여 설명하고, 참조 번호에 붙은 첨자(예컨대, 100a의 a, 100b의 b)는 동일한 기능을 하는 다수의 회로를 구분하기 위한 것이다. 도 4를 비롯한 이하의 도면들에서 제2 주변 회로 영역(PERI2)은, 제2 기판(410)의 셀 영역(CELL)이 형성된 제1 면의 후면인 제2 면에 도시되나, 이는 설명의 편의를 위한 것이며, 도 3에 도시된 바와 같이, 제2 주변 회로 영역(PERI2)은 기판(410)의 셀 영역(CELL)이 형성된 제1 면에 형성되되 기판(410)과 셀 영역(CELL)의 사이에 형성될 수 있다.
도 4를 참조하면, 스토리지 장치(100a)는 비휘발성 메모리 장치(110a) 및 메모리 컨트롤러(120a)를 포함할 수 있다.
비휘발성 메모리 장치(110a)는 제1 기판(210)에 형성된 제1 주변 회로 영역(PERI1)을 포함하는 제1 칩(601) 및 제2 기판(410)에 형성된 셀 영역(CELL) 및 제2 주변 회로 영역(PERI2)이 형성된 제2 칩(602)을 포함할 수 있다. 비휘발성 메모리 장치(110a)는 제2 칩(602)이 뒤집혀서 제1 칩(601)과 마주 보도록 구현될 수 있다. 비휘발성 메모리 장치(110a)는, 도 3에 도시된 바와 같이, 셀 영역(CELL)의 본딩 메탈(370a, 370b)과 제1 주변 회로 영역(PERI1)의 본딩 메탈(270a, 270b)이 전기적으로 연결되는 웨이퍼-투-웨이퍼 본딩 방식으로 구현될 수 있다.
제1 칩(601)의 제1 주변 회로 영역(PERI1)에는 스케줄러(115), 전압 발생기(116) 및 로우 디코더(113)가 배치될 수 있고, 제2 칩(602)의 제2 주변 회로 영역(PERI2)에는 페이지 버퍼부(112)가 배치될 수 있다. 도 4에는 제어 로직 회로(114)의 스케줄러(115)만 제1 주변 회로 영역(PERI1)에 배치되는 것으로 도시되나 이에 제한되지 않으며, 제어 로직 회로(114)의 나머지 다른 회로들도 제1 주변 회로 영역(PERI1)에 배치될 수 있다. 또한, 도 4에는 도시되지 않았으나 고전압에 기초하여 동작하는 트랜지스터들이 제1 주변 회로 영역(PERI1)에 배치될 수 있다.
제2 칩(602)의 제2 주변 회로 영역(PERI2)에 페이지 버퍼부(112)만 도시되나 이에 제한되지 않으며, 저전압에서 동작하는 트랜지스터들이 제2 주변 회로 영역(PERI2)에 추가로 배치될 수 있다.
메모리 컨트롤러(120a)는 제3 기판(510)에 형성된 제어 회로 영역(CTRL)을 포함하는 제3 칩(603)으로 구현될 수 있다. 제어 회로 영역(CTRL)에 CPU(123), RAM(124), 메모리 관리부(125) 및 ECC 처리부(126)가 형성될 수 있다. 제1 칩(610), 제2 칩(602) 및 제3 칩(603)은 서로 다른 공정으로 제작될 수 있다.
제1 칩(601) 및 제2 칩(602)은 도전성 와이어들(630)을 통해 메모리 컨트롤러(120a)와 전기적으로 연결될 수 있다. 도전성 와이어들(630)은, 제1 칩(601) 및 제2 칩(602)이 웨이퍼-투-웨이퍼 본딩 방식으로 결합된 후, 제1 기판(210)의 후면 및 제2 기판(410) 후면에 형성된 외부 패드 본딩 영역(PA)의 입출력 패드들(205, 405, 406)에 연결될 수 있다. 제1 칩(601) 및 제2 칩(602)은 도전성 와이어들(630)을 통해 제3 칩(603)과 신호를 주고받을 수 있다. 예를 들어, 제1 칩(601) 및 제2 칩(602)은 도전성 와이어들(630)을 통해 칩 인에이블 신호, 커맨드 래치 인에이블 신호, 어드레스 래치 인에이블 신호, 쓰기 인에이블 신호, 커맨드, 어드레스 및 데이터가 실리는 복수의 데이터 신호, 읽기 인에이블 신호, 및/또는 데이터 스트로브 신호 등을 제3 칩(603)과 주고받을 수 있다.
본 개시의 일 실시 예에 따르면, 제1 주변 회로 영역(PERI1)과 제2 주변 회로 영역(PERI2)이 서로 다른 기판에 형성됨에 따라, 배선 구조를 단순하게 형성할 수 있다. 그에 따라, 신호의 전송 속도가 증가하고 신호 지연이 감소할 수 있다. 또한, 주변 회로들의 배치 공간이 확보되므로 성능을 개선할 수 있는 주변 회로들을 추가로 배치할 수 있다.
본 개시의 일 실시 예에 따르면, 고전압에 기초하여 동작하는 주변 회로들(예를 들어, 로우 디코더(113))은 제1 칩(601)에 배치하고, 저전압에 기초하여 동작하는 주변 회로들(예를 들어, 페이지 버퍼부(112))을 제2 칩(602)에 배치함으로써, 고온에 의한 비휘발성 메모리 장치(110a)의 성능 열화를 개선할 수 있고, 누설전류가 감소될 수 있다. 저전압에 기초하여 동작하는 로우 디코더(113)를 제1 칩(601)에 배치함으로써, 로우 디코더(113)를 제2 기판(410)에 형성할 때와 달리 고온에 의한 열화를 미리 방지하지 않아도 되므로, 로우 디코더(113)를 보다 작게 구현할 수 있다. 그에 따라, 제1 칩(601)의 제1 주변 회로 영역(PERI1)에 주변 회로를 배치하는 공간을 추가로 확보할 수 있다.
도 5는 본 개시의 예시적인 실시 예들에 따른 웨이퍼-투-웨이퍼 본딩으로 구현된 비휘발성 메모리 장치를 보여주는 도면이다. 상세하게는, 도 5는 도 4의 비휘발성 메모리 장치(110a)가 웨이퍼-투-웨이퍼 본딩으로 구현된 일 예를 설명하기 위한 도면이다. 설명의 편의를 위해 이하에서는, 제1 기판(210) 및 제2 기판(410)이 생략되며, 도 1 내지 도 4를 함께 참조하여 설명한다.
도 5를 참조하면, 제1 주변 회로 영역(PERI1)에 배치된 로우 디코더(113)는 복수의 서브 로우 디코더들(S1~S4)을 포함할 수 있다. 복수의 서브 로우 디코더들(S1~S4)은 제1 방향(X)으로 연장될 수 있고, 제2 방향(Y)으로 상호 이격하여 배치될 수 있다. 복수의 서브 로우 디코더들(S1~S4)은 서로 같은 간격(D)을 사이에 두고 배치될 수 있다. 예를 들어, 복수의 서브 로우 디코더들(S1~S4)은 하나의 메모리 블록(예를 들어, 제1 메모리 블록(BLK1))에 대하여 4개씩 등간격으로 배치될 수 있다. 예를 들어, 복수의 서브 로우 디코더들(S1~S4)은 각각 2 킬로바이트(KB)의 데이터를 드라이브(drive)하도록 배치될 수 있다. 복수의 서브 로우 디코더들(S1~S4) 사이의 영역(A1)에 고전압에서 동작하는 주변 회로들(예를 들어, 전압 발생기(116))이 배치될 수 있다.
제2 주변 회로 영역(PERI2)에 배치된 페이지 버퍼부(112)는 제2 방향(Y)으로 연장될 수 있고, 제2 기판(도 4의 410)의 제2 방향(Y)에 대한 일면을 커버링할 수 있다. 제2 주변 회로 영역(PERI2)에서 페이지 버퍼부(112)를 제외한 영역(A2)에 저전압에서 동작하는 주변 회로들이 배치될 수 있다.
본 개시의 일 실시 예에 따르면, 제1 주변 회로 영역(PERI1)에 제1 방향(X)으로 연장되는 복수의 서브 로우 디코더들(S1~S4)를 상호 이격하여 배치하고, 제2 주변 회로 영역(PERI2)에 제2 방향(Y)으로 연장되는 페이지 버퍼부(112)를 배치함에 따라, 주변 회로들의 배치 구조가 단순해질 수 있다. 그에 따라 배선 길이가 짧아질 수 있고, 배선 복잡도가 개선되어 신호의 전송 속도가 빨라질 수 있다. 또한, 로우 디코더(113) 및 페이지 버퍼부(112)를 제외한 주변 회로들의 배치 공간이 확보될 수 있으므로, 주변 회로들(예를 들어, 스케줄러(115)) 을 추가로 더 배치할 수 있고, 그에 따라 비휘발성 메모리 장치(110a)의 성능이 개선될 수 있다.
도 6은 본 개시의 예시적인 실시 예들에 따른 웨이퍼-투-웨이퍼 본딩으로 구현된 비휘발성 메모리 장치를 보여주는 도면이다. 상세하게는, 도 6은 도 4의 비휘발성 메모리 장치(110)가 웨이퍼-투-웨이퍼 본딩으로 구현된 다른 예를 설명하기 위한 도면이다. 이하에서는, 도 1 내지 도 4를 참조하여 설명한다.
도 6을 참조하면, 제1 주변 회로 영역(PERI1)에 배치된 로우 디코더(113)는 제1 열(R1)에 배치된 제1 서브 로우 디코더들(113a) 및 제1 열에 제1 방향(X)으로 인접한 제2 열(R2)에 배치된 제2 서브 로우 디코더들(113b)을 포함할 수 있다. 제1 서브 로우 디코더들(113a) 및 제2 서브 로우 디코더들(113b) 각각은 제1 방향(X)으로 연장되고, 제2 방향(Y)으로 상호 이격되어 배치될 수 있다. 제1 서브 로우 디코더들(113a) 및 제2 서브 로우 디코더들(113b)은 지그재그 형태로 배치될 수 있다. 그에 따라, 제1 서브 로우 디코더들(113a) 및 제2 서브 로우 디코더들(113b)은 서로 중첩되지 않을 수 있다.
제1 서브 로우 디코더들(113a)은 짝수 개씩 등간격으로 배치되고, 제2 서브 로우 디코더들(113b)은 홀수 개씩 등간격으로 배치될 수 있다. 예를 들어, 제1 서브 로우 디코더들(113a)은 복수의 메모리 블록들 각각에 대하여 4개씩 등간격으로 배치되고, 제2 서브 로우 디코더들(113b)은 복수의 메모리 블록들 각각에 대하여 3개 또는 5개씩 등간격으로 배치될 수 있다. 그러나 이에 제한되지 않으며 제1 및 제2 서브 로우 디코더들(113a, 113b)의 개수는 다양하게 변경될 수 있다.
제1 서브 로우 디코더들(113a) 및 제2 서브 로우 디코더들(113b) 사이의 영역(A1')에 고전압에서 동작하는 주변 회로들(예를 들어, 전압 발생기(116))이 배치될 수 있다. 제1 서브 로우 디코더들(113a) 및 제2 서브 로우 디코더들(113b)이 제1 열(R1) 및 제2 열(R2)에 지그재그 형태로 배치됨에 따라, 제1 서브 로우 디코더들(113a) 및 제2 서브 로우 디코더들(113b) 사이의 영역(A1')에 배치된 주변 회로들은 서로 연결될 수 있다. 따라서, 주변 회로들의 배선 구조가 단순화 될 수 있고, 신호 전달 속도가 빨라질 수 있다.
제2 주변 회로 영역(PERI2)에 배치된 페이지 버퍼부(112)는 제2 방향(Y)으로 연장되도록 배치될 수 있고, 제2 주변 회로 영역(PERI2)에서 페이지 버퍼부(112)를 제외한 영역(A2)에 저전압에서 동작하는 주변 회로들이 배치될 수 있다.
도 7은 본 개시의 예시적인 실시 예들에 따른 웨이퍼-투-웨이퍼 본딩으로 구현된 스토리지 장치를 보여주는 도면이다. 상세하게는, 도 7은 도 4의 스토리지 장치(100)가 웨이퍼-투-웨이퍼 본딩으로 구현된 다른 실시 예를 보여주는 도면이다. 도 7의 스토리지 장치(100b)는 도 4의 스토리지 장치(100a)와 비교하여, 제1 칩(601)의 제1 주변 회로 영역(PERI1)에 배치되었던 스케줄러(115)가 제2 칩(702)의 제2 기판(410)의 제2 주변 회로 영역(PERIA2)에 배치되는 점에서 차이가 있다. 이하에서는, 도 1 내지 도 4를 참조하여, 도 4와의 차이점을 중심으로 설명한다.
도 7을 참조하면, 비휘발성 메모리 장치(110b)는 제1 기판(210)에 형성된 제1 주변 회로 영역(PERI1)을 포함하는 제1 칩(701)과 제2 기판(410)에 형성된 셀 영역(CELL) 및 제2 주변 회로 영역(PERI2)을 포함하는 제2 칩(702)을 포함할 수 있다. 제1 칩(701)의 제1 주변 회로 영역(PERI1)에는 전압 발생기(116) 및 로우 디코더(113)가 배치될 수 있다. 제2 칩(702)의 제2 주변 회로 영역(PERI2)에는 페이지 버퍼부(112) 및 스케줄러(115)가 배치될 수 있다.
스케줄러(115)는 비휘발성 메모리 장치(110b)의 프로그램 동작 조건들, 읽기 동작 조건들 및/또는 소거 동작 조건들을 설정하여 비휘발성 메모리 장치(110b)의 동작을 제어할 수 있다. 스케줄러(115)는 비휘발성 메모리 장치(110b)의 동작 조건들을 설정하거나 변경할 때, 설정 또는 변경되는 비휘발성 메모리 장치(110b)의 동작 조건들을 메모리 컨트롤러(120b)의 RAM(124)에 저장할 수 있다. 스케줄러(115)는 RAM(124)을 공유하도록 구성될 수 있고, RAM(124)을 이용하여 비휘발성 메모리 장치(110)의 동작 조건들을 설정하거나 변경할 수 있다.
스케줄러(115)의 회로 구성 요소들은 제2 기판(410)의 제1 면에 형성될 수 있고, 제2 기판(410)의 제1 면은 제2 기판(410)이 제1 기판(210)과 마주보는 면을 의미할 수 있다. 도 7은 스케줄러(115)만 제2 주변 회로 영역(PERI2)에 배치되는 것으로 도시되나, 이에 제한되지 않으며 제어 로직 회로(114) 중 적어도 일부가 제2 주변 회로 영역(PERI2)에 배치될 수 있다.
본 개시의 일 실시 예에 따르면, 제어 로직 회로(114)에 포함된 스케줄러(115)를 제2 주변 회로 영역(PERI2)에 배치할 수 있고, 주변 회로들(예를 들어, 전압 발생기(116), 제어 로직 회로(114), 페이지 버퍼부(112), 로우 디코더(113) 등)을 제1 주변 회로 영역(PERI1) 및 제2 주변 회로 영역(PERI2)에 나누어 배치함에 따라, 주변 회로들을 배치할 수 있는 공간이 확보될 수 있다. 그에 따라, 배선들의 복잡도가 낮아지고, 스케줄러(115)를 확장할 수 있다. 또한, 스토리지 장치(100b)의 신뢰성이 향상되고 고속 동작 특성이 개선될 수 있다.
도 8은 본 개시의 예시적인 실시 예들에 따른 웨이퍼-투-웨이퍼 본딩으로 구현된 스토리지 장치를 보여주는 도면이다. 상세하게는, 도 8은 도 1의 스토리지 장치(100)가 웨이퍼-투-웨이퍼 본딩 방식으로 구현된 다른 실시 예를 나타내는 도면이다. 도 8의 스토리지 장치(100c)는 도 4의 스토리지 장치(100a)와 비교하여, 메모리 컨트롤러(120)가 제1 칩(801)의 제1 주변 회로 영역(PERI1)에 로우 디코더(113)와 함께 배치된다는 점에서 차이가 있다. 이하에서는, 도 1 내지 도4를 함께 참조하여 도 4와의 차이점을 중심으로 설명한다.
도 8을 참조하면, 스토리지 장치(100c)는 제1 기판(210)에 형성된 제1 주변 회로 영역(PERI1)을 포함하는 제1 칩(801)과 제2 기판(410)에 형성된 셀 영역(CELL) 및 제2 주변 회로 영역(PERI2)을 포함하는 제2 칩(802)을 포함한다. 제1 칩(801)의 제1 주변 회로 영역(PERI1)에는 전압 발생기(116), 스케줄러(115), 로우 디코더(113), 메모리 컨트롤러(120)의 CPU(123), RAM(124), 메모리 관리부(125), 및 ECC 처리부(126)가 배치될 수 있고, 제2 칩(802)의 제2 주변 회로 영역(PERI2)에는 페이지 버퍼부(112)가 배치될 수 있다.
스토리지 장치(100c)는 도 4를 참조하여 설명한 도전성 와이어(630)가 생략될 수 있다. 즉, 스토리지 장치(100c)의 메모리 컨트롤러(120)와 비휘발성 메모리 장치의 주변 회로들(예를 들어, 페이지 버퍼부(112), 로우 디코더(113), 스케줄러(115), 전압 발생기(116) 등)은 직접 연결될 수 있다. 그에 따라, 스토리지 장치(100c)에 메모리 인터페이스(도 1의 122)를 별도로 배치할 필요가 없으므로, 스토리지 장치(100c)를 작게 구현할 수 있다. 또한, 도전성 와이어(630)가 갖는 간섭 왜곡, 반사 잡음 및/또는 크로스토크 등 신호 라인 환경 따른 영향을 받지 않으므로, 스토리지 장치(100c)의 고속 동작 성능이 향상될 수 있다.
본 개시의 일 실시 예에 따르면, 제1 칩(801)에 메모리 컨트롤러의 회로 구성들(123~126)을 내재화하고 관련 회로들끼리 인접하여 배치함으로써, 외부 인터페이스를 제거할 수 있고, 이웃하는 회로들을 공유할 수 있다. 그에 따라, 스토리지 장치(100c)의 크기를 작게 형성할 수 있고, 성능을 향상시킬 수 있다.
본 개시에 따른 일 실시 예에 따르면, 제1 칩(801)에서, 스케줄러(115)는 메모리 관리부(125)에 인접하게 배치될 수 있다. 그에 따라, 메모리 관리부(125)에 저장된 비휘발성 메모리 장치의 동작 조건들과 관련되는 각종 코드들이 메모리 관리부(125)에 인접 배치된 스케줄러(115)로 신속하게 전달될 수 있다. 메모리 관리부(125)에 인접하여 배치된 스케줄러(115)에 의해 스토리지 장치(100c)의 고속 동작 성능이 향상될 수 있다.
도 9는 본 개시의 예시적인 실시 예들에 따른 웨이퍼-투-웨이퍼 본딩으로 구현된 스토리지 장치를 보여주는 도면이다. 상세하게는, 도 9는 도 1의 스토리지 장치(100)가 웨이퍼-투-웨이퍼 본딩 방식으로 구현된 다른 실시 예를 나타내는 도면이다. 도 9의 스토리지 장치(100d)는 도 8의 스토리지 장치(100c)와 비교하여, 제1 칩(601)의 제1 주변 회로 영역(PERI1)에 배치되었던 스케줄러(115)가 제2 칩(702)의 제2 기판(410)의 제2 주변 회로 영역(PERI2)에 배치되는 점에서 차이가 있다. 이하에서는, 도 1 내지 도 8를 함께 참조하여, 도 8과의 차이점을 중심으로 설명한다.
도 9를 참조하면, 스토리지 장치(100d)는 제1 기판(210)에 형성된 제1 주변 회로 영역(PERI1)을 포함하는 제1 칩(901)과 제2 기판(410)에 형성된 셀 영역(CELL) 및 제2 주변 회로 영역(PERI2)을 포함하는 제2 칩(902)을 포함한다. 제1 칩(901)의 제1 주변 회로 영역(PERI1)에는 전압 발생기(116), 로우 디코더(113), CPU(123), RAM(124), 메모리 관리부(125), 및 ECC 처리부(126)가 배치될 수 있고, 제2 칩(802)의 제2 주변 회로 영역(PERI2)에는 페이지 버퍼부(112) 및 스케줄러(115)가 배치될 수 있다. 그러나, 이에 제한되지 않으며, 도 7을 참조하여 전술한 바와 같이, 스케줄러(115)를 포함하는 제어 로직 회로(114)의 적어도 일부가 제2 주변 회로 영역(PERI2)에 배치될 수도 있다.
도 10은 본 개시의 예시적인 실시 예들에 따른 비휘발성 메모리 장치를 제조하는 방법을 설명하기 위한 순서도이다. 상세하게는, 도 10은 도 1 내지 도 9를 참조하여 전술된 비휘발성 메모리 장치(110)를 제조하는 방법을 설명하기 위한 순서도이다. 이하에서는 도 1 내지 도 9를 함께 참조하여 설명하며, 중복되는 설명은 생략한다.
도 10을 참조하면, 비휘발성 메모리 장치를 제조하는 방법(S100)은 단계들(S110, S120, S130, S140)을 포함할 수 있다.
단계(S110)에서, 제1 기판(210)에 제1 주변 회로 영역(PERI1)을 형성할 수 있다. 제1 주변 회로 영역(PERI1)은 로우 디코더(113)를 구성하는 회로 소자들 및 고전압에서 동작하는 회로 소자들을 포함할 수 있다. 단계(S110)는, 제1 기판(210)에 제1 방향(X)으로 연장되고 제2 방향(Y)으로 상호 이격되어 배치되는 복수의 서브 로우 디코더들(도 5의 S1~S4)을 포함하는 단계, 및/또는 제1 열(도 6의 R2)에 배치되어 제1 방향(X)으로 연장되고 제2 방향(Y)으로 상호 이격된 제1 서브 로우 디코더들(도 5의 113a), 및 제2 열(R2)에 배치되고 제1 서브 로우 디코더들(도 5의 113a)과 지그재그 형태로 배치되는 제2 서브 로우 디코더들(도 5의 113b)을 포함하는 로우 디코더(113)를 형성하는 단계를 포함할 수 있다.
제1 주변 회로 영역(PERI1)에 형성되는 회로 소자들은 차례로 적층된 제1 메탈층(도 3의 230a, 230b, 230c) 및 제2 메탈층(도 3의 240a, 240b, 240c)을 포함할 수 있고, 제2 메탈층(도 3의 240a, 240b) 상에 형성된 본딩 메탈(270a, 270b)을 포함할 수 있다.
단계(S120)에서, 제2 기판(410)에 제2 주변 회로 영역(PERI2)을 형성할 수 있다. 제2 주변 회로 영역(PERI2)은 페이지 버퍼부(112)를 구성하는 회로 소자들 및 저전압에서 동작하는 회로 소자들을 포함할 수 있다. 기판(410)에 형성되고 저전압에서 동작하는 회로 소자들은 데이터를 전송하는 트랜지스터들을 포함할 수 있다. 단계(S120)는, 제2 기판(410)에 제2 방향(Y)으로 연장되는 상기 페이지 버퍼부(112)를 형성하는 단계를 포함할 수 있다. 단계(S120)는, 제2 기판(410)의 페이지 버퍼부(112)를 제외한 영역에 스케줄러(도 2의 115)를 형성하는 단계 및/또는 제2 기판(410)의 페이지 버퍼부(112)를 제외한 영역에 메모리 컨트롤러(도 1의 120)의 회로들 중 적어도 하나를 형성하는 단계를 더 포함할 수 있다.
제2 주변 회로 영역(PERI2)에 형성되는 회로 소자들은 차례로 적층된 제1 메탈층(도 3의 430a, 430b, 430c) 및 제2 메탈층(도 3의 440a, 440b, 440c)을 포함할 수 있다.
단계(S130)에서, 제2 주변 회로 영역(PERI2) 상에 셀 영역(CELL)을 형성할 수 있다. 셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)에 형성된 적어도 하나의 메모리 블록은 공통 소스 라인(320) 및 공통 소스 라인(320)의 상부에 적층된 복수의 워드라인들(331-338; 330)을 포함할 수 있다. 또한, 셀 영역(CELL)에 형성된 적어도 하나의 메모리 블록은 복수의 워드라인들(330)을 관통하여 형성되는 채널 구조체(CH)를 더 포함할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있고, 채널층은 비트라인 컨택(350c) 및 비트라인(360c)과 전기적으로 연결될 수 있다. 비트라인(360c)은 제2 주변 회로 영역(PERI2)에 형성된 회로 소자들(420c)과 전기적으로 연결될 수 있다.
복수의 워드라인들(330)은 서로 다른 길이의 패드를 가질 수 있다. 셀 영역(CELL)은, 워드 라인들(330)의 서로 다른 길이의 패드와 전기적으로 연결되고, 차례로 적층된 제1 메탈층(도 3의 330a, 330b) 및 제2 메탈층(도 3의 340a, 340b)을 포함할 수 있다. 또한, 셀 영역(CELL)은 제2 메탈층(도 3의 340a, 340b) 상에 형성된 본딩 메탈(370a, 370b)을 포함할 수 있다.
단계(S140)에서, 제1 기판(210) 및 제2 기판(410)이 웨이퍼-투-웨이퍼 본딩 방식을 이용하여 전기적으로 연결될 수 있다. 즉, 제1 주변 회로 영역(PERI1)에 형성된 본딩 메탈(270a, 270b)과 셀 영역(CELL) 상에 형성된 본딩 메탈(370a, 370b)을 서로 전기적으로 연결할 수 있다. 그에 따라, C2C(chip to chip) 구조를 갖는 비휘발성 메모리 장치(110)가 형성될 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치에 포함된 메모리 블록의 등가 회로도를 나타낸다. 도 11에 도시된 메모리 블록은 도 2을 참조하여 설명한 복수의 메모리 블록들(BLK1 내지 BLKz) 중 하나의 예로서, 제1 메모리 블록(BLK1)을 보여준다. 이하에서는, 제1 메모리 블록(BLK1)을 예로 하여 본 발명의 실시예들을 상술한다. 제1 메모리 블록(BLK1)은 기판 상에 3차원 구조로 형성되는 3차원 메모리 블록을 나타낸다. 제1 메모리 블록(BLK1)에 포함되는 복수의 메모리 셀 스트링들은 기판과 수직한 방향(Z)으로 형성될 수 있다.
도 11을 참조하면, 제1 메모리 블록(BLK1)은 낸드 스트링들(NS11~NS33), 워드 라인들(WL1~WL8), 비트 라인들(BL1~BL3), 접지 선택 라인들(GSL1~ GSL3), 스트링 선택 라인들(SSL1~SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 도 4에는 셀 스트링들(NS11~NS33) 각각이 8개의 워드라인들(WL1~WL8)에 연결되는 8개의 메모리 셀들(MCs)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
각 셀 스트링(예, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1)에 연결된다. 복수의 메모리 셀들(MC)은 각각 대응하는 워드 라인(WL1~WL8)에 연결된다. 접지 선택 트랜지스터(GST)는 대응하는 접지 선택 라인(GSL1)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1~BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
실시예에 따라, 각 셀 스트링에서, 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC) 사이에 하나 또는 그보다 많은 더미 메모리 셀들이 제공될 수 있다. 각 셀 스트링에서, 접지 선택 트랜지스터(GST)와 메모리 셀들(MC) 사이에 하나 또는 그보다 많은 더미 메모리 셀들이 제공될 수 있다. 각 셀 스트링에서, 메모리 셀들(MC) 사이에 하나 또는 그보다 많은 더미 메모리 셀들이 제공될 수 있다. 더미 메모리 셀들은 메모리 셀들(MC)과 동일한 구조를 가지며, 프로그램되지 않거나(예를 들어, 프로그램 금지되거나) 또는 메모리 셀들(MC)과 다르게 프로그램될 수 있다. 예를 들어, 메모리 셀들(MC)이 둘 또는 그보다 많은 개수의 문턱 전압 산포를 갖도록 프로그램될 때, 더미 메모리 셀들은 하나의 문턱 전압 산포 범위나 메모리 셀들(MC) 보다 적은 개수의 문턱 전압 산포를 갖도록 프로그램될 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 스토리지 장치가 적용된 시스템을 도시한 도면이다. 도 12의 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 12의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 12를 참조하면, 시스템(1000)은 메인 프로세서(main processor, 1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device, 1410), 사용자 입력 장치(user input device, 1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device, 1470) 및 연결 인터페이스(connecting interface, 1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator) 블록(1130)을 더 포함할 수 있다. 이와 같은 가속기 블록(1130)은 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1200a, 1200b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 메모리 컨트롤러(1310a, 1310b)와, 메모리 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 비휘발성 메모리(non-volatile memory, NVM) 장치(1320a, 1320b)를 포함할 수 있다. 비휘발성 메모리 장치(1320a, 1320b)는 2D(2-dimensional) 구조 또는 3D(3-dimensional) 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(universal flash storage)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
스토리지 장치(1300a, 1300b)는 도 1 내지 도 9에서 설명된 스토리지 장치(100)에 대응될 수 있다. 스토리지 장치(1300a, 1300b)는, 비휘발성 메모리 장치(1320a, 1320b)의 제1 주변 회로 영역이 제1 기판의 제1 면에 형성된 제1 칩과 비휘발성 메모리 셀들의 3차원 어레이들 및 제2 주변 회로 영역이 제2 기판의 제1 면에 형성된 제2 칩이 웨이퍼-투-웨이퍼 본딩 방식으로 결합될 수 있다. 제2 기판의 제1 면은 제1 기판의 제1 면에 마주보는 면을 의미할 수 있다. 제1 칩에는 메모리 셀들의 3차원 어레이들 중 적어도 일부를 로우 방향으로 선택하는 로우 디코더가 배치될 수 있고, 제2 칩에는 메모리 셀들의 3차원 어레이들 중 적어도 일부를 컬럼 방향으로 선택하는 페이지 버퍼부가 배치될 수 있다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keypad), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(Secure Digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(Compact Flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 스토리지 장치가 적용된 데이터 센터를 나타낸 도면이다.
도 13을 참조하면, 데이터 센터(3000)는 각종 데이터를 모아두고 서비스를 제공하는 시설로서, 데이터 스토리지 센터라고 지칭될 수도 있다. 데이터 센터(3000)는 검색 엔진 및 데이터 베이스 운용을 위한 시스템일 수 있으며, 은행 등의 기업 또는 정부기관에서 사용되는 컴퓨팅 시스템일 수 있다. 데이터 센터(3000)는 어플리케이션 서버들(3100 내지 3100n) 및 스토리지 서버들(3200 내지 3200m)을 포함할 수 있다. 어플리케이션 서버들(3100 내지 3100n)의 개수 및 스토리지 서버들(3200 내지 3200m)의 개수는 실시예에 따라 다양하게 선택될 수 있고, 어플리케이션 서버들(3100 내지 3100n)의 개수 및 스토리지 서버들(3200 내지 3200m)의 개수는 서로 다를 수 있다.
어플리케이션 서버(3100) 또는 스토리지 서버(3200)는 프로세서(3110, 3210) 및 메모리(3120, 3220) 중 적어도 하나를 포함할 수 있다. 스토리지 서버(3200)를 예시로 설명하면, 프로세서(3210)는 스토리지 서버(3200)의 전반적인 동작을 제어할 수 있고, 메모리(3220)에 액세스하여 메모리(3220)에 로딩된 명령어 및/또는 데이터를 실행할 수 있다. 메모리(3220)는 DDR SDRAM(Double Data Rate Synchronous DRAM), HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube), DIMM(Dual In-line Memory Module), Optane DIMM 또는 NVMDIMM(Non-Volatile DIMM)일 수 있다. 실시예에 따라, 스토리지 서버(3200)에 포함되는 프로세서(3210)의 개수 및 메모리(3220)의 개수는 다양하게 선택될 수 있다. 일 실시예에서, 프로세서(3210)와 메모리(3220)는 프로세서-메모리 페어를 제공할 수 있다. 일 실시예에서, 프로세서(3210)와 메모리(3220)의 개수는 서로 다를 수도 있다. 프로세서(3210)는 단일 코어 프로세서 또는 다중 코어 프로세서를 포함할 수 있다. 스토리지 서버(3200)에 대한 상기 설명은, 어플리케이션 서버(3100)에도 유사하게 적용될 수 있다. 실시예에 따라, 어플리케이션 서버(3100)는 스토리지 장치(3150)를 포함하지 않을 수도 있다. 스토리지 서버(3200)는 적어도 하나 이상의 스토리지 장치(3250)를 포함할 수 있다. 스토리지 서버(3200)에 포함되는 스토리지 장치(3250)의 개수는 실시예에 따라 다양하게 선택될 수 있다.
어플리케이션 서버들(3100 내지 3100n) 및 스토리지 서버들(3200 내지 3200m)은 네트워크(3300)를 통해 서로 통신할 수 있다. 네트워크(3300)는 FC(Fibre Channel) 또는 이더넷(Ethernet) 등을 이용하여 구현될 수 있다. 이 때, FC는 상대적으로 고속의 데이터 전송에 사용되는 매체이며, 고성능/고가용성을 제공하는 광 스위치를 사용할 수 있다. 네트워크(3300)의 액세스 방식에 따라 스토리지 서버들(3200 내지 3200m)은 파일 스토리지, 블록 스토리지, 또는 오브젝트 스토리지로서 제공될 수 있다.
일 실시예에서, 네트워크(3300)는 SAN(Storage Area Network)와 같은 스토리지 전용 네트워크일 수 있다. 예를 들어, SAN은 FC 네트워크를 이용하고 FCP(FC Protocol)에 따라 구현된 FC-SAN일 수 있다. 다른 예를 들어, SAN은 TCP/IP 네트워크를 이용하고 iSCSI(SCSI over TCP/IP 또는 Internet SCSI) 프로토콜에 따라 구현된 IP-SAN일 수 있다. 다른 실시예에서, 네트워크(3300)는 TCP/IP 네트워크와 같은 일반 네트워크일 수 있다. 예를 들어, 네트워크(3300)는 FCoE(FC over Ethernet), NAS(Network Attached Storage), NVMe-oF(NVMe over Fabrics) 등의 프로토콜에 따라 구현될 수 있다.
이하에서는, 어플리케이션 서버(3100) 및 스토리지 서버(3200)를 중심으로 설명하기로 한다. 어플리케이션 서버(3100)에 대한 설명은 다른 어플리케이션 서버(3100n)에도 적용될 수 있고, 스토리지 서버(3200)에 대한 설명은 다른 스토리지 서버(3200m)에도 적용될 수 있다.
어플리케이션 서버(3100)는 사용자 또는 클라이언트가 저장 요청한 데이터를 네트워크(3300)를 통해 스토리지 서버들(3200 내지 3200m) 중 하나에 저장할 수 있다. 또한, 어플리케이션 서버(3100)는 사용자 또는 클라이언트가 독출 요청한 데이터를 스토리지 서버들(3200 내지 3200m) 중 하나로부터 네트워크(3300)를 통해 획득할 수 있다. 예를 들어, 어플리케이션 서버(3100)는 웹 서버 또는 DBMS(Database Management System) 등으로 구현될 수 있다.
어플리케이션 서버(3100)는 네트워크(3300)를 통해 다른 어플리케이션 서버(3100n)에 포함된 메모리(3120n) 또는 스토리지 장치(3150n)에 액세스할 수 있고, 또는 네트워크(3300)를 통해 스토리지 서버(3200-3200m)에 포함된 메모리(3220-3220m) 또는 스토리지 장치(3250-3250m)에 액세스할 수 있다. 이로써, 어플리케이션 서버(3100)는 어플리케이션 서버들(3100-3100n) 및/또는 스토리지 서버들(3200-3200m)에 저장된 데이터에 대해 다양한 동작들을 수행할 수 있다. 예를 들어, 어플리케이션 서버(3100)는 어플리케이션 서버들(3100-3100n) 및/또는 스토리지 서버들(3200-3200m) 사이에서 데이터를 이동 또는 카피(copy)하기 위한 명령어를 실행할 수 있다. 이 때 데이터는 스토리지 서버들(3200-3200m)의 스토리지 장치(3250-3250m)로부터 스토리지 서버들(3200-3200m)의 메모리들(3220-3220m)을 거쳐서, 또는 바로 어플리케이션 서버들(3100-3100n)의 메모리(3120-3120n)로 이동될 수 있다. 네트워크(3300)를 통해 이동하는 데이터는 보안 또는 프라이버시를 위해 암호화된 데이터일 수 있다.
스토리지 서버(3200)를 예시로 설명하면, 인터페이스(3254)는 프로세서(3210)와 컨트롤러(3251)의 물리적 연결 및 NIC(3240)와 컨트롤러(3251)의 물리적 연결을 제공할 수 있다. 예를 들어, 인터페이스(3254)는 스토리지 장치(3250)를 전용 케이블로 직접 접속하는 DAS(Direct Attached Storage) 방식으로 구현될 수 있다. 또한, 예를 들어, 인터페이스(3254)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
스토리지 서버(3200)는 스위치(3230) 및 NIC(3240)을 더 포함할 수 있다. 스위치(3230)는 프로세서(3210)의 제어에 따라 프로세서(3210)와 스토리지 장치(3250)를 선택적으로 연결시키거나, NIC(3240)과 스토리지 장치(3250)를 선택적으로 연결시킬 수 있다.
일 실시예에서 NIC(3240)는 네트워크 인터페이스 카드, 네트워크 어댑터 등을 포함할 수 있다. NIC(3240)는 유선 인터페이스, 무선 인터페이스, 블루투스 인터페이스, 광학 인터페이스 등에 의해 네트워크(3300)에 연결될 수 있다. NIC(3240)는 내부 메모리, DSP, 호스트 버스 인터페이스 등을 포함할 수 있으며, 호스트 버스 인터페이스를 통해 프로세서(3210) 및/또는 스위치(3230) 등과 연결될 수 있다. 호스트 버스 인터페이스는, 앞서 설명한 인터페이스(3254)의 예시들 중 하나로 구현될 수도 있다. 일 실시예에서, NIC(3240)는 프로세서(3210), 스위치(3230), 스토리지 장치(3250) 중 적어도 하나와 통합될 수도 있다.
어플리케이션 서버(3100-3100n) 또는 스토리지 서버(3200-3200m)에서 프로세서는 스토리지 장치(3150-3150n, 3250-3250m) 또는 메모리(3120-3120n, 3220-3220m)로 커맨드를 전송하여 데이터를 프로그램하거나 리드할 수 있다. 이 때 데이터는 ECC(Error Correction Code) 엔진을 통해 에러 정정된 데이터일 수 있다. 데이터는 데이터 버스 변환(Data Bus Inversion: DBI) 또는 데이터 마스킹(Data Masking: DM) 처리된 데이터로서, CRC(Cyclic Redundancy Code) 정보를 포함할 수 있다. 데이터는 보안 또는 프라이버시를 위해 암호화된 데이터일 수 있다.
스토리지 장치(3150-3150n, 3250-3250m)는 프로세서로부터 수신된 리드 커맨드에 응답하여, 제어 신호 및 커맨드/어드레스 신호를 NAND 플래시 메모리 장치(3252-3252m)로 전송할 수 있다. 이에 따라 NAND 플래시 메모리 장치(3252-3252m)로부터 데이터를 독출하는 경우, RE(Read Enable) 신호는 데이터 출력 제어 신호로 입력되어, 데이터를 DQ 버스로 출력하는 역할을 할 수 있다. RE 신호를 이용하여 DQS(Data Strobe)를 생성할 수 있다. 커맨드와 어드레스 신호는 WE(Write Enable) 신호의 상승 엣지 또는 하강 엣지에 따라 페이지 버퍼에 래치될 수 있다.
컨트롤러(3251)는 스토리지 장치(3250)의 동작을 전반적으로 제어할 수 있다. 일 실시예에서, 컨트롤러(3251)는 SRAM(Static Random Access Memory)을 포함할 수 있다. 컨트롤러(3251)는 기입 커맨드에 응답하여 낸드 플래시(3252)에 데이터를 기입할 수 있고, 또는 독출 커맨드에 응답하여 낸드 플래시(3252)로부터 데이터를 독출할 수 있다. 예를 들어, 기입 커맨드 및/또는 독출 커맨드는 스토리지 서버(3200) 내의 프로세서(3210), 다른 스토리지 서버(3200m) 내의 프로세서(3210m) 또는 어플리케이션 서버(3100, 3100n) 내의 프로세서(3110, 3110n)로부터 제공될 수 있다. DRAM(3253)은 낸드 플래시(3252)에 기입될 데이터 또는 낸드 플래시(3252)로부터 독출된 데이터를 임시 저장(버퍼링)할 수 있다. 또한, DRAM(3253)은 메타 데이터를 저장할 수 있다. 여기서, 메타 데이터는 사용자 데이터 또는 낸드 플래시(3252)를 관리하기 위해 컨트롤러(3251)에서 생성된 데이터이다. 스토리지 장치(3250)는 보안 또는 프라이버시를 위해 SE(Secure Element)를 포함할 수 있다.
본 발명의 실시예들의 스토리지 장치의 비휘발성 장치(3252)는 도 1 내지 도 9를 참조하여 전술한 비휘발성 장치(100)에 대응될 수 있다. 비휘발성 장치(3252)는 로우 디코더를 포함하는 제1 주변 회로 영역이 제1 기판의 제1 면에 형성된 제1 칩과 비휘발성 메모리 셀들의 3차원 어레이들 및 페이지 버퍼부를 포함하는 제2 주변 회로 영역이 제2 기판의 제1 면에 형성된 제2 칩이 웨이퍼-투-웨이퍼 본딩 방식으로 전기적으로 연결될 수 있다. 제2 기판의 제1 면은 제1 기판의 제1 면에 마주보는 면을 의미할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 비휘발성 메모리 장치를 포함하는 스토리지 장치에 있어서,
    상기 비휘발성 메모리 장치는,
    3차원 메모리 셀 어레이의 복수의 워드라인들 중 하나를 선택하는 로우 디코더를 포함하는 제1 주변 회로 영역이 형성된 제1 기판; 및
    상기 3차원 메모리 셀 어레이의 복수의 비트라인들 중 적어도 하나를 선택하는 페이지 버퍼부를 포함하는 제2 주변 회로 영역, 및 상기 제2 주변 회로 영역 상에 형성된 상기 3차원 메모리 셀 어레이를 포함하는 셀 영역을 포함하는 제2 기판을 포함하고,
    상기 3차원 메모리 셀 어레이는,
    상기 제2 기판이 상기 제1 기판에 수직으로 스택되어 본딩됨으로써, 상기 제1 주변 회로 영역 및 상기 제2 주변 회로 영역의 사이에 배치되는 스토리지 장치.
  2. 제1항에 있어서,
    상기 페이지 버퍼부는,
    제1 방향에 수직한 제2 방향으로 연장되도록 배치되는 것을 특징으로 하는 스토리지 장치.
  3. 제2항에 있어서,
    상기 로우 디코더는,
    상기 제1 방향으로 연장되고 상기 제2 방향으로 상호 이격되어 배치되는 복수의 서브 로우 디코더들을 포함하는 것을 특징으로 하는 스토리지 장치.
  4. 제3항에 있어서,
    상기 3차원 메모리 셀 어레이는 복수의 메모리 블록들을 포함하고,
    상기 복수의 서브 로우 디코더들은 상기 복수의 메모리 블록들 각각에 대하여 4개씩 등간격으로 배치되는 것을 특징으로 하는 스토리지 장치.
  5. 제2항에 있어서,
    상기 로우 디코더는,
    상기 제1 주변 회로 영역의 제1 열에 배치되고, 상기 제1 방향으로 연장되고 상기 제2 방향으로 상호 이격되어 배치되는 복수의 제1 서브 로우 디코더들; 및
    상기 제1 열에 상기 제1 방향으로 인접한 제2 열에 배치되고, 상기 제1 방향으로 연장되고 상기 제2 방향으로 상호 이격되어 배치되는 복수의 제2 서브 로우 디코더들을 포함하고,
    상기 복수의 제1 서브 로우 디코더들 및 상기 복수의 제2 서브 로우 디코더들은 지그재그 형태로 배치되는 것을 특징으로 하는 스토리지 장치.
  6. 제5항에 있어서,
    상기 3차원 메모리 셀 어레이는 복수의 메모리 블록들을 포함하고,
    상기 복수의 제1 서브 로우 디코더들은,
    상기 복수의 메모리 블록들 각각에 대하여 4개씩 등간격으로 배치되고,
    상기 복수의 제2 서브 로우 디코더들은,
    상기 복수의 메모리 블록들 각각에 대하여 3개씩 등간격으로 배치되는 것을 특징으로 하는 스토리지 장치.
  7. 제5항에 있어서,
    상기 3차원 메모리 셀 어레이는 복수의 메모리 블록들을 포함하고,
    상기 복수의 제1 서브 로우 디코더들은,
    상기 복수의 메모리 블록들 각각에 대하여 4개씩 등간격으로 배치되고,
    상기 복수의 제2 서브 로우 디코더들은,
    상기 복수의 메모리 블록들 각각에 대하여 5개씩 등간격으로 배치되는 것을 특징으로 하는 스토리지 장치.
  8. 제1항에 있어서,
    상기 제2 주변 회로 영역의 상기 페이지 버퍼부를 제외한 영역에, 저전압에서 동작하는 회로 소자들이 배치되는 것을 특징으로 하는 스토리지 장치.
  9. 제8항에 있어서,
    상기 제2 주변 회로 영역은,
    상기 페이지 버퍼부를 제외한 영역에 배치되고, 상기 비휘발성 메모리 장치의 동작 모드에 따라 해당 제어 신호들의 전압 레벨, 인가 시점 및 인가 시간 중 적어도 하나를 제어하는 스케줄러를 더 포함하는 것을 특징으로 하는 스토리지 장치.
  10. 제1항에 있어서,
    상기 제1 주변 회로 영역의 상기 로우 디코더를 제외한 영역에, 고전압에서 동작하는 회로 소자들이 배치되는 것을 특징으로 하는 스토리지 장치.
  11. 제10항에 있어서,
    상기 제1 주변 회로 영역은,
    상기 로우 디코더를 제외한 영역에 배치되고, 상기 비휘발성 메모리 장치의 동작들을 수행하기 위해 필요한 전압들을 생성하는 전압 생성기를 더 포함하는 것을 특징으로 하는 스토리지 장치.
  12. 제1항에 있어서,
    상기 제2 주변 회로 영역은,
    상기 페이지 버퍼부를 제외한 영역에 배치되고, 상기 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 회로들 중 적어도 하나를 더 포함하는 것을 특징으로 하는 스토리지 장치.
  13. 복수의 메모리 블록들을 포함하는 3차원 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치에 있어서,
    상기 3차원 메모리 셀 어레이의 복수의 워드라인들 중 하나를 선택하는 로우 디코더 및 고전압에서 동작하는 회로 소자들을 포함하는 제1 주변 회로 영역이 형성된 제1 기판; 및
    상기 3차원 메모리 셀 어레이의 복수의 비트라인들 중 적어도 하나를 선택하는 페이지 버퍼부 및 저전압에서 동작하는 회로 소자들을 포함하는 제2 주변 회로 영역, 및 상기 제2 주변 회로 영역 상에 형성된 상기 3차원 메모리 셀 어레이를 포함하는 셀 영역을 포함하는 제2 기판을 포함하고,
    상기 셀 영역은, 상기 제2 기판이 상기 제1 기판에 수직으로 스택되어 본딩됨으로써, 상기 제1 주변 회로 영역 및 상기 제2 주변 회로 영역 사이에 배치되고,
    상기 페이지 버퍼부는 제1 방향에 수직한 제2 방향으로 연장되도록 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제13항에 있어서,
    상기 로우 디코더는,
    상기 제1 방향으로 연장되고 상기 제2 방향으로 상호 이격되어 배치되는 복수의 서브 로우 디코더들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제14항에 있어서,
    상기 복수의 서브 로우 디코더들은,
    상기 복수의 메모리 블록들 각각에 대하여 4개씩 등간격으로 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제13항에 있어서,
    상기 로우 디코더는,
    상기 제1 주변 회로 영역의 제1 열에 배치되고, 상기 제1 방향으로 연장되고 상기 제2 방향으로 상호 이격되어 배치되는 복수의 제1 서브 로우 디코더들; 및
    상기 제1 열에 상기 제1 방향으로 인접한 제2 열에 배치되고, 상기 제1 방향으로 연장되고 상기 제2 방향으로 상호 이격되어 배치되는 복수의 제2 서브 로우 디코더들을 포함하고,
    상기 복수의 제1 서브 로우 디코더들 및 상기 복수의 제2 서브 로우 디코더들은 지그재그 형태로 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제16항에 있어서,
    상기 복수의 제1 서브 로우 디코더들은,
    상기 복수의 메모리 블록들 각각에 대하여 짝수 개씩 등간격으로 배치되고,
    상기 복수의 제2 서브 로우 디코더들은,
    상기 복수의 메모리 블록들 각각에 대하여 홀수 개씩 등간격으로 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 제13항에 있어서,
    상기 제2 주변 회로 영역은,
    상기 페이지 버퍼부를 제외한 영역에 배치되고, 상기 비휘발성 메모리 장치의 동작 모드에 따라 해당 제어 신호들의 전압 레벨, 인가 시점 및 인가 시간 중 적어도 하나를 제어하는 스케줄러를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 제13항에 있어서,
    상기 제1 주변 회로 영역은,
    상기 로우 디코더를 제외한 영역에 배치되고, 상기 비휘발성 메모리 장치의 동작들을 수행하기 위해 필요한 전압들을 생성하는 전압 생성기를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 3차원 메모리 셀 어레이를 포함하는 스토리지 장치의 제조 방법에 있어서,
    제1 기판에 상기 3차원 메모리 셀 어레이의 복수의 워드라인들 중 하나를 선택하는 로우 디코더 및 고전압에서 동작하는 회로 소자들을 포함하는 제1 주변 회로 영역을 형성하는 단계;
    상기 제1 기판과 다른 제2 기판에 상기 3차원 메모리 셀 어레이의 복수의 비트라인들 중 적어도 하나를 선택하는 페이지 버퍼부 및 저전압에서 동작하는 회로 소자들을 포함하는 제2 주변 회로 영역을 형성하는 단계;
    상기 제2 기판에서, 상기 제2 주변 회로 영역 상부에 상기 3차원 메모리 셀 어레이를 포함하는 셀 영역을 형성하는 단계; 및
    상기 제2 기판을 상기 제1 기판에 수직으로 스택한 후, 상기 셀 영역이 상기 제1 주변 회로 영역 및 상기 제2 주변 회로 영역의 사이에 배치되도록 본딩하는 단계를 포함하는 스토리지 장치 제조 방법.
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