KR20210028438A - 메모리 장치 - Google Patents

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KR20210028438A
KR20210028438A KR1020190109530A KR20190109530A KR20210028438A KR 20210028438 A KR20210028438 A KR 20210028438A KR 1020190109530 A KR1020190109530 A KR 1020190109530A KR 20190109530 A KR20190109530 A KR 20190109530A KR 20210028438 A KR20210028438 A KR 20210028438A
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권태홍
민영선
변대석
윤경화
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삼성전자주식회사
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Abstract

메모리 장치가 제공된다. 상게 메모리 장치는 메모리 셀 어레이, 복수의 스트링 선택 라인, 복수의 워드 라인, 및 복수의 접지 선택 라인에 의해 상기 메모리 셀 어레이에 연결되는 로우 디코더, 및 공통 소스 라인에 의해 상기 메모리 셀 어레이에 연결되는 공통 소스 라인 드라이버를 포함하고, 상기 메모리 셀 어레이는 상부 칩 내에 위치하고, 상기 로우 디코더의 적어도 일부는 하부 칩 내에 위치하고, 상기 공통 소스 라인 드라이버의 적어도 일부는 상기 상부 칩 내에 위치하고, 상기 상부 칩의 복수의 상부 결합 패드는 상기 하부 칩의 복수의 하부 결합 패드에 연결되어 상기 상부 칩은 상기 하부 칩에 연결될 수 있다.

Description

메모리 장치{Memory device}
본 개시는 메모리 장치에 관한 것이다. 보다 구체적으로는 적층된 두 개의 칩을 포함하는 메모리 장치에 관한 것이다.
전자 기기의 소형화, 메모리 장치 제조 원가 절감, 및 고용량 메모리 장치에 대한 요구는 메모리 장치의 집적도의 향상을 요구한다. 메모리 장치의 집적도의 향상을 위하여 적층된 두 개의 칩을 포함하는 메모리 장치가 개발되었다.
본 개시가 해결하고자 하는 과제는 저항에 의한 전압 강하에 의한 노이즈가 감소된 메모리 장치를 제공하는 것이다.
본 개시의 일 실시예에 따른 메모리 장치는 메모리 셀 어레이, 복수의 스트링 선택 라인, 복수의 워드 라인, 및 복수의 접지 선택 라인에 의해 상기 메모리 셀 어레이에 연결되는 로우 디코더, 및 공통 소스 라인에 의해 상기 메모리 셀 어레이에 연결되는 공통 소스 라인 드라이버를 포함하고, 상기 메모리 셀 어레이는 상부 칩 내에 위치하고, 상기 로우 디코더의 적어도 일부는 하부 칩 내에 위치하고, 상기 공통 소스 라인 드라이버의 적어도 일부는 상기 상부 칩 내에 위치하고, 상기 상부 칩의 복수의 상부 결합 패드는 상기 하부 칩의 복수의 하부 결합 패드에 연결되어 상기 상부 칩은 상기 하부 칩에 연결될 수 있다.
본 개시의 일 실시예에 따른 메모리 장치는 하부 칩 및 상부 칩을 포함하고, 상기 상부 칩은 공통 소스 라인, 상기 공통 소스 라인 상의 메모리 셀 어레이, 상기 공통 소스 라인 상의 읽기 공통 소스 라인 트랜지스터, 상기 읽기 공통 소스 라인 트랜지스터에 연결되는 접지 패드, 및 상기 메모리 셀 어레이에 연결되는 복수의 상부 결합 패드를 포함하고, 상기 하부 칩은 기판, 상기 기판 상의 하부 회로, 및 상기 하부 회로에 연결되는 복수의 하부 결합 패드를 포함하고, 상기 상부 칩의 상기 복수의 상부 결합 패드가 상기 하부 칩의 상기 복수의 하부 결합 패드에 접촉하도록 상기 상부 칩은 상기 하부 칩에 접촉할 수 있다.
본 개시의 일 실시예에 따른 메모리 장치는 상부 칩의 상부에 위치하는 공통 소스 라인, 상기 공통 소스 라인의 하면 상에 적층되며 서로 이격되는 복수의 게이트 층 및 상기 복수의 게이트 층을 관통하여 상기 공통 소스 라인에 접촉하는 복수의 채널 구조체를 포함하는 메모리 셀 어레이, 상기 공통 소스 라인의 상기 하면 상의 게이트 층 및 상기 게이트 층을 관통하여 상기 공통 소스 라인에 접촉하는 채널 구조체를 포함하는 읽기 공통 소스 라인 트랜지스터, 상기 읽기 공통 소스 라인 트랜지스터의 상기 채널 구조체에 연결되며 상기 상부 칩의 상기 상부에 위치하는 접지 패드, 상기 메모리 셀 어레이에 연결되며 상기 상부 칩의 하부에 위치하는 복수의 상부 결합 패드, 하부 칩의 하부에 위치하는 기판, 상기 기판의 상면 상의 하부 회로, 및 상기 하부 회로에 연결되며 상기 하부 칩의 상부에 위치하며 상기 상부 칩 내의 상기 복수의 상부 결합 패드에 접촉하는 복수의 하부 결합 패드를 포함할 수 있다.
본 개시의 일 실시예에 따른 메모리 장치에서, 공통 소스 라인 드라이버의 적어도 일부는 메모리 셀 어레이가 위치하는 상부 칩 내에 위치할 수 있다. 따라서, 메모리 셀 어레이는 상부 칩의 결합 패드와 하부 칩의 결합 패드를 거치지 않고 공통 소스 라인 드라이버에 연결될 수 있다. 따라서, 상부 칩의 결합 패드와 하부 칩의 결합 패드 사이의 오정렬 및 불량한 접촉에 의해 발생하는 메모리 셀 어레이와 공통 소스 라인 드라이버 사이의 전기적 경로의 저항의 증가가 방지될 수 있다. 따라서, 메모리 셀 어레이와 공통 소스 라인 드라이버 사이의 전기적 경로의 저항의 증가로 인해 발생할 수 있는 노이즈가 감소될 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 나타낸 블록도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이의 블록을 나타낸 회로도이다.
도 3은 본 개시의 일 실시예에 따른 메모리 장치의 공통 소스 라인 드라이버를 나타낸 회로도이다.
도 4는 본 개시의 일 실시예에 따른 메모리 장치의 입출력 회로를 나타낸 회로도이다.
도 5는 본 개시의 일 실시예에 따른 메모리 장치의 입출력 회로의 페이지 버퍼를 나타낸 회로도이다.
도 6은 본 개시의 일 실시예에 따른 메모리 장치의 로우 디코더를 나타낸 블록도이다.
도 7a는 본 개시의 일 실시예에 따른 메모리 장치를 나타낸 단면도이다.
도 7b는 본 개시의 일 실시예에 따른 메모리 장치를 나타낸 단면도이다.
도 7c는 본 개시의 일 실시예에 따른 메모리 장치를 나타낸 단면도이다.
도 7d는 본 개시의 일 실시예에 따른 메모리 장치를 나타낸 단면도이다.
도 8은 본 개시의 일 실시예에 따른 메모리 장치를 포함하는 SSD 시스템을 나타낸 블록도이다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치(100)를 나타낸 블록도이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 입출력 회로(130), 공통 소스 라인 드라이버(140), 및 제어 로직(150)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 블록들(BLK1 내지 BLKz)를 포함할 수 있다. 각각의 블록들(BLK1 내지 BLKz)은 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)는 싱글 레벨 셀(Single Level Cell, SLC)들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀(Multi Level Cell, MLC)들을 포함하는 멀티 레벨 셀 블록, 트리플 레벨 셀(Triple Level Cell, TLC)들을 포함하는 트리플 레벨 셀 블록 및 쿼드 레벨 셀(Quad Level Cell)들을 포함하는 쿼드 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 예를 들어, 복수의 블록들(BLK1~BLKz) 중 일부 블록은 싱글 레벨 셀 블록일 수 있고, 다른 블록들은 멀티 레벨 셀 블록, 트리플 레벨 셀 블록 또는 쿼드 레벨 셀 블록일 수 있다.
메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 공급되는 전력이 차단되더라도 저장된 데이터를 유지하는 불휘발성 메모리 셀일 수 있다. 예를 들어, 메모리 셀 어레이(110)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 FRAM(Ferroelectric Random Access Memory) 등일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 가정하여 본 개시의 실시예들이 상술된다.
로우 디코더(120)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)에 의해 메모리 셀 어레이(110)에 연결될 수 있다. 로우 디코더(120)는 메모리 컨트롤러(미도시)로부터 제공된 어드레스(ADDR)에 응답하여 메모리 셀 어레이(110)의 복수의 블록들(BLK1 내지 BLKz) 중 적어도 하나를 선택할 수 있다. 로우 디코더(120)는 메모리 컨트롤러(미도시)로부터 제공된 어드레스(ADDR)에 응답하여 선택된 메모리 블록의 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL) 중 적어도 하나를 선택할 수 있다.
입출력 회로(130)는 복수의 비트 라인(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 입출력 회로(130)는 비트 라인들(BL) 중 적어도 하나를 선택할 수 있다. 입출력 회로(130)는 메모리 컨트롤러(미도시)로부터 입력 받은 데이터를 메모리 셀 어레이(110)에 저장할 수 있다. 또한, 입출력 회로(130)는 메모리 셀 어레이(110)로부터 읽은 데이터를 메모리 컨트롤러(미도시)로 출력할 수 있다. 입출력 회로(130)는 쓰기 드라이버(write driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작 시, 입출력 회로(130)는 쓰기 드라이버로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트라인들(BL)에 인가할 수 있다. 한편, 읽기 동작 시에 입출력 회로(130)는 감지 증폭기로 동작하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 감지할 수 있다.
공통 소스 라인 드라이버(140)는 공통 소스 라인(CSL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 공통 소스 라인 드라이버(140)는 공통 소스 라인(CSL)을 접지시키거나 공통 소스 라인(CSL)에 전압을 인가할 수 있다.
제어 로직(150)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 구체적으로, 제어 로직(150)은 로우 디코더(120), 공통 소스 라인 드라이버(140), 및 입출력 회로(130)의 동작을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(미도시)로부터 제공된 커맨드(CMD)에 대응하는 메모리 동작이 수행되도록 메모리 장치(100)를 제어할 수 있다. 또한, 제어 로직(150)은 메모리 컨트롤러(미도시)로부터 제공된 제어신호(CTRL)에 응답하여 메모리 장치(100) 내에서 이용되는 다양한 내부 제어 신호들을 생성할 수 있다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치(100, 도 1 참조)의 메모리 셀 어레이(110, 도 1 참조)의 블록(BLK1)을 나타낸 회로도이다.
도 2를 참조하면, 메모리 블록(BLK1)은 복수의 낸드 스트링들(NS11 내지 NS33)을 포함할 수 있다. 도 2에는 하나의 메모리 블록(BLK1)이 9개의 낸드 스트링들(NS11 내지 NS33)을 포함하는 것으로 도시되었으나, 하나의 메모리 블록(BLK1)에 포함되는 낸드 스트링들의 개수는 이에 제한되지 않는다. 각각의 낸드 스트링(NS11 내지 NS33)은 직렬로 연결된 적어도 하나의 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 적어도 하나의 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 2에는 각각의 낸드 스트링(NS11 내지 NS33)이 1개의 스트링 선택 트랜지스터(SST), 8개의 메모리 셀들(MC1 내지 MC8) 및 1개의 접지 선택 트랜지스터(GST)를 포함하는 것으로 도시되었으나, 하나의 낸드 스트링(NS11 내지 NS33) 내에 포함되는 스트링 선택 트랜지스터, 메모리 셀, 및 접지 선택 트랜지스터의 수는 이에 제한되지 않는다.
낸드 스트링들(NS11 내지 NS33)은 비트 라인들(BL1 내지 BL3)과 공통 소스 라인(CSL) 사이에 연결될 수 있다. 스트링 선택 트랜지스터들(SST)의 게이트들은 스트링 선택 라인들(SS1 내지 SSL3)에 연결될 수 있고, 메모리 셀들(MC1 내지 MC8)의 게이트들은 워드 라인들(WL1 내지 WL8)에 연결될 수 있고, 접지 선택 트랜지스터들(GST)의 게이트들은 접지 선택 라인들(GSL1 내지 GSL3)에 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 낸드 스트링들(NS11 내지 NS33)에 공통적으로 연결될 수 있다. 또한, 워드 라인들(WL1 내지 WL8)은 복수의 낸드 스트링들(NS11 내지 NS33)에 공통적으로 연결될 수 있다.
하나의 비트 라인에 공통으로 연결된 낸드 스트링들은 하나의 칼럼(column)을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 낸드 스트링들(NS11, NS21, 및 NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 낸드 스트링들(NS12, NS22, 및 NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 낸드 스트링들(NS13, NS23, 및 NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 낸드 스트링들은 하나의 로우(row)를 구성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11, NS12, 및 NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21, NS22, 및 NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31, NS32, 및 NS33)은 제3 로우에 대응될 수 있다.
도 3은 본 개시의 일 실시예에 따른 메모리 장치(100, 도 1 참조)의 공통 소스 라인 드라이버(140)를 나타낸 회로도이다.
도 3을 참조하면, 공통 소스 라인 드라이버(140)는 복수의 읽기 공통 소스 라인 트랜지스터(RDTR), 복수의 프로그램 공통 소스 라인 트랜지스터(PGMTR), 복수의 지우기 공통 소스 라인 트랜지스터(ERSTR), 제1 전압 발생기(141), 및 제2 전압 발생기(142)를 포함할 수 있다.
각각의 읽기 공통 소스 라인 트랜지스터(RDTR)는 읽기 동작 시 사용될 수 있다. 각각의 읽기 공통 소스 라인 트랜지스터(RDTR)는 공통 소스 라인(CSL)을 선택적으로 접지시키도록 구성될 수 있다. 즉, 각각의 읽기 공통 소스 라인 트랜지스터(RDTR)는 접지 패드와 공통 소스 라인(CSL) 사이에 연결될 수 있다. 각각의 읽기 공통 소스 라인 트랜지스터(RDTR)의 게이트는 제어 로직(150, 도 1 참조)에 의해 제어될 수 있다. 복수의 읽기 공통 소스 라인 트랜지스터(RDTR)는 병렬로 연결될 수 있다.
각각의 프로그램 공통 소스 라인 트랜지스터(PGMTR)는 프로그램 동작 시 사용될 수 있다. 각각의 프로그램 공통 소스 라인 트랜지스터(PGMTR)는 공통 소스 라인(CSL)에 선택적으로 전압을 인가하도록 구성될 수 있다. 즉, 각각의 프로그램 공통 소스 라인 트랜지스터(PGMTR)는 제1 전압 발생기(141)와 공통 소스 라인(CSL) 사이에 연결될 수 있다. 각각의 프로그램 공통 소스 라인 트랜지스터(PGMTR)의 게이트는 제어 로직(150, 도 1 참조)에 의해 제어될 수 있다. 복수의 프로그램 공통 소스 라인 트랜지스터(PGMTR)는 병렬로 연결될 수 있다.
각각의 지우기 공통 소스 라인 트랜지스터(ERSTR)는 지우기 동작 시 사용될 수 있다. 각각의 지우기 공통 소스 라인 트랜지스터(ERSTR)는 공통 소스 라인(CSL)에 선택적으로 전압을 인가하도록 구성될 수 있다. 즉, 각각의 지우기 공통 소스 라인 트랜지스터(ERSTR)는 제2 전압 발생기(142)와 공통 소스 라인(CSL) 사이에 연결될 수 있다. 각각의 지우기 공통 소스 라인 트랜지스터(ERSTR)의 게이트는 제어 로직(150, 도 1 참조)에 의해 제어될 수 있다. 복수의 지우기 공통 소스 라인 트랜지스터(ERSTR)는 병렬로 연결될 수 있다.
읽기 동작 시 공통 소스 라인(CSL)과 접지 패드 사이에 흐르는 전류는 프로그램 동작 시 공통 소스 라인(CSL)과 제1 전압 발생기(141) 사이에 흐르는 전류 및 지우기 동작 시 공통 소스 라인(CSL)과 제2 전압 발생기(142) 사이에 흐르는 전류보다 클 수 있다. 따라서, 공통 소스 라인 드라이버(140)를 구성하는 읽기 공통 소스 라인 트랜지스터(RDTR)의 수는 공통 소스 라인 드라이버(140)를 구성하는 프로그램 공통 소스 라인 트랜지스터(PGMTR)의 수 및 공통 소스 라인 드라이버(140)를 구성하는 지우기 공통 소스 라인 트랜지스터(ERSTR)의 수보다 많을 수 있다. 예를 들어, 공통 소스 라인 드라이버(140)를 구성하는 읽기 공통 소스 라인 트랜지스터(RDTR)의 수는 공통 소스 라인 드라이버(140)를 구성하는 프로그램 공통 소스 라인 트랜지스터(PGMTR)의 수의 약 2배 이상, 예컨대 약 10배 이상일 수 있다. 일부 실시예에서, 공통 소스 라인 드라이버(140)를 구성하는 프로그램 공통 소스 라인 트랜지스터(PGMTR)의 수는 공통 소스 라인 드라이버(140)를 구성하는 지우기 공통 소스 라인 트랜지스터(ERSTR)의 수와 동일할 수 있다.
도 4는 본 개시의 일 실시예에 따른 메모리 장치(100, 도 1 참조)의 입출력 회로(130)를 나타낸 회로도이다. 도 5는 본 개시의 일 실시예에 따른 메모리 장치(100, 도 1 참조)의 입출력 회로(130)의 페이지 버퍼(PB)를 나타낸 회로도이다.
도 4를 참조하면, 입출력 회로(130)는 복수의 비트 라인 선택 트랜지스터(BLSLT) 및 복수의 페이지 버퍼(PB1 내지 PBn)를 포함할 수 있다. 각각의 비트 라인 선택 트랜지스터(BLSLT)는 각각의 대응하는 비트 라인(BL1 내지 BLn)을 각각의 대응하는 페이지 버퍼(PB1 내지 PBn)에 연결시키도록 구성될 수 있다. 즉, 각각의 비트 라인 선택 트랜지스터(BLSLT)는 각각의 대응하는 비트 라인(BL1 내지 BLn)과 각각의 대응하는 페이지 버퍼(PB1 내지 PBn) 사이에 연결될 수 있다. 각각의 비트 라인 선택 트랜지스터(BLSLT)의 게이트는 제어 로직(150, 도 1 참조)에 의해 제어될 수 있다. 각각의 비트 라인 선택 트랜지스터(BLSLT)는 고전압 트랜지스터일 수 있다.
도 5를 참조하면, 페이지 버퍼(PB1)는 비트 라인 제어 트랜지스터(BLVCT), 프리차지 회로(133), 감지 래치(131), 및 데이터 래치(132)를 포함할 수 있다. 비트 라인 제어 트랜지스터(BLVCT)는 비트 라인 선택 트랜지스터(BLSLT)와 감지 노드(SO) 사이에 연결될 수 있다. 비트 라인 제어 트랜지스터(BLVCT)의 게이트는 제어 로직(150)에 의해 제어될 수 있다. 비트 라인 제어 트랜지스터(BLVCT)는 감지 노드(SO)에 고전압이 전달되는 것을 방지할 수 있다. 프리차지 회로(133)는 감지 노드(SO)에 연결되어 감지 노드(SO)를 선택적으로 프리차지시킬 수 있다. 감지 래치(131)는 감지 노드(SO)에 연결되어 감지 노드(SO)의 전압 레벨을 감지하여 데이터를 저장할 수 있다. 데이터 래치(132)는 감지 노드(SO)에 연결되어 데이터를 저장할 수 있다. 프리차지 회로(133), 감지 래치(131), 및 데이터 래치(132)의 동작은 제어 로직(150, 도 1 참조)의 동작에 의해 제어될 수 있다.
도 6은 본 개시의 일 실시예에 따른 메모리 장치(100, 도 1 참조)의 로우 디코더(120)를 나타낸 블록도이다.
도 6을 참조하면, 로우 디코더(120)는 블록 선택 유닛(121), 스트링 선택 라인 드라이버(122), 워드 라인 드라이버(123), 및 접지 선택 라인 드라이버(124)를 포함할 수 있다. 블록 선택 유닛(121)은 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL) 및 복수의 접지 선택 라인(GSL)에 연결될 수 있다. 블록 선택 유닛(121)은 메모리 셀 어레이(110, 도 1 참조)의 블록들(BLK1 내지 BLKz, 도 1 참조) 중 적어도 하나를 선택할 수 있다. 블록 선택 유닛(121)은 복수의 패스 트랜지스터(PTR)를 포함할 수 있다. 패스 트랜지스터(PTR)의 스위칭 동작에 기초하여 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL) 및 복수의 접지 선택 라인(GSL)의 동작이 제어될 수 있다.
스트링 선택 라인 드라이버(122)는 블록 선택 유닛(121)을 통해 복수의 스트링 선택 라인(SSL)에 연결되어 복수의 스트링 선택 라인(SSL)을 구동할 수 있다. 예를 들어, 지우기 동작 시 스트링 선택 라인 드라이버(122)는 스트링 선택 라인들(SSL)을 플로팅시킬 수 있으며, 프로그램 동작 시 스트링 선택 라인 드라이버(122)는 스트링 선택 라인들(SSL)에 상대적으로 높은 스트링 선택 전압을 제공할 수 있다.
워드 라인 드라이버(123)는 블록 선택 유닛(121)을 통해 복수의 워드 라인(WL)에 연결되어 복수의 워드 라인(WL)을 구동할 수 있다. 예를 들어, 지우기 동작 시 워드 라인 드라이버(123)는 복수의 워드 라인(WL)에 상대적으로 낮은 워드 라인 전압을 제공할 수 있다. 또한 프로그램 동작 시 워드 라인 드라이버(123)는 선택된 워드 라인(WL)에 상대적으로 높은 프로그램 전압을 제공할 수 있고, 비선택된 워드 라인(WL)에 패스 전압을 제공할 수 있다.
접지 선택 라인 드라이버(124)는 블록 선택 유닛(121)을 통해 복수의 접지 선택 라인(GSL)에 연결되어 복수의 접지 선택 라인(GSL)을 구동할 수 있다. 예를 들어, 지우기 동작 시 접지 선택 라인 드라이버(124)는 접지 선택 라인들(GSL)을 플로팅시킬 수 있으며, 프로그램 동작 시 접지 선택 라인 드라이버(124)는 접지 선택 라인들(GSL)에 상대적으로 낮은 접지 선택 전압을 제공할 수 있다.
도 7a는 본 개시의 일 실시예에 따른 메모리 장치(100a)를 나타낸 단면도이다.
도 7a를 참조하면, 메모리 장치(100a)는 하부 칩(C1) 및 하부 칩(C1) 상의 상부 칩(C2)을 포함할 수 있다. 하부 칩(C1)의 상면은 상부 칩(C2)의 하면과 접촉할 수 있다. 하부 칩(C1)과 상부 칩(C2)은 직접 결합에 의해 서로 결합될 수 있다. 하부 칩(C1)은 기판(SB), 하부 회로, 복수의 하부 결합 패드(BP1), 및 제1 층간 절연 층(DL1)을 포함할 수 있다. 상부 칩(C2)은 공통 소스 라인(CSL), 메모리 셀 어레이(110), 복수의 비트 라인(BL), 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL1 내지 WL4), 복수의 접지 선택 라인(GSL), 복수의 읽기 공통 소스 라인 트랜지스터(RDTR), 접지 패드(GP), 복수의 상부 결합 패드(BP2), 제2 층간 절연 층(DL2), 및 제3 층간 절연 층(DL3)을 포함할 수 있다.
복수의 하부 결합 패드(BP1)는 하부 칩(C1)의 상부에 위치하며 하부 칩(C1)의 상면을 통해 노출될 수 있다. 복수의 상부 결합 패드(BP2)는 상부 칩(C2)의 하부에 위치하며 상부 칩(C2)의 하면을 통해 노출될 수 있다. 복수의 상부 결합 패드(BP2)가 복수의 하부 결합 패드(BP1)에 각각 접촉하도록 상부 칩(C2)은 하부 칩(C1)에 접촉할 수 있다. 즉, 복수의 상부 결합 패드(BP2)가 복수의 하부 결합 패드(BP1)에 각각 연결되도록 상부 칩(C2)은 하부 칩(C1)에 연결될 수 있다.
복수의 하부 결합 패드(BP1) 및 복수의 상부 결합 패드(BP2)는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 텅스텐(W), 또는 이들의 조합을 포함할 수 있으나 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 일부 실시예에서, 하부 결합 패드(BP1) 및 상부 결합 패드(BP2)는 상기 전도성 물질이 제1 층간 절연 층(DL1) 및 제2 층간 절연 층(DL2) 내로 확산되는 것을 방지하기 위한 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있으나 이에 제한되지 않는 배리어 물질을 더 포함할 수 있다.
기판(SB)은 하부 칩(C1)의 하부에 위치할 수 있다. 기판(SB)은 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질 또는 Ⅱ-Ⅵ족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 인듐갈륨비소(InGaAs), 또는 이들의 조합을 포함할 수 있다. 상기 Ⅱ-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 황화카드뮴(CdS), 또는 이들의 조합을 포함할 수 있다.
본 명세서에서, 하부 회로란 하부 칩(C1) 내에 형성된 모든 회로들로 구성된 집합을 의미한다. 하부 회로는 공통 소스 라인 드라이버(140)의 일부, 예컨대 복수의 프로그램 공통 소스 라인 트랜지스터(PGMTR), 복수의 프로그램 공통 소스 라인 트랜지스터(PGMTR)에 연결된 제1 전압 발생기(141), 복수의 지우기 공통 소스 라인 트랜지스터(ERSTR), 및 복수의 지우기 공통 소스 라인 트랜지스터(ERSTR)에 연결된 제2 전압 발생기(142)를 포함할 수 있다. 복수의 프로그램 공통 소스 라인 트랜지스터(PGMTR) 및 복수의 지우기 공통 소스 라인 트랜지스터(ERSTR)는 하부 결합 패드(BP1) 및 상부 결합 패드(BP2)를 통해 상부 칩(C2) 내의 공통 소스 라인(CSL)에 연결될 수 있다.
하부 회로는 제어 로직(150)을 더 포함할 수 있다. 제어 로직(150)은 하부 결합 패드(BP1) 및 상부 결합 패드(BP2)를 통해 상부 칩(C2)내의 복수의 읽기 공통 소스 라인 트랜지스터(RDTR)의 게이트 층(G1)에 연결될 수 있다. 하부 회로는 입출력 회로(130)를 더 포함할 수 있다. 하부 회로는 복수의 패스 트랜지스터(PTR)를 포함하는 로우 디코더(120)를 더 포함할 수 있다. 로우 디코더(120)의 복수의 패드 트랜지스터(PTR)는 복수의 하부 결합 패드들(BP1) 및 복수의 상부 결합 패드들(BP2)을 통해 상부 칩(C2) 내의 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL1 내지 WL4), 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)의 복수의 게이트 층(G0a 내지 G0f)에 연결될 수 있다. 하부 회로는 복수의 비트 라인 선택 트랜지스터(BLSLT)를 포함하는 입출력 회로(130)를 더 포함할 수 있다. 입출력 회로(130)의 복수의 비트 라인 선택 트랜지스터(BLSLT)는 복수의 하부 결합 패드들(BP1) 및 복수의 상부 결합 패드들(BP2)을 통해 상부 칩(C2) 내의 복수의 비트 라인(BL)을 통해 메모리 셀 어레이(110)의 복수의 채널 구조체(CH0)에 연결될 수 있다.
주변 회로를 구성하는 트랜지스터들, 예컨대 프로그램 공통 소스 라인 트랜지스터(PGMTR), 복수의 지우기 공통 소스 라인 트랜지스터(ERSTR), 복수의 패스 트랜지스터(PTR), 및 복수의 비트 라인 선택 트랜지스터(BLSLT)는 평면형(planar-type) 트랜지스터들, 핀형(fin-type) 트랜지스터들, 게이트-올-어라운드형(gate-all-around-type) 트랜지스터들, 멀티-브릿지-채널형(multi-bridge-channel-type) 트랜지스터들, 또는 이들의 조합일 수 있다.
제1 층간 절연 층(DL1)은 기판(SB) 및 주변 회로 상에 위치할 수 있다. 제1 층간 절연 층(DL1)은 예를 들어 실리콘 산화물, 실리콘 질화물, 저유전(low-K) 물질, 또는 이들의 조합을 포함할 수 있는 절연 물질을 포함할 수 있다. 상기 저유전 물질은 실리콘 산화물보다 낮은 유전 상수를 가지는 물질이며, 예컨대 PSG(phosphosilicate glass), borophosphosilicate glass(BPSG), fluorosilicate glass(FSG), organosilicate glass(OSG), spin-on-glass(SOG), spin-on-polymer, 또는 이들의 조합을 포함할 수 있다. 제1 층간 절연 층(DL1)은 적층된 복수의 층간 절연 층을 포함할 수 있다.
공통 소스 라인(CSL)은 상부 칩(C2)의 상부에 위치할 수 있다. 공통 소스 라인(CSL)은 반도체 물질을 포함할 수 있다.
메모리 셀 어레이(110)는 공통 소스 라인(CSL)의 하면 상에 위치할 수 있다. 메모리 셀 어레이(110)는 복수의 게이트 층(G0a 내지 G0f), 복수의 절연 층(D0a 내지 D0g), 및 복수의 채널 구조체(CH0)를 포함할 수 있다. 복수의 게이트 층(G0a 내지 G0f)은 공통 소스 라인(CSL)의 하면 상에 적층되며 복수의 절연 층(D0a 내지 D0f)에 의해 서로 이격될 수 있다. 또한 제1 절연 층(D0g)에 의해 제1 게이트 층(G0a)은 공통 소스 라인(CSL)의 하면으로부터 이격될 수 있다. 즉, 복수의 게이트 층(G0a 내지 G0f) 및 복수의 절연 층(D0a 내지 D0g)은 공통 소스 라인(CSL)의 하면 상에 교대로 적층될 수 있다. 복수의 게이트 층(G0a 내지 G0f)은 텅스텐(W), 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 또는 이들의 조합을 포함할 수 있으나 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 일부 실시예에서, 복수의 게이트 층(G0a 내지 G0f)은 상기 전도성 물질의 복수의 절연 층(D0a 내지 D0g) 내로의 확산을 방지하기 위한 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있으나 이에 제한되지 않는 배리어 물질을 더 포함할 수 있다. 복수의 절연 층(D0a 내지 D0g)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있으나 이에 제한되지 않는 절연 물질을 포함할 수 있다.
각각의 게이트 층(G0a 내지 G0f)은 게이트 절연 층(미도시)을 더 포함할 수 있다. 상기 게이트 절연 층은 블로킹 절연 층, 터널 절연 층, 및 상기 블로킹 절연 층과 상기 터널 절연 층 사이의 전하 저장 층을 포함할 수 있다. 상기 블로킹 절연 층은 하프늄 산화물, 란타늄 산화물, 지르콘 산화물, 탄탈륨 산화물, 또는 이들의 조합을 포함하나 이에 제한되지 않는 고유전 물질을 포함할 수 있다. 상기 전하 저장 층은 예를 들어 실리콘 질화물을 포함할 수 있다. 상기 전하 저장 층은 트랩 타입일 수 있다. 예를 들어, 상기 전하 저장 층은 양자 도트 또는 나노 크리스탈을 더 포함할 수 있다. 여기서, 상기 양자 도트 또는 상기 나노크리스탈은 도전성 물질의 미세 입자들을 포함할 수 있다. 상기 터널 절연 층은 예를들어 실리콘 산화물을 포함할 수 있다.
메모리 셀 어레이(110)의 각각의 채널 구조체(CH0)는 복수의 게이트 층(G0a 내지 G0f) 및 복수의 절연 층(D0a 내지 D0g)을 관통하여 공통 소스 라인(CSL)에 접촉할 수 있다. 메모리 셀 어레이(110)의 각각의 채널 구조체(CH0)는 채널 패턴(CP0), 매립 절연 패턴(IP0), 및 패드 패턴(PP0)을 포함할 수 있다. 채널 패턴(CP0)은 복수의 게이트 층(G0a 내지 G0f) 및 복수의 절연 층(D0a 내지 D0g)을 관통하여 공통 소스 라인(CSL)에 접촉할 수 있다. 채널 패턴(CP0)은 반도체 물질을 포함할 수 있다. 일부 실시예에서, 채널 패턴(CP0)은 컵 형상(또는 바닥이 막히고 속이 빈(hollow) 실린더 형상)일 수 있다. 즉, 채널 패턴(CP0)은 채널 구조체(CH0)의 측면 및 공통 소스 라인(CSL)과 접촉하는 채널 구조체(CH0)의 상면을 따라 연장될 수 있다. 채널 패턴(CP0)에 의해 정의되는 공동(hollow)은 매립 절연 패턴(IP0)에 의해 채워질 수 있다. 매립 절연 패턴(IP0)은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있으나 이에 제한되지 않는 절연 물질을 포함할 수 있다. 도 7a에 도시된 바와 달리, 일부 실시예에서, 채널 패턴(CP0)은 실린더 혹은 원형 기둥 형상이고, 매립 절연 패턴(IP0)은 생략될 수 있다. 패드 패턴(PP0)은 채널 구조체(CH0)의 하면에 위치할 수 있다. 패드 패턴(PP0)은 반도체 물질을 포함할 수 있다.
도 7a 및 도 2를 참조하면, 메모리 셀 어레이(110)의 복수의 게이트 층(G0a 내지 G0f)과 하나의 채널 구조체(CH0)는 도 2에 도시된 낸드 스트링들(NS11 내지 NS33) 중 하나를 구성할 수 있다. 예를 들어, 제1 게이트 층(G0f)은 접지 선택 트랜지스터(GST)의 게이트 전극에 해당하고, 제2 내지 제5 게이트 층(G0e 내지 G0b)은 제1 내지 제4 메모리 셀(MC1 내지 MC4)의 게이트 전극에 해당하고, 제6 게이트 층(G0a)은 스트링 선택 트랜지스터(SST)의 게이트 전극에 해당할 수 있다. 도 7a에서 메모리 셀 어레이(110)는 6개의 게이트 층(G0a 내지 G0f) 및 7개의 절연 층(D0a 내지 D0g)을 포함하는 것으로 도시되었으나, 메모리 셀 어레이(110)를 구성하는 게이트 층(G0a 내지 G0f)의 수 및 절연 층(D0a 내지 D0g)의 수는 각각의 낸드 스트링(NS11 내지 NS33)을 구성하는 접지 선택 트랜지스터(GST)의 수, 메모리 셀(MC1 내지 MC8)의 수, 및 스트링 선택 트랜지스터(SST)의 수에 따라 변경될 수 있다.
복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL1 내지 WL4), 및 복수의 접지 선택 라인(GSL)은 메모리 셀 어레이(110)의 복수의 게이트 층(G0a 내지 G0f)에 연결될 수 있다. 예를 들어, 복수의 접지 선택 라인(GSL)은 메모리 셀 어레이(110)의 제1 게이트 층(G0f)에 연결되고, 복수의 워드 라인(WL1 내지 WL4)은 제2 내지 제5 게이트 층(G0e 내지 G0b)에 연결되고, 복수의 스트링 선택 라인(SSL)은 제6 게이트 층(G0a)에 연결될 수 있다. 복수의 비트 라인(BL)은 메모리 셀 어레이(110)의 복수의 채널 구조체(CH0)에 연결될 수 있다. 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL1 내지 WL4), 및 복수의 접지 선택 라인(GSL)은 복수의 상부 결합 패드(BP2), 및 복수의 하부 결합 패드(BP1)를 통해 하부 칩(C1) 내의 주변 회로, 예컨대 로우 디코더(120)의 복수의 패스 트랜지스터(PTR)에 연결될 수 있다. 복수의 비트 라인(BL)은 복수의 상부 결합 패드(BP2), 및 복수의 하부 결합 패드(BP1)를 통해 하부 칩(C1) 내의 주변 회로, 예컨대 입출력 회로(130)의 복수의 비트 라인 선택 트랜지스터(BLSLT)에 연결될 수 있다.
복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL1 내지 WL4), 복수의 접지 선택 라인(GSL), 및 복수의 비트 라인(BL)은 텅스텐(W), 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 또는 이들의 조합을 포함할 수 있으나 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 일부 실시예에서, 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL1 내지 WL4), 복수의 접지 선택 라인(GSL), 및 복수의 비트 라인(BL)은 상기 전도성 물질의 제2 층간 절연 층(DL2) 내로의 확산을 방지하기 위한 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함하나 이에 제한되지 않는 배리어 물질을 더 포함할 수 있다.
복수의 읽기 공통 소스 라인 트랜지스터(RDTR)가 공통 소스 라인(CSL)의 하면 상에 위치할 수 있다. 일부 실시예에서, 각각의 읽기 공통 소스 라인 트랜지스터(RDTR)는 메모리 셀 어레이(110)와 함께 제조하기 용이하게하기 위하여 수직형 트랜지스터 구조를 가질 수 있다. 다른 실시예에서, 각각의 읽기 공통 소스 라인 트랜지스터(RDTR)는 평면형 트랜지스터들이거나, 핀형 트랜지스터들이거나, 게이트-올-어라운드형 트랜지스터들이거나, 멀티-브릿지-채널형 트랜지스터들이거나, 이들의 조합일 수 있다.
예를 들어, 각각의 읽기 공통 소스 라인 트랜지스터(RDTR)는 공통 소스 라인(CSL)의 하면 상에 차례로 적층된 제1 절연 층(D1g), 게이트 층(G1), 및 제2 절연 층(D1f)을 포함하고, 게이트 층(G1)을 관통하여 공통 소스 라인(CSL)에 접촉하는 채널 구조체(CH1)를 포함할 수 있다. 일부 실시예에서, 복수의 읽기 공통 소스 라인 트랜지스터(RDTR)는 제1 절연 층(D1g), 게이트 층(G1), 및 제2 절연 층을 공유할 수 있다. 일부 실시예에서, 각각의 읽기 공통 소스 라인 트랜지스터(RDTR)의 채널 구조체(CH1)는 메모리 셀 어레이(110)의 각각의 채널 구조체(CH0)와 유사하게, 채널 패턴, 매립 절연 패턴, 및 패드 패턴을 포함할 수 있다.
일부 실시예에서, 제조 비용을 절약하고 제조 공정을 단순화하기 위하여 읽기 공통 소스 라인 트랜지스터(RDTR)의 제1 절연 층(D1g), 게이트 층(G1), 및 제2 절연 층(D1f)은 각각 메모리 셀 어레이(110)의 제1 절연 층(D0g), 제1 게이트 층(G0f), 및 제2 절연 층(D0f)과 동시에 형성될 수 있다. 따라서, 읽기 공통 소스 라인 트랜지스터(RDTR)의 제1 절연 층(D1g), 게이트 층(G1), 및 제2 절연 층(D1f)은 각각 메모리 셀 어레이(110)의 제1 절연 층(D0g), 제1 게이트 층(G0f), 및 제2 절연 층(D0f)과 실질적으로 동일한 화학적 조성 및 두께를 가질 수 있다. 본 명세서에서 두 층이 실질적으로 동일한 화학적 조성 및 두께를 가진다는 것은 두 층들사이의 화학적 조성 및 두께의 차이가 통상적인 층 형성 방법, 예컨대 스퍼터링, 화학 기상 증착(chemical vapor deposition), 원자 층 증착(atomic layer deposition), 이베퍼레이션(evaporation)에 의해 하나의 장비 내에서 동시에 제조된 두 층들 사이에 공정적 제약으로 인하여 발생할 수 있는 화학적 조성 및 두께의 변동 범위 내인 것을 의미한다. 예를 들어, 두 층이 실질적으로 동일한 화학적 조성 및 두께를 가진다는 것은 두 층들 사이의 화학적 조성 및 두께의 차이가 약 10% 이내, 예컨대 약 5% 이내, 예컨대 약 1% 이내인 것을 의미한다.
복수의 읽기 공통 소스 라인 트랜지스터(RDTR)의 게이트 층(G1)은 상부 결합 패드(BP2) 및 하부 결합 패드(BP1)를 통해 하부 칩(C1) 내의 주변 회로, 예컨대 제어 로직(150)에 연결될 수 있다. 복수의 읽기 공통 소스 라인 트랜지스터(RDTR)의 복수의 채널 구조체(CH1)는 접지 패드(GP)에 연결될 수 있다. 접지 패드(GP)는 상부 칩(C2)의 상면에 노출될 수 있다. 접지 패드(GP)는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 텅스텐(W), 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있으나, 이에 제한되지 않는다.
제2 층간 절연 층(DL2)은 공통 소스 라인(CSL)의 하면, 메모리 셀 어레이(110), 및 복수의 읽기 공통 소스 라인 트랜지스터(RDTR) 상에 위치할 수 있다. 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL1 내지 WL4), 및 복수의 접지 선택 라인(GSL)은 제2 층간 절연 층(DL2) 내에 위치할 수 있다. 제2 층간 절연 층(DL2)은 하부 칩(C1)의 제1 층간 절연 층(DL1)과 접촉할 수 있다. 제2 층간 절연 층(DL2)은 예를 들어 실리콘 산화물, 실리콘 질화물, 저유전(low-K) 물질, 또는 이들의 조합을 포함할 수 있는 절연 물질을 포함할 수 있다. 제2 층간 절연 층(DL2)은 적층된 복수의 층간 절연 층을 포함할 수 있다.
제3 층간 절연 층(DL3)은 공통 소스 라인(CSL)의 상면 상에 위치할 수 있다. 제3 층간 절연 층(DL3)은 유기 절연 물질, 무기 절연 물질, 또는 이들의 조합을 포함할 수 있다. 상기 무기 절연 물질은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
본 개시의 일 실시예에 따르면, 메모리 셀 어레이(110)는 상부 칩(C2) 내에 위치하고, 공통 소스 라인 드라이버(140)의 복수의 읽기 공통 소스 라인 트랜지스터(RDTR)는 상부 칩(C2) 내에 위치하고, 공통 소스 라인 드라이버(140)의 복수의 프로그램 공통 소스 라인 트랜지스터(PGMTR) 및 복수의 지우기 공통 소스 라인 트랜지스터(ERSTR)는 하부 칩(C1) 내에 위치하고, 제어 로직(150), 로우 디코더(120), 및 입출력 회로(130)는 하부 칩(C1) 내에 위치할 수 있다.
공통 소스 라인 드라이버(140)의 복수의 읽기 공통 소스 라인 트랜지스터(RDTR)와 메모리 셀 어레이(110) 가 둘 다 상부 칩(C2) 내에 위치하므로, 메모리 셀 어레이(110)에 연결된 공통 소스 라인(CSL)은 상부 칩(C2)의 상부 결합 패드(BP2) 및 하부 칩(C1)의 하부 결합 패드(BP1)를 거치지 않고 공통 소스 라인 드라이버(140)의 복수의 읽기 공통 소스 라인 트랜지스터(RDTR)에 연결될 수 있다. 따라서, 상부 칩(C2)의 상부 결합 패드(BP2)와 하부 칩(C1)의 하부 결합 패드(BP1) 사이의 오정렬 및 불량한 접촉에 의해 발생하는 공통 소스 라인(CSL)과 공통 소스 라인 드라이버(140)의 복수의 읽기 공통 소스 라인 트랜지스터(RDTR) 사이의 전기적 경로의 저항의 증가가 방지될 수 있다. 따라서, 공통 소스 라인(CSL)과 공통 소스 라인 드라이버(140)의 복수의 읽기 공통 소스 라인 트랜지스터(RDTR) 사이의 전기적 경로의 저항에 의한 전압 강하로 인해 발생할 수 있는 노이즈가 감소될 수 있다.
공통 소스 라인(CSL)을 통해 흐르는 전류가 스트링 선택 라인(SSL) 각각을 통해 흐르는 전류, 워드 라인(WL) 각각을 통해 흐르는 전류, 접지 선택 라인 각각을 통해 흐르는 전류, 및 비트 라인(BL) 각각을 통해 흐르는 전류보다 클 수 있으므로, 메모리 셀 어레이(110)와 공통 소스 라인 드라이버(140) 사이의 전기적 경로는 메모리 셀 어레이(110)와 로우 디코더(120) 사이의 전기적 경로 및 메모리 셀 어레이(110)와 입출력 회로(130) 사이의 전기적 경로보다 저항에 의한 전압 강하로 인해 발생할 수 있는 노이즈에 취약할 수 있다. 따라서, 로우 디코더(120) 및 입출력 회로(130)는 하부 칩 내에 배치하더라도 전압 강하로 인한 노이즈를 감소시키기 위하여 비교적으로 큰 전류가 흐르는 전기적 경로의 저항을 감소시키기 위하여 공통 소스 라인 드라이버(140)의 적어도 일부는 메모리 셀 어레이(110)와 함께 상부 칩 내에 배치될 수 있다.
또한, 읽기 동작 시 공통 소스 라인(CSL)과 접지 패드(GP) 사이에 흐르는 전류는 프로그램 동작 시 공통 소스 라인(CSL)과 제1 전압 발생기(141) 사이에 흐르는 전류 및 지우기 동작 시 공통 소스 라인(CSL)과 제2 전압 발생기(142) 사이에 흐르는 전류보다 클 수 있으므로, 공통 소스 라인(CSL)과 복수의 읽기 공통 소스 라인 트랜지스터(RDTR) 사이의 전기적 경로는 공통 소스 라인(CSL)과 복수의 프로그램 공통 소스 라인 트랜지스터(PGMTR) 사이의 전기적 경로 및 공통 소스 라인(CSL)과 복수의 지우기 공통 소스 라인 트랜지스터(ERSTR) 사이의 전기적 경로보다 전압 강하에 의해 발생할 수 있는 노이즈에 취약할 수 있다. 따라서, 복수의 프로그램 공통 소스 라인 트랜지스터(PGMTR), 및 복수의 지우기 공통 소스 라인 트랜지스터(ERSTR)는 하부 칩(C1) 내에 위치하더라도, 전압 강하로 인한 노이즈를 감소시키기 위하여 비교적으로 큰 전류가 흐르는 전기적 경로의 저항을 감소시키기 위하여 복수의 읽기 공통 소스 라인 트랜지스터(RDTR)는 메모리 셀 어레이(110)와 함께 상부 칩(C2) 내에 배치될 수 있다.
도 7b는 본 개시의 일 실시예에 따른 메모리 장치(100b)를 나타낸 단면도이다.
도 7b를 참조하면, 도 7a에 도시된 실시예와 달리, 복수의 프로그램 공통 소스 라인 트랜지스터(PGMTR) 및/또는 복수의 지우기 공통 소스 라인 트랜지스터(ERSTR)도 상부 칩(C2) 내에 위치할 수 있다. 이와 같은 실시예에 따르면, 복수의 프로그램 공통 소스 라인 트랜지스터(PGMTR) 및/또는 복수의 지우기 공통 소스 라인 트랜지스터(ERSTR)도 상부 칩 내에 배치시킴으로써 하부 칩(C1)의 평면적을 감소시킬 수 있다. 반면, 제1 전압 발생기(141) 및/또는 제2 전압 발생기(142)는 비교적으로 복잡한 구조를 가질 수 있어 메모리 셀 어레이(110)와 양립가능하게 제조되기 어렵거나 너무 큰 평면적을 차지할 수 있으므로 하부 칩(C1) 내에 배치될 수 있다.
복수의 프로그램 공통 소스 라인 트랜지스터(PGMTR) 및 복수의 지우기 공통 소스 라인 트랜지스터(ERSTR)는 공통 소스 라인(CSL)의 하면 상에 위치할 수 있다. 일부 실시예에서, 각각의 프로그램 공통 소스 라인 트랜지스터(PGMTR) 및 지우기 공통 소스 라인 트랜지스터(ERSTR)는 메모리 셀 어레이(110)와 함께 제조하기 용이하게하기 위하여 수직형 트랜지스터 구조를 가질 수 있다. 다른 실시예에서, 각각의 프로그램 공통 소스 라인 트랜지스터(PGMTR) 및 지우기 공통 소스 라인 트랜지스터(ERSTR)는 평면형 트랜지스터들, 핀형 트랜지스터들, 게이트-올-어라운드형 트랜지스터들, 멀티-브릿지-채널형 트랜지스터들, 또는 이들의 조합일 수 있다.
예를 들어, 복수의 프로그램 공통 소스 라인 트랜지스터(PGMTR)는 공통 소스 라인(CSL)의 하면 상에 차례로 적층된 제1 절연 층(D2g), 게이트 층(G2), 및 제2 절연 층(D2f)을 포함하고, 제1 절연 층(D2g), 게이트 층(G2), 및 제2 절연 층(D2f)을 관통하여 공통 소스 라인(CSL)에 접촉하는 복수의 채널 구조체(CH2)를 포함할 수 있다. 유사하게, 복수의 지우기 공통 소스 라인 트랜지스터(ERSTR)는 공통 소스 라인(CSL)의 하면 상에 차례로 적층된 제1 절연 층(D3g), 게이트 층(G3), 및 제3 절연 층(D3f)을 포함하고, 제1 절연 층(D3g), 게이트 층(G3), 및 제3 절연 층(D3f)을 관통하여 공통 소스 라인(CSL)에 접촉하는 복수의 채널 구조체(CH3)를 포함할 수 있다.
일부 실시예에서, 각각의 프로그램 공통 소스 라인 트랜지스터(PGMTR)의 채널 구조체(CH2) 및 지우기 공통 소스 라인 트랜지스터(ERSTR)의 채널 구조체(CH3)는 메모리 셀 어레이(110)의 각각의 채널 구조체(CH0)와 유사하게, 채널 패턴, 매립 절연 패턴, 및 패드 패턴을 포함할 수 있다. 공통 소스 라인 드라이버(140)를 구성하는 읽기 공통 소스 라인 트랜지스터(RDTR)의 수는 공통 소스 라인 드라이버(140)를 구성하는 프로그램 공통 소스 라인 트랜지스터(PGMTR)의 수 및 공통 소스 라인 드라이버(140)를 구성하는 지우기 공통 소스 라인 트랜지스터(ERSTR)의 수보다 많을 수 있으므로, 공통 소스 라인 드라이버(140) 내에 포함된 복수의 읽기 공통 소스 라인 트랜지스터(RDTR)에 포함된 복수의 채널 구조체(CH1)의 수는 공통 소스 라인 드라이버(140) 내에 포함된 복수의 프로그램 공통 소스 라인 트랜지스터(PGMTR)에 포함된 채널 구조체(CH2)의 수 및 공통 소스 라인 드라이버(140) 내에 포함된 복수의 지우기 공통 소스 라인 트랜지스터(ERSTR)에 포함된 채널 구조체(CH3)의 수보다 많을 수 있다.
일부 실시예에서, 제조 비용을 절약하고 제조 공정을 단순화하기 위하여 프로그램 공통 소스 라인 트랜지스터(PGMTR)의 제1 절연 층(D2g), 게이트 층(G2), 및 제2 절연 층(D2f)은 각각 메모리 셀 어레이(110)의 제1 절연 층(D0g), 제1 게이트 층(G0f), 및 제2 절연 층(D0f)과 동시에 형성될 수 있다. 유사하게, 지우기 공통 소스 라인 트랜지스터(ERSTR)의 제1 절연 층(D3g), 게이트 층(G3), 및 제2 절연 층(D3f)은 각각 메모리 셀 어레이(110)의 제1 절연 층(D0g), 제1 게이트 층(G0f), 및 제2 절연 층(D0f)과 동시에 형성될 수 있다.
따라서, 프로그램 공통 소스 라인 트랜지스터(PGMTR)의 제1 절연 층(D2g), 게이트 층(G2), 및 제2 절연 층(D2f)은 각각 메모리 셀 어레이(110)의 제1 절연 층(D0g), 제1 게이트 층(G0f), 및 제2 절연 층(D0f)과 실질적으로 동일한 화학적 조성 및 두께를 가질 수 있다. 유사하게, 지우기 공통 소스 라인 트랜지스터(ERSTR)의 제1 절연 층(D3g), 게이트 층(G3), 및 제2 절연 층(D3f)은 각각 메모리 셀 어레이(110)의 제1 절연 층(D0g), 제1 게이트 층(G0f), 및 제2 절연 층(D0f)과 실질적으로 동일한 화학적 조성 및 두께를 가질 수 있다.
복수의 프로그램 공통 소스 라인 트랜지스터(PGMTR)의 게이트 층(G2) 및 복수의 지우기 공통 소스 라인 트랜지스터(ERSTR)의 게이트 층(G3)은 상부 결합 패드(BP2) 및 하부 결합 패드(BP1)를 통해 하부 칩(C1) 내의 주변 회로, 예컨대 제어 로직(150)에 연결될 수 있다. 복수의 프로그램 공통 소스 라인 트랜지스터(PGMTR)의 복수의 채널 구조체(CH2)는 상부 결합 패드들(BP2) 및 하부 결합 패드들(BP1)을 통해 통해 하부 칩(C1) 내의 주변 회로, 예컨대 제1 전압 발생기(141)에 연결될 수 있다. 복수의 지우기 공통 소스 라인 트랜지스터(ERSTR)의 복수의 채널 구조체(CH3)는 상부 결합 패드들(BP2) 및 하부 결합 패드들(BP1)을 통해 통해 하부 칩(C1) 내의 주변 회로, 예컨대 제2 전압 발생기(142)에 연결될 수 있다.
도 7c는 본 개시의 일 실시예에 따른 메모리 장치(100c)를 나타낸 단면도이다.
도 7c를 참조하면, 도 7a에 도시된 실시예와 달리, 입출력 회로(130)의 적어도 일부가 상부 칩(C2) 내에 위치할 수 있다. 이와 같은 실시예에 따르면, 하부 칩(C1)의 평면적을 감소시킬 수 있다. 본 개시의 일 실시예에 따르면, 하부 칩(C1)의 평면적을 감소시키기 위해 입출력 회로(130)의 복수의 비트 라인 선택 트랜지스터(BSLT)는 상부 칩(C2) 내에 배치될 수 있다. 그러나, 각각의 페이지 버퍼(PB1)는 비교적으로 복잡한 구조를 가질 수 있어 메모리 셀 어레이(110)와 양립가능하게 제조되기 어려울 수 있거나 너무 넓은 평면적을 차지할 수 있으므로 하부 칩(C1) 내에 배치될 수 있다.
일부 실시예에서, 복수의 비트 라인 선택 트랜지스터(BLSLT)는 메모리 셀 어레이(110)와 함께 제조하기 용이하게하기 위하여 수직형 트랜지스터 구조를 가질 수 있다. 다른 실시예에서, 복수의 비트 라인 선택 트랜지스터(BLSLT)는 평면형 트랜지스터들, 핀형 트랜지스터들, 게이트-올-어라운드형 트랜지스터들, 멀티-브릿지-채널형 트랜지스터들, 또는 이들의 조합일 수 있다.
예를 들어, 각각의 비트 라인 선택 트랜지스터(BLSLT)는 소스/드레인 층(SDL4)의 하면 상에 차례로 적층된 제1 절연 층(D4g), 게이트 층(G4), 및 제2 절연 층(D4f)을 포함하고, 제1 절연 층(D4g), 게이트 층(G4), 및 제2 절연 층(D4f)을 관통하여 소스/드레인 층(SDL4)에 접촉하는 채널 구조체(CH4)를 포함할 수 있다. 소스/드레인 층(SDL4)은 반도체 물질을 포함할 수 있다. 일부 실시예에서, 비트 라인 선택 트랜지스터(BLSLT)의 채널 구조체(CH4)는 메모리 셀 어레이(110)의 채널 구조체(CH0)와 유사하게, 채널 패턴, 매립 절연 패턴, 및 패드 패턴을 포함할 수 있다.
복수의 소스/드레인 층(SDL4)은 제3 층간 절연 층(DL3)의 하면 상에 위치하며 공통 소스 라인(CSL) 및 서로로부터 분리될 수 있다. 일부 실시예에서, 제조 비용을 절약하고 제조 공정을 단순화하기 위하여 소스/드레인 층(SDL4)은 공통 소스 라인(CSL)과 동시에 형성될 수 있다. 따라서, 소스/드레인 층(SDL4)은 공통 소스 라인(CSL)과 실질적으로 동일한 화학적 조성 및 두께를 가질 수 있다. 또한, 비트 라인 선택 트랜지스터(BLSLT)의 제1 절연 층(D4g), 게이트 층(G4), 및 제2 절연 층(D4f)은 각각 메모리 셀 어레이(110)의 제1 절연 층(D0g), 제1 게이트 층(G0f), 및 제2 절연 층(D0f)과 동시에 형성될 수 있다. 따라서, 비트 라인 선택 트랜지스터(BLSLT)의 제1 절연 층(D4g), 게이트 층(G4), 및 제2 절연 층(D4f)은 각각 메모리 셀 어레이(110)의 제1 절연 층(D0g), 제1 게이트 층(G0f), 및 제2 절연 층(D0f)과 실질적으로 동일한 화학적 조성 및 두께를 가질 수 있다.
각각의 비트 라인 선택 트랜지스터(BLSLT)의 게이트 층(G4)은 상부 결합 패드(BP2) 및 하부 결합 패드(BP1)를 통해 하부 칩(C1) 내의 주변 회로, 예컨대 제어 로직(150)에 연결될 수 있다. 각각의 비트 라인 선택 트랜지스터(BLSLT)의 채널 구조체(CH4)는 상부 결합 패드들(BP2) 및 하부 결합 패드들(BP1)을 통해 하부 칩(C1) 내의 주변 회로, 예컨대 복수의 페이지 버퍼(PB1)에 연결될 수 있다. 도 7c에는 각각의 비트 라인(BL)이 각각의 채널 구조체(CH4)의 하단에 연결되고, 각각의 페이지 버퍼(PB1)는 각각의 소스/드레인 층(SDL4)을 통해 각각의 채널 구조체(CH4)의 상단에 연결되는 것으로 도시되었으나, 다른 실시예에서, 각각의 페이지 버퍼(PB1)는 각각의 채널 구조체(CH4)의 하단에 연결되고, 각각의 비트 라인(BL)은 각각의 소스/드레인 층(SDL4)을 통해 각각의 채널 구조체(CH4)의 상단에 연결될 수 있다.
도 7d는 본 개시의 일 실시예에 따른 메모리 장치(100d)를 나타낸 단면도이다.
도 7d를 참조하면, 도 7a에 도시된 실시예와 달리, 로우 디코더(120)의 일부가 상부 칩(C2) 내에 위치할 수 있다. 이와 같은 실시예에 따르면, 하부 칩(C1)의 평면적을 감소시킬 수 있다. 본 개시의 일 실시예에 따르면, 하부 칩(C1)의 평면적을 감소시키기 위해 로우 디코더(120)의 복수의 패스 트랜지스터(PTR)는 상부 칩(C2) 내에 배치될 수 있다. 반면, 로우 디코더(120)의 나머지 부분은 비교적으로 복잡한 구조를 가질 수 있어 메모리 셀 어레이(110)와 양립가능하게 제조되기 어려울 수 있거나 너무 큰 평면적을 차지할 수 있으므로 하부 칩(C1) 내에 배치될 수 있다.
일부 실시예에서, 각각의 패스 트랜지스터(PTR)는 메모리 셀 어레이(110)와 함께 제조하기 용이하게하기 위하여 수직형 트랜지스터 구조를 가질 수 있다. 다른 실시예에서, 복수의 패스 트랜지스터(PTR)는 평면형 트랜지스터들, 핀형 트랜지스터들, 게이트-올-어라운드형 트랜지스터들, 멀티-브릿지-채널형 트랜지스터들, 또는 이들의 조합일 수 있다.
예를 들어, 각각의 패스 트랜지스터(PTR)는 소스/드레인 층(SDL5)의 하면 상에 차례로 적층된 제1 절연 층(D5g), 게이트 층(G5), 및 제2 절연 층(D5f)을 포함하고, 제1 절연 층(D5g), 게이트 층(G5), 및 제2 절연 층(D5f)을 관통하여 소스/드레인 층(SDL5)에 접촉하는 채널 구조체(CH5)를 포함할 수 있다. 일부 실시예에서, 각각의 패스 트랜지스터(PTR)의 채널 구조체(CH5)는 메모리 셀 어레이(110)의 각각의 채널 구조체(CH0)와 유사하게, 채널 패턴, 매립 절연 패턴, 및 패드 패턴을 포함할 수 있다.
소스/드레인 층(SDL5)은 반도체 물질을 포함할 수 있다. 복수의 소스/드레인 층(SDL5)은 제3 층간 절연 층(DL3)의 하면 상에 위치하며 공통 소스 라인(CSL)및 서로로부터 분리될 수 있다. 일부 실시예에서, 제조 비용을 절약하고 제조 공정을 단순화하기 위하여 복수의 소스/드레인 층(SDL5)은 공통 소스 라인(CSL)과 동시에 형성될 수 있다. 따라서, 각각의 소스/드레인 층(SDL5)은 공통 소스 라인(CSL)과 실질적으로 동일한 화학적 조성 및 두께를 가질 수 있다. 또한, 패스 트랜지스터(PTR)의 제1 절연 층(D5g), 게이트 층(G5), 및 제2 절연 층(D5f)은 각각 메모리 셀 어레이(110)의 제1 절연 층(D0g), 제1 게이트 층(G0f), 및 제2 절연 층(D0f)과 동시에 형성될 수 있다. 따라서, 패스 트랜지스터(PTR)의 제1 절연 층(D5g), 게이트 층(G5), 및 제2 절연 층(D5f)은 각각 메모리 셀 어레이(110)의 제1 절연 층(D0g), 제1 게이트 층(G0f), 및 제2 절연 층(D0f)과 실질적으로 동일한 화학적 조성 및 두께를 가질 수 있다.
각각의 패스 트랜지스터(PTR)의 게이트 층(G5)은 상부 결합 패드(BP2) 및 하부 결합 패드(BP1)를 통해 하부 칩(C1) 내의 주변 회로, 예컨대 제어 로직(150)에 연결될 수 있다. 각각의 패스 트랜지스터(PTR)의 각각의 채널 구조체(CH5)는 상부 결합 패드(BP2) 및 하부 결합 패드(BP1)를 통해 하부 칩(C1) 내의 주변 회로에 연결될 수 있다. 도 7d에는 복수의 접지 선택 라인(GSL), 워드 라인(WL1 내지 WL4), 및 복수의 스트링 선택 라인(SSL) 중 하나가 소스/드레인 층(SDL5)을 통해 패스 트랜지스터(PTR)의 채널 구조체(CH5)의 상단에 연결되고, 로우 디코더(120)의 나머지 부분은 각각의 채널 구조체(CH5)의 하단에 연결되는 것으로 도시되었으나, 다른 실시예에서, 복수의 접지 선택 라인(GSL), 워드 라인(WL1 내지 WL4), 및 복수의 스트링 선택 라인(SSL) 중 하나가 패스 트랜지스터(PTR)의 채널 구조체(CH5)의 하단에 연결되고, 로우 디코더(120)의 나머지 부분은 소스/드레인 층(SDL5)을 통해 각각의 채널 구조체(CH5)의 상단에 연결될 수 있다.
도 8은 본 개시의 일 실시예에 따른 메모리 장치를 포함하는 SSD(solid state drive) 시스템(1000)을 나타낸 블록도이다.
도 8을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해서 호스트(1100)와 신호를 송수신할 수 있고, 전원 커넥터를 통해서 전원을 공급받을 수 있다.
SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 복수의 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 복수의 메모리 장치들(1230, 1240, 1250) 각각은 도 7a 내지 도 7b을 참조하여 전술된 실시 예들에 따라 구현될 수 있다.
본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 100a, 100b, 100c, 100d: 메모리 장치, 110: 메모리 셀 어레이, 120:로우 디코더, 121: 블록 선택 유닛, 122: 스트링 선택 라인 드라이버, 123: 워드 라인 드라이버, 124: 접지 선택 라인 드라이버, 130: 입출력 회로, 131: 감지 래치, 132: 데이터 래치, 133: 프리차지 회로, 140: 공통 소스 라인 드라이버, 141: 제1 전압 발생기, 142: 제2 전압 발생기, 150: 제어 로직, BLK1 내지 BLKz: 블록, CSL: 공통 소스 라인, SSL, SSL1 내지 SSL3: 스트링 선택 라인, WL, WL1 내지 WL8: 워드 라인, GSL, GSL1 내지 GSL3: 접지 선택 라인, BL, BL1 내지 BLn: 비트 라인, GST: 접지 선택 트랜지스터, MC1 내지 MC8: 메모리 셀, SST: 스트링 선택 트랜지스터, NS11 내지 NS33: 낸드 스트링, RDTR: 읽기 공통 소스 라인 트랜지스터, PGMTR: 프로그램 공통 소스 라인 트랜지스터, ERSTR: 지우기 공통 소스 라인 트랜지스터, BLSLT: 비트 라인 선택 트랜지스터, PTR: 패스 트랜지스터, PB1 내지 PBn: 페이지 버퍼, BLVCT: 비트 라인 제어 트랜지스터, SO: 감지 노드, C1: 하부 칩, C2: 상부 칩, G0a 내지 G0f, G1 내지 G5: 게이트 층, D0a 내지 D0g, D1g, D1f, D2g, D2f, D3g, D3f, D4g, D4f, D5g, D5g: 절연 층, CH0 내지 CH5: 채널 구조체, CP0: 채널 패턴, IP0: 매립 절연 패턴, PP0: 패드 패턴, BP1: 하부 결합 패드, BP2: 상부 결합 패드, 접지 패드(GP), DL1 내지 DL3: 층간 절연 층

Claims (20)

  1. 메모리 셀 어레이;
    복수의 스트링 선택 라인, 복수의 워드 라인, 및 복수의 접지 선택 라인에 의해 상기 메모리 셀 어레이에 연결되는 로우 디코더; 및
    공통 소스 라인에 의해 상기 메모리 셀 어레이에 연결되는 공통 소스 라인 드라이버;를 포함하고,
    상기 메모리 셀 어레이는 상부 칩 내에 위치하고,
    상기 로우 디코더의 적어도 일부는 하부 칩 내에 위치하고,
    상기 공통 소스 라인 드라이버의 적어도 일부는 상기 상부 칩 내에 위치하고,
    상기 상부 칩의 복수의 상부 결합 패드는 상기 하부 칩의 복수의 하부 결합 패드에 연결되어 상기 상부 칩은 상기 하부 칩에 연결되는 것을 특징으로 하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 공통 소스 라인 드라이버는 상기 공통 소스 라인을 선택적으로 접지시키도록 구성된 읽기 공통 소스 라인 트랜지스터를 포함하고, 상기 읽기 공통 소스 라인 트랜지스터는 상기 상부 칩 내에 위치하는 것을 특징으로 하는 메모리 장치.
  3. 제2 항에 있어서,
    상기 공통 소스 라인 드라이버는 상기 공통 소스 라인에 선택적으로 전압을 인가하도록 구성된 프로그램 공통 소스 라인 트랜지스터를 더 포함하고, 상기 프로그램 공통 소스 라인 트랜지스터는 상기 상부 칩 내에 위치하는 것을 특징으로 하는 메모리 장치.
  4. 제2 항에 있어서,
    상기 공통 소스 라인 드라이버는 상기 공통 소스 라인에 선택적으로 전압을 인가하도록 구성된 지우기 공통 소스 라인 트랜지스터를 더 포함하고, 상기 지우기 공통 소스 라인 트랜지스터는 상기 상부 칩 내에 위치하는 것을 특징으로 하는 메모리 장치.
  5. 제1 항에 있어서,
    복수의 비트 라인에 의해 상기 메모리 셀 어레이에 연결되는 입출력 회로를 더 포함하고, 상기 입출력 회로의 적어도 일부는 상기 상부 칩 내에 위치하는 것을 특징으로 하는 메모리 장치.
  6. 제5 항에 있어서,
    상기 입출력 회로는 복수의 페이지 버퍼, 및 상기 복수의 페이지 버퍼를 선택적으로 상기 복수의 비트라인에 연결시키도록 구성된 복수의 비트 라인 선택 트랜지스터를 포함하고, 상기 복수의 비트 라인 선택 트랜지스터는 상기 상부 칩 내에 위치하는 것을 특징으로 하는 메모리 장치.
  7. 제1 항에 있어서,
    상기 공통 소스 라인 드라이버는 상기 공통 소스 라인을 선택적으로 접지시키도록 구성된 복수의 읽기 공통 소스 라인 트랜지스터, 및 상기 공통 소스 라인에 선택적으로 전압을 인가하도록 구성된 복수의 프로그램 공통 소스 라인 트랜지스터를 포함하고,
    상기 복수의 읽기 공통 소스 라인 트랜지스터의 수는 상기 복수의 프로그램 공통 소스 라인 트랜지스터의 수보다 많고,
    상기 복수의 읽기 공통 소스 라인 트랜지스터는 상기 상부 칩 내에 위치하는 것을 특징으로 하는 메모리 장치.
  8. 제1 항에 있어서,
    상기 공통 소스 라인을 통해 흐르는 전류는 상기 복수의 스트링 선택 라인 각각을 통해 흐르는 전류, 상기 복수의 워드 라인 각각을 통해 흐르는 전류, 및 상기 복수의 접지 선택 라인 각각을 통해 흐르는 전류보다 큰 것을 특징으로 하는 메모리 장치.
  9. 하부 칩 및 상부 칩을 포함하고,
    상기 상부 칩은 공통 소스 라인, 상기 공통 소스 라인 상의 메모리 셀 어레이, 상기 공통 소스 라인 상의 읽기 공통 소스 라인 트랜지스터, 상기 읽기 공통 소스 라인 트랜지스터에 연결되는 접지 패드, 및 상기 메모리 셀 어레이에 연결되는 복수의 상부 결합 패드를 포함하고,
    상기 하부 칩은 기판, 상기 기판 상의 하부 회로, 및 상기 하부 회로에 연결되는 복수의 하부 결합 패드를 포함하고,
    상기 상부 칩의 상기 복수의 상부 결합 패드가 상기 하부 칩의 상기 복수의 하부 결합 패드에 접촉하도록 상기 상부 칩은 상기 하부 칩에 접촉하는 것을 특징으로 하는 메모리 장치.
  10. 제9 항에 있어서,
    상기 접지 패드는 상기 복수의 상부 결합 패드 및 상기 복수의 하부 결합 패드 없이 상기 읽기 공통 소스 라인 트랜지스터에 연결되는 것을 특징으로 하는 메모리 장치.
  11. 제9 항에 있어서,
    상기 읽기 공통 소스 라인 트랜지스터는 상기 공통 소스 라인 상의 게이트 층, 및 상기 게이트 층을 관통하여 상기 공통 소스 라인에 접촉하는 채널 구조체를 포함하는 것을 특징으로 하는 메모리 장치.
  12. 제9 항에 있어서,
    상기 읽기 공통 소스 라인 트랜지스터의 게이트는 상기 하부 회로에 연결되는 것을 특징으로 하는 메모리 장치.
  13. 제9 항에 있어서,
    상기 공통 소스 라인 상의 프로그램 공통 소스 라인 트랜지스터를 더 포함하고, 상기 프로그램 공통 소스 라인 트랜지스터는 전압 발생기에 연결되는 것을 특징으로 하는 메모리 장치.
  14. 제13 항에 있어서,
    상기 하부 회로는 상기 전압 발생기를 포함하는 것을 특징으로 하는 메모리 장치.
  15. 상부 칩의 상부에 위치하는 공통 소스 라인;
    상기 공통 소스 라인의 하면 상에 적층되며 서로 이격되는 복수의 게이트 층 및 상기 복수의 게이트 층을 관통하여 상기 공통 소스 라인에 접촉하는 복수의 채널 구조체를 포함하는 메모리 셀 어레이;
    상기 공통 소스 라인의 상기 하면 상의 게이트 층 및 상기 게이트 층을 관통하여 상기 공통 소스 라인에 접촉하는 채널 구조체를 포함하는 읽기 공통 소스 라인 트랜지스터;
    상기 읽기 공통 소스 라인 트랜지스터의 상기 채널 구조체에 연결되며 상기 상부 칩의 상기 상부에 위치하는 접지 패드;
    상기 메모리 셀 어레이에 연결되며 상기 상부 칩의 하부에 위치하는 복수의 상부 결합 패드;
    하부 칩의 하부에 위치하는 기판;
    상기 기판의 상면 상의 하부 회로; 및
    상기 하부 회로에 연결되며 상기 하부 칩의 상부에 위치하며 상기 상부 칩내의 상기 복수의 상부 결합 패드에 접촉하는 복수의 하부 결합 패드를 포함하는 것을 특징으로 하는 메모리 장치.
  16. 제15 항에 있어서,
    상기 읽기 공통 소스 라인 트랜지스터의 상기 게이트 층의 두께와 상기 메모리 셀 어레이의 상기 복수의 게이트 층의 최상부 게이트 층의 두께는 실질적으로 동일한 것을 특징으로 하는 메모리 장치.
  17. 제15 항에 있어서,
    상기 읽기 공통 소스 라인 트랜지스터의 상기 게이트 층의 화학적 조성과 상기 메모리 셀 어레이의 상기 복수의 게이트 층 중 최상부 게이트 층의 화학적 조성은 실질적으로 동일한 것을 특징으로 하는 메모리 장치.
  18. 제15 항에 있어서,
    상기 읽기 공통 소스 라인 트랜지스터는 복수의 읽기 공통 소스 라인 트랜지스터를 포함하고, 상기 복수의 읽기 공통 소스 라인 트랜지스터는 상기 공통 소스 라인의 상기 하면 상의 게이트 층 및 상기 게이트 층을 관통하여 상기 공통 소스 라인에 접촉하는 복수의 채널 구조체를 포함하는 것을 특징으로 하는 메모리 장치.
  19. 제18 항에 있어서,
    상기 공통 소스 라인의 상기 하면 상의 게이트 층 및 상기 게이트 층을 관통하여 상기 공통 소스 라인에 접촉하는 복수의 채널 구조체를 포함하는 복수의 프로그램 공통 소스 라인 트랜지스터를 더 포함하고,
    상기 복수의 읽기 공통 소스 라인 트랜지스터의 상기 복수의 채널 구조체의 수는 상기 복수의 프로그램 공통 소스 라인 트랜지스터의 상기 복수의 채널 구조체의 수보다 많은 것을 특징으로 하는 메모리 장치.
  20. 제19 항에 있어서,
    상기 주변 회로는 상기 공통 소스 라인에 연결된 복수의 프로그램 공통 소스 라인 트랜지스터 및 상기 복수의 프로그램 공통 소스 라인 트랜지스터에 연결된 전압 발생기를 포함하는 것을 특징으로 하는 메모리 장치.


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