JP4952372B2 - 複合ｉｃパッケージ及びその製造方法 - Google Patents
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Description
この発明は、パワー素子と、バイポーラトランジスタ、ＣＭＯＳなどの非パワー素子を混載して形成される複合ＩＣパッケージ及びその製造方法に関する。
近年、アナログ信号処理を高集積化するとともに、高速でかつ消費電力が少ないという相反する特性を満足する半導体装置への要求が高まっている。そのような半導体装置として、バイポーラトランジスタや横拡散型トランジスタ（ＬＤＭＯＳ）などのパワー素子と、各種論理素子やメモリー素子などの非パワー素子とを複合形成した複合ＩＣが提案されている。パワー素子は、出力パワーが大きく、出力歪みが小さいという利点を有し、非パワー素子は高速かつ低消費電力という利点を有しており、複合ＩＣではそれぞれの利点を生かしたデバイスを形成することができる。
半導体装置の更なる高集積化の要求に対し、個々の電子部品用パッケージをより小型化する必要があり、この要求を満たすパッケージ技術として、例えば、特許文献１には、パワー素子とそれ以外の電気素子とを一つのチップに形成し、該チップの一面側に所定のピッチにて配列された複数個のバンプを形成してなるチップサイズパッケージ（ＣＳＰ）による複合ＩＣパッケージが開示されている。ＣＳＰとは、半導体チップの電極パッド上に、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）やＣｕ配線を使って再配線層を形成し、半導体チップ上にはんだボールなどの外部接続端子を配置する技術である。
特許３８３２３９４号公報
半導体装置の更なる高集積化の要求に対し、個々の電子部品用パッケージをより小型化する必要があり、この要求を満たすパッケージ技術として、例えば、特許文献１には、パワー素子とそれ以外の電気素子とを一つのチップに形成し、該チップの一面側に所定のピッチにて配列された複数個のバンプを形成してなるチップサイズパッケージ（ＣＳＰ）による複合ＩＣパッケージが開示されている。ＣＳＰとは、半導体チップの電極パッド上に、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）やＣｕ配線を使って再配線層を形成し、半導体チップ上にはんだボールなどの外部接続端子を配置する技術である。
しかし、はんだボールを配列するピッチは０．５ｍｍ程度であり、半導体チップ上に形成可能なはんだボールの個数は限られてくる。例えば、５ｍｍ角の半導体チップに配置可能なはんだボールは約１００個で限界である。パワー素子では、大電流化が要求されているため、回路規模によっては配線の許容電流から一つのパワー素子で複数個のはんだボールが必要となり、はんだボールの数が不足するという問題があった。また、はんだボールの数を増やすと、パッケージサイズが増大するという問題があった。
そこで、本発明は、パッケージサイズを増大させることなく、外部接続端子の不足を改善することができる複合ＩＣパッケージ及びその製造方法を実現することを目的とする。
この発明は、上記目的を達成するため、請求項１に記載の発明では、パワー素子と非パワー素子とが形成された素子形成基板が、埋込酸化膜を介して支持基板上に積層形成されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を備えた複合ＩＣパッケージにおいて、前記素子形成基板及び前記支持基板の一方の表面に、第１の配線層と、当該第１の配線層を介して前記非パワー素子と電気的に接続された第１の外部接続端子とが設けられ、他方の表面に、第２の配線層と、当該第２の配線層を介して前記パワー素子と電気的に接続された第２の外部接続端子とが設けられており、前記第２の外部接続端子は、前記第１の外部接続端子よりも表面積が大きくなるように形成されている、という技術的手段を用いる。
請求項１に記載の発明によれば、パワー素子と非パワー素子とが形成されたＳＯＩ基板を備えた複合ＩＣパッケージにおいて、素子形成基板及び支持基板の一方の表面に、第１の配線層を介して非パワー素子と電気的に接続された第１の外部接続端子が設けられ、他方の表面に第２の配線層を介してパワー素子と電気的に接続された第２の外部接続端子が設けられているため、第１の外部接続端子と第２の外部接続端子がＳＯＩ基板の異なる面に形成されているので、外部接続端子を形成することができる面積が増大し、外部接続端子の不足を解消することができる。これにより、パッケージサイズの小型化と外部接続端子の不足の解消とを両立させることができる。
更に、第２の外部接続端子は、第１の外部接続端子よりも表面積が大きくなるように形成されているため、パワー素子の許容電流を増大させることができるので、大電流化の要請に対応可能である。また、放熱性を高くすることができるので、パワー素子の発熱を効率よく外部に放熱することができる。
更に、第２の外部接続端子は、第１の外部接続端子よりも表面積が大きくなるように形成されているため、パワー素子の許容電流を増大させることができるので、大電流化の要請に対応可能である。また、放熱性を高くすることができるので、パワー素子の発熱を効率よく外部に放熱することができる。
請求項２に記載の発明では、請求項１に記載の複合ＩＣパッケージにおいて、前記第２の外部接続端子は、前記支持基板の表面に形成されている、という技術的手段を用いる。
請求項２に記載の発明によれば、第２の外部接続端子は、支持基板の表面に形成されているため、非パワー素子と電気的に接続されているために信号ラインの配線が多く微細配線とする必要がある第１の配線層を、素子形成基板及び支持基板のうち、非パワー素子から近い方の素子形成基板の表面に形成することができる。これにより、微細な配線を形成する距離を短くすることができるので、第１の配線層を容易に形成することができる。
請求項３に記載の発明では、請求項２に記載の複合ＩＣパッケージにおいて、前記ＳＯＩ基板を貫通して形成され、前記パワー素子と前記第２の配線層とを電気的に接続する貫通電極を備えた、という技術的手段を用いる。
請求項３に記載の発明によれば、ＳＯＩ基板を貫通して形成され、パワー素子と第２の配線層とを電気的に接続する貫通電極が形成されているため、ＳＯＩ基板の外部に配線を形成する必要がないので、複合ＩＣパッケージを小型化することができる。また、貫通電極は幅が広い電極に形成することができるため、パワー素子が発生する熱を効率よく第２の外部接続端子に伝達して、複合ＩＣパッケージの外部に放出させることができる。
請求項４に記載の発明では、パワー素子と非パワー素子とが形成された素子形成基板が、埋込酸化膜を介して支持基板上に積層形成されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を備えた複合ＩＣパッケージの製造方法において、前記素子形成基板の表面に前記非パワー素子と電気的に接続された第１の配線層を形成する工程と、前記第１の配線層と電気的に接続された第１の外部接続端子を前記第１の配線層の表面に形成する工程と、前記支持基板の表面に前記パワー素子と電気的に接続された第２の配線層を形成する工程と、前記第２の配線層と電気的に接続され、前記第１の外部接続端子よりも表面積が大きい第２の外部接続端子を前記第２の配線層の表面に形成する工程と、前記ＳＯＩ基板を貫通し、前記パワー素子と前記第２の配線層とを電気的に接続する貫通電極を形成する工程と、を備えた、という技術的手段を用いる。
請求項４に記載の発明によれば、パワー素子と非パワー素子とが形成されたＳＯＩ基板に、素子形成基板の表面に非パワー素子と電気的に接続された第１の配線層と、第１の配線層と電気的に接続された第１の外部接続端子と、支持基板の表面に前記パワー素子と電気的に接続された第２の配線層と、第２の配線層と電気的に接続され、前記第１の外部接続端子よりも表面積が大きい第２の外部接続端子と、ＳＯＩ基板を貫通し、パワー素子と第２の配線層とを電気的に接続する貫通電極とを形成することができる。
第１の外部接続端子と第２の外部接続端子とをＳＯＩ基板の異なる面に形成するので、外部接続端子を形成することができる面積が増大し、外部接続端子の不足を解消することができる。
これにより、パッケージサイズの小型化と外部接続端子の不足の解消とを両立させることができる複合ＩＣパッケージを形成することができる。
更に、第２の外部接続端子を、第１の外部接続端子よりも表面積が大きくなるように形成するため、パワー素子の許容電流を増大させることができるので、大電流化の要請に対応可能である複合ＩＣパッケージを形成することができる。また、放熱性を高くすることができるので、パワー素子の発熱を効率よく外部に放熱することができる複合ＩＣパッケージを形成することができる。
第１の外部接続端子と第２の外部接続端子とをＳＯＩ基板の異なる面に形成するので、外部接続端子を形成することができる面積が増大し、外部接続端子の不足を解消することができる。
これにより、パッケージサイズの小型化と外部接続端子の不足の解消とを両立させることができる複合ＩＣパッケージを形成することができる。
更に、第２の外部接続端子を、第１の外部接続端子よりも表面積が大きくなるように形成するため、パワー素子の許容電流を増大させることができるので、大電流化の要請に対応可能である複合ＩＣパッケージを形成することができる。また、放熱性を高くすることができるので、パワー素子の発熱を効率よく外部に放熱することができる複合ＩＣパッケージを形成することができる。
この発明に係る複合ＩＣパッケージ及びその製造方法について、図を参照して説明する。ここでは、非パワー素子であるＣＭＯＳ及びバイポーラトランジスタとパワー素子であるＬＤＭＯＳとが混載されたＳＯＩ基板により形成された複合ＩＣチップを備えた複合ＩＣパッケージを例に説明する。
図１は、本実施形態の複合ＩＣパッケージの説明図である。図１（Ａ）は、断面説明図であり、図１（Ｂ）は、素子形成基板側から見た平面説明図であり、図１（Ｃ）は支持基板側から見た平面説明図である。なお、図１（Ｂ）及び図１（Ｃ）は図１（Ａ）を縮小して示している。図２及び図３は、複合ＩＣパッケージの実装例の説明図である。図４ないし図７は、複合ＩＣパッケージの製造工程を示す断面説明図である。
なお、各図では、説明のために一部を拡大して誇張して示している。
図１は、本実施形態の複合ＩＣパッケージの説明図である。図１（Ａ）は、断面説明図であり、図１（Ｂ）は、素子形成基板側から見た平面説明図であり、図１（Ｃ）は支持基板側から見た平面説明図である。なお、図１（Ｂ）及び図１（Ｃ）は図１（Ａ）を縮小して示している。図２及び図３は、複合ＩＣパッケージの実装例の説明図である。図４ないし図７は、複合ＩＣパッケージの製造工程を示す断面説明図である。
なお、各図では、説明のために一部を拡大して誇張して示している。
図１（Ａ）に示すように、複合ＩＣパッケージ１は、論理素子であるＣＭＯＳ１２及びバイポーラトランジスタ１３とパワー素子であるＬＤＭＯＳ１４とが混載されたＳＯＩ基板１１と、ＣＭＯＳ１２及びバイポーラトランジスタ１３を複合ＩＣパッケージ１が搭載される配線基板に電気的に接続するための第１再配線層１５及びバンプ１６と、ＬＤＭＯＳ１４を配線基板に電気的に接続するための第２再配線層１７及び電極プレート１８と、を備えている。
なお、ＣＭＯＳ１２及びバイポーラトランジスタ１３は、公知の構成からなり、内部の構成の図示及び説明を省略する。
なお、ＣＭＯＳ１２及びバイポーラトランジスタ１３は、公知の構成からなり、内部の構成の図示及び説明を省略する。
ＳＯＩ基板１１は、支持基板１１ａ上に埋込酸化膜１１ｂを介して素子形成基板１１ｃを積層して形成されている。
ＣＭＯＳ１２、バイポーラトランジスタ１３及びＬＤＭＯＳ１４は、外周部がそれぞれＳＯＩ基板１１の深さ方向に形成された素子分離領域であるトレンチ１１ｄにより絶縁分離されて、素子形成基板１１ｃに形成されている。
ＣＭＯＳ１２、バイポーラトランジスタ１３及びＬＤＭＯＳ１４は、外周部がそれぞれＳＯＩ基板１１の深さ方向に形成された素子分離領域であるトレンチ１１ｄにより絶縁分離されて、素子形成基板１１ｃに形成されている。
素子形成基板１１ｃの表面１１ｅには、ＵＢＭ（Ｕｎｄｅｒ Ｂａｒｒｉｅｒ Ｍｅｔａｌ）層（図示略）を介して素子形成基板１１ｃ内に形成された各半導体素子と電気的に接続された配線（図示略）を有する第１再配線層１５が形成されている。
第１再配線層１５の表面には、配線基板に電気的に接続するための外部接続端子となるバンプ１６が配置されている。バンプ１６は、例えば、直径約０．５ｍｍの球形のはんだにより形成されており、図１（Ｂ）に示すように、所定のピッチにてアレイ状に配置されている。
バンプ１６は、第１再配線層１５を介してＣＭＯＳ１２、バイポーラトランジスタ１３とそれぞれ電気的に接続されている。
第１再配線層１５の表面には、配線基板に電気的に接続するための外部接続端子となるバンプ１６が配置されている。バンプ１６は、例えば、直径約０．５ｍｍの球形のはんだにより形成されており、図１（Ｂ）に示すように、所定のピッチにてアレイ状に配置されている。
バンプ１６は、第１再配線層１５を介してＣＭＯＳ１２、バイポーラトランジスタ１３とそれぞれ電気的に接続されている。
支持基板１１ａの表面１１ｆには、窒化けい素膜からなる絶縁膜２１と、ＵＢＭ（Ｕｎｄｅｒ Ｂａｒｒｉｅｒ Ｍｅｔａｌ）層（図示略）を介してＬＤＭＯＳ１４と電気的に接続された配線２５を有する第２再配線層１７とが形成されている。
第２再配線層１７の表面には、配線基板に電気的に接続するための電極となる電極プレート１８が配置されている。電極プレート１８はバンプ１６よりも表面積が大きくなるように形成されている。電極プレート１８は、例えば、図１（Ｃ）に示すように、はんだにより１ｍｍ角の平坦なランド状に形成され、アレイ状に配置されている。
第２再配線層１７の表面には、配線基板に電気的に接続するための電極となる電極プレート１８が配置されている。電極プレート１８はバンプ１６よりも表面積が大きくなるように形成されている。電極プレート１８は、例えば、図１（Ｃ）に示すように、はんだにより１ｍｍ角の平坦なランド状に形成され、アレイ状に配置されている。
ＬＤＭＯＳ１４が形成されている素子形成基板１１ｃ内には、素子形成基板１１ｃ、埋込酸化膜１１ｂ及び支持基板１１ａに貫通形成された貫通電極１９が絶縁膜２０を介して設けられている。貫通電極１９の素子形成基板１１ｃ側の端部は、第１再配線層１５を介してＬＤＭＯＳ１４と電気的に接続されている。貫通電極１９の支持基板１１ａ側の端部は、第２再配線層１７を介して電極プレート１８と電気的に接続されている。つまり、ＬＤＭＯＳ１４は、第１再配線層１５、貫通電極１９及び第２再配線層１７を介して電極プレート１８と電気的に接続されている。
複合ＩＣパッケージ１は上述の構成を備えているため、以下の効果を奏することができる。
バンプ１６と電極プレート１８とは、ＳＯＩ基板の異なる面に形成されているので、外部接続端子を形成することができる面積が増大し、外部接続端子の不足を解消することができる。これにより、パッケージサイズの小型化と外部接続端子の不足の解消とを両立させることができる。
更に、電極プレート１８は、バンプ１６よりも表面積が大きくなるように形成されているため、パワー素子であるＬＤＭＯＳ１４の許容電流を増大させることができるので、大電流化の要請に対応可能である。また、放熱性を高くすることができるので、ＬＤＭＯＳ１４の発熱を効率よく外部に放熱することができる。
バンプ１６と電極プレート１８とは、ＳＯＩ基板の異なる面に形成されているので、外部接続端子を形成することができる面積が増大し、外部接続端子の不足を解消することができる。これにより、パッケージサイズの小型化と外部接続端子の不足の解消とを両立させることができる。
更に、電極プレート１８は、バンプ１６よりも表面積が大きくなるように形成されているため、パワー素子であるＬＤＭＯＳ１４の許容電流を増大させることができるので、大電流化の要請に対応可能である。また、放熱性を高くすることができるので、ＬＤＭＯＳ１４の発熱を効率よく外部に放熱することができる。
また、電極プレート１８は、支持基板１１ａの表面１１ｆに形成されているため、非パワー素子であるＣＭＯＳ１２及びバイポーラトランジスタ１３と電気的に接続されているために信号ラインの配線が多く微細配線とする必要がある第１再配線層１５を、ＣＭＯＳ１２及びバイポーラトランジスタ１３から近い方である素子形成基板１１ｃの表面１１ｅに形成することができる。これにより、微細配線を形成する距離を短くすることができるので、第１再配線層１５に微細配線を容易に形成することができる。
ＬＤＭＯＳ１４は、貫通電極１９を介して支持基板１１ａの表面１１ｆに形成されている第２再配線層１７と電気的に接続されているため、ＳＯＩ基板１１の外部に配線を形成する必要がないので、複合ＩＣパッケージ１を小型化することができる。
また、貫通電極１９は幅が広い電極に形成することができるため、ＬＤＭＯＳ１４が発生する熱を効率よく電極プレート１８に伝達して、複合ＩＣパッケージ１の外部に放出させることができる。
また、貫通電極１９は幅が広い電極に形成することができるため、ＬＤＭＯＳ１４が発生する熱を効率よく電極プレート１８に伝達して、複合ＩＣパッケージ１の外部に放出させることができる。
本実施形態の複合ＩＣパッケージ１の実装例を図２に示す。
図２（Ａ）及び（Ｂ）に示すように、配線基板３０は複合ＩＣパッケージ１とほぼ同じ大きさに形成されている。配線基板３０上には信号の入出力を行う配線パターンが形成されている。複合ＩＣパッケージ１は、素子形成基板１１ｃ側を配線基板３０に向けて配置され、ＣＭＯＳ１２及びバイポーラトランジスタ１３はバンプ１６を介して配線パターンに電気的に接続される。
ＬＤＭＯＳ１４は、リードフレーム３１により電極プレート１８と接続され、配線基板３０と電気的に接続される。
また、図３に示すように、配線基板３０にクリップ状のリードフレーム３２を形成し、リードフレーム３２が電極プレート１８と電気的に接続されるように複合ＩＣパッケージ１を挟み込んで実装することもできる。
このように、複合ＩＣパッケージ１は、配線基板３０に容易に実装できるとともに、電極プレート１８が大きく形成されているので、リードフレームとの接続を確実に行うことができる。
図２（Ａ）及び（Ｂ）に示すように、配線基板３０は複合ＩＣパッケージ１とほぼ同じ大きさに形成されている。配線基板３０上には信号の入出力を行う配線パターンが形成されている。複合ＩＣパッケージ１は、素子形成基板１１ｃ側を配線基板３０に向けて配置され、ＣＭＯＳ１２及びバイポーラトランジスタ１３はバンプ１６を介して配線パターンに電気的に接続される。
ＬＤＭＯＳ１４は、リードフレーム３１により電極プレート１８と接続され、配線基板３０と電気的に接続される。
また、図３に示すように、配線基板３０にクリップ状のリードフレーム３２を形成し、リードフレーム３２が電極プレート１８と電気的に接続されるように複合ＩＣパッケージ１を挟み込んで実装することもできる。
このように、複合ＩＣパッケージ１は、配線基板３０に容易に実装できるとともに、電極プレート１８が大きく形成されているので、リードフレームとの接続を確実に行うことができる。
この複合ＩＣパッケージ１の製造方法について、図４ないし図７を参照して説明する。
まず、図４（Ａ）に示すように、論理素子であるＣＭＯＳ１２及びバイポーラトランジスタ１３とパワー素子であるＬＤＭＯＳ１４とが混載されたＳＯＩ基板１１を用意する。
ＬＤＭＯＳ１４が形成された素子領域では、半導体技術により埋込酸化膜１１ｂまで到達する埋込電極１９ａが絶縁膜２０を介して形成されており、第１再配線層１５を介してＬＤＭＯＳ１４と電気的に接続されている。
まず、図４（Ａ）に示すように、論理素子であるＣＭＯＳ１２及びバイポーラトランジスタ１３とパワー素子であるＬＤＭＯＳ１４とが混載されたＳＯＩ基板１１を用意する。
ＬＤＭＯＳ１４が形成された素子領域では、半導体技術により埋込酸化膜１１ｂまで到達する埋込電極１９ａが絶縁膜２０を介して形成されており、第１再配線層１５を介してＬＤＭＯＳ１４と電気的に接続されている。
次に、図４（Ｂ）に示すように、素子形成基板１１ｃの表面１１ｅに、ＣＭＯＳ１２、バイポーラトランジスタ１３、ＬＤＭＯＳ１４と電気的に接続された配線を有する第１再配線層１５を公知の方法により形成する。そして、第１再配線層１５の表面に、ＣＭＯＳ１２、または、バイポーラトランジスタ１３と第１再配線層１５を介して電気的に接続されるバンプ１６を、所定のピッチにてアレイ状に配置して形成する。
これにより、ＣＭＯＳ１２及びバイポーラトランジスタ１３をバンプ１６を介して配線基板に接続することが可能となる。また、埋込電極１９ａは、第１再配線層１５を介してＬＤＭＯＳ１４と電気的に接続される。
これにより、ＣＭＯＳ１２及びバイポーラトランジスタ１３をバンプ１６を介して配線基板に接続することが可能となる。また、埋込電極１９ａは、第１再配線層１５を介してＬＤＭＯＳ１４と電気的に接続される。
次に、図４（Ｃ）に示すように、支持基板１１ａの表面１１ｆに、フォトリソグラフィ法により埋込電極１９ａと対応する位置が開口するようにマスク膜４０をパターニングする。
続いて、図５（Ｄ）に示すように、マスク膜４０をマスクとしてエッチングを行い、支持基板１１ａ及び埋込酸化膜１１ｂを貫通し、埋込電極１９ａの底部に到達するトレンチ１１ｇを形成する。
続いて、図５（Ｅ）に示すように、トレンチ１１ｇの内壁に絶縁膜２０、例えば、ＣＶＤ法により酸化けい素膜を成膜した後に、トレンチ１１ｇの底部に成膜された絶縁膜２０を、例えば逆スパッタなどで除去し、埋込電極１９ａの端部を露出させる。
続いて、図５（Ｆ）に示すように、トレンチ１１ｇ内に金属膜を埋め込み成膜する。ここで、金属膜の埋め込み成膜は、例えば、シード層を成膜して電気めっきで埋め込み、化学的研磨（ＣＭＰ）で余分な金属を研磨除去することにより行う。これにより、一端が第１再配線層１５を介してＬＤＭＯＳ１４と電気的に接続され、他端が支持基板１１ａの表面１１ｆから露出した貫通電極１９が形成される。
続いて、図６（Ｇ）〜図７（Ｊ）に示す工程により、第２再配線層１７を形成する。まず、図６（Ｇ）に示すように、支持基板１１ａの表面１１ｆに絶縁膜２１を形成し、フォトリソグラフィ法により貫通電極１９と接続するホールを形成するためのマスク膜４１をパターニングする。本実施形態では、絶縁膜として窒化けい素膜を用いた。
続いて、図６（Ｈ）に示すように、絶縁膜２１をエッチングしてホール２２を形成し、貫通電極１９の端部を露出させた後に、支持基板１１ａの表面１１ｆに金属膜を成膜する。これにより、ホール２２を金属膜で埋めるとともに、パターニングして配線２３を形成する。
続いて、図６（Ｉ）に示すように、配線２３を覆って、支持基板１１ａの表面１１ｆに樹脂膜２４を成膜する。本実施形態では、樹脂膜２４としてエポキシ系樹脂からなる膜を用いた。
続いて、図７（Ｊ）に示すように、樹脂膜２４にホールを形成し、金属膜を埋め込み成膜することにより、ＬＤＭＯＳ１４と電気的に接続される配線２５を形成する。
これにより、樹脂膜２４及び配線２５からなる第２再配線層１７が形成される。
これにより、樹脂膜２４及び配線２５からなる第２再配線層１７が形成される。
そして、図７（Ｋ）に示すように、第２再配線層１７の表面に、配線２５と電気的に接続される電極プレート１８をバンプ１６よりも表面積が大きくなるように形成する。本実施形態では、電極プレート１８は、印刷法、蒸着法などによりはんだからなる平坦なランド状に形成される。これにより、第１再配線層１５、貫通電極１９及び第２再配線層１７を介して、ＬＤＭＯＳ１４と電気的に接続されている電極プレート１８を形成することができる。
（変更例）
本実施形態では、パワー素子として、ＬＤＭＯＳ１４を用いたが、これに限定されるものではなく、例えば、縦型ＤＭＯＳ（ＶＤＭＯＳ）や絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などを用いることができる。また、非パワー素子として、ＣＭＯＳ１２、バイポーラトランジスタ１３を用いたが、これに限定されるものではなく、例えば、抵抗素子、コンデンサ素子など用いることができる。
本実施形態では、パワー素子として、ＬＤＭＯＳ１４を用いたが、これに限定されるものではなく、例えば、縦型ＤＭＯＳ（ＶＤＭＯＳ）や絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などを用いることができる。また、非パワー素子として、ＣＭＯＳ１２、バイポーラトランジスタ１３を用いたが、これに限定されるものではなく、例えば、抵抗素子、コンデンサ素子など用いることができる。
バンプ１６は球状、電極プレート１８は平坦なランド状に形成したが、これに限定されるものではなく、電極プレート１８をバンプ１６よりも表面積が大きくなるように形成すれば、それぞれの形状は任意である。
また、バンプ１６及び電極プレート１８はともにはんだにより形成したが、これに限定されるものではなく、例えば、金により形成することもできる。
また、バンプ１６及び電極プレート１８はともにはんだにより形成したが、これに限定されるものではなく、例えば、金により形成することもできる。
［最良の形態の効果］
（１）バンプ１６と電極プレート１８とは、ＳＯＩ基板の異なる面に形成されているので、外部接続端子を形成することができる面積が増大し、外部接続端子の不足を解消することができる。これにより、パッケージサイズの小型化と外部接続端子の不足の解消とを両立させることができる。
更に、電極プレート１８は、バンプ１６よりも表面積が大きくなるように形成されているため、パワー素子であるＬＤＭＯＳ１４の許容電流を増大させることができるので、大電流化の要請に対応可能である。また、放熱性を高くすることができるので、ＬＤＭＯＳ１４の発熱を効率よく外部に放熱することができる。
（１）バンプ１６と電極プレート１８とは、ＳＯＩ基板の異なる面に形成されているので、外部接続端子を形成することができる面積が増大し、外部接続端子の不足を解消することができる。これにより、パッケージサイズの小型化と外部接続端子の不足の解消とを両立させることができる。
更に、電極プレート１８は、バンプ１６よりも表面積が大きくなるように形成されているため、パワー素子であるＬＤＭＯＳ１４の許容電流を増大させることができるので、大電流化の要請に対応可能である。また、放熱性を高くすることができるので、ＬＤＭＯＳ１４の発熱を効率よく外部に放熱することができる。
（２）電極プレート１８は、支持基板１１ａの表面１１ｆに形成されているため、非パワー素子であるＣＭＯＳ１２及びバイポーラトランジスタ１３と電気的に接続されているために信号ラインの配線が多く微細配線とする必要がある第１再配線層１５を、ＣＭＯＳ１２及びバイポーラトランジスタ１３から近い方である素子形成基板１１ｃの表面１１ｅに形成することができる。これにより、微細配線を形成する距離を短くすることができるので、第１再配線層１５に微細配線を容易に形成することができる。
（３）ＬＤＭＯＳ１４は、貫通電極１９を介して支持基板１１ａの表面１１ｆに形成されている第２再配線層１７と電気的に接続されているため、ＳＯＩ基板１１の外部に配線を形成する必要がないので、複合ＩＣパッケージ１を小型化することができる。
また、貫通電極１９は幅が広い電極に形成することができるため、ＬＤＭＯＳ１４が発生する熱を効率よく電極プレート１８に伝達して、複合ＩＣパッケージ１の外部に放出させることができる。
また、貫通電極１９は幅が広い電極に形成することができるため、ＬＤＭＯＳ１４が発生する熱を効率よく電極プレート１８に伝達して、複合ＩＣパッケージ１の外部に放出させることができる。
[その他の実施形態]
（１）複合ＩＣパッケージ１では、素子形成基板１１ｃの表面１１ｅに第２再配線層１７及び電極プレート１８を形成し、支持基板１１ａの表面１１ｆに第１再配線層１５及びバンプ１６を形成する構成を採用することもできる。
この構成では、第２再配線層１７は、素子形成基板１１ｃ内に形成された各半導体素子と電気的に接続された配線を有しており、ＬＤＭＯＳ１４は、第２再配線層１７を介して電極プレート１８と電気的に接続される。
貫通電極１９は、ＣＭＯＳ１２及びバイポーラトランジスタ１３が形成されている素子形成基板１１ｃ内に設けられており、ＣＭＯＳ１２及びバイポーラトランジスタ１３は、第２再配線層１７、貫通電極１９及び第１再配線層１５を介してバンプ１６と電気的に接続される。
（１）複合ＩＣパッケージ１では、素子形成基板１１ｃの表面１１ｅに第２再配線層１７及び電極プレート１８を形成し、支持基板１１ａの表面１１ｆに第１再配線層１５及びバンプ１６を形成する構成を採用することもできる。
この構成では、第２再配線層１７は、素子形成基板１１ｃ内に形成された各半導体素子と電気的に接続された配線を有しており、ＬＤＭＯＳ１４は、第２再配線層１７を介して電極プレート１８と電気的に接続される。
貫通電極１９は、ＣＭＯＳ１２及びバイポーラトランジスタ１３が形成されている素子形成基板１１ｃ内に設けられており、ＣＭＯＳ１２及びバイポーラトランジスタ１３は、第２再配線層１７、貫通電極１９及び第１再配線層１５を介してバンプ１６と電気的に接続される。
（２）図７（Ｋ）には、１本の配線２５に対し、電極プレート１８は１枚接続されている実施形態が開示されているが、これに限定されるものではなく、許容電流などを考慮して、１本の配線２５に対し、複数の電極プレート１８を接続してもよいし、複数本の配線２５を１枚の電極プレート１８に接続してもよい。
（３）貫通電極１９に代えて、ＳＯＩ基板１１の側面を経由して形成した側面電極により、第１再配線層１５を介してＬＤＭＯＳ１４と第２再配線層１７とを電気的に接続することもできる。
［各請求項と実施形態との対応関係］
ＣＭＯＳ１２及びバイポーラトランジスタ１３が請求項１に記載の非パワー素子に、ＬＤＭＯＳ１４がパワー素子に、第１再配線層１５が第１の配線層に、バンプ１６が第１の外部接続端子に、第２再配線層１７が第２の配線層に、電極プレート１８が第２の外部接続端子にそれぞれ対応する。
ＣＭＯＳ１２及びバイポーラトランジスタ１３が請求項１に記載の非パワー素子に、ＬＤＭＯＳ１４がパワー素子に、第１再配線層１５が第１の配線層に、バンプ１６が第１の外部接続端子に、第２再配線層１７が第２の配線層に、電極プレート１８が第２の外部接続端子にそれぞれ対応する。
１０ 複合ＩＣパッケージ
１１ ＳＯＩ基板
１１ａ 支持基板
１１ｃ 素子形成基板
１２ ＣＭＯＳ（非パワー素子）
１３ バイポーラトランジスタ（非パワー素子）
１４ ＬＤＭＯＳ（パワー素子）
１５ 第１再配線層（第１の配線層）
１６ バンプ（第１の外部接続端子）
１７ 第２再配線層（第２の配線層）
１８ 電極プレート（第２の外部接続端子）
１９ 貫通電極
１１ ＳＯＩ基板
１１ａ 支持基板
１１ｃ 素子形成基板
１２ ＣＭＯＳ（非パワー素子）
１３ バイポーラトランジスタ（非パワー素子）
１４ ＬＤＭＯＳ（パワー素子）
１５ 第１再配線層（第１の配線層）
１６ バンプ（第１の外部接続端子）
１７ 第２再配線層（第２の配線層）
１８ 電極プレート（第２の外部接続端子）
１９ 貫通電極
Claims (4)
- パワー素子と非パワー素子とが形成された素子形成基板が、埋込酸化膜を介して支持基板上に積層形成されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を備えた複合ＩＣパッケージにおいて、
前記素子形成基板及び前記支持基板の一方の表面に、第１の配線層と、当該第１の配線層を介して前記非パワー素子と電気的に接続された第１の外部接続端子とが設けられ、他方の表面に、第２の配線層と、当該第２の配線層を介して前記パワー素子と電気的に接続された第２の外部接続端子とが設けられており、
前記第２の外部接続端子は、前記第１の外部接続端子よりも表面積が大きくなるように形成されていることを特徴とする複合ＩＣパッケージ。 - 前記第２の外部接続端子は、前記支持基板の表面に形成されていることを特徴とする請求項１に記載の複合ＩＣパッケージ。
- 前記ＳＯＩ基板を貫通して形成され、前記パワー素子と前記第２の配線層とを電気的に接続する貫通電極を備えたことを特徴とする請求項２に記載の複合ＩＣパッケージ。
- パワー素子と非パワー素子とが形成された素子形成基板が、埋込酸化膜を介して支持基板上に積層形成されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を備えた複合ＩＣパッケージの製造方法において、
前記素子形成基板の表面に前記非パワー素子と電気的に接続された第１の配線層を形成する工程と、
前記第１の配線層と電気的に接続された第１の外部接続端子を前記第１の配線層の表面に形成する工程と、
前記支持基板の表面に前記パワー素子と電気的に接続された第２の配線層を形成する工程と、
前記第２の配線層と電気的に接続され、前記第１の外部接続端子よりも表面積が大きい第２の外部接続端子を前記第２の配線層の表面に形成する工程と、
前記ＳＯＩ基板を貫通し、前記パワー素子と前記第２の配線層とを電気的に接続する貫通電極を形成する工程と、
を備えたことを特徴とする複合ＩＣパッケージの製造方法。
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-
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