JP4236152B2 - 固体撮像素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子に関し、特に半導体基板に形成した多数のフォトダイオードに信号電荷を蓄積し、画像信号を出力する固体撮像素子に関する。
【０００２】
【従来の技術】
図９は、公知の３相駆動（Φ１〜Φ３）の電荷結合素子（ＣＣＤ）型固体撮像素子５１の構成を表すブロック図である。
【０００３】
固体撮像素子５１は、受光部（イメージエリア）５２に正方格子状に多数個配置されたフォトダイオード６２と、フォトダイオードの各列ごとに配置されたＣＣＤ型垂直電荷転送路（ＶＣＣＤ）６４を有する。ＶＣＣＤ６４は、３層のポリシリコン層を有し、フォトダイオード１個（１行）に付、３つのポリシリコン電極を配置する。
【０００４】
受光部５２の一端には、複数のＶＣＣＤ６４の各１端に接続されたＣＣＤ型の水平電荷転送路（ＨＣＣＤ）５３が配置されている。ＨＣＣＤ６３の後段には、広帯域のアナログアンプで構成される出力アンプ５５が配置される。
【０００５】
フォトダイオード６２に蓄積された信号電荷は、一斉にＶＣＣＤ６４に読み出され、その後、ＶＣＣＤ６４中を、駆動信号φ１、φ２、φ３により３相駆動で順次垂直方向に転送される。ＶＣＣＤ６４にて転送された信号電荷は、１行（ロー）分ごとにＨＣＣＤ５３転送され、駆動信号Ｈ１，Ｈ２により２相駆動でＨＣＣＤ５３を水平方向に転送され、１電荷ごとに出力アンプ５５に転送される。
【０００６】
出力アンプ５５は、例えば、フローティングディフュージョンアンプ（ＦＤＡ）とソースホロワ回路からなる電荷／電圧（Ｑ／Ｖ）変換部を含んで構成される。出力アンプ５５で増幅された画像信号は、外部のアナログ信号処理回路に出力される。水平の読み出しクロックは一般に１４ＭＨｚ以上である。高画素化によってさらに高速駆動が求められる。
【０００７】
図１０は、公知のＭＯＳ型固体撮像素子７１の構成を表すブロック図である。ＭＯＳ型固体撮像素子７１は、各々フォトダイオードとフォトダイオードの電荷を読み出す電荷読み出し回路とを含む多数個の画素８２が行列状に配置される受光部７２と、該画素８２のコラム（列）ごとに設けられた、ノイズ除去回路（サンプルホールド回路）７３と、Ａ／Ｄ変換回路（比較器、データラッチ）７４と、各列に共通のデータレジスタ、水平走査回路を含む水平読み出し回路７５等を有している。
【０００８】
各画素に蓄積された電荷が、電荷読み出し回路で読み出され、配線を転送されてノイズ除去回路７３、Ａ／Ｄ変換回路７４に供給され、デジタル信号に変換される。デジタル化されたデータが、水平読み出し回路７５によって１行ずつシリアルに外部に読み出される。メカシャッタが無い場合、不要な光信号あるいは暗電流が画像信号に混入しないようにするため、できる限り高速に撮像素子から外部に信号を読み出す必要がある。水平の読み出しクロックは一般に１４ＭＨｚ以上である。高画素化によってさらに高速駆動が求められる。
【０００９】
【発明が解決しようとする課題】
固体撮像素子において１コマ（１画面又は１画面の１部）の撮像を行うには、一定時間内に固体撮像素子から全画素信号を読み出す必要があり、固体撮像素子の高速駆動が避けられず、ノイズや消費電力の増大をもたらしている。
【００１０】
また、ＭＯＳ型固体撮像素子を利用する場合は、電子シャッタ機能の実現が難しい。全画素データを読み出す時間内に被写体が動くと、画像が流れたようになる問題がある。全画素データを高速に読み出すことにより、被写体の動きを小さくすることができるが、露光時間が短くなり、露光量の低下を招く。また、水平読み出し回路の動作速度が高速になり、消費電力が増大してしまう。
【００１１】
本発明の目的は、低消費電力且つローノイズの固体撮像素子を提供することである。
【００１２】
また本発明の他の目的は、ＤＲＡＭや外付けのアナログ／デジタル・コンバータが不要で、且つシステムのコスト削減を実現可能な低消費電力の固体撮像素子を提供することである。
【００１３】
また本発明のさらに他の目的は、高速撮像が可能で、低消費電力のＭＯＳ型固体撮像素子を提供することである。
【００１４】
【課題を解決するための手段】
本発明の一観点によれば、固体撮像素子は、２次元表面を画定する半導体基板と、前記半導体基板の受光領域に、複数行及び複数列に亘り行列状に配置された多数個の光電変換素子と、前記光電変換素子の列ごとに形成され、少なくとも前記光電変換素子からのアナログ画像データをデジタル画像データに変換する信号処理手段と、前記信号処理手段の後段に、前記光電変換素子の各列に対応して形成され、少なくとも１コマ分の前記デジタル画像データを記録する不揮発メモリとを有する。
【００１５】
【発明の実施の形態】
図１は、本発明の実施例による固体撮像素子１の構成を表すブロック図である。
【００１６】
固体撮像素子１は、画像情報を受ける受光部２、アナログ信号をＮビットのデジタル信号に変換するＡ／Ｄ変換回路を含む信号処理回路３、深さＮビットのデータレジスタ４、ｋコマ分の深さＮ−ｂｉｔのデジタル画像信号を記録する不揮発メモリ領域６を含む。なお、本明細書において、「コマ」とは、１画面又は１画面の内の一部の画像信号をさす。
【００１７】
受光部２には、列数（水平画素数ｍ）×行数（行数ｎ）個の行列状に配置された多数個の光電変換素子、各列の光電変換素子から読み出した電荷に対応する信号を列方向に転送する機構が形成されている。受光部２は、ＣＣＤ型又はＭＯＳ型のいずれでもよい。ＣＣＤ型の場合、信号転送機構は、ＶＣＣＤであり、読み出された電荷がそのまま転送される。ＭＯＳ型の場合、各光電変換素子（フォトダイオード）に電荷読み出し用のＭＯＳ回路が接続され、読み出した電荷に対応する電圧信号、又は電流信号が配線によって転送される。電荷読み出し回路と配線が信号転送機構を構成する。
【００１８】
受光部２の周辺には、垂直走査回路７及びタイミング発生回路８が配置され、受光部内の所望の行を選択し、蓄積電荷を読み出し、対応する信号を出力することができる。すなわち、受光部２は、選択した行の各列のアナログ画像信号を並列に出力することができる。
【００１９】
信号処理回路３は、受光部２から受けた各列のアナログ信号をそれぞれＮビットのデジタル信号に変換し、並列に出力して、深さＮビットのデータレジスタ４に一時的に格納する。信号処理回路３は、受光部２の外側に、例えば、ＭＯＳ（Ｍｅｔａｌ Ｏｘｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ回路で構成される。信号処理回路３は、受光部の画素列（コラム）毎に設けられ、少なくともノイズ除去回路、アナログ／デジタル・コンバータ（ＡＤＣ）等を含む。なお、周辺回路３の詳細は、後に図４及び図５を用いて説明する。
【００２０】
各行の画像信号に対応するデジタル信号は、データレジスタ４に格納された後、不揮発メモリ６に記憶される。垂直走査回路７と行選択回路６ｂとを関連させることにより、不揮発メモリ６内に受光部２と行、列を対応させたデジタル画像データが蓄積される。
【００２１】
データレジスタ（バッファメモリ）４は、例えば、ＳＲＡＭ等で構成され、画素単位でＮ−ｂｉｔ（例えば、１０ｂｉｔ）の深さを有し、画素単位のアレー状に配列される。データレジスタ４のアレーの数は、受光部２の水平画素数（ｍ）に対応する。不揮発メモリ領域６は、データレジスタ４に対応して、１画素行当たりＮ×ｍのビット数を有する。即ち、受光部６の一画素行分のアナログ信号が、画素毎に信号処理（Ａ／Ｄ変換）を受け、Ｎ×ｍビットの並列デジタルデータとなって、データレジスタ４を介して不揮発メモリ領域６の１行分のメモリセルに並列に記憶される。
【００２２】
なお、データレジスタ４は、不揮発メモリ領域６の書き込み用、および読み出し用のデータレジスタ（バッファメモリ）として使用され、読み出し時には画像信号の水平転送路として用いることもできる。
【００２３】
不揮発メモリ領域６は、受光部２の水平画素数（ｍ）に対応したｂｉｔ数（幅）を水平方向に有し、１画素当たりのビット数Ｎ−ｂｉｔ（例えば、１０ｂｉｔ）の深さを有し、画素単位にアレー状に配列されている。
【００２４】
不揮発メモリ領域６は、１〜複数のコマ（画面）分の全画素信号を記憶可能な容量を有し、該記憶を保持することができるフラッシュメモリ等の半導体不揮発性メモリで構成される。なお、１コマ分のメモリ空間（メモリ容量）は、１画素当たりのビット数（Ｎ−ｂｉｔ）×水平画素数（ｍ）×受光部２の行数（ｎ）である。よって、不揮発メモリ領域６全体としては、１画素当たりのビット数（Ｎ−ｂｉｔ）×水平画素数（ｍ）×受光部２の行数（ｎ）×コマ数（ｋ−Ｆｒａｍｅ）のメモリ空間を有する。
【００２５】
デジタル出力回路５は、不揮発メモリ６から読み出され、データレジスタ４に収納されたデジタルデータを水平転送等により読み出し、固体撮像素子１の外部に出力する。１画素あたりのＮ−ｂｉｔ（例えば、１０ｂｉｔ）のデジタルデータを並列に出力してもよい。
【００２６】
不揮発メモリ６は、たとえば、ＮＡＮＤ型ＥＥ−ＰＲＯＭ、ＮＯＲ型フラッシュＥＥ−ＰＲＯＭ等を用いて構成することができる。また、各メモリトランジスタＭＴの構造としては、フローティングゲート型不揮発メモリセル、ＭＯＮＯＳ型不揮発メモリセル又は強誘電体メモリ等を用いることが出来る。なお、これらについては、後に詳述する。
【００２７】
ここで、ＮＡＮＤ型ＥＥ−ＰＲＯＭの最小寸法Ｆ（デザインルール）を０．１５ミクロン、フラッシュメモリのセルサイズを４Ｆ2、画素（ピクセル）サイズを３×３ミクロン角とすると、１ピクセルの大きさに１００ビットのフラッシュメモリが入る大きさであることが分かる。１画素に１０ビットを割り当てるとすると、１画素のデータを記録するための単位メモリセルの面積は、１画素の面積の１／１０と見積もられる。従って、１コマ（全画素）のデータ記録に要する不揮発メモリ領域６の面積は受光部２の約１／１０以下でよいことが分かる。
【００２８】
すなわち、受光部２とほぼ同じ面積のフラッシュメモリ（不揮発メモリ領域６）を内蔵すれば、１０コマの画像が記録可能である。画素の微細化は、レンズの解像度や可視光の波長により、デジタルカメラなどでは２×２ミクロン角程度が実用上の下限と考えられる。一方、メモリの微細化はこのような制約はなく、微細化、多値技術の導入などによりさらに高集積化が進み、記録コマ数が増えていくと考えられる。
【００２９】
なお、不揮発メモリ領域６として、強誘電体メモリ（登録商標ＦｅＲＡＭ）を使用することもできる。この場合、メモリヘの記録時間（１００ｎｓｅｃ／ｂｙｔｅ以下）を高速化することができる。また、消去シーケンスを必要としないため（オーバーライト可能であるため）、次の撮影動作に移行するまでの時間を短縮することができる。
【００３０】
受光部２における行の指定は、垂直走査回路７によってアドレス（Ｙ）指定が行える。同時に、対応する不揮発性メモリ領域６のメモリセルのアドレス（Ｙ）指定も行える。対応する不揮発性メモリ領域６のメモリセルは、Ｎビット（例えば、１０ビット）の深さがある。
【００３１】
不揮発性メモリ領域６のメモリセルは、受光部２の水平画素数（ｍ）に対応したｂｉｔ数を水平方向に有しており、水平画素数ＨＰ１〜ＨＰｍと一対一で対応している。よって、水平方向のアドレス（Ｘ）は、指定する必要がない。
【００３２】
各列のデジタル画像信号が、並列に出力され、並列にＡ／Ｄ変換され、並列に不揮発メモリに記憶されるので、回路の動作速度を速くしなくても、高速で画像データを読み出し、記憶することができる。不揮発メモリに記憶された画像データは、電源を切っても消滅せず、いつでも読み出すことができる。一旦書き込まれた画像データの読み出し速度は、書き込み速度に制限されない。
【００３３】
不揮発メモリ領域６の周辺には行選択回路６ｂが設けられている。行選択回路で不揮発メモリの行を指定し、その行のデジタル画像信号を読み出し、データレジスタ４に格納することができる。各画素データは、Ｎビットデータである。１行ずつ選択し、順次各画素のデジタルデータを読み出すことにより、１コマ分のデジタルデータが供給される。
【００３４】
固体撮像素子１を構成する半導体基板上に、これらの回路要素を集積して設けることができる。デジタル画像信号が出力されるので、外部にアナログ／デジタル変換回路を設ける必要はない。
【００３５】
本実施例では、後に詳述するように、デジタル画像信号を外部に読み出す前に、直接、不揮発メモリ領域６に１画面分のデジタル画像信号を記録し、撮像動作完了後に、不揮発メモリ領域６に記録されたデジタル画像信号を読み出せる。記録されたデジタル画像信号の外部への読み出し速度（クロック）は任意（低速）でよい。読み出し速度を低速にすることにより消費電力を低減できる。なお、不揮発メモリ領域６内のデジタル画像信号は、次の撮像の前までに、消去回路ＥＲを用いて消去されることが好ましい。
【００３６】
次に、本実施例における画像信号の流れを図２のフローチャートを参照して説明する。
【００３７】
図２（Ａ）は、本実施例の固体撮像素子１が、１コマ分の不揮発メモリ領域６を有する場合の例である。
【００３８】
ステップＳ１のスタンバイ状態から、ステップＳ２でのシャッタトリガを契機に、撮像が開始される。
【００３９】
ステップＳ３では、それまでに受光部２に蓄積された信号電荷を一旦リセットし、新たな撮像を開始して、受光部２に信号電荷を蓄積する。
【００４０】
ステップＳ４では、受光部２に蓄積されたアナログ信号電荷をＣＣＤ型の場合は垂直転送路を介して、ＭＯＳ型の場合は信号読み出し回路と配線を介して、読み出す。読み出されたアナログ信号電荷は、信号処理回路３によって、画素の列毎にノイズ除去、Ａ／Ｄ変換等の信号処理を施され、デジタル画像信号となる。
【００４１】
ステップＳ５では、信号処理回路３で、画素の列毎に並列処理された１行のデジタル画像信号をデータレジスタ４に格納する。
【００４２】
ステップＳ６では、データレジスタ４に格納されたデジタル画像信号が不揮発メモリ領域６の対応する領域にプログラム（記憶）される。ここで、プログラムされたデジタル画像信号をベリファイするようにしてもよい。
【００４３】
以上のステップＳ４〜Ｓ６の処理を、受光部２の画素行（ロー）Ｌ１〜Ｌｎの各行に対して繰り返すことにより、１コマの全画素分の画像信号が、不揮発メモリ領域６にプログラムされる。
【００４４】
例えば、１／１００秒で全画素を不揮発メモリ領域６に記録させるためには、垂直１０００ライン（ｎ＝１０００）の場合、１ライン当たりの処理時間は１０μｓｅｃと見積もられる。従って、各列に対応した不揮発メモリの記録時間は最大でも１０μｓｅｃ以下が求められる。
【００４５】
なお、本実施例の場合、データをバッファメモリに転送する時間を無視でき、かつ水平画素数に対応した不揮発メモリに、デジタル画素信号を並列に記録するので、一水平画素行のデータ記録（プログラム）時間は、個々の画素に対応するメモリ（本実施例では１０ｂｉｔ）への記録時間内に完了する。
【００４６】
一般的な高速書き込み可能なフラッシュメモリは、約５μｓｅｃ／ｂｙｔｅ以下であるために、画素信号処理、Ａ／Ｄ変換等に要する時間を考慮しても、不揮発メモリに記録する時間を確保することができる。即ち、撮像と記録が上記時間内（リアルタイム）に行えることになる。
【００４７】
ステップＳ７では、不揮発メモリ領域６にプログラムされたデジタル画像信号をデータレジスタ４に読み出し、デジタル出力回路５により固体撮像素子１の外部に出力する。外部への信号出力後、さらなる信号処理、データ圧縮等が行われる。
【００４８】
上述したように、受光部２の全画素分のデータが不揮発メモリ領域６に格納され、データが不揮発状態で保持されるので、このステップＳ７における読み出しはリアルタイムである必要はなく、またデータを電気的に継続して保持する必要がない。すなわち、電源をＯＦＦにした後、再度電源を投入しても該データの読み出しが可能である。
【００４９】
ステップＳ８では、該不揮発メモリ領域６内のデジタル画像信号を、次の撮影に備えて、消去する。通常、管理データ以外の画像データは、一括して消去される。これにより、次の撮像時の記録速度を速めることができる。その後、ステップＳ１のスタンバイ状態に戻る。
【００５０】
図２（Ｂ）は、本実施例の固体撮像素子１が、複数コマ分の不揮発メモリ領域６を有する場合の例である。
【００５１】
ステップＳ１１のスタンバイ状態から、ステップＳ１２でのシャッタトリガを契機に、ｉコマ目の撮像が開始される。
【００５２】
ステップＳ１３では、それまでに受光部２に蓄積された信号電荷を一旦リセットし、新たな撮像を開始して、受光部２に信号電荷を蓄積する。
【００５３】
ステップＳ１４及びＳ１５の処理は、図２（Ａ）とほぼ同一であるので、説明を省略する。
【００５４】
ステップＳ１６では、データレジスタ４に格納されたｉコマのデジタル画像信号がｉ−Ｆｒａｍｅの不揮発メモリ領域６の対応する領域にプログラム（記憶）される。ここで、プログラムされたデジタル画像信号をベリファイするようにしてもよい。
【００５５】
以上のステップＳ１４〜Ｓ１６の処理を、受光部２の画素行（ロー）Ｌ１〜Ｌｎの各行に対して繰り返すことにより、ｉコマの全画素分の画像信号が、ｉ−Ｆｒａｍｅの不揮発メモリ領域６にプログラムされる。
【００５６】
ステップＳ１７では、現在のコマ数（ｉ）を１つインクリメントさせる。なお、上記のステップＳ１１〜Ｓ１６の処理は、現在のコマ数（ｉ）＞不揮発メモリ領域６にプログラム可能なコマ数（ｋ）になるまで繰り返すことができる。
【００５７】
ユーザは、不揮発メモリ領域６にプログラムされた任意のコマの画像信号を、いつでも、データレジスタ４を介して外部に出力させることができる。また、ユーザは、不揮発メモリ領域６にプログラムされた任意のコマの画像信号を、消去することができる。なお、画像信号の消去は、全部のコマについて同時に行うようにしても良い。
【００５８】
次に、図３を参照して、本発明の実施例による固体撮像素子１の受光部２をＣＣＤ型とする場合の構成について説明する。
【００５９】
受光部２は、多数の光電変換素子１２（ｎ型不純物添加領域１２ａ及び埋め込み用ｐ+ 型不純物添加領域１２ｂを含む）をいわゆる画素ずらし配置に配置して構成されている。ここで、本明細書でいう「画素ずらし配置」とは、２次元テトラゴナル行列の第１格子と、その格子間位置に格子点を有する２次元テトラゴナル行列の第２格子とを合わせた配置を指す。例えば、奇数列（行）中の各光電変換素子１２に対し、偶数列（行）中の光電変換素子１２の各々が、光電変換素子１２の列（行）方向ピッチの約１／２、列（行）方向にずれ、光電変換素子列（行）の各々が奇数行（列）または偶数行（列）の光電変換素子２のみを含む。「画素ずらし配置」は、多数個の光電変換素子１２を複数行、複数列に亘って行列状に配置する際の一形態である。
【００６０】
なお、ピッチの「約１／２」とは、１／２を含む他に、製造誤差、設計上もしくはマスク製作上起こる画素位置の丸め誤差等の要因によって１／２から外れてはいるものの、得られる固体撮像素子１２の性能およびその画像の画質からみて実質的に１／２と同等とみなすことができる値をも含むものとする。上記の「光電変換素子行内での光電変換素子１２のピッチの約１／２」についても同様である。
【００６１】
それぞれの光電変換素子１２の列間には、光電変換素子１２で発生した信号電荷を読み出して垂直方向に転送するｎ型の転送チャネル領域（垂直転送チャネル）１４が、光電変換素子１２の間隙を垂直方向に蛇行するように設けられている。画素ずらし配置により形成された空隙部に蛇行する転送チャネルが配置され、隣接する転送チャネルは光電変換素子を介して離れたり、チャネルストップ領域１３を挟んで近接したりする。光電変換素子、転送チャネルによって、受光部の半導体基板のほとんどの面積が有効利用されている。
【００６２】
垂直転送チャネル１４上方には、絶縁膜（図示せず）を挟んで、転送電極１６ａが光電変換素子１２の間隙を蛇行するように水平方向に形成されている。１行当たり２電極が形成されているが、各列において画素は２行に１つ配置されているので、１画素当たり４電極が配置されている。転送電極のほとんど全部の面積が転送チャネル上に配置されている。
【００６３】
転送電極１６ａは、垂直転送チャネル１４とともに垂直電荷転送路（ＶＣＣＤ）を形成し、光電変換素子１２で生じた信号電荷を４相駆動パルス（Φ１〜Φ４）で垂直方向に転送する。異なる位相で駆動する転送電極１６ａの各々は、狭いギャップ（転送電極１６ａの配列方向の間隔）を介して同一平面上に形成した単層電極で構成されている。
【００６４】
ここで、本明細書でいう単層電極（構造）とは、いわゆる従来の多層ポリシリコン電極（構造）に対するものであり、電極端部において、電極同士が重ならずに、複数の電極が同一平面上に狭いギャップを有して配置される構造である。したがって、本明細書では、単一導電材料（例えば、シリコン（Ｓｉ），タングステン（Ｗ）等）のみから形成される場合に限らず、タングステンシリサイド、ポリシリコンとタングステン等の化合物や積層構造なども単層電極構造に含まれる。
【００６５】
なお、単層電極構造を有する固体撮像素子の構成及び製造方法の詳細は、本出願と同一出願人による２０００年１２月１８日出願の特許出願２０００−３８３９２２号の発明の実施の形態の項を参照する。例えば、単層の電極膜を形成し、パターニングして分離した電極を形成した後、さらに薄い導電層を堆積し、異方性エッチングでパターニングした電極の側壁上にのみ残すことにより電極間ギャップを狭くすることができる。電極層は多結晶シリコンでも金属でもよい。後から堆積する導電層も、ＣＶＤ成長できれば、金属でも多結晶シリコンでもよい。
【００６６】
図４は、図３に示すような構成の各ＶＣＣＤの出力端以下の構成を示す。なお、図１及び図３の参照番号と同じ番号のものは実質的に同じ部材を示す。
【００６７】
信号処理回路３は、垂直転送チャネル１４の各々に対応して、受光部２の列ごとに設けられ、各信号処理回路３の幅は、各光電変換素子１２の水平方向の寸法（単位水平画素寸法）以下である。この単位水平画素寸法内に、例えば、増幅回路（ＦＤＡ）３１、ノイズ除去回路３２、比較回路３３ａ及びデータラッチ（データレジスタ）４を含むアナログ／デジタル・コンバータ（ＡＤＣ）３３が、オンチップで形成される。
【００６８】
ＦＤＡ３１は、フローティングディフュージョンアンプ（ＦＤＡ）とソースホロワ回路からなる電荷／電圧（Ｑ／Ｖ）変換回路であり、受光部２の垂直転送チャネル１４から供給される信号電荷をアナログ電圧信号に変換する。
【００６９】
垂直転送チャネル１４の端部の転送電極１６ａに隣接して、出力ゲートＯＧが形成される。さらに、垂直転送チャネル１４の端部に隣接して、ｎ領域である浮遊拡散層（フローティングディフュージョン）ＦＤが形成される。また、浮遊拡散層ＦＤに隣接して、ｎ型領域１４及びその上方にリセットゲートＲＧが形成される。リセットゲートＲＧには、リセット信号が供給される。出力ゲートＯＧ、リセットゲートＲＧに負電圧を印加して、その下のｎ型領域を空乏化させると、フローティングディフュージョンＦＤは電気的に浮遊状態となる。
【００７０】
浮遊拡散層ＦＤは、出力ＭＯＳトランジスタＴＡのゲートに接続される。リセットドレインＲＤは、トランジスタＴＡのドレイン側に接続される。また、トランジスタＴＡのソースは、負荷ＭＯＳトランジスタＴＢのドレイン側に接続されている。
【００７１】
負荷ＭＯＳトランジスタＴＢは、抵抗と同じ役割を果たし、ゲートとソースを接続して接地することにより、トランジスタＴＡによるソースホロワ回路を形成している。
【００７２】
ＦＤＡ３１は、以上のような回路構成により、受光部２の垂直転送チャネル１４から供給される信号電荷を、信号電荷量に比例したアナログ電圧信号に変換して、後段のノイズ除去回路３２に供給する。
【００７３】
ノイズ除去回路３２は、例えば、相関２重サンプリング回路であり、図に示すような構成となっている。ノイズ除去回路３２は、供給されるクランプ信号のタイミングに応じて供給される基準電圧をコンデンサに蓄積し、供給されるアナログ電圧信号のフィードスルーレベルをクランプする。サンプリングしたアナログ電圧信号とクランプされたフィードスルーレベルの差分が比較回路３３ａに供給される。アナログ電圧信号は、このノイズ除去回路３２を通すことにより、１／ｆ雑音やリセット雑音が低減される。
【００７４】
比較回路３３ａは、データラッチ（データレジスタ）４とともに、ＡＤＣ３３を構成し、供給されるアナログ電圧信号をデジタル画像信号に変換する。比較回路３３ａは、ノイズ除去回路３２から供給されるアナログ電圧信号と基準電圧信号を比較して、両者のレベル差がなくなるゼロレベルの検出を行う。比較回路３３ａは、ゼロレベルを検出した時に、データラッチ４にラッチ信号を出力する。データラッチ４には、カウント値が供給される。カウント値は、基準電圧信号の変動開始からカウントが開始され、アナログ信号に比例する。すなわち、ゼロ検出時のカウント値が、供給されるアナログ電圧信号に対応するデジタルデータを表す。
【００７５】
ＡＤＣ３３にて変換されたデジタル画像信号は、読み出し・書き込み回路３４によりデータラッチ４から読み出されて、受光部２の行に対応する不揮発メモリＭＣ１〜ＭＣｎのいずれかに格納される。例えば、受光部２の行Ｌ１からの信号は、不揮発メモリＭＣ１に格納される。これを受光部２の全行（Ｌ１〜Ｌｎ）について行い、全画素分の信号を不揮発メモリＭＣ１〜ＭＣｎに格納する。なお、不揮発メモリＭＣ１〜ＭＣｎは、１コマ分のデジタル画像信号を格納することができる。また、複数コマのデジタル画像信号を格納する場合は、不揮発メモリＭＣ１〜ＭＣｎを複数組（不揮発メモリＭＣ１〜ＭＣｎ×コマ数ｋ−Ｆｒａｍｅ）用意する。
【００７６】
格納されたデジタル画像信号は、読み出し・書き込み回路３４により行ごとに読み出されて、データレジスタ（水平走査回路）４により出力される。
【００７７】
なお、本実施例では、水平方向の全画素を同時に並列処理し、並列書き込みを行う。不揮発メモリ領域６内のデータの読み出し（データの消失やノイズの影響を受けにくいので）は、低い読み出し周波数であっても問題ない。このように、従来実現できなかった非圧縮画素信号データのリアルタイム記録が可能になり、併せて低消費電力駆動が可能になる。
【００７８】
図５は、本発明の実施例による信号処理回路３及び不揮発メモリ領域６を含む周辺回路の構成の他の例を表すブロック図である。なお、図１、図３及び図４の参照番号と同じ番号のものは実質的に同じ部材を示す。なお、図５は、受光部２をＭＯＳ型とした場合の例である。
【００７９】
受光部２がＭＯＳ型である場合は、ＣＣＤ型と異なり、単位画素毎にフォトダイオードＰＤの電圧信号が読み出し回路によって増幅されるので、ＦＤＡ３１（図４）は、不要である。その他の構成は、図４に示すＣＣＤ型の例と同一なので、説明を省略する。
【００８０】
次に、図６及び図７を参照して、不揮発メモリ領域６を構成する不揮発メモリの構成を説明する。信号処理回路３（図１）におけるＡ／Ｄ変換後のデジタル画像信号のデータ長がＮビットである場合、対応する不揮発メモリ構成もＮビットの幅を有するメモリアレーとして構成される。
【００８１】
図６（Ａ）は、１６個のメモリセル（１ｂｉｔのメモリトランジスタＭＴ１〜ＭＴ１６）で構成されるＮＡＮＤ型メモリ構造を表すブロック図である。図６（Ｂ）は、図６（Ａ）に示すＮＡＮＤ型メモリ構造の平面図である。
【００８２】
ＮＡＮＤ型メモリ構造では、１つのビット線コンタクトＢ１と接地との間に、水平読み出し制御線Ｓｌ１がゲートに接続されるセレクトトランジスタＳＴ１及び垂直読み出し制御線Ｓｌ２がゲートに接続されるセレクトトランジスタＳＴ２に挟まれた、それぞれ１ｂｉｔの情報を格納する１６個のメモリトランジスタＭＴ１〜ＭＴ１６が直列に接続されている。
【００８３】
なお、不揮発性メモリは、ＮＡＮＤ型メモリ構造に限らず、図６（Ｃ）に示すように、１つのビット線コンタクトＢｌに１つのトランジスタが接続されるＮＯＲ型メモリ構造を用いてもよい。
【００８４】
メモリトランジスタＭＴ１〜ＭＴ１６は、フローティングゲート型メモリトランジスタ、ＭＯＮＯＳ型メモリトランジスタ及び強誘電体メモリトランジスタの内、いずれの構造で形成されてもよい。
【００８５】
図７は、不揮発メモリ領域６を構成する不揮発メモリのメモリトランジスタの構造の例を表す断面図及び回路図である。
【００８６】
図７（Ａ）は、フローティングゲート型メモリトランジスタＭＴａの構造を表す断面図であり、図７（Ｂ）は、フローティングゲート型メモリトランジスタＭＴａの回路図である。
【００８７】
ｎ型シリコン等の半導体基板４０の表面にｐ型ウェル４１が形成される。ｐ型ウェル４１の表面領域には、ｎ型不純物添加領域４２ｓ及び４２ｄが形成される。それぞれのｎ型不純物添加領域４２ｓ及び４２ｄ上には、ポリシリコン等の電極４３ｓ及び４３ｄが形成される。ｎ型不純物添加領域４２ｓ及び４２ｄの中間部上方には、ＳｉＯ2などの絶縁膜４４ａを挟んでポリシリコン等のフローティングゲート４５ａが形成される。フローティングゲート４５ａの上方には、ＳｉＯ2などの絶縁膜４４ｂを挟んでポリシリコン等のワード線電極４６が形成される。
【００８８】
図７（Ｃ）は、ＭＯＮＯＳ型メモリトランジスタＭＴｂの構造を表す断面図であり、図７（Ｄ）は、ＭＯＮＯＳ型メモリトランジスタＭＴｂの回路図である。
【００８９】
ｎ型シリコン等の半導体基板４０の表面にｐ型ウェル４１が形成される。ｐ型ウェル４１の表面領域には、ｎ型不純物添加領域４２ｓ及び４２ｄが形成される。それぞれのｎ型不純物添加領域４２ｓ及び４２ｄ上には、ポリシリコン等の電極４３ｓ及び４３ｄが形成される。ｎ型不純物添加領域４２ｓ及び４２ｄの中間部上方には、酸化シリコン層４４ａ、窒化シリコン層４５ｂ、酸化シリコン層４４ｂが積層される。酸化シリコン層４４ｂの上には、ポリシリコン等のワード線電極４６が形成される。酸化シリコン層と窒化シリコン層との界面が電荷蓄積機能を有する。
【００９０】
図７（Ｅ）は、強誘電体メモリトランジスタＭＴｃの構造を表す断面図であり、図７（Ｄ）は、強誘電体メモリトランジスタＭＴｃの回路図である。
【００９１】
ｎ型シリコン等の半導体基板４０の表面にｐ型ウェル４１が形成される。ｐ型ウェル４１の表面領域には、ｎ型不純物添加領域４２ｓ及び４２ｄが形成される。ｎ型不純物添加領域４２ｓ及び４２ｄの中間領域上にゲート電極４５ｃが形成され、絶縁層４４ｃで覆われる。不純物添加領域４２ｓ、４２ｄに達する開口が形成され、タングステン等のプラグ４３ｓ及び４３ｄが形成される。絶縁膜４４ｃ上には、酸素の拡散防止の機能を有する窒化シリコン膜４４ｄが形成され、窒化シリコン膜４４ｄ上には、プラチナ等の酸化に強い下部電極４８ａ、強誘電体４８ｂ、上部電極４８ｃの積層による強誘電体キャパシタ４８が形成される。強誘電体キャパシタ４８を覆って、絶縁膜４４ｅが形成される。導電性プラグ４３ｓ及び４３ｄ、およびキャパシタの上部電極４８ｃの上面を露出する開口が、窒化シリコン膜４４ｄ、絶縁膜４４ｅを貫通して形成され、タングステン等の電極４７ｓ、４７ｄ及び４７ｃが形成される。絶縁膜４４ｅ上に、プラグ４７ｄと４７ｃを接続するように、アルミニウム等の電極４９が形成される。
【００９２】
図８は、本実施例による固体撮像素子を用いたデジタルカメラのシステム構成例を表す概略的ブロック図である。
【００９３】
デジタルカメラ１００は、例えば、受光部２及び不揮発メモリ領域６等を含む固体撮像素子１、レンズ等を含む光学系１０１、シャッタ制御部１０２、水晶発信器１０３、Ｎ−ｂｉｔのデジタル信号入出力端子１０４、電源１０５等を含んで構成される。
【００９４】
本実施例による固体撮像素子１を用いることにより、ＨＣＣＤと高速アナログアンプ、外付け高速Ａ／Ｄコンバータ等が不要となる。また、固体撮像素子１にオンチップで不揮発メモリ領域６を有しているので、外付けの記憶媒体を設けなくてもよい。さらに、撮像した生（ｒａｗ）データを直接外部に読み出すことにより、信号圧縮等を行うデジタル信号処理回路を省略して、ワンチップデジタルカメラを実現している。本実施例では、これにより、超低消費電力、ローコストカメラを実現することができる。
【００９５】
以上、本発明の実施例によれば、固体撮像素子を構成する半導体基板上に、少なくとも一画面分の画像データを記録可能な不揮発メモリ領域が、設けられる。よって、全画素のデータが不揮発メモリに格納され、データが不揮発状態で保持されるので、読み出しはリアルタイムである必要はなく、またデータを電気的に継続して保持する必要がない。
【００９６】
また、全画素のデータを一旦不揮発メモリに高速に格納するので、暗電流等の影響を受けずに、その後の読み出しクロックを高速に行う必要がなく、低コスト、低消費電力のＣＣＤ型固体撮像素子を実現することができる。
【００９７】
また、全画素のデータを一旦不揮発メモリに高速に格納するので、ＭＯＳ型固体撮像素子においても電子シャッタ機能が実現可能が実現可能である。
【００９８】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組合せ等が可能なことは当業者に自明であろう。
【００９９】
【発明の効果】
本発明によれば、低消費電力且つローノイズの固体撮像素子を提供することができる。
【０１００】
また本発明によれば、ＤＲＡＭや外付けのアナログ／デジタル・コンバータを設けなくてもよく、且つシステムのコスト削減を実現可能な低消費電力のＣＣＤ型固体撮像素子を提供することができる。
【０１０１】
また本発明によれば、高速記録が可能で、電子シャッタ機能が実現可能なＭＯＳ型固体撮像素子を提供することができる。
【図面の簡単な説明】
【図１】 本発明の実施例による固体撮像素子１の構成を表すブロック図である。
【図２】 本実施例における画像信号の流れを表すのフローチャートである。
【図３】 本発明の実施例による固体撮像素子１の受光部２の一例を表す平面図である。
【図４】 本発明の実施例による信号処理回路３及び不揮発メモリ領域６を含む周辺回路の構成の一例を表すブロック図である。
【図５】 本発明の実施例による信号処理回路３及び不揮発メモリ領域６を含む周辺回路の構成の他の例を表すブロック図である。
【図６】 不揮発メモリ領域６のメモリ構造を表す回路図及び平面図である。
【図７】 不揮発メモリ領域６を構成する不揮発メモリのメモリトランジスタの構造の例を表す断面図及び回路図である。
【図８】 本実施例による固体撮像素子を用いたデジタルカメラのシステム構成例を表す概略的ブロック図である。
【図９】 従来の一般的な３相駆動（Φ１〜Φ３）の電荷結合素子（ＣＣＤ）型固体撮像素子５１の構成を表すブロック図である。
【図１０】 従来の一般的なＭＯＳ型固体撮像素子７１の構成を表すブロック図である。
【符号の説明】
１…固体撮像素子、２…受光部、３…信号処理回路、４…データレジスタ、５…出力アンプ、６…不揮発メモリ領域、７…垂直走査回路、８…タイミング発生回路、１２…光電変換素子、１３…チャネルストップ、１４…垂直転送チャネル、１６…転送電極、３１…ＦＤＡ、３２…ノイズ除去回路、３３…比較回路、３４…読み出し・書き込み回路、４０…半導体基板、４１…ｐ型ウェル、４２…ｎ型不純物添加領域、４３、４７、４９…プラグ／電極、４４…絶縁膜、４５…ゲート、４６…ワード線電極、４８…強誘電体キャパシタ、１００…デジタルカメラ、１０１…光学系、１０２…シャッタ制御、１０３…水晶発振器、１０４…入出力回路、１０５…電源
【発明の属する技術分野】
本発明は、固体撮像素子に関し、特に半導体基板に形成した多数のフォトダイオードに信号電荷を蓄積し、画像信号を出力する固体撮像素子に関する。
【０００２】
【従来の技術】
図９は、公知の３相駆動（Φ１〜Φ３）の電荷結合素子（ＣＣＤ）型固体撮像素子５１の構成を表すブロック図である。
【０００３】
固体撮像素子５１は、受光部（イメージエリア）５２に正方格子状に多数個配置されたフォトダイオード６２と、フォトダイオードの各列ごとに配置されたＣＣＤ型垂直電荷転送路（ＶＣＣＤ）６４を有する。ＶＣＣＤ６４は、３層のポリシリコン層を有し、フォトダイオード１個（１行）に付、３つのポリシリコン電極を配置する。
【０００４】
受光部５２の一端には、複数のＶＣＣＤ６４の各１端に接続されたＣＣＤ型の水平電荷転送路（ＨＣＣＤ）５３が配置されている。ＨＣＣＤ６３の後段には、広帯域のアナログアンプで構成される出力アンプ５５が配置される。
【０００５】
フォトダイオード６２に蓄積された信号電荷は、一斉にＶＣＣＤ６４に読み出され、その後、ＶＣＣＤ６４中を、駆動信号φ１、φ２、φ３により３相駆動で順次垂直方向に転送される。ＶＣＣＤ６４にて転送された信号電荷は、１行（ロー）分ごとにＨＣＣＤ５３転送され、駆動信号Ｈ１，Ｈ２により２相駆動でＨＣＣＤ５３を水平方向に転送され、１電荷ごとに出力アンプ５５に転送される。
【０００６】
出力アンプ５５は、例えば、フローティングディフュージョンアンプ（ＦＤＡ）とソースホロワ回路からなる電荷／電圧（Ｑ／Ｖ）変換部を含んで構成される。出力アンプ５５で増幅された画像信号は、外部のアナログ信号処理回路に出力される。水平の読み出しクロックは一般に１４ＭＨｚ以上である。高画素化によってさらに高速駆動が求められる。
【０００７】
図１０は、公知のＭＯＳ型固体撮像素子７１の構成を表すブロック図である。ＭＯＳ型固体撮像素子７１は、各々フォトダイオードとフォトダイオードの電荷を読み出す電荷読み出し回路とを含む多数個の画素８２が行列状に配置される受光部７２と、該画素８２のコラム（列）ごとに設けられた、ノイズ除去回路（サンプルホールド回路）７３と、Ａ／Ｄ変換回路（比較器、データラッチ）７４と、各列に共通のデータレジスタ、水平走査回路を含む水平読み出し回路７５等を有している。
【０００８】
各画素に蓄積された電荷が、電荷読み出し回路で読み出され、配線を転送されてノイズ除去回路７３、Ａ／Ｄ変換回路７４に供給され、デジタル信号に変換される。デジタル化されたデータが、水平読み出し回路７５によって１行ずつシリアルに外部に読み出される。メカシャッタが無い場合、不要な光信号あるいは暗電流が画像信号に混入しないようにするため、できる限り高速に撮像素子から外部に信号を読み出す必要がある。水平の読み出しクロックは一般に１４ＭＨｚ以上である。高画素化によってさらに高速駆動が求められる。
【０００９】
【発明が解決しようとする課題】
固体撮像素子において１コマ（１画面又は１画面の１部）の撮像を行うには、一定時間内に固体撮像素子から全画素信号を読み出す必要があり、固体撮像素子の高速駆動が避けられず、ノイズや消費電力の増大をもたらしている。
【００１０】
また、ＭＯＳ型固体撮像素子を利用する場合は、電子シャッタ機能の実現が難しい。全画素データを読み出す時間内に被写体が動くと、画像が流れたようになる問題がある。全画素データを高速に読み出すことにより、被写体の動きを小さくすることができるが、露光時間が短くなり、露光量の低下を招く。また、水平読み出し回路の動作速度が高速になり、消費電力が増大してしまう。
【００１１】
本発明の目的は、低消費電力且つローノイズの固体撮像素子を提供することである。
【００１２】
また本発明の他の目的は、ＤＲＡＭや外付けのアナログ／デジタル・コンバータが不要で、且つシステムのコスト削減を実現可能な低消費電力の固体撮像素子を提供することである。
【００１３】
また本発明のさらに他の目的は、高速撮像が可能で、低消費電力のＭＯＳ型固体撮像素子を提供することである。
【００１４】
【課題を解決するための手段】
本発明の一観点によれば、固体撮像素子は、２次元表面を画定する半導体基板と、前記半導体基板の受光領域に、複数行及び複数列に亘り行列状に配置された多数個の光電変換素子と、前記光電変換素子の列ごとに形成され、少なくとも前記光電変換素子からのアナログ画像データをデジタル画像データに変換する信号処理手段と、前記信号処理手段の後段に、前記光電変換素子の各列に対応して形成され、少なくとも１コマ分の前記デジタル画像データを記録する不揮発メモリとを有する。
【００１５】
【発明の実施の形態】
図１は、本発明の実施例による固体撮像素子１の構成を表すブロック図である。
【００１６】
固体撮像素子１は、画像情報を受ける受光部２、アナログ信号をＮビットのデジタル信号に変換するＡ／Ｄ変換回路を含む信号処理回路３、深さＮビットのデータレジスタ４、ｋコマ分の深さＮ−ｂｉｔのデジタル画像信号を記録する不揮発メモリ領域６を含む。なお、本明細書において、「コマ」とは、１画面又は１画面の内の一部の画像信号をさす。
【００１７】
受光部２には、列数（水平画素数ｍ）×行数（行数ｎ）個の行列状に配置された多数個の光電変換素子、各列の光電変換素子から読み出した電荷に対応する信号を列方向に転送する機構が形成されている。受光部２は、ＣＣＤ型又はＭＯＳ型のいずれでもよい。ＣＣＤ型の場合、信号転送機構は、ＶＣＣＤであり、読み出された電荷がそのまま転送される。ＭＯＳ型の場合、各光電変換素子（フォトダイオード）に電荷読み出し用のＭＯＳ回路が接続され、読み出した電荷に対応する電圧信号、又は電流信号が配線によって転送される。電荷読み出し回路と配線が信号転送機構を構成する。
【００１８】
受光部２の周辺には、垂直走査回路７及びタイミング発生回路８が配置され、受光部内の所望の行を選択し、蓄積電荷を読み出し、対応する信号を出力することができる。すなわち、受光部２は、選択した行の各列のアナログ画像信号を並列に出力することができる。
【００１９】
信号処理回路３は、受光部２から受けた各列のアナログ信号をそれぞれＮビットのデジタル信号に変換し、並列に出力して、深さＮビットのデータレジスタ４に一時的に格納する。信号処理回路３は、受光部２の外側に、例えば、ＭＯＳ（Ｍｅｔａｌ Ｏｘｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ回路で構成される。信号処理回路３は、受光部の画素列（コラム）毎に設けられ、少なくともノイズ除去回路、アナログ／デジタル・コンバータ（ＡＤＣ）等を含む。なお、周辺回路３の詳細は、後に図４及び図５を用いて説明する。
【００２０】
各行の画像信号に対応するデジタル信号は、データレジスタ４に格納された後、不揮発メモリ６に記憶される。垂直走査回路７と行選択回路６ｂとを関連させることにより、不揮発メモリ６内に受光部２と行、列を対応させたデジタル画像データが蓄積される。
【００２１】
データレジスタ（バッファメモリ）４は、例えば、ＳＲＡＭ等で構成され、画素単位でＮ−ｂｉｔ（例えば、１０ｂｉｔ）の深さを有し、画素単位のアレー状に配列される。データレジスタ４のアレーの数は、受光部２の水平画素数（ｍ）に対応する。不揮発メモリ領域６は、データレジスタ４に対応して、１画素行当たりＮ×ｍのビット数を有する。即ち、受光部６の一画素行分のアナログ信号が、画素毎に信号処理（Ａ／Ｄ変換）を受け、Ｎ×ｍビットの並列デジタルデータとなって、データレジスタ４を介して不揮発メモリ領域６の１行分のメモリセルに並列に記憶される。
【００２２】
なお、データレジスタ４は、不揮発メモリ領域６の書き込み用、および読み出し用のデータレジスタ（バッファメモリ）として使用され、読み出し時には画像信号の水平転送路として用いることもできる。
【００２３】
不揮発メモリ領域６は、受光部２の水平画素数（ｍ）に対応したｂｉｔ数（幅）を水平方向に有し、１画素当たりのビット数Ｎ−ｂｉｔ（例えば、１０ｂｉｔ）の深さを有し、画素単位にアレー状に配列されている。
【００２４】
不揮発メモリ領域６は、１〜複数のコマ（画面）分の全画素信号を記憶可能な容量を有し、該記憶を保持することができるフラッシュメモリ等の半導体不揮発性メモリで構成される。なお、１コマ分のメモリ空間（メモリ容量）は、１画素当たりのビット数（Ｎ−ｂｉｔ）×水平画素数（ｍ）×受光部２の行数（ｎ）である。よって、不揮発メモリ領域６全体としては、１画素当たりのビット数（Ｎ−ｂｉｔ）×水平画素数（ｍ）×受光部２の行数（ｎ）×コマ数（ｋ−Ｆｒａｍｅ）のメモリ空間を有する。
【００２５】
デジタル出力回路５は、不揮発メモリ６から読み出され、データレジスタ４に収納されたデジタルデータを水平転送等により読み出し、固体撮像素子１の外部に出力する。１画素あたりのＮ−ｂｉｔ（例えば、１０ｂｉｔ）のデジタルデータを並列に出力してもよい。
【００２６】
不揮発メモリ６は、たとえば、ＮＡＮＤ型ＥＥ−ＰＲＯＭ、ＮＯＲ型フラッシュＥＥ−ＰＲＯＭ等を用いて構成することができる。また、各メモリトランジスタＭＴの構造としては、フローティングゲート型不揮発メモリセル、ＭＯＮＯＳ型不揮発メモリセル又は強誘電体メモリ等を用いることが出来る。なお、これらについては、後に詳述する。
【００２７】
ここで、ＮＡＮＤ型ＥＥ−ＰＲＯＭの最小寸法Ｆ（デザインルール）を０．１５ミクロン、フラッシュメモリのセルサイズを４Ｆ2、画素（ピクセル）サイズを３×３ミクロン角とすると、１ピクセルの大きさに１００ビットのフラッシュメモリが入る大きさであることが分かる。１画素に１０ビットを割り当てるとすると、１画素のデータを記録するための単位メモリセルの面積は、１画素の面積の１／１０と見積もられる。従って、１コマ（全画素）のデータ記録に要する不揮発メモリ領域６の面積は受光部２の約１／１０以下でよいことが分かる。
【００２８】
すなわち、受光部２とほぼ同じ面積のフラッシュメモリ（不揮発メモリ領域６）を内蔵すれば、１０コマの画像が記録可能である。画素の微細化は、レンズの解像度や可視光の波長により、デジタルカメラなどでは２×２ミクロン角程度が実用上の下限と考えられる。一方、メモリの微細化はこのような制約はなく、微細化、多値技術の導入などによりさらに高集積化が進み、記録コマ数が増えていくと考えられる。
【００２９】
なお、不揮発メモリ領域６として、強誘電体メモリ（登録商標ＦｅＲＡＭ）を使用することもできる。この場合、メモリヘの記録時間（１００ｎｓｅｃ／ｂｙｔｅ以下）を高速化することができる。また、消去シーケンスを必要としないため（オーバーライト可能であるため）、次の撮影動作に移行するまでの時間を短縮することができる。
【００３０】
受光部２における行の指定は、垂直走査回路７によってアドレス（Ｙ）指定が行える。同時に、対応する不揮発性メモリ領域６のメモリセルのアドレス（Ｙ）指定も行える。対応する不揮発性メモリ領域６のメモリセルは、Ｎビット（例えば、１０ビット）の深さがある。
【００３１】
不揮発性メモリ領域６のメモリセルは、受光部２の水平画素数（ｍ）に対応したｂｉｔ数を水平方向に有しており、水平画素数ＨＰ１〜ＨＰｍと一対一で対応している。よって、水平方向のアドレス（Ｘ）は、指定する必要がない。
【００３２】
各列のデジタル画像信号が、並列に出力され、並列にＡ／Ｄ変換され、並列に不揮発メモリに記憶されるので、回路の動作速度を速くしなくても、高速で画像データを読み出し、記憶することができる。不揮発メモリに記憶された画像データは、電源を切っても消滅せず、いつでも読み出すことができる。一旦書き込まれた画像データの読み出し速度は、書き込み速度に制限されない。
【００３３】
不揮発メモリ領域６の周辺には行選択回路６ｂが設けられている。行選択回路で不揮発メモリの行を指定し、その行のデジタル画像信号を読み出し、データレジスタ４に格納することができる。各画素データは、Ｎビットデータである。１行ずつ選択し、順次各画素のデジタルデータを読み出すことにより、１コマ分のデジタルデータが供給される。
【００３４】
固体撮像素子１を構成する半導体基板上に、これらの回路要素を集積して設けることができる。デジタル画像信号が出力されるので、外部にアナログ／デジタル変換回路を設ける必要はない。
【００３５】
本実施例では、後に詳述するように、デジタル画像信号を外部に読み出す前に、直接、不揮発メモリ領域６に１画面分のデジタル画像信号を記録し、撮像動作完了後に、不揮発メモリ領域６に記録されたデジタル画像信号を読み出せる。記録されたデジタル画像信号の外部への読み出し速度（クロック）は任意（低速）でよい。読み出し速度を低速にすることにより消費電力を低減できる。なお、不揮発メモリ領域６内のデジタル画像信号は、次の撮像の前までに、消去回路ＥＲを用いて消去されることが好ましい。
【００３６】
次に、本実施例における画像信号の流れを図２のフローチャートを参照して説明する。
【００３７】
図２（Ａ）は、本実施例の固体撮像素子１が、１コマ分の不揮発メモリ領域６を有する場合の例である。
【００３８】
ステップＳ１のスタンバイ状態から、ステップＳ２でのシャッタトリガを契機に、撮像が開始される。
【００３９】
ステップＳ３では、それまでに受光部２に蓄積された信号電荷を一旦リセットし、新たな撮像を開始して、受光部２に信号電荷を蓄積する。
【００４０】
ステップＳ４では、受光部２に蓄積されたアナログ信号電荷をＣＣＤ型の場合は垂直転送路を介して、ＭＯＳ型の場合は信号読み出し回路と配線を介して、読み出す。読み出されたアナログ信号電荷は、信号処理回路３によって、画素の列毎にノイズ除去、Ａ／Ｄ変換等の信号処理を施され、デジタル画像信号となる。
【００４１】
ステップＳ５では、信号処理回路３で、画素の列毎に並列処理された１行のデジタル画像信号をデータレジスタ４に格納する。
【００４２】
ステップＳ６では、データレジスタ４に格納されたデジタル画像信号が不揮発メモリ領域６の対応する領域にプログラム（記憶）される。ここで、プログラムされたデジタル画像信号をベリファイするようにしてもよい。
【００４３】
以上のステップＳ４〜Ｓ６の処理を、受光部２の画素行（ロー）Ｌ１〜Ｌｎの各行に対して繰り返すことにより、１コマの全画素分の画像信号が、不揮発メモリ領域６にプログラムされる。
【００４４】
例えば、１／１００秒で全画素を不揮発メモリ領域６に記録させるためには、垂直１０００ライン（ｎ＝１０００）の場合、１ライン当たりの処理時間は１０μｓｅｃと見積もられる。従って、各列に対応した不揮発メモリの記録時間は最大でも１０μｓｅｃ以下が求められる。
【００４５】
なお、本実施例の場合、データをバッファメモリに転送する時間を無視でき、かつ水平画素数に対応した不揮発メモリに、デジタル画素信号を並列に記録するので、一水平画素行のデータ記録（プログラム）時間は、個々の画素に対応するメモリ（本実施例では１０ｂｉｔ）への記録時間内に完了する。
【００４６】
一般的な高速書き込み可能なフラッシュメモリは、約５μｓｅｃ／ｂｙｔｅ以下であるために、画素信号処理、Ａ／Ｄ変換等に要する時間を考慮しても、不揮発メモリに記録する時間を確保することができる。即ち、撮像と記録が上記時間内（リアルタイム）に行えることになる。
【００４７】
ステップＳ７では、不揮発メモリ領域６にプログラムされたデジタル画像信号をデータレジスタ４に読み出し、デジタル出力回路５により固体撮像素子１の外部に出力する。外部への信号出力後、さらなる信号処理、データ圧縮等が行われる。
【００４８】
上述したように、受光部２の全画素分のデータが不揮発メモリ領域６に格納され、データが不揮発状態で保持されるので、このステップＳ７における読み出しはリアルタイムである必要はなく、またデータを電気的に継続して保持する必要がない。すなわち、電源をＯＦＦにした後、再度電源を投入しても該データの読み出しが可能である。
【００４９】
ステップＳ８では、該不揮発メモリ領域６内のデジタル画像信号を、次の撮影に備えて、消去する。通常、管理データ以外の画像データは、一括して消去される。これにより、次の撮像時の記録速度を速めることができる。その後、ステップＳ１のスタンバイ状態に戻る。
【００５０】
図２（Ｂ）は、本実施例の固体撮像素子１が、複数コマ分の不揮発メモリ領域６を有する場合の例である。
【００５１】
ステップＳ１１のスタンバイ状態から、ステップＳ１２でのシャッタトリガを契機に、ｉコマ目の撮像が開始される。
【００５２】
ステップＳ１３では、それまでに受光部２に蓄積された信号電荷を一旦リセットし、新たな撮像を開始して、受光部２に信号電荷を蓄積する。
【００５３】
ステップＳ１４及びＳ１５の処理は、図２（Ａ）とほぼ同一であるので、説明を省略する。
【００５４】
ステップＳ１６では、データレジスタ４に格納されたｉコマのデジタル画像信号がｉ−Ｆｒａｍｅの不揮発メモリ領域６の対応する領域にプログラム（記憶）される。ここで、プログラムされたデジタル画像信号をベリファイするようにしてもよい。
【００５５】
以上のステップＳ１４〜Ｓ１６の処理を、受光部２の画素行（ロー）Ｌ１〜Ｌｎの各行に対して繰り返すことにより、ｉコマの全画素分の画像信号が、ｉ−Ｆｒａｍｅの不揮発メモリ領域６にプログラムされる。
【００５６】
ステップＳ１７では、現在のコマ数（ｉ）を１つインクリメントさせる。なお、上記のステップＳ１１〜Ｓ１６の処理は、現在のコマ数（ｉ）＞不揮発メモリ領域６にプログラム可能なコマ数（ｋ）になるまで繰り返すことができる。
【００５７】
ユーザは、不揮発メモリ領域６にプログラムされた任意のコマの画像信号を、いつでも、データレジスタ４を介して外部に出力させることができる。また、ユーザは、不揮発メモリ領域６にプログラムされた任意のコマの画像信号を、消去することができる。なお、画像信号の消去は、全部のコマについて同時に行うようにしても良い。
【００５８】
次に、図３を参照して、本発明の実施例による固体撮像素子１の受光部２をＣＣＤ型とする場合の構成について説明する。
【００５９】
受光部２は、多数の光電変換素子１２（ｎ型不純物添加領域１２ａ及び埋め込み用ｐ+ 型不純物添加領域１２ｂを含む）をいわゆる画素ずらし配置に配置して構成されている。ここで、本明細書でいう「画素ずらし配置」とは、２次元テトラゴナル行列の第１格子と、その格子間位置に格子点を有する２次元テトラゴナル行列の第２格子とを合わせた配置を指す。例えば、奇数列（行）中の各光電変換素子１２に対し、偶数列（行）中の光電変換素子１２の各々が、光電変換素子１２の列（行）方向ピッチの約１／２、列（行）方向にずれ、光電変換素子列（行）の各々が奇数行（列）または偶数行（列）の光電変換素子２のみを含む。「画素ずらし配置」は、多数個の光電変換素子１２を複数行、複数列に亘って行列状に配置する際の一形態である。
【００６０】
なお、ピッチの「約１／２」とは、１／２を含む他に、製造誤差、設計上もしくはマスク製作上起こる画素位置の丸め誤差等の要因によって１／２から外れてはいるものの、得られる固体撮像素子１２の性能およびその画像の画質からみて実質的に１／２と同等とみなすことができる値をも含むものとする。上記の「光電変換素子行内での光電変換素子１２のピッチの約１／２」についても同様である。
【００６１】
それぞれの光電変換素子１２の列間には、光電変換素子１２で発生した信号電荷を読み出して垂直方向に転送するｎ型の転送チャネル領域（垂直転送チャネル）１４が、光電変換素子１２の間隙を垂直方向に蛇行するように設けられている。画素ずらし配置により形成された空隙部に蛇行する転送チャネルが配置され、隣接する転送チャネルは光電変換素子を介して離れたり、チャネルストップ領域１３を挟んで近接したりする。光電変換素子、転送チャネルによって、受光部の半導体基板のほとんどの面積が有効利用されている。
【００６２】
垂直転送チャネル１４上方には、絶縁膜（図示せず）を挟んで、転送電極１６ａが光電変換素子１２の間隙を蛇行するように水平方向に形成されている。１行当たり２電極が形成されているが、各列において画素は２行に１つ配置されているので、１画素当たり４電極が配置されている。転送電極のほとんど全部の面積が転送チャネル上に配置されている。
【００６３】
転送電極１６ａは、垂直転送チャネル１４とともに垂直電荷転送路（ＶＣＣＤ）を形成し、光電変換素子１２で生じた信号電荷を４相駆動パルス（Φ１〜Φ４）で垂直方向に転送する。異なる位相で駆動する転送電極１６ａの各々は、狭いギャップ（転送電極１６ａの配列方向の間隔）を介して同一平面上に形成した単層電極で構成されている。
【００６４】
ここで、本明細書でいう単層電極（構造）とは、いわゆる従来の多層ポリシリコン電極（構造）に対するものであり、電極端部において、電極同士が重ならずに、複数の電極が同一平面上に狭いギャップを有して配置される構造である。したがって、本明細書では、単一導電材料（例えば、シリコン（Ｓｉ），タングステン（Ｗ）等）のみから形成される場合に限らず、タングステンシリサイド、ポリシリコンとタングステン等の化合物や積層構造なども単層電極構造に含まれる。
【００６５】
なお、単層電極構造を有する固体撮像素子の構成及び製造方法の詳細は、本出願と同一出願人による２０００年１２月１８日出願の特許出願２０００−３８３９２２号の発明の実施の形態の項を参照する。例えば、単層の電極膜を形成し、パターニングして分離した電極を形成した後、さらに薄い導電層を堆積し、異方性エッチングでパターニングした電極の側壁上にのみ残すことにより電極間ギャップを狭くすることができる。電極層は多結晶シリコンでも金属でもよい。後から堆積する導電層も、ＣＶＤ成長できれば、金属でも多結晶シリコンでもよい。
【００６６】
図４は、図３に示すような構成の各ＶＣＣＤの出力端以下の構成を示す。なお、図１及び図３の参照番号と同じ番号のものは実質的に同じ部材を示す。
【００６７】
信号処理回路３は、垂直転送チャネル１４の各々に対応して、受光部２の列ごとに設けられ、各信号処理回路３の幅は、各光電変換素子１２の水平方向の寸法（単位水平画素寸法）以下である。この単位水平画素寸法内に、例えば、増幅回路（ＦＤＡ）３１、ノイズ除去回路３２、比較回路３３ａ及びデータラッチ（データレジスタ）４を含むアナログ／デジタル・コンバータ（ＡＤＣ）３３が、オンチップで形成される。
【００６８】
ＦＤＡ３１は、フローティングディフュージョンアンプ（ＦＤＡ）とソースホロワ回路からなる電荷／電圧（Ｑ／Ｖ）変換回路であり、受光部２の垂直転送チャネル１４から供給される信号電荷をアナログ電圧信号に変換する。
【００６９】
垂直転送チャネル１４の端部の転送電極１６ａに隣接して、出力ゲートＯＧが形成される。さらに、垂直転送チャネル１４の端部に隣接して、ｎ領域である浮遊拡散層（フローティングディフュージョン）ＦＤが形成される。また、浮遊拡散層ＦＤに隣接して、ｎ型領域１４及びその上方にリセットゲートＲＧが形成される。リセットゲートＲＧには、リセット信号が供給される。出力ゲートＯＧ、リセットゲートＲＧに負電圧を印加して、その下のｎ型領域を空乏化させると、フローティングディフュージョンＦＤは電気的に浮遊状態となる。
【００７０】
浮遊拡散層ＦＤは、出力ＭＯＳトランジスタＴＡのゲートに接続される。リセットドレインＲＤは、トランジスタＴＡのドレイン側に接続される。また、トランジスタＴＡのソースは、負荷ＭＯＳトランジスタＴＢのドレイン側に接続されている。
【００７１】
負荷ＭＯＳトランジスタＴＢは、抵抗と同じ役割を果たし、ゲートとソースを接続して接地することにより、トランジスタＴＡによるソースホロワ回路を形成している。
【００７２】
ＦＤＡ３１は、以上のような回路構成により、受光部２の垂直転送チャネル１４から供給される信号電荷を、信号電荷量に比例したアナログ電圧信号に変換して、後段のノイズ除去回路３２に供給する。
【００７３】
ノイズ除去回路３２は、例えば、相関２重サンプリング回路であり、図に示すような構成となっている。ノイズ除去回路３２は、供給されるクランプ信号のタイミングに応じて供給される基準電圧をコンデンサに蓄積し、供給されるアナログ電圧信号のフィードスルーレベルをクランプする。サンプリングしたアナログ電圧信号とクランプされたフィードスルーレベルの差分が比較回路３３ａに供給される。アナログ電圧信号は、このノイズ除去回路３２を通すことにより、１／ｆ雑音やリセット雑音が低減される。
【００７４】
比較回路３３ａは、データラッチ（データレジスタ）４とともに、ＡＤＣ３３を構成し、供給されるアナログ電圧信号をデジタル画像信号に変換する。比較回路３３ａは、ノイズ除去回路３２から供給されるアナログ電圧信号と基準電圧信号を比較して、両者のレベル差がなくなるゼロレベルの検出を行う。比較回路３３ａは、ゼロレベルを検出した時に、データラッチ４にラッチ信号を出力する。データラッチ４には、カウント値が供給される。カウント値は、基準電圧信号の変動開始からカウントが開始され、アナログ信号に比例する。すなわち、ゼロ検出時のカウント値が、供給されるアナログ電圧信号に対応するデジタルデータを表す。
【００７５】
ＡＤＣ３３にて変換されたデジタル画像信号は、読み出し・書き込み回路３４によりデータラッチ４から読み出されて、受光部２の行に対応する不揮発メモリＭＣ１〜ＭＣｎのいずれかに格納される。例えば、受光部２の行Ｌ１からの信号は、不揮発メモリＭＣ１に格納される。これを受光部２の全行（Ｌ１〜Ｌｎ）について行い、全画素分の信号を不揮発メモリＭＣ１〜ＭＣｎに格納する。なお、不揮発メモリＭＣ１〜ＭＣｎは、１コマ分のデジタル画像信号を格納することができる。また、複数コマのデジタル画像信号を格納する場合は、不揮発メモリＭＣ１〜ＭＣｎを複数組（不揮発メモリＭＣ１〜ＭＣｎ×コマ数ｋ−Ｆｒａｍｅ）用意する。
【００７６】
格納されたデジタル画像信号は、読み出し・書き込み回路３４により行ごとに読み出されて、データレジスタ（水平走査回路）４により出力される。
【００７７】
なお、本実施例では、水平方向の全画素を同時に並列処理し、並列書き込みを行う。不揮発メモリ領域６内のデータの読み出し（データの消失やノイズの影響を受けにくいので）は、低い読み出し周波数であっても問題ない。このように、従来実現できなかった非圧縮画素信号データのリアルタイム記録が可能になり、併せて低消費電力駆動が可能になる。
【００７８】
図５は、本発明の実施例による信号処理回路３及び不揮発メモリ領域６を含む周辺回路の構成の他の例を表すブロック図である。なお、図１、図３及び図４の参照番号と同じ番号のものは実質的に同じ部材を示す。なお、図５は、受光部２をＭＯＳ型とした場合の例である。
【００７９】
受光部２がＭＯＳ型である場合は、ＣＣＤ型と異なり、単位画素毎にフォトダイオードＰＤの電圧信号が読み出し回路によって増幅されるので、ＦＤＡ３１（図４）は、不要である。その他の構成は、図４に示すＣＣＤ型の例と同一なので、説明を省略する。
【００８０】
次に、図６及び図７を参照して、不揮発メモリ領域６を構成する不揮発メモリの構成を説明する。信号処理回路３（図１）におけるＡ／Ｄ変換後のデジタル画像信号のデータ長がＮビットである場合、対応する不揮発メモリ構成もＮビットの幅を有するメモリアレーとして構成される。
【００８１】
図６（Ａ）は、１６個のメモリセル（１ｂｉｔのメモリトランジスタＭＴ１〜ＭＴ１６）で構成されるＮＡＮＤ型メモリ構造を表すブロック図である。図６（Ｂ）は、図６（Ａ）に示すＮＡＮＤ型メモリ構造の平面図である。
【００８２】
ＮＡＮＤ型メモリ構造では、１つのビット線コンタクトＢ１と接地との間に、水平読み出し制御線Ｓｌ１がゲートに接続されるセレクトトランジスタＳＴ１及び垂直読み出し制御線Ｓｌ２がゲートに接続されるセレクトトランジスタＳＴ２に挟まれた、それぞれ１ｂｉｔの情報を格納する１６個のメモリトランジスタＭＴ１〜ＭＴ１６が直列に接続されている。
【００８３】
なお、不揮発性メモリは、ＮＡＮＤ型メモリ構造に限らず、図６（Ｃ）に示すように、１つのビット線コンタクトＢｌに１つのトランジスタが接続されるＮＯＲ型メモリ構造を用いてもよい。
【００８４】
メモリトランジスタＭＴ１〜ＭＴ１６は、フローティングゲート型メモリトランジスタ、ＭＯＮＯＳ型メモリトランジスタ及び強誘電体メモリトランジスタの内、いずれの構造で形成されてもよい。
【００８５】
図７は、不揮発メモリ領域６を構成する不揮発メモリのメモリトランジスタの構造の例を表す断面図及び回路図である。
【００８６】
図７（Ａ）は、フローティングゲート型メモリトランジスタＭＴａの構造を表す断面図であり、図７（Ｂ）は、フローティングゲート型メモリトランジスタＭＴａの回路図である。
【００８７】
ｎ型シリコン等の半導体基板４０の表面にｐ型ウェル４１が形成される。ｐ型ウェル４１の表面領域には、ｎ型不純物添加領域４２ｓ及び４２ｄが形成される。それぞれのｎ型不純物添加領域４２ｓ及び４２ｄ上には、ポリシリコン等の電極４３ｓ及び４３ｄが形成される。ｎ型不純物添加領域４２ｓ及び４２ｄの中間部上方には、ＳｉＯ2などの絶縁膜４４ａを挟んでポリシリコン等のフローティングゲート４５ａが形成される。フローティングゲート４５ａの上方には、ＳｉＯ2などの絶縁膜４４ｂを挟んでポリシリコン等のワード線電極４６が形成される。
【００８８】
図７（Ｃ）は、ＭＯＮＯＳ型メモリトランジスタＭＴｂの構造を表す断面図であり、図７（Ｄ）は、ＭＯＮＯＳ型メモリトランジスタＭＴｂの回路図である。
【００８９】
ｎ型シリコン等の半導体基板４０の表面にｐ型ウェル４１が形成される。ｐ型ウェル４１の表面領域には、ｎ型不純物添加領域４２ｓ及び４２ｄが形成される。それぞれのｎ型不純物添加領域４２ｓ及び４２ｄ上には、ポリシリコン等の電極４３ｓ及び４３ｄが形成される。ｎ型不純物添加領域４２ｓ及び４２ｄの中間部上方には、酸化シリコン層４４ａ、窒化シリコン層４５ｂ、酸化シリコン層４４ｂが積層される。酸化シリコン層４４ｂの上には、ポリシリコン等のワード線電極４６が形成される。酸化シリコン層と窒化シリコン層との界面が電荷蓄積機能を有する。
【００９０】
図７（Ｅ）は、強誘電体メモリトランジスタＭＴｃの構造を表す断面図であり、図７（Ｄ）は、強誘電体メモリトランジスタＭＴｃの回路図である。
【００９１】
ｎ型シリコン等の半導体基板４０の表面にｐ型ウェル４１が形成される。ｐ型ウェル４１の表面領域には、ｎ型不純物添加領域４２ｓ及び４２ｄが形成される。ｎ型不純物添加領域４２ｓ及び４２ｄの中間領域上にゲート電極４５ｃが形成され、絶縁層４４ｃで覆われる。不純物添加領域４２ｓ、４２ｄに達する開口が形成され、タングステン等のプラグ４３ｓ及び４３ｄが形成される。絶縁膜４４ｃ上には、酸素の拡散防止の機能を有する窒化シリコン膜４４ｄが形成され、窒化シリコン膜４４ｄ上には、プラチナ等の酸化に強い下部電極４８ａ、強誘電体４８ｂ、上部電極４８ｃの積層による強誘電体キャパシタ４８が形成される。強誘電体キャパシタ４８を覆って、絶縁膜４４ｅが形成される。導電性プラグ４３ｓ及び４３ｄ、およびキャパシタの上部電極４８ｃの上面を露出する開口が、窒化シリコン膜４４ｄ、絶縁膜４４ｅを貫通して形成され、タングステン等の電極４７ｓ、４７ｄ及び４７ｃが形成される。絶縁膜４４ｅ上に、プラグ４７ｄと４７ｃを接続するように、アルミニウム等の電極４９が形成される。
【００９２】
図８は、本実施例による固体撮像素子を用いたデジタルカメラのシステム構成例を表す概略的ブロック図である。
【００９３】
デジタルカメラ１００は、例えば、受光部２及び不揮発メモリ領域６等を含む固体撮像素子１、レンズ等を含む光学系１０１、シャッタ制御部１０２、水晶発信器１０３、Ｎ−ｂｉｔのデジタル信号入出力端子１０４、電源１０５等を含んで構成される。
【００９４】
本実施例による固体撮像素子１を用いることにより、ＨＣＣＤと高速アナログアンプ、外付け高速Ａ／Ｄコンバータ等が不要となる。また、固体撮像素子１にオンチップで不揮発メモリ領域６を有しているので、外付けの記憶媒体を設けなくてもよい。さらに、撮像した生（ｒａｗ）データを直接外部に読み出すことにより、信号圧縮等を行うデジタル信号処理回路を省略して、ワンチップデジタルカメラを実現している。本実施例では、これにより、超低消費電力、ローコストカメラを実現することができる。
【００９５】
以上、本発明の実施例によれば、固体撮像素子を構成する半導体基板上に、少なくとも一画面分の画像データを記録可能な不揮発メモリ領域が、設けられる。よって、全画素のデータが不揮発メモリに格納され、データが不揮発状態で保持されるので、読み出しはリアルタイムである必要はなく、またデータを電気的に継続して保持する必要がない。
【００９６】
また、全画素のデータを一旦不揮発メモリに高速に格納するので、暗電流等の影響を受けずに、その後の読み出しクロックを高速に行う必要がなく、低コスト、低消費電力のＣＣＤ型固体撮像素子を実現することができる。
【００９７】
また、全画素のデータを一旦不揮発メモリに高速に格納するので、ＭＯＳ型固体撮像素子においても電子シャッタ機能が実現可能が実現可能である。
【００９８】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組合せ等が可能なことは当業者に自明であろう。
【００９９】
【発明の効果】
本発明によれば、低消費電力且つローノイズの固体撮像素子を提供することができる。
【０１００】
また本発明によれば、ＤＲＡＭや外付けのアナログ／デジタル・コンバータを設けなくてもよく、且つシステムのコスト削減を実現可能な低消費電力のＣＣＤ型固体撮像素子を提供することができる。
【０１０１】
また本発明によれば、高速記録が可能で、電子シャッタ機能が実現可能なＭＯＳ型固体撮像素子を提供することができる。
【図面の簡単な説明】
【図１】 本発明の実施例による固体撮像素子１の構成を表すブロック図である。
【図２】 本実施例における画像信号の流れを表すのフローチャートである。
【図３】 本発明の実施例による固体撮像素子１の受光部２の一例を表す平面図である。
【図４】 本発明の実施例による信号処理回路３及び不揮発メモリ領域６を含む周辺回路の構成の一例を表すブロック図である。
【図５】 本発明の実施例による信号処理回路３及び不揮発メモリ領域６を含む周辺回路の構成の他の例を表すブロック図である。
【図６】 不揮発メモリ領域６のメモリ構造を表す回路図及び平面図である。
【図７】 不揮発メモリ領域６を構成する不揮発メモリのメモリトランジスタの構造の例を表す断面図及び回路図である。
【図８】 本実施例による固体撮像素子を用いたデジタルカメラのシステム構成例を表す概略的ブロック図である。
【図９】 従来の一般的な３相駆動（Φ１〜Φ３）の電荷結合素子（ＣＣＤ）型固体撮像素子５１の構成を表すブロック図である。
【図１０】 従来の一般的なＭＯＳ型固体撮像素子７１の構成を表すブロック図である。
【符号の説明】
１…固体撮像素子、２…受光部、３…信号処理回路、４…データレジスタ、５…出力アンプ、６…不揮発メモリ領域、７…垂直走査回路、８…タイミング発生回路、１２…光電変換素子、１３…チャネルストップ、１４…垂直転送チャネル、１６…転送電極、３１…ＦＤＡ、３２…ノイズ除去回路、３３…比較回路、３４…読み出し・書き込み回路、４０…半導体基板、４１…ｐ型ウェル、４２…ｎ型不純物添加領域、４３、４７、４９…プラグ／電極、４４…絶縁膜、４５…ゲート、４６…ワード線電極、４８…強誘電体キャパシタ、１００…デジタルカメラ、１０１…光学系、１０２…シャッタ制御、１０３…水晶発振器、１０４…入出力回路、１０５…電源
Claims (14)
- ２次元表面を画定する半導体基板と、
前記半導体基板の受光領域に、複数行及び複数列に亘り行列状に配置された多数個の光電変換素子と、
前記半導体基板の受光領域外に、前記光電変換素子の列ごとに形成され、少なくとも前記光電変換素子からのアナログ画像データをデジタル画像データに変換する信号処理手段と、
前記半導体基板の受光領域外、前記信号処理手段の後段に形成され、水平方向に前記光電変換素子の列数と少なくとも同数で、垂直方向に前記光電変換素子の行数と少なくとも同数のメモリセルを有し、少なくとも１コマ分の前記デジタル画像データを記録する不揮発メモリと
を有する固体撮像素子。 - 前記不揮発メモリは、複数コマ分の前記デジタル画像データを記録する請求項１記載の固体撮像素子。
- さらに、前記不揮発メモリに記録された前記画像データが外部に読み出された後に、該画像データを消去する消去手段を有する請求項１又は２記載の固体撮像素子。
- 前記不揮発メモリの垂直方向のアドレスは、前記受光領域の垂直方向のアドレスに対応付けられている請求項１〜３のいずれか１項に記載の固体撮像素子。
- さらに、前記不揮発メモリの入力、出力に共通のデータレジスタを有する請求項１〜４のいずれか１項に記載の固体撮像素子。
- 前記不揮発メモリは、前記列毎の信号処理手段の出力ビット数と同じビット深さを有する請求項１〜５のいずれか１項に記載の固体撮像素子。
- 前記信号処理手段は、前記光電変換素子の１行分のデジタル画像データを並列に出力し、前記不揮発メモリは、列方向の対応するメモリ位置に前記並列に出力された１行分のデジタル画像データを記録する請求項１〜６のいずれか１項に記載の固体撮像素子。
- 前記不揮発メモリは、ＮＡＮＤ型のトランジスタメモリである請求項１〜７のいずれか１項に記載の固体撮像素子。
- 前記不揮発メモリは、ＮＯＲ型のトランジスタメモリである請求項１〜７のいずれか１項に記載の固体撮像素子。
- 前記トランジスタメモリは、フローティングゲート型トランジスタ構造を有する請求項８又は９記載の固体撮像素子。
- 前記トランジスタメモリは、ＭＯＮＯＳ型トランジスタ構造を有する請求項８又は９記載の固体撮像素子。
- 前記トランジスタメモリは、強誘電体メモリを有する請求項８又は９記載の固体撮像素子。
- さらに、前記受光領域の光電変換素子から電荷を読み出し、前記各列毎の信号処理手段にアナログ画像データを転送するＣＣＤを有する請求項１〜１２のいずれか１項に記載の固体撮像素子。
- さらに、前記受光領域の各光電変換素子から電荷を読み出し、前記各列毎の信号処理手段にアナログ画像データを転送するＭＯＳ回路と配線とを有する請求項１〜１２のいずれか１項に記載の固体撮像素子。
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