JP6004664B2 - 光電変換装置、光電変換装置の駆動方法 - Google Patents

Description

本発明は、アナログ信号をデジタル信号に変換するアナログデジタル変換部を画素が有している光電変換装置に関する。

従来、特許文献１のように複数の画素から出力される画素信号を画素ごとにアナログデジタル変換する光電変換装置が知られている。各々の画素から出力される信号はデジタル信号であり、非破壊で繰り返し出力することができる。
また、特許文献２には、画素が行列状に配され、各列の画素が出力する信号線の各々について、少なくとも隣り合う列で異なるバイアス電圧を供給する光電変換装置が記載されている。

特開２００６−２０３７３６号公報 特開２００９−２９６３６４号公報

特許文献１に記載の発明では、各々の画素のアナログデジタル変換部に電気信号を供給する１つの電気信号供給部に各アナログデジタル変換部が動作する際の負荷が集中するため、電気信号の信号値が安定するのに時間が掛かるという課題があった。
また、特許文献２に記載の発明では、各々の画素がアナログデジタル変換部を有する構成に関しては記載されていない。

本発明は上記の課題を鑑みて為されたものであり、一の態様は、複数の画素と、複数の電気信号供給部とを有する光電変換装置であって、前記複数の画素の各々は、信号電荷を生成する光電変換部と、前記信号電荷に基づく信号をデジタル信号に変換するアナログデジタル変換部と、を有し、前記複数の電気信号供給部の一つの電気信号供給部と、一の画素の前記アナログデジタル変換部とが電気的に接続され、
前記複数の電気信号供給部の別の電気信号供給部と、別の画素の前記アナログデジタル変換部とが電気的に接続されることを特徴とする光電変換装置である。
また、一の態様は、複数の画素と、電気信号を供給する複数の電気信号供給部とを有する光電変換装置の駆動方法であって、前記複数の画素の各々は、信号電荷を生成する光電変換部と、前記信号電荷に基づく信号をデジタル信号に変換するアナログデジタル変換部と、を有し、前記複数の電気信号供給部の一の電気信号供給部から、一の画素の前記アナログデジタル変換部に前記電気信号が供給され、前記複数の電気信号供給部の別の前記電気信号供給部から、別の画素の前記アナログデジタル変換部に前記電気信号が供給されることを特徴とする光電変換装置の駆動方法である。

本発明によれば、電気信号供給部の１つあたりに掛かる負荷を低減することができ、電気信号の信号値の安定に要する時間を短縮することができる。

本発明の光電変換装置の一例を示した構成図 本発明の画素、ランプ信号部、基準信号部の一例を示した構成図 本発明の光電変換装置の動作の一例を示したタイミング図 本発明の光電変換装置の他の一例を示した構成図 本発明の光電変換装置の他の一例を示した構成図 本発明のランプ信号部の他の一例を示した構成図 本発明の光電変換装置の他の一例を示した構成図 本発明のランプ信号部、基準信号部の他の一例を示した構成図 本発明のアナログデジタル変換部の他の一例を示した構成図 本発明の光電変換装置の他の一例を示した構成図 本発明の電気信号供給部の他の一例を示した構成図 本発明の画素、ランプ信号部の他の一例を示した構成図 本発明の光電変換装置の動作の他の一例を示したタイミング図

以下、図面を参照しながら本発明の実施形態について説明する。

図１は、本実施例に係る光電変換装置の構成を示すブロック図である。光電変換装置は、複数の画素１０１が行列状に配された画素アレイ１００を有する。光電変換装置はさらに、タイミング生成部２００、ラインメモリ３００、出力部４００、ランプ信号部５００、基準信号部６００、およびカウンタ７００を含む。

画素１０１は、光電変換部と信号出力部とアナログデジタル変換部とを含んで成り、デジタル信号を出力する。

ランプ信号部５００は第１のランプ信号生成部５０１、第２のランプ信号生成部５０２を有している。ランプ信号生成部は本実施例の電気信号供給部である。また、ランプ信号はランプ信号生成部から各画素のアナログデジタル変換部に供給される電気信号である。各々のランプ信号生成部５０１、５０２は互いに異なる画素列の画素１０１に接続されている。すなわち、第１のランプ信号生成部５０１は第１のランプ信号配線５０３を介して、タイミング生成部２００側から数えて偶数列の画素１０１に接続されている。一方、第２のランプ信号生成部５０２は第２のランプ信号配線５０４を介して、タイミング生成部２００側から数えて奇数列の画素１０１に接続されている。以下、本明細書にて単にＡ列目と記載する場合には特に断りのない限り、タイミング生成部２００側から数えたものとして表記する。

基準信号部６００は、基準信号供給配線６０１を介して各画素１０１に接続されている。

タイミング生成部２００は、光電変換装置の動作を制御するための信号を生成するものであり、制御信号供給線８００を介して、制御信号を供給する。制御信号供給線８００は、図を簡単にするために１本の線で示しているが、複数の信号線を含んでよい。

ラインメモリ３００は、画素アレイ１００の列に対応して設けられ、垂直転送バス９００を介して伝達されたデジタル信号を保持する。そして、不図示の列選択回路によって選択されると、保持したデジタル信号を出力する。ラインメモリ３００から出力されたデジタル信号は、水平転送バス９０１を介して出力部４００に伝達される。

垂直転送バス９００ならびに水平転送バス９０１は、それぞれ１本の信号線で構成されていてもよい。この場合には、画素１０１およびラインメモリ３００は、デジタル信号をシリアル化して出力する。また、垂直転送バス９００ならびに水平転送バス９０１は複数の信号線で構成されてもよい。この場合には、画素１０１およびラインメモリ３００は、デジタル信号の少なくとも一部のビットをパラレルに出力する。画素アレイ１００内に配される垂直転送バス９００を構成する信号線は、少ない本数であることが好ましい。つまり、垂直転送バス９００を構成する信号線の数を、水平転送バス９０１を構成する信号線の数よりも少なくすることで、水平転送バス９０１と同等とする場合に比べて、画素アレイ１００における光電変換部の面積を大きくすることができる。これにより、光電変換装置の感度や飽和電荷量を向上させることができる。一方で、垂直転送バス９００を構成する信号線の数を減らすことにより、画素１０１が出力する信号を転送する速度が低下する。よって、要求される感度、飽和電荷量、信号の転送速度をバランスさせて光電変換装置を設計することが好ましい。

出力部４００は、水平転送バス９０１を介して入力されたデジタル信号をバッファする。

次に、画素１０１の構成例を説明する。図２（ａ）は、本実施例における画素１０１の構成を示す図である。

画素１０１は、光電変換部ＰＤ、トランジスタＴＸ、ＳＦ、ＲＥＳ、Ｃ０Ｒ、容量Ｃ０、比較器１０２、ラッチ信号生成部１０３、および画素内メモリ１０４を含む。

光電変換部ＰＤは、入射光量に応じて信号電荷を生成および蓄積する。トランジスタＴＸの導通を制御する信号ＰＴＸがアクティブになると、光電変換部ＰＤに蓄積された信号電荷が、トランジスタＳＦの制御電極のノードに転送される。このノードを以下ではＦＤ部（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ Ｐｏｒｔｉｏｎ）と称する。トランジスタＳＦは、電流源Ｉｃｏｎｓｔとともにソースフォロワ回路として動作し、その出力は、容量Ｃ０を介して比較器１０２の一方の入力端子に与えられる。トランジスタＲＥＳの導通を制御する信号ＰＲＥＳがアクティブになると、ＦＤ部の電位が、電源ＶＤＤに応じてリセットされる。トランジスタＳＦは画素１０１が有する信号出力部である。

トランジスタＣ０Ｒを制御する信号ＰＣＲＥＳがアクティブになると、比較器１０２の一方の端子が基準信号Ｖｒｅｆに応じてリセットされる。

比較器１０２は、一方の入力端子の電位と、他方の入力端子に与えられる参照信号Ｖｒａｍｐのレベルとの比較を行う。比較器１０２の両入力端子の電位の大小が逆転すると、比較器１０２の出力のハイ／ローが逆転する。比較器１０２の出力が逆転すると、ラッチ信号生成部１０３はラッチ信号を出力する。

画素内メモリ１０４は、ラッチ信号を受けて、その時刻におけるカウンタ７００のカウント値を保持する。さらに、画素内メモリは、不図示の選択信号を受けて、デジタル信号を出力する。本実施例の画素１０１のアナログデジタル変換部は、比較器１０２、ラッチ信号生成部１０３、画素内メモリ１０４を含んで構成される。

次に、ランプ信号部５００の構成例を説明する。図２（ｂ）は、本実施例におけるランプ信号部５００の構成例を示す図である。

ランプ信号部５００は、カレントミラーＣＭ、第１のランプ信号生成部５０１および第２のランプ信号生成部５０２を含む。第１のランプ信号生成部５０１および第２のランプ信号生成部５０２はそれぞれ、トランジスタＭ２、Ｍ３、容量Ｃｉ、積分回路ＩＮＴを含む。

カレントミラーＣＭは、抵抗Ｒ、トランジスタＭ１、Ｎ１およびＮ２を含む。抵抗ＲとトランジスタＭ１とは、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続され、トランジスタＭ１の制御電極は、抵抗ＲとトランジスタＭ１の主電極との共通接点に接続される。トランジスタＮ１の一方の主電極は、接地電圧ＧＮＤに接続され、他方の主電極は、第１のランプ信号生成部５０１のトランジスタＭ２およびＭ３の共通接点に接続される。また、トランジスタＮ１の制御電極は、トランジスタＭ１の制御電極と接続される。同様に、トランジスタＮ２の一方の主電極は、接地電圧ＧＮＤに接続され、他方の主電極は、第２のランプ信号生成部５０２のトランジスタＭ２およびＭ３の共通接点に接続される。また、トランジスタＮ２の制御電極は、トランジスタＭ１の制御電極と接続される。

各ランプ信号生成部５０１，５０２が有する積分回路ＩＮＴは、差動増幅器Ａｍｐ、帰還容量Ｃｆ、帰還容量ＣｆをリセットするためのトランジスタＭ４を含んで構成される。

カレントミラーＣＭと各ランプ信号生成部５０１、５０２の積分回路ＩＮＴとは、それぞれのランプ信号生成部５０１，５０２が有するトランジスタＭ３と容量Ｃｉとを介して接続される。また、それぞれのランプ信号生成部５０１、５０２のトランジスタＭ３は、トランジスタＭ２の動作を制御する信号と逆相の信号で制御される。

次に、図２（ｃ）を用いて基準信号部６００の構成例を説明する。

基準信号部６００は、可変抵抗Ｒ１，Ｒ２、オペアンプＯＰ１を有している。また、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に可変抵抗Ｒ１，Ｒ２とが直列に接続されている。オペアンプＯＰ１の非反転入力端子は可変抵抗Ｒ１とＲ２との間に接続されている。また、オペアンプＯＰ１の出力端子と反転入力端子とが接続されている。

次に、画素１０１でデジタル信号を生成する動作を説明する。図３は、本実施例に係る画素１０１の動作を説明するタイミング図である。図１および図２（ａ）〜（ｃ）における各トランジスタは、与えられる制御信号がＨレベルになると、導通するものとする。また、図３において、比較器１０２の一方の入力端子の電位をｃｏｍｐａｒａｔｏｒ ｉｎｐｕｔとして実線で、ランプ信号部の出力をＶｒａｍｐとして一点鎖線で、ａｎａｌｏｇ ｓｉｇｎａｌｓに示している。また、ラッチ信号生成部１０３が出力するラッチ信号をｌａｔｃｈ ｐｕｌｓｅとして示している。

時刻ｔ０に、信号ＰＲＥＳおよびＰＴＸがＨレベルになり、トランジスタＴＸおよびＲＥＳが導通する。これにより、光電変換部ＰＤに蓄積された信号電荷が、ＦＤ部を介して電源ＶＤＤに排出される。トランジスタＳＦと電流源Ｉｃｏｎｓｔとで構成するソースフォロワ回路の出力は、電源ＶＤＤに応じた出力となる。

時刻ｔ０においては、信号ＰＲＳＴがＬレベルであるため、トランジスタＭ３が非導通、トランジスタＭ２が導通である。

時刻ｔ０に、信号ＰＣＲＥＳもまたＨレベルになり、トランジスタＣ０Ｒが導通する。これにより、比較器１０２の一方の入力端子がリセットされる。

時刻ｔ０に、信号ＰＲＲＥＳもまたＨレベルになり、第１のランプ信号生成部５０１、第２のランプ信号生成部５０２のそれぞれのトランジスタＭ４が導通する。これにより、ランプ信号部５００の帰還容量Ｃｆがリセットされる。

時刻ｔ１に信号ＰＲＥＳおよびＰＴＸがＬレベルになり、トランジスタＴＸおよびＲＥＳが非導通となる。光電変換部ＰＤは、ＦＤ部から電気的に遮断され、信号電荷を蓄積できる状態となる。

時刻ｔ２に信号ＰＣＲＥＳがＬレベルになると、トランジスタＣ０Ｒが非導通となる。これにより、容量Ｃ０には、ＦＤ部をリセットしたことによる電位と基準信号Ｖｒｅｆとの電位差が保持される。

時刻ｔ２に、信号ＰＲＲＥＳもまたＬレベルになり、第１のランプ信号生成部５０１、第２のランプ信号生成部５０２のそれぞれのトランジスタＭ４が非導通となる。これにより帰還容量Ｃｆのリセットが終了する。

時刻ｔ３に信号ＰＴＸがＨレベルになると、光電変換部ＰＤに蓄積された信号電荷がＦＤ部に転送される。これにより、ソースフォロワ回路の出力が変化する。この出力の変化分をＳとすると、比較器１０２の一方の入力端子の電位はＶｒｅｆ−Ｓとなる。なお、時刻ｔ１から、時刻ｔ３にＨレベルになる信号ＰＴＸがＬレベルである期間が蓄積期間となる。

時刻ｔ４に、信号ＰＲＳＴがＨレベルになることで、第１のランプ信号生成部５０１と第２のランプ信号生成部５０２のそれぞれのトランジスタＭ３が導通し、トランジスタＭ２が非導通となる。これにより、カレントミラーＣＭと容量Ｃｉとの経路が導通するので、カレントミラーＣＭから与えられる電流量に応じて、積分回路ＩＮＴの出力Ｖｒａｍｐ１、Ｖｒａｍｐ２が漸増する。

また、各ランプ信号生成部５０１，５０２のトランジスタＭ２およびＭ３の動作に同期して、カウンタ７００がカウント動作を開始する。

時刻ｔ５に、ｃｏｍｐａｒａｔｏｒ ｉｎｐｕｔとＶｒａｍｐとの大小関係が逆転すると、ラッチ信号生成部が、Ｈレベルのラッチ信号を出力する。これを受けて、画素内メモリ１０４は、この時点におけるカウント値を保持する。

時刻ｔ６に信号ＰＲＳＴがＬレベルになると、参照信号Ｖｒａｍｐの漸減が停止し、アナログデジタル変換期間が終了する。

各画素１０１の画素内メモリ１０４には、時刻ｔ５に保持したカウント値が保持されている。タイミング生成部２００は画素行ごとに各画素１０１の画素内メモリ１０４から各画素列のラインメモリ３００にカウント値を出力する。各列のラインメモリ３００から出力部４００に順次カウント値が出力され、光電変換装置から各画素１０１が出力したカウント値が出力される。

本実施例の光電変換装置は、複数のランプ信号生成部５０１、５０２を含むランプ信号部５００を有している。これにより、ランプ信号生成部の１つあたりに掛かる負荷を低減することができ、ランプ信号の電位の安定に要する時間を短縮することができる。よって、各画素１０１のアナログデジタル変換部の動作を高速にすることができる。

また、本実施例のランプ信号生成部はタイミング生成部２００側から数えて偶数列と奇数列とで異なるランプ信号生成部に接続されている構成を基に説明した。本実施例はこの形態に限定されるものではない。たとえば、画素アレイ１００がＸ列（Ｘは２以上の自然数）の画素１０１が配され、Ｘ列のうちの１列目からｎ列目（ｎは１以上Ｘ未満の自然数）の画素１０１が第１のランプ信号生成部５０１、ｎ列目からＸ列目の画素１０１が第２のランプ信号生成部５０２に接続されている形態であっても良い。しかしながら、本実施例のように、タイミング生成部２００側から数えて偶数列と奇数列とで異なるランプ信号生成部に接続されている構成とすることで得られる効果について説明する。複数のランプ信号生成部５０１と５０２とでランプ信号の出力特性が異なることがある。この場合、１列目からｎ列目と、ｎ列目からＸ列目とで異なるランプ信号生成部に接続されている形態では、一部の領域が他の領域に対して一様に浮き沈みしたパターンノイズを有する画像となってしまうことがある。人間の目は画像の空間周波数が高い方が低い場合に比してパターンノイズを認識しにくい傾向がある。従って、本実施例のように隣り合う列毎に異なるランプ信号生成部を接続することにより、空間周波数の高い画像とすることができ、人間にとってパターンノイズを認識しにくい画像を得ることができる。

本実施例は図２（ｂ）で述べたランプ信号部５００を基に説明した。ランプ信号部５００の構成は複数のランプ信号Ｖｒａｍｐ１，Ｖｒａｍｐ２を供給できる構成であればよい。例えば、図１１（ａ）に例示したようなランプ信号部５００であっても良い。図１１のランプ信号部５００では、ランプ信号生成部５０１、５０２はそれぞれ積分回路ＩＮＴを含んで構成されている。また、図１１（ｂ）に例示したようなランプ信号部５００であっても良い。図１１（ｂ）のランプ信号生成部５０１、５０２はそれぞれ積分回路ＩＮＴ、トランジスタＭ２、Ｍ３、Ｍ６を有している。

ランプ信号部５００は複数のランプ信号生成部５０１，５０２を有し、少なくともランプ信号生成部５０１，５０２の各々は積分回路ＩＮＴを有していれば良い。これにより、ランプ信号生成部の１つあたりに掛かる負荷を低減することができ、ランプ信号の電位の安定に要する時間を短縮することができる。よって、各画素１０１のアナログデジタル変換部の動作を高速にすることができる。

以下、図面を参照しながら本実施例の光電変換装置を説明する。以下の説明では、実施例１と異なる点を中心に説明する。

図４は、本実施例に係る光電変換装置の構成を示すブロック図である。図４に例示した光電変換装置において、図１と同じ機能を有するものに関しては図１と同一の符号を付しており説明を省略する。

ランプ信号部５００は、実施例１と同様に複数のランプ信号生成部５０１、５０２を有している。本実施例の光電変換装置では、各々のランプ信号生成部５０１、５０２は互いに異なる画素行の画素１０１に接続されている。すなわち、第１のランプ信号生成部５０１は第１のランプ信号配線５０３を介して、図の上から数えて偶数行の画素１０１に接続されている。一方、第２のランプ信号生成部５０２は第２のランプ信号配線５０４を介して、図の上から数えて奇数行の画素１０１に接続されている。以下、本明細書にて単にＡ行目と記載する場合には特に断りのない限り、図の上から数えたものとして表記する。

ランプ信号部５００、基準信号部６００は、実施例１で述べた図２（ｂ）、（ｃ）の構成と同様とすることができる。

また、本実施例の光電変換装置は実施例１と同様に図３に例示したタイミング図に基づいて動作させることができる。

本実施例の光電変換装置においても、実施例１と同様に、複数のランプ信号生成部５０１、５０２を含むランプ信号部５００を有している。これにより、ランプ信号生成部の１つあたりに掛かる負荷を低減することができ、ランプ信号の電位の安定に要する時間を短縮することができる。よって、各画素１０１のアナログデジタル変換部の動作を高速にすることができる。

以下、図面を参照しながら本実施例の光電変換装置を説明する。以下の説明では、実施例１と異なる点を中心に説明する。

図５は、本実施例に係る光電変換装置の構成を示すブロック図である。図５に例示した光電変換装置において、図１と同じ機能を有するものに関しては図１と同一の符号を付しており説明を省略する。

本実施例の光電変換装置のランプ信号部５００は複数のランプ信号生成部５０１、５０２、５０７、５０８を有している。第１のランプ信号配線５０３を介して第１のランプ信号生成部５０１と２行２列目の画素１０１とが接続されている。第２のランプ信号配線５０４を介して第２のランプ信号生成部５０２と１行２列目の画素１０１とが接続されている。第３のランプ信号配線５０５を介して第３のランプ信号生成部５０７と２行１列目の画素１０１とが接続されている。第４のランプ信号配線５０６を介して、第４のランプ信号生成部５０８と１行１列目の画素１０１とが接続されている。すなわち、２行２列の４つの画素１０１はそれぞれ異なるランプ信号生成部に接続されている。つまり、画素１０１の行ごとおよび列ごとに異なるランプ信号生成部が接続された形態である。より詳細には、ｎ行×ｍ列（ｎ及びｍは２以上の自然数）の画素をブロックとして、各々のブロックにおいて各画素が行ごとおよび列ごとに異なるランプ信号生成部に接続されている。

次に本実施例のランプ信号部５００の構成例を説明する。図６は本実施例におけるランプ信号部５００の構成例を示す図である。

ランプ信号部５００は、カレントミラーＣＭ、第１のランプ信号生成部５０１、第２のランプ信号生成部５０２、第３のランプ信号生成部５０７、第４のランプ信号生成部５０８を含む。各ランプ信号生成部５０１、５０２、５０７，５０８はトランジスタＭ２、Ｍ３、容量Ｃｉ、積分回路ＩＮＴを含む。

カレントミラーＣＭは、抵抗Ｒ、トランジスタＭ１、Ｎ１、Ｎ２、Ｎ３、Ｎ４を含む。トランジスタＮ１、Ｎ２、Ｎ３、Ｎ４の各々の一方の主電極は、接地電圧ＧＮＤに接続され、各々の他方の主電極は、各ランプ信号生成部５０１，５０２，５０７，５０８のトランジスタＭ２およびＭ３の共通接点に接続される。また、トランジスタＮ１、Ｎ２，Ｎ３，Ｎ４の制御電極は、トランジスタＭ１の制御電極と接続される。

各ランプ信号生成部５０１，５０２、５０７、５０８が有する積分回路ＩＮＴは、差動増幅器Ａｍｐと帰還容量Ｃｆとで構成される積分回路を含み、帰還容量ＣｆをリセットするためのトランジスタＭ４をさらに含む。

カレントミラーＣＭと各ランプ信号生成部５０１、５０２、５０７、５０８の積分回路ＩＮＴとは、各ランプ信号生成部５０１，５０２、５０７、５０８が有するトランジスタＭ３と容量Ｃｉとを介して接続される。また、各ランプ信号生成部５０１、５０２、５０７，５０８のトランジスタＭ３は、トランジスタＭ２の動作を制御する信号と逆相の信号で制御される。

また、本実施例の光電変換装置は実施例１と同様に図３に例示したタイミング図に基づいて動作させることができる。

本実施例の光電変換装置においても、実施例１と同様に、複数のランプ信号生成部５０１、５０２を含むランプ信号部５００を有している。これにより、ランプ信号生成部の１つあたりに掛かる負荷を低減することができ、ランプ信号の電位の安定に要する時間を短縮することができる。よって、各画素１０１のアナログデジタル変換部の動作を高速にすることができる。

以下、図面を参照しながら本実施例の光電変換装置を説明する。以下の説明では、実施例３と異なる点を中心に説明する。

図７は、本実施例に係る光電変換装置の構成を示すブロック図である。図７に例示した光電変換装置において、図５と同じ機能を有するものに関しては図５と同一の符号を付しており説明を省略する。

本実施例の光電変換装置は画素１０１の行ごとおよび列ごとに異なる基準信号生成部が接続される。基準信号部６００は複数の基準信号生成部６０２，６０３，６０４，６０５を有している。基準信号生成部は本実施例の電気信号供給部である。また、基準信号Ｖｒｅｆは基準信号生成部から各画素のアナログデジタル変換部に供給される電気信号である。第１の基準信号配線６０６を介して第１の基準信号生成部６０２と２行２列目の画素１０１とが接続されている。第２の基準信号配線６０７を介して第２の基準信号生成部６０３と１行２列目の画素１０１とが接続されている。第３の基準信号配線６０８を介して第３の基準信号生成部６０４と２行１列目の画素１０１とが接続されている。第４の基準信号配線６０９を介して、第４の基準信号生成部６０５と１行１列目の画素１０１とが接続されている。すなわち、２行２列の４つの画素１０１はそれぞれ異なる基準信号生成部に接続されている。つまり、画素１０１の行ごとおよび列ごとに異なる基準信号生成部が接続された形態である。

ランプ信号部５００は本実施例では１つのランプ信号生成部５０１を有する形態としている。

次に、本実施例の基準信号部６００の構成例を説明する。図８（ａ）は本実施例における基準信号部６００の構成例を示す図である。

基準信号部６００は、可変抵抗Ｒ１、Ｒ２、オペアンプＯＰ１、ＯＰ２，ＯＰ３、ＯＰ４を有している。電源電圧ＶＤＤと接地電圧ＧＮＤとの間に可変抵抗Ｒ１，Ｒ２とが直列に接続されている。オペアンプＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４のそれぞれの非反転入力端子は可変抵抗Ｒ１、Ｒ２との間に共通して接続されている。また、オペアンプＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４のそれぞれの出力端子と反転入力端子とが接続されている。各基準信号生成部６０２、６０３、６０４、６０５は、それぞれオペアンプＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４を含んで構成されている。オペアンプＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４のそれぞれの出力端子は、基準信号配線６０６、６０７、６０８、６０９のそれぞれに接続されている。

次に本実施例のランプ信号部５００について説明する。図８（ｂ）は本実施例におけるランプ信号部５００の構成例を示す図である。本実施例のランプ信号部５００は、カレントミラーＣＭ、第１のランプ信号生成部５０１を含む。第１のランプ信号生成部５０１は、トランジスタＭ２、Ｍ３、容量Ｃｉ、積分回路ＩＮＴを含む。トランジスタＭ１の制御電極は、トランジスタＮ１の制御電極と接続される。

本実施例の光電変換装置は実施例１と同様に図３に例示したタイミング図に基づいて動作させることができる。

本実施例の光電変換装置においても、複数の基準信号生成部６０２、６０３、６０４、６０５を含む基準信号部６００を有している。これにより、基準信号生成部の１つあたりに掛かる負荷を低減することができ、基準信号Ｖｒｅｆの電位の安定に要する時間を短縮することができる。よって、各画素１０１のアナログデジタル変換部の動作を高速にすることができる。また、本実施例の光電変換装置においても、本実施例のように隣り合う行毎および列毎に異なる基準信号生成部を接続することにより、空間周波数の高い画像とすることができ、人間にとってパターンノイズを認識しにくい画像を得ることができる。

本実施例では、一方の入力端子の電位と、他方の入力端子に与えられる、時間に依存して信号値が変化するランプ信号Ｖｒａｍｐのレベルとの比較を行う比較器１０２の形態に基づいて説明した。本実施例はこの形態に限定されるものではなく、他の形式のアナログデジタル変換器であっても好適に実施することができる。その一例として、逐次比較型アナログデジタル変換器を用いた場合について説明する。

図９は、Ｎビットの逐次比較型アナログデジタル変換器の一部の回路を表した構成図である。比較器１０２´の一方の入力端子に、Ｎ個の容量Ｃ１、Ｃ２、・・・Ｃ（Ｎ−１）、ＣＮ、ＣＤのそれぞれの一方の端子が共通して接続されている。また、スイッチＳＷ０は比較器１０２´の一方の入力端子およびＮ個の容量Ｃ１〜ＣＮと容量ＣＤのそれぞれの一方の端子の接地電圧ＧＮＤへの導通、非導通を切り替える。Ｎ個の容量Ｃ１〜ＣＮの容量値は、容量Ｃ１の容量値をＣとすると、容量Ｃ２はＣ／２、容量Ｃ３はＣ／４、・・・、容量Ｃ（Ｎ−１）はＣ／（２＾（Ｎ−１））（＾Ｎは以下、べき乗を表す。すなわち、Ｃ／（２＾（Ｎ−１））は、２の（Ｎ−１）乗でＣを除した数である）、容量ＣＮはＣ／（２＾Ｎ）である。容量ＣＤは容量ＣＮと同じ容量値を有している。

また、Ｎ個の容量Ｃ１〜ＣＮの他の端子はそれぞれスイッチＳＷ１〜ＳＷＮにより、トランジスタＳＦの出力信号であるＳＦＯＵＴ、基準信号Ｖｒｅｆ、接地電圧ＧＮＤのいずれかに接続される。また、容量ＣＤの他の端子はスイッチＳＷＤによって、トランジスタＳＦの出力信号であるＳＦＯＵＴ、接地電圧ＧＮＤのいずれかに接続される。比較器１０２´の他の端子は接地電圧ＧＮＤに接続されている。

次に逐次比較型アナログデジタル変換器の動作について説明する。

まずスイッチＳＷ０を導通とし、スイッチＳＷ１〜ＳＷＮ、ＳＷＤをそれぞれ接地電圧ＧＮＤに導通させることで、Ｎ個の容量Ｃ１〜ＣＮ、ＣＤの電荷をリセットする。

続いて、スイッチＳＷ０を導通としたまま、スイッチＳＷ１〜ＳＷＮ、ＳＷＤをそれぞれＳＦＯＵＴに導通させる。その後、スイッチＳＷ０を非導通とし、スイッチＳＷ１〜ＳＷＮ、ＳＷＤをそれぞれ接地電圧ＧＮＤに導通させる。この動作により、光電変換部ＰＤに蓄積された信号電荷がＦＤ部に転送されることによるソースフォロワ回路の出力変化分をＳとすると、比較器１０２´の一方の入力端子の電位は−Ｓとなる。

次に、最上位のビットの変換を行うため、スイッチＳＷ１を基準信号Ｖｒｅｆに導通させる。また、スイッチＳＷＤを接地電圧ＧＮＤに導通させる。これにより、比較器１０２´の一方の入力端子の電位は−Ｓ＋Ｖｒｅｆ／２となる。比較器１０２´は、この電位と他の入力端子に与えられる接地電圧ＧＮＤとの電位を比較し、比較結果信号を出力する。同様にスイッチＳＷ２〜ＳＷＮを順次基準信号Ｖｒｅｆに導通させる。スイッチＳＷＤは接地電圧ＧＮＤに導通させたままである。比較器１０２´はそれぞれのスイッチＳＷ２〜ＳＷＮが順次導通となるのに応じて、比較結果信号を順次出力する。これにより、トランジスタＳＦが出力した信号がＮビットのデジタル信号に変換される。

基準信号部６００は複数の画素１０１に対して基準信号Ｖｒｅｆを供給する。そのため、基準信号生成部が１つしか設けられていない場合では、各画素１０１の容量Ｃ１〜ＣＮを充放電する負荷が１つの基準信号生成部に掛かる。これに対し、本実施例では、基準信号生成部を複数設けることにより、各画素１０１の容量Ｃ１〜ＣＮを充放電する負荷を複数の基準信号生成部に分散することができる。これにより、基準信号Ｖｒｅｆが安定するのに要する時間を短縮することができる。よって、各画素１０１のアナログデジタル変換部の動作を高速にすることができる。

本実施例では、基準信号部６００が複数の基準信号生成部を有している形態を説明したが、さらに、例えば実施例３のようにランプ信号生成部が複数設けられた形態としても良い。

本実施例では時間に依存して信号値が変化するランプ信号と信号出力部が出力する信号とを比較するアナログデジタル変換部と、逐次比較型のアナログデジタル変換部とを説明した。本実施例はこれらの形態に限定されるものではなく、種々の形態のアナログデジタル変換部においても実施することができる。

以下、図面を参照しながら本実施例の光電変換装置を説明する。以下の説明では、実施例４と異なる点を中心に説明する。

図１０は、本実施例に係る光電変換装置の構成を示すブロック図である。図１０に例示した光電変換装置において、図７と同じ機能を有するものに関しては図７と同一の符号を付しており説明を省略する。

本実施例の光電変換装置は、画素１０１が設けられた半導体基板とは別の基板に基準信号部６００が設けられた形態である。

本実施例の光電変換装置では、画素アレイ１００、タイミング生成部２００、ラインメモリ３００、出力部４００、ランプ信号部５００およびカウンタ７００が半導体基板１０００に設けられている。また、基準信号部６００は半導体基板１０００とは別の基板に設けられている。すなわち、基準信号部６００は半導体基板１０００の外部に設けられている。

基準信号部６００は実施例４と同様に、４つの基準信号生成部６０２、６０３、６０４、６０５を有している。本実施例の光電変換装置は実施例４と同様に、行ごとおよび列ごとに異なる基準信号生成部が接続された形態である。

各基準信号生成部６０２、６０３、６０４、６０５は、端子６１０、６１１、６１２、６１３を介して、基準信号配線６０６、６０７、６０８、６０９にそれぞれ接続されている。

本実施例では基準信号部６００が半導体基板１０００とは別の基板に設けられている形態を説明した。他の形態として、ランプ信号部５００が複数のランプ信号生成部を有するとともに、ランプ信号部５００が半導体基板１０００とは別の基板に設けられ、端子を介してランプ信号配線と接続されている形態であっても良い。

本実施例の光電変換装置は実施例１と同様に図３に例示したタイミング図に基づいて動作させることができる。

本実施例の光電変換装置においても、実施例４と同様の効果を得ることができる。

本実施例の光電変換装置について、図１２を参照しながら実施例３と異なる点を中心に説明する。

本実施例の光電変換装置の構成は図５で示した構成と同様とすることができる。

図１２（ａ）は本実施例の画素１０１の一例の構成図である。図２（ａ）で示した画素１０１と同じ機能を有するものについては図２（ａ）で付した符号と同じ符号を付している。トランジスタＴＸ２はトランジスタＳＦと容量Ｃｉとの導通を制御する。トランジスタＴＸ２は信号ＰＴＸ２によって制御される。信号ＰＴＸ２がアクティブになると、トランジスタＳＦが出力した信号が容量Ｃｉを介して差動増幅器Ａｍｐの反転入力端子に与えられる。

トランジスタＭ１０は信号ＰＲＳＴによって制御される。信号ＰＲＳＴがアクティブになると、ランプ信号ＩＲＡＭＰが容量Ｃｉを介して差動増幅器Ａｍｐの反転入力端子に与えられる。

トランジスタＭ１１は信号ＰＲＲＥＳによって制御される。信号ＰＲＲＥＳがアクティブになると、基準信号Ｖｒｅｆが容量Ｃｉを介して差動増幅器Ａｍｐの反転入力端子に与えられる。

トランジスタＭ４は信号ＰＲＲＥＳによって制御される。信号ＰＲＲＥＳがアクティブになると、差動増幅器Ａｍｐの帰還経路を導通し、容量Ｃｉ、Ｃｆの電荷をリセットする。

差動増幅器Ａｍｐの非反転入力端子には基準信号Ｖｒｅｆが与えられる。

比較器１０２には、端子の１つには差動増幅器Ａｍｐが出力した信号が与えられる。また、別の端子には基準信号Ｖｒｅｆが与えられる。比較器１０２は差動増幅器１０２が出力する信号と基準信号Ｖｒｅｆとを比較した比較結果信号をラッチ信号生成部１０３に出力する。差動増幅器Ａｍｐ、比較器１０２に与えられる基準信号Ｖｒｅｆは基準信号部６００から与えられる。

本実施例の画素１０１のアナログデジタル変換部は、差動増幅器１０２と容量Ｃｉと帰還容量Ｃｆとを含む積分回路、比較器１０２、ラッチ信号生成部１０３、画素内メモリ１０４を含んで構成される。

次に、図１２（ｂ）に本実施例のランプ信号部５００の一例を示した構成図を示す。本実施例のランプ信号部５００はカレントミラーＣＭ、ランプ信号生成部５０１、５０２、５０７、５０８を有している。カレントミラーＣＭは、抵抗Ｒ、トランジスタＭ１、Ｎ１、Ｎ２、Ｎ３、Ｎ４を含む。ランプ信号生成部５０１はトランジスタＮ１、Ｍ２を有している。トランジスタＮ１の主電極の一つは接地電圧ＧＮＤに接続され、他の主電極は画素１０１が有するトランジスタＭ１０とトランジスタＭ２の主電極との共通接点に接続される。トランジスタＭ２は、主電極の一つが電源ＶＤＤに接続される。ランプ信号生成部５０１が出力するランプ信号ＩＲａｍｐ１はランプ信号配線５０３を介して画素１０１のトランジスタＭ１０に供給される。同様に、ランプ信号生成部５０２、５０７、５０８はそれぞれトランジスタＮ２、Ｎ３、Ｎ４のそれぞれとトランジスタＭ２をそれぞれ有している。ランプ信号生成部５０２、５０７、５０８のそれぞれが出力するランプ信号ＩＲａｍｐ２、ＩＲａｍｐ３、ＩＲａｍｐ４はランプ信号配線５０４、５０５、５０６を介して画素１０１のトランジスタＭ１０に供給される。

次に本実施例の光電変換装置の動作について説明する。図１３は本実施例の光電変換装置の動作の一例を示したタイミング図である。

時刻ｔ０において信号ＰＴＸ２はＬレベルである。その他の動作は、図３を参照しながら説明した時刻ｔ０での動作と同様とすることができる。

時刻ｔ１、ｔ２のそれぞれにおける動作については、図３を参照しながら説明した時刻ｔ１、ｔ２のそれぞれの動作と同様とすることができる。容量Ｃｉ、Ｃｆは時刻ｔ３における電位に基づく電荷を保持する。

時刻ｔ３−１に信号ＰＴＸ２がＨレベルになる。また、図３を参照しながら説明したのと同様に信号ＰＴＸがＨレベルになる。これにより、トランジスタＳＦが出力した信号が容量Ｃｉを介して差動増幅器Ａｍｐに出力される。差動増幅器Ａｍｐは容量Ｃｉと容量Ｃｆとの容量比に基づいて増幅した信号を比較器１０２に出力する。

時刻ｔ３−２に信号ＰＴＸ２がＬレベルになると、帰還容量Ｃｆには、差動増幅器Ａｍｐが増幅して出力した信号が保持される。

時刻ｔ４に、パルスＰＲＳＴをＨレベルになることで、ランプ信号ＩＲａｍｐが容量Ｃｉを介して差動増幅器Ａｍｐに与えられる。差動増幅器Ａｍｐが比較器１０２に出力する信号の電位は漸増する。

時刻ｔ５に基準信号Ｖｒｅｆと差動増幅器Ａｍｐが出力する信号の大小関係が逆転すると、ラッチ信号生成部がＨレベルのラッチ信号を出力する。これを受けて画素内メモリ１０４は、この時点におけるカウント値を保持する。

時刻ｔ６に信号ＰＲＳＴがＬレベルになると、差動増幅器Ａｍｐの出力する信号の漸増が停止し、アナログデジタル変換期間が終了する。

本実施例のランプ信号部５００は複数のランプ信号生成部５０１，５０２、５０７、５０８を有している。これにより、ランプ信号生成部の１つあたりに掛かる負荷を低減することができ、ランプ信号ＩＲａｍｐの電流の安定に要する時間を短縮することができる。よって、各画素１０１のアナログデジタル変換部の動作を高速にすることができる。

本実施例の光電変換装置では、画素１０１の行ごとおよび列ごとに異なるランプ信号生成部が接続された形態である。より詳細には、ｎ行×ｍ列（ｎ及びｍは２以上の自然数）の画素をブロックとして、各々のブロックにおいて各画素が行ごとおよび列ごとに異なるランプ信号生成部に接続されている。本実施例の光電変換装置はこの形態に限定されるものではなく、例えば実施例１、２で述べた用に画素の行ごと、あるいは列ごとのいずれかに異なるランプ信号生成部に接続されている形態であっても良い。つまり、ランプ信号部５００が複数のランプ信号生成部を有している形態であれば、本実施例を好適に実施することができる。

また、本実施例では、トランジスタＳＦが出力する信号を帰還容量Ｃｆが保持し、ランプ信号ＩＲａｍｐによって帰還容量Ｃｆを充電あるいは放電させて積分回路が比較器１０２に信号を与える形態を説明した。他に、トランジスタＳＦに積分回路が接続された形態とは他の形態とすることもできる。つまり、トランジスタＳＦの出力が比較器１０２の一の端子に与えられ、比較器１０２の別の端子に積分回路の出力が与えられる形態であっても良い。この形態では、積分回路の差動増幅器Ａｍｐの反転端子にランプ信号ＩＲａｍｐ、非反転入力端子に基準信号Ｖｒｅｆが与えられる。

また、本実施例ではランプ信号ＩＲａｍｐを供給するランプ信号生成部が複数設けられている形態を説明した。他の形態として、基準信号生成部が複数設けられ。一の画素と別の画素とで異なる基準信号生成部から基準信号Ｖｒｅｆが与えられる形態であっても良い。この形態の場合には基準信号Ｖｒｅｆの電位が安定するまでに要する時間を短縮できる効果が得られる。また、ランプ信号生成部を複数設けることに加えて、基準信号生成部を複数設ける形態であっても良い。一の画素と別の画素とで異なる基準信号生成部、ランプ信号生成部から基準信号Ｖｒｅｆ、ランプ信号ＩＲａｍｐが与えられる形態であっても良い。

本明細書では、部材Ａと部材Ｂとを電気的に接続した状態を単に「接続した」として記載した。この接続した状態とは、部材Ａと部材Ｂとで電気信号のやり取りが可能な状態を意味し、部材Ａと部材Ｂとの間に抵抗や容量などの素子が含まれている形態も含む。

１００ 画素アレイ
１０１ 画素
２００ タイミング生成部
３００ ラインメモリ
４００ 出力部
５００ ランプ信号部
５０１ 第１のランプ信号生成部
５０２ 第２のランプ信号生成部
６００ 基準信号部
７００ カウンタ

Claims (14)

1. 複数の画素と、複数の電気信号供給部とを有する光電変換装置であって、
   前記複数の画素の各々は、
   信号電荷を生成する光電変換部と、
   前記信号電荷に基づく信号をデジタル信号に変換するアナログデジタル変換部と、
   を有し、
   前記複数の電気信号供給部の一つの電気信号供給部と、一の画素の前記アナログデジタル変換部とが電気的に接続され、
   前記複数の電気信号供給部の別の電気信号供給部と、別の画素の前記アナログデジタル変換部とが電気的に接続されることを特徴とする光電変換装置。
2. 前記複数の画素は行列状に配され、
   前記一の電気信号供給部と、前記一の画素の前記アナログデジタル変換部とが電気的に接続され、
   前記複数の電気信号供給部の前記別の電気信号供給部と、前記一の画素の別の行と別の列の少なくともいずれかに配された画素の前記アナログデジタル変換部とが電気的に接続されることを特徴とする請求項１に記載の光電変換装置。
3. 前記複数の電気信号供給部の各々が時間に依存して信号値が変化するランプ信号を生成するランプ信号生成部を有し、
   前記複数の画素の各々の前記アナログデジタル変換部は、前記信号電荷に基づく前記信号と、前記ランプ信号とを比較して比較結果信号を出力する比較器を有し、
   前記一の電気信号供給部の前記ランプ信号生成部と、前記一の画素の前記比較器とが電気的に接続され、
   前記別の電気信号供給部の前記ランプ信号生成部と、前記別の画素の前記比較器とが電気的に接続されることを特徴とする請求項１または２に記載の光電変換装置。
4. 前記ランプ信号生成部が前記ランプ信号を出力する積分回路を有することを特徴とする請求項３に記載の光電変換装置。
5. 前記複数の画素の各々が有する前記アナログデジタル変換部が、第１の端子に、前記第１の端子の電位の基準となる基準信号と、前記信号電荷に基づく前記信号とが入力され、第２の端子に時間に依存して信号値が変化するランプ信号が入力されるとともに、前記信号と前記ランプ信号とを比較して比較結果信号を出力する比較器を有し、
   前記複数の電気信号供給部の各々が、前記基準信号を生成する基準信号生成部であって、
   前記一の電気信号供給部の前記基準信号生成部と、前記一の画素の前記比較器の前記第１の端子とが電気的に接続され、
   前記別の電気信号供給部の前記基準信号生成部と、前記別の画素の前記比較器の前記第１の端子とが電気的に接続されることを特徴とする請求項１または２に記載の光電変換装置。
6. 前記複数の電気信号供給部の各々が、前記ランプ信号を生成するランプ信号生成部をさらに有し、
   前記一の電気信号供給部の前記ランプ信号生成部と、前記一の画素の前記比較器の前記第２の端子とが電気的に接続され、
   前記別の電気信号供給部の前記ランプ信号生成部と、前記別の画素の前記比較器の前記第２の端子とが電気的に接続されることを特徴とする請求項５に記載の光電変換装置。
7. 前記アナログデジタル変換部が逐次比較型のアナログデジタル変換部であって、
   前記電気信号供給部が、前記アナログデジタル変換部が前記信号電荷に基づく信号との逐次比較に用いる基準信号を生成する基準信号生成部を有し、
   前記一の電気信号供給部の前記基準信号生成部と、前記一の画素の前記アナログデジタル変換部とが電気的に接続され、
   前記別の電気信号供給部の前記基準信号生成部と、前記別の画素の前記アナログデジタル変換部とが電気的に接続されることを特徴とする請求項１または２に記載の光電変換装置。
8. 前記アナログデジタル変換部は積分回路を有し、
   前記一の電気信号供給部と、前記一の画素の前記積分回路とが電気的に接続され、
   前記別の前記電気信号供給部と、前記別の画素の前記積分回路とが電気的に接続されることを特徴とする請求項１または２に記載の光電変換装置。
9. 前記複数の画素は一の半導体基板に設けられ、
   前記電気信号供給部が前記一の半導体基板の外部に設けられていることを特徴とする請求項１〜８のいずれかに記載の光電変換装置。
10. 複数の画素と、電気信号を供給する複数の電気信号供給部とを有する光電変換装置の駆動方法であって、
    前記複数の画素の各々は、
    信号電荷を生成する光電変換部と、
    前記信号電荷に基づく信号をデジタル信号に変換するアナログデジタル変換部と、
    を有し、
    前記複数の電気信号供給部の一の電気信号供給部から、一の画素の前記アナログデジタル変換部に前記電気信号が供給され、
    前記複数の電気信号供給部の別の前記電気信号供給部から、別の画素の前記アナログデジタル変換部に前記電気信号が供給されることを特徴とする光電変換装置の駆動方法。
11. 前記電気信号供給部が時間に依存して信号値が変化するランプ信号を生成するランプ信号生成部を有し、
    前記アナログデジタル変換部が、前記信号電荷に基づく前記信号と、前記ランプ信号とを比較して比較結果信号を出力する比較器を有し、
    前記一の電気信号供給部の前記ランプ信号生成部から、前記一の画素の前記比較器に前記ランプ信号が供給され、
    前記別の電気信号供給部の前記ランプ信号生成部から、前記別の画素の前記比較器に前記ランプ信号が供給されることを特徴とする請求項１０に記載の光電変換装置の駆動方法。
12. 前記アナログデジタル変換部が、第１の端子に、前記第１の端子の電位の基準となる基準信号と、前記信号電荷に基づく前記信号とが入力され、第２の端子に時間に依存して信号値が変化するランプ信号が入力されるとともに、前記信号と前記ランプ信号とを比較して比較結果信号を出力する比較器を有し、
    前記電気信号供給部が、前記基準信号を生成する基準信号生成部を有し、
    前記一の電気信号供給部の前記基準信号生成部から、前記一の画素の前記比較器の前記第１の端子に前記基準信号が供給され、
    前記別の電気信号供給部の前記基準信号生成部から、前記別の画素の前記比較器の前記第１の端子に前記基準信号が供給されることを特徴とする請求項１０に記載の光電変換装置の駆動方法。
13. 前記アナログデジタル変換部が逐次比較型のアナログデジタル変換部であって、
    前記電気信号供給部が、前記アナログデジタル変換部が前記信号電荷に基づく信号との逐次比較に用いる基準信号を生成する基準信号生成部を有し、
    前記一の電気信号供給部の前記基準信号生成部が、前記一の画素の前記アナログデジタル変換部に前記基準信号を供給し、
    前記別の電気信号供給部の前記基準信号生成部が、前記別の画素の前記アナログデジタル変換部に前記基準信号を供給することを特徴とする請求項１０に記載の光電変換装置の駆動方法。
14. 前記アナログデジタル変換部は積分回路を有し、
    前記一の前記電気信号供給部が、前記一の画素の前記積分回路に電気信号を供給し、
    前記別の電気信号供給部が、前記別の画素の前記積分回路に電気信号を供給することを特徴とする請求項１０に記載の光電変換装置の駆動方法。

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