WO2017126024A1 - 固体撮像装置および撮像装置 - Google Patents

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晴久 齊藤
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Definitions

  • the present invention relates to a solid-state imaging device and an imaging device.
  • Patent Document 1 discloses a solid-state imaging device in which a plurality of substrates are connected by micro bumps.
  • FIG. 11 shows a configuration of a solid-state imaging device 1010 to which the technique disclosed in Patent Document 1 is applied. In FIG. 11, a cross section of the solid-state imaging device 1010 is shown.
  • the solid-state imaging device 1010 includes a first substrate 1100, a second substrate 1200, a third substrate 1300, a connection layer 1400, a plurality of microlenses ML, and a plurality of color filters. CF.
  • reference numerals of one microlens ML and one color filter CF are shown as representatives.
  • the first substrate 1100 has a plurality of photoelectric conversion elements 1101. In FIG. 11, a symbol of one photoelectric conversion element 1101 is shown as a representative.
  • the first substrate 1100 includes a transistor in addition to the plurality of photoelectric conversion elements 1101. This transistor constitutes a reading circuit for reading a signal from the photoelectric conversion element 1101.
  • the first substrate 1100 constitutes an element of a back-side illumination type (Back-Side-Illumination).
  • the color filter CF is disposed on the surface of the first substrate 1100, and the microlens ML is disposed on the color filter CF.
  • the connection layer 1400 is disposed between the first substrate 1100 and the second substrate 1200.
  • the connection layer 1400 includes micro bumps 1401, pads 1402, and pads 1403. In FIG. 11, reference numerals of one microbump 1401, one pad 1402, and one pad 1403 are shown as representatives.
  • the pad 1402 is electrically connected to the first substrate 1100.
  • the pad 1403 is electrically connected to the second substrate 1200.
  • the micro bump 1401 is disposed between the pad 1402 and the pad 1403.
  • the first substrate 1100 and the second substrate 1200 are electrically connected by micro bumps 1401, pads 1402, and pads 1403.
  • the second substrate 1200 includes a plurality of through-electrodes 1201 (Through-Silicon-Via). In FIG. 11, the code
  • the through electrode 1201 penetrates one or more layers constituting the second substrate 1200.
  • the second substrate 1200 and the third substrate 1300 are electrically connected by the through electrode 1201.
  • the second substrate 1200 includes an AD conversion circuit that performs analog / digital conversion on signals read from the plurality of photoelectric conversion elements 1101.
  • the third substrate 1300 includes a memory circuit that accumulates signals processed by the AD conversion circuit.
  • the signals generated by the plurality of photoelectric conversion elements 1101 are simultaneously read from the plurality of photoelectric conversion elements 1101 by the transistors. Signals read from the plurality of photoelectric conversion elements 1101 are processed by an AD conversion circuit. The signal processed by the AD conversion circuit is accumulated in the memory circuit. Thereby, a simultaneous shutter is realized.
  • various circuits including processing circuits that process signals read from the plurality of photoelectric conversion elements 1101 are arranged in regions corresponding to the plurality of photoelectric conversion elements 1101. .
  • the through electrode 1201 is also disposed in this region.
  • a circuit characteristic in a region corresponding to the photoelectric conversion element 1101 deteriorates due to stress generated in a hole in which the through electrode 1201 is disposed.
  • the micro bumps 1401 do not affect the characteristics of the circuit arranged in the region corresponding to the photoelectric conversion element 1101.
  • An object of the present invention is to provide a solid-state imaging device and an imaging device with reduced influence on circuit characteristics.
  • the solid-state imaging device includes a first substrate, a second substrate, a third substrate, and a plurality of micro bumps.
  • the first substrate includes a first main surface, a second main surface, and a plurality of first photoelectric conversion elements.
  • the first main surface and the second main surface face in opposite directions.
  • the plurality of first photoelectric conversion elements are arranged in a matrix.
  • the second substrate includes a third main surface, a fourth main surface, one or more first layers, and a plurality of first through electrodes.
  • the third main surface and the fourth main surface face in opposite directions.
  • the third main surface is opposed to the second main surface.
  • the plurality of first through electrodes penetrate at least one of the one or more first layers.
  • the third substrate has a fifth main surface and a sixth main surface.
  • the fifth main surface and the sixth main surface face in opposite directions.
  • the fifth main surface is opposed to the fourth main surface.
  • the plurality of micro bumps are disposed between the second main surface and the third main surface, and electrically connect the first substrate and the second substrate.
  • the plurality of first photoelectric conversion elements are arranged in a pixel region.
  • the plurality of first through electrodes are disposed only in a second region different from the first region corresponding to the pixel region.
  • the second substrate may further include a first memory circuit and a processing circuit.
  • the first memory circuit temporarily stores signals output from the plurality of first photoelectric conversion elements.
  • the processing circuit processes the signal stored in the first memory circuit.
  • the third substrate may include a second memory circuit that stores the signal processed by the processing circuit.
  • the plurality of micro bumps are arranged for each of the first photoelectric conversion elements, and the first photoelectric conversion element and the first memory are arranged.
  • a circuit may be electrically connected.
  • the second substrate may include a plurality of the processing circuits.
  • the plurality of processing circuits may be arranged for each column in the arrangement of the plurality of first photoelectric conversion elements.
  • Each of the plurality of processing circuits may process the signal output from the first photoelectric conversion element corresponding to the column and stored in the first memory circuit.
  • the solid-state imaging device may further include a first connection layer.
  • the first connection layer is disposed between the first substrate and the second substrate, and connects the first substrate and the second substrate.
  • the plurality of micro bumps may be disposed on the first connection layer.
  • the solid-state imaging device is disposed between the second substrate and the third substrate, and the second substrate and the first substrate You may further have the 2nd connection layer which connects 3 board
  • the second substrate includes at least a readout circuit, a first memory circuit, a processing circuit, and a plurality of second photoelectric conversion elements.
  • the read circuit reads signals from the plurality of first photoelectric conversion elements.
  • the first memory circuit temporarily stores signals output from the plurality of first photoelectric conversion elements.
  • the processing circuit processes signals output from the plurality of first photoelectric conversion elements. At least one of the readout circuit, the first memory circuit, the processing circuit, and the plurality of second photoelectric conversion elements may be disposed in the first region.
  • the third substrate may further include one or more second layers and a plurality of second through electrodes.
  • the plurality of second through electrodes penetrate at least one of the one or more second layers.
  • an imaging device includes the solid-state imaging device.
  • the plurality of through electrodes are disposed only in the second region different from the first region corresponding to the pixel region. For this reason, the influence which the some penetration electrode has on the characteristic of a circuit is reduced.
  • FIG. 1 shows a configuration of a solid-state imaging device 10 according to the first embodiment of the present invention.
  • a cross section of the solid-state imaging device 10 is shown.
  • the solid-state imaging device 10 includes a first substrate 100, a second substrate 200, a third substrate 300, a connection layer 400, a plurality of color filters CF, and a plurality of microlenses.
  • ML In FIG. 1, reference numerals of one microlens ML and one color filter CF are shown as representatives.
  • the dimensions of the parts constituting the solid-state imaging device 10 do not always follow the dimensions shown in FIG.
  • the dimension of the part which comprises the solid-state imaging device 10 may be arbitrary. The same applies to dimensions in cross-sectional views other than FIG.
  • the first substrate 100 includes a layer 110 (semiconductor layer) and a layer 120 (wiring layer).
  • the layer 110 and the layer 120 are stacked in the thickness direction Dr1 of the first substrate 100.
  • the thickness direction Dr1 of the first substrate 100 is a direction perpendicular to the surface 110a of the layer 110.
  • Layer 110 and layer 120 are in contact with each other.
  • the layer 110 is made of a semiconductor material.
  • the semiconductor material is at least one of silicon (Si) and germanium (Ge).
  • the layer 110 has a surface 110a.
  • the surface 110 a is the main surface of the first substrate 100.
  • the main surface of the first substrate 100 is a relatively wide surface among a plurality of surfaces constituting the surface of the first substrate 100.
  • the layer 110 includes a plurality of photoelectric conversion elements 111 (photodiodes).
  • symbol of one photoelectric conversion element 111 is shown as a representative.
  • the photoelectric conversion element 111 constitutes a pixel.
  • the photoelectric conversion element 111 is disposed in the pixel region PIX.
  • the photoelectric conversion element 111 is formed using a semiconductor material having a different impurity concentration from the semiconductor material forming the layer 110.
  • the photoelectric conversion element 111 converts light into a signal.
  • the layer 120 is laminated with respect to the layer 110 in the thickness direction Dr1 of the first substrate 100.
  • the layer 120 has a surface 120a.
  • the surface 120a is in contact with the connection layer 400.
  • the surface 120 a is a main surface of the first substrate 100.
  • the surface 110a and the surface 120a face in opposite directions.
  • the layer 120 includes a plurality of wirings 121, a plurality of vias 122, and an interlayer insulating film 123.
  • reference numerals of one wiring 121 and one via 122 are shown as representatives.
  • the wiring 121 and the via 122 are made of a conductive material.
  • the conductive material is a metal such as aluminum (Al) and copper (Cu).
  • the wiring 121 and the via 122 may be made of different conductive materials.
  • the wiring 121 is a thin film on which a wiring pattern is formed.
  • the wiring 121 transmits a signal generated by the photoelectric conversion element 111. Only one layer of wiring 121 may be disposed, or a plurality of layers of wiring 121 may be disposed. In the example shown in FIG. 1, three layers of wiring 121 are arranged.
  • the via 122 connects wirings 121 of different layers.
  • a portion other than the wiring 121 and the via 122 is configured by an interlayer insulating film 123.
  • the interlayer insulating film 123 is made of an insulating material.
  • the insulating material is silicon dioxide (SiO2).
  • the first substrate 100 has two layers.
  • the first substrate 100 may have only one layer.
  • the first substrate 100 may have three or more layers.
  • the second substrate 200 has a layer 210 (wiring layer) and a layer 220 (semiconductor layer).
  • the layer 210 and the layer 220 are stacked in the thickness direction Dr1 of the first substrate 100. Layer 210 and layer 220 are in contact with each other.
  • the layer 210 has a surface 210a.
  • the surface 210a faces the surface 120a.
  • the surface 210 a is in contact with the connection layer 400.
  • the surface 210 a is the main surface of the second substrate 200.
  • the main surface of the second substrate 200 is a relatively wide surface among a plurality of surfaces constituting the surface of the second substrate 200.
  • the layer 210 includes a plurality of wirings 211, a plurality of vias 212, and an interlayer insulating film 213. In FIG. 1, reference numerals of one wiring 211 and one via 212 are shown as representatives.
  • the wiring 211 and the via 212 are made of a conductive material.
  • the wiring 211 and the via 212 may be made of different conductive materials.
  • the wiring 211 is a thin film on which a wiring pattern is formed.
  • the wiring 211 transmits a signal output from the first substrate 100. Only one layer of wiring 211 may be arranged, or a plurality of layers of wiring 211 may be arranged. In the example shown in FIG. 1, three layers of wiring 211 are arranged.
  • the via 212 connects the wirings 211 of different layers.
  • portions other than the wiring 211 and the via 212 are configured by an interlayer insulating film 213.
  • the interlayer insulating film 213 is made of an insulating material.
  • the layer 220 is laminated with respect to the layer 210 in the thickness direction Dr1 of the first substrate 100.
  • the layer 220 is made of a semiconductor material.
  • Layer 220 has a surface 220a.
  • the surface 220a is in contact with the third substrate 300.
  • the surface 220 a is the main surface of the second substrate 200.
  • the surface 210a and the surface 220a face in opposite directions.
  • the layer 220 has a plurality of through electrodes 221.
  • symbol of one penetration electrode 221 is shown as a representative.
  • the through electrode 221 is made of a conductive material.
  • the through electrode 221 passes through the layer 220.
  • the through electrode 221 is in contact with the wiring 211.
  • the through electrode 221 may penetrate the layer 210 and the layer 220.
  • the through electrode 221 may penetrate through one or more layers of the second substrate 200.
  • the through electrode 221 is arranged in a region A2 different from the region A1 corresponding to the pixel region PIX.
  • the through electrode 221 is not disposed in the region A1.
  • the through electrode 221 penetrates the layer 220 in contact with the third substrate 300, whereby the through electrode 221 electrically connects the second substrate 200 and the third substrate 300.
  • the through electrode 221 transfers the signal input to the second substrate 200 to the third substrate 300.
  • the second substrate 200 has two layers.
  • the second substrate 200 may have only one layer.
  • the second substrate 200 may have three or more layers.
  • the third substrate 300 includes a layer 310 (wiring layer) and a layer 320 (semiconductor layer).
  • the layer 310 and the layer 320 are stacked in the thickness direction Dr1 of the first substrate 100. Layer 310 and layer 320 are in contact with each other.
  • the layer 310 has a surface 310a.
  • the surface 310a faces the surface 220a.
  • the surface 310 a is in contact with the second substrate 200.
  • the surface 310 a is the main surface of the third substrate 300.
  • the main surface of the third substrate 300 is a relatively wide surface among a plurality of surfaces constituting the surface of the third substrate 300.
  • the layer 310 includes a plurality of wirings 311, a plurality of vias 312, and an interlayer insulating film 313. In FIG. 1, reference numerals of one wiring 311 and one via 312 are shown as representatives.
  • the wiring 311 and the via 312 are made of a conductive material.
  • the wiring 311 and the via 312 may be made of different conductive materials.
  • the wiring 311 is a thin film on which a wiring pattern is formed.
  • the wiring 311 is in contact with the through electrode 221.
  • the wiring 311 transmits a signal output from the second substrate 200. Only one layer of wiring 311 may be arranged, or a plurality of layers of wiring 311 may be arranged. In the example shown in FIG. 1, four layers of wirings 311 are arranged.
  • the via 312 connects wirings 311 of different layers.
  • portions other than the wiring 311 and the via 312 are configured by an interlayer insulating film 313.
  • the interlayer insulating film 313 is made of an insulating material.
  • the layer 320 is laminated with respect to the layer 310 in the thickness direction Dr1 of the first substrate 100.
  • the layer 320 is made of a semiconductor material.
  • Layer 320 has a surface 320a.
  • the surface 320 a is the main surface of the third substrate 300.
  • the surface 310a and the surface 320a face in opposite directions.
  • the third substrate 300 has two layers.
  • the third substrate 300 may have only one layer.
  • the third substrate 300 may have three or more layers.
  • the connection layer 400 is disposed between the first substrate 100 and the second substrate 200.
  • the connection layer 400 includes micro bumps 401, pads 402, pads 403, and a resin layer 404.
  • FIG. 1 reference numerals of one micro bump 401, one pad 402, and one pad 403 are shown as representatives.
  • the micro bump 401, the pad 402, and the pad 403 are made of a conductive material.
  • the conductive material constituting the micro bump 401, the pad 402, and the pad 403 is a metal such as gold (Au), aluminum (Al), and copper (Cu).
  • the pad 402 is in contact with the via 122 on the surface 120a. For this reason, the pad 402 is electrically connected to the first substrate 100.
  • Pad 403 contacts via 212 at surface 210a. For this reason, the pad 403 is electrically connected to the second substrate 200.
  • the micro bump 401 is disposed between the pad 402 and the pad 403. The micro bump 401 is in contact with the pad 402 and the pad 403. The micro bump 401, the pad 402, and the pad 403 electrically connect the first substrate 100 and the second substrate 200. The micro bump 401, the pad 402, and the pad 403 transfer a signal output from the first substrate 100 to the second substrate 200.
  • connection layer 400 portions other than the micro bumps 401, the pads 402, and the pads 403 are constituted by a resin layer 404.
  • the resin layer 404 is made of a resin material.
  • the color filter CF is disposed on the surface 110a.
  • the microlens ML is stacked on the color filter CF.
  • the light from the subject that has passed through the imaging lens disposed optically in front of the solid-state imaging device 10 enters the microlens ML.
  • the micro lens ML forms an image of light that has passed through the imaging lens.
  • the color filter CF is disposed in a region corresponding to the microlens ML. That is, the color filter CF is disposed in a region through which light that has passed through the microlens ML passes.
  • the light that has passed through the microlens ML enters the color filter CF.
  • the color filter CF transmits light in a specific wavelength range.
  • the light transmitted through the color filter CF is incident on the layer 110.
  • the photoelectric conversion element 111 is disposed in a region corresponding to the microlens ML. That is, the photoelectric conversion element 111 is disposed in a region through which light that has passed through the microlens ML passes.
  • the light incident on the layer 110 is incident on the photoelectric conversion element 111.
  • the photoelectric conversion element 111 converts incident light into a signal.
  • the signal output from the photoelectric conversion element 111 is transferred to the connection layer 400 through the wiring 121 and the via 122.
  • the signal transferred to the connection layer 400 is transferred to the second substrate 200 by the micro bump 401, the pad 402, and the pad 403.
  • the signal transferred to the second substrate 200 is transferred to the third substrate 300 through the wiring 211, the via 212, and the through electrode 221.
  • FIG. 2 is a plan view of the first substrate 100.
  • the arrangement of each element when the first substrate 100 is viewed in the direction perpendicular to the surface 110a is shown. That is, FIG. 2 shows an arrangement of elements when the first substrate 100 is viewed from the front of the first substrate 100.
  • reference numerals of one microlens ML and one photoelectric conversion element 111 are shown as representatives.
  • a part of the photoelectric conversion element 111 and a part of the microlens ML are omitted.
  • the photoelectric conversion element 111 is shown transparently.
  • the color filter CF is omitted.
  • the plurality of photoelectric conversion elements 111 and the plurality of microlenses ML are arranged in a matrix.
  • each of the plurality of photoelectric conversion elements 111 overlaps one of the plurality of microlenses ML.
  • One photoelectric conversion element 111 and one microlens ML correspond to each other.
  • the center of the photoelectric conversion element 111 coincides with the center of the microlens ML.
  • the plurality of photoelectric conversion elements 111 and the plurality of microlenses ML are arranged in the pixel region PIX.
  • the pixel region PIX is disposed at the center of the first substrate 100.
  • FIG. 3 is a plan view of the second substrate 200.
  • the second substrate 200 includes a plurality of through electrodes 221, a vertical scanning circuit 501, a vertical scanning circuit 502, a horizontal scanning circuit 503, a horizontal scanning circuit 504, and a plurality of processing circuits 505. And have.
  • reference numerals of one through electrode 221 and one processing circuit 505 are shown as representatives.
  • a part of the through electrode 221 and a part of the processing circuit 505 are omitted.
  • each element is shown transparently.
  • the plurality of processing circuits 505 are arranged in the area A1.
  • the area A1 is disposed at a position corresponding to the pixel area PIX.
  • the pixel region PIX and the region A1 overlap.
  • the region A1 is disposed in the center of the second substrate 200.
  • the plurality of processing circuits 505 are arranged for each column in the arrangement of the plurality of photoelectric conversion elements 111.
  • the plurality of processing circuits 505 process signals output from the plurality of photoelectric conversion elements 111.
  • the processing circuit 505 is an AD conversion circuit that performs analog / digital conversion on signals read from the plurality of photoelectric conversion elements 111.
  • the processing circuit 505 may be a noise removal circuit that removes noise included in signals read from the plurality of photoelectric conversion elements 111.
  • the processing circuit 505 may be an amplification circuit that amplifies signals read from the plurality of photoelectric conversion elements 111.
  • a plurality of micro bumps 401 not shown in FIG. 3 are arranged for each photoelectric conversion element 111. A signal output from each photoelectric conversion element 111 is transferred to the second substrate 200 through any one of the plurality of micro bumps 401.
  • the vertical scanning circuit 501, the vertical scanning circuit 502, the horizontal scanning circuit 503, and the horizontal scanning circuit 504 are arranged in the area A2.
  • the vertical scanning circuit 501 and the vertical scanning circuit 502 are adjacent to the region A1 in the row direction in the arrangement of the plurality of photoelectric conversion elements 111.
  • the horizontal scanning circuit 503 and the horizontal scanning circuit 504 are adjacent to the region A1 in the column direction in the arrangement of the plurality of photoelectric conversion elements 111.
  • the vertical scanning circuit 501 and the vertical scanning circuit 502 control a plurality of pixels including the photoelectric conversion element 111 for each row.
  • the vertical scanning circuit 501 and the vertical scanning circuit 502 generate a control signal for performing this control, and output the control signal to a plurality of pixels.
  • the horizontal scanning circuit 503 and the horizontal scanning circuit 504 perform control to output a signal processed by the processing circuit 505 from the processing circuit 505 for each column.
  • the plurality of through electrodes 221 are disposed only in the region A2 different from the region A1. Region A2 surrounds region A1. Each of the plurality of through-electrodes 221 is disposed in a region where any one of the vertical scanning circuit 501, the vertical scanning circuit 502, the horizontal scanning circuit 503, and the horizontal scanning circuit 504 is disposed in the region A2. The plurality of through electrodes 221 are arranged for each row and for each column in the arrangement of the plurality of photoelectric conversion elements 111.
  • FIG. 4 is a plan view of the third substrate 300.
  • the arrangement of each element when the third substrate 300 is viewed in the direction perpendicular to the surface 310a is shown. That is, FIG. 4 shows an arrangement of elements when the third substrate 300 is viewed from the front of the third substrate 300.
  • the third substrate 300 includes a memory circuit 506.
  • the memory circuit 506 is shown transparently.
  • the memory circuit 506 is disposed in the area A3.
  • the region A3 is disposed at a position corresponding to the pixel region PIX.
  • the region A3 is arranged at the center of the third substrate 300.
  • the memory circuit 506 stores the signal processed by the processing circuit 505.
  • the memory circuit 506 has a plurality of memory areas 5060. In FIG. 4, a reference numeral of one memory area 5060 is shown as a representative.
  • the plurality of memory areas 5060 are arranged for each photoelectric conversion element 111.
  • One memory region 5060 corresponds to one photoelectric conversion element 111.
  • the memory area 5060 stores a signal corresponding to the signal output from the photoelectric conversion element 111.
  • the third substrate 300 may include an image processing circuit that processes a signal stored in the memory circuit 506. For example, the image processing circuit converts a signal stored in the memory circuit 506 into image data. The image processing circuit may correct the image data. The image processing circuit may compress the image data.
  • the solid-state imaging device 10 has a plurality of pixels.
  • FIG. 5 shows the configuration of one pixel.
  • the pixel includes a photoelectric conversion element 111, a transfer transistor 131, a floating diffusion 132, a reset transistor 133, an amplification transistor 134, a current source 135, a clamp capacitor 136, a sample hold transistor 137, a memory 138, and a clamp.
  • the transistor 139, the amplification transistor 140, and the selection transistor 141 are included.
  • the floating diffusion 132 is described as FD132.
  • the first end of the photoelectric conversion element 111 is connected to the ground.
  • the drain of the transfer transistor 131 is connected to the second end of the photoelectric conversion element 111.
  • the gate of the transfer transistor 131 is connected to the vertical scanning circuit 501 or the vertical scanning circuit 502.
  • a control signal ⁇ TX is supplied from the vertical scanning circuit 501 or the vertical scanning circuit 502 to the gate of the transfer transistor 131.
  • the first end of the FD 132 is connected to the source of the transfer transistor 131.
  • the second end of the FD 132 is connected to the ground.
  • the drain of the reset transistor 133 is connected to a power supply that supplies the power supply voltage VDD.
  • the source of the reset transistor 133 is connected to the source of the transfer transistor 131.
  • the gate of the reset transistor 133 is connected to the vertical scanning circuit 501 or the vertical scanning circuit 502.
  • a control signal ⁇ RST is supplied from the vertical scanning circuit 501 or the vertical scanning circuit 502 to the gate of the reset transistor 133.
  • the drain of the amplifying transistor 134 is connected to a power supply that supplies a power supply voltage VDD.
  • the gate of the amplification transistor 134 is connected to the source of the transfer transistor 131.
  • the first end of the current source 135 is connected to the source of the amplification transistor 134.
  • the second end of the current source 135 is connected to the ground.
  • the first end of the clamp capacitor 136 is connected to the source of the amplification transistor 134 and the first end of the current source 135.
  • the drain of the sample hold transistor 137 is connected to the second end of the clamp capacitor 136.
  • the gate of the sample hold transistor 137 is connected to the vertical scanning circuit 501 or the vertical scanning circuit 502.
  • a control signal ⁇ SH is supplied from the vertical scanning circuit 501 or the vertical scanning circuit 502 to the gate of the sample hold transistor 137.
  • the drain of the clamp transistor 139 is connected to a power supply that supplies a power supply voltage VDD.
  • the source of the clamp transistor 139 is connected to the source of the sample and hold transistor 137.
  • the gate of the clamp transistor 139 is connected to the vertical scanning circuit 501 or the vertical scanning circuit 502.
  • a control signal ⁇ CL is supplied from the vertical scanning circuit 501 or the vertical scanning circuit 502 to the gate of the clamp transistor 139.
  • the first end of the memory 138 is connected to the source of the sample and hold transistor 137.
  • the second end of the memory 138 is connected to the ground.
  • the drain of the amplifying transistor 140 is connected to a power supply that supplies a power supply voltage VDD.
  • the gate of the amplification transistor 140 is connected to the source of the sample hold transistor 137.
  • the drain of the selection transistor 141 is connected to the source of the amplification transistor 140.
  • the source of the selection transistor 141 is connected to the vertical signal line 142.
  • the gate of the selection transistor 141 is connected to the vertical scanning circuit 501 or the vertical scanning circuit 502.
  • a control signal ⁇ SEL is supplied from the vertical scanning circuit 501 or the vertical scanning circuit 502 to the gate of the selection transistor 141.
  • the photoelectric conversion element 111 is a photodiode.
  • the photoelectric conversion element 111 performs imaging and outputs a first signal. Specifically, the photoelectric conversion element 111 generates charges based on the amount of light incident on the photoelectric conversion element 111 and accumulates the generated charges. The photoelectric conversion element 111 outputs electric charge as the first signal.
  • the transfer transistor 131 is connected to the photoelectric conversion element 111 and the FD 132.
  • the transfer transistor 131 switches between a state in which the photoelectric conversion element 111 and the FD 132 are electrically connected and a state in which the photoelectric conversion element 111 and the FD 132 are electrically insulated.
  • the transfer transistor 131 is turned on, the photoelectric conversion element 111 and the FD 132 are electrically connected.
  • the transfer transistor 131 is turned off, the photoelectric conversion element 111 and the FD 132 are electrically insulated.
  • the transfer transistor 131 transfers the charge accumulated in the photoelectric conversion element 111 to the FD 132.
  • the on / off state of the transfer transistor 131 is controlled by a control signal ⁇ TX from the vertical scanning circuit 501 or the vertical scanning circuit 502.
  • the FD 132 holds a voltage based on the charges output from the photoelectric conversion element 111. That is, the FD 132 holds the first signal output from the photoelectric conversion element 111 as a voltage.
  • the reset transistor 133 is connected to the power source and the FD 132.
  • the reset transistor 133 switches between a state in which the power source and the FD 132 are electrically connected and a state in which the power source and the FD 132 are electrically insulated.
  • the reset transistor 133 is turned on, the power supply and the FD 132 are electrically connected.
  • the reset transistor 133 is turned off, the power source and the FD 132 are electrically insulated.
  • the reset transistor 133 resets the FD 132.
  • On / off of the reset transistor 133 is controlled by a control signal ⁇ RST from the vertical scanning circuit 501 or the vertical scanning circuit 502.
  • the photoelectric conversion element 111 When the transfer transistor 131 and the reset transistor 133 are on, the photoelectric conversion element 111 is reset. By resetting the photoelectric conversion element 111 and the FD 132, the amount of charge accumulated in the photoelectric conversion element 111 and the FD 132 is controlled. By this reset, the state (potential) between the photoelectric conversion element 111 and the FD 132 is set to the reference state (reference potential, reset level).
  • the amplification transistor 134 amplifies a voltage based on the electric charge held in the FD 132 and outputs the amplified voltage from the source as a second signal.
  • the current source 135 functions as a load for the amplification transistor 134 and supplies a current for driving the amplification transistor 134 to the amplification transistor 134.
  • the amplification transistor 134 and the current source 135 constitute a source follower circuit.
  • the clamp capacitor 136 clamps (fixes) the voltage level of the second signal output from the amplification transistor 134.
  • the sample hold transistor 137 is connected to the clamp capacitor 136 and the memory 138.
  • the sample and hold transistor 137 switches between a state in which the clamp capacitor 136 and the memory 138 are electrically connected and a state in which the clamp capacitor 136 and the memory 138 are electrically insulated.
  • the sample hold transistor 137 is turned on, the clamp capacitor 136 and the memory 138 are electrically connected.
  • the sample hold transistor 137 is turned off, the clamp capacitor 136 and the memory 138 are electrically insulated.
  • the sample hold transistor 137 samples the voltage at the second end of the clamp capacitor 136.
  • the sample and hold transistor 137 transfers the second signal output from the amplification transistor 134 to the memory 138.
  • the sample hold transistor 137 is turned on and off by a control signal ⁇ SH from the vertical scanning circuit 501 or the vertical scanning circuit 502.
  • the memory 138 holds the second signal sampled by the sample and hold transistor 137.
  • the clamp transistor 139 is connected to the power source and the memory 138.
  • the clamp transistor 139 switches between a state in which the power source and the memory 138 are electrically connected and a state in which the power source and the memory 138 are electrically insulated.
  • the clamp transistor 139 is turned on, the power supply and the memory 138 are electrically connected.
  • the clamp transistor 139 is turned off, the power source and the memory 138 are electrically isolated.
  • the clamp transistor 139 resets the memory 138.
  • ON / OFF of the clamp transistor 139 is controlled by a control signal ⁇ CL from the vertical scanning circuit 501 or the vertical scanning circuit 502.
  • the clamp capacitor 136 is reset.
  • the amount of charge accumulated in the clamp capacitor 136 and the memory 138 is controlled.
  • the state (potential) between the clamp capacitor 136 and the memory 138 is set to the reference state (reference potential, reset level).
  • the amplification transistor 140 amplifies a voltage based on the second signal held in the memory 138, and outputs the amplified voltage from the source as a third signal.
  • the current source connected to the vertical signal line 142 functions as a load for the amplification transistor 140 and supplies a current for driving the amplification transistor 140 to the amplification transistor 140.
  • the amplification transistor 140 and this current source constitute a source follower circuit.
  • the selection transistor 141 is connected to the amplification transistor 140 and the vertical signal line 142.
  • the selection transistor 141 switches between a state in which the amplification transistor 140 and the vertical signal line 142 are electrically connected and a state in which the amplification transistor 140 and the vertical signal line 142 are electrically insulated.
  • the selection transistor 141 is turned on, the amplification transistor 140 and the vertical signal line 142 are electrically connected.
  • the selection transistor 141 is turned off, the amplification transistor 140 and the vertical signal line 142 are electrically insulated.
  • the selection transistor 141 outputs the third signal output from the amplification transistor 140 to the vertical signal line 142.
  • On / off of the selection transistor 141 is controlled by a control signal ⁇ SEL from the vertical scanning circuit 501 or the vertical scanning circuit 502.
  • a plurality of vertical signal lines 142 are arranged.
  • a vertical signal line 142 is arranged for each column in the array of a plurality of pixels.
  • the plurality of vertical signal lines 142 extend in the column direction.
  • Each of the plurality of vertical signal lines 142 is connected to a pixel in each column in the array of the plurality of pixels.
  • the vertical signal line 142 is connected to the processing circuit 505.
  • a signal output from each pixel to the vertical signal line 142 is transferred to the processing circuit 505 through the vertical signal line 142.
  • a readout circuit is configured.
  • the reading circuit reads signals from the plurality of photoelectric conversion elements 111.
  • FIG. 5 a boundary D1 between the first substrate 100 and the second substrate 200 is shown.
  • the photoelectric conversion element 111, the transfer transistor 131, the floating diffusion 132, the reset transistor 133, and the amplification transistor 134 are disposed on the first substrate 100.
  • the current source 135, the clamp capacitor 136, the sample and hold transistor 137, the memory 138, the clamp transistor 139, the amplification transistor 140, and the selection transistor 141 are disposed on the second substrate 200.
  • the elements included in the first substrate 100 are arranged in the pixel region PIX.
  • the elements included in the second substrate 200 are arranged in the region A1.
  • the boundary D1 is not limited to the position shown in FIG.
  • the boundary D ⁇ b> 1 may be disposed between the source of the transfer transistor 131 and the first end of the FD 132.
  • the boundary D1 may be disposed between the second end of the clamp capacitor 136 and the drain of the sample hold transistor 137.
  • the boundary D1 may be disposed between the source of the sample and hold transistor 137 and the first end of the memory 138.
  • the solid-state imaging device 10 includes the first substrate 100, the second substrate 200, the third substrate 300, and the plurality of micro bumps 401.
  • the first substrate 100 includes a surface 110a (first main surface), a surface 120a (second main surface), and a plurality of photoelectric conversion elements 111 (first photoelectric conversion elements).
  • the surface 110a and the surface 120a face in opposite directions.
  • the plurality of photoelectric conversion elements 111 are arranged in a matrix.
  • the second substrate 200 includes a surface 210a (third main surface), a surface 220a (fourth main surface), one or more first layers (layer 210 and layer 220), and a plurality of through electrodes. 221 (first through electrode).
  • the surface 210a and the surface 220a face in opposite directions.
  • the surface 210a faces the surface 120a.
  • the plurality of through-electrodes 221 penetrate at least one of the one or more first layers.
  • the third substrate 300 has a surface 310a (fifth main surface) and a surface 320a (sixth main surface). The surfaces 310a and 320a face in opposite directions. The surface 310a faces the surface 220a.
  • the plurality of micro bumps 401 are disposed between the surface 120 a and the surface 210 a and electrically connect the first substrate 100 and the second substrate 200.
  • the plurality of photoelectric conversion elements 111 are arranged in the pixel region PIX.
  • the plurality of through electrodes 221 are arranged only in a region A2 (second region) different from the region A1 (first region) corresponding to the pixel region PIX.
  • the second substrate 200 includes a memory 138 (first memory circuit) and a processing circuit 505.
  • the memory 138 temporarily stores signals output from the plurality of photoelectric conversion elements 111.
  • the processing circuit 505 processes the signal stored in the memory 138.
  • the third substrate 300 includes a memory circuit 506 (second memory circuit) that stores a signal processed by the processing circuit 505.
  • the plurality of micro bumps 401 are arranged for each photoelectric conversion element 111 and electrically connect the photoelectric conversion element 111 and the memory 138.
  • the second substrate 200 has a plurality of processing circuits 505.
  • the plurality of processing circuits 505 are arranged for each column in the arrangement of the plurality of photoelectric conversion elements 111.
  • Each of the plurality of processing circuits 505 processes signals output from the photoelectric conversion elements 111 corresponding to the columns and stored in the memory 138.
  • the solid-state imaging device 10 includes a connection layer 400 (first connection layer).
  • the connection layer 400 is disposed between the first substrate 100 and the second substrate 200 and connects the first substrate 100 and the second substrate 200.
  • the plurality of micro bumps 401 are arranged on the connection layer 400.
  • the second substrate 200 includes at least one of a readout circuit, a memory 138, and a processing circuit 505.
  • the reading circuit reads signals from the plurality of photoelectric conversion elements 111.
  • the memory 138 temporarily stores signals output from the plurality of photoelectric conversion elements 111.
  • the processing circuit 505 processes signals output from the plurality of photoelectric conversion elements. At least one of the reading circuit, the memory 138, and the processing circuit 505 is disposed in the region A1.
  • the solid-state imaging device 10 may further include a second connection layer.
  • the second connection layer is disposed between the second substrate 200 and the third substrate 300 and connects the second substrate 200 and the third substrate 300.
  • the solid-state imaging device of each aspect of the present invention may not have a configuration corresponding to at least one of the resin layer 404, the microlens ML, and the color filter CF.
  • the solid-state imaging device according to each aspect of the present invention corresponds to at least one of the vertical scanning circuit 501, the vertical scanning circuit 502, the horizontal scanning circuit 503, the horizontal scanning circuit 504, the processing circuit 505, and the memory circuit 506. It is not necessary to have the structure to do.
  • the solid-state imaging device of each aspect of the present invention may not have a configuration corresponding to the readout circuit.
  • the plurality of through electrodes 221 are arranged only in the region A2 different from the region A1 corresponding to the pixel region PIX. For this reason, the influence which the some penetration electrode 221 has on the characteristic of the circuit arrange
  • FIG. 6 shows the configuration of the solid-state imaging device 11 of the first modification of the first embodiment.
  • a cross section of the solid-state imaging device 11 is shown. The difference between the configuration shown in FIG. 6 and the configuration shown in FIG. 1 will be described.
  • the third substrate 300 in the solid-state imaging device 10 illustrated in FIG. 1 is changed to the third substrate 301 in the solid-state imaging device 11 illustrated in FIG.
  • the layer 320 in the third substrate 300 is changed to the layer 321.
  • a difference between the layer 321 and the layer 320 will be described.
  • the layer 321 has a surface 321a.
  • the surface 321 a is the main surface of the third substrate 301.
  • the surface 310a and the surface 321a face in opposite directions.
  • the layer 321 has a plurality of through electrodes 322.
  • symbol of one penetration electrode 322 is shown as a representative.
  • the through electrode 322 is made of a conductive material.
  • the through electrode 322 penetrates the layer 321.
  • the through electrode 322 is in contact with the wiring 311.
  • the through electrode 322 may penetrate the layer 310 and the layer 321.
  • the through electrode 322 only needs to penetrate one or more layers of the third substrate 301.
  • the through electrode 322 is arranged in a region A4 different from the region A3 corresponding to the pixel region PIX. When the solid-state imaging device 11 is viewed in the thickness direction Dr1 of the first substrate 100, the plurality of photoelectric conversion elements 111 and the region A3 overlap.
  • the through electrode 322 is not disposed in the region A3.
  • the solid-state imaging device 11 has a plurality of solder bumps 600.
  • the solder bump 600 is disposed on the surface 321a.
  • the solder bump 600 is electrically connected to the through electrode 322.
  • the through electrode 322 transfers a signal input to the third substrate 301 to the solder bump 600.
  • the solder bump 600 is electrically connected to an external package.
  • FIG. 6 other than the above, the configuration shown in FIG. 6 is the same as the configuration shown in FIG.
  • the third substrate 301 has one or more second layers (the layer 310 and the layer 321) and a plurality of through electrodes 322 (second through electrodes).
  • the plurality of through electrodes 322 penetrate through at least one of the one or more second layers.
  • the plurality of through electrodes 322 are arranged only in the region A4 different from the region A3 corresponding to the pixel region PIX. For this reason, the influence which the some penetration electrode 322 has on the characteristic of the circuit arrange
  • the solid-state imaging device 11 can output a signal to a circuit outside the solid-state imaging device 11.
  • FIG. 7 shows the configuration of the solid-state imaging device 12 of the second modification of the first embodiment.
  • a cross section of the solid-state imaging device 12 is shown. The difference between the configuration shown in FIG. 7 and the configuration shown in FIG. 1 will be described.
  • the first substrate 100 in the solid-state imaging device 10 illustrated in FIG. 1 is changed to the first substrate 101 in the solid-state imaging device 12 illustrated in FIG.
  • the layer 110 in the first substrate 100 is changed to the layer 112
  • the layer 120 in the first substrate 100 is changed to the layer 124.
  • the difference between the layer 112 and the layer 110 will be described, and the difference between the layer 124 and the layer 120 will be described.
  • An opening 130 is disposed in the layer 112 and the layer 124.
  • the opening 130 penetrates the layer 112.
  • the wiring 121 is exposed.
  • the lowermost wiring 121 is exposed.
  • the exposed wiring 121 functions as a pad that is an electrode electrically connected to an external package.
  • a wire is connected to the wiring 121 by wire bonding.
  • FIG. 7 other than the above, the configuration shown in FIG. 7 is the same as the configuration shown in FIG. 7
  • the solid-state imaging device 12 can output a signal to a circuit outside the solid-state imaging device 12.
  • FIG. 8 shows the configuration of the solid-state imaging device 13 according to the second embodiment of the present invention.
  • a cross section of the solid-state imaging device 13 is shown. The difference between the configuration shown in FIG. 8 and the configuration shown in FIG. 1 will be described.
  • the second substrate 200 in the solid-state imaging device 10 shown in FIG. 1 is changed to the second substrate 201.
  • the layer 220 in the second substrate 200 is changed to the layer 222. A difference between the layer 222 and the layer 220 will be described.
  • the layer 222 includes a plurality of photoelectric conversion elements 223 (photodiodes).
  • symbol of one photoelectric conversion element 223 is shown as a representative.
  • the photoelectric conversion element 223 is disposed in the region A1.
  • the photoelectric conversion element 223 is formed using a semiconductor material having a different impurity concentration from the semiconductor material forming the layer 222.
  • the photoelectric conversion element 223 converts light into a signal.
  • the photoelectric conversion element 223 can function as a phase difference autofocus pixel.
  • the imaging device has a solid-state imaging device 13.
  • the imaging apparatus can estimate the position of the imaging target with respect to the focal position of the imaging lens based on the signal generated by the photoelectric conversion element 223.
  • the imaging apparatus can adjust the focal position of the imaging lens according to the estimation result.
  • the photoelectric conversion element 223 may acquire a signal based on special light.
  • the special light is fluorescence.
  • ICG indocyanine green
  • ICG is a fluorescent material.
  • ICG is administered into the body of the subject to be tested in advance. ICG is excited in the infrared region by excitation light and emits fluorescence.
  • the administered ICG is accumulated in a lesion such as cancer. Since intense fluorescence is generated from the lesion, the examiner can determine the presence or absence of the lesion based on the captured fluorescence image.
  • a filter that transmits only fluorescence is disposed between the photoelectric conversion element 223 and the photoelectric conversion element 111.
  • the photoelectric conversion element 223 generates a signal based on fluorescence.
  • Special light may be narrowband light.
  • the blood vessel is irradiated with blue narrow-band light or green narrow-band light.
  • a filter that transmits only narrowband light is disposed between the photoelectric conversion element 223 and the photoelectric conversion element 111.
  • the photoelectric conversion element 223 generates a signal based on narrowband light.
  • FIG. 8 The configuration shown in FIG. 8 is the same as the configuration shown in FIG.
  • the second substrate 201 only needs to include at least one of a reading circuit, a memory 138, a processing circuit 505, and a plurality of photoelectric conversion elements 223 (second photoelectric conversion elements). At least one of the reading circuit, the memory 138, the processing circuit 505, and the plurality of photoelectric conversion elements 223 is disposed in the region A1.
  • the influence of the plurality of through electrodes 221 on the characteristics of the circuit arranged in the region A1 is reduced.
  • FIG. 9 shows the configuration of the solid-state imaging device 14 according to the third embodiment of the present invention.
  • a cross section of the solid-state imaging device 14 is shown. The difference between the configuration shown in FIG. 9 and the configuration shown in FIG. 1 will be described.
  • the third substrate 300 in the solid-state imaging device 10 shown in FIG. 1 is changed to the third substrate 301.
  • the third substrate 301 is the same as the third substrate 301 in the solid-state imaging device 11 shown in FIG.
  • the solid-state imaging device 14 has a fourth substrate 700.
  • the fourth substrate 700 includes a layer 710 (wiring layer) and a layer 720 (semiconductor layer).
  • the layers 710 and 720 are stacked in the thickness direction Dr1 of the first substrate 100. Layer 710 and layer 720 are in contact with each other.
  • the layer 710 has a surface 710a.
  • the surface 710a faces the surface 321a.
  • the surface 710 a is in contact with the third substrate 301.
  • the surface 710 a is a main surface of the fourth substrate 700.
  • the main surface of the fourth substrate 700 is a relatively wide surface among a plurality of surfaces constituting the surface of the fourth substrate 700.
  • the layer 710 includes a plurality of wirings 711, a plurality of vias 712, and an interlayer insulating film 713. In FIG. 9, reference numerals of one wiring 711 and one via 712 are shown as representatives.
  • the wiring 711 and the via 712 are made of a conductive material.
  • the wiring 711 and the via 712 may be made of different conductive materials.
  • the wiring 711 is a thin film on which a wiring pattern is formed.
  • the wiring 711 is in contact with the through electrode 322.
  • the wiring 711 transmits a signal output from the third substrate 301. Only one layer of wiring 711 may be arranged, or a plurality of layers of wiring 711 may be arranged. In the example shown in FIG. 9, four layers of wiring 711 are arranged.
  • Via 712 connects wirings 711 of different layers.
  • portions other than the wiring 711 and the via 712 are configured with an interlayer insulating film 713.
  • the interlayer insulating film 713 is made of an insulating material.
  • the layer 720 is stacked with respect to the layer 710 in the thickness direction Dr1 of the first substrate 100.
  • Layer 720 is composed of a semiconductor material.
  • Layer 720 has a surface 720a.
  • the surface 720a is the main surface of the fourth substrate 700.
  • the surface 710a and the surface 720a face in opposite directions.
  • the fourth substrate 700 has two layers.
  • the fourth substrate 700 may have only one layer.
  • the fourth substrate 700 may have three or more layers.
  • the third substrate 301 does not have the memory circuit 506, and the fourth substrate 700 has the memory circuit 506.
  • the processing circuit 505 is disposed on the second substrate 200 and the third substrate 301. When the area of the processing circuit 505 is large, the processing circuit 505 can be distributed over a plurality of substrates.
  • the processing circuit 505 is an AD conversion circuit.
  • FIG. 9 other than the above, the configuration shown in FIG. 9 is the same as the configuration shown in FIG.
  • the influence of the plurality of through electrodes 221 on the characteristics of the circuit disposed in the region A1 is reduced.
  • FIG. 10 shows a configuration of an imaging apparatus 7 according to the fourth embodiment of the present invention.
  • the imaging device 7 may be an electronic device having an imaging function.
  • the imaging device 7 is any one of a digital camera, a digital video camera, a surveillance camera, an endoscope, and a microscope.
  • the imaging device 7 includes a solid-state imaging device 10, a lens unit unit 2, an image signal processing device 3, a recording device 4, a camera control device 5, and a display device 6.
  • the solid-state imaging device 10 is the solid-state imaging device 10 of the first embodiment.
  • the lens unit 2 has a zoom lens and a focus lens.
  • the lens unit 2 forms a subject image based on light from the subject on the light receiving surface of the solid-state imaging device 10.
  • the light taken in via the lens unit 2 is imaged on the light receiving surface of the solid-state imaging device 10.
  • the solid-state imaging device 10 converts a subject image formed on the light receiving surface into an imaging signal and outputs the imaging signal.
  • the image signal processing device 3 performs a predetermined process on the imaging signal output from the solid-state imaging device 10.
  • the processing performed by the image signal processing device 3 includes conversion to image data, various corrections of the image data, and compression of the image data.
  • the recording device 4 includes a semiconductor memory for recording or reading image data.
  • the recording device 4 is detachable from the imaging device 7.
  • the display device 6 displays an image based on the image data processed by the image signal processing device 3 or the image data read from the recording device 4.
  • the camera control device 5 controls the entire imaging device 7.
  • the operation of the camera control device 5 is defined by a program stored in a ROM built in the imaging device 7.
  • the camera control device 5 reads out this program and performs various controls according to the contents defined by the program.
  • the solid-state imaging device 10 may be a solid-state imaging device shown in any one of FIGS.
  • the imaging device 7 includes the solid-state imaging device 10.
  • the imaging device according to each aspect of the present invention has a configuration corresponding to at least one of the lens unit unit 2, the image signal processing device 3, the recording device 4, the camera control device 5, and the display device 6. It does not have to be.
  • the influence of the plurality of through electrodes 221 on the characteristics of the circuit disposed in the region A1 is reduced.
  • the influence of the plurality of through electrodes on the circuit characteristics is reduced.
  • Imaging device 10 11, 12, 13, 14, 1010 Solid-state imaging device 100, 101, 1100 First substrate 110, 112, 120 , 124, 210, 220, 222, 310, 320, 321, 710, 720 layers 111, 223, 1101 photoelectric conversion elements 121, 211, 311, 711 wiring 122, 212, 312, 712 vias 123, 213, 313, 713 Interlayer insulating film 130 Opening 200, 201, 1200 Second substrate 221, 322, 1201 Through electrode 300, 301, 1300 Third substrate 400, 1400 Connection layer 401, 1401 Micro bump 402, 403, 1402, 1403 Pad 404 Resin layer 501,502 Direct scanning circuit 503, 504 Horizontal scanning circuit 505 Processing circuit 506 Memory circuit 600 Solder bump 700 Fourth substrate

Abstract

　固体撮像装置は、第１の基板と、第２の基板と、第３の基板と、複数のマイクロバンプとを有する。前記第１の基板は、複数の第１の光電変換素子を有する。前記第２の基板は、複数の第１の貫通電極を有する。前記複数のマイクロバンプは、前記第１の基板と前記第２の基板とを電気的に接続する。前記第１の基板において、前記複数の第１の光電変換素子は、画素領域に配置されている。前記第２の基板において、前記複数の第１の貫通電極は、前記画素領域に対応する第１の領域と異なる第２の領域のみに配置されている。

Description

固体撮像装置および撮像装置
　本発明は、固体撮像装置および撮像装置に関する。
　複数の基板を有する固体撮像装置が開示されている。特許文献１には、複数の基板がマイクロバンプによって接続された固体撮像装置が開示されている。図１１は、特許文献１に開示された技術を適用した固体撮像装置１０１０の構成を示している。図１１において、固体撮像装置１０１０の断面が示されている。
　図１１に示すように、固体撮像装置１０１０は、第１の基板１１００と、第２の基板１２００と、第３の基板１３００と、接続層１４００と、複数のマイクロレンズＭＬと、複数のカラーフィルタＣＦとを有する。図１１において、代表として１つのマイクロレンズＭＬと１つのカラーフィルタＣＦとの符号が示されている。
　第１の基板１１００は、複数の光電変換素子１１０１を有する。図１１において、代表として１つの光電変換素子１１０１の符号が示されている。第１の基板１１００は、複数の光電変換素子１１０１に加えて、トランジスタを有する。このトランジスタは、光電変換素子１１０１から信号を読み出すための読み出し回路を構成する。第１の基板１１００は、裏面照射型（Ｂａｃｋ－Ｓｉｄｅ－Ｉｌｌｕｍｉｎａｔｉｏｎ）の素子を構成する。第１の基板１１００の表面にカラーフィルタＣＦが配置され、かつカラーフィルタＣＦ上にマイクロレンズＭＬが配置されている。
　接続層１４００は、第１の基板１１００と第２の基板１２００との間に配置されている。接続層１４００は、マイクロバンプ１４０１と、パッド１４０２と、パッド１４０３とを有する。図１１において、代表として１つのマイクロバンプ１４０１と１つのパッド１４０２と１つのパッド１４０３との符号が示されている。パッド１４０２は、第１の基板１１００と電気的に接続されている。パッド１４０３は、第２の基板１２００と電気的に接続されている。マイクロバンプ１４０１は、パッド１４０２とパッド１４０３との間に配置されている。第１の基板１１００と第２の基板１２００とは、マイクロバンプ１４０１とパッド１４０２とパッド１４０３とによって電気的に接続されている。
　第２の基板１２００は、複数の貫通電極１２０１（Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ－Ｖｉａ）を有する。図１１において、代表として１つの貫通電極１２０１の符号が示されている。貫通電極１２０１は、第２の基板１２００を構成する１つ以上の層を貫通する。第２の基板１２００と第３の基板１３００とは、貫通電極１２０１によって電気的に接続されている。第２の基板１２００は、複数の光電変換素子１１０１から読み出された信号にアナログ・デジタル変換を行うＡＤ変換回路を有する。第３の基板１３００は、ＡＤ変換回路によって処理された信号を蓄積するメモリ回路を有する。
　複数の光電変換素子１１０１によって生成された信号は、複数の光電変換素子１１０１からトランジスタによって同時に読み出される。複数の光電変換素子１１０１から読み出された信号は、ＡＤ変換回路によって処理される。ＡＤ変換回路によって処理された信号は、メモリ回路に蓄積される。これによって、同時シャッタが実現される。
日本国特開２０１４－１９５１１２号公報
　固体撮像装置１０１０の第２の基板１２００において、複数の光電変換素子１１０１から読み出された信号を処理する処理回路を含む様々な回路が、複数の光電変換素子１１０１に対応する領域に配置される。貫通電極１２０１も、この領域に配置されている。第２の基板１２００において、貫通電極１２０１が配置される穴に発生する応力により、光電変換素子１１０１に対応する領域の回路の特性が劣化する。一方、固体撮像装置１０１０において、マイクロバンプ１４０１は、光電変換素子１１０１に対応する領域に配置された回路の特性に影響を与えない。
　本発明は、回路の特性に与える影響が低減された固体撮像装置および撮像装置を提供することを目的とする。
　本発明の第１の態様によれば、固体撮像装置は、第１の基板と、第２の基板と、第３の基板と、複数のマイクロバンプとを有する。前記第１の基板は、第１の主面と、第２の主面と、複数の第１の光電変換素子とを有する。前記第１の主面および前記第２の主面は、互いに反対方向を向く。前記複数の第１の光電変換素子は、行列状に配置されている。前記第２の基板は、第３の主面と、第４の主面と、１つ以上の第１の層と、複数の第１の貫通電極とを有する。前記第３の主面および前記第４の主面は、互いに反対方向を向く。前記第３の主面は、前記第２の主面と対向する。前記複数の第１の貫通電極は、前記１つ以上の第１の層の少なくとも１つを貫通する。前記第３の基板は、第５の主面と、第６の主面とを有する。前記第５の主面および前記第６の主面は、互いに反対方向を向く。前記第５の主面は、前記第４の主面と対向する。前記複数のマイクロバンプは、前記第２の主面と前記第３の主面との間に配置され、かつ前記第１の基板と前記第２の基板とを電気的に接続する。前記第１の基板において、前記複数の第１の光電変換素子は、画素領域に配置されている。前記第２の基板において、前記複数の第１の貫通電極は、前記画素領域に対応する第１の領域と異なる第２の領域のみに配置されている。
　本発明の第２の態様によれば、第１の態様において、前記第２の基板は、第１のメモリ回路と、処理回路とをさらに有してもよい。前記第１のメモリ回路は、前記複数の第１の光電変換素子から出力された信号を一時的に記憶する。前記処理回路は、前記第１のメモリ回路に記憶された前記信号を処理する。前記第３の基板は、前記処理回路によって処理された前記信号を記憶する第２のメモリ回路を有してもよい。
　本発明の第３の態様によれば、第２の態様において、前記複数のマイクロバンプは、前記第１の光電変換素子毎に配置され、かつ前記第１の光電変換素子と前記第１のメモリ回路とを電気的に接続してもよい。
　本発明の第４の態様によれば、第２の態様において、前記第２の基板は、複数の前記処理回路を有してもよい。前記複数の処理回路は、前記複数の第１の光電変換素子の配列における列毎に配置されてもよい。前記複数の処理回路の各々は、前記列に対応する前記第１の光電変換素子から出力され、かつ前記第１のメモリ回路に記憶された前記信号を処理してもよい。
　本発明の第５の態様によれば、第１の態様において、前記固体撮像装置は、第１の接続層をさらに有してもよい。前記第１の接続層は、前記第１の基板と前記第２の基板との間に配置され、かつ前記第１の基板と前記第２の基板とを接続する。前記複数のマイクロバンプは、前記第１の接続層に配置されてもよい。
　本発明の第６の態様によれば、第１の態様において、前記固体撮像装置は、前記第２の基板と前記第３の基板との間に配置され、かつ前記第２の基板と前記第３の基板とを接続する第２の接続層をさらに有してもよい。
　本発明の第７の態様によれば、第１の態様において、前記第２の基板は、読み出し回路と、第１のメモリ回路と、処理回路と、複数の第２の光電変換素子との少なくとも１つをさらに有してもよい。前記読み出し回路は、前記複数の第１の光電変換素子から信号を読み出す。前記第１のメモリ回路は、前記複数の第１の光電変換素子から出力された信号を一時的に記憶する。前記処理回路は、前記複数の第１の光電変換素子から出力された信号を処理する。前記読み出し回路と、前記第１のメモリ回路と、前記処理回路と、前記複数の第２の光電変換素子との少なくとも１つは、前記第１の領域に配置されてもよい。
　本発明の第８の態様によれば、第１の態様において、前記第３の基板は、１つ以上の第２の層と、複数の第２の貫通電極とをさらに有してもよい。前記複数の第２の貫通電極は、前記１つ以上の第２の層の少なくとも１つを貫通する。
　本発明の第９の態様によれば、撮像装置は、前記固体撮像装置を有する。
　上記の各態様によれば、複数の貫通電極は、画素領域に対応する第１の領域と異なる第２の領域のみに配置されている。このため、複数の貫通電極が回路の特性に与える影響が低減される。
本発明の第１の実施形態の固体撮像装置の断面図である。 本発明の第１の実施形態の第１の基板の平面図である。 本発明の第１の実施形態の第２の基板の平面図である。 本発明の第１の実施形態の第３の基板の平面図である。 本発明の第１の実施形態の画素の回路図である。 本発明の第１の実施形態の第１の変形例の固体撮像装置の断面図である。 本発明の第１の実施形態の第２の変形例の固体撮像装置の断面図である。 本発明の第２の実施形態の固体撮像装置の断面図である。 本発明の第３の実施形態の固体撮像装置の断面図である。 本発明の第４の実施形態の撮像装置の構成を示すブロック図である。 従来技術の固体撮像装置の断面図である。
　図面を参照し、本発明の実施形態を説明する。
　（第１の実施形態）
　図１は、本発明の第１の実施形態の固体撮像装置１０の構成を示している。図１において、固体撮像装置１０の断面が示されている。図１に示すように、固体撮像装置１０は、第１の基板１００と、第２の基板２００と、第３の基板３００と、接続層４００と、複数のカラーフィルタＣＦと、複数のマイクロレンズＭＬとを有する。図１において、代表として１つのマイクロレンズＭＬと１つのカラーフィルタＣＦとの符号が示されている。
　固体撮像装置１０を構成する部分の寸法は、図１に示される寸法に従うとは限らない。固体撮像装置１０を構成する部分の寸法は任意であってよい。図１以外の断面図における寸法についても同様である。
　第１の基板１００は、層１１０（半導体層）と、層１２０（配線層）とを有する。層１１０と層１２０とは、第１の基板１００の厚さ方向Ｄｒ１に積層されている。第１の基板１００の厚さ方向Ｄｒ１は、層１１０の面１１０ａに垂直な方向である。層１１０と層１２０とは、互いに接触する。
　層１１０は、半導体材料で構成されている。例えば、半導体材料は、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）との少なくとも１つである。層１１０は、面１１０ａを有する。面１１０ａは、第１の基板１００の主面である。第１の基板１００の主面は、第１の基板１００の表面を構成する複数の面のうち相対的に広い面である。
　層１１０は、複数の光電変換素子１１１（フォトダイオード）を有する。図１において、代表として１つの光電変換素子１１１の符号が示されている。光電変換素子１１１は、画素を構成する。光電変換素子１１１は、画素領域ＰＩＸに配置されている。例えば、光電変換素子１１１は、層１１０を構成する半導体材料とは不純物濃度が異なる半導体材料で構成されている。光電変換素子１１１は、光を信号に変換する。
　層１２０は、層１１０に対して第１の基板１００の厚さ方向Ｄｒ１に積層されている。層１２０は、面１２０ａを有する。面１２０ａは、接続層４００と接触する。面１２０ａは、第１の基板１００の主面である。面１１０ａと面１２０ａとは、互いに反対方向を向く。
　層１２０は、複数の配線１２１と、複数のビア１２２と、層間絶縁膜１２３とを有する。図１において、代表として１つの配線１２１と１つのビア１２２との符号が示されている。
　配線１２１とビア１２２とは、導電材料で構成されている。例えば、導電材料は、アルミニウム（Ａｌ）および銅（Ｃｕ）のような金属である。配線１２１とビア１２２とが、互いに異なる導電材料で構成されてもよい。配線１２１は、配線パターンが形成された薄膜である。配線１２１は、光電変換素子１１１によって生成された信号を伝送する。１層のみの配線１２１が配置されてもよいし、複数層の配線１２１が配置されてもよい。図１に示す例では、３層の配線１２１が配置されている。
　ビア１２２は、異なる層の配線１２１を接続する。層１２０において、配線１２１およびビア１２２以外の部分は、層間絶縁膜１２３で構成されている。層間絶縁膜１２３は、絶縁材料で構成されている。例えば、絶縁材料は、二酸化珪素（ＳｉＯ２）である。
　図１において、第１の基板１００は、２つの層を有する。第１の基板１００は、１つの層のみを有してもよい。あるいは、第１の基板１００は、３つ以上の層を有してもよい。
　第２の基板２００は、層２１０（配線層）と、層２２０（半導体層）とを有する。層２１０と層２２０とは、第１の基板１００の厚さ方向Ｄｒ１に積層されている。層２１０と層２２０とは、互いに接触する。
　層２１０は、面２１０ａを有する。面２１０ａは、面１２０ａと対向する。面２１０ａは、接続層４００と接触する。面２１０ａは、第２の基板２００の主面である。第２の基板２００の主面は、第２の基板２００の表面を構成する複数の面のうち相対的に広い面である。層２１０は、複数の配線２１１と、複数のビア２１２と、層間絶縁膜２１３とを有する。図１において、代表として１つの配線２１１と１つのビア２１２との符号が示されている。
　配線２１１とビア２１２とは、導電材料で構成されている。配線２１１とビア２１２とが、互いに異なる導電材料で構成されてもよい。配線２１１は、配線パターンが形成された薄膜である。配線２１１は、第１の基板１００から出力された信号を伝送する。１層のみの配線２１１が配置されてもよいし、複数層の配線２１１が配置されてもよい。図１に示す例では、３層の配線２１１が配置されている。
　ビア２１２は、異なる層の配線２１１を接続する。層２１０において、配線２１１およびビア２１２以外の部分は、層間絶縁膜２１３で構成されている。層間絶縁膜２１３は、絶縁材料で構成されている。
　層２２０は、層２１０に対して第１の基板１００の厚さ方向Ｄｒ１に積層されている。層２２０は、半導体材料で構成されている。層２２０は、面２２０ａを有する。面２２０ａは、第３の基板３００と接触する。面２２０ａは、第２の基板２００の主面である。面２１０ａと面２２０ａとは、互いに反対方向を向く。
　層２２０は、複数の貫通電極２２１を有する。図１において、代表として１つの貫通電極２２１の符号が示されている。貫通電極２２１は、導電材料で構成されている。貫通電極２２１は、層２２０を貫通する。貫通電極２２１は、配線２１１と接触する。貫通電極２２１は、層２１０と層２２０とを貫通してもよい。貫通電極２２１は、第２の基板２００の１つ以上の層を貫通すればよい。貫通電極２２１は、画素領域ＰＩＸに対応する領域Ａ１と異なる領域Ａ２に配置されている。面１１０ａに垂直な方向すなわち第１の基板１００の厚さ方向Ｄｒ１に固体撮像装置１０を見たとき、複数の光電変換素子１１１と領域Ａ１とが重なる。貫通電極２２１は、領域Ａ１に配置されていない。貫通電極２２１が、第３の基板３００と接触する層２２０を貫通することにより、貫通電極２２１は、第２の基板２００と第３の基板３００とを電気的に接続する。貫通電極２２１は、第２の基板２００に入力された信号を第３の基板３００に転送する。
　図１において、第２の基板２００は、２つの層を有する。第２の基板２００は、１つの層のみを有してもよい。あるいは、第２の基板２００は、３つ以上の層を有してもよい。
　第３の基板３００は、層３１０（配線層）と、層３２０（半導体層）とを有する。層３１０と層３２０とは、第１の基板１００の厚さ方向Ｄｒ１に積層されている。層３１０と層３２０とは、互いに接触する。
　層３１０は、面３１０ａを有する。面３１０ａは、面２２０ａと対向する。面３１０ａは、第２の基板２００と接触する。面３１０ａは、第３の基板３００の主面である。第３の基板３００の主面は、第３の基板３００の表面を構成する複数の面のうち相対的に広い面である。層３１０は、複数の配線３１１と、複数のビア３１２と、層間絶縁膜３１３とを有する。図１において、代表として１つの配線３１１と１つのビア３１２との符号が示されている。
　配線３１１とビア３１２とは、導電材料で構成されている。配線３１１とビア３１２とが、互いに異なる導電材料で構成されてもよい。配線３１１は、配線パターンが形成された薄膜である。配線３１１は、貫通電極２２１と接触する。配線３１１は、第２の基板２００から出力された信号を伝送する。１層のみの配線３１１が配置されてもよいし、複数層の配線３１１が配置されてもよい。図１に示す例では、４層の配線３１１が配置されている。
　ビア３１２は、異なる層の配線３１１を接続する。層３１０において、配線３１１およびビア３１２以外の部分は、層間絶縁膜３１３で構成されている。層間絶縁膜３１３は、絶縁材料で構成されている。
　層３２０は、層３１０に対して第１の基板１００の厚さ方向Ｄｒ１に積層されている。層３２０は、半導体材料で構成されている。層３２０は、面３２０ａを有する。面３２０ａは、第３の基板３００の主面である。面３１０ａと面３２０ａとは、互いに反対方向を向く。
　図１において、第３の基板３００は、２つの層を有する。第３の基板３００は、１つの層のみを有してもよい。あるいは、第３の基板３００は、３つ以上の層を有してもよい。
　接続層４００は、第１の基板１００と第２の基板２００との間に配置されている。接続層４００は、マイクロバンプ４０１と、パッド４０２と、パッド４０３と、樹脂層４０４とを有する。図１において、代表として１つのマイクロバンプ４０１と１つのパッド４０２と１つのパッド４０３との符号が示されている。マイクロバンプ４０１とパッド４０２とパッド４０３とは、導電材料で構成されている。例えば、マイクロバンプ４０１とパッド４０２とパッド４０３とを構成する導電材料は、金（Ａｕ）、アルミニウム（Ａｌ）、および銅（Ｃｕ）のような金属である。
　パッド４０２は、面１２０ａにおいてビア１２２と接触する。このため、パッド４０２は、第１の基板１００と電気的に接続されている。パッド４０３は、面２１０ａにおいてビア２１２と接触する。このため、パッド４０３は、第２の基板２００と電気的に接続されている。マイクロバンプ４０１は、パッド４０２とパッド４０３との間に配置されている。マイクロバンプ４０１は、パッド４０２およびパッド４０３と接触する。マイクロバンプ４０１とパッド４０２とパッド４０３とは、第１の基板１００と第２の基板２００とを電気的に接続する。マイクロバンプ４０１とパッド４０２とパッド４０３とは、第１の基板１００から出力された信号を第２の基板２００に転送する。
　接続層４００において、マイクロバンプ４０１、パッド４０２、およびパッド４０３以外の部分は、樹脂層４０４で構成されている。樹脂層４０４は、樹脂材料で構成されている。
　カラーフィルタＣＦは、面１１０ａに配置されている。マイクロレンズＭＬは、カラーフィルタＣＦに積層されている。
　固体撮像装置１０の光学的前方に配置された撮像レンズを通過した、被写体からの光がマイクロレンズＭＬに入射する。マイクロレンズＭＬは、撮像レンズを通過した光を結像する。カラーフィルタＣＦは、マイクロレンズＭＬに対応する領域に配置されている。つまり、カラーフィルタＣＦは、マイクロレンズＭＬを通過した光が通過する領域に配置されている。マイクロレンズＭＬを通過した光は、カラーフィルタＣＦに入射する。カラーフィルタＣＦは、特定の波長範囲の光を透過させる。
　カラーフィルタＣＦを透過した光は、層１１０に入射する。層１１０において光電変換素子１１１は、マイクロレンズＭＬに対応する領域に配置されている。つまり、光電変換素子１１１は、マイクロレンズＭＬを通過した光が通過する領域に配置されている。層１１０に入射した光は、光電変換素子１１１に入射する。光電変換素子１１１は、入射した光を信号に変換する。
　光電変換素子１１１から出力された信号は、配線１２１とビア１２２とによって接続層４００に転送される。接続層４００に転送された信号は、マイクロバンプ４０１とパッド４０２とパッド４０３とによって第２の基板２００に転送される。第２の基板２００に転送された信号は、配線２１１とビア２１２と貫通電極２２１とによって第３の基板３００に転送される。
　図２は、第１の基板１００の平面図である。図２において、面１１０ａに垂直な方向に第１の基板１００を見たときの各要素の配列が示されている。つまり、図２において、第１の基板１００の正面から第１の基板１００を見たときの各要素の配列が示されている。図２において、代表として１つのマイクロレンズＭＬと１つの光電変換素子１１１との符号が示されている。図２において、光電変換素子１１１の一部およびマイクロレンズＭＬの一部は省略されている。図２において、光電変換素子１１１は、透過的に示されている。図２において、カラーフィルタＣＦは省略されている。
　複数の光電変換素子１１１と複数のマイクロレンズＭＬとは、行列状に配置されている。面１１０ａに垂直な方向に第１の基板１００を見たとき、複数の光電変換素子１１１の各々は、複数のマイクロレンズＭＬのいずれか１つと重なる。１つの光電変換素子１１１と１つのマイクロレンズＭＬとが互いに対応する。面１１０ａに垂直な方向に第１の基板１００を見たとき、光電変換素子１１１の中心とマイクロレンズＭＬの中心とが一致する。複数の光電変換素子１１１と複数のマイクロレンズＭＬとは、画素領域ＰＩＸに配置されている。画素領域ＰＩＸは、第１の基板１００の中央に配置されている。
　図３は、第２の基板２００の平面図である。図３において、面２１０ａに垂直な方向に第２の基板２００を見たときの各要素の配列が示されている。つまり、図３において、第２の基板２００の正面から第２の基板２００を見たときの各要素の配列が示されている。図３に示すように、第２の基板２００は、複数の貫通電極２２１と、垂直走査回路５０１と、垂直走査回路５０２と、水平走査回路５０３と、水平走査回路５０４と、複数の処理回路５０５とを有する。図３において、代表として１つの貫通電極２２１と１つの処理回路５０５との符号が示されている。図３において、貫通電極２２１の一部および処理回路５０５の一部は省略されている。図３において、各要素は、透過的に示されている。
　複数の処理回路５０５は、領域Ａ１に配置されている。領域Ａ１は、画素領域ＰＩＸに対応する位置に配置されている。面１１０ａに垂直な方向すなわち第１の基板１００の厚さ方向Ｄｒ１に固体撮像装置１０を見たとき、画素領域ＰＩＸと領域Ａ１とが重なる。領域Ａ１は、第２の基板２００の中央に配置されている。
　複数の処理回路５０５は、複数の光電変換素子１１１の配列における列毎に配置されている。複数の処理回路５０５は、複数の光電変換素子１１１から出力された信号を処理する。例えば、処理回路５０５は、複数の光電変換素子１１１から読み出された信号にアナログ・デジタル変換を行うＡＤ変換回路である。処理回路５０５は、複数の光電変換素子１１１から読み出された信号に含まれるノイズを除去するノイズ除去回路であってもよい。処理回路５０５は、複数の光電変換素子１１１から読み出された信号を増幅する増幅回路であってもよい。図３に示していない複数のマイクロバンプ４０１は、光電変換素子１１１毎に配置されている。各々の光電変換素子１１１から出力された信号は、複数のマイクロバンプ４０１のいずれか１つを介して第２の基板２００に転送される。
　垂直走査回路５０１と垂直走査回路５０２と水平走査回路５０３と水平走査回路５０４とは、領域Ａ２に配置されている。垂直走査回路５０１と垂直走査回路５０２とは、領域Ａ１に対して、複数の光電変換素子１１１の配列における行方向に隣接している。水平走査回路５０３と水平走査回路５０４とは、領域Ａ１に対して、複数の光電変換素子１１１の配列における列方向に隣接している。垂直走査回路５０１と垂直走査回路５０２とは、光電変換素子１１１を含む複数の画素を行毎に制御する。垂直走査回路５０１と垂直走査回路５０２とは、この制御を行うための制御信号を生成し、かつ制御信号を複数の画素に出力する。水平走査回路５０３と水平走査回路５０４とは、処理回路５０５によって処理された信号を処理回路５０５から列毎に出力する制御を行う。
　複数の貫通電極２２１は、領域Ａ１と異なる領域Ａ２のみに配置されている。領域Ａ２は、領域Ａ１を囲む。複数の貫通電極２２１の各々は、領域Ａ２において、垂直走査回路５０１と垂直走査回路５０２と水平走査回路５０３と水平走査回路５０４とのいずれか１つが配置された領域に配置されている。複数の貫通電極２２１は、複数の光電変換素子１１１の配列における行毎かつ列毎に配置されている。
　図４は、第３の基板３００の平面図である。図４において、面３１０ａに垂直な方向に第３の基板３００を見たときの各要素の配列が示されている。つまり、図４において、第３の基板３００の正面から第３の基板３００を見たときの各要素の配列が示されている。図４に示すように、第３の基板３００は、メモリ回路５０６を有する。図４において、メモリ回路５０６は、透過的に示されている。
　メモリ回路５０６は、領域Ａ３に配置されている。領域Ａ３は、画素領域ＰＩＸに対応する位置に配置されている。面３１０ａに垂直な方向すなわち第１の基板１００の厚さ方向Ｄｒ１に固体撮像装置１０を見たとき、画素領域ＰＩＸと領域Ａ３とが重なる。領域Ａ３は、第３の基板３００の中央に配置されている。メモリ回路５０６は、処理回路５０５によって処理された信号を記憶する。メモリ回路５０６は、複数のメモリ領域５０６０を有する。図４において、代表として１つのメモリ領域５０６０の符号が示されている。複数のメモリ領域５０６０は、光電変換素子１１１毎に配置されている。１つのメモリ領域５０６０が１つの光電変換素子１１１に対応する。メモリ領域５０６０は、光電変換素子１１１から出力された信号に対応する信号を記憶する。
　第３の基板３００は、メモリ回路５０６に記憶された信号を処理する画像処理回路を有してもよい。例えば、画像処理回路は、メモリ回路５０６に記憶された信号を画像データに変換する。画像処理回路は、画像データの補正を行ってもよい。画像処理回路は、画像データの圧縮を行ってもよい。
　固体撮像装置１０は、複数の画素を有する。図５は、１つの画素の構成を示している。画素は、光電変換素子１１１と、転送トランジスタ１３１と、フローティングディフュージョン１３２と、リセットトランジスタ１３３と、増幅トランジスタ１３４と、電流源１３５と、クランプ容量１３６と、サンプルホールドトランジスタ１３７と、メモリ１３８と、クランプトランジスタ１３９と、増幅トランジスタ１４０と、選択トランジスタ１４１とを有する。以下では、フローティングディフュージョン１３２は、ＦＤ１３２と記載される。
　光電変換素子１１１の第１端は、グランドに接続されている。転送トランジスタ１３１のドレインは、光電変換素子１１１の第２端に接続されている。転送トランジスタ１３１のゲートは、垂直走査回路５０１または垂直走査回路５０２に接続されている。制御信号φＴＸが垂直走査回路５０１または垂直走査回路５０２から転送トランジスタ１３１のゲートに供給される。
　ＦＤ１３２の第１端は、転送トランジスタ１３１のソースに接続されている。ＦＤ１３２の第２端は、グランドに接続されている。リセットトランジスタ１３３のドレインは、電源電圧ＶＤＤを供給する電源に接続されている。リセットトランジスタ１３３のソースは、転送トランジスタ１３１のソースに接続されている。リセットトランジスタ１３３のゲートは、垂直走査回路５０１または垂直走査回路５０２に接続されている。制御信号φＲＳＴが垂直走査回路５０１または垂直走査回路５０２からリセットトランジスタ１３３のゲートに供給される。
　増幅トランジスタ１３４のドレインは、電源電圧ＶＤＤを供給する電源に接続されている。増幅トランジスタ１３４のゲートは、転送トランジスタ１３１のソースに接続されている。電流源１３５の第１端は、増幅トランジスタ１３４のソースに接続されている。電流源１３５の第２端は、グランドに接続されている。クランプ容量１３６の第１端は、増幅トランジスタ１３４のソースおよび電流源１３５の第１端に接続されている。
　サンプルホールドトランジスタ１３７のドレインは、クランプ容量１３６の第２端に接続されている。サンプルホールドトランジスタ１３７のゲートは、垂直走査回路５０１または垂直走査回路５０２に接続されている。制御信号φＳＨが垂直走査回路５０１または垂直走査回路５０２からサンプルホールドトランジスタ１３７のゲートに供給される。クランプトランジスタ１３９のドレインは、電源電圧ＶＤＤを供給する電源に接続されている。クランプトランジスタ１３９のソースは、サンプルホールドトランジスタ１３７のソースに接続されている。クランプトランジスタ１３９のゲートは、垂直走査回路５０１または垂直走査回路５０２に接続されている。制御信号φＣＬが垂直走査回路５０１または垂直走査回路５０２からクランプトランジスタ１３９のゲートに供給される。
　メモリ１３８の第１端は、サンプルホールドトランジスタ１３７のソースに接続されている。メモリ１３８の第２端は、グランドに接続されている。増幅トランジスタ１４０のドレインは、電源電圧ＶＤＤを供給する電源に接続されている。増幅トランジスタ１４０のゲートは、サンプルホールドトランジスタ１３７のソースに接続されている。選択トランジスタ１４１のドレインは、増幅トランジスタ１４０のソースに接続されている。選択トランジスタ１４１のソースは、垂直信号線１４２に接続されている。選択トランジスタ１４１のゲートは、垂直走査回路５０１または垂直走査回路５０２に接続されている。制御信号φＳＥＬが垂直走査回路５０１または垂直走査回路５０２から選択トランジスタ１４１のゲートに供給される。
　光電変換素子１１１は、フォトダイオードである。光電変換素子１１１は、撮像を行い、かつ第１の信号を出力する。具体的には、光電変換素子１１１は、光電変換素子１１１に入射した光の量に基づく電荷を生成し、かつ生成された電荷を蓄積する。光電変換素子１１１は、第１の信号として電荷を出力する。
　転送トランジスタ１３１は、光電変換素子１１１とＦＤ１３２とに接続されている。転送トランジスタ１３１は、光電変換素子１１１とＦＤ１３２とが電気的に接続された状態と、光電変換素子１１１とＦＤ１３２とが電気的に絶縁された状態とを切り替える。転送トランジスタ１３１がオンになることにより、光電変換素子１１１とＦＤ１３２とが電気的に接続される。転送トランジスタ１３１がオフになることにより、光電変換素子１１１とＦＤ１３２とが電気的に絶縁される。光電変換素子１１１とＦＤ１３２とが電気的に接続されたとき、転送トランジスタ１３１は、光電変換素子１１１に蓄積された電荷をＦＤ１３２に転送する。転送トランジスタ１３１のオンとオフとは、垂直走査回路５０１または垂直走査回路５０２からの制御信号φＴＸによって制御される。
　ＦＤ１３２は、光電変換素子１１１から出力された電荷に基づく電圧を保持する。つまり、ＦＤ１３２は、光電変換素子１１１から出力された第１の信号を電圧として保持する。
　リセットトランジスタ１３３は、電源とＦＤ１３２とに接続されている。リセットトランジスタ１３３は、電源とＦＤ１３２とが電気的に接続された状態と、電源とＦＤ１３２とが電気的に絶縁された状態とを切り替える。リセットトランジスタ１３３がオンになることにより、電源とＦＤ１３２とが電気的に接続される。リセットトランジスタ１３３がオフになることにより、電源とＦＤ１３２とが電気的に絶縁される。電源とＦＤ１３２とが電気的に接続されたとき、リセットトランジスタ１３３は、ＦＤ１３２をリセットする。リセットトランジスタ１３３のオンとオフとは、垂直走査回路５０１または垂直走査回路５０２からの制御信号φＲＳＴによって制御される。転送トランジスタ１３１とリセットトランジスタ１３３とがオンであるとき、光電変換素子１１１がリセットされる。光電変換素子１１１とＦＤ１３２とのリセットにより、光電変換素子１１１とＦＤ１３２とに蓄積されている電荷量が制御される。このリセットにより、光電変換素子１１１とＦＤ１３２との状態（電位）が基準状態（基準電位、リセットレベル）に設定される。
　増幅トランジスタ１３４は、ＦＤ１３２に保持された電荷に基づく電圧を増幅し、かつ増幅された電圧を第２の信号としてソースから出力する。電流源１３５は、増幅トランジスタ１３４の負荷として機能し、かつ増幅トランジスタ１３４を駆動する電流を増幅トランジスタ１３４に供給する。増幅トランジスタ１３４と電流源１３５とは、ソースフォロア回路を構成する。
　クランプ容量１３６は、増幅トランジスタ１３４から出力された第２の信号の電圧レベルをクランプ（固定）する。サンプルホールドトランジスタ１３７は、クランプ容量１３６とメモリ１３８とに接続されている。サンプルホールドトランジスタ１３７は、クランプ容量１３６とメモリ１３８とが電気的に接続された状態と、クランプ容量１３６とメモリ１３８とが電気的に絶縁された状態とを切り替える。サンプルホールドトランジスタ１３７がオンになることにより、クランプ容量１３６とメモリ１３８とが電気的に接続される。サンプルホールドトランジスタ１３７がオフになることにより、クランプ容量１３６とメモリ１３８とが電気的に絶縁される。クランプ容量１３６とメモリ１３８とが電気的に接続されたとき、サンプルホールドトランジスタ１３７は、クランプ容量１３６の第２端の電圧をサンプリングする。これによって、サンプルホールドトランジスタ１３７は、増幅トランジスタ１３４から出力された第２の信号をメモリ１３８に転送する。サンプルホールドトランジスタ１３７のオンとオフとは、垂直走査回路５０１または垂直走査回路５０２からの制御信号φＳＨによって制御される。メモリ１３８は、サンプルホールドトランジスタ１３７によってサンプリングされた第２の信号を保持する。
　クランプトランジスタ１３９は、電源とメモリ１３８とに接続されている。クランプトランジスタ１３９は、電源とメモリ１３８とが電気的に接続された状態と、電源とメモリ１３８とが電気的に絶縁された状態とを切り替える。クランプトランジスタ１３９がオンになることにより、電源とメモリ１３８とが電気的に接続される。クランプトランジスタ１３９がオフになることにより、電源とメモリ１３８とが電気的に絶縁される。電源とメモリ１３８とが電気的に接続されたとき、クランプトランジスタ１３９は、メモリ１３８をリセットする。クランプトランジスタ１３９のオンとオフとは、垂直走査回路５０１または垂直走査回路５０２からの制御信号φＣＬによって制御される。サンプルホールドトランジスタ１３７とクランプトランジスタ１３９とがオンであるとき、クランプ容量１３６がリセットされる。クランプ容量１３６とメモリ１３８とのリセットにより、クランプ容量１３６とメモリ１３８とに蓄積されている電荷量が制御される。このリセットにより、クランプ容量１３６とメモリ１３８との状態（電位）が基準状態（基準電位、リセットレベル）に設定される。
　増幅トランジスタ１４０は、メモリ１３８に保持された第２の信号に基づく電圧を増幅し、かつ増幅された電圧を第３の信号としてソースから出力する。垂直信号線１４２に接続された電流源は、増幅トランジスタ１４０の負荷として機能し、かつ増幅トランジスタ１４０を駆動する電流を増幅トランジスタ１４０に供給する。増幅トランジスタ１４０とこの電流源とは、ソースフォロア回路を構成する。
　選択トランジスタ１４１は増幅トランジスタ１４０と垂直信号線１４２とに接続されている。選択トランジスタ１４１は、増幅トランジスタ１４０と垂直信号線１４２とが電気的に接続された状態と、増幅トランジスタ１４０と垂直信号線１４２とが電気的に絶縁された状態とを切り替える。選択トランジスタ１４１がオンになることにより、増幅トランジスタ１４０と垂直信号線１４２とが電気的に接続される。選択トランジスタ１４１がオフになることにより、増幅トランジスタ１４０と垂直信号線１４２とが電気的に絶縁される。増幅トランジスタ１４０と垂直信号線１４２とが電気的に接続されたとき、選択トランジスタ１４１は、増幅トランジスタ１４０から出力された第３の信号を垂直信号線１４２に出力する。選択トランジスタ１４１のオンとオフとは、垂直走査回路５０１または垂直走査回路５０２からの制御信号φＳＥＬによって制御される。
　複数の垂直信号線１４２が配置されている。複数の画素の配列における列毎に垂直信号線１４２が配置されている。複数の垂直信号線１４２は、列方向に伸びる。複数の垂直信号線１４２の各々は、複数の画素の配列における各列の画素に接続されている。垂直信号線１４２は、処理回路５０５に接続されている。各画素から垂直信号線１４２に出力された信号は、垂直信号線１４２によって処理回路５０５に転送される。
　転送トランジスタ１３１と、フローティングディフュージョン１３２と、増幅トランジスタ１３４と、電流源１３５と、クランプ容量１３６と、サンプルホールドトランジスタ１３７と、メモリ１３８と、増幅トランジスタ１４０と、選択トランジスタ１４１との少なくとも一部は、読み出し回路を構成する。読み出し回路は、複数の光電変換素子１１１から信号を読み出す。
　図５において、第１の基板１００と第２の基板２００との境界Ｄ１が示されている。光電変換素子１１１と、転送トランジスタ１３１と、フローティングディフュージョン１３２と、リセットトランジスタ１３３と、増幅トランジスタ１３４とは、第１の基板１００に配置されている。電流源１３５と、クランプ容量１３６と、サンプルホールドトランジスタ１３７と、メモリ１３８と、クランプトランジスタ１３９と、増幅トランジスタ１４０と、選択トランジスタ１４１とは、第２の基板２００に配置されている。図５に示す要素のうち、第１の基板１００に含まれる要素は、画素領域ＰＩＸに配置されている。図５に示す要素のうち、第２の基板２００に含まれる要素は、領域Ａ１に配置されている。
　境界Ｄ１は、図５に示す位置に限らない。例えば、境界Ｄ１は、転送トランジスタ１３１のソースとＦＤ１３２の第１端との間に配置されてもよい。境界Ｄ１は、クランプ容量１３６の第２端とサンプルホールドトランジスタ１３７のドレインとの間に配置されてもよい。境界Ｄ１は、サンプルホールドトランジスタ１３７のソースとメモリ１３８の第１端との間に配置されてもよい。
　上記のように、固体撮像装置１０は、第１の基板１００と、第２の基板２００と、第３の基板３００と、複数のマイクロバンプ４０１とを有する。第１の基板１００は、面１１０ａ（第１の主面）と、面１２０ａ（第２の主面）と、複数の光電変換素子１１１（第１の光電変換素子）とを有する。面１１０ａおよび面１２０ａは、互いに反対方向を向く。複数の光電変換素子１１１は、行列状に配置されている。第２の基板２００は、面２１０ａ（第３の主面）と、面２２０ａ（第４の主面）と、１つ以上の第１の層（層２１０および層２２０）と、複数の貫通電極２２１（第１の貫通電極）とを有する。面２１０ａおよび面２２０ａは、互いに反対方向を向く。面２１０ａは、面１２０ａと対向する。複数の貫通電極２２１は、１つ以上の第１の層の少なくとも１つを貫通する。第３の基板３００は、面３１０ａ（第５の主面）と、面３２０ａ（第６の主面）とを有する。面３１０ａおよび面３２０ａは、互いに反対方向を向く。面３１０ａは、面２２０ａと対向する。複数のマイクロバンプ４０１は、面１２０ａと面２１０ａとの間に配置され、かつ第１の基板１００と第２の基板２００とを電気的に接続する。第１の基板１００において、複数の光電変換素子１１１は、画素領域ＰＩＸに配置されている。第２の基板２００において、複数の貫通電極２２１は、画素領域ＰＩＸに対応する領域Ａ１（第１の領域）と異なる領域Ａ２（第２の領域）のみに配置されている。
　第２の基板２００は、メモリ１３８（第１のメモリ回路）と、処理回路５０５とを有する。メモリ１３８は、複数の光電変換素子１１１から出力された信号を一時的に記憶する。処理回路５０５は、メモリ１３８に記憶された信号を処理する。第３の基板３００は、処理回路５０５によって処理された信号を記憶するメモリ回路５０６（第２のメモリ回路）を有する。
　複数のマイクロバンプ４０１は、光電変換素子１１１毎に配置され、かつ光電変換素子１１１とメモリ１３８とを電気的に接続する。
　第２の基板２００は、複数の処理回路５０５を有する。複数の処理回路５０５は、複数の光電変換素子１１１の配列における列毎に配置されている。複数の処理回路５０５の各々は、列に対応する光電変換素子１１１から出力され、かつメモリ１３８に記憶された信号を処理する。
　固体撮像装置１０は、接続層４００（第１の接続層）を有する。接続層４００は、第１の基板１００と第２の基板２００との間に配置され、かつ第１の基板１００と第２の基板２００とを接続する。複数のマイクロバンプ４０１は、接続層４００に配置されている。
　第２の基板２００は、読み出し回路と、メモリ１３８と、処理回路５０５との少なくとも１つを有する。読み出し回路は、複数の光電変換素子１１１から信号を読み出す。メモリ１３８は、複数の光電変換素子１１１から出力された信号を一時的に記憶する。処理回路５０５は、複数の光電変換素子から出力された信号を処理する。読み出し回路と、メモリ１３８と、処理回路５０５との少なくとも１つは、領域Ａ１に配置されている。
　固体撮像装置１０は、第２の接続層をさらに有してもよい。第２の接続層は、第２の基板２００と第３の基板３００との間に配置され、かつ第２の基板２００と第３の基板３００とを接続する。
　本発明の各態様の固体撮像装置は、樹脂層４０４と、マイクロレンズＭＬと、カラーフィルタＣＦとの少なくとも１つに対応する構成を有していなくてもよい。本発明の各態様の固体撮像装置は、垂直走査回路５０１と、垂直走査回路５０２と、水平走査回路５０３と、水平走査回路５０４と、処理回路５０５と、メモリ回路５０６との少なくとも１つに対応する構成を有していなくてもよい。本発明の各態様の固体撮像装置は、読み出し回路に対応する構成を有していなくてもよい。
　第１の実施形態の固体撮像装置１０において、複数の貫通電極２２１は、画素領域ＰＩＸに対応する領域Ａ１と異なる領域Ａ２のみに配置されている。このため、複数の貫通電極２２１が、領域Ａ１に配置された回路の特性に与える影響が低減される。
　（第１の実施形態の第１の変形例）
　図６は、第１の実施形態の第１の変形例の固体撮像装置１１の構成を示している。図６において、固体撮像装置１１の断面が示されている。図６に示す構成について、図１に示す構成と異なる点を説明する。
　図６に示す固体撮像装置１１において、図１に示す固体撮像装置１０における第３の基板３００が第３の基板３０１に変更される。第３の基板３０１において、第３の基板３００における層３２０が層３２１に変更される。層３２１において、層３２０と異なる点を説明する。
　層３２１は、面３２１ａを有する。面３２１ａは、第３の基板３０１の主面である。面３１０ａと面３２１ａとは、互いに反対方向を向く。
　層３２１は、複数の貫通電極３２２を有する。図６において、代表として１つの貫通電極３２２の符号が示されている。貫通電極３２２は、導電材料で構成されている。貫通電極３２２は、層３２１を貫通する。貫通電極３２２は、配線３１１と接触する。貫通電極３２２は、層３１０と層３２１とを貫通してもよい。貫通電極３２２は、第３の基板３０１の１つ以上の層を貫通すればよい。貫通電極３２２は、画素領域ＰＩＸに対応する領域Ａ３と異なる領域Ａ４に配置されている。第１の基板１００の厚さ方向Ｄｒ１に固体撮像装置１１を見たとき、複数の光電変換素子１１１と領域Ａ３とが重なる。貫通電極３２２は、領域Ａ３に配置されていない。
　固体撮像装置１１は、複数の半田バンプ６００を有する。半田バンプ６００は、面３２１ａに配置されている。半田バンプ６００は、貫通電極３２２と電気的に接続されている。貫通電極３２２は、第３の基板３０１に入力された信号を半田バンプ６００に転送する。半田バンプ６００は、外部のパッケージと電気的に接続されている。
　上記以外の点について、図６に示す構成は、図１に示す構成と同様である。
　上記のように、第３の基板３０１は、１つ以上の第２の層（層３１０および層３２１）と、複数の貫通電極３２２（第２の貫通電極）とを有する。複数の貫通電極３２２は、１つ以上の第２の層の少なくとも１つを貫通する。
　複数の貫通電極３２２は、画素領域ＰＩＸに対応する領域Ａ３と異なる領域Ａ４のみに配置されている。このため、複数の貫通電極３２２が、領域Ａ３に配置された回路の特性に与える影響が低減される。
　半田バンプ６００が配置されているため、固体撮像装置１１は、信号を固体撮像装置１１の外部の回路に出力することができる。
　（第１の実施形態の第２の変形例）
　図７は、第１の実施形態の第２の変形例の固体撮像装置１２の構成を示している。図７において、固体撮像装置１２の断面が示されている。図７に示す構成について、図１に示す構成と異なる点を説明する。
　図７に示す固体撮像装置１２において、図１に示す固体撮像装置１０における第１の基板１００が第１の基板１０１に変更される。第１の基板１０１において、第１の基板１００における層１１０が層１１２に変更され、かつ第１の基板１００における層１２０が層１２４に変更される。層１１２において、層１１０と異なる点を説明し、かつ層１２４において、層１２０と異なる点を説明する。
　層１１２と層１２４とにおいて、開口部１３０が配置されている。開口部１３０は、層１１２を貫通する。開口部１３０が形成されることによって、配線１２１が露出している。図７において、最も下側の配線１２１が露出している。露出している配線１２１は、外部のパッケージと電気的に接続する電極であるパッドとして機能する。この配線１２１に対して、ワイヤーボンディングによって、ワイヤーが接続される。
　上記以外の点について、図７に示す構成は、図１に示す構成と同様である。
　開口部１３０が配置されているため、固体撮像装置１２は、信号を固体撮像装置１２の外部の回路に出力することができる。
　（第２の実施形態）
　図８は、本発明の第２の実施形態の固体撮像装置１３の構成を示している。図８において、固体撮像装置１３の断面が示されている。図８に示す構成について、図１に示す構成と異なる点を説明する。
　図８に示す固体撮像装置１３において、図１に示す固体撮像装置１０における第２の基板２００が第２の基板２０１に変更される。第２の基板２０１において、第２の基板２００における層２２０が層２２２に変更される。層２２２において、層２２０と異なる点を説明する。
　層２２２は、複数の光電変換素子２２３（フォトダイオード）を有する。図８において、代表として１つの光電変換素子２２３の符号が示されている。光電変換素子２２３は、領域Ａ１に配置されている。例えば、光電変換素子２２３は、層２２２を構成する半導体材料とは不純物濃度が異なる半導体材料で構成されている。光電変換素子２２３は、光を信号に変換する。
　例えば、光電変換素子２２３は、位相差オートフォーカスの画素として機能することができる。撮像装置は、固体撮像装置１３を有する。撮像装置は、光電変換素子２２３によって生成された信号に基づいて、撮像レンズの焦点位置に対する撮像対象の位置を推定することができる。撮像装置は、推定結果に応じて、撮像レンズの焦点位置を調整することができる。
　光電変換素子２２３は、特殊光に基づく信号を取得してもよい。例えば、特殊光は、蛍光である。医療現場では、カラー画像と蛍光画像とを用いた病変部の観察が行われている。例えば、励起光がインドシアニングリーン（ＩＣＧ）に照射され、かつ病変部からの蛍光が検出される。ＩＣＧは、蛍光物質である。ＩＣＧは、予め検査対象者の体内に投与される。ＩＣＧは、励起光によって赤外領域で励起され、かつ蛍光を発する。投与されたＩＣＧは、癌などの病変部に集積される。病変部から強い蛍光が発生するため、検査者は撮像された蛍光画像に基づいて病変部の有無を判断することができる。例えば、光電変換素子２２３と光電変換素子１１１との間に、蛍光のみを透過させるフィルタが配置される。光電変換素子２２３は、蛍光に基づく信号を生成する。
　特殊光は、狭帯域光であってもよい。血液中のヘモグロビンに吸収されやすい波長の光を血管に照射することにより、血管が強調された画像を取得することができる。例えば、青色の狭帯域光または緑色の狭帯域光が血管に照射される。例えば、光電変換素子２２３と光電変換素子１１１との間に狭帯域光のみを透過させるフィルタが配置される。光電変換素子２２３は、狭帯域光に基づく信号を生成する。
　上記以外の点について、図８に示す構成は、図１に示す構成と同様である。
　第２の基板２０１は、読み出し回路と、メモリ１３８と、処理回路５０５と、複数の光電変換素子２２３（第２の光電変換素子）との少なくとも１つを有していればよい。読み出し回路と、メモリ１３８と、処理回路５０５と、複数の光電変換素子２２３との少なくとも１つは、領域Ａ１に配置されている。
　第２の実施形態の固体撮像装置１３において、第１の実施形態と同様に、複数の貫通電極２２１が、領域Ａ１に配置された回路の特性に与える影響が低減される。
　（第３の実施形態）
　図９は、本発明の第３の実施形態の固体撮像装置１４の構成を示している。図９において、固体撮像装置１４の断面が示されている。図９に示す構成について、図１に示す構成と異なる点を説明する。
　図９に示す固体撮像装置１４において、図１に示す固体撮像装置１０における第３の基板３００が第３の基板３０１に変更される。第３の基板３０１は、図６に示す固体撮像装置１１における第３の基板３０１と同様である。
　固体撮像装置１４は、第４の基板７００を有する。第４の基板７００は、層７１０（配線層）と、層７２０（半導体層）とを有する。層７１０と層７２０とは、第１の基板１００の厚さ方向Ｄｒ１に積層されている。層７１０と層７２０とは、互いに接触する。
　層７１０は、面７１０ａを有する。面７１０ａは、面３２１ａと対向する。面７１０ａは、第３の基板３０１と接触する。面７１０ａは、第４の基板７００の主面である。第４の基板７００の主面は、第４の基板７００の表面を構成する複数の面のうち相対的に広い面である。層７１０は、複数の配線７１１と、複数のビア７１２と、層間絶縁膜７１３とを有する。図９において、代表として１つの配線７１１と１つのビア７１２との符号が示されている。
　配線７１１とビア７１２とは、導電材料で構成されている。配線７１１とビア７１２とが、互いに異なる導電材料で構成されてもよい。配線７１１は、配線パターンが形成された薄膜である。配線７１１は、貫通電極３２２と接触する。配線７１１は、第３の基板３０１から出力された信号を伝送する。１層のみの配線７１１が配置されてもよいし、複数層の配線７１１が配置されてもよい。図９に示す例では、４層の配線７１１が配置されている。
　ビア７１２は、異なる層の配線７１１を接続する。層７１０において、配線７１１およびビア７１２以外の部分は、層間絶縁膜７１３で構成されている。層間絶縁膜７１３は、絶縁材料で構成されている。
　層７２０は、層７１０に対して第１の基板１００の厚さ方向Ｄｒ１に積層されている。層７２０は、半導体材料で構成されている。層７２０は、面７２０ａを有する。面７２０ａは、第４の基板７００の主面である。面７１０ａと面７２０ａとは、互いに反対方向を向く。
　図９において、第４の基板７００は、２つの層を有する。第４の基板７００は、１つの層のみを有してもよい。あるいは、第４の基板７００は、３つ以上の層を有してもよい。
　第３の基板３０１はメモリ回路５０６を有さず、かつ第４の基板７００はメモリ回路５０６を有する。処理回路５０５は、第２の基板２００と第３の基板３０１とに配置されている。処理回路５０５の面積が大きい場合に、処理回路５０５を複数の基板に分散して配置することができる。例えば、処理回路５０５は、ＡＤ変換回路である。
　上記以外の点について、図９に示す構成は、図１に示す構成と同様である。
　第３の実施形態の固体撮像装置１４において、第１の実施形態と同様に、複数の貫通電極２２１が、領域Ａ１に配置された回路の特性に与える影響が低減される。
　（第４の実施形態）
　図１０は、本発明の第４の実施形態の撮像装置７の構成を示している。撮像装置７は、撮像機能を有する電子機器であればよい。例えば、撮像装置７は、デジタルカメラと、デジタルビデオカメラと、監視カメラと、内視鏡と、顕微鏡とのいずれか１つである。図１０に示すように、撮像装置７は、固体撮像装置１０と、レンズユニット部２と、画像信号処理装置３と、記録装置４と、カメラ制御装置５と、表示装置６とを有する。
　固体撮像装置１０は、第１の実施形態の固体撮像装置１０である。レンズユニット部２は、ズームレンズとフォーカスレンズとを有する。レンズユニット部２は、被写体からの光に基づく被写体像を固体撮像装置１０の受光面に形成する。レンズユニット部２を介して取り込まれた光は固体撮像装置１０の受光面に結像される。固体撮像装置１０は、受光面に結像された被写体像を撮像信号に変換し、その撮像信号を出力する。
　画像信号処理装置３は、固体撮像装置１０から出力された撮像信号に対して、予め定められた処理を行う。画像信号処理装置３によって行われる処理は、画像データへの変換、画像データの各種の補正、および画像データの圧縮などである。
　記録装置４は、画像データの記録または読み出しを行うための半導体メモリなどを有する。記録装置４は、撮像装置７に対して着脱可能である。表示装置６は、画像信号処理装置３によって処理された画像データ、または記録装置４から読み出された画像データに基づく画像を表示する。
　カメラ制御装置５は、撮像装置７全体の制御を行う。カメラ制御装置５の動作は、撮像装置７に内蔵されたＲＯＭに格納されているプログラムに規定されている。カメラ制御装置５は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。
　固体撮像装置１０は、図６から図９のいずれか１つに示す固体撮像装置であってもよい。
　上記のように、撮像装置７は、固体撮像装置１０を有する。本発明の各態様の撮像装置は、レンズユニット部２と、画像信号処理装置３と、記録装置４と、カメラ制御装置５と、表示装置６との少なくとも１つに対応する構成を有していなくてもよい。
　第４の実施形態において、第１の実施形態と同様に、複数の貫通電極２２１が、領域Ａ１に配置された回路の特性に与える影響が低減される。
　以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
　本発明の各実施形態によれば、複数の貫通電極が回路の特性に与える影響が低減される。
　２　レンズユニット部
　３　画像信号処理装置
　４　記録装置
　５　カメラ制御装置
　６　表示装置
　７　撮像装置
　１０，１１，１２，１３，１４，１０１０　固体撮像装置
　１００，１０１，１１００　第１の基板
　１１０，１１２，１２０，１２４，２１０，２２０，２２２，３１０，３２０，３２１，７１０，７２０　層
　１１１，２２３，１１０１　光電変換素子
　１２１，２１１，３１１，７１１　配線
　１２２，２１２，３１２，７１２　ビア
　１２３，２１３，３１３，７１３　層間絶縁膜
　１３０　開口部
　２００，２０１，１２００　第２の基板
　２２１，３２２，１２０１　貫通電極
　３００，３０１，１３００　第３の基板
　４００，１４００　接続層
　４０１，１４０１　マイクロバンプ
　４０２，４０３，１４０２，１４０３　パッド
　４０４　樹脂層
　５０１，５０２　垂直走査回路
　５０３，５０４　水平走査回路
　５０５　処理回路
　５０６　メモリ回路
　６００　半田バンプ
　７００　第４の基板

Claims (9)

  1. 　第１の主面と、第２の主面と、複数の第１の光電変換素子とを有し、前記第１の主面および前記第２の主面は、互いに反対方向を向き、前記複数の第１の光電変換素子は、行列状に配置された第１の基板と、
    　第３の主面と、第４の主面と、１つ以上の第１の層と、複数の第１の貫通電極とを有し、前記第３の主面および前記第４の主面は、互いに反対方向を向き、前記第３の主面は、前記第２の主面と対向し、前記複数の第１の貫通電極は、前記１つ以上の第１の層の少なくとも１つを貫通する第２の基板と、
    　第５の主面と、第６の主面とを有し、前記第５の主面および前記第６の主面は、互いに反対方向を向き、前記第５の主面は、前記第４の主面と対向する第３の基板と、
    　前記第２の主面と前記第３の主面との間に配置され、かつ前記第１の基板と前記第２の基板とを電気的に接続する複数のマイクロバンプと、
    　を有し、
    　前記第１の基板において、前記複数の第１の光電変換素子は、画素領域に配置され、
    　前記第２の基板において、前記複数の第１の貫通電極は、前記画素領域に対応する第１の領域と異なる第２の領域のみに配置されている
    　固体撮像装置。
  2. 　前記第２の基板は、
    　前記複数の第１の光電変換素子から出力された信号を一時的に記憶する第１のメモリ回路と、
    　前記第１のメモリ回路に記憶された前記信号を処理する処理回路と、
    　をさらに有し、
    　前記第３の基板は、前記処理回路によって処理された前記信号を記憶する第２のメモリ回路を有する
    　請求項１に記載の固体撮像装置。
  3. 　前記複数のマイクロバンプは、前記第１の光電変換素子毎に配置され、かつ前記第１の光電変換素子と前記第１のメモリ回路とを電気的に接続する
    　請求項２に記載の固体撮像装置。
  4. 　前記第２の基板は、複数の前記処理回路を有し、
    　前記複数の処理回路は、前記複数の第１の光電変換素子の配列における列毎に配置され、
    　前記複数の処理回路の各々は、前記列に対応する前記第１の光電変換素子から出力され、かつ前記第１のメモリ回路に記憶された前記信号を処理する
    　請求項２に記載の固体撮像装置。
  5. 　前記第１の基板と前記第２の基板との間に配置され、かつ前記第１の基板と前記第２の基板とを接続する第１の接続層をさらに有し、
    　前記複数のマイクロバンプは、前記第１の接続層に配置されている
    　請求項１に記載の固体撮像装置。
  6. 　前記第２の基板と前記第３の基板との間に配置され、かつ前記第２の基板と前記第３の基板とを接続する第２の接続層をさらに有する
    　請求項１に記載の固体撮像装置。
  7. 　前記第２の基板は、読み出し回路と、第１のメモリ回路と、処理回路と、複数の第２の光電変換素子との少なくとも１つをさらに有し、前記読み出し回路は、前記複数の第１の光電変換素子から信号を読み出し、前記第１のメモリ回路は、前記複数の第１の光電変換素子から出力された信号を一時的に記憶し、前記処理回路は、前記複数の第１の光電変換素子から出力された信号を処理し、
    　前記読み出し回路と、前記第１のメモリ回路と、前記処理回路と、前記複数の第２の光電変換素子との少なくとも１つは、前記第１の領域に配置されている
    　請求項１に記載の固体撮像装置。
  8. 　前記第３の基板は、１つ以上の第２の層と、複数の第２の貫通電極とをさらに有し、前記複数の第２の貫通電極は、前記１つ以上の第２の層の少なくとも１つを貫通する
    　請求項１に記載の固体撮像装置。
  9. 　請求項１に記載の固体撮像装置を有する撮像装置。
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