JP2016063118A - 撮像素子、撮像装置および半導体装置 - Google Patents

撮像素子、撮像装置および半導体装置 Download PDF

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Abstract

【課題】画像処理を高速に行うことを可能にする。【解決手段】実施形態にかかる撮像素子は、複数の受光素子と、前記複数の受光素子にそれぞれ接続された複数の走査回路と、それぞれ第１の配線から分岐して前記複数の走査回路のいずれかに接続された複数の第２の配線と、前記複数の第２の配線と前記第１の配線との複数の分岐点と前記複数の走査回路との間に電気的に介在する複数の第１の可変抵抗素子と、備え、前記第１の可変抵抗素子は、互いに並列接続された複数の抵抗素子を含んでもよい。【選択図】図２５

Description

本発明の実施形態は、撮像素子、撮像装置および半導体装置に関する。
従来、画像認識技術では、基本処理として、画像の平滑化処理、異なる平滑度の画像に対する差分処理、差分処理後の極小値・極大値抽出（特徴点抽出）処理、特徴点近傍の光量値勾配情報などを計算する特徴量計算処理などの画像処理が行われる。
また、これらの処理を高速に行うための技術として、生体の網膜神経を模倣したシリコン網膜チップ技術がある。この技術では、半導体基板に作成される画素間をＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）により構成される可変抵抗回路を介して接続し、各画素間の平滑化処理を高速に行う。ただし、上記シリコン網膜チップでは、平滑化処理を高速化できる反面、半導体基板の画素領域内に可変抵抗回路を設けるため画素面積が増大し、通常のイメージセンサに比べて画素数が低下してしまう場合がある。
井上恵介、亀田成司、八木哲也："シリコン網膜とＦＰＧＡを用いた実時間並列画像処理"、情報メディア学会誌、Ｖｏｌ．６１，Ｎｏ．３（２００７）
以下の実施形態では、画像処理を高速に行うことを可能にする撮像素子、撮像装置および半導体装置を提供することを目的とする。また、以下の実施形態の少なくとも一部では、シリコン網膜チップ技術を用いた場合と比較して、画素面積を増大させることなく画像の平滑化処理を高速に行うことを可能にすることを目的とする。
実施形態にかかる撮像素子は、複数の受光素子と、前記複数の受光素子にそれぞれ接続された複数の走査回路と、それぞれ第１の配線から分岐して前記複数の走査回路のいずれかに接続された複数の第２の配線と、前記複数の第２の配線と前記第１の配線との複数の分岐点と前記複数の走査回路との間に電気的に介在する複数の第１の可変抵抗素子と、備え、前記第１の可変抵抗素子は、互いに並列接続された複数の抵抗素子を含んでもよい。
図１は、実施形態１にかかる撮像装置の概略構成を示す俯瞰図である。 図２は、実施形態１にかかる撮像素子の概略構成例を示す回路図である。 図３は、実施形態１において可変抵抗素子にＭＯＳトランジスタを用いた撮像素子の概略構成例を示す回路図である。 図４は、実施形態１にかかる半導体装置の断面構造例を示す図である。 図５は、実施形態１にかかる半導体装置の製造プロセスを示す断面図である（その１）。 図６は、実施形態１にかかる半導体装置の製造プロセスを示す断面図である（その２）。 図７は、実施形態１にかかる半導体装置の製造プロセスを示す断面図である（その３）。 図８は、実施形態１にかかる半導体装置の製造プロセスを示す断面図である（その４）。 図９は、実施形態１にかかる半導体装置の製造プロセスを示す断面図である（その５）。 図１０は、実施形態２にかかる撮像素子の概略構成例を示す回路図である。 図１１は、実施形態２にかかる半導体装置の断面構造例を示す図である。 図１２は、実施形態３にかかる撮像素子の概略構成例を示す回路図である。 図１３は、実施形態３にかかる半導体装置の断面構造例を示す図である。 図１４は、実施形態４にかかる半導体装置の断面構造例を示す図である。 図１５は、実施形態５にかかる撮像素子の概略構成例を示す回路図である。 図１６は、実施形態５にかかるメモリ素子の第１例を示す回路図である。 図１７は、図１６に示すメモリ素子の構造例を示す断面図である。 図１８は、実施形態５にかかるメモリ素子の第２例を示す回路図である。 図１９は、図１８に示すメモリ素子の構造例を示す断面図である。 図２０は、実施形態６にかかる撮像素子の概略構成例を示す回路図である。 図２１は、実施形態７にかかる撮像装置の第１例を示す回路ブロック図である。 図２２は、実施形態７にかかる撮像装置の第２例を示す回路ブロック図である。 図２３は、実施形態７にかかる撮像装置の第３例を示す回路ブロック図である。 図２４は、実施形態８にかかるＣＭＯＳイメージセンサチップの構造例を示す俯瞰図である。 図２５は、実施形態９にかかる撮像装置の概略構成を示す俯瞰図である。 図２６は、実施形態９にかかる撮像装置としてのＣＭＯＳイメージセンサの概略構成を示す回路ブロック図である。 図２７は、実施形態９にかかる可変抵抗素子の一例を示す回路図である。 図２８は、図２５に示す回路構成を実現するための半導体装置の断面構造例を示す図である。 図２９は、実施形態１０にかかる抵抗変化メモリで構成された抵抗素子の例を示す回路図である。 図３０は、実施形態１０にかかる抵抗変化メモリで構成された抵抗素子の他の例を示す回路図である。 図３１は、実施形態１０にかかる抵抗変化メモリで構成された抵抗素子のさらに他の例を示す回路図である。 図３２は、実施形態１０にかかる撮像装置としてのＣＭＯＳイメージセンサの概略構成を示す回路ブロック図である。 図３３は、実施形態１０にかかる抵抗素子の構造例を示す図である。 図３４は、実施形態１０にかかる抵抗素子の他の構造例を示す図である。 図３５は、実施形態１０にかかる抵抗素子のさらに他の構造例を示す図である。 図３６は、実施形態１１にかかる３端子の可変抵抗メモリの構造例を示す図である。 図３７は、実施形態１１にかかる３端子の可変抵抗メモリの他の構造例を示す図である。 図３８は、実施形態１１にかかる３端子の可変抵抗メモリのさらに他の構造例を示す図である。 図３９は、実施形態１１にかかる３端子の可変抵抗メモリのさらに他の構造例を示す図である。 図４０は、実施形態１１にかかる３端子の抵抗変化メモリを用いて構成した可変抵抗素子の一例を示す回路図である。 図４１は、実施形態１３にかかる抵抗素子の構成例を示す回路図である。 図４２は、実施形態１３にかかる書込みバイアス電圧とセット数との関係を示す図である。 図４３は、実施形態１３の変形例１にかかる抵抗素子の構成例を示す回路図である。 図４４は、実施形態１３の変形例１にかかる抵抗素子の構成例を示すレイアウト図である。 図４５は、実施形態１３の変形例２にかかる抵抗素子の構成例を示す回路図である。 図４６は、実施形態１３の変形例２にかかる抵抗素子の構造例を示す図である。
以下、添付図面を参照しながら、例示する実施形態にかかる撮像素子、撮像装置および半導体装置を詳細に説明する。
（実施形態１）
まず、実施形態１にかかる撮像素子、撮像装置および半導体装置を、図面を用いて詳細に説明する。図１は、実施形態１にかかる撮像装置の概略構成を示す俯瞰図である。図１に示すように、撮像装置１は、撮像素子としての画素アレイ１１と、レジスタ１２と、タイミング発生回路１３と、ＡＤＣ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）１４と、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）１５と、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）１６とを備える。
画素アレイ１１は、それぞれ受光素子を含む複数の画素（以下、画素セルという）が２次元配列された撮像素子である。図２は、実施形態１にかかる撮像素子の概略構成例を示す回路図である。なお、図２には、１本の第１配線Ｌ２に２つの画素セル１１Ａおよび１１Ｂが接続された構成を例示するが、図１における画素アレイ１１は、複数の配線それぞれに複数の画素セルが接続された構成を有していてよい。
図２に示すように、画素セル１１Ａは、受光部１１ａおよび走査回路１１ｂを有している。受光部１１ａは、フォトダイオードＰＤ１と、トランスファーゲートＴＧ１とを含む。走査回路１１ｂは、リセットトランジスタＱ１と、増幅回路１１ｃとを含む。増幅回路１１ｃは、互いのソースが接続された２つのＭＯＳＦＥＴ（以下、ＭＯＳトランジスタという）Ｑ２およびＱ３より構成されたソースフォロア回路である。２つのＭＯＳトランジスタＱ２およびＱ３のうち、ＭＯＳトランジスタＱ２は受光部１１ａに蓄積された電荷に応じた電位を所定のゲインで増幅するアンプトランジスタであり、ＭＯＳトランジスタＱ３は読出対象の画素セルを選択するためのスイッチングトランジスタである。以下、ＭＯＳトランジスタＱ２をアンプトランジスタＱ２といい、ＭＯＳトランジスタＱ３をスイッチングトランジスタＱ３という。尚、ＭＯＳトランジスタＱ３は、アンプトランジスタであるＭＯＳトランジスタＱ２のソース側に接続されていてもよいし、受光部１１ａおよび走査回路１１ｂよりなる画素部から省略されてもよい。
受光部１１ａにおけるフォトダイオードＰＤ１のカソードは、トランスファーゲートＴＧ１を介して、走査回路１１ｂの増幅回路１１ｃにおけるアンプトランジスタＱ２のゲートに接続されている。フォトダイオードＰＤ１は、入射した光を受光して電子に変換する。トランスファーゲートＴＧ１は、フォトダイオードＰＤ１に発生した電子をフローティングディフュージョン（ＦＤ）と呼ばれる電荷蓄積領域に転送する。その結果、電荷蓄積領域に入射光の強度に応じた電荷が蓄積される。
アンプトランジスタＱ２のゲートには、リセットトランジスタＱ１を介して電源線Ｖｄｄも接続されている。リセットトランジスタＱ１のゲートには、電荷蓄積領域に蓄積された電荷をリセットするためのリセット信号Ｒｅｓｅｔが印加される。すなわち、リセットトランジスタＱ１は、受光部１１ａ（画素）から信号を読み出す前に電荷蓄積領域の電位をリセットする役割を持つ。
また、増幅回路１１ｃにおけるスイッチングトランジスタＱ３のゲートには、受光部１１ａからの電荷読出を制御するアドレス信号Ａｄｄｒｅｓｓが入力される。増幅回路１１ｃにおけるアンプトランジスタＱ２のソースは、可変抵抗素子ＶＲ１を備える第２配線Ｌ１を介して第１配線Ｌ２のノードＮ１に接続される。したがって、トランスファーゲートＴＧ１を介して電荷蓄積領域に蓄積された電荷に応じたゲート電位がアンプトランジスタＱ２のゲートに発生する。増幅回路１１ｃはソースフォロア回路１１ｃであるため、アンプトランジスタＱ２のゲートに発生したゲート電位は、アンプトランジスタＱ２のソース電位に変換される。その結果、アンプトランジスタＱ２のソース電位がフォトダイオードＰＤ１で受光した光量に応じた電位となる。このソース電位は、第２配線Ｌ１上の可変抵抗素子ＶＲ１を介してノードＮ１に印加される。
以上のような画素セル１１Ａの構成は、画素セル１１Ｂおよび図示しないその他の画素セルに対しても同様である。したがって、たとえば画素セル１１Ｂの場合、トランスファーゲートＴＧ１に選択信号が印加されている最中にアドレス信号ＡｄｄｒｅｓｓがスイッチングトランジスタＱ３のゲートに印加されると、電荷蓄積領域に蓄積された電荷に応じたアンプトランジスタＱ２のゲート電位がソース電位に変換されて、第２配線Ｌ１上の可変抵抗素子ＶＲ１を介してノードＮ２に印加される。
また、同一の第１配線Ｌ２に接続された複数の画素セルのうち隣接する画素セル（たとえば画素セル１１Ａおよび１１Ｂ）間の第１配線Ｌ２上には、可変抵抗素子ＶＲ２が設けられる。たとえば、隣接する画素セル１１Ａおよび１１Ｂが第１配線Ｌ２に接続するノードＮ１およびＮ２間には、可変抵抗素子ＶＲ２が設けられる。したがって、各ノードＮ１およびＮ２から周辺回路へ出力される電圧値（光量値）は、各第２配線Ｌ１上に設けられた可変抵抗素子ＶＲ１の抵抗値Ｒ１と、第１配線Ｌ２上の可変抵抗素子ＶＲ２の抵抗値Ｒ２との比Ｒ１／Ｒ２に応じて平滑化された値となる。なお、平滑化とは、隣接画素間の輝度値の差を和らげて画像中のエッジを滑らかにすることである。
比Ｒ１／Ｒ２が大きければ平滑度は大きく、Ｒ１／Ｒ２が小さければ平滑度は小さい。たとえば、抵抗値Ｒ２を抵抗値Ｒ１に対して非常に大きくした場合、各ノードＮ１およびＮ２から出力される電圧値（光量値）がほとんど平滑化されないため、実質的に生の画像データが画素アレイ１１から読み出される。一方、抵抗値Ｒ２を抵抗値Ｒ１に対して小さくした場合、各ノードＮ１およびＮ２から出力される電圧値（光量値）が比較的強く平滑化されるため、大きく平滑化された画像データが画素アレイ１１から読み出される。このように、比Ｒ１／Ｒ２を変化させることで、異なる平滑度の画像データを生成することが可能である。これにより、画素のアナログ平滑化および複数の異なる平滑度の画像情報からなるガウシアンピラミッドの作成を、画素アレイ１１において画素面積の増加を極力抑えつつ行うことが可能となる。また、周辺回路部で異なる平滑度の画像の差分処理や、特徴点抽出ならびに特徴量抽出を行うことで、画像認識処理に必要な基本処理を高速に行うことが可能となる。たとえば、異なる平滑度の画像データとして画素アレイ１１から読み出した２つの画像データに対して差分処理を実行することで、画像中のエッジを抽出した、いわゆるエッジ画像を高速に生成することが可能である。なお、異なる平滑度の画像の差分処理や、特徴点抽出処理ならびに特徴量抽出処理は、周辺回路に限らず、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの情報処理装置において実行されたアプリケーションソフトウエアによって実行されてもよい。
なお、図２では、１次元方向に隣り合う画素セル間を可変抵抗素子ＶＲ２を介して接続しているが、上下左右に隣り合う画素セル間をそれぞれ可変抵抗素子ＶＲ２を介して接続してもよい。１次元方向に隣り合う画素セル間に可変抵抗素子ＶＲ２を介在させた場合、画素アレイ１１から１次元平滑化された画像データを取り出すことができる。一方、上下左右に隣り合う画素セル間にそれぞれ可変抵抗素子ＶＲ２を介在させた場合、画素アレイ１１から２次元平滑化された画像データを取り出すことができる。
可変抵抗素子ＶＲ１およびＶＲ２には、たとえばＭＯＳトランジスタを用いることが可能である。ただし、ＭＯＳトランジスタに限られるものではなく、抵抗値を変化させることが可能である抵抗素子であれば如何様にも変形することができる。たとえば、ＲｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、イオンメモリ、アモルファスシリコンメモリ、ポリシリコンメモリなどの２端子可変抵抗素子を可変抵抗素子ＶＲ１およびＶＲ２のうち少なくとも一方に用いることもできる。また、可変抵抗素子ＶＲ１およびＶＲ２それぞれの代わりに、配線層１１Ｌに複数のトランジスタからなる可変抵抗回路を設けることも可能である。さらに、異なる抵抗値を持つ複数の抵抗素子アレイを切り替えることで抵抗値を変更するように構成することも可能である。
図３は、可変抵抗素子にＭＯＳトランジスタが用いられた撮像素子の概略構成例を示す回路図である。図３に示すように、可変抵抗素子ＶＲ１およびＶＲ２として用いられるＭＯＳトランジスタＱＲ１およびＱＲ２は、それぞれ隣接する画素間（たとえば画素セル１１Ａおよび１１Ｂ間）を接続する配線層１１Ｌに設けられている。図４に、図３に示す回路構成を実現するための半導体装置の断面構造例を示す。なお、図４では、説明の都合上、リセットトランジスタＱ１および増幅回路１１ｃにおけるスイッチングトランジスタＱ３を省略している。また、図４では、裏面照射型の半導体装置が示されているが、これに限られず、表面照射型の半導体装置であってもよい。
図４の半導体装置に示すように、１つの画素セル１１Ａは、マトリクス状に配置されたフォトダイオードＰＤ１とトランスファーゲートＴＧ１とアンプトランジスタＱ２とが第１面（これを上面とする）に形成された半導体基板１１３を有する。半導体基板１１３の第２面（これを裏面とする）には、カラーフィルタ１１２が接合されている。また、カラーフィルタ１１２における半導体基板１１３との接合面の反対側の面には、フォトダイオードＰＤ１と位置合わせされたマイクロレンズ１１１が設けられている。なお、マイクロレンズ１１１からフォトダイオードＰＤ１までは、カラーフィルタ１１２に応じた特定波長の光を通過させることができる。たとえば、マイクロレンズ１１１とフォトダイオードＰＤ１との間の半導体基板１１３にスルーホールが形成されていてもよいし、半導体基板１１３に透明基板が用いられていてもよい。
半導体基板１１３の上面上には、コンタクト層１１４が形成される。このコンタクト層１１４には、アンプトランジスタＱ２のソースを電気的に引き出すためのビアが形成されている。このビアの上部には、上層とのアライメントを容易化するためのパッドが形成されていてもよい。また、コンタクト層１１４上には、層間の原子拡散を防止するための拡散防止膜１１５が形成されている。
拡散防止膜１１５上には、層間絶縁膜１１６、１１８およびパッシベーション１２０よりなる配線層１１Ｌが形成される。具体的には、拡散防止膜１１５上には、層間絶縁膜１１６および１１８が形成されている。層間絶縁膜１１６および１１８の間にはゲート絶縁膜１１７が形成され、このゲート絶縁膜１１７を挟んでＭＯＳトランジスタＱＲ１（図３参照）が形成されている。また、拡散防止膜１１５、層間絶縁膜１１６、ゲート絶縁膜１１７および層間絶縁膜１１８には、第２配線Ｌ１の一部として、コンタクト層１１４の上部まで電気的に引き出されたビアをＭＯＳトランジスタＱＲ１のドレインに電気的に接続するためのビアおよび配線層が形成されている。
ＭＯＳトランジスタＱＲ１のソースは、層間絶縁膜１１８に形成されたビアを介して層間絶縁膜１１８上まで電気的に引き出されている。このビアの上部には、上層とのアライメントを容易化するためのパッドが形成されていてもよい。層間絶縁膜１１８上には、ゲート絶縁膜１１９とパッシベーション１２０とが形成されている。
図３における第１配線Ｌ２は、パッシベーション１２０に形成され、ＭＯＳトランジスタＱＲ２は、ゲート絶縁膜１１９を挟んで形成されている。層間絶縁膜１１８上まで電気的に引き出されたＭＯＳトランジスタＱＲ１のソースは、ゲート絶縁膜１１９およびパッシベーション１２０に、第２配線Ｌ２の一部として形成されたビアを介して第１配線Ｌ２に電気的に接続される。また、第１配線Ｌ２のノードＮ１は、パッシベーション１２０に形成されたビアを介してパッシベーション１２０表面まで電気的に引き出されている。このビアの上部には、他の基板（たとえば回路基板）に対する接合時のアライメントを容易化するためのパッドが形成されていてもよい。
なお、ＭＯＳトランジスタＱＲ１およびＱＲ２に用いた半導体層は、たとえばＩｎＧａＺｎＯやＺｎＯなどの酸化物半導体であってもよいし、Ｐｏｌｙ−Ｓｉ、アモルファスＳｉ、ＳｉＧｅなどであってもよい。この半導体層は、複数の異なる種の膜より構成される積層膜であってもよい。積層膜としては、たとえばＩｎＧａＺｎＯ／Ａｌ２Ｏ３／ＩｎＧａＺｎＯ／Ａｌ２Ｏ３などを用いることができる。また、層間絶縁膜１１６、１１８およびパッシベーション１２０に形成されたビアおよび配線層には、金属配線や不純物がドープされた半導体層など、種々の導電層を用いることができる。
以上のように、半導体基板１１３上に形成した配線層１１Ｌに可変抵抗素子ＶＲ１およびＶＲ２としてのＭＯＳトランジスタＱＲ１およびＱＲ２を設けることで、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。
なお、図４に示す断面構造は一例に過ぎず、たとえば配線層１１Ｌに形成されたＭＯＳトランジスタＱＲ１およびＱＲ２の構造はこの限りではない。たとえば、ＭＯＳトランジスタＱＲ１およびＱＲ２は、半導体層の上下にゲート電極を設けたダブルゲート構造であってもよい。また、各配線の断面配置も、図４に示す位置に限られない。たとえば、下層に位置するＭＯＳトランジスタＱＲ１のゲート幅方向と上層に位置するＭＯＳトランジスタＱＲ２のゲート幅方向とが直交するように配置されていてもよい。さらに、半導体基板１１３に形成されている各トランジスタ（フォトダイオードＰＤ１を含む）の並び等も図４に示す配置に限られない。
つぎに、実施形態１にかかる半導体装置の製造方法について、図面を用いて詳細に説明する。図５〜図９は、たとえば図４に示した半導体装置の製造方法を示すプロセス断面図である。なお、図５〜図９は、図４に示した半導体装置の製造方法の一例を示すものであり、これらのプロセスに限られるものではない。
まず、図５に示すように、従来のＣＭＯＳイメージセンサと同様に、半導体基板１１３の上面に素子分離層１３１を形成し、ゲート絶縁膜１３６およびゲート電極１３５を順次形成する。つづいて、マスクもしくはセルフアラインによるイオン注入にてｎ型のドーパントおよびｐ型のドーパントを半導体基板１１３上面の適宜所定の領域に注入することで、ｎ＋型のドープ領域１３２とｐ＋型のドープ領域１３３とを形成する。つづいて、半導体基板１１３上に絶縁層であるコンタクト層１１４ａを形成し、このコンタクト層１１４ａにＭＯＳトランジスタＱ２のソースを電気的に引き出すためのビア１３７を形成する。つづいて、ビア１３７が形成されたコンタクト層１１４ａ上にパッド１３８を形成し、パッド１３８が形成されたコンタクト層１１４ａ上にコンタクト層１１４ｂを形成した後、たとえばＣＭＰにてパッド１３８の上面を露出させる。その後、平坦化されたコンタクト層１１４ｂ上に拡散防止膜１１５を形成する。
つぎに、図６に示すように、拡散防止膜１１５上に層間絶縁膜１１６を形成し、この層間絶縁膜１１６にパッド１３８を電気的に引き出すビア１３９を形成する。つぎに、ビア１３９上にパッド１４０を形成するとともに、ＭＯＳトランジスタＱＲ１のゲート電極１４１を形成する。なお、パッド１４０およびゲート電極１４１には、たとえば銅（Ｃｕ）などの金属が用いられてもよい。つづいて、ゲート電極１４１上にゲート絶縁膜１１７をプラズマＣＶＤ法などで形成する。
つぎに、図７に示すように、ゲート絶縁膜１１７上に半導体層１４２ａを形成し、エッチングにより選択的に除去する。この際、半導体層１４２ａがＩｎＧａＺｎＯなどの酸化物半導体である場合は、たとえばスパッタリング法で形成することができる。また、半導体層１４２ａがポリシリコンやアモルファスシリコンなどである場合は、たとえばプラズマＣＶＤ法で形成することができる。
つぎに、図８に示すように、半導体層１４２ａ上にマスクパターン１４２ｂを形成し、イオン注入法により半導体層１４２ａにドーパントを注入することで、チャネル領域１４１を形成するとともに、半導体層１４２ａにソース領域１４３およびドレイン領域１４３を形成する。この際、半導体層１４２ａが酸化物半導体である場合は、水素プラズマなどの還元性プラズマにより酸素欠陥領域を形成する方法や、アンモニアなどの窒素含有プラズマにより窒素を導入する方法により、ソース領域１４３およびドレイン領域１４３を形成することができる。また、半導体層１４２ａがＰｏｌｙ−ＳｉやアモルファスＳｉやＳｉＧｅの場合は、リン、砒素、ボロンなどの不純物インプラによりソース領域１４３およびドレイン領域１４３を形成することができる。
つぎに、図９に示すように、マスクパターン１４２ｂを除去した後、ソース領域１４３およびドレイン領域１４３とパッド１４０とに重なるようにそれぞれビア１４４および１４５ならびに配線層１４６を形成する。
つぎに、上記の図６〜図９と同様の工程を行うことで、上層のＭＯＳトランジスタＱＲ２を形成し、これらのＭＯＳトランジスタＱＲ２を金属層などの配線層Ｌ２などで接続することで、図４に示すような断面構造の半導体装置が製造される。
以上のように、実施形態１によれば、隣接する画素（たとえば画素セル１１Ａおよび１１Ｂ）間を可変抵抗素子ＶＲ２で接続した構成を有するため、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。
また、シリコン網膜チップを用いた場合には、専用に画素レイアウトを作り変える必要が生じてしまう可能性も存在するが、実施形態１は配線層１１Ｌに可変抵抗素子ＶＲ２を作り込む構成であるため、画素アレイ１１の画素レイアウトを実質的に変更することなく、画像認識に必要な基本処理機能を有した撮像素子を実現することができる。
なお、異なる平滑度の画像に対する差分処理、差分処理後の極小値・極大値抽出（特徴点抽出）処理、特徴点近傍の光量値勾配情報などを計算する特徴量計算処理などの画像処理は、周辺回路部もしくは撮像素子外部で行われてよいものであるため、ここでは詳細な説明を省略する。
（実施形態２）
つぎに、実施形態２にかかる撮像素子、撮像装置および半導体装置を、図面を用いて詳細に説明する。
上述したように、画素アレイ１１から読み出される画像データの平滑度は、可変抵抗素子ＶＲ１およびＶＲ２の抵抗比Ｒ１／Ｒ２で決まる。この抵抗比Ｒ１／Ｒ２は、抵抗値Ｒ１およびＲ２のうち少なくとも一方を変化させることで調整することができる。言い換えれば、抵抗値Ｒ１およびＲ２のうち一方を固定値とすることができる。そこで、実施形態２では、第２配線Ｌ１上の可変抵抗素子ＶＲ１の代わりに、抵抗値が非可変の非可変抵抗素子を用いる。ただし、これに限らず、第１配線Ｌ２上の可変抵抗素子ＶＲ２の代わりに、非可変抵抗素子を用いてもよい。
図１０は、実施形態２にかかる撮像素子の概略構成例を示す回路図である。図１０と図３とを比較すると明らかなように、実施形態２では、画素セル１１Ａおよび１１Ｂと第１配線Ｌ２とを結ぶ第２配線Ｌ１上のＭＯＳトランジスタＱＲ１が、非可変抵抗素子ＲＲ１に置き換えられている。その他の構成は、図３に示す撮像素子と同様であってよい。
図１１に、図１０に示す回路構成を実現するための半導体装置の断面構造例を示す。なお、図１１においても、図４と同様に、リセットトランジスタＱ１および増幅回路１１ｃにおけるスイッチングトランジスタＱ３を省略している。また、図１１では、裏面照射型の半導体装置が示されているが、これに限られず、表面照射型の半導体装置であってもよい。
図１１と図４とを比較すると明らかなように、実施形態２では、配線層１１Ｌにおける下層側のゲート絶縁膜１１７が省略され、層間絶縁膜１１６上に、ＭＯＳトランジスタＱＲ１の代わりに非可変抵抗素子ＲＲ１が形成された構成を有する。非可変抵抗素子ＲＲ１は、たとえば半導体層であってよい。この半導体層は、ＩｎＧａＺｎＯなどの酸化物半導体であってもよいし、Ｐｏｌｙ−Ｓｉ、アモルファスＳｉ、ＳｉＧｅなどであってもよい。また、半導体層全体に酸素欠陥領域や不純物領域が設けられてもよい。
以上のように、実施形態２によれば、上述した実施形態と同様に、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。また、シリコン網膜チップを用いた場合でも、画素アレイ１１の画素レイアウトを実質的に変更することなく、画像認識に必要な基本処理機能を有した撮像素子を実現することができる。
さらに、実施形態２では、可変抵抗素子ＶＲ１およびＶＲ２のいずれかに単純構造の非可変抵抗素子を用いているため、製造における工程数を少なくすることができる。
なお、その他の撮像素子、撮像装置および半導体装置の構成、製造方法および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
（実施形態３）
つぎに、実施形態３にかかる撮像素子、撮像装置および半導体装置を、図面を用いて詳細に説明する。
図１２は、実施形態３にかかる撮像素子の概略構成例を示す回路図である。図１２と図３とを比較すると明らかなように、実施形態３は実施形態１と同様の回路構成を有する。ただし、実施形態３では、増幅回路１１ｃにおけるアンプトランジスタＱ２が、配線層１１Ｌに相当する配線層３１Ｌ内に設けられている。
図１３に、図１２に示す回路構成を実現するための半導体装置の断面構造例を示す。なお、図１３においても、図４と同様に、リセットトランジスタＱ１および増幅回路１１ｃにおけるスイッチングトランジスタＱ３を省略している。また、図１３では、裏面照射型の半導体装置が示されているが、これに限られず、表面照射型の半導体装置であってもよい。
図１３と図４とを比較すると明らかなように、実施形態３では、層間絶縁膜１１６とゲート絶縁膜１１７との間に、ゲート絶縁膜３１７および層間絶縁膜３１８が設けられ、このゲート絶縁膜３１７を挟んでアンプトランジスタＱ２が形成されている。また、コンタクト層１１４、拡散防止膜１１５、層間絶縁膜１１６、ゲート絶縁膜３１７および層間絶縁膜３１８には、トランスファーゲートＴＧ１とアンプトランジスタＱ２とを接続する接続配線Ｌ３が形成されている。その他の構成は、図４に示す半導体装置と同様であってよい。
以上のように、実施形態３によれば、上述した実施形態と同様に、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。また、シリコン網膜チップを用いた場合でも、画素アレイ１１の画素レイアウトを実質的に変更することなく、画像認識に必要な基本処理機能を有した撮像素子を実現することができる。
さらに、実施形態３では、アンプトランジスタＱ２が配線層３１Ｌ内に設けられているため、画素面積を縮小することができる。もしくは、画素面積を維持しつつフォトダイオードＰＤ１の受光面積などを大きくすることが可能となり、画素感度や飽和電子数などを向上することができる。
なお、その他の撮像素子、撮像装置および半導体装置の構成、製造方法および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
（実施形態４）
つぎに、実施形態４にかかる撮像素子、撮像装置および半導体装置を、図面を用いて詳細に説明する。
上述した実施形態１では、可変抵抗素子ＶＲ１およびＶＲ２としてＭＯＳトランジスタＱ２およびＱ３を用いたが、これに限られるものではない。たとえば可変抵抗素子ＶＲ１およびＶＲ２として、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）、アモルファスＳｉ、Ｐｏｌｙ−Ｓｉ、またはそれらの材料と金属との積層構造を用いることも可能である。
図１４に、実施形態４にかかる撮像素子の回路構成を実現するための半導体装置の断面構造例を示す。なお、図１４においても、図４と同様に、リセットトランジスタＱ１および増幅回路１１ｃにおけるスイッチングトランジスタＱ３を省略している。また、図１４では、裏面照射型の半導体装置が示されているが、これに限られず、表面照射型の半導体装置であってもよい。
図１４と図４とを比較すると明らかなように、実施形態２では、配線層１１Ｌに相当する配線層４１Ｌにおけるゲート絶縁膜１１７および１１９が省略され、層間絶縁膜１１８に可変抵抗素子ＶＲ１およびＶＲ２が形成された構成を有する。
以上のように、実施形態４によれば、上述した実施形態と同様に、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。また、シリコン網膜チップを用いた場合でも、画素アレイ１１の画素レイアウトを実質的に変更することなく、画像認識に必要な基本処理機能を有した撮像素子を実現することができる。
なお、その他の撮像素子、撮像装置および半導体装置の構成、製造方法および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
（実施形態５）
つぎに、実施形態５にかかる撮像素子、撮像装置および半導体装置を、図面を用いて詳細に説明する。
図１５は、実施形態５にかかる撮像素子の概略構成例を示す回路図である。図１５と図３とを比較すると明らかなように、実施形態５にかかる画素セル１１Ａおよび１１Ｂは、実施形態１と同様の回路構成を有していてよい。ただし、実施形態５では、各ノードＮ１およびＮ２に接続された第１配線Ｌ５に１つ以上（図１５では５つ）のメモリ素子Ｍ１〜Ｍ５がそれぞれ第２配線Ｌ６を介して接続されている。なお、画素セルの構成は、図３に示す実施形態１にかかる回路構成に限られず、他の実施形態にかかる回路構成であってもよい。
あるノード（これをノードＮ１とする）に接続された各メモリ素子Ｍ１〜Ｍ５には、画素セル１１Ａから異なる抵抗比Ｒ１／Ｒ２（すなわち、異なる平滑度）で平滑化されつつ読み出された画素情報（たとえば画素値）がアナログデータとして記憶される。たとえば、メモリ素子Ｍ１には最も低い平滑度で平滑化された画素情報が記憶され、メモリ素子Ｍ２にはメモリ素子Ｍ１に記憶された画素情報よりも高い平滑度で平滑化された画素情報が記憶され、メモリ素子Ｍ３にはメモリ素子Ｍ２に記憶された画素情報よりも高い平滑度で平滑化された画素情報が記憶され、メモリ素子Ｍ４にはメモリ素子Ｍ３に記憶された画素情報よりも高い平滑度で平滑化された画素情報が記憶され、メモリ素子Ｍ５には最も高い平滑度で平滑化された画素情報が記憶される。したがって、全てのノードそれぞれに接続されたメモリ素子Ｍ１〜Ｍ５から順番に画素情報を順次読み出すことで、異なる平滑度で平滑化された画像データを読み出すことができる。ただし、平滑度とメモリ素子Ｍ１〜Ｍ５との対応は、上述の順序に限られない。
各メモリ素子Ｍ１〜Ｍ５は、たとえばＭＯＳトランジスタＱ４とキャパシタＣ１とが直列に接続された構成を有する。ただし、これに限らず、たとえばＲｅＲＡＭなどの可変抵抗メモリやＳＯＮＯＳ（Silicon/Oxide/Niｔride/Oxide/Silicon）メモリなどを用いることも可能である。
つづいて、実施形態５にかかる撮像素子の動作について説明する。ある時刻ｔにおける入射光の光量値に応じた電荷がフォトダイオードＰＤ１から電荷蓄積領域に転送され、その結果、アンプトランジスタＱ２のソース電位が光量値に対応した値となる。そこで、時刻ｔでは、Ｒ１／Ｒ２＜＜１として、非常に低い平滑度（実質的に平滑化無し）の画像情報を１段目のメモリ素子Ｍ１に記憶させる。ここで、フレーム速度を通常の３０〜６０ＦＰＳ（Ｆｒａｍｅ Ｐａｒ Ｓｅｃｏｎｄ）程度とすると、各フレーム間隔は１０ｍｓｅｃ以上となる。そこで、フレームとフレームとの間に可変抵抗素子ＶＲ１およびＶＲ２の抵抗値を変えることで、異なる平滑度の画像情報を２段目以降の各メモリ素子Ｍ２〜Ｍ５に記憶させる。これにより、多数の異なる平滑度の画素情報を短時間に取得することが可能となる。なお、各メモリ素子Ｍ１〜Ｍ５におけるＭＯＳトランジスタＱ４のゲートには、それぞれの書き込みタイミングに応じた異なるタイミングで、フォトダイオードＰＤ１からの画素情報書込のためのメモリトリガ信号が入力される。
なお、リセットトランジスタＱ１をオンにした状態での画素値をメモリ素子Ｍ１〜Ｍ５のいずれかに記憶させておいてもよい。その場合、リセット状態で取得された画像データをベースとした差分処理を実行することで、画像データの低周波ノイズ成分を除去することが可能となる。
図１６〜図１９に、実施形態５にかかるメモリ素子Ｍ１〜Ｍ５の具体例を示す。図１６は、メモリ素子の第１例を示す回路図であり、図１７は、図１６に示すメモリ素子の構造例を示す断面図である。図１８は、メモリ素子の第２例を示す回路図であり、図１９は、図１８に示すメモリ素子の構造例を示す断面図である。なお、図１６〜図１９に示すメモリ素子Ｍ１０は、メモリ素子Ｍ１〜Ｍ５に共通の構造であってよい。
図１６および図１７に示すように、第１例によるメモリ素子Ｍ１０におけるＭＯＳトランジスタＱ４の構造は、上述したＭＯＳトランジスタＱＲ１およびＱＲ２などの配線層トランジスタと同様である。また、キャパシタＣ１は、一方の電極１５１が半導体層で構成され、他方の電極１５２が金属配線で構成されていてもよい。さらに、各段のメモリ素子Ｍ１０の断面構造では、たとえばパッシベーション１２０（または後述の層間絶縁膜１２３）上に、層間絶縁膜１２１、ゲート絶縁膜１２２および層間絶縁膜１２３が順次積層され、これに対してゲート絶縁膜１２２を挟むようにＭＯＳトランジスタＱ４およびキャパシタＣ１が形成されている。したがって、メモリ素子Ｍ１０を５段とした場合（メモリ素子Ｍ１〜Ｍ５）、半導体装置は、図１７の配線層５１Ｌの構造が積層方向に５回繰り返された断面構造となる。なお、ＭＯＳトランジスタＱ４には、メモリ保持特性を向上するためにオフリーク電流の小さいトランジスタを用いるのが好ましい。たとえば、半導体層としてＩｎＧａＺｎＯを用いたＭＯＳトランジスタを用いるとよい。
また、第１例では、キャパシタＣ１の一方の電極１５１を半導体層としたが、これに限られない。たとえば図１８および図１９に示す第２例によるメモリ素子Ｍ１１のように、キャパシタＣ２の両方の電極１６１、１６２を金属配線としてもよい。この場合も同様に、メモリ素子Ｍ１１を５段とした場合（メモリ素子Ｍ１〜Ｍ５）、半導体装置は、図１９の配線層５１Ｌの構造が積層方向に５回繰り返された断面構造となる。
なお、上述の第１例ではキャパシタＣ１の電極１５１および１５２間をゲート絶縁膜１２２とし、第２例ではキャパシタＣ２の電極１６１および１６２間を層間絶縁膜１２３の一部としたが、これに限られるものではない。たとえば、電極１５１および１５２間を誘電体膜等とすることで、キャパシタＣ１またはＣ２の容量を調整（増加または減少）してもよい。
以上のように、実施形態５によれば、上述した実施形態と同様に、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。また、シリコン網膜チップを用いた場合でも、画素アレイ１１の画素レイアウトを実質的に変更することなく、画像認識に必要な基本処理機能を有した撮像素子を実現することができる。
さらに、実施形態５によれば、配線層にメモリ素子を設け、これによりなるメモリアレイに異なる平滑度で平滑化された画像データを記憶しておくため、多数の異なる平滑度の画像を短時間に取得することが可能となる。
なお、その他の撮像素子、撮像装置および半導体装置の構成、製造方法および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
（実施形態６）
つぎに、実施形態６にかかる撮像素子、撮像装置および半導体装置を、図面を用いて詳細に説明する。
上述した実施形態５では、各メモリ素子Ｍ１〜Ｍ５への書き込みタイミングに応じた異なるタイミングで、画素情報書込のためのメモリトリガ信号がＭＯＳトランジスタＱ４のゲートに入力された。ただし、上述したように、メモリ素子Ｍ１〜Ｍ５への画素情報書込のタイミングを決定するフレーム速度は、一定である。そこで、実施形態６では、１つのメモリトリガ信号を遅延することで、各メモリ素子Ｍ１〜Ｍ５への書き込みを異なるタイミングとするように構成する。
図２０は、実施形態６にかかる撮像素子の概略構成例を示す回路図である。図２０と図１５とを比較すると明らかなように、実施形態６では、各メモリ素子Ｍ１〜Ｍ５におけるＭＯＳトランジスタＱ４のゲートに共通にメモリトリガ信号が入力される。ただし、メモリトリガ信号が伝搬する配線Ｌ７において、各メモリ素子Ｍ１〜Ｍ５におけるＭＯＳトランジスタＱ４のゲート直前には、それぞれの段でメモリトリガ信号を遅延するための遅延キャパシタＣ１１が接続されている。これにより、メモリトリガ信号がある一定の間隔遅延されるため、各メモリ素子Ｍ１〜Ｍ５におけるＭＯＳトランジスタＱ４のオン／オフ動作が一定の間隔ずれる。そこで、遅延間隔に合わせて抵抗比Ｒ１／Ｒ２を変化させるように制御することで、異なる平滑度の画素情報を１度のメモリトリガ信号の出力でメモリ素子Ｍ１〜Ｍ５に記憶させることが可能となる。また、画素情報の読み出し時も同様に、１度のメモリトリガ信号の出力で各メモリ素子Ｍ１〜Ｍ５に保持された画像情報を読み出すことが可能となる。
なお、遅延キャパシタＣ１１に代えて、バッファなどを用いることも可能である。ただし、通常では遅延キャパシタＣ１１の方が面積的に有利であるため好ましい。
以上のように、実施形態６によれば、上述した実施形態と同様に、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。また、シリコン網膜チップを用いた場合でも、画素アレイ１１の画素レイアウトを実質的に変更することなく、画像認識に必要な基本処理機能を有した撮像素子を実現することができる。
さらに、実施形態６によれば、実施形態５と同様に、多数の異なる平滑度の画像を短時間に取得することが可能となる。さらにまた、実施形態６によれば、１度のメモリトリガ信号の出力で各メモリ素子Ｍ１〜Ｍ５に対する書き込み／読み出しが可能となる。
なお、その他の撮像素子、撮像装置および半導体装置の構成、製造方法および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
（実施形態７）
つぎに、上述した各実施形態にかかる撮像素子を備える撮像装置について、いくつかの例を図面を用いて詳細に説明する。
・第１例
まず、水平方向に配列する画素セル間を可変抵抗素子を介して接続した場合を、第１例として説明する。図２１は、実施形態７における第１例にかかる撮像装置としてのＣＭＯＳイメージセンサの概略構成を示す回路ブロック図である。なお、図２１は、図１に示す撮像装置１をより具体的に示すものである。
図２１に示すように、第１例による撮像装置１は、画素アレイ１１と、ＡＤＣ１４と、ＤＳＰ１５を含む周辺回路１７と、Ｉ／Ｏ１６と、制御部２０とを備える。
画素アレイ１１は、複数の画素セル１１Ａ〜１１Ｎが２次元配列した構成を有する。画素セル１１Ａ〜１１Ｎ間は、それぞれ配線層１１Ｌに設けられた可変抵抗素子ＶＲ２を介して接続される。図２１に示す例では、行方向に配列する画素セル１１Ａ〜１１Ｎ間にそれぞれ可変抵抗素子ＶＲ２が設けられている。
制御部２０は、行選択回路（レジスタ）１２と、タイミング発生回路１３と、バイアス発生回路２３と、電圧制御部２４と、制御回路２１とを含む。制御回路２１は、バイアス発生回路２３、電圧制御部２４、行選択回路１２およびタイミング発生回路１３の動作を制御する。行選択回路１２は、読み出しの対象となる画素セル１１Ａ〜１１Ｎの行（水平ライン）を選択するとともに、１水平ライン内の複数の画素セル１１Ａ〜１１Ｎからの画素信号の読み出しを制御する。電圧制御部２４は、垂直出力信号線の電圧を制御するとともに、平滑化のために可変抵抗素子ＶＲ２へ与えるゲート電圧を制御する。ただし、平滑化のためのゲート電圧制御は、行選択回路１２が行ってもよいし、可変抵抗素子ＶＲ２専用に設けられた電圧制御回路で行ってもよい。
ＡＤＣ１４は、垂直出力信号線ごとのＡＤＣブロック１４ａ〜１４ｎを含む。各ＡＤＣブロック１４ａ〜１４ｎは、対応する垂直出力信号線から読み出された電圧値（画素信号）をＡＤ変換する。ＡＤ変換された画素信号は、周辺回路１７内のたとえばＤＳＰ１５によってデジタル信号処理される。異なる平滑度の画像の差分処理、極大値・極小値の抽出処理などは、たとえばＤＳＰ１５において実行される。また、ＤＳＰ１５は、特徴点周りの画像値の勾配情報などの特徴量抽出処理も実行してよい。その後、周辺回路１７において処理された画像信号は、Ｉ／Ｏ１６から出力される。
・第２例
つぎに、水平方向および垂直方向の２次元方向に配列する画素セル間をそれぞれ可変抵抗素子を介して接続した場合を、第２例として説明する。図２２は、実施形態７における第２例にかかる撮像装置としてのＣＭＯＳイメージセンサの概略構成を示す回路ブロック図である。図２２に示すように、第２例による撮像装置２は、図２１に示す撮像装置１と同様の構成を有するが、画素アレイ１１において、水平方向および垂直方向の２次元方向に配列する画素セル１１Ａ〜１１Ｎ間がそれぞれ可変抵抗素子ＶＲ２ａまたはＶＲ２ｂを介して接続されている。平滑化のために可変抵抗素子ＶＲ２ａおよびＶＲ２ｂへ与えるゲート電圧は、電圧制御部２４によって制御される。ただし、これに限らず、行選択回路１２が行ってもよいし、可変抵抗素子ＶＲ２ａおよびＶＲ２ｂそれぞれに専用に設けた電圧制御回路で行ってもよい。
・第３例
つぎに、垂直方向に配列する画素セル間をそれぞれ可変抵抗素子を介して接続した場合を、第３例として説明する。図２３は、実施形態７における第３例にかかる撮像装置としてのＣＭＯＳイメージセンサの概略構成を示す回路ブロック図である。図２３に示すように、第３例による撮像装置３は、図２１に示す撮像装置１と同様の構成を有するが、画素アレイ１１において、垂直方向に配列する画素セル１１Ａ〜１１Ｎ間がそれぞれ可変抵抗素子ＶＲ２を介して接続されている。平滑化のために可変抵抗素子ＶＲ２へ与えるゲート電圧は、電圧制御部２４によって制御される。ただし、これに限らず、行選択回路１２が行ってもよいし、可変抵抗素子ＶＲ２に専用に設けた電圧制御回路で行ってもよい。
（実施形態８）
また、上述した実施形態で例示したＣＭＯＳイメージセンサチップの構造は、図２４で示すように、２つのチップ３０Ａおよび３０Ｂを貼り合わせた積層構造を有していてもよい。その際、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）３１〜３４による積層構造とし、周辺回路１７を画素アレイ１１上に配置するレイアウトとすることで、周辺回路１７の面積を大きくすることが可能となる。その結果、大規模の周辺回路１７を搭載することが可能となり、特徴点抽出や特徴量抽出などの処理をより高速に実行することが可能となる。
（実施形態９）
つぎに、可変抵抗素子ＶＲ１として、各段が異なる抵抗値を持つ多段の抵抗素子アレイを切り替えることで抵抗値を変更するように構成された可変抵抗素子ＶＲ１１を用いた場合の形態について、図面を用いて詳細に説明する。なお、以下の実施形態では、可変抵抗素子ＶＲ２に対して可変抵抗素子ＶＲ１１を適用してもよいし、可変抵抗素子ＶＲ１およびＶＲ２の両方に対して可変抵抗素子ＶＲ１１を適用してもよい。
図２５は、実施形態９にかかる撮像装置の概略構成を示す俯瞰図である。なお、図２５において、図１と同様の構成については同一の符号を付し、その重複する説明を省略する。図２５に示す構成では、図１における可変抵抗素子ＶＲ１が可変抵抗素子ＶＲ１１に置き換えられるとともに、第１配線Ｌ２から分岐する各第２配線Ｌ１上に、可変抵抗素子ＶＲ１に対して直列接続された切替トランジスタＳＷ１１が設けられている。各切替トランジスタＳＷ１１は、書込み／読出し対象の画素セル１１Ａを切り替えるためのトランジスタである。なお、切替トランジスタＳＷ１１は、可変抵抗素子ＶＲ１とノードＮ１（Ｎ２）との間に電気的に介在するように設けられてもよし、可変抵抗素子ＶＲ１と画素セル１１Ａ（１１Ｂ）との間に電気的に介在するように設けられてもよい。
図２６は、実施形態９にかかる撮像装置としてのＣＭＯＳイメージセンサの概略構成を示す回路ブロック図である。図２６に示すように、撮像装置４は、図２１に示す撮像装置１と同様の構成において、可変抵抗素子ＶＲ１が可変抵抗素子ＶＲ１１に置き換えられるとともに、各可変抵抗素子ＶＲ１１と各画素セル１１Ａ〜１１Ｎとの間に切替トランジスタＳＷ１１が接続されている。なお、図２１にでは、可変抵抗素子ＶＲ１が省略されている。切替トランジスタＳＷ１１へ与える切替信号は、たとえば行選択回路１２から与えられる。ただし、これに限らず、電圧制御部２４から切替トランジスタＳＷ１１に切替信号が入力されてもよい。
図２７は、実施形態９にかかる可変抵抗素子の一例を示す回路図である。図２７に示すように、可変抵抗素子ＶＲ１１は、図２５におけるノードｎ１およびｎ２間に並列接続された複数の抵抗素子Ｒ１〜Ｒ１０と、それぞれの抵抗素子Ｒ１〜Ｒ１０を選択するための選択トランジスタＴ１〜Ｔ１０とを備える。
各抵抗素子Ｒ１〜Ｒ１０は、たとえばポリシリコン抵抗などの抵抗素子で構成されている。抵抗素子Ｒ１〜Ｒ１０を同一層のポリシリコン抵抗で形成した場合、各素子の抵抗値は、配線方向の長さと配線方向と垂直な断面の面積とで決定される。ただし、これに限定されず、各抵抗素子Ｒ１〜Ｒ１０で形状と均一とし、それぞれの不純物濃度を変化させることで、その抵抗値を変化させてもよい。また、可変抵抗素子ＶＲ１およびＶＲ２の双方を可変抵抗素子ＶＲ１１に置き換えた場合、それぞれで並列段数が異なっていてもよい。
各選択トランジスタＴ１〜Ｔ１０は、対応する抵抗素子Ｒ１〜Ｒ１０に直列に接続されており、そのゲートには、選択回路から出力された選択信号が印加される。この選択回路は、図２６における行選択回路１２であってもよいし、電圧制御部２４であってもよいし、不図示の選択回路であってもよい。可変抵抗素子ＶＲ１１の抵抗値Ｒ１（またはＲ２）は、選択信号によって導通状態になった選択トランジスタＴ１〜Ｔ１０に接続された１つ以上の抵抗素子Ｒ１〜Ｒ１０の抵抗値によって決定される。
選択トランジスタＴ１〜Ｔ１０は、画素セル１１Ａの面積増加を抑えるため、配線層に設けられることが好ましい。図２８に、図２５に示す回路構成を実現するための半導体装置の断面構造例を示す。
図２８に示すように、実施形態９では、図４に示す構成と同様の構成において、配線層２１Ｌにおける層間絶縁膜１１８上にゲート絶縁膜２０１と層間絶縁膜２０２〜２０４とが追加されているとともに、層間絶縁膜１１８に形成されていた可変抵抗素子ＶＲ１であるＭＯＳトランジスタＱＲ１に代えて切替トランジスタＳＷ１１が形成されている。また、層間絶縁膜２０２には、可変抵抗素子ＶＲ１１における選択トランジスタＴ１が形成されており、それより上層の層間絶縁膜２０４には、層間絶縁膜２０３に形成された第２配線Ｌ１を介して可変抵抗素子ＶＲ１１における抵抗素子Ｒ１が形成されている。なお、説明の都合上、図２８には、可変抵抗素子ＶＲ１１における抵抗素子Ｒ１およびそれに直列接続された選択トランジスタＴ１を図示するが、他の抵抗素子Ｒ２〜Ｒ１０および選択トランジスタＴ２〜Ｔ１０についても、抵抗素子Ｒ１および選択トランジスタＴ１と同一層にそれぞれ形成されてもよい。
以上のように、可変抵抗素子ＶＲ１（ＶＲ２）にポリシリコン抵抗などの抵抗素子を用いた場合、トランジスタ抵抗を用いた場合と比較して、抵抗素子間のバイアス変化に対してより変化の少ない抵抗値を得ることが可能となる。また、ポリシリコン抵抗の断面積や長さを調整することで所望の抵抗値を得ることが可能となり、抵抗素子列の数に応じて所望の平滑度段数を得ることが可能となる。
なお、抵抗素子Ｒ１〜Ｒ１０は、ポリシリコン抵抗以外に、絶縁膜、誘電膜、金属などであってもよい。また、図２７では抵抗素子を１０列としているが、１０列以上であってもよいし、１０列以下であってもよい。さらに、図２５に示す構成において、切替トランジスタＳＷ１１は、可変抵抗素子ＶＲ１１の構成によっては省略することができる。たとえば図２７に示す構成の可変抵抗素子ＶＲ１１を採用した場合、選択トランジスタＴ１〜Ｔ１０で代用することも可能である。
（実施形態１０）
また、実施形態９における抵抗素子Ｒ１〜Ｒ１０それぞれを、ＲｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、イオンメモリ、アモルファスシリコンメモリおよびポリシリコンメモリなどの抵抗変化メモリで構成することも可能である。図２９〜３１は、抵抗素子Ｒ１〜Ｒ３を抵抗変化メモリで構成した場合の例を示す回路図である。なお、図２９は抵抗素子Ｒ１を示し、図３０は抵抗素子Ｒ２を示し、図３１は抵抗素子Ｒ３を示す。
図２９に示すように、たとえば抵抗素子Ｒ１は、単一の抵抗変化メモリＲ１１で構成される。また、図３０および図３１に示す抵抗素子Ｒ２およびＲ３ならびに抵抗素子Ｒ４〜Ｒ１０は、それぞれ多段に並列接続された抵抗変化メモリＲ２０〜Ｒ２４、Ｒ３０〜Ｒ３９、…によって構成される。このように、抵抗素子Ｒ１〜Ｒ１０を構成する抵抗変化メモリの並列数は、目標の抵抗値に応じて変化させてよい。
図３２は、実施形態１０にかかる撮像装置としてのＣＭＯＳイメージセンサの概略構成を示す回路ブロック図である。図３２に示すように、撮像装置５は、図２６に示す撮像装置４と同様の構成において、抵抗変化メモリＲ１１、Ｒ２０〜Ｒ２４、Ｒ３０〜Ｒ３９、…で構成された可変抵抗素子ＶＲ１１に対して抵抗値を書き込むための書込み用配線が追加されている。その他の構成は、図２６に示す撮像装置４と同様であってよい。
図３３および図３４は、抵抗素子Ｒ１〜Ｒ１０の構造例を示す図である。なお、図３３は抵抗素子Ｒ１の構造例を示し、図３４は抵抗素子Ｒ２の構造例を示す。図３３および図３４に示すように、抵抗素子Ｒ１は、上下に配置された２つの電極Ｅ１１およびＥ１２と、この電極Ｅ１１およびＥ１２間に設けられた抵抗変化メモリＲ１０とを備える。同様に、抵抗素子Ｒ２は、電極Ｅ２１およびＥ２２と、この電極Ｅ２１およびＥ２２間に設けられた抵抗変化メモリＲ２０〜Ｒ２４とを備える。また、他の抵抗素子Ｒ３〜Ｒ１０も同様に、２つの電極と、この電極に設けられた複数の抵抗変化メモリとを備える。
抵抗変化メモリを複数含む抵抗素子Ｒ２〜Ｒ１０については、抵抗変化メモリを電極間に１列に並べる必要はなく、たとえば図３５に示すように、２次元配列させてもよい。さらに、図３３〜３４では、１層構造の抵抗素子Ｒ１〜Ｒ１０を例示するが、多層構造とすることも可能である。その場合、抵抗変化メモリと電極との間にダイオードなどの整流素子が設けられてもよい。可変抵抗素子ＶＲ１１がこのような構成を備える場合でも、これを配線層２１Ｌに配置することで、面積増加を抑制しつつ平滑度段数を増やすことが可能となる。
各抵抗素子Ｒ１〜Ｒ１０への抵抗値の書込みは、書込み対象の可変抵抗素子ＶＲ１１に接続された切替トランジスタＳＷ１１、および、その可変抵抗素子ＶＲ１１における書込み対象の抵抗素子に接続された選択トランジスタをともにオンとした状態で、抵抗変化メモリで構成された抵抗素子の両端に書込み電圧を印加することで実行される。たとえば図３１に示す抵抗素子Ｒ３に対して抵抗値を書き込む場合、これを含む可変抵抗素子ＶＲ１１に接続された切替トランジスタＳＷ１１、および抵抗素子Ｒ３ｎｉ接続された選択トランジスタＴ３をともにオンとした状態で、抵抗素子Ｒ３の両端に所望の書込み電圧を印加することで、所望の抵抗値が抵抗素子Ｒ３に書き込まれる。
書込み状態を検証するＶｅｒｉｆｙについては、抵抗素子を構成する個々の可変抵抗メモリに対してではなく、書込み対象の抵抗素子全体に対して行われてよい。これは、抵抗素子を構成する可変抵抗メモリが素子ばらつきや一部の欠陥を含む場合でも、抵抗値の書き込み時にその素子ばらつきや一部の欠陥を無効化して高精度に所望の抵抗値を書き込むことができることを導いている。
また、各抵抗素子Ｒ１〜Ｒ１０への抵抗値の書込みは、工場出荷時や装置待機時（スタンバイ期間やアイドル期間等）や電源オフ時などに行われてよい。抵抗素子Ｒ１〜Ｒ１０に書き込まれた抵抗値は、電源をオフにした場合にも維持されるため、逐次書き込む必要はない。これは、抵抗素子Ｒ１〜Ｒ１０の長寿命化が可能となるとともに、動作時に抵抗値の高速切替えが可能になるという効果が得られることを導いている。ただし、これは、抵抗値の逐次書込みを行うことを実施形態から除外するものではない。
その他の構成、効果および動作は、実施形態９および他の実施形態と同様であるため、ここでは詳細な説明を省略する。
（実施形態１１）
実施形態１０では、抵抗素子に２端子の抵抗変化メモリを用いた場合を例示したが、これに代えて、抵抗値読出し用の２端子の他に抵抗値書込み用の１端子を持つ３端子の抵抗変化メモリを用いることも可能である。３端子の抵抗変化メモリを用いることで、抵抗値の書き込み時に素子選択のための選択トランジスタが不要となるため、可変抵抗メモリの並列段数を増加させることができる。その結果、抵抗値の変化率を大きくすることが可能となり、平滑度の段数を増やすことが可能となる。
図３６〜３８は、実施形態１１にかかる３端子の可変抵抗メモリの構造例を示す図である。図３６に示す抵抗変化メモリＲ２００ａは、抵抗値読出し用の２つの電極Ｅ２０１およびＥ２０３をブリッジするように、抵抗値書込み用の電極Ｅ２０２と２つの可変抵抗材Ｃ２０１およびＣ２０２とが設けられた構成を備える。抵抗値の書込み時には、電極Ｅ２０２およびＥ２０１間、ならびに、電極Ｅ２０２およびＥ２０３間に、所望のバイアス電圧を印加する。この際、電極Ｅ２０１およびＥ２０２を同電位とする。これにより、抵抗変化メモリＲ２００ａに所望の抵抗値が書き込まれる。また、抵抗値読出し時には、電極Ｅ２０１およびＥ２０３間に抵抗値に応じた電流が流れる。図３６に示す構造では、電極Ｅ２０１と電極Ｅ２０３とが対象構造であるため、正負両極性に対する抵抗素子としての特性も良好となる効果がある。
また、図３７に示す可変抵抗メモリＲ２００ｂのように、電極Ｅ２０１、２０２および２０３を縦に並べ、その間を可変抵抗材Ｃ２０１およびＣ２０２で接続した構造とすることも可能である。さらに、図３８に示す可変抵抗メモリＲ２００ｃのように、１つの可変抵抗材Ｃ２０３を３つの電極Ｅ２０１〜Ｅ２０３で挟む横構造とすることもできる。この場合、読出し電流は、電極Ｅ２０１から可変抵抗材Ｃ２０３および電極Ｅ２０２を介して電極Ｅ２０３に流れてもよいし、可変抵抗材Ｃ２０３と絶縁体Ｄ２０１との界面部分を流れてもよい。たとえば電極Ｅ２０１およびＥ２０３を銅（Ｃｕ）などの金属で構成した場合、可変抵抗材Ｃ２０３と絶縁体Ｄ２０１との界面部分に金属イオンが拡散し、これにより、所望抵抗値の電流パスが形成される。さらにまた、図３８に示す構造は、図３９に示す可変抵抗メモリＲ２００ｄのように、縦構造とすることも可能である。
なお、図３６または図３７に示す構造は、製造が容易な点においてメリットが存在する。また、図３８または図３９に示す構造は、専有面積を縮小できる点においてメリットがある。
その他の構成、効果および動作は、他の実施形態と同様であるため、ここでは詳細な説明を省略する。たとえば、実施形態１１にかかる撮像装置は、図３２に示す撮像装置５と同様であって良い。
（実施形態１２）
また、実施形態９〜１１では、予め抵抗素子Ｒ１〜Ｒ１０の抵抗値を設定しておく場合を例示したが、これに限定されるものではない。たとえば走査回路１１Ａまたは１１Ｂからレイヤーごとに値を読み出す度に、可変抵抗素子ＶＲ１１の抵抗値を設定するように構成することも可能である。なお、本実施形態では、３端子の抵抗変化メモリを用いた場合を例示するが、２端子の抵抗変化メモリと選択トランジスタとを組み合わせた構成であってもよい。
図４０は、実施形態１２にかかる３端子の抵抗変化メモリを用いて構成した可変抵抗素子の一例を示す回路図である。図４０に示すように、可変抵抗素子ＶＲ２１は、抵抗変化メモリＲ２０１〜Ｒ２０ｎ（ｎは正の整数。たとえば４００程度）が多段に並列接続された構成を備える。可変抵抗素子ＶＲ１およびＶＲ２の双方を可変抵抗素子ＶＲ１１に置き換えた場合、それぞれで並列段数が異なっていてもよい。
多段に並列接続された抵抗変化メモリＲ２０１〜Ｒ２０ｎは、抵抗素子Ｒ１〜Ｒ１０のように区画されておらず、全体で１つの抵抗素子として動作する。そのため、抵抗値の書込みでは、ターゲットとする抵抗値に応じた数の抵抗変化メモリが選択回路によって選択される。ただし、抵抗値の書込みは、実施形態１０と同様、可変抵抗素子ＶＲ２１を構成する個々の可変抵抗メモリＲ２０１〜Ｒ２０ｎに対してではなく、書込み対象として選択された抵抗素子全体に対して行われてよい。また、書込み状態のＶｅｒｉｆｙは、実行されてもよいし、省略されてもよい。
その他の構成、効果および動作は、他の実施形態と同様であるため、ここでは詳細な説明を省略する。たとえば、実施形態１２にかかる撮像装置は、図３２に示す撮像装置５と同様であって良い。
（実施形態１３）
実施形態１３では、実施形態１０〜１２で例示した可変抵抗メモリの構成例について、図面を用いて詳細に説明する。以下の説明では、実施形態１２で例示した可変抵抗素子Ｒ２０１に着目して説明するが、その他の抵抗素子Ｒ２０２〜Ｒ２０ｎ、Ｒ１〜Ｒ１０、Ｒ２０〜Ｒ２４およびＲ３０〜Ｒ３９のいずれに対しても適用可能である。
図４１は、実施形態１３にかかる抵抗素子の構成例を示す回路図である。図４１に示すように、抵抗素子Ｒ２０１は、単一の可変抵抗メモリを用いた構成に限らず、複数の可変抵抗メモリＲ５０ａ〜Ｒ５９ｎを用いた構成とすることもできる。
図４１に示す例では、複数の可変抵抗メモリＲ５０ａ〜Ｒ５９ｎが直並列に接続されている。このような構成では、直列接続されたアレイごとの抵抗値の変更を確率的に制御することが可能となる。これを、図４２を用いて説明する。図４２は、書込みバイアス電圧とセット数との関係を示す図である。なお、セットとは、抵抗値が切り替わることを意味する。なお、図４２における書込みバイアス電圧は、書込み電流または書込み回数に置き換えることが可能である。
図４２の一点破線に示すように、ひとつの可変抵抗メモリ素子では、パルス状の書込み電圧によって情報“０”に相当する低抵抗状態から情報“１”に相当する高抵抗状態へ遷移する際に、閾値電圧の付近で書き込みの成功確率が急峻に変化する。そのため、閾値電圧の付近で抵抗値が切り替わる（セットされる）セルの数（以下、セット数という）が急激に増加する。一方、図４２の実線に示すように、複数の可変抵抗メモリが直並列に接続された本実施形態では、書込みバイアス電圧に対する抵抗の変化が線形に近い。これは、本実施形態の方が抵抗値の制御性が高いことを示している。そこで、図４１におけるノードｎ３４１およびｎ３５１間に印加する書込みバイアス電圧を制御することで、可変抵抗メモリＲ５０ａ〜Ｒ５９ｎのセット数を制御可能である。その結果、可変抵抗メモリＲ５０ａ〜Ｒ５９ｎの抵抗値を多段に設定することが可能となる。また、製造時のばらつきなども考慮して抵抗変化メモリアレイを設計することで、書込みバイアス電圧とセット数との関係をより線形に近づけることも可能である。
さらに、実施形態１３では、可変抵抗メモリＲ５０ａ〜Ｒ５９ｎごとの選択トランジスタが不要となるため、可変抵抗メモリＲ５０ａ〜Ｒ５９ｎの並列数を増やすことが可能となる。さらにまた、一括で可変抵抗メモリＲ５０ａ〜Ｒ５９ｎの抵抗値を変更することが可能となるため、抵抗値の切替えを高速に行うことが可能となる。
その他の構成、効果および動作は、他の実施形態と同様であるため、ここでは詳細な説明を省略する。
（実施形態１３の変形例１）
実施形態１３では、可変抵抗メモリＲ５０ａ〜Ｒ５９ｎを直並列に接続した場合を例示したが、この配列に限られるものではない。たとえば図４３に示す抵抗素子Ｒ２０１Ａのように、可変抵抗メモリＲ５０ａ〜Ｒ５９ｎを並列に接続した構成とすることでも、アレイごとの抵抗値の変更を確率的に制御することが可能である。
また、並列接続された可変抵抗メモリＲ５０ａ〜Ｒ５９ｎは、たとえば図４４に示すように、上下に配置された電極Ｅ５０およびＥ５１間に可変抵抗メモリＲ５０ａ〜Ｒ５９ｎを２次元配列したレイアウトとすることが可能である。図４４に示すレイアウトとすることで、可変抵抗メモリＲ５０ａ〜Ｒ５９ｎを配置する配線層を単層とすることが可能であるため、製造工程数を削減できる。
なお、可変抵抗メモリＲ５０ａ〜Ｒ５９ｎを並列接続した構成では、電流により抵抗値が切り替わる可変抵抗メモリを用いることも可能であるが、抵抗値の制御性を鑑みた場合、電圧値により抵抗値が切り替わる可変抵抗メモリを用いることが望ましい。
（実施形態１３の変形例２）
また、図４５および図４６に示す抵抗素子Ｒ２０１Ｂのように、可変抵抗メモリＲ５０ａ〜Ｒ５９ｎを直列に接続した構成とすることでも、アレイごとの抵抗値の変更を確率的に制御することが可能である。
複数の可変抵抗メモリＲ５０ａ〜Ｒ５９ｎを直列に接続した場合、抵抗素子Ｒ２０１Ｂ全体の抵抗値は、いくつの可変抵抗メモリＲ５０ａ〜Ｒ５９ｎの抵抗値が変化したかに直接対応する。これは、抵抗値の制御性が高いことを意味している。また、高い制御性によって書込み制御を行う周辺回路の設計が容易となるため、回路面積の削減や制御処理時間の短縮が可能となる。
なお、可変抵抗メモリＲ５０ａ〜Ｒ５９ｎを直列接続した構成では、電圧値により抵抗値が切り替わる可変抵抗メモリを用いることも可能であるが、抵抗値の制御性を鑑みた場合、電流により抵抗値が切り替わる可変抵抗メモリを用いることが望ましい。
たとえば、Ｎ個の直列接続された可変抵抗メモリ全体の情報量“０”のときの抵抗値がＲ１であって情報量“１”のときの抵抗値がＲ２であり且つＲ２＝ｋ×Ｒ１の関係にあるとき、可変抵抗メモリ全体の抵抗値は、Ｎ×Ｒ１からＮ×ｋ×Ｒ１の間で変化させることが可能である。具体的には、Ｎが１００、Ｒ１が１ｋΩ、Ｒ２が２ｋΩのとき、ｋ＝２となり、抵抗値を１００ｋΩから２００ｋΩの間で変化させることが可能である。
また、たとえば抵抗値を１００ｋΩにセットしておき、確率１％にて情報“０”（低抵抗）から情報“１”（高抵抗）へ抵抗値が変化するパルス（書込みバイアス電圧）を印加したとき、１００個のうち１個の情報が書き換わる可能性があるので、抵抗値は１０１ｋΩになることが期待できる。１５０ｋΩの抵抗値が必要な場合には、確率５０％で抵抗値が変化するパルス（書込みバイアス電圧）を印加すればよい。
さらに、抵抗値が大きくなりすぎた場合には、その誤差を補正する方法として、情報“１”（高抵抗）から情報“０”（低抵抗）に書き換わるパルス（書込みバイアス電圧）を印加して、少しずつ抵抗値を下げればよい。誤差補正にあたっては、読出し電流をアナログデジタルコンバータでデジタル値に変換してもよいし、読み出したアナログ電流の電流値をそのまま基準抵抗を流れる電流と比較して制御してもよい。
上記実施形態およびその変形例は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施形態が可能であることは上記記載から自明である。例えば実施形態に対して適宜例示した変形例は、他の実施形態と組み合わせることも可能であることは言うまでもない。
１，２，３，４，５…撮像装置、１１…画素アレイ、１２…行選択回路（レジスタ）、１３…タイミング発生回路、１４…ＡＤＣ、１５…ＤＳＰ、１６…Ｉ／Ｏ、１７…周辺回路、２０…制御部、２１…制御回路、２３…バイアス発生回路、２４…電圧制御回路、１１ａ…受光部、１１ｂ…走査回路、１１ｃ…増幅回路、１１Ａ〜１１Ｎ…画素セル、ＶＲ１，ＶＲ２，ＶＲ１１，ＶＲ２１…可変抵抗素子、Ｍ１〜Ｍ５，Ｍ１０，Ｍ１１…メモリ素子、Ｃ２０１，Ｃ２０２，Ｃ２０３…抵抗変化材、Ｄ２０１…絶縁体、Ｅ１１，Ｅ１２，Ｅ２０１，Ｅ２０２，Ｅ２０３，Ｅ５０，Ｅ５１，Ｅ５０ａ〜Ｅ５９（ｎ−１）…電極、Ｒ１〜Ｒ１０…抵抗素子、Ｒ１１，Ｒ２０〜Ｒ２４，Ｒ３０〜Ｒ３９，Ｒ２ａ，Ｒ２００ａ，Ｒ２００ｂ，Ｒ２００ｃ，Ｒ２００ｄ，Ｒ２０１〜Ｒ２０ｎ，Ｒ２０１Ａ，Ｒ２０１Ｂ，Ｒ５０ａ〜Ｒ５９ｎ…抵抗変化メモリ、ＳＷ１１…切替トランジスタ、Ｔ…選択トランジスタ

Claims (12)

  1. 複数の受光素子と、
    前記複数の受光素子にそれぞれ接続された複数の走査回路と、
    それぞれ第１の配線から分岐して前記複数の走査回路のいずれかに接続された複数の第２の配線と、
    前記複数の第２の配線と前記第１の配線との複数の分岐点と前記複数の走査回路との間に電気的に介在する複数の第１の可変抵抗素子と、
    を備え、
    前記第１の可変抵抗素子は、互いに並列接続された複数の抵抗素子を含む、撮像素子。
  2. 複数の受光素子と、
    前記複数の受光素子にそれぞれ接続された複数の走査回路と、
    それぞれ第１の配線から分岐して前記複数の走査回路のいずれかに接続された複数の第２の配線と、
    前記第１の配線上であって前記複数の第２の配線との複数の分岐点のうち隣接する分岐点の間に電気的に介在する複数の第２の可変抵抗素子と、
    を備え、
    前記第２の可変抵抗素子は、互いに並列接続された複数の抵抗素子を含む、撮像素子。
  3. 前記複数の第２の配線と前記第１の配線との複数の分岐点と前記複数の走査回路との間に電気的に介在する複数の第１の可変抵抗素子をさらに備える、請求項２に記載の撮像素子。
  4. 複数の受光素子と、
    前記複数の受光素子にそれぞれ接続された複数の走査回路と、
    それぞれ第１の配線から分岐して前記複数の走査回路のいずれかに接続された複数の第２の配線と、
    前記複数の第２の配線と前記第１の配線との複数の分岐点と前記複数の走査回路との間に電気的に介在する複数の第１の可変抵抗素子と、
    前記複数の第１の可変抵抗素子と前記複数の分岐点との間、または、前記複数の第１の可変抵抗素子と前記複数の走査回路との間に電気的に介在する複数の切替トランジスタと、
    を備える、撮像素子。
  5. 前記第１の可変抵抗素子は、互いに並列接続された複数の抵抗素子を含む、請求項４に記載の撮像素子。
  6. 前記第１および第２の可変抵抗素子のうち少なくとも一方は、前記複数の抵抗素子に直列接続された複数の選択トランジスタをさらに含む、請求項１〜３、及び請求項５のいずれか一項に記載の撮像素子。
  7. 前記複数の抵抗素子のうち少なくとも１つは、抵抗値読出し用の２端子と、抵抗値書込み用の１端子とを含む３端子素子である、請求項１〜３、及び請求項５のいずれか一項に記載の撮像素子。
  8. 前記複数の抵抗素子のうち少なくとも１つは、直列、並列または直並列に接続された複数の抵抗変化メモリを含む、請求項１〜３、及び請求項５のいずれか一項に記載の撮像素子。
  9. 前記抵抗変化メモリは、ＲｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、イオンメモリ、アモルファスシリコンメモリおよびポリシリコンメモリのうち少なくとも１つを含む、請求項８に記載の撮像素子。
  10. 請求項１〜９のいずれか一項に記載の撮像素子と、
    前記第１および第２の可変抵抗素子のうち少なくとも１つの抵抗値を制御しつつ前記撮像素子から画像信号を読み出すように制御する制御部と、
    を備え、
    前記制御部は、前記第１および第２の可変抵抗素子のうち少なくとも１つの抵抗値を第１の抵抗値として前記撮像素子から第１の画像信号を読み出した後、前記第１および第２の可変抵抗素子のうちの前記少なくとも１つの抵抗値を第１の抵抗値とは異なる第２の抵抗値として前記撮像素子から第２の画像信号を読み出すように制御する撮像装置。
  11. 半導体基板と、
    前記半導体基板の上面において該上面と平行な行方向および列方向に２次元配列された複数の受光素子と、
    前記複数の受光素子にそれぞれ接続された複数の走査回路と、
    前記半導体基板の前記上面上に位置する配線層と、
    前記配線層に含まれる第１の配線と、
    前記配線層に含まれ、それぞれ前記第１の配線から分岐して前記複数の走査回路のいずれかに接続された複数の第２の配線と、
    前記複数の第２の配線と前記第１の配線との複数の分岐点と前記複数の走査回路との間に電気的に介在する複数の第１の可変抵抗素子と、
    を備え、
    前記第１の可変抵抗素子は、互いに並列接続された複数の抵抗素子を含む、半導体装置。
  12. 半導体基板と、
    前記半導体基板の上面において該上面と平行な行方向および列方向に２次元配列された複数の受光素子と、
    前記複数の受光素子にそれぞれ接続された複数の走査回路と、
    前記半導体基板の前記上面上に位置する配線層と、
    前記配線層に含まれる第１の配線と、
    前記配線層に含まれ、それぞれ前記第１の配線から分岐して前記複数の走査回路のいずれかに接続された複数の第２の配線と、
    前記第１の配線上であって前記複数の第２の配線との複数の分岐点のうち隣接する分岐点の間に電気的に介在する複数の第２の可変抵抗素子と、
    を備え、
    前記第２の可変抵抗素子は、互いに並列接続された複数の抵抗素子を含む、半導体装置。
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