JP2003303942A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 フィルタや増幅器等を含むアナログ回路にお
いて、製造工程時の加工ばらつきに起因する各素子の値
のばらつきを補正できるアナログ回路を提供する。 【解決手段】 フィルタＦＴ１は、磁気トンネル抵抗Ｍ
ＲとキャパシタＣとがＬ字型に接続されたローパスフィ
ルタである。なお、フィルタＦＴ１においては、端子Ｔ
１およびＴ２が入力端子となり、端子Ｔ３およびＴ４が
出力端子となる。また、磁気トンネル抵抗ＭＲの磁化の
方向を変える電流は、電流源ＩＰを介して供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアナログ回路に関
し、特に抵抗素子として磁気トンネル抵抗素子を含むア
ナログ回路に関する。

【０００２】

【従来の技術】まず、一般的なフィルタの構成について
説明する。 ＜Ｌ型１次フィルタ＞図３９および図４０に、抵抗Ｒと
キャパシタＣとがＬ字型に接続されたローパスフィルタ
（Low Pass Filter：以下ＬＰＦと呼称）およびハイパ
スフィルタ（High Pass Filter：以下ＨＰＦと呼称）を
示す。

【０００３】図３９において、端子Ｔ１とＴ３との間に
抵抗Ｒが介挿され、端子Ｔ２とＴ４とを結ぶ配線と抵抗
Ｒの端子Ｔ３側の端部との間にキャパシタＣが介挿され
ている。

【０００４】図４０において、端子Ｔ１とＴ３との間に
キャパシタＣが介挿され、端子Ｔ２とＴ４とを結ぶ配線
とキャパシタＣの端子Ｔ３側の電極との間に抵抗Ｒが介
挿されている。ここで、端子Ｔ１およびＴ２が入力端子
であり、端子Ｔ３およびＴ４が出力端子である。

【０００５】なお、図４１に示すように、インピーダン
スＺ１およびＺ２がＬ字型に接続されたフィルタをＬ型
１次フィルタと呼称し、図３９および図４０はこれに含
まれる。

【０００６】フィルタの特性は、フィルタの出力信号の
入力信号に対する比を表す伝達関数で記述され、下記の
数式（１）で表される。

【０００７】

【数１】

【０００８】上記数式（１）において、ｓ＝ｊωで、ｊ
は虚数単位、ωは角周波数である。

【０００９】減衰特性は、下記の数式（２）で表され
る。

【００１０】

【数２】

【００１１】上記数式（２）より、１桁減衰すると、２
０ｄＢ下がる（２０ｄＢ／ｄｅｃ）ことが判る。

【００１２】ここで、図４１のフィルタを１次フィルタ
と呼称するのは、当該フィルタの伝達関数の分母、ある
いは、分子が、ｓ（＝ｊω）の１次関数で記述されるか
らである。

【００１３】例えば、図３９および図４０のフィルタの
場合、伝達関数Ｈ_LPF（ｓ）およびＨ_HPF（ｓ）はそれぞ
れ、下記の数式（３）および数式（４）で表される。

【００１４】

【数３】

【００１５】

【数４】

【００１６】図４２および図４３に、それぞれ、ＬＰＦ
およびＨＰＦのボーデ（ボード）線図（Bode diagram）
を模式的に示す。図４２および図４３においては、横軸
に周波数を対数表示で、縦軸に減衰率を対数表示で示
す。

【００１７】図４２に示すＬＰＦの周波数特性は、低周
波数領域では入力信号が減衰せずに出力され、高周波数
領域では入力信号が減衰してほとんど出力されないこと
を示している。

【００１８】一方、図４３に示すＨＰＦの周波数特性
は、高周波数領域では入力信号が減衰せずに出力され、
低周波数領域では入力信号が減衰してほとんど出力され
ないことを示している。

【００１９】＜Ｌ型２次フィルタ＞図４４にＬ型２次フ
ィルタと呼称されるフィルタの一例を示す。図４４にお
いて、端子Ｔ１とＴ３との間に抵抗Ｒおよびインダクタ
Ｌが直列に介挿され、端子Ｔ２とＴ４とを結ぶ配線とイ
ンダクタＬの端子Ｔ３側の端部との間にキャパシタＣが
介挿されている。

【００２０】ここで、図４４のフィルタを２次フィルタ
と呼称するのは、当該フィルタの伝達関数の分母、ある
いは、分子が、ｓ（＝ｊω）の２次関数で記述されるか
らである。

【００２１】図４４のフィルタはＬＰＦであり、その伝
達関数Ｈ（ｓ）は下記の数式（５）で表される。

【００２２】

【数５】

【００２３】ここで、下記の数式（６）および数式
（７）と、ｓ＝ｊω_pの関係から、伝達関数Ｈ（ｓ）は
数式（８）のように変形される。

【００２４】

【数６】

【００２５】

【数７】

【００２６】

【数８】

【００２７】数式（８）に着目すると、ω＝ω_pのとき
に共振特性を示すことが判る。そのときの伝達関数の絶
対値はＱ値（選択度）に等しくなる。すなわち、共振を
抑えるためには、Ｑ値をなるべく小さくすることが望ま
しい。

【００２８】図４４に示すＬＰＦのボーデ線図の模式図
を図４５に示す。図４５においては、横軸に数式（６）
で示される角周波数を、縦軸に減衰率を示し、Ｑ値が
０．８、２、および１０の場合のボーデ線図を示してい
る。

【００２９】図４５に示すように、Ｑ値が大きいほど、
共振周波数ω_pの近傍でフィルタの特性が歪むことが判
る。

【００３０】図４４に示すＬＰＦは、図４６に示すよう
に、インピーダンスＺ１、Ｚ２およびＺ３を用いて示さ
れ、これらのインピーダンスにアサインする受動素子
（抵抗、キャパシタ、インダクタ）の組み合わせを変え
ることにより、ＬＰＦやＨＰＦを形成することができ
る。

【００３１】一般的に各種の２次フィルタの伝達関数
は、以下の数式（９）、（１０）、（１１）および（１
２）で表される。

【００３２】

【数９】

【００３３】

【数１０】

【００３４】

【数１１】

【００３５】

【数１２】

【００３６】ここで、数式（９）および（１０）は、そ
れぞれＬＰＦおよびＨＰＦの伝達関数を表し、数式（１
１）および（１２）は、それぞれバンドパスフィルタ
（BandPass Filter：以下ＢＰＦと呼称）およびバンド
リジェクトフィルタ（Band Reject Filter：以下ＢＲＦ
と呼称）の伝達関数を表す。

【００３７】Ｌ型２次フィルタの他の例としては、図４
１に示すＬ型１次フィルタを２つ接続した図４７に示す
ような構成がある。

【００３８】図４７に示すように、端子Ｔ１とＴ３との
間にインピーダンスＺ１が介挿され、端子Ｔ２とＴ４と
を結ぶ配線とインピーダンスＺ１の端子Ｔ３側の端部と
の間にインピーダンスＺ２が介挿されている。また、端
子Ｔ３とＴ５との間にインピーダンスＺ３が介挿され、
端子Ｔ４とＴ６とを結ぶ配線とインピーダンスＺ３の端
子Ｔ５側の端部との間にインピーダンスＺ４が介挿され
ている。ここで、端子Ｔ１およびＴ２が入力端子であ
り、端子Ｔ５およびＴ６が出力端子である。

【００３９】図４７に示すフィルタも伝達関数の分母、
および、分子が２次関数で記述されるので、Ｌ型２次フ
ィルタと呼ばれている。

【００４０】例えば、Ｚ１＝Ｒ１、Ｚ２＝１／ｓＣ２、
Ｚ３＝Ｒ３、Ｚ４＝１／ｓＣ４となるように受動素子を
アサインするとＬＰＦが形成される。ここで、Ｒ１およ
びＲ３は抵抗値、Ｃ２およびＣ４は容量値、ｓ＝ｊωで
ある。

【００４１】また、Ｚ１＝１／ｓＣ１、Ｚ２＝Ｒ２、Ｚ
３＝１／ｓＣ３、Ｚ４＝Ｒ４となるように受動素子をア
サインするとＨＰＦが形成される。ここで、Ｒ２および
Ｒ４は抵抗値、Ｃ１およびＣ３は容量値である。

【００４２】さらに，Ｚ１＝１／ｓＣ１、Ｚ２＝Ｒ２、
Ｚ３＝１／ｓＣ３、Ｚ４＝Ｒ４となるように受動素子を
アサインすると、前段のＬ型フィルタがＨＰＦとなり、
後段のＬ型フィルタがＬＰＦとなる。この場合のボーデ
線図を図４８に示す。

【００４３】図４８においては、横軸に周波数を対数表
示で、縦軸に減衰率を対数表示で示す。図４８に示すよ
うに、一定の周波数領域のみ、入力信号が出力される。
このような機能を有するフィルタがバンドパスフィルタ
（ＢＰＦ）である。

【００４４】なお、図４７において、Ｚ１＝Ｒ２、Ｚ２
＝１／ｓＣ１、Ｚ３＝１／ｓＣ４，Ｚ４＝Ｒ３となるよ
うに受動素子をアサインしても、同様なＢＰＦを実現す
ることができる。

【００４５】＜Ｔ型ブリッジ２次フィルタ＞図４９にＴ
型ブリッジ２次フィルタと呼称されるフィルタの一例を
示す。図４９に示すように、端子Ｔ１とＴ３との間にイ
ンピーダンスＺ１およびＺ３が直列に介挿され、端子Ｔ
２とＴ４とを結ぶ配線とインピーダンスＺ１およびＺ３
を結ぶ配線との間にインピーダンスＺ２が介挿されてい
る。また、端子Ｔ１とＴ３との間には、インピーダンス
Ｚ１およびＺ３に平行するようにインピーダンスＺ４が
接続されている。

【００４６】この構成において、例えば、Ｚ１＝１／ｓ
Ｃ１、Ｚ２＝Ｒ２、Ｚ３＝１／ｓＣ３、Ｚ４＝Ｒ４とな
るように受動素子をアサインすると、インピーダンスＺ
１、Ｚ２およびＺ３がＨＰＦを形成し、インピーダンス
Ｚ４がＬＰＦを形成する。

【００４７】すなわち、入力信号が高周波数のときは、
インピーダンスＺ１、Ｚ２およびＺ３で形成されるＨＰ
Ｆを通って入力信号が出力され、入力信号が低周波数の
ときは、インピーダンスＺ４を経由して入力信号が出力
される。換言すれば、インピーダンスＺ１、Ｚ２、Ｚ３
がＨＰＦとして機能し、インピーダンスＺ４がＬＰＦと
して機能する。その結果、入力信号が全く出力されない
周波数領域が存在する。この場合のボーデ線図を図５０
に示す。

【００４８】図５０においては、横軸に周波数を対数表
示で、縦軸に減衰率を対数表示で示す。図５０に示すよ
うに、一定の周波数領域のみ入力信号を出力しない特性
となる。このような機能を有するフィルタがバンドリジ
ェクトフィルタ（ＢＲＦ）である。

【００４９】なお、Ｚ１＝Ｒ１、Ｚ２＝１／ｓＣ２、Ｚ
３＝Ｒ３、Ｚ４＝１／ｓＣ４となるように受動素子をア
サインしても、同様な機能を有するＢＲＦを形成するこ
とができる。

【００５０】＜ツインＴ型ブリッジ２次フィルタ＞図５
１にツインＴ型ブリッジ２次フィルタと呼称されるフィ
ルタの一例を示す。図５１に示すように、入力端子であ
る端子Ｔ１０と出力端子である端子Ｔ２０の間に、イン
ピーダンスＺ４およびＺ６が直列に介挿され、またイン
ピーダンスＺ１およびＺ３が直列に介挿されている。そ
して、インピーダンスＺ４およびＺ６を結ぶ配線と接地
電位との間にはインピーダンスＺ５が介挿され、インピ
ーダンスＺ１およびＺ３を結ぶ配線と接地電位との間に
はインピーダンスＺ２が介挿されている。

【００５１】この構成において、例えば、Ｚ１＝Ｒ１、
Ｚ２＝１／ｓＣ２、Ｚ３＝Ｒ３、Ｚ３＝１／ｓＣ４、Ｚ
５＝Ｒ５、Ｚ６＝１／ｓＣ６、かつ、Ｃ１＝Ｃ３＝Ｃ５
／２、Ｒ２＝２Ｒ４＝２Ｒ６となるように受動素子をア
サインすると、図５１に示すフィルタはＢＲＦとして機
能する。

【００５２】＜２次のアクティブ・フィルタ(Sallen ke
y型)＞トランジスタ、オペアンプ、負性抵抗素子、ジャ
イレータ（gyrator）などの能動素子を含むフィルタを
アクティブ・フィルタと呼称する。図５２に、Sallenke
y型２次フィルタと呼称されるアクティブ・フィルタの
一例を示す。

【００５３】図５２に示すように、入力端子である端子
Ｔ１０と、オペアンプ（演算増幅器）ＯＰの非反転入力
端子との間に、インピーダンスＺ１およびＺ２が直列に
介挿され、オペアンプの出力端子が、端子Ｔ２０に接続
されている。

【００５４】そして、インピーダンスＺ２と非反転入力
端子とを結ぶ配線と接地電位との間にインピーダンスＺ
３が介挿され、インピーダンスＺ１とＺ２との接続ノー
ドとオペアンプＯＰの出力端子との間にインピーダンス
Ｚ４が介挿されている。

【００５５】また、オペアンプＯＰの出力端子と接地電
位との間には、抵抗Ｒ２およびＲ１が直列に介挿され、
抵抗Ｒ２とＲ１との接続ノードはオペアンプＯＰの反転
入力端子に接続されている。

【００５６】この構成において、インピーダンスＺ１〜
Ｚ４に対して下記の表１に示す組み合わせのように受動
素子をアサインすることにより、ＬＰＦ、ＨＰＦ、ＢＰ
Ｈを実現することができる。

【００５７】

【表１】

【００５８】ここで、ＬＰＦの場合、１＋Ｒ２／Ｒ１＝
Ｋとした場合のＫ値が３に近づくとＱ値が大きくなるの
で、Ｑ値の調整が難しくなる。

【００５９】図５３に、ＬＰＦの場合のＫ値とＱ値との
関係を示す。図５３に示すように、Ｋ値が３に近づくと
Ｑ値が限りなく増大することが判る。そして、先に説明
したように、Ｑ値が大きいほど共振周波数の近傍でフィ
ルタの特性が歪むので、Ｋ値が３に近づかないように抵
抗Ｒ１およびＲ２の値を設定することが望ましい。

【００６０】＜２次のアクティブ・フィルタ（無限帰還
型）＞アクティブ・フィルタの他の例として、図５４に
無限帰還型２次フィルタの構成を示す。

【００６１】図５３に示すように、入力端子である端子
Ｔ１０と、オペアンプ（演算増幅器）ＯＰの反転入力端
子との間に、インピーダンスＺ１およびＺ３が直列に介
挿され、オペアンプの出力端子が、端子Ｔ２０に接続さ
れている。なお、オペアンプＯＰの非反転入力端子は接
地電位に接続されている。

【００６２】そして、インピーダンスＺ１とＺ３との接
続ノードとオペアンプＯＰの出力端子との間にインピー
ダンスＺ２が介挿され、インピーダンスＺ１とＺ３との
接続ノードと接地電位との間には、インピーダンスＺ４
が介挿されている。

【００６３】また、インピーダンスＺ２とオペアンプの
出力端子とを結ぶ配線と、インピーダンスＺ３とオペア
ンプの反転入力端子とを結ぶ配線との間には、インピー
ダンスＺ５が介挿されている。

【００６４】この構成において、インピーダンスＺ１〜
Ｚ５に対して下記の表２に示す組み合わせのように受動
素子をアサインすることにより、ＬＰＦ、ＨＰＦ、ＢＰ
Ｈを実現することができる。

【００６５】

【表２】

【００６６】＜２次のアクティブ・フィルタ(Biquad)＞
アクティブ・フィルタの他の例として、図５５に、３個
のオペアンプを用いたBiquadratic circuit（略称：Biq
uad）の一種である、Tow-Thomas biquad 回路を示す。

【００６７】図５５において、入力端子である端子Ｔ１
０と出力端子である端子Ｔ２０との間に、オペアンプＯ
Ｐ１、ＯＰ２およびＯＰ３が直列に接続されている。

【００６８】そして、端子Ｔ１０とオペアンプＯＰ１の
反転入力端子との間には抵抗Ｒ１が介挿され、オペアン
プＯＰ１の出力端子とオペアンプＯＰ２の反転入力端子
との間には抵抗Ｒ２が介挿され、オペアンプＯＰ２の出
力端子とオペアンプＯＰ３の反転入力端子との間には抵
抗Ｒ３が介挿されている。なお、オペアンプＯＰ１〜Ｏ
Ｐ３の非反転入力端子は接地電位に接続されている。

【００６９】また、オペアンプＯＰ１の反転入力端子と
出力端子との間には、キャパシタＣ１および抵抗Ｒ４が
並列に介挿され、オペアンプＯＰ２の反転入力端子と出
力端子との間にはキャパシタＣ２が介挿され、オペアン
プＯＰ３の反転入力端子と出力端子との間には抵抗Ｒ５
が介挿され、オペアンプＯＰ１の反転入力端子とオペア
ンプＯＰ３の出力端子との間には抵抗Ｒ６が介挿されて
いる。

【００７０】このようなフィルタの特徴としては、高い
Ｑ値の実現が可能であること、素子感度が小さく、調整
が容易であること、同一回路で、ＢＰＦ、ＬＰＦ、ＢＰ
Ｆ出力が得られること、等が挙げられる。

【００７１】例えば、オペアンプＯＰ１の出力端子は、
入力信号に対してＢＰＦの出力を行い、オペアンプＯＰ
２の出力端子は、入力信号に対してＬＰＦの出力を行
う。

【００７２】また、図５６に、３個のオペアンプを用い
たBiquadの一種であるＫＨＮBiquad回路を示す。

【００７３】図５６において、入力端子である端子Ｔ１
０と出力端子である端子Ｔ２０との間に、オペアンプＯ
Ｐ１、ＯＰ２およびＯＰ３が直列に接続されている。

【００７４】そして、端子Ｔ１０とオペアンプＯＰ１の
反転入力端子との間には抵抗Ｒ１が介挿され、オペアン
プＯＰ１の出力端子とオペアンプＯＰ２の反転入力端子
との間には抵抗Ｒ２が介挿され、オペアンプＯＰ２の出
力端子とオペアンプＯＰ３の反転入力端子との間には抵
抗Ｒ３が介挿されている。なお、オペアンプＯＰ２およ
びＯＰ３の非反転入力端子は接地電位に接続されてい
る。

【００７５】また、オペアンプＯＰ１の反転入力端子と
出力端子との間には、抵抗Ｒ４が介挿され、オペアンプ
ＯＰ２の反転入力端子と出力端子との間にはキャパシタ
Ｃ１が介挿され、オペアンプＯＰ３の反転入力端子と出
力端子との間にはキャパシタＣ２が介挿され、オペアン
プＯＰ１の非反転入力端子とオペアンプＯＰ２の出力端
子との間には抵抗Ｒ５が介挿され、オペアンプＯＰ１の
反転入力端子とオペアンプＯＰ３の出力端子との間には
抵抗Ｒ６が介挿されている。

【００７６】ＫＨＮBiquad回路は、Kerwin、Huelsman、
Newcombの頭文字を取って名付けられており、オペアン
プＯＰ１の出力端子は、入力信号に対してＨＰＦの出力
を行い、オペアンプＯＰ２の出力端子は、入力信号に対
してＢＰＦの出力を行い、オペアンプＯＰ３の出力端子
は、入力信号に対してＬＰＦの出力を行う。

【００７７】

【発明が解決しようとする課題】以上説明したように、
フィルタには抵抗素子が用いられるが、従来の抵抗素子
には、金属、ドープトポリシリコン、スイッチドキャパ
シタ、ＯＴＡ(operational transconductance amplifie
r)等が用いられていた。

【００７８】しかしながら、抵抗を構成する構造が何で
あれ、製造工程時の加工ばらつきに起因する抵抗値のば
らつきは避けられないため、同じフィルタを製造して
も、その周波数特性にばらつきが生じるという問題点が
あった。

【００７９】また、フィルタの周波数特性のばらつきを
抑えるため、可変抵抗を用いることも考えられるが、微
小なサイズの可変抵抗を形成することが困難であるた
め、事実上、実現できなかった。これはフィルタ以外の
半導体集積回路においても同様であった。

【００８０】本発明は、以上の問題点に鑑みてなされた
もので、フィルタや増幅器等を含むアナログ回路におい
て、製造工程時の加工ばらつきに起因する各素子の値の
ばらつきを補正できるアナログ回路を提供することを目
的とする。

【００８１】

【課題を解決するための手段】本発明に係る請求項１記
載の半導体記憶装置は、複数の磁気トンネル抵抗素子で
構成され、前記複数の磁気トンネル抵抗素子を単独でお
よびまたは組み合わせて、単独およびまたは組み合わせ
ごとに抵抗値を変更することで複数種類の抵抗値を得る
可変抵抗部を有し、複数の制御信号により、前記複数の
磁気トンネル抵抗素子の抵抗値を、単独およびまたは組
み合わせごとに変更可能なアナログ回路と、前記複数の
制御信号を出力する制御部と、メモリセルアレイとを少
なくとも備える半導体記憶装置であって、前記半導体記
憶装置は、アドレス端子を時分割で使い分けるアドレス
信号多重化方式の半導体記憶装置であり、前記制御部
は、前記メモリセルアレイのアドレスデコーダを前記少
なくとも１つの磁気トンネル抵抗素子の抵抗値制御のた
めのデコーダとして兼用し、前記アドレスデコーダは、
前記少なくとも１つの磁気トンネル抵抗素子の抵抗値制
御に際しては、前記アドレス端子に時分割で与えられる
磁気トンネル抵抗素子制御信号に基づいて制御される。

【００８２】本発明に係る請求項２記載の半導体記憶装
置は、アドレスデコーダが、ワード線デコーダである。

【００８３】本発明に係る請求項３記載の半導体記憶装
置は、アドレスデコーダが、ビット線デコーダである。

【００８４】本発明に係る請求項４記載の半導体記憶装
置は、前記アナログ回路が入力信号をフィルタリングす
るフィルタであり、キャパシタおよびインダクタの少な
くとも１方をさらに備え、前記可変抵抗部は、前記キャ
パシタおよび前記インダクタの少なくとも１方に接続さ
れる。

【００８５】本発明に係る請求項５記載の半導体記憶装
置は、前記アナログ回路が入力信号を増幅する増幅装置
であり、増幅器をさらに備え、前記可変抵抗部は、前記
増幅器の入力に電気的に接続されている。

【００８６】本発明に係る請求項６記載の半導体記憶装
置は、前記アナログ回路が差動増幅器であり、演算増幅
器をさらに備え、前記可変抵抗部は、前記演算増幅器の
非反転入力と出力との間、およびまたは、前記演算増幅
器の反転入力と出力との間に接続されている。

【００８７】本発明に係る請求項７記載の半導体記憶装
置は、前記アナログ回路が比較器であり、演算増幅器を
さらに備え、前記可変抵抗部は、前記演算増幅器の非反
転入力と出力との間、およびまたは、前記演算増幅器の
非反転入力に接続されている。

【００８８】本発明に係る請求項８記載の半導体記憶装
置は、前記アナログ回路が入力電圧を電流に変換して出
力する電圧／電流変換回路であり、増幅器と、前記増幅
器の入力と出力との間に接続された負荷抵抗とをさらに
備え、前記可変抵抗部は、前記増幅器の前記入力に電気
的に接続されている。

【００８９】本発明に係る請求項９記載の半導体記憶装
置は、前記アナログ回路が加算器、積分器、乗算器およ
び微分器の少なくとも何れかを含み、それらがループ状
に接続されたアナログ計算機であり、前記可変抵抗部
が、前記加算器、前記積分器、前記乗算器および前記微
分器の少なくとも何れかを構成する抵抗素子として機能
する。

【００９０】

【発明の実施の形態】本発明の特徴は、フィルタおよび
増幅器において、少なくとも１つの磁気トンネル抵抗素
子を含むことにある。そこで、まず、磁気トンネル抵抗
素子について説明する。

【００９１】＜磁気トンネル抵抗素子＞図１に、一般的
な磁気トンネル抵抗素子ＭＲの断面構造を模式的に示
す。図１に示すように、磁気トンネル抵抗素子ＭＲは、
絶縁体３の上部に強磁性体２および１を順に積層し、絶
縁体３の下部に強磁性体４を配設した構造を有してい
る。このように、強磁性体で絶縁体を挟んだ構造を磁気
トンネル接合（Magnetic Tunnel Junction：ＭＴＪ）と
呼称する。

【００９２】なお、強磁性体４の下部には反強磁性体５
が配設されている。反強磁性体５は、強磁性体４の磁化
の方向を固定するためのもので、この構造をスピンバル
ブ型磁気トンネル接合と呼ぶ。

【００９３】そして、強磁性体１および２のうち、強磁
性体１の方が保磁力が小さい材料で構成することで、外
部磁場によって、強磁性体１の磁化の方向が反転しやす
くなっている。その結果、強磁性体２の磁化の方向は強
磁性体１の磁化の方向に伴って反転する。

【００９４】磁気トンネル抵抗素子ＭＲは、層間絶縁膜
ＳＺ内に埋め込まれており、強磁性体１上には配線プラ
グＰＧ１が配設され、配線プラグＰＧ１の上端面が層間
絶縁膜ＳＺの主面において露出している。この配線プラ
グＰＧ１の上端面に接するように、層間絶縁膜ＳＺ上に
配線ＷＲ１が配設されている。

【００９５】また、反強磁性体５の下部には金属層６が
配設され、金属層６は、金属層７に接続されている。金
属層７の下部には、配線ＷＲ２が配設され、その延在方
向は配線ＷＲ１の延在方向と平面視的に直交する方向で
ある。

【００９６】配線ＷＲ２の下方には配線ＷＲ３が配設さ
れ、金属層７は、層間絶縁膜ＳＺ中を垂直方向に延在す
る配線プラグＰＧ２を介して、配線ＷＲ３と電気的に接
続されている。また、配線ＷＲ３は、ＮチャネルＭＯＳ
トランジスタＴＲに電気的に接続されている。

【００９７】なお、図１においては、配線ＷＲ１と配線
プラグＰＧ１との接続ノードをノードＮＤ１、配線ＷＲ
２と金属層７との接続ノードをノードＮＤ２、配線ＷＲ
３と配線プラグＰＧ２との接続ノードをノードＮＤ３と
している。

【００９８】このような構成において、配線ＷＲ１から
配線ＷＲ３に向けて電流を流すと、強磁性体１および２
の磁化の方向と強磁性体３の磁化の方向とが同一な場合
と、同一でない場合とで、絶縁体３をトンネルする電流
が異なる。

【００９９】すなわち、磁化の方向が同一であれば、抵
抗は低く、異なれば、抵抗は高くなり、磁気トンネル接
合は、強磁性体の磁化の方向の向きに応じて、２つの磁
気トンネル抵抗を持つことになる。これを磁気トンネル
抵抗効果と呼称する。

【０１００】磁気トンネル抵抗の変化率は約３０％〜５
０％程度である。磁気トンネル抵抗の値は、強磁性体の
磁場の方向の他に、強磁性体の間に挟む絶縁体の物性や
膜厚等により変化する。なお、強磁性体１から反強磁性
体５までの積層構造の上下を逆にしても、同様の効果を
得ることができる。

【０１０１】磁気トンネル抵抗を変えるには、具体的に
は強磁性体１、２の磁化の方向を変えれば良い。これに
は、配線ＷＲ２に電流を流し、その周りに発生する磁場
が、磁化の方向を変えるのに必要な臨界磁場よりも大き
ければ良い。このとき、強磁性体４も同じ磁場の影響を
受けるが、反磁性体に５の存在により、強磁性体４から
放出される磁束は反強磁性体５内に入り、強磁性体４の
磁化の方向は変化しない。なお、図１においては配線Ｗ
Ｒ２に流れる電流Ｉの方向を双方向として矢印で示して
いるが、これはどちらかの方向に電流を流せば良いこと
を示している。

【０１０２】ここで、反強磁性体５には、例えばＩｒ
（イリジウム）を２０〜３０atom.％含むＩｒＭｎが用
いられ、強磁性体４および２は保磁力が大きなＣｏＦｅ
が用いられ、トンネルバリア層となる絶縁体３として
は、Ａｌ₂Ｏ₃を用い、強磁性体１には保磁力とスピン分
極率が小さなＮｉ₈₀Ｆｅ₂₀（パーマロイ）を使用する。

【０１０３】図２に、磁気トンネル抵抗素子ＭＲを表す
記号を示す。ここで、ＭＲとはMagnetic Resistivityの
略である。

【０１０４】図２の記号は、配線ＷＲ２に電流を流して
発生する磁場により、ノードＮＤ１と、ノードＮＤ３と
の間の抵抗が変化する抵抗素子であることを意味してい
る。従って、この特徴を備えている磁気トンネル抵抗素
子の全てを図２の記号が包括しているのであり、図１の
構造のみに限定されるものではない。

【０１０５】図３に、強磁性体の磁化の方向が変化する
のに必要な磁場の大きさとその方向を示す。図３におい
ては、磁化の方向を反転させるのに必要な磁場（臨界磁
場）Ｈｋを、磁場ＨｘとＨｙとの結合磁場で形成する場
合の上記３磁場の関係を示し、上記３磁場の関係はアス
テロイド曲線と呼称される曲線で表される。

【０１０６】ここで、強磁性体の磁化の容易な方向をイ
ージーアクシス（easy axis）、磁化が困難な方向をハ
ードアクシス（hard axis）と呼称し、図３において
は、横軸にイージーアクシスを、縦軸にハードアクシス
示し、また、ｘ軸方向の磁場の成分をＨｘ、ｙ軸方向の
磁場の成分をＨｙとして示している。

【０１０７】図３に示すように、Ｈｘ＋Ｈｙ＜Ｈｋの範
囲では、磁化の方向は変化しない。一方、Ｈｘ＋Ｈｙ＞
Ｈｋの範囲では、磁化の方向は変化することになる。

【０１０８】図４に、スピンバルブ型磁気トンネル接合
構造におけるトンネル磁気抵抗（Tunnel Magnetic Resi
stance:ＴＭＲ）の実測特性を示す。

【０１０９】図４においては、横軸に磁場（１エルステ
ッド＝約７９Ａ／ｍで換算）、縦軸にトンネル磁気抵抗
率（Tunnel Magnetic Resistance Rate：ＴＭＲＲ）を
示している。図４からは、ＴＭＲＲが約３６％変化する
ことを示し、磁化の方向の反転に必要な磁場が約３０
（×７９Ａ／ｍ）程度と低いこと、磁場の方向に対して
対称なヒステリシスが得られていることが判る。

【０１１０】＜Ａ．実施の形態１＞本発明に係る実施の
形態１として、磁気トンネル抵抗素子を有する種々のフ
ィルタの構成および動作について説明する。

【０１１１】＜Ａ−１．フィルタの第１の例＞フィルタ
の第１の例として、図５および図６を用いてフィルタＦ
Ｔ１の構成および動作について説明する。

【０１１２】図５に示すようにフィルタＦＴ１は、磁気
トンネル抵抗ＭＲとキャパシタＣとがＬ字型に接続され
たローパスフィルタ（Low Pass Filter：以下ＬＰＦと
呼称）である。なお、フィルタＦＴ１においては、端子
Ｔ１およびＴ２が入力端子となり、端子Ｔ３およびＴ４
が出力端子となる。また、磁気トンネル抵抗ＭＲの磁化
の方向を変える電流は、電流源ＩＰを介して供給され
る。

【０１１３】ここで、磁気トンネル抵抗素子ＭＲとし
て、絶縁体を挟む２つの強磁性体の磁化の方向が同一の
場合の磁気トンネル抵抗が１ＭΩ、磁化の方向が異なる
場合の磁気トンネル抵抗が１．４ＭΩである素子を用い
た場合の、フィルタＦＴ１の周波数特性を図６に示す。

【０１１４】図６においては、横軸に周波数（Ｈｚ）
を、縦軸にゲイン（ｄＢ）を示し、磁気トンネル抵抗素
子ＭＲの磁気トンネル抵抗が１ＭΩの場合と、１．４Ｍ
Ωの場合の周波数特性を、それぞれ、白抜き丸および塗
り潰し丸で示している。なお、キャパシタＣの静電容量
は１ｐＦである。

【０１１５】図６に示すように減衰率が−１００ｄＢに
なる周波数は、抵抗値に応じて、それぞれ約１７ＭＨｚ
と約２２ＭＨｚになる。すなわち、磁気トンネル抵抗素
子ＭＲを用いることで約５ＭＨｚの周波数調整が可能と
なることを表している。

【０１１６】さらに、微調整を望む場合は、複数の磁気
トンネル抵抗素子を直列、並列あるいは格子状に組み合
わせた回路により、磁気抵抗値を組み合わせて用いるよ
うにすれば良い。

【０１１７】＜Ａ−２．フィルタの第２の例＞フィルタ
の第２の例として、図７および図８を用いてフィルタＦ
Ｔ２の構成および動作について説明する。

【０１１８】図７に示すようにフィルタＦＴ２は、磁気
トンネル抵抗ＭＲとキャパシタＣとがＬ字型に接続され
たハイパスフィルタ（High Pass Filter：以下ＨＰＦと
呼称）である。その他、図５に示すフィルタＦＴ１と同
一の構成については同一の符号を付し、重複する説明は
省略する。

【０１１９】ここで、磁気トンネル抵抗素子ＭＲは、図
５に示すフィルタＦＴ１と同様に、磁気トンネル抵抗を
１ＭΩおよび１．４ＭΩの２つに可変でき、それぞれの
磁気トンネル抵抗の場合のフィルタＦＴ２の周波数特性
を図８に示す。

【０１２０】図８においては、横軸に周波数（Ｈｚ）
を、縦軸にゲイン（ｄＢ）を示し、磁気トンネル抵抗素
子ＭＲの磁気トンネル抵抗が１ＭΩの場合と、１．４Ｍ
Ωの場合の周波数特性を、それぞれ、白抜き丸および塗
り潰し丸で示している。なお、キャパシタＣの静電容量
は１ｐＦである。

【０１２１】図８に示すように減衰率が−１００ｄＢの
場合の周波数は、抵抗値に応じて、それぞれ約１．７ｋ
Ｈｚと約０．７８ｋＨｚになり、磁気トンネル抵抗素子
ＭＲを用いることで約５００Ｈｚの周波数調整が可能と
なることを表している。

【０１２２】＜Ａ−３．フィルタの第３の例＞フィルタ
の第３の例として、図９〜図１１を用いてフィルタＦＴ
３の構成および動作について説明する。

【０１２３】図９に示すようにフィルタＦＴ３は、Ｌ型
１次のＬＰＦであるが、ＬＰＦの抵抗部分を複数の磁気
トンネル抵抗素子で構成し、可変抵抗ＲＺとしている。
すなわち、端子Ｔ１と端子Ｔ３との間に、端子Ｔ１側か
ら順に磁気トンネル抵抗素子ＭＲ６、ＭＲ５、ＭＲ４、
ＭＲ３およびＭＲ２を直列に接続して配設し、磁気トン
ネル抵抗素子ＭＲ２およびＭＲ３に並列に磁気トンネル
抵抗素子ＭＲ１を接続して構成される可変抵抗ＲＺを有
し、端子Ｔ２とＴ４とを結ぶ配線と磁気トンネル抵抗素
子ＭＲ２の端子Ｔ３側の端部との間にキャパシタＣが介
挿されている。

【０１２４】磁気トンネル抵抗素子ＭＲ１〜ＭＲ６の抵
抗値は、デコーダＤＣから与えられる制御信号Ｄ０、Ｄ
１、Ｄ２およびＤ３により設定される。すなわち、制御
信号Ｄ０〜３により磁気トンネル抵抗素子ＭＲ１〜ＭＲ
６の磁化の方向が制御される。

【０１２５】デコーダＤＣにはコントロールロジック部
ＣＬからプログラム信号が与えられ、それをデコードす
ることで制御信号Ｄ０〜Ｄ３が生成される。なお、デコ
ーダＤＣは、可変抵抗ＲＺの抵抗値を制御する制御部と
言うことができる。

【０１２６】ここで、制御信号Ｄ３は磁気トンネル抵抗
素子ＭＲ５およびＭＲ６に与えられ、制御信号Ｄ２は磁
気トンネル抵抗素子ＭＲ４に与えられ、制御信号Ｄ１は
磁気トンネル抵抗素子ＭＲ２およびＭＲ３に与えられ、
制御信号Ｄ０は磁気トンネル抵抗素子ＭＲ１に与えられ
る。なお、磁気トンネル抵抗素子ＭＲ２およびＭＲ３、
磁気トンネル抵抗素子ＭＲ５およびＭＲ６は、それぞれ
制御信号Ｄ１、Ｄ３で共通して制御されるので、磁気ト
ンネル抵抗素子直列体と呼称し、磁気トンネル抵抗素子
ＭＲ１およびＭＲ４は、それぞれ制御信号Ｄ１およびＤ
３で独立して制御されるので、独立磁気トンネル抵抗素
子と呼称する。

【０１２７】図１０には、制御信号Ｄ０〜Ｄ３の組み合
わせと、それに対応する磁気トンネル抵抗素子ＭＲ１〜
ＭＲ６の全体の磁気トンネル抵抗値との対応の一覧表を
示す。

【０１２８】ここで、磁気トンネル抵抗素子ＭＲ１〜Ｍ
Ｒ６の抵抗値は、何れも低い抵抗ＲＬと高い抵抗ＲＨの
２種類から選択可能である。

【０１２９】図１０に示すように、例えば、制御信号Ｄ
０〜Ｄ３が０の場合には、磁気トンネル抵抗素子ＭＲ１
〜ＭＲ６のそれぞれは、何れも低い抵抗ＲＬに設定され
るように、強磁性体の磁化の方向を設定するための電流
が流れ、制御信号Ｄ０〜Ｄ３が１の場合には、何れも高
い抵抗ＲＨが設定されるように、強磁性体の磁化の方向
を設定するための電流が流れる。

【０１３０】図１１に、制御信号（Ｄ３，Ｄ２，Ｄ１，
Ｄ０）＝（０，０，０，０）、（０，１，１，１）、
（１，１，１，１）の場合のフィルタＦＴ３の周波数特
性を示す。図１１においては、横軸に周波数（Ｈｚ）
を、縦軸にゲイン（ｄＢ）を示し、（Ｄ３，Ｄ２，Ｄ
１，Ｄ０）＝（０，０，０，０）、（０，１，１，
１）、（１，１，１，１）の場合のフィルタＦＴ３の周
波数特性を、それぞれ白抜き丸、塗り潰し丸、塗り潰し
四角で示している。なお、抵抗ＲＬは１ＭΩ、抵抗ＲＨ
は１．４ＭΩ、でありキャパシタＣの静電容量は１ｐＦ
である。

【０１３１】図１１において減衰率が−３ｄＢになる周
波数は、制御信号Ｄ３，Ｄ２，Ｄ１，Ｄ０の組み合わせ
が（０，０，０，０）、（０，１，１，１）、（１，
１，１，１）の場合において、それぞれ約２７ｋＨｚ、
約２３ｋＨＺ、約１９ｋＨＺとなる。これは、制御信号
Ｄ３，Ｄ２，Ｄ１，Ｄ０の１６通りの組み合わせによ
り、１６種類の周波数特性が設定できることを意味して
いる。

【０１３２】なお、図９においては、磁気トンネル抵抗
素子直列体と独立磁気トンネル抵抗素子とが直列に接続
された構成および、磁気トンネル抵抗素子直列体と独立
磁気トンネル抵抗素子とが並列に接続された構成を併せ
て備える例を示したが、どちらか一方の構成だけで可変
抵抗を構成しても良いし、磁気トンネル抵抗素子１つだ
けで可変抵抗を構成しても良い。

【０１３３】＜Ａ−４．フィルタの第４の例＞フィルタ
の第４の例として、図１２〜図１４を用いてフィルタＦ
Ｔ４の構成および動作について説明する。

【０１３４】図１２に示すようにフィルタＦＴ４は、端
子Ｔ１と端子Ｔ３との間に抵抗ＲＺおよびインダクタＬ
が直列に接続され、端子Ｔ２と端子Ｔ４とを結ぶ配線と
インダクタＬの端子Ｔ３側の端部との間にキャパシタＣ
が介挿されＬ型２次のＬＰＦとなっている。

【０１３５】フィルタＦＴ４における抵抗ＲＺは、図９
を用いて説明したフィルタＦＴ３と同様に、磁気トンネ
ル抵抗素子ＭＲ１〜ＭＲ６によって構成されている。そ
して、磁気トンネル抵抗素子ＭＲ１〜ＭＲ６の抵抗値
が、デコーダＤＣから与えられる制御信号Ｄ０、Ｄ１、
Ｄ２およびＤ３により設定される点もフィルタＦＴ３と
同様である。

【０１３６】図１３に、制御信号（Ｄ３，Ｄ２，Ｄ１，
Ｄ０）＝（０，０，０，０）、（０，０，１，１）、
（０，１，１，１）、（１，１，１，１）の場合のフィ
ルタＦＴ４の周波数特性を示す。

【０１３７】図１３においては、横軸に周波数（Ｈｚ）
を、縦軸にゲイン（ｄＢ）を示し、（Ｄ３，Ｄ２，Ｄ
１，Ｄ０）＝（０，０，０，０）、（０，０，１，
１）、（０，１，１，１）、（１，１，１，１）の場合
のフィルタＦＴ３の周波数特性を、それぞれ白抜き丸、
塗り潰し丸、白抜き四角、白抜き三角で示している。な
お、磁気トンネル抵抗素子ＭＲ１〜ＭＲ６の磁気トンネ
ル抵抗は、何れも８．０ｋΩおよび１１．２ｋΩの２種
類から選択可能であり、キャパシタＣの静電容量は６．
２５ｐＦ、インダクタンスは４．０５ｍＨである。

【０１３８】図１３に示すように、（Ｄ３，Ｄ２，Ｄ
１，Ｄ０）＝（０，０，０，０）、（０，０，１，１）
の場合には、周波数が１×１０⁶Ｈｚの近傍において共
振が発生し、特性曲線が歪むことが判る。

【０１３９】ここで、制御信号（Ｄ３，Ｄ２，Ｄ１，Ｄ
０）＝（０，０，０，０）、（０，０，１，１）、
（０，１，１，１）、（１，１，１，１）の場合のＱ値
を図１４に一覧表で示す。

【０１４０】図１４に示すように、フィルタＦＴ４はＱ
値を制御信号Ｄ３〜Ｄ０の組み合わせにより調整するこ
とができる。例えば、Ｑ値を０．７３４に設定したい場
合には、（Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（０、１、１、
１）となるようにコントロールロジック部ＣＬのプログ
ラム信号を設定しておけば良い。このように、製造工程
に起因するインダクタＬやキャパシタＣの値のばらつき
を磁気トンネル抵抗値によって補正して、Ｑ値が０．８
以下の、周波数特性曲線の歪みがない、特性を実現する
ことができる。

【０１４１】＜Ａ−５．フィルタの第５の例＞フィルタ
の第５の例として、図１５および図１６を用いてフィル
タＦＴ５の構成および動作について説明する。

【０１４２】図１５に示すようにフィルタＦＴ５は、端
子Ｔ１とＴ３との間に抵抗ＲＺ１が介挿され、端子Ｔ２
とＴ４とを結ぶ配線と抵抗ＲＺ１の端子Ｔ３側の端部と
の間にキャパシタＣ１が介挿されている。また、端子Ｔ
３とＴ５との間にキャパシタＣ２が介挿され、端子Ｔ４
とＴ６とを結ぶ配線とキャパシタＣ２の端子Ｔ５側の電
極との間に抵抗ＲＺ２が介挿され、バンドパスフィルタ
（Band Pass Filter：以下ＢＰＦと呼称）となってい
る。

【０１４３】フィルタＦＴ５における抵抗ＲＺ１は、図
９を用いて説明したフィルタＦＴ３の抵抗ＲＺと同様
に、磁気トンネル抵抗素子ＭＲ１〜ＭＲ６によって構成
されている。そして、磁気トンネル抵抗素子ＭＲ１〜Ｍ
Ｒ６の抵抗値が、デコーダＤＣから与えられる制御信号
Ｄ０、Ｄ１、Ｄ２およびＤ３により設定される点もフィ
ルタＦＴ３の抵抗ＲＺと同様である。

【０１４４】磁気トンネル抵抗素子ＭＲ１〜ＭＲ６の抵
抗値は、デコーダＤＣ１から与えられる制御信号Ｄ０、
Ｄ１、Ｄ２およびＤ３により設定され、デコーダＤＣ１
にはコントロールロジック部ＣＬからプログラム信号が
与えられ、それをデコードすることで制御信号Ｄ０〜Ｄ
３が生成される。ここで、制御信号Ｄ３は磁気トンネル
抵抗素子ＭＲ５およびＭＲ６に与えられ、制御信号Ｄ２
は磁気トンネル抵抗素子ＭＲ４に与えられ、制御信号Ｄ
１は磁気トンネル抵抗素子ＭＲ２およびＭＲ３に与えら
れ、制御信号Ｄ０は磁気トンネル抵抗素子ＭＲ１に与え
られる。

【０１４５】また、抵抗ＲＺ２は、直列に接続された磁
気トンネル抵抗素子ＭＲ８、ＭＲ９、ＭＲ１０、ＭＲ１
１およびＭＲ１２と、磁気トンネル抵抗素子ＭＲ８およ
びＭＲ９に並列に接続された磁気トンネル抵抗素子ＭＲ
７とを有して構成されている。

【０１４６】磁気トンネル抵抗素子ＭＲ７〜ＭＲ１２の
抵抗値は、デコーダＤＣ２から与えられる制御信号Ｄ
４、Ｄ５、Ｄ６およびＤ７により設定され、デコーダＤ
Ｃ２にはコントロールロジック部ＣＬからプログラム信
号が与えられ、それをデコードすることで制御信号Ｄ４
〜Ｄ７が生成される。ここで、制御信号Ｄ７は磁気トン
ネル抵抗素子ＭＲ１１およびＭＲ１２に与えられ、制御
信号Ｄ６は磁気トンネル抵抗素子ＭＲ１０に与えられ、
制御信号Ｄ５は磁気トンネル抵抗素子ＭＲ８およびＭＲ
９に与えられ、制御信号Ｄ４は磁気トンネル抵抗素子Ｍ
Ｒ７に与えられる。

【０１４７】図１６に、制御信号（Ｄ３，Ｄ２，Ｄ１，
Ｄ０）＝制御信号（Ｄ７，Ｄ６，Ｄ５，Ｄ４）＝（０，
０，０，０）および（１，１，１，１）の場合のフィル
タＦＴ５の周波数特性を示す。

【０１４８】図１６においては、横軸に周波数（Ｈｚ）
を、縦軸にゲイン（ｄＢ）を示し、（Ｄ３，Ｄ２，Ｄ
１，Ｄ０）＝（Ｄ７，Ｄ６，Ｄ５，Ｄ４）＝（０，０，
０，０）および（１，１，１，１）の場合のフィルタＦ
Ｔ５の周波数特性を、それぞれ塗り潰し丸および白抜き
四角で示している。

【０１４９】なお、磁気トンネル抵抗素子ＭＲ１〜ＭＲ
６の磁気トンネル抵抗は、何れも１ｋΩおよび１．４ｋ
Ωの２種類から選択可能であり、磁気トンネル抵抗素子
ＭＲ７〜ＭＲ１２の磁気トンネル抵抗は、何れも１ＭΩ
および１．４ＭΩの２種類から選択可能であり、キャパ
シタＣ１の静電容量は１ｐＦ、キャパシタＣ２の静電容
量は１００ｐＦである。

【０１５０】図１６に示すように、フィルタＦＴ５はバ
ンドパスさせる周波数領域を、磁気トンネル抵抗素子で
構成される抵抗ＲＺ１およびＲＺ２の値を変えることに
より微調整することができる。

【０１５１】＜Ａ−６．作用効果＞以上、フィルタの第
１〜第５の例を用いて説明したように、磁気トンネル抵
抗素子を用いて構成したフィルタにおいては、複数の磁
気トンネル抵抗素子を組み合わせて使用し、各抵抗素子
の制御信号の組み合わせを変える（プログラムする）こ
とで、磁気トンネル抵抗の値を任意に設定することがで
きるので、各素子の製造上のばらつきを、磁気トンネル
抵抗値によって補正し、所望の周波数特性を有するフィ
ルタを実現できる。

【０１５２】＜Ｂ．実施の形態２＞本発明に係る実施の
形態２として、磁気トンネル抵抗素子を有する増幅器の
構成および動作について説明する。

【０１５３】＜Ｂ−１．構成および動作＞図１７〜図２
０を用いて増幅器ＡＰ１の構成および動作について説明
する。図１７に示すように増幅器ＡＰ１は、減算回路Ｃ
Ｔ１と、その前段回路ＣＴ２との２つから構成されてい
る。まず、減算回路ＣＴ１について説明する。

【０１５４】減算回路の入力電圧Ｖ１およびＶ２が入力
される端子をそれぞれ、端子Ｔ１３およびＴ１４とし、
端子Ｔ１３とオペアンプ（演算増幅器）ＯＰの反転入力
端子との間に抵抗Ｒ１が介挿され、端子Ｔ１４と演算増
幅器ＯＰの非反転入力端子との間に抵抗Ｒ２が介挿さ
れ、演算増幅器ＯＰの出力端子が、端子Ｔ１５に接続さ
れている。

【０１５５】そして、演算増幅器ＯＰの反転入力端子と
演算増幅器ＯＰの出力端子とは、抵抗Ｒｆを介して電気
的に接続され、演算増幅器ＯＰの非反転入力端子は抵抗
Ｒｇを介して接地電位に接続されている。ここで、抵抗
Ｒ１およびＲｆに流れる電流をi１とし、演算増幅器Ｏ
Ｐの反転入力端子および非反転入力端子の入力電圧を、
それぞれＶｂ１およびＶｂ２とし、減算回路ＣＴ１の出
力電圧をＶoutとする。

【０１５６】このような構成の減算回路ＣＴ１におい
て、演算増幅器ＯＰの開ループ利得を無限大と仮定し、
演算増幅器ＯＰの２つの入力の差が０に限りなく近い仮
想接地の状態を仮定する。それゆえ、演算増幅器ＯＰの
入力電圧はＶｂ１＝Ｖｂ２と仮定すると、キルヒホッフ
の法則より、下記の数式（１３）、（１４）、（１５）
が得られる。

【０１５７】

【数１３】

【０１５８】

【数１４】

【０１５９】

【数１５】

【０１６０】上記の数式（１３）、（１４）、（１５）
より、減算回路ＣＴ１の出力電圧Ｖoutは下記の数式
（１６）で与えられる。

【０１６１】

【数１６】

【０１６２】また、抵抗Ｒ１およびＲ２、抵抗Ｒｆおよ
びＲｇの関係を、それぞれ下記の数式（１７）および
（１８）のように仮定する。

【０１６３】

【数１７】

【０１６４】

【数１８】

【０１６５】以上の数式（１６）〜（１８）より、減算
回路ＣＴ１の出力電圧Ｖoutは、下記の数式（１９）で
与えられる。

【０１６６】

【数１９】

【０１６７】数式（１９）から、減算回路ＣＴ１の入力
電圧の差が増幅されて出力電圧圧Ｖoutが得られること
が判る。

【０１６８】次に前段回路ＣＴ２について説明する。前
段回路ＣＴ２は、図１７に示すように、入力端子Ｔ１１
およびＴ１２を有し、入力端子Ｔ１１は減算回路ＣＴ１
の端子Ｔ１３に直結され、入力端子Ｔ１２は、抵抗Ｒｘ
を介して減算回路ＣＴ１の端子Ｔ１４に接続されてい
る。そして、入力端子Ｔ１２はキャパシタＣ１を介して
接地電位に接続される構成となっている。

【０１６９】ここで、入力端子Ｔ１１およびＴ１２に与
えられる入力電圧を、それぞれＶｉｎ１およびＶｉｎ２
とし、キャパシタＣ１に流れる電流をi２(ｔ)とし、抵
抗Ｒｘに流れる電流をi３(ｔ)とすると、端子Ｔ１３の
電圧Ｖ１と入力電圧Ｖｉｎ１とは同電圧となり、入力電
圧Ｖｉｎ２および端子Ｔ１４の電圧Ｖ２は、それぞれ下
記の数式（２０）および（２１）で表される。

【０１７０】

【数２０】

【０１７１】

【数２１】

【０１７２】また、電流i２(ｔ)は下記の数式（２２）
で表される。

【０１７３】

【数２２】

【０１７４】そして、入力電圧Ｖｉｎ２と端子Ｔ１４の
電圧Ｖ２との関係は、下記の数式（２３）で表される。

【０１７５】

【数２３】

【０１７６】また、電流i２(ｔ)と電流i３(ｔ)との関係
は、下記の数式（２４）で表される。

【０１７７】

【数２４】

【０１７８】上記数式（２１）、（２２）、（２３）よ
り、下記の数式（２５）が得られる。

【０１７９】

【数２５】

【０１８０】そして、数式（２５）より、利得Ｈ（ｊ
ω）は、下記の数式（２６）で与えられる。

【０１８１】

【数２６】

【０１８２】数式（１９）に上記数式（２６）を代入す
ると、下記の数式（２７）が得られる。

【０１８３】

【数２７】

【０１８４】ここで、Ｖｉｎ１＝Ｖｉｎ２＝Ｖｉｎとす
ると、増幅器ＡＰ１の利得Ｈ（ｊω）が下記の数式（２
８）で与えられる。

【０１８５】

【数２８】

【０１８６】数式（２８）から、図１７に示される増幅
器ＡＰ１は、利得がＲｆＣＲｘ／Ｒ１の大きさの増幅器
として動作し、この利得は演算増幅器ＯＰ１の利得に依
存せず、抵抗Ｒｆ、Ｒ１、Ｒｘの抵抗値およびキャパシ
タＣ１の静電容量値で決まることが判る。

【０１８７】以上説明した増幅器ＡＰ１においては、実
際には、抵抗Ｒ１およびＲ２の抵抗値のミスマッチがあ
るので、周波数特性が設計値からずれる場合があるが、
ここで、例えば、抵抗Ｒｘを磁気トンネル抵抗素子で構
成することで、周波数特性を微調整することができる。

【０１８８】図１８に抵抗Ｒｘを複数の磁気トンネル抵
抗素子で構成する例を示す。図１８に示すように、抵抗
Ｒｘは、端子Ｔ１０と端子Ｔ２０との間に、端子Ｔ１０
側から順に磁気トンネル抵抗素子ＭＲ６、ＭＲ５、ＭＲ
４、ＭＲ３およびＭＲ２を直列に接続して配設し、磁気
トンネル抵抗素子ＭＲ２およびＭＲ３に並列に磁気トン
ネル抵抗素子ＭＲ１を接続して構成される。

【０１８９】磁気トンネル抵抗素子ＭＲ１〜ＭＲ６の抵
抗値は、デコーダＤＣから与えられる制御信号Ｄ０、Ｄ
１、Ｄ２およびＤ３により設定される。すなわち、制御
信号Ｄ０〜３により磁気トンネル抵抗素子ＭＲ１〜ＭＲ
６の磁化の方向が制御される。

【０１９０】デコーダＤＣにはコントロールロジック部
ＣＬからプログラム信号が与えられ、それをデコードす
ることで制御信号Ｄ０〜Ｄ３が生成される。

【０１９１】ここで、制御信号Ｄ３は磁気トンネル抵抗
素子ＭＲ５およびＭＲ６に与えられ、制御信号Ｄ２は磁
気トンネル抵抗素子ＭＲ４に与えられ、制御信号Ｄ１は
磁気トンネル抵抗素子ＭＲ２およびＭＲ３に与えられ、
制御信号Ｄ０は磁気トンネル抵抗素子ＭＲ１に与えられ
る。

【０１９２】なお、抵抗Ｒｘは図９を用いて説明した抵
抗ＲＺと構成的に同じであり、図１０を用いて説明した
ように、制御信号Ｄ０〜Ｄ３の組み合わせにより、１６
通りの抵抗値を得ることができる。

【０１９３】図１９に、制御信号（Ｄ３，Ｄ２，Ｄ１，
Ｄ０）＝（０，０，０，０）、（１，１，１，１）の場
合の増幅器ＡＰ１の周波数特性を示す。

【０１９４】図１９においては、横軸に周波数（Ｈｚ）
を、縦軸にゲイン（ｄＢ）を示し、（Ｄ３，Ｄ２，Ｄ
１，Ｄ０）＝（０，０，０，０）、（１，１，１，１）
の場合の増幅器ＡＰ１の周波数特性を、それぞれ白抜き
丸、塗り潰し丸で示している。なお、抵抗ＲＬは１Ｍ
Ω、抵抗ＲＨは１．４ＭΩ、でありキャパシタＣの静電
容量は１ｐＦである。

【０１９５】図２０は、図１９の部分詳細図であり、図
１９より制御信号Ｄ３〜Ｄ０の値により周波数特性を微
調整できることが明確に判る。

【０１９６】＜Ｂ−２．作用効果＞以上説明したよう
に、増幅器において、複数の磁気トンネル抵抗素子を組
み合わせて使用し、各抵抗素子の制御信号の組み合わせ
を変える（プログラムする）ことで、磁気トンネル抵抗
の値を任意に設定することができるので、各素子の製造
上のばらつきを、磁気トンネル抵抗値によって補正し、
所望の周波数特性を有する増幅器を実現できる。

【０１９７】＜Ｂ−３．補足＞以下、図１７に示す増幅
器ＡＰ１について補足的に説明する。回路中での電圧の
変化をＡ点からＢ点に伝送しようとする場合には、その
両方の点を配線で接続する。各点の電圧は共通の基準点
すなわち接地点を基準にして測定される。両点の間の距
離が短ければ、両接地点の電位は等しいと考えることが
できる。

【０１９８】しかしながら、もし両点の基準点間に電位
差があれば、信号にはその電圧差に等しい雑音が重畳さ
れることになる。両地点がかなり近く、両方の接地点が
銅やアルミなどの金属配線で接続されている場合でも、
接地を通して大電流が流れる場合には、銅線の抵抗によ
る電圧降下が無視できなかったり、電流が急速に変化す
る場合には、銅線のインダクタンスで電圧が生じ、雑音
が発生する場合がある。接地と信号線で形成されるルー
プ内を通る磁束が変化する場合には、磁束の変化に比例
した雑音が生じる。特に、Ａ点とＢ点とが遠く隔たって
いる場合には、この雑音によって信号伝送の品質は著し
く低下する。

【０１９９】この問題を回避するために、図１７に示す
増幅器ＡＰ１のように、非反転入力端子側（＋側）およ
び反転入力端子側（−側）の２本の配線を使用して信号
を伝送する。

【０２００】また、送信側の回路（図１７の前段回路Ｃ
２）と受信側の回路（図１７の減算回路Ｃ１）には接地
点（ＧＮＤ）を有している。この場合、＋側の線と−側
の線には、上記原因で共に同一の雑音（同相雑音(commo
n mode noise)）が与えられるとすると、受信側で両方
の信号の差をとることによって、雑音を除去することが
できる。このような伝送方式を平衡伝送(balanced tran
smission)と呼ぶ。平衡伝送では、生じる雑音が両方の
配線に等しく現れるようになっていることが望ましく、
２本の配線はできれば、撚り合わせることが望ましい。

【０２０１】＜Ｃ．実施の形態３＞以上説明した、本発
明に係る実施の形態１および２においては、フィルタお
よび増幅器において、複数の磁気トンネル抵抗素子を組
み合わせて使用し、各抵抗素子の制御信号の組み合わせ
を変える（プログラムする）ことで、磁気トンネル抵抗
の値を任意に変更し、各素子の製造上のばらつきを、磁
気トンネル抵抗値によって補正する構成について示し
た。

【０２０２】現実の半導体集積回路において、フィルタ
あるいは増幅器を組み込む場合、磁気トンネル抵抗の制
御のための専用のデコーダやコントロールロジック部を
設けることは、半導体集積回路の大型化を招くことにな
る。

【０２０３】本発明に係る実施の形態３として、磁気ト
ンネル抵抗素子の抵抗値制御のための構成について図２
１を用いて説明する。

【０２０４】＜Ｃ−１．装置構成＞図２１は、メモリセ
ルアレイＭＣＡを有する半導体記憶装置１００の、メモ
リセルアレイＭＣＡとその周辺の構成を示すブロック図
である。なお、メモリセルアレイＭＣＡは、ＳＲＡＭ
（Static RAM)、ＤＲＡＭ(Dynamic RAM)、ＭＲＡＭ（Ma
gnetic Random Access Memory）、フラッシュメモリ
等、どのようなメモリであっても良い。

【０２０５】図２１において、メモリセルアレイＭＣＡ
の一辺に沿って、行ドライバＲＤ、が配設され、当該一
辺に直交する他の一辺に沿ってビット検知回路ＢＤＣが
配設され、ビット検知回路ＢＤＣの出力は出力バッファ
ＯＴに接続されている。

【０２０６】行ドライバＲＤには行デコーダＲＤＣ（ワ
ード線デコーダ）が電気的に接続され、ビット検知回路
ＢＤＣは、列ドライバＣＤに電気的に接続され、列ドラ
イバＣＤには列デコーダＣＤＣ（ビット線デコーダ）が
電気的に接続されている。

【０２０７】行デコーダＲＤＣには磁気トンネル抵抗素
子を駆動するＭＴＪ駆動回路ＭＪＤが電気的に接続さ
れ、ＭＴＪ駆動回路ＭＪＤには、アナログ回路ＡＬ１、
ＡＬ２およびＡＬ３が電気的に接続され配設されてい
る。アナログ回路ＡＬ１〜ＡＬ３中に磁気トンネル抵抗
素子を有するフィルタや増幅器が配設されている。

【０２０８】そして、アドレスバッファとして、メモリ
セルアレイの行（ワード線）を選択するための行（ｒｏ
ｗ）アドレスバッファＲＡＢと、列（データ線）を選択
するための列（ｃｏｌｕｍｎ）アドレスバッファＣＡＢ
とを有している。

【０２０９】そして、行アドレスバッファＲＡＢおよび
列アドレスバッファＣＡＢは、１個のアドレス端子ＸＴ
を兼用し、２つの外部同期クロック信号、バーＲＡＳ信
号およびバーＣＡＳ信号が時系列に与えられる構成とな
っている。

【０２１０】このように、アドレス端子ＸＴを時分割で
使い分ける方式をアドレス信号多重化方式と呼称する。
大容量になるとアドレス端子数が増大するため、大きな
パッケージが必要となり、システムの実装密度が上がら
ない問題が生じるが、アドレス信号多重化方式は、これ
を解決することができる。特に携帯機器に搭載されるメ
モリには、アドレス信号多重化方式が使用されている。

【０２１１】なお、図２１に示すように、バーＲＡＳ信
号およびバーＣＡＳ信号は、それぞれバッファＢＦ１お
よびＢＦ２を介して、行アドレスバッファＲＡＢおよび
列アドレスバッファＣＡＢに与えられる。

【０２１２】また、行アドレスバッファＲＡＢの出力は
行デコーダＲＤＣに与えられ、列アドレスバッファＣＡ
Ｂは、列アドレスが遷移したことを検出するＡＴＤ（Ad
dress Transition Detector）回路ＡＴおよび列デコー
ダＣＤＣに接続されている。

【０２１３】ＡＴＤ回路ＡＴの出力は、ＡＮＤ回路Ｇ１
およびＧ２を介してＭＴＪ駆動回路ＭＪＤおよび列ドラ
イバＣＤに与えられ、ＡＮＤ回路Ｇ１にはバッファＢＦ
３から制御信号ＹＥｘが与えられ、ＡＮＤ回路Ｇ２には
バッファＢＦ１から信号ＹＥが与えられる構成となって
いる。なお、バッファＢＦ２からは出力制御信号Ｄout
が出力バッファＯＴに与えられる構成となっている。

【０２１４】また、アドレス端子ＸＴにはＭＴＪ信号バ
ッファＭＪＢが接続され、ＭＴＪ信号バッファＭＪＢの
出力は行デコーダＲＤＣに与えられる構成となってい
る。なお、ＭＴＪ信号バッファＭＪＢには、バッファＢ
Ｆ３を介してバーＭＴＪ信号が与えられる構成となって
いる。

【０２１５】＜Ｃ−２．動作＞次に、半導体記憶装置１
００の基本動作について説明する。外部からアドレス端
子ＸＴに入力した２進数Ｎビットのアドレス信号Ａ
_iは、まずバーＲＡＳ信号によって行アドレス信号とし
て行アドレスバッファＲＡＢに取り込まれ、行デコーダ
ＲＤＣに送られる。

【０２１６】行デコーダＲＤＣは、１６Ｍビットでは、
１２ビット（ａ_i、バーａ_iの１２組）の論理情報を入力
とした２¹²（＝４０９６）の論理ゲートを用いて、２¹²
個の中から１個の論理ゲートを選択する。

【０２１７】また、行アドレスバッファＲＡＢで行アド
レスのラッチが完了すると、列アドレスバッファＣＡＢ
にラッチ完了信号ＬＣＨ１が与えられ、列アドレスバッ
ファＣＡＢにおいて列アドレスがラッチされる。

【０２１８】列アドレス信号は、列デコーダＣＤＣとＡ
ＴＤ回路ＡＴに送られる。そして、ある１個の行デコー
ダが選択されると、それに接続された行（ワード）ドラ
イバが活性化されるが、１つの行アドレスにつき、１つ
のワード線（Word Line）ＷＬが接続しており、該当す
るアドレスが選択されると活性化される。

【０２１９】また、行アドレスのラッチ完了信号ＬＣＨ
１を受け付けた以降なら、列アドレスバッファＣＡＢは
バーＣＡＳ信号に規制されずに列アドレス信号をいつで
も受け付けられる状態となる。

【０２２０】従って、バーＲＡＳ信号が入力から、一定
時刻経過後のアドレス信号が有効な列アドレス信号とみ
なされ、その後はバーＣＡＳ信号に規制されずに列デコ
ーダが選ばれ、ビット検知回路ＢＤＣで検知された信号
は出力バッファＯＴに送られる。この最終段階で、はじ
めてバーＣＡＳ信号に同期して、ビット線対（データ線
対）の出力としてＤout１およびＤout２が出力される。

【０２２１】このように、列系回路の初段でバーＣＡＳ
信号と同期をとるために従来必要であった時間は不要と
なるので、この分だけ列アドレス印加からデータ出力ま
でのアクセス時間は短くなる。

【０２２２】また、バーＣＡＳ信号の機能は列ラッチ信
号ＣＣＨをバッファＢＦ２から列アドレスバッファＣＡ
Ｂに与えて列アドレスをラッチするだけであり、バーＣ
ＡＳ信号の制御は最終段で行われるので、アクセス時間
には直接影響を与えない。

【０２２３】ただし、列アドレスが遷移したことを検出
するＡＴＤ回路ＡＴが必須になり、このＡＴＤ回路ＡＴ
からの出力パルスバーＥＱが列系回路を制御することに
なる。ＡＴＤ回路ＡＴは、列アドレスが変わるたびにバ
ーＥＱを発する。このパルスをもとに発生した各種のパ
ルスで列系回路が制御される。

【０２２４】なお、バッファＢＦ１から出力されるセル
増幅完了信号ＹＥと、バーＥＱとのＡＮＤ信号により、
列ドライバが動作を開始する。

【０２２５】以下、半導体記憶装置１００を用いた、磁
気トンネル抵抗素子の抵抗値制御について説明する。

【０２２６】半導体記憶装置１００においては、メモリ
セルアレイＭＣＡ用の行デコーダＲＤＣを磁気トンネル
抵抗素子の抵抗値制御のためのデコーダとして兼用し、
磁気トンネル抵抗素子の抵抗値を制御する信号をデコー
ドし、ＭＴＪ駆動回路ＭＪＤにより、磁気トンネル抵抗
素子の抵抗値を制御することができる。

【０２２７】すなわち、半導体記憶装置１００において
は、１個のアドレス端子を行アドレスバッファＲＡＢ、
列アドレスバッファＣＡＢおよびＭＴＪ信号バッファの
３つで兼用し、外部同期クロックとして、バーＲＡＳ信
号、バーＣＡＳ信号およびバーＭＴＪ信号（磁気トンネ
ル抵抗素子制御信号およびアナログ回路駆動信号を含
む）を時系列に与えて時分割で使い分けるものである。

【０２２８】ここで、磁気トンネル抵抗素子制御信号
（ＭＴＪ制御信号）とは、例えば、図９を用いて説明し
たフィルタＦＴ３の可変抵抗ＲＺを構成する磁気トンネ
ル抵抗素子に、デコーダＤＣから与えられる制御信号Ｄ
０、Ｄ１、Ｄ２およびＤ３のようなビット情報にデコー
ドされる前の信号である。

【０２２９】また、アナログ回路駆動信号とは、アナロ
グ回路に対する電源電圧（Ｖｃｃ）および接地電圧（Ｖ
ｓｓ）の供給および遮断を制御する信号である。これら
の電圧は、アナログ回路を選択する信号が与えられ、ア
ナログ回路が駆動するときにのみ与えられるようにする
ことで、消費電力を節減することができる。

【０２３０】以下、図２２に示すタイミングチャートを
用いて、半導体記憶装置１００の磁気トンネル抵抗素子
の抵抗値制御について説明する。

【０２３１】図２２に示すように、バーＭＴＪ信号が低
電位（Ｌｏｗ）状態になると、ＭＴＪ制御信号が図２１
のＭＴＪ信号バッファＭＪＢに送られる。

【０２３２】メモリセルアレイＭＣＡの行アドレスは行
デコーダＲＤＣでデコードされ、指定のアドレスの行を
アクティブにする。そのための駆動回路が行ドライバＲ
Ｄである。

【０２３３】一方、行アドレスのラッチが完了すると、
列アドレスバッファＣＡＢで列アドレスをラッチする。
ＡＴＤ回路ＡＴは列アドレスが遷移したことを確認する
と、バーＥＱ信号を出力する。バーＲＡＳバッファＢＦ
１から出力されたセル増幅完了信号ＹＥとバーＥＱ信号
とのＡＮＤ出力（ＡＮＤ回路Ｇ２の出力）で、列ドライ
バＣＤが駆動され、ビット線の情報が読み出される。そ
の後、ビット線対（データ線対）の出力として出力バッ
ファＯＴからビット情報（Ｄout１およびＤout２）が出
力される。

【０２３４】ビット情報が出力される間、セル増幅完了
信号ＹＥは高電位（Ｈｉｇｈ）状態である。一方、バー
ＭＴＪバッファＢＦ３から出力される制御信号ＹＥｘ
は、行アドレスと列アドレスをラッチする間にはＬｏｗ
となり、ＭＴＪ駆動回路ＭＪＤを不活性にする。なお、
図２１に示すように、ＭＴＪ駆動回路はＭＪＤは、バー
ＥＱ信号と制御信号ＹＥｘとのＡＮＤ出力（ＡＮＤ回路
Ｇ１の出力）で制御され、行デコーダＲＤＣに送られた
ＭＴＪ制御信号が、デコードされてアナログ回路中ＡＬ
１〜ＡＬ３中の磁気トンネル抵抗素子に送られ、抵抗値
を制御することになる。

【０２３５】ＭＴＪ信号バッファＢＦ３でラッチされた
信号は、行デコーダＲＤＣでデコードされ、例えば、図
９に示す制御信号Ｄ０、Ｄ１、Ｄ２およびＤ３に相当す
る信号に変換される。このとき、制御信号ＹＥｘは、Ｈ
ｉｇｈであるので、バーＹＥｘ信号で制御される行ドラ
イバＲＤは不活性になる。従って、ＭＴＪ制御信号がデ
コードされてワード線をドライブすることはない。

【０２３６】ここで、列アドレスラッチ完了信号ＬＣＨ
２を受け付けた以降なら、バッファＢＦ３はバーＭＴＪ
信号に規制されずにＭＴＪ信号をいつまでも受け付けら
れる。

【０２３７】従って、バーＣＡＳ信号が入力されてか
ら、一定時刻経過後のアドレス信号が有効なＭＴＪ信号
とみなされ、その後は、バーＭＴＪに規制されずに行デ
コーダが選ばれ、信号はＭＴＪ駆動回路ＭＪＤに送られ
る。この最終段階ではじめて制御信号ＹＥｘとバーＭＴ
Ｊとの同期がとられて、アナログ回路ＡＬ１〜ＡＬ３に
磁気トンネル抵抗素子の抵抗値を制御する信号が送られ
る。

【０２３８】なお、アナログ回路ＡＬ１〜ＡＬ３の出力
は、Ａ／Ｄコンバータ〈図示せず）で変換後、メモリセ
ルアレイＭＣＡに書き込むことで、情報を記録すること
ができる。

【０２３９】また、図２２においては、アドレス信号
に、行アドレス、列アドレス、ＭＴＪ制御信号の順に多
重化した構成を示したが、この順番の組み合わせは６通
りあり、どの順番で多重化しても良いことは言うまでも
ない。

【０２４０】次に、図２３を用いてＭＴＪ駆動回路ＭＪ
Ｄの動作について、さらに説明する。図２３に示すよう
に、ＭＴＪ駆動回路ＭＪＤは、複数のアナログ回路（符
号ＡＬ１、ＡＬ２、ＡＬ３・・・ＡＬＮで示す）から、
少なくとも一つを選択して駆動することができ、そのた
めに、選択したアナログ回路の可変抵抗を構成する磁気
トンネル抵抗素子の抵抗値の設定を行う。

【０２４１】ここで、アナログ回路ＡＬ１〜ＡＬＮは、
それぞれ、Ｐチャネル型のＭＯＳトランジスタＱ１およ
びＮチャネル型のＭＯＳトランジスタＱ２の組を備え、
ＭＯＳトランジスタＱ１およびＱ２を介して、電源電圧
供給線ＰＷＣおよび接地電圧供給線Ｖｓｓに電気的に接
続される構成となっている。なお、ＭＯＳトランジスタ
Ｑ１およびＱ２は、各アナログ回路に対する電源電圧Ｖ
ｃｃおよび接地電圧Ｖｓｓの供給／遮断スイッチとして
機能する。

【０２４２】例えば、制御信号Ｒｏｗ０、Ｒｏｗ１、Ｒ
ｏｗ２、Ｒｏｗ３、Ｒｏｗ４、Ｒｏｗ５によって制御さ
れるアナログ回路ＡＬ１を選択する場合、制御信号Ｒｏ
ｗ０にはＬｏｗ信号を、制御信号Ｒｏｗ５にはＨｉｇｈ
信号を与えることで、アナログ回路ＡＬ１にＶｃｃとＶ
ｓｓが供給される。そして、アナログ回路ＡＬ１に含ま
れる可変抵抗を構成する磁気トンネル抵抗素子の抵抗値
の設定には、制御信号Ｒｏｗ１、Ｒｏｗ２、Ｒｏｗ３、
Ｒｏｗ４の４ビットの情報を用いる。

【０２４３】例えば、図９に示した可変抵抗ＲＺに与え
られる制御信号Ｄ０、Ｄ１、Ｄ２およびＤ３が、制御信
号Ｒｏｗ１、Ｒｏｗ２、Ｒｏｗ３、Ｒｏｗ４に相当す
る。

【０２４４】＜Ｃ−３．作用効果＞以上説明したよう
に、半導体記憶装置１００においては、アドレス信号に
バーＲＡＳ信号、バーＣＡＳ信号およびバーＭＴＪ信号
を多重してアドレス端子に与え、時分割して使用するの
で、メモリセルアレイの動作のうち、ビット情報の読み
書きが終了している時間を利用してＭＴＪ制御信号をア
ドレス多重化方式で送信し、行デコーダをＭＴＪ制御信
号のデコーダとして兼用し、デコードされた制御信号
で、アナログ回路の選択および該アナログ回路に含まれ
る磁気トンネル抵抗素子の抵抗値の設定を行うので、ア
ナログ回路の配設領域とデジタル回路の配設領域とを区
別するとともに、それぞれの制御信号線を区別していた
従来のアナログ回路を有する半導体記憶装置に比べて、
占有面積を低減できる効果を奏する。

【０２４５】また、磁気トンネル抵抗値の制御のための
専用のデコーダやコントロールロジック部を設ける必要
がなく、磁気トンネル抵抗素子を用いたアナログ回路を
組み込んだ半導体記憶装置において大型化を抑制するこ
とができる。

【０２４６】＜Ｃ−４．変形例＞以上説明した半導体記
憶装置１００においては、行デコーダをＭＴＪ制御信号
のデコーダとして兼用する構成を示したが、列デコーダ
をＭＴＪ制御信号のデコーダとして兼用しても良い。

【０２４７】以下、半導体記憶装置１００の変形例とし
て、半導体記憶装置１００Ａの構成について、図２４を
用いて説明する。

【０２４８】なお、半導体記憶装置１００Ａにおいて
は、図２１に示した半導体記憶装置１００と同一の構成
については同一の符号を付し、重複する説明は省略す
る。

【０２４９】図２４に示すように、ビット検知回路ＢＤ
Ｃは列ドライバＣＤに電気的に接続され、列ドライバＣ
Ｄは、コンバータ部ＣＶＰを介してＭＴＪ駆動回路ＭＪ
Ｄに電気的に接続され、ＭＴＪ駆動回路ＭＪＤには列デ
コーダＣＤＣが電気的に接続されている。ここで、コン
バータ部ＣＶＰは、Ａ／ＤコンバータおよびＤ／Ａコン
バータを備え、外部に対するアナログ入出力信号ＡＳＩ
Ｏの授受を行う機能を有している。なお、ＡＭＴＪ信号
バッファＭＪＢの出力は列デコーダＣＤＣに与えられる
構成となっている。

【０２５０】このような構成の半導体記憶装置１００Ａ
においては、例えば、外部から入力されたアナログ信号
をデジタル信号に変換する場合、少なくとも１つの行ア
ドレスと少なくとも１つの列アドレスとＭＴＪ制御信号
とがこの順番に多重化されたアドレス信号Ａ_iが与えら
れ、各バッファに情報がラッチされる。

【０２５１】列アドレスが遷移すると、列ドライバＣＤ
がオン状態になる。列デコーダＣＤＣでは、時系列的に
列アドレスがデコードされ、つぎに、ＭＴＪ制御信号が
デコードされる。ＭＴＪ制御信号に含まれるのは、図２
３に示したように、アナログ回路に対する、電源電圧Ｖ
ｃｃおよび接地電圧Ｖｓｓの供給／遮断を制御する制御
信号Ｒｏｗ０およびＲｏｗ５や、アナログ回路に含まれ
る可変抵抗を構成する磁気トンネル抵抗素子の抵抗値を
設定する制御信号Ｒｏｗ１〜Ｒｏｗ４である。

【０２５２】ＭＴＪバッファＢＦ３から制御信号ＹＥｘ
が出力されると、列アドレスが遷移するたびにＡＴＤ回
路ＡＴからバーＥＱ信号が出力される。そして、バーＥ
Ｑ信号と制御信号ＹＥｘとのＡＮＤ信号により、ＭＴＪ
駆動回路ＭＪＤがオン状態になり、列デコーダＣＤＣで
デコードされたＭＴＪ制御信号が、コンバータ部ＣＶＰ
に含まれる可変抵抗を構成する磁気トンネル抵抗素子に
与えられ、抵抗値が設定される。

【０２５３】従って、列アドレスで指定されたビット列
が列ドライバＣＤで駆動状態にある場合、例えば、コン
バータ部ＣＶＰにアナログ信号が入力されると、Ａ／Ｄ
コンバータでデジタル信号に変換されて、メモリセルア
レイＭＣＡに書き込まれる。また逆にメモリセルアレイ
ＭＣＡに格納されている指定のアドレスのデジタル情報
を読み出し、コンバータ部ＣＶＰに含まれるＤ／Ａコン
バータでデジタル信号をアナログ信号に変換し、アナロ
グ信号を出力することができる。

【０２５４】以上説明したように、半導体記憶装置１０
０Ａにおいては、コンバータ部ＣＶＰに含まれる可変抵
抗の抵抗値を調整することで、アナログ−デジタル変換
速度、およびデジタル−アナログ変換速度を、ビット列
間で一様にすることができる。

【０２５５】＜Ｄ．実施の形態４＞以上説明した本発明
に係る実施の形態１および２においては、フィルタおよ
び増幅器に磁気トンネル抵抗素子を適用した構成を示し
たが、これらは一例であり、以下に示すような種々のア
ナログ回路に磁気トンネル抵抗素子を適用しても良く、
実施の形態４として、磁気トンネル抵抗素子を適用可能
な種々のアナログ回路について説明する。

【０２５６】＜Ｄ−１．差動増幅器への適用＞図２５
に、演算増幅器を利用した差動増幅器の構成を示す。図
２５に示す差動増幅器は、同相雑音Ｖｎを平衡伝送する
場合の受信回路を示しており、演算増幅器ＯＰの反転入
力端子（−側）に接続される配線には電圧Ｖ _-が、非反
転入力端子（＋側）に接続される配線には電圧Ｖ₊が与
えられる。

【０２５７】そして、演算増幅器ＯＰの反転入力端子
は、直列に接続された抵抗Ｒ１およびＲｆの接続ノード
に接続され、抵抗Ｒｆは演算増幅器ＯＰの出力端子Ｔ２
０に接続されている。また、演算増幅器ＯＰの非反転入
力端子は、直列に接続された抵抗Ｒ２およびＲ３の接続
ノードに接続され、抵抗Ｒ３は接地電位に接続されてい
る。

【０２５８】なお、反転入力端子には電圧Ｖ１が、非反
転入力端子には電圧Ｖ２が与えられるものとする。ま
た、抵抗Ｒ１に流れる電流をＩ１、抵抗Ｒｆに流れる電
流をＩｆとする。

【０２５９】図２５に示すように、演算増幅器ＯＰの＋
側には、（Ｖｎ＋Ｖ₊）の電圧が与えられるので、電圧
Ｖ２は、下記の数式（２９）で与えられる。

【０２６０】

【数２９】

【０２６１】また、Ｉ１＝Ｉｆ、Ｖ２＝Ｖ１であるから
（なぜならば、差動増幅器の入力インピーダンスは、理
想的には無限大である）、電流Ｉ１およびＩｆは、下記
の数式（３０）で与えられる。

【０２６２】

【数３０】

【０２６３】上記数式（２９）および（３０）を組み合
わせると、下記の数式（３１）が得られる。

【０２６４】

【数３１】

【０２６５】ここで、同相雑音Ｖｎにかかわる第１項を
０にするには、Ｒｆ／Ｒ１＝Ｒ３／Ｒ２であれば良い。
もし、この条件が成立すれば、Ｖｎは出力に無関係とな
り、上記数式（３１）から下記の数式（３２）が得られ
る。

【０２６６】

【数３２】

【０２６７】ここで、数式（３１）の第１項、第２項、
第３項の係数をそれぞれ、Ｇ_n、Ｇ₊、Ｇ_-とすること
で、下記の数式（３３）、（３４）、（３５）が得られ
る。

【０２６８】

【数３３】

【０２６９】

【数３４】

【０２７０】

【数３５】

【０２７１】ここで、係数Ｇ_nに対する（Ｇ₊−Ｇ_-）の
比を同相成分除去比(common mode rejection ratio)と
呼び、ＣＭＲと略記する。ＣＭＲは下記の数式（３６）
で与えられる。

【０２７２】

【数３６】

【０２７３】ＣＭＲは大きいほど望ましく、ＣＭＲを大
きくするには、Ｇ_nを０にする、すなわちＲｆ／Ｒ１＝
Ｒ３／Ｒ２を満たすようにすれば良いが、この条件を正
確に満たすように、例えば、抵抗Ｒｆ、あるいは、抵抗
Ｒ３を図１８を用いて説明した複数の磁気トンネル抵抗
素子による可変抵抗Ｒｘで実現し、プログラムにより抵
抗を調整して、Ｒｆ／Ｒ１＝Ｒ３／Ｒ２を満たすように
することができる。

【０２７４】＜Ｄ−２．比較器への適用＞図２６に、差
動増幅器を利用した比較器の構成を示す。図２６は差動
増幅器ＤＡの−端子と＋端子を利用して、一方の入力が
他方の入力より大であるか、小であるかを判定する比較
器を示している。

【０２７５】図２６において、差動増幅器ＤＡの−端子
は入力端子Ｔ１０に接続され、入力電圧Ｖinが与えら
れ、差動増幅器ＤＡの出力は、抵抗Ｒ３を介して出力端
子Ｔ２０に出力電圧Ｖoutで与えられる構成となってい
る。

【０２７６】また、差動増幅器ＤＡの＋端子には抵抗Ｒ
１を介して０Ｖ電位に接続され、＋端子と出力端子Ｔ２
０との間には、抵抗Ｒ２が接続されている。また、抵抗
Ｒ３およびＲ２の出力端子Ｔ２０側の端部は、ツェナー
ダイオードＺＤ（ブレークダウン電圧Ｖｚボルト）のカ
ソードにも接続され、ツェナーダイオードＺＤのアノー
ドは接地電位に接続されている。

【０２７７】図２６に示す比較器においては、差動増幅
器ＤＡの＋端子に与える０Ｖの電圧をスレッショルド値
として、入力がこれより高ければ、出力は０Ｖに、入力
が低ければ、出力は−Ｖｚボルトになるようになってい
る。

【０２７８】入力がスレッショルド値である０Ｖの付近
で雑音等により微小な変化を生じると、比較器の出力に
は、意味のない変化が生じる恐れがある。これを防止す
るためには、スレッショルド値に幅を持たせ、入力が低
電圧から高電圧に変化するときには、スレッショルド値
より若干高い電圧になるまで、その逆の場合にはスレッ
ショルド値より若干低い電圧になるまで、出力が変化し
ないようにする。

【０２７９】この変化点をそれぞれ、上の変化点(upper
trip point:ＵＴＰ)、および、下の変化点(lower trip
point:ＬＴＰ)と呼ぶ。これは、出力はその時点に入力
のみならず、今までの出力によって決まることを意味し
ており、比較器はヒステリシスを持つことになる。

【０２８０】図２７に比較器のヒステリシス特性を示
す。図２７において横軸に入力電圧Ｖinを示し、縦軸に
出力電圧Ｖoutを示す。

【０２８１】図２６に示す比較器においては、抵抗Ｒ２
およびＲ１が、上記ヒステリシス特性を与えるものであ
る。

【０２８２】ここで、ツェナーダイオードのブレークダ
ウン電圧Ｖｚ、順方向の電圧降下をＶ_Fとすると、入力
が十分正の場合、ツェナーダイオードＺＤには逆バイア
スがかかり、やがて差動増幅器ＤＡの帰還電圧がかかっ
て出力電圧がＶｚになる。出力電圧がＶｚになると、ツ
ェナーダイオードＺＤがブレークダウンし、ブレークダ
ウンしながら出力電圧をＶｚに保つような動作を行う。

【０２８３】従って差動増幅器ＤＡの＋端子には電圧Ｖ
ｚを抵抗Ｒ１およびＲ２で分割した電圧が与えられ、入
力がこれを越えるときに出力が反転するので、ＵＴＰは
下記の数式（３７）で与えられる。

【０２８４】

【数３７】

【０２８５】また、入力が十分負の場合、ツェナーダイ
オードＺＤには順バイアスがかかり、その場合の電圧降
下はＶ_Fであるので、接地電位を基準にすると出力電圧
は−Ｖ_Fボルトになり、演算増幅器ＤＡの＋側の端子電
圧は変化して、ＵＴＰより低いＬＴＰを与える。ＬＴＰ
は下記の数式（３８）で与えられる。

【０２８６】

【数３８】

【０２８７】図２６に示す比較器においては、例えば、
抵抗Ｒ１、Ｒ２を少なくとも１つの磁気トンネル抵抗素
子を含む可変抵抗（例えば図１８を用いて説明した可変
抵抗Ｒｘ）で形成しておけば、プログラムにより、ＬＴ
ＰとＵＴＰの電圧を制御することができる。

【０２８８】＜Ｄ−３．アナログ計算機への適用＞演算
増幅器を利用すれば、加算、積分を容易に行うことがで
きる。図２８、図２９および図３０はアナログ計算機の
主要な演算要素の記号を示している。

【０２８９】すなわち、図２８は、入力されたｘ１、ｘ
２、ｘ３を加算して負の値ｙとして出力する加算器を示
し、図２９は入力されたｘを積分して積分値ｙとして出
力する積分器を示し、図３０は、入力されたｘを所定の
係数ｋ倍した値ｙを出力する抵抗分圧器あるいは増幅器
等の乗算器を示す。

【０２９０】以下、これらの演算要素を組み合わせて、
高次の微分方程式を効率よく解くことができるアナログ
計算機の構成を例示する。

【０２９１】＜Ｄ−３−１．アナログ計算機の第１の例
＞図３１は、下記の数式（３９）で与えられる微分方程
式を解くアナログ計算機である。

【０２９２】

【数３９】

【０２９３】図３１に示すアナログ計算機は、ｄ²ｙ／
ｄｔ²を積分する積分器ＩＧ１および−ｄｙ／ｄｔを積
分する積分器ＩＧ２、係数ω²の乗算を行う乗算器ＤＧ
および−１倍増幅器ＩＶが順に接続されてループをな
し、数式（３９）の解として下記の数式（４０）を与え
る。

【０２９４】

【数４０】

【０２９５】数式（４０）から、ｙには正弦波の出力が
得られることになる。この振幅と位相は初期条件で決ま
り、例えば、ｔ＝０、ｙ＝Ａ、ｄｙ／ｄｔ＝０であれ
ば、下記の数式（４１）で与えられる。

【０２９６】

【数４１】

【０２９７】この初期条件を与えるためには、図３２に
示すように、各積分器に使用されるキャパシタの両端子
間の電圧を所望の電圧とする回路を設けるのが便利であ
る。

【０２９８】すなわち、図３２において、入力端子Ｔ１
０と演算増幅器ＯＰの入力との間には抵抗Ｒ１が介挿さ
れ、演算増幅器ＯＰの入力端子と出力端子Ｔ２０との間
にキャパシタＣが介挿され、キャパシタＣの一方の電極
には可変抵抗Ｒ２を介して直流電源ＰＳの正極が接続さ
れ、直流電源ＰＳの負極は演算増幅器ＯＰの入力に接続
されている。また、キャパシタＣの他方の電極には可変
抵抗Ｒ２を切り換えるスイッチが接続されている。

【０２９９】このような回路においては、アナログ計算
機が動作を開始するまではスイッチＳＷを閉じておき、
アナログ計算機の動作開始後にこれを開くことで、積分
器が動作開始時点での電圧を初期値として動作すること
になる。

【０３００】そして、可変抵抗Ｒ２を少なくとも１つの
磁気トンネル抵抗素子を含む可変抵抗（例えば図１８を
用いて説明した可変抵抗Ｒｘ）で形成しておけば、積分
器の初期条件をプログラムできる。

【０３０１】なお、図３１示すアナログ計算機を構成す
る乗算器ＤＧ（抵抗分圧器あるいは増幅器等で構成され
る）を、少なくとも１つの磁気トンネル抵抗素子を含む
可変抵抗を用いて構成することで、出力される正弦波の
周波数をプログラムできる。

【０３０２】＜Ｄ−３−２．アナログ計算機の第２の例
＞図３３は、下記の数式（４２）で与えられる微分方程
式を解くアナログ計算機である。

【０３０３】

【数４２】

【０３０４】図３３に示すアナログ計算機は、加算器Ａ
Ｇ、ｄ²ｙ／ｄｔ²を積分する積分器ＩＧ１、−ｄｙ／ｄ
ｔを積分する積分器ＩＧ２、係数ｋ／ｍの乗算を行う乗
算器ＤＧ１が順に接続されてループをなしている。ま
た、積分器ＩＧ１の出力は、係数ｒ／ｍの乗算を行う乗
算器ＤＧ２に与えられ、乗算器ＤＧ２の出力は−１倍増
幅器ＩＶに与えられ、−１倍増幅器ＩＶの出力は加算器
ＡＧに与えられる構成となっている。なお、加算器ＡＧ
の入力には、別途に設けた発振器から−ｆｃｏｓωｔ／
ｍが与えられる構成となっている。

【０３０５】ここで、外力Ｆは、Ｆ＝ｆcosωtなる正弦
波状に変化する力であるとすると、上記数式（４２）
は、下記の数式（４３）に変形できる。

【０３０６】

【数４３】

【０３０７】図３３に示すアナログ計算機においては、
上記数式（４３）の右辺にマイナスを付けたものを用意
し、これらを加算器ＡＧで加算してｄ²ｙ／ｄｔ²を得
る。これを積分器ＩＧ１に通し、ｄｙ／ｄｔと信号ｙを
得る。

【０３０８】このようにして得た信号ｙを観測すれば、
微分方程式の解（ここでは、質量ｍの物体の運動）を知
ることができる。

【０３０９】ここで、図３３に示すアナログ計算機を構
成する加算器、積分器および乗算器（抵抗分圧器あるい
は増幅器等）を構成する抵抗を、少なくとも１つの磁気
トンネル抵抗素子を含む可変抵抗を用いて構成すること
で、プログラムにより、任意の係数の微分方程式を解く
ことができる。これは、上記以外に微分器を含むアナロ
グ計算機においても同様である。

【０３１０】なお、図３４に加算器の構成例を示す。図
３４に示すように、複数の入力端子Ｔ１〜Ｔｎと、演算
増幅器ＯＰの反転入力端子との間には、それぞれ抵抗Ｒ
１〜Ｒｎが介挿され、演算増幅器ＯＰの反転入力端子と
出力端子Ｔ２０との間に帰還抵抗Ｒｆが介挿されてい
る。なお演算増幅器ＯＰの非反転入力端子は、接地電位
に接続されている。

【０３１１】このような構成の加算器は、演算増幅器Ｏ
Ｐのゲインが十分に大きければ、反転入力端子への入力
電圧Ｖｉを０にでき、また、演算増幅器ＯＰの入力イン
ピーダンスは高いので、入力電流の和は、帰還抵抗Ｒｆ
を流れる電流に等しいことにより、出力電圧Ｖoは、下
記の数式（４４）で表すことができる。

【０３１２】

【数４４】

【０３１３】すなわち、回路の出力電圧は入力電圧の加
重和となる。ここで、図３４における各抵抗を、少なく
とも１つの磁気トンネル抵抗素子を含む可変抵抗を用い
て構成することで、プログラム制御により、さまざまな
値の加重和を実現することができる。

【０３１４】図３５に積分器の構成例を示す。図３５に
示す積分器においては、入力端子Ｔ１０と、演算増幅器
ＯＰの反転入力端子との間には抵抗Ｒが介挿され、演算
増幅器ＯＰの反転入力端子と出力端子Ｔ２０との間には
キャパシタＣが介挿されている。なお演算増幅器ＯＰの
非反転入力端子は、接地電位に接続されている。

【０３１５】図３５に示す積分器の出力電圧Ｖｏは、入
力端子Ｔ１０への入力電圧をＶｉとすれば、下記の数式
（４５）で表すことができる。

【０３１６】

【数４５】

【０３１７】このように、積分器の出力電圧は入力電圧
の積分となる。ここで、各抵抗を少なくとも１つの磁気
トンネル抵抗素子を含む可変抵抗を用いて構成すること
で、プログラム制御により、さまざまな積分を実現する
ことができる。

【０３１８】図３６に微分器の構成例を示す。図３６に
示す微分器においては、入力端子Ｔ１０と、演算増幅器
ＯＰの反転入力端子との間にはキャパシタＣが介挿さ
れ、演算増幅器ＯＰの反転入力端子と出力端子Ｔ２０と
の間にはキャパシタ抵抗Ｒが介挿されている。なお演算
増幅器ＯＰの非反転入力端子は、接地電位に接続されて
いる。

【０３１９】図３６に示す微分器の出力電圧Ｖｏは、入
力端子Ｔ１０への入力電圧をＶｉとすれば、下記の数式
（４６）で表すことができる。

【０３２０】

【数４６】

【０３２１】このように、積分器の出力電圧は入力電圧
の積分となる。ここで、各抵抗を少なくとも１つの磁気
トンネル抵抗素子を含む可変抵抗を用いて構成すること
で、プログラム制御により、さまざまな係数が掛かった
微分を実現することができる。

【０３２２】＜Ｄ−４．電圧・電流変換回路への適用＞
演算増幅器を利用すれば、信号源のインピーダンス、あ
るいは、負荷のインピーダンスには無関係に信号源電圧
に比例した電流や、信号源電流に比例した出力電圧を得
ることができる。これらの動作を行う回路を電圧・電流
変換回路と呼称する。

【０３２３】図３７には電圧から電流への変換回路を示
す。図３７においては、電源ＰＷの出力電圧Ｖｓが、演
算増幅器ＯＰの非反転入力端子に抵抗Ｒｓを介して与え
られ、演算増幅器ＯＰの反転入力端子と出力端子との間
に負荷インピーダンスＺＬが接続されている。また、演
算増幅器ＯＰの反転入力端子は抵抗Ｒ１を介して接地電
位に接続されている。

【０３２４】ここで、負荷インピーダンスＺＬを流れる
負荷電流Ｉ_Lと抵抗Ｒ１を流れる電流Ｉ１とが等しいと
すると、演算増幅器ＯＰの入力端子間の電圧差は理想的
には０であるから、下記の数式（４７）が成り立つ。

【０３２５】

【数４７】

【０３２６】従って、負荷電流Ｉ_Lは下記の数式（４
８）で表すことができる。

【０３２７】

【数４８】

【０３２８】数式（４８）から、負荷電流Ｉ_Lは、抵抗
Ｒｓ、および負荷インピーダンスＺＬに無関係に決まる
ことが判る。

【０３２９】ここで、抵抗Ｒ１を、少なくとも１つの磁
気トンネル抵抗素子を含む可変抵抗（例えば図１８を用
いて説明した可変抵抗Ｒｘ）を用いて構成することで、
任意の大きさの負荷電流Ｉ_Lを得ることができる。

【０３３０】図３８には電流から電圧への変換回路を示
す。図３８においては、入力端子Ｔ１０が演算増幅器Ｏ
Ｐの反転入力端子に接続され、演算増幅器ＯＰの反転入
力端子と出力端子Ｔ２０との間には帰還抵抗Ｒｆが介挿
され、演算増幅器ＯＰの非反転入力端子は、接地電位に
接続されている。

【０３３１】ここで、入力電流Ｉｓと帰還抵抗Ｒｆを流
れる電流Ｉｆとが等しいとすると、出力電圧Ｖｏは下記
の数式（４９）、（５０）で表される。

【０３３２】

【数４９】

【０３３３】

【数５０】

【０３３４】数式（４９）および（５０）から、出力電
圧Ｖｏは負荷のインピーダンス、信号源のインピーダン
スに無関係に、入力電流Ｉｓと帰還抵抗Ｒｆだけによっ
て決まることが判る。

【０３３５】帰還抵抗Ｒｆ、少なくとも１つの磁気トン
ネル抵抗素子を含む可変抵抗（例えば図１８を用いて説
明した可変抵抗Ｒｘ）を用いて構成することで、任意の
大きさの出力電圧Ｖｏを得ることができる。

【０３３６】なお、本発明に係る実施の形態１、２およ
び本発明の適用例において説明した磁気トンネル抵抗素
子は、半導体チップ上やマザーボード、電気回路を焼き
付けた有機フィルム等に形成されるものである。

【０３３７】また、半導体装置の形成には、シリコン基
板やＳＯＩ(Silicon On Insulator)基板、ＳＯＮ(Silic
on On Nothing)等の従来の基板が用いられる。

【０３３８】また、本発明に係る実施の形態１、２およ
び本発明の適用例においては、増幅器として、演算増幅
器を例示して説明したが、演算増幅器の他に、非反転増
幅器、反転増幅器、差動増幅器などを単独、あるいは、
組み合わせて使用しても良い。

【０３３９】

【発明の効果】本発明に係る請求項１記載の半導体記憶
装置によれば、アナログ回路が複数種類の抵抗値を得る
ことができる可変抵抗部を備えるので、可変抵抗部の抵
抗値を変更することで、回路特性を調整することができ
る。また、メモリセルアレイのアドレスデコーダを磁気
トンネル抵抗素子の抵抗値制御のためのデコーダとして
兼用し、アドレスデコーダを磁気トンネル抵抗素子制御
信号に基づいて制御するので、磁気トンネル抵抗を用い
たアナログ回路を組み込んだ半導体記憶装置において大
型化を抑制することができる。

【０３４０】本発明に係る請求項２記載の半導体記憶装
置によれば、ワード線デコーダを少なくとも１つの磁気
トンネル抵抗素子の抵抗値制御のためのデコーダとして
兼用するので、磁気トンネル抵抗素子を用いたアナログ
回路を組み込んだ半導体記憶装置において大型化を抑制
することができる。

【０３４１】本発明に係る請求項３記載の半導体記憶装
置によれば、ビット線デコーダを少なくとも１つの磁気
トンネル抵抗素子の抵抗値制御のためのデコーダとして
兼用するので、磁気トンネル抵抗素子を用いたアナログ
回路を組み込んだ半導体記憶装置において大型化を抑制
することができる。また、例えば、外部との間でアナロ
グ信号を授受するコンバータ部を可変抵抗部を備えるア
ナログ回路とし、可変抵抗部の抵抗値を調整すること
で、アナログ−デジタル変換速度、およびデジタル−ア
ナログ変換速度を、ビット列間で一様にすることができ
る。

【０３４２】本発明に係る請求項４記載の半導体記憶装
置によれば、可変抵抗部をフィルタの抵抗素子として用
いることで、各素子の製造上のばらつきを、可変抵抗部
の抵抗値によって補正し、所望の周波数特性を有するフ
ィルタを実現できる。

【０３４３】本発明に係る請求項５記載の半導体記憶装
置によれば、可変抵抗部を増幅装置の入力抵抗として用
いることで、所望の周波数特性を有する増幅装置を実現
できる。

【０３４４】本発明に係る請求項６記載の半導体記憶装
置によれば、可変抵抗部を差動増幅器に用いることで、
平衡伝送方式で送られる信号の同相成分除去比を調整す
ることができる。

【０３４５】本発明に係る請求項７記載の半導体記憶装
置によれば、可変抵抗部を比較器に用いることで、ヒス
テリシスを有する比較器の、上の変化点および下の変化
点を調整することができる。

【０３４６】本発明に係る請求項８記載の半導体記憶装
置によれば、可変抵抗部を電圧／電流変換回路の電流変
換用抵抗素子として用いることで、任意の大きさの出力
電流を得ることができる。

【０３４７】本発明に係る請求項９記載の半導体記憶装
置によれば、加算器、積分器、乗算器および微分器の少
なくとも何れかを備えるアナログ計算機において、可変
抵抗部を、加算器、積分器、乗算器および微分器を構成
する抵抗素子として用いることで、任意の係数の微分方
程式を解くことができる。

【図面の簡単な説明】

【図１】 一般的な磁気トンネル抵抗素子の断面構造を
模式的に示す図である。

【図２】 磁気トンネル抵抗素子の記号表記を説明する
図である。

【図３】 強磁性体の磁化の方向が変化するのに必要な
磁場の大きさとその方向を示す図である。

【図４】 スピンバルブ型磁気トンネル接合構造におけ
るトンネル磁気抵抗の実測特性を示す図である。

【図５】 本発明に係る実施の形態１のローパスフィル
タの構成を示す図である。

【図６】 本発明に係る実施の形態１のローパスフィル
タの特性を示す図である。

【図７】 本発明に係る実施の形態１のハイパスフィル
タの構成を示す図である。

【図８】 本発明に係る実施の形態１のハイパスフィル
タの特性を示す図である。

【図９】 本発明に係る実施の形態１のローパスフィル
タの可変抵抗の構成を具体的に示す図である。

【図１０】 制御信号の組み合わせと、それに対応する
可変抵抗の抵抗値との対応を示す図である。

【図１１】 本発明に係る実施の形態１のローパスフィ
ルタの特性を示す図である。

【図１２】 本発明に係る実施の形態１のＬ型２次のロ
ーパスフィルタの構成を示す図である。

【図１３】 本発明に係る実施の形態１のＬ型２次のロ
ーパスフィルタの特性を示す図である。

【図１４】 制御信号の組み合わせと、それに対応する
Ｑ値の関係を示す図である。

【図１５】 本発明に係る実施の形態１のバンドパスフ
ィルタの構成を示す図である。

【図１６】 本発明に係る実施の形態１のバンドパスフ
ィルタの特性を示す図である。

【図１７】 本発明に係る実施の形態２の増幅器の構成
を示す図である。

【図１８】 本発明に係る実施の形態２の増幅器の可変
抵抗の構成を具体的に示す図である。

【図１９】 本発明に係る実施の形態２の増幅器の特性
を示す図である。

【図２０】 本発明に係る実施の形態２の増幅器の特性
を示す図である。

【図２１】 磁気トンネル抵抗素子の抵抗値制御のため
の構成を備える半導体記憶装置の構成を示す図である。

【図２２】 磁気トンネル抵抗素子の抵抗値制御のため
の構成を備える半導体記憶装置の動作を説明するタイミ
ングチャートである。

【図２３】 ＭＴＪ駆動回路の動作を説明する図であ
る。

【図２４】 半導体記憶装置の他の構成例を示す図であ
る。

【図２５】 差動増幅器の構成を示す図である。

【図２６】 比較器の構成を示す図である。

【図２７】 比較器のヒステリシス特性を示す図であ
る。

【図２８】 加算器を示す図である。

【図２９】 積分器を示す図である。

【図３０】 乗算器を示す図である。

【図３１】 アナログ計算機の構成を示す図である。

【図３２】 積分器の具体的構成を示す図である。

【図３３】 アナログ計算機の構成を示す図である。

【図３４】 加算器の具体的構成を示す図である。

【図３５】 積分器の具体的構成を示す図である。

【図３６】 微分器の具体的構成を示す図である。

【図３７】 電圧／電流変換回路の具体的構成を示す図
である。

【図３８】 電流／電圧変換回路の具体的構成を示す図
である。

【図３９】 一般的なローパスフィルタの構成を示す図
である。

【図４０】 一般的なハイパスフィルタの構成を示す図
である。

【図４１】 Ｌ型１次フィルタの構成を示す図である。

【図４２】 Ｌ型１次フィルタの特性を示す図である。

【図４３】 Ｌ型１次フィルタの特性を示す図である。

【図４４】 一般的なＬ型２次のローパスフィルタの構
成を示す図である。

【図４５】 一般的なＬ型２次のローパスフィルタの特
性を示す図である。

【図４６】 Ｌ型２次フィルタの構成を示す図である。

【図４７】 Ｌ型２次フィルタの構成を示す図である。

【図４８】 Ｌ型２次フィルタの特性を示す図である。

【図４９】 Ｔ型ブリッジ２次フィルタの構成を示す図
である。

【図５０】 Ｔ型ブリッジ２次フィルタの特性を示す図
である。

【図５１】 ツインＴ型ブリッジ２次フィルタの構成を
示す図である。

【図５２】 アクティブ・フィルタの構成を示す図であ
る。

【図５３】 アクティブ・フィルタの動作を説明する図
である。

【図５４】 無限帰還型２次フィルタの構成を示す図で
ある。

【図５５】 アクティブ・フィルタの構成を示す図であ
る。

【図５６】 アクティブ・フィルタの構成を示す図であ
る。

【符号の説明】

ＭＲ 磁気トンネル抵抗素子、ＲＺ，Ｒｘ 可変抵抗
ＭＣＡ メモリセルアレイ、ＸＴ アドレス端子、ＺＬ
負荷抵抗。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数の磁気トンネル抵抗素子で構成さ
   れ、前記複数の磁気トンネル抵抗素子を単独でおよびま
   たは組み合わせて、単独およびまたは組み合わせごとに
   抵抗値を変更することで複数種類の抵抗値を得る可変抵
   抗部を有し、複数の制御信号により、前記複数の磁気ト
   ンネル抵抗素子の抵抗値を、単独およびまたは組み合わ
   せごとに変更可能なアナログ回路と、 前記複数の制御信号を出力する制御部と、 メモリセルアレイとを少なくとも備える半導体記憶装置
   であって、 前記半導体記憶装置は、アドレス端子を時分割で使い分
   けるアドレス信号多重化方式の半導体記憶装置であり、 前記制御部は、 前記メモリセルアレイのアドレスデコーダを前記少なく
   とも１つの磁気トンネル抵抗素子の抵抗値制御のための
   デコーダとして兼用し、 前記アドレスデコーダは、前記少なくとも１つの磁気ト
   ンネル抵抗素子の抵抗値制御に際しては、前記アドレス
   端子に時分割で与えられる磁気トンネル抵抗素子制御信
   号に基づいて制御される、半導体記憶装置。
2. 【請求項２】 前記アドレスデコーダは、ワード線デコ
   ーダである、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記アドレスデコーダは、ビット線デコ
   ーダである、請求項１記載の半導体記憶装置。
4. 【請求項４】 前記アナログ回路は、入力信号をフィル
   タリングするフィルタであり、 キャパシタおよびインダクタの少なくとも１方をさらに
   備え、 前記可変抵抗部は、前記キャパシタおよび前記インダク
   タの少なくとも１方に接続される、請求項１記載の半導
   体記憶装置。
5. 【請求項５】 前記アナログ回路は、入力信号を増幅す
   る増幅装置であり、 増幅器をさらに備え、 前記可変抵抗部は、前記増幅器の入力に電気的に接続さ
   れる、請求項１記載の半導体記憶装置。
6. 【請求項６】 前記アナログ回路は差動増幅器であり、 演算増幅器をさらに備え、 前記可変抵抗部は、前記演算増幅器の非反転入力と出力
   との間、およびまたは、前記演算増幅器の反転入力と出
   力との間に接続される、請求項１記載の半導体記憶装
   置。
7. 【請求項７】 前記アナログ回路は比較器であり、 演算増幅器をさらに備え、 前記可変抵抗部は、前記演算増幅器の非反転入力と出力
   との間、およびまたは、前記演算増幅器の非反転入力に
   接続される、請求項１記載の半導体記憶装置。
8. 【請求項８】 前記アナログ回路は、入力電圧を電流に
   変換して出力する電圧／電流変換回路であり、 増幅器と、 前記増幅器の入力と出力との間に接続された負荷抵抗
   と、をさらに備え、 前記可変抵抗部は、前記増幅器の前記入力に電気的に接
   続される、請求項１記載の半導体記憶装置。
9. 【請求項９】 前記アナログ回路は、 加算器、積分器、乗算器および微分器の少なくとも何れ
   かを含み、それらがループ状に接続されたアナログ計算
   機であり、 前記可変抵抗部は、前記加算器、前記積分器、前記乗算
   器および前記微分器の少なくとも何れかを構成する抵抗
   素子として機能する、請求項１記載の半導体記憶装置。