KR20080053280A

KR20080053280A - Ｍｒａｍ 내장 집적 회로들내 패시브 소자들

Info

Publication number: KR20080053280A
Application number: KR1020087004934A
Authority: KR
Inventors: 영 서 청; 로버트 더블유. 바일드; 마크 에이. 둘램; 그레고리 더블유. 그라인케위치; 에릭 제이. 살터
Original assignee: 프리스케일 세미컨덕터, 인크.
Priority date: 2005-08-31
Filing date: 2006-08-08
Publication date: 2008-06-12
Also published as: US7264985B2; TW200715282A; JP2009506569A; WO2007027381A1; US20070045759A1

Abstract

집적 회로 장치(300)는 기판(301) 및 기판(308)상에 형성된 MRAM 아키텍쳐(314)를 포함한다. MRAM 아키텍쳐(314)는 기판(301)상에 형성된 MRAM 회로(318); 및 MRAM 회로(318)에 결합되고 그 위에 형성된 MRAM 셀(316)을 포함한다. 부가적으로, 패시브 장치(320)는 MRAM 셀(316)과 결합하여 형성된다. 패시브 장치(320)는 하나 이상의 레지스터들 및 하나 이상의 캐패시터일 수 있다. MRAM 아키텍쳐(314) 및 패시브 장치(320)의 동시 제조는 기판(404,504)의 액티브 회로 블록들 상에 이용할 수 있는 물리적 공간의 효율적이고 경제적인 이용을 조장하여, 3차원 집적을 발생시킨다.

집적 회로 장치, 자기 랜덤 액세스 메모리 셀, 패시브 장치, 레지스터 소자, 자기 터널 접합층

Description

ＭＲＡＭ 내장 집적 회로들내 패시브 소자들{PASSIVE ELEMENTS IN MRAM EMBEDDED INTEGRATED CIRCUITS}

본 발명은 일반적으로 전자 장치들에 관한 것이다. 특히, 본 발명은 단일 기판상에 형성된 자기저항 랜덤 액세스 메모리(Magnetoresistive Random Access Memory; MRAM) 구조들 및 패시브 장치 구조들(passive device structures)을 포함하는 집적 회로 장치에 관한 것이다.

데이터를 저장하기 위하여 전자 전하들을 이용하는 랜덤 액세스 메모리(RAM) 기술들과 대조하여, MRAM은 데이터를 저장하기 위하여 자화 분극(magnetic polarization)을 이용하는 메모리 기술이다. MRAM의 한 가지 주요 장점은 인가된 시스템 전력의 부재시에도 저장된 데이터를 유지하는, 비휘발성 메모리(nonvolatile memory)라는 것이다. 일반적으로, MRAM은 각각의 셀이 하나의 데이터 비트를 나타내는 반도체 기판상에 형성된 다수의 자기 셀들을 포함한다. 정보는 셀내 자기 소자의 자화 방향을 변경함으로써 비트 셀에 기입되고, 하나의 비트 셀은 셀의 저항을 측정하여 판독된다(예를 들어, 저저항은 통상적으로 "0" 비트를 나타내고 고저항은 통상적으로 "1" 비트를 나타낸다).

MRAM 장치는 일반적으로 종종 도전 비트 라인들 및 도전 디지트 라인들이라 불리는 프로그래밍 라인들을 이용하여 프로그램되는 셀들의 어레이를 포함한다. MRAM 장치들은 공지된 반도체 처리 기술들을 이용하여 제조된다. 예를 들어, 비트 및 디지트 라인들은 하나 이상의 절연 및/또는 부가적인 금속층들에 의해 분리되는 다른 금속층들로부터 형성된다. 종래 제조 방법들은 별개의 MRAM 장치들이 제공된 기판상에 손쉽게 제조되게 한다.

많은 현대 애플리케이션들의 소형화는 전자 장치들의 물리적 크기를 축소하고, 다수의 구성요소들 또는 장치들을 단일 칩상에 집적하고, 및/또는 회로 레이아웃 효율성을 개선하는데 바람직하게 한다. MRAM 아키텍쳐 및 패시브 소자들이 동일한 처리 기술을 이용하여 제조되는 경우 단일 기판상에 레지스터들 및 캐패시터들 같은 패시브 소자들이 집적된 MRAM 아키텍쳐를 포함하는 반도체 기반 장치를 가지는 것은 바람직하다. 게다가, 본 발명의 다른 바람직한 특징들 및 특성들은 첨부 도면들 및 상기 기술 분야 및 배경과 관련하여 취해진 추후 상세한 설명 및 첨부 청구항들로부터 명백하게 될 것이다.

본 발명의 보다 완전한 이해는 다음 도면들과 관련하여 고려될 때 상세한 설명 및 청구항들을 참조하여 유도될 수 있고, 유사한 참조 번호들은 도면들을 통하여 유사한 소자들을 나타낸다.

도 1은 본 발명의 예시적인 실시예에 따른 간략화된 MRAM 아키텍쳐의 개략적인 투시도.

도 2는 본 발명의 예시적인 실시예에 따라 구성된 MRAM 셀의 개략적인 투시도.

도 3은 본 발명의 예시적인 실시예에 따라 구성된 집적 회로 장치의 간략화된 단면도.

도 4는 본 발명의 예시적인 실시예에 따라 MRAM 셀과 동일한 기판상에 제조된 레지스터의 단면도.

도 5는 본 발명의 다른 예시적인 실시예에 따른 MRAM 셀과 동일한 기판상에 제조된 레지스터의 단면도.

도 6은 본 발명의 다른 예시적인 실시예에 따른 MRAM 셀과 동일한 기판상에 제조된 캐패시터의 단면도.

다음 상세한 설명은 단순히 자연적인 도시이고 본 발명 또는 출원 및 본 발명의 이용을 제한하기 위한 것이 아니다. 게다가, 선행 기술 분야, 배경, 요약서 또는 다음 상세한 설명에 제공된 임의의 표현되거나 함유된 이론에 의해 한정될 의도는 없다.

간략화를 위하여, MRAM 설계와 관련된 종래 기술들 및 특징들, MRAM 동작, 반도체 장치 제조, 및 다른 양태의 집적 회로 장치들은 여기에 상세히 기술되지 않을 수 있다. 게다가, 여기에 포함된 다양한 도면들에 도시된 회로/구성요소 레이아웃들 및 구성들은 본 발명의 예시적인 실시예들을 나타내기 위한 것이다.

도 1은 적당한 반도체 제조 처리를 이용하여 기판(도시되지 않음)상에 형성 된 간략화된 핵심 MRAM 비트 아키텍쳐(core MRAM bit architecture; 100)의 개략 투시도이다. 비록 도 1이 단지 9개의 셀들을 포함하는 MRAM 아키텍쳐(100)를 도시하지만, 통상적인 MRAM 장치는 통상적으로 다수의 셀들(예를 들어, 수백만의 셀들)을 포함할 것이다. 일반적으로, MRAM 아키텍쳐(100)는 하나의 금속층으로 형성된 적어도 하나의 전극(104), 다른 금속층으로 형성된 적어도 하나의 전극(106), 및 두 개의 금속층들 사이에 형성된 자기 터널 접합(Magnetic Tunnel Junction)("MTJ") 코어(102)를 포함한다. MTJ 코어(MTJ core; 102)는 MRAM 아키텍쳐(100)에 대한 메모리 위치들의 어레이를 형성하는 셀들을 포함한다.

도 2는 본 발명의 예시적인 실시예에 따라 구성된 MRAM 셀(200)의 개략적인 투시도이다. MRAM 아키텍쳐(100)에서 몇몇 또는 모든 셀들은 도 2에 도시된 바와 같이 구성될 수 있다. MRAM 셀(200)은 제 1 강자기 층(202), 제 2 강자기 층(204), 두 개의 강자기 층들 사이에 배치된 절연층(206), 및 제 2 강자기 층(204)에 결합된 바닥 전극(207)을 가진 MTJ 코어(102)를 포함한다. 이 실시예에서, 제 1 강자기 층(202)은 그의 자화 방향이 MRAM 셀(200)의 비트 상태를 변경하기 위하여 스위칭될 수 있기 때문에 자유 자기층(free magnetic layer)이다. 그러나, 제 2 강자기 층(204)은 그의 자화 방향이 정상 기입 필드들(normal write fields)을 가진 방향들을 회전 또는 변경하지 못하도록 제조되었기 때문에 고정된 자기 층이다. 제 1 강자기 층(202)의 자화가 제 2 강자기 층(204)의 자화와 평행할 때, MRAM 셀(200)의 저항은 제 1 강자기 층(202)의 자화가 제 2 강자기 층(204)의 자화에 반평행할 때보다 낮아진다. 주어진 MRAM 셀(200)의 데이터(즉, "0" 또 는 "1")는 MRAM 셀(200)의 저항을 측정함으로써 결정된다. MRAM 셀(200)에 대한 데이터를 판독 및 기입하기 위하여 이용된 기술들은 당업자에게 공지되었고, 그러므로 여기에 상세히 기술되지 않을 것이다.

도 2는 또한 MRAM 셀(200)에 대응하는 프로그램 라인들로서 여기에 개별적으로 및 집합적으로 언급될 금속 디지털 라인(Metal Digital Line; MDL) 층으로서 공지된 층에 형성될 수 있는 금속 글로벌 상호접속(Metal Global Interconnect; MGI) 층 및 디지트 라인(digit line; 210)으로서 공지된 층에 형성될 수 있는 비트 라인(bit line; 208)을 도시한다. 제 1 강자기 층(202)에서 자화 방향은 디지트 라인(210)으로 흐르는 전류 크기 및 전류 방향 및 비트 라인(208)으로 흐르는 전류 크기 및 방향에 응답하여 회전한다. 통상적인 MRAM 셀(200)에서, 비트의 방향은 디지트 라인(210) 전류의 일정한 극성을 유지하면서 비트 라인(208) 전류의 극성을 역전시킴으로써 스위칭된다. MRAM 셀(200)의 토글 비트(toggle bit)에서, 비트의 방향은 프로그램 라인들(비트 라인 208 및 디지트 라인 210)로부터의 전류 펄스들의 시퀀스에 의해 스위칭된다. 예시적인 실시예에서, 비트 라인(208)은 각각의 접속된 셀들에 공통 기입 전류(common write current)를 제공하기 위하여 임의의 수의 유사한 MRAM 셀들(예를 들어, 셀들의 컬럼)에 접속될 수 있다. 유사하게, 디지트 라인(210)은 각각의 셀들에 공통 디지트 전류를 제공하기 위하여 임의의 수의 유사한 MRAM 셀들(예를 들어, 셀들의 로우)와 연관될 수 있다. 예시적인 매트릭스 구성은 도 1에 개략적으로 도시된다.

도 2에 도시된 예시적인 실시예에서, 디지트 라인(210)은 도전성 디지트 소 자(212) 및 소프트 자기 재료로 형성된 침투성 클래딩 재료(permeable cladding material; 214)를 포함한다. 이 실시예에서, 클래딩(214)은 부분적으로 디지트 소자(212)를 둘러싼다. 특히, 클래딩(214)은 도전성 디지트 소자(212)의 내부에 면하는 표면이 클래딩되지 않도록 도전성 디지트 소자(212)의 3 개의 측면들을 둘레에 형성된다. 도 2에 도시된 바람직한 실시예에서, 비트 라인(208)은 도전성 비트 소자(216) 및 자기 재료로 형성된 클래딩(218)을 포함한다. 이 실시예에서, 클래딩(218)은 도전성 비트 소자(216)의 내부 면하는 표면이 클래딩되지 않도록 도전성 비트 소자(216)의 3 개의 측면들 둘레에 형성된다. 클래딩(214/218)은 MRAM 셀들(200)을 프로그래밍하는데 효율성을 개선하기 위하여 MTJ(102)쪽으로 자기 플럭스(magnetic flux)를 집중할 수 있다. 클래딩은 또한 이웃 비트들에 대한 기입 교란(write disturbance)을 감소시킨다. 예시적인 실시예들에서, 자기 클래딩은 MRAM 처리에 이용된 구리와 같은 도전성 프로그램 라인들의 제조에 이용된 배리어 층들의 통합 부분이다.

일 예시적인 실시예에서, 도전성 디지트 소자(212) 및 도전성 비트 소자(216)는 구리와 같은 전기 도전성 재료로 형성되고, 클래딩(214/218)은 NiFe, 니켈 철 코발트 합금, 코발트 철 합금, 퍼멀로이(permalloy) 등과 같은 소프트 침투성 강자기 재료들로 형성된다. 일 예시적인 실시예에서, 클래딩(214/218)은 대략 25 내지 2000 옴스트롱 두께 및 통상적으로 50 내지 300 옴스트롱 두께 범위내에 있다. 클래딩(214/218)의 측벽들은 약간 얇을 수 있다. 비록 도전성 소자들 및 클래딩이 다른 재료들로 구현되지만, 도전성 디지트 소자(212) 및 클래딩(214)은 하나의 공통 금속층(예를 들어, 4 개의 금속층)으로 제조되고, 도전성 비트 소자(216) 및 클래딩(218)은 다른 공통 금속층(예를 들어, 5 개의 금속층)으로 제조된다.

본 발명의 예시적인 실시예의 단면도는 도 3에 도시된다. 도 3에서, 집적 회로(300)는 기판(301), MRAM 아키텍쳐(314), 및 스마트 전력 구성요소들(306)을 포함한다. 집적 회로(300)는 프론트 엔드 제조 처리(front end fabrication processes) 및 백 엔드 제조 처리(back end fabrication processes)를 포함하는 제조 기술을 이용하여 제조될 수 있다. 그러므로, 집적 회로(300)는 프론트 엔드 제조 처리들을 이용하여 형성된 소자들 또는 피쳐들 및 백 엔드 제조 처리들을 이용하여 형성된 소자들 및 피쳐들을 포함할 수 있다. 프론트 엔드 제조 처리 동안, 다양한 소자들 또는 피쳐들은 프론트 엔드 층들(304)에 형성되고 백 엔드 제조 처리 동안, 다양한 소자들 또는 피쳐들은 백 엔드 층들(302)에 형성된다. 이들 층들은 금속층들, 도전층들, 유전층들 및 다양한 형태의 층들을 포함할 수 있고 잘 공지된 다수의 제조 처리들 중 임의의 것을 이용하여 형성될 수 있다. 프론트 엔드 제조 처리들이 백 엔드 제조 처리들에 비해 시간적으로 이전에 완료되기 때문에, 프론트 엔드 층들(304)은 기판(301)상에 배치되지만 백 엔드 층들(302) 아래에 배치된다.

MRAM 아키텍쳐(314)는 프론트 엔드 층들(304)에 형성된 MRAM 회로(318)를 포함한다. 스마트 전력 구성요소(306)는 전력 회로(308)를 포함하고; 아날로그 전력 제어 회로(310) 및 논리 제어 회로(312)는 기판(301)상에 형성되고 프론트 엔드 제 조 처리를 이용하여 제조된다. 본 발명의 일 실시예에서, MRAM 회로(318) 및 스마트 전력 구성요소(306)는 프론트 엔드 제조 처리 동안 동시에 제조될 수 있다. MRAM 회로 구성요소(318)는 제한 없이 스위칭 트랜지스터들; 입력/출력 회로; 디코더; 비교기들; 감지 증폭기들 등을 포함하는 MRAM 아키텍쳐(314)의 동작을 지원하는 임의의 수의 소자들 또는 피쳐들을 포함할 수 있다.

MRAM 아키텍쳐(314)의 일부인 MRAM 셀(316), 및 패시브 구성요소들(320)은 백 엔드 제조 처리들을 이용하여 백 엔드 층들(302)에 형성된다. 본 발명의 하나의 예시적인 실시예에서, MRAM 셀(316)을 제조하기 위하여 이용된 재료들은 또한 패시브 구성요소들(320)의 제조에 유용할 수 있다. 따라서, 패시브 구성요소들(320)은 프론트 엔드 제조 처리 동안 동시에 제조될 수 있다.

MRAM 아키텍쳐(314)는 도 1 및 2와 관련하여 상기된 바와 같이 일반적으로 구성될 수 있다. 정말로, 집적 회로(300)는 통상적인 MRAM 아키텍쳐(314)를 위한 종래 MRAM 설계들 및 기술들을 이용할 수 있고, 상기 종래 피쳐들은 여기에 상세히 기술되지 않을 것이다. 일반적으로 도 3에 도시된 바와 같이, MRAM 아키텍쳐(304) 및 MRAM 셀(316)은 프론트 엔드 층들(304)에 형성된 MRAM 회로 구성요소(318) 및 MRAM 회로 구성요소(318)에 결합된 백 엔드 층들(302)에 형성된 MRAM 셀(316)을 포함한다.

본 발명의 일 예시적인 실시예에서, 전력 회로 구성요소(308)는 고전류들을 생성하기 위하여 고전압들을 동작시키도록 구성된 하나 이상의 고전력 MOSFET 장치들을 포함한다. 다른 실시예들은 전력 회로 구성요소(308)를 위한 다른 전력 생성 장치들 및 기술들을 채용할 수 있다. 디지털 논리 구성요소(312)는 CMOS 트랜지스터들 또는 임의의 적당한 디지털 논리 장치로 구현될 수 있다. 디지털 논리 구성요소(312)는 집적 회로(300)의 스마트 전력 아키텍쳐를 지원하는 디지털 동작들을 수행하도록 구성된다. 아날로그 전력 제어 회로(310)는 집적 회로(300)의 스마트 전력 구성요소를 지원하도록 구성된 아날로그 회로 구성요소들을 포함한다. 아날로그 전력 제어 구성요소(310)는 예를 들어 레지스터들, 캐패시터들, 인덕터들(inductors), MOSFET들, 바이폴라 장치들(bipolar devices), 및/또는 다른 아날로그 회로 소자들을 포함할 수 있다.

패시브 구성요소들(320)은 임의의 증폭(amplification) 또는 이득을 제공하지 않는 구성요소들이다. 본 발명의 일 실시예에서, 패시브 구성요소들(320)은 레지스터들 및 캐패시터들일 수 있다. 본 발명에서, 이전에 논의된 바와 같이, 패시브 구성요소들(320)은 MRAM 셀(316)을 제조하기 위하여 이용된 처리 단계들 동안 구성될 수 있다. 따라서, 패시브 구성요소는 패시브 장치의 적어도 일부가 MRAM 셀(316)의 소자와 동일한 층에 형성될 때 MRAM 셀(316)과 결합하여 형성된다. 패시브 구성요소들(320)은 스마트 전력 구성요소들(306)에 이용될 수 있다.

도 4는 MRAM(도시되지 않음) 및 스마트 전력 구성요소들(도시되지 않음)이 통합된 레지스터를 포함하는 집적 회로(400)의 예시적인 실시예이다. MRAM 셀의 제조시 이용된 많은 재료들은 우수한 저항 품질들을 가질 수 있다. 예를 들어, MTJ 코어(금속 MTJ 층 또는 MMTJ 층으로서 명세서에서 언급됨)의 바닥 전극은 레지스터를 형성하기 위하여 이용될 수 있다. 금속 로컬 상호접속(MLI) 층을 제조하기 위하여 이용된 재료 및 MTJ 코어를 형성하기 위하여 이용된 재료들은 레지스터들로서 이용할 수 있다. 또한, 일련의 레지스터들은 하나 이상의 층들 상에 형성된 저항 소자들을 접속함으로써 형성될 수 있다.

집적 회로(400)는 기판(404), 기판(404)상에 형성된 프론트 엔드 층들(405) 및 프론트 엔드 층들(405) 상에 형성된 백 엔드 층들(406)을 포함한다. 백 엔드 층들은 제 1 백 엔드 층들(407) 및 제 2 백 엔드 층들(408)을 포함한다. 점선(409)은 제 1 백 엔드 층들(407) 및 제 2 백 엔드 층들(408) 사이의 분할 라인(dividing line)을 나타낸다. 프론트 엔드 층들(405), 백 엔드 층들(406) 및 제 1 백 엔드 층들(407) 및 제 2 백 엔드 층들(408)을 분할하는 점선(409)의 크기는 예시적인 목적들로만 도시되고 크기는 가변할 수 있다.

제 1 백 엔드 층들(407)은 하나의 금속층(412), 두 개의 금속층(414), 및 도전성 비아들(conductive vias; 419)에 의해 접속된 3 개의 금속층(416)을 포함할 수 있다. 제 1 백 엔드 층들(407)은 다양한 유전층들(도시되지 않음)을 또한 포함할 수 있다. 스마트 전력 구성요소들(306)(도 4에 도시되지 않음) 및 MRAM 회로 구성요소들(318)(도 4에 도시되지 않음)은 프론트 엔드 층(405)에 형성되고, 몇몇 예시적인 실시예들에서, 적당한 경우 하나의 금속층(412), 두 개의 금속층(414) 및 3개의 금속층(416)을 이용하는 제 1 백 엔드 층들(407)에 형성된다.

이런 예시적인 실시예에서 제 2 백 엔드 층들(408)은 5 개의 금속층(422), MMTJ 층(426), MLI 층(428) 및 도전성 비아들(430)를 포함할 수 있다. 제 2 백 엔드 층들(408)은 또한 간략화를 위하여 도 4에 도시되지 않은 다양한 유전층들을 포 함한다. 이런 예시적인 실시예에서, MRAM 셀 및 레지스터는 함께 제조될 수 있다.

본 발명의 하나의 예시적인 실시예에서, 레지스터(450)는 제 2 백 엔드 층들(408)에 형성된다. 이런 예시적인 실시예에서 레지스터(450)는 레지스터 소자(452)를 포함한다. 이런 예시적인 실시예에서, 레지스터 소자(452)는 MLI 층(428)에 형성된다. MMTJ 층(426) 및 MTJ 층(도시되지 않음)은 전기 접속들을 제공하기 위하여 이용되고 레지스터로서 이용되지 않는다. 입력(460) 및 출력(462)은 4 개의 레벨 금속(422)에 형성된다. 이전에 주의된 바와 같이, MRAM의 디지트 라인(104)은 4 개의 레벨 금속(422)에 형성된다. 입력(460) 및 출력(462)은 전력 구성요소들에 의하여 이용하기 위해 기판에 전기적으로 결합된다.

하나의 예시적인 실시예에서, 레지스터 소자(452)는 탄탈륨 니트라이드(TaN)의 박막층으로 제조된다. 레지스터(450)는 레이아웃 효율성(layout efficiency)을 개선시키는 논리 회로상에 형성된다.

다른 예시적인 실시예에서, 백 엔드 층들의 여러 다른 층들의 재료들은 직렬로 레지스터들로서 동작한다. 도 5는 프론트 엔드 층들(405)이 형성된 기판(504)을 가진 집적 회로(500)를 도시한다. 백 엔드 층들(406)은 프론트 엔드 층들(405) 상에 형성되고 제 1 백 엔드 층들(407) 및 제 2 백 엔드 층들(408)을 포함한다. 가상 라인(409)은 제 1 백 엔드 층들(407) 및 제 2 백 엔드 층들(408)을 분할한다.

제 1 백 엔드 층들(407)은 하나의 금속층(510), 두 개의 금속층(512), 및 3개의 금속층(514)을 포함할 수 있다. 금속층들은 도전성 비아들(516)에 의해 접속된다. 제 1 백 엔드 층들(407)은 다양한 유전층들(도시되지 않음)을 또한 포함할 수 있다. 스마트 전력 구성요소들(306) 및 MRAM 회로 구성요소들(318)(양쪽 모두 도시되지 않음)은 프론트 엔드 층들(405)에 형성되고 몇몇 설계들에서 적당할 때 하나의 금속층(510), 두 개의 금속층(512), 및 3 개의 금속층(514)을 이용하여 제 1 백 엔드 층들(407)에 형성될 수 있다.

제 2 백 엔드 층들(408)은 이러한 예시적인 실시예에서 바이어스(528)에 의해 접속된 4 개의 금속층(520), MMTJ 층(522), MTJ 층(524) 및 MLI 층(526)을 포함할 수 있다. MTJ 층(524)은 도 5에서 단일 층으로서 도시되지만, 도 1 내지 도 2에 도시되고 이전에 논의된 바와 같이, MTJ 층(524)은 제 1 강자기 층(202), 제 2 강자기 층(204) 및 두 개의 강자기 층들 사이의 절연층(206)을 포함한다.

하나의 예시적인 실시예에서, 레지스터(530)는 직렬로 접속된 몇몇 개별 레지스터 소자들로 구성된다. 제 1 레지스터 소자(532), 제 2 레지스터 소자(534), 및 제 3 레지스터 소자(536)는 MMTJ 층(522)에 형성된다. 이전에 논의된 바와 같이, MMTJ 층(522)은 MRAM의 바닥 전극이 형성될 수 있는 동일한 층이다. 제 4 레지스터 소자(538), 제 5 레지스터 소자(540), 제 6 레지스터 소자(542), 및 제 7 레지스터 소자(546)는 MTJ 층(524)에 형성되고, MTJ 코어(102)가 제조되는 동일한 층에 형성된다. 제 8 레지스터 소자(548) 및 제 9 레지스터 소자(550)는 MLI 층(526)에 형성된다.

도 5의 예시적인 실시예에서, MTJ 층(524)에 형성된 레지스터 소자들은 MRAM 셀(200)의 MTJ 코어(102)와 동일한 재료로 형성된다. 그러므로, MTJ 층(524)에 제조된 레지스터들은 제 1 강자기 층(202)의 자화 방향이 제 2 자화 층(204)의 방향 과 평행한지 반평행한지에 따라 두 개의 저항 상태들 중 하나로 설정될 수 있다. 그러므로, 제 1 강자기 층(202)의 자화를 스위칭함으로써, MTJ 층(524)에 형성된 레지스터들의 저항은 두 개의 값들 사이에서 조절될 수 있다. 따라서, MTJ 층(524)의 레지스터 소자들은 조절 가능하다.

게다가, MTJ 코어(102)의 레지스터들은 과전압이 인가될 때 디스에이블될 수 있다. 과전압은 절연층(206)을 파괴시키고, 이것은 레지스터 소자의 단락을 유발한다. 당업자는 특정 레지스터들의 절연을 허용하여 녹을 수 있는 레지스터 어레이를 생성하는 예시적인 도면들을 채택할 수 있다. 이런 방법을 이용함으로써, 어레이를 형성하는 레지스터들의 결합은 레지스터 값들의 범위를 제공하기 위하여 구성될 수 있다.

MRAM 장치와 동일한 집적 회로상에 제조된 레지스터들을 제공하는 것 외에, 캐패시터들은 또한 MRAM들 및 스마트 전력 구성요소들이 집적될 수 있다. 도 6은 MRAM 장치(도시되지 않음)와 관련되고 동일한 집적 회로(600)상에 형성된 캐패시터(602)를 도시한다. 캐패시터들은 전기 전하를 저장하고 통상적으로 두 개의 도전체들 사이에 부과된 절연 재료 또는 절연물로 구성된다. 도 6의 예시적인 회로(600)에서, 바닥 전극(614)은 MLI 층에 형성된다. 예시적인 실시예에서, 바닥 전극(614)은 TaN으로 만들어진다. 유전체 층은 바닥 전극(614)상에 형성된다. 일 실시예에서, 유전체 층은 1,000 옴스트롱의 TEOS 층(테트라에틸오소실리케이트 유도 실리콘 디옥사이드)(604) 및 650 옴스트롱의 플라즈마 강화 질화물 층(PEN)(606)을 포함한다. 상부 전극(612)은 MGI 층에서 유전체 층(604) 위에 형 성된다. 하나의 예시적인 실시예에서, 상부 전극(612)은 구리로 형성된다. 본 발명에서, MRAM의 비트 라인(106)은 상부 전극(612)과 동일한 층으로 제조될 수 있다. 바닥 전극(614)은 제 1 비아(610)에 의해 MTJ 층(616)에 전기적으로 결합될 수 있다. 상부 전극(612)(MGI)는 제 2 비아(613)에 의해 4 개의 금속층(618)에 전기적으로 결합된다.

다른 실시예에서, 캐패시터(602)는 상부 전극으로서 MLI 층(이전 바닥 전극(614))의 재료 및 바닥 전극으로서 MTJ 층(616)의 재료 및 비아(610)가 도시된 MTJ 층(616) 및 MLI 층(614) 사이의 TEOS 같은 유전체를 이용하여 제조될 수 있다. 또 다른 실시예에서, 캐패시터(602)는 상부 전극으로서 MTJ 층(616)의 재료, 바닥 전극으로서 4개의 층(618) 재료 및 비아(611)가 통상적으로 형성되는 경우 유전체 층에서 PEN 및 TEOS 같은 유전체를 이용하여 제조될 수 있다. 부가적으로, 임의의 또는 모든 상기 캐패시터 결합물들은 함께 이용될 수 있다.

선행 논의에서, 레지스터들 및 캐패시터들의 소자들은 특정 백 엔드 층들에서 형성되는 바와 같이 논의되었다. 그러나, 레지스터들 및 캐패시터들의 소자들을 제조하기 위하여 이용된 백 엔드 층들의 정확한 이름은 본 발명의 기술들에서 중요하지 않다. 본 발명에서, 레지스터들 및 캐패시터들은 MRAM 셀 및 레지스터 또는 캐패시터의 적어도 하나의 소자가 적어도 하나의 공통 층을 공유하는 한 MRAM 셀과 결합하여 형성된다.

요약하여, 집적 회로에 관한 본 발명의 실시예들에 따라 구성된 회로들, 장치들, 및 방법들은 기판 및 기판상에 형성된 MRAM 아키텍쳐를 포함한다. MRAM 아 키텍쳐는 기판상에 형성된 MRAM 회로; 및 MRAM 회로에 결합되고 그 위에 형성된 MRAM 셀을 포함한다. 부가적으로 패시브 장치는 MRAM 셀과 결합하여 형성된다. 일 실시예에서, 패시브 장치는 레지스터이다. 다른 실시예에서 패시브 장치는 캐패시터이다. 레지스터는 MLI 층, MMTJ 층, 또는 MTJ 층에 형성된 레지스터 소자이다. 또는 레지스터 소자들은 임의의 몇몇 퍼뮤테이션들(permutations)로 결합할 수 있다. 만약 레지스터 소자가 MTJ 층에 제조되면, 레지스터 소자는 제 1 강자기 층, 제 2 강자기 층 및 두 개의 강자기 층들 사이의 절연층을 포함한다. 레지스터 소자의 저항은 제 1 강자기 층의 자화 방향이 제 2 강자기 층의 자화 방향과 평행하지 않을 때 하이 상태(high state)로 설정할 수 있고 제 1 강자기 층의 자화 방향이 제 2 강자기 층의 자화 방향과 평행할 때 로우 상태(low state)로 설정할 수 있다. 부가적으로, 만약 레지스터 소자가 MTJ 층에 형성되면, 레지스터 소자는 MTJ 층의 레지스터 소자에 과전압을 인가함으로써 단락될 수 있다.

하나의 예시적인 실시예에서, 캐패시터는 6 개 레벨의 금속에 형성된 상부 전극, MLI 레벨에 형성된 바닥 전극 및 상부 전극 및 바닥 전극 사이에 형성된 유전층을 포함한다. 선택적으로, 캐패시터는 MLI 레벨에 형성된 상부 전극, MMTJ 층에 형성된 바닥 전극 및 상부 전극과 바닥 전극 사이에 형성된 유전체 층을 포함한다.

집적 회로 장치를 형성하는 방법은 장치의 프론트 엔드 층들상에 적어도 하나의 전력 구성요소를 형성하는 단계; 장치의 프론트 엔드 층들 상에 MRAM 회로를 형성하는 단계; 백 엔드 층들 상에 MRAM 셀을 형성하는 단계; 및 백 엔드 층들 상 에 MRAM 셀의 피쳐와 동시에 발견된 피쳐를 가진 패시브 장치를 형성하는 단계를 포함한다. 백 엔드 층들 상에 패시브 장치를 형성하는 단계는 MRAM 셀의 피쳐가 제조되는 백 엔드 층상에 적어도 하나의 레지스터 소자를 포함하는 레지스터를 형성하는 단계를 더 포함한다. 또한, 백 엔드 층들 상에 패시브 장치를 형성하는 단계는 상부 전극, 백 엔드 층들에 형성된 바닥 전극 및 상기 상부 전극 및 바닥 전극 사이의 유전체를 포함하는 캐패시터를 형성하는 단계를 더 포함하고, 캐패시터가 발견되는 백 엔드 층들의 적어도 하나는 MRAM 셀의 피쳐와 연관된다. 만약 레지스터가 MTJ 층상에 형성되면, 레지스터 소자는 제 1 강자기 층, 제 2 강자기 층 및 두 개의 강자기 층들 사이의 절연층을 포함한다. 레지스터 소자의 저항은 제 1 강자기 층의 자화 방향이 제 2 강자기 층의 자화 방향과 평행하지 않을 때 하이 상태로 설정하고 제 1 강자기 층의 자화 방향이 제 2 강자기 층의 자화 방향과 평행할 때 로우 상태로 설정한다. 부가적으로, 만약 레지스터가 하나의 저항을 가지며, 레지스터가 다수의 레지스터 소자들을 포함하면, 다수의 레지스터 소자들의 일부는 MTJ 층상에 형성된 레지스터 소자를 포함할 수 있고 다수의 레지스터 소자들 중 적어도 하나의 MTJ 층에 형성되고; MTJ 층에 형성된 레지스터 소자들은 레지스터 저항을 변화시키기 위하여 단락될 수 있다.

집적 회로 장치는 기판; 상기 기판상에 형성된 다수의 제 1 단부 층들; 다수의 제 1 단부 층들에 형성된 MRAM 회로; 다수의 제 1 단부 층들에 형성된 하나 이상의 전력 구성요소들; 및 프론트 엔드 층들상에 형성된 다수의 백 엔드 층들을 포함한다. 백 엔드 층들은 다수의 백 엔드 층들에 형성된 자기 랜덤 액세스 메모 리("MRAM") 셀을 포함한다. MRAM 셀은 MRAM 제어부에 결합되고 적어도 하나의 디지트 라인, 적어도 하나의 비트 라인, 및 적어도 하나의 디지트 라인과 적어도 하나의 비트 라인 사이에 결합된 자기 터널 접합 코어를 포함한다. 게다가, 적어도 하나의 패시브 장치는 다수의 백 엔드 층들에 형성되고, 패시브 장치의 적어도 일부는 MRAM 셀의 적어도 일부가 제조될 때 제조된다. 패시브 장치는 하나 이상의 레지스터들 및/또는 캐패시터들을 가질 수 있다.

여기에 기술된 예시적인 실시예 또는 실시예들은 임의의 방식으로 본 발명의 범위, 응용성, 또는 구성을 제한하기 위한 것이 아니다. 오히려, 상기 상세한 설명은 기술된 실시예 또는 실시예들을 실행하기 위한 편리한 로드 맵을 당업자에게 제공할 것이다. 다양한 변화들이 첨부된 청구항들 및 법률적 등가물들에 나타난 본 발명의 범위에서 벗어나지 않고 소자들의 기능 및 배열에서 이루어질 있다는 것이 이해되어야 한다.

Claims

집적 회로 장치에 있어서,

기판;

상기 기판상에 형성된 다수의 프론트 엔드 층들(front end layer);

상기 다수의 프론트 엔드 층들 상에 형성된 다수의 백 엔드 층들(back end layer);

상기 다수의 백 엔드 층들에 형성된 MRAM 셀; 및

적어도 부분적으로, 상기 MRAM 셀의 적어도 일부가 형성되는 상기 다수의 백 엔드 층들 중 하나에 형성된 패시브 장치(passive device)를 포함하는, 집적 회로 장치.
제 1 항에 있어서,

상기 기판상에 적어도 하나의 부가적인 회로 구성요소를 더 포함하고, 상기 적어도 하나의 부가적인 회로 구성요소는 패시브 소자들(passive elements) 아래에 형성되는, 집적 회로 장치.
제 1 항에 있어서,

상기 패시브 장치는 레지스터(resistor)인, 집적 회로 장치.
제 1 항에 있어서,

상기 패시브 장치는 캐패시터인, 집적 회로 장치.
제 3 항에 있어서,

상기 레지스터는 금속 로컬 상호접속 층(metal local interconnect layer)에 형성된 레지스터 소자를 포함하는, 집적 회로 장치.
제 3 항에 있어서,

상기 레지스터는 자기 터널 접합 층(magnetic tunnel junction layer)의 바닥 전극에 형성된 레지스터 소자를 포함하는, 집적 회로 장치.
제 3 항에 있어서,

상기 레지스터는 자기 터널 접합 층에 형성된 레지스터 소자를 포함하는, 집적 회로 장치.
제 7 항에 있어서,

상기 레지스터 소자는 제 1 강자기 층, 제 2 강자기 층, 및 상기 두 개의 강자기 층들 사이의 절연층을 포함하고, 상기 레지스터 소자의 저항은 상기 제 1 강자기 층의 자화(magnetization)가 상기 제 2 강자기 층의 자화와 반평행할 때 하이 상태(high state)로 설정될 수 있고 상기 제 1 강자기 층의 자화가 상기 제 2 강자 기 층의 자화와 평행할 때 로우 상태(low state)로 설정될 수 있는, 집적 회로 장치.
제 7 항에 있어서,

상기 레지스터 소자는 자기 터널 접합층의 레지스터 소자에 과도한 전압을 인가함으로써 단락될 수 있는, 집적 회로 장치.
제 4 항에 있어서,

상기 캐패시터는 MGI 레벨에 형성된 상부 전극, 금속 로컬 상호접속 레벨에 형성된 바닥 전극 및 상기 상부 전극 및 바닥 전극 사이에 형성된 유전체 층을 포함하는, 집적 회로 장치.
제 4 항에 있어서,

상기 캐패시터는 금속 로컬 상호접속 레벨에 형성된 상부 전극, 자기 터널 접합 층의 바닥 전극에 형성된 바닥 전극 및 상기 상부 전극 및 상기 바닥 전극 사이에 형성된 유전체 층을 포함하는, 집적 회로 장치.
제 4 항에 있어서,

상기 캐패시터는 자기 터널 접합 층(MMTJ) 레벨의 바닥 전극에 형성된 상부 전극, 금속 디지털 라인 레벨에 형성된 바닥 전극 및 상기 상부 전극 및 상기 바닥 전극 사이에 형성된 유전체 층을 포함하는, 집적 회로 장치.
집적 회로 장치를 형성하는 방법에 있어서,

상기 장치의 프론트 엔드 층들 상에 적어도 하나의 전력 구성요소를 형성하는 단계;

상기 장치의 프론트 엔드 층들 상에 MRAM 회로를 형성하는 단계;

백 엔드 층들상에 MRAM 셀을 형성하는 단계; 및

MRAM 셀의 피쳐(feature)가 발견되는 상기 백 엔드 층에 형성된 피쳐를 갖는 패시브 장치를 상기 백 엔드 층들 상에 형성하는 단계를 포함하는, 집적 회로 장치 형성 방법.
제 13 항에 있어서,

상기 백 엔드 층들 상에 패시브 장치를 형성하는 단계는,

상기 MRAM 셀의 피쳐가 제조되는 백 엔드 층상에 적어도 하나의 레지스터 소자를 포함하는 레지스터를 형성하는 단계를 더 포함하는, 집적 회로 장치 형성 방법.
제 13 항에 있어서,

상기 백 엔드 층들 상에 패시브 장치를 형성하는 단계는 상부 전극, 바닥 전극 및 백 엔드 층들상에 형성된 상기 상부 전극 및 상기 바닥 전극 사이의 유전체 를 포함하는 캐패시터를 형성하는 단계를 더 포함하고, 상기 캐패시터가 발견되는 백 엔드 층들 중 적어도 하나는 상기 MRAM 셀의 피쳐와 연관되는, 집적 회로 장치 형성 방법.
제 14 항에 있어서,

상기 레지스터를 형성하는 단계는 자기 터널 접합 층상에 형성된 레지스터 소자를 포함하는 레지스터를 형성하는 단계를 더 포함하고, 상기 레지스터 소자는 제 1 강자기 층, 제 2 강자기 층, 및 상기 두 개의 강자기 층들 사이의 절연층을 포함하고, 상기 레지스터 소자의 저항은 상기 제 1 강자기 층의 자화가 상기 제 2 강자기 층의 자화와 반평행할 때 하이 상태로 설정될 수 있고 상기 제 1 강자기 층의 자화가 상기 제 2 강자기 층의 자화와 평행할 때 로우 상태로 설정될 수 있는, 집적 회로 장치 형성 방법.
제 14 항에 있어서,

상기 레지스터를 형성하는 단계는 저항을 가진 레지스터를 형성하는 단계를 더 포함하고, 상기 레지스터는 다수의 레지스터 소자들을 포함하고, 상기 다수의 레지스터 소자들의 일부는 자기 터널 접합 층 상에 형성된 레지스터 소자를 포함하고 상기 다수의 레지스터 소자들의 적어도 일부는 상기 레지스터의 저항을 변경하기 위하여 단락될 수 있는, 집적 회로 장치 형성 방법.
집적 회로 장치에 있어서,

기판;

상기 기판상에 형성된 다수의 제 1 엔드층들;

상기 다수의 제 1 엔드층들에 적어도 부분적으로 형성된 MRAM 제어 회로;

상기 다수의 제 1 엔드층들에 형성된 하나 이상의 전력 구성요소들;

상기 프론트 엔드 층들에 형성된 다수의 백 엔드 층들;

상기 다수의 백 엔드 층들에 형성된 자기 랜덤 액세스 메모리("MRAM") 셀을 포함하고, 상기 MRAM 셀은 상기 MRAM 제어 회로에 결합되고, 상기 MRAM 셀은,

적어도 하나의 디지트 라인;

적어도 하나의 비트 라인; 및

상기 적어도 하나의 디지트 라인 및 상기 적어도 하나의 비트 라인 사이에 결합된 자기 터널 접합 코어(magnetic tunnel junction core); 및

상기 다수의 백 엔드 층들에 형성된 적어도 하나의 패시브 장치를 포함하고, 상기 패시브 장치의 적어도 일부는 상기 MRAM 셀의 적어도 일부가 제조될 때 제조되는, 집적 회로 장치.
제 18 항에 있어서,

상기 패시브 장치는 레지스터인, 집적 회로 장치.
제 18 항에 있어서,

상기 패시브 장치는 캐패시터인, 집적 회로 장치.