JP2009506569A - Ｍｒａｍ埋め込み型集積回路の受動素子 - Google Patents

Abstract

集積回路装置（３００）は、基板（３０１）と、当該基板（３０８）上に形成されたＭＲＡＭアーキテクチャ（３１４）とを備える。ＭＲＡＭアーキテクチャ（３１４）は、基板（３０１）に形成されたＭＲＡＭ回路（３１８）と、当該ＭＲＡＭ回路（３１８）に結合され且つその上に形成されたＭＲＡＭセル（３１６）とを含む。その上、受動デバイス（３２０）が、ＭＲＡＭセル（３１６）と一緒に形成される。受動デバイス（３２０）は、１又はそれより多い抵抗及び１又はそれより多いキャパシタであることができる。ＭＲＡＭアーキテクチャ（３１４）と受動デバイス（３２０）との同時製作は、基板（４０４，５０４）の能動型回路ブロックの上での使用可能な物理的スペースの効率的で且つコスト的に実効性のある使用を促進し、その結果３次元の集積化をもたらす。

Description

［技術分野］
本発明は、一般的に、電子装置に関する。より詳細には、本発明は、単一の基板上に形成された、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）構造及び受動デバイス構造を含む集積回路装置に関する。

［背景］
電子電荷を用いてデータを格納するランダム・アクセス・メモリ（ＲＡＭ）技術とは対照的に、ＭＲＡＭは、磁気分極を用いて、データを格納するメモリ技術である。ＭＲＡＭの１つの主たる利点は、それが印加システム電力が存在しなくても格納されたデータを保持すること、従って、不揮発性メモリであることである。一般的に、ＭＲＡＭは、半導体基板上に形成された非常に多数の磁気セルを含み、そこにおいて、それぞれのセルは、１データ・ビットを表す。情報は、セル内の磁気素子の磁化方向を変えることにより書き込まれ、そして１ビット・セルは、セルの抵抗値（例えば、低い抵抗値は典型的には「０」ビットを表し、高い抵抗値は典型的には「１」ビットを表す。）を測定することにより読み出される。

ＭＲＡＭデバイスは、一般的に、しばしば導電性ビット・ライン及び導電性デジット・ラインと呼ばれるプログラミング・ラインを用いて、プログラミングされるセルのアレイを含む。ＭＲＡＭデバイスは、既知の半導体プロセス技術を用いて製作される。例えば、ビット・ライン及びデジット・ラインは、１又はそれより多い絶縁層及び／又は追加の金属層により分離されている異なる金属層から形成される。従来の製造プロセスは、個別のＭＲＡＭデバイスを専用の基板上に容易に製作することを可能にする。

多くの最近の応用の小型化は、電子デバイスの物理的サイズを小さくすること、複数の部品又はデバイスを単一のチップの中に一体化すること、及び／又は回路レイアウトの効率を改善することを望ましいものにする。抵抗及びキャパシタのような受動素子と一緒に単一の基板上に一体化するＭＲＡＭアーキテクチャを含む半導体ベースのデバイスであって、ＭＲＡＭアーキテクチャ及び受動素子が同じプロセス技術を用いて製作される当該半導体ベースのデバイスを有することが望ましい。更に、本発明の他の望ましい特徴及び特性が、添付の図面と関係した以下の詳細な説明及び添付の特許請求の範囲、及び前述の技術分野及び背景から明らかになるであろう。

本発明のより完全な理解は、添付の図面と関連して考慮されたとき詳細な説明及び特許請求の範囲を参照することにより導かれ、そこにおいては、類似の参照番号は、図面全体を通して類似の構成要素を指す。

以下の詳細な説明は、当然に単なる例示であり、本発明又は本発明の適用及び使用を制限することを意図するものではない。更に、先の技術分野、背景、概要、又は以下の詳細な説明で提示されるいずれの明示的又は黙示的理論により制限されることを意図するものでは無い。

簡潔にするために、ＭＲＡＭ設計、ＭＲＡＭ動作、半導体デバイス製造、及び集積回路デバイスの他の局面に関連した従来の技術及び特徴は、本明細書では詳細には記述していない場合がある。更に、本明細書に含まれる様々な図面に示される回路／部品レイアウト及び構成は、本発明の例示的実施形態を表すことを意図している。

図１は、適切な半導体製造プロセスを用いて基板（図示せず）に形成されている単純化したコアＭＲＡＭビット・アーキテクチャ１００の略斜視図である。図１は僅か９個のセルを含むＭＲＡＭアーキテクチャ１００を示すが、典型的なＭＲＡＭデバイスは、典型的には、非常に多数のセル（例えば、１００万のオーダのセル）を含むであろう。一般的に、ＭＲＡＭアーキテクチャ１００は、１つの金属層から形成された少なくとも１つの電極１０４と、別の金属層から形成された少なくとも１つの電極１０６と、これら２つの金属層間に形成された磁気トンネル接合（「ＭＴＪ」）コア１０２とを含む。ＭＴＪコア１０２は、ＭＲＡＭアーキテクチャ１００のためのメモリ場所のアレイを形成するセルを含む。

図２は、本発明の一例示的実施形態に従って構成されたＭＲＡＭセル２００の略斜視図である。ＭＲＡＭアーキテクチャ１００の一部又は全部のセルが、図２に示されるように構成される。ＭＲＡＭセル２００は、ＭＴＪコア１０２を含み、当該ＭＴＪコア１０２は、第１の強磁性層２０２と、第２の強磁性層２０４と、これら２つの強磁性層間に介挿された絶縁層２０６と、第２の強磁性層２０４に結合されている底部電極２０７とを含む。この例では、第１の強磁性層２０２は、その磁化の方向を切り替えてＭＲＡＭセル２００のビット状態を変えることができるので、自由磁気層である。しかしながら、第２の強磁性層２０４は、その磁化方向が正常な書き込み磁界でもって方向を回転させない又は変えないよう設計されているので固定磁気層である。第１の強磁性層２０２の磁化が第２の強磁性層２０４の磁化と平行であるとき、ＭＲＡＭセル２００に跨る抵抗値は、第１の強磁性層２０２の磁化が第２の強磁性層２０４の磁化に対して逆平行であるときより低い。所与のＭＲＡＭセル２００の中のデータ（即ち、「０」又は「１」）は、ＭＲＡＭセル２００の抵抗値を測定することにより決定される。ＭＲＡＭセル２００からデータ読み出し及びデータをそれへ書き込むため利用される技術は、当業者には知られており、従って本明細書ではこれ以上詳細には説明しない。

図２はまた、ＭＲＡＭセル２００に関連するビット・ライン２０８及びデジット・ライン２１０を示し、そのビット・ライン２０８は、金属グローバル相互接続（Ｍｅｔａｌ Ｇｌｏｂａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ）（ＭＧＩ）層として知られている層に形成されることができ、そしてそのデジット・ライン２１０は、金属デジタル・ライン（Ｍｅｔａｌ Ｄｉｇｉｔａｌ Ｌｉｎｅ）（ＭＤＬ）層として知られている層に形成されることができ、そしてこれらのラインは、本明細書において、個々に又は集約的にプログラム・ラインと呼ばれる。第１の強磁性層２０２の磁化の向きは、デジット・ライン２１０に流れる電流の大きさ及び電流の方向に応答して且つビット・ライン２０８に流れる電流の大きさ及び方向に応答して回転する。典型的なＭＲＡＭセル２００においては、ビットの向きは、デジット・ライン２１０の電流を一定の極性に保ちながらビット・ライン２０８の電流の極性を反転することにより切り替えられる。ＭＲＡＭセル２００のトグル・ビットにおいて、ビットの向きは、プログラム・ライン、即ちビット・ライン２０８及びデジット・ライン２１０からの電流パルスのシーケンスにより切り替えられる。一例示的実施形態において、ビット・ライン２０８は、任意の多数の類似のＭＲＡＭセル（例えば、１列のセル）に接続されて、共通書き込み電流をその接続されたセルのそれぞれに与える。同様に、デジット・ライン２１０は、任意の多数のＭＲＡＭセル（例えば、１行のセル）と関連付けられて、共通デジット電流をこれらのセルのそれぞれに与える。例示的マトリクス構成が、図１に概略的に示されている。

図２に示される例示的実施形態において、デジット・ライン２１０は、導電性デジット構成要素２１２と、軟磁性材料から形成された透磁性クラッディング材料（ｐｅｒｍｅａｂｌｅ ｃｌａｄｄｉｎｇ ｍａｔｅｒｉａｌ）２１４とを備える。この例では、クラッディング２１４は、導電性デジット構成要素２１２を部分的に取り囲む。詳細には、クラッディング２１４は、導電性デジット構成要素２１２の３つの側部の周りに形成され、それにより導電性デジット構成要素２１２の内向きの表面は、覆われていないままである。図２に示される好適な実施形態においては、ビット・ライン２０８は、導電性ビット構成要素２１６と、磁性材料から形成されたクラッディング２１８とを備える。この例では、クラッディング２１８は、導電性ビット構成要素２１６の３つの側部の周りに形成され、それにより導電性ビット構成要素２１６の内向きの表面は、覆われていないままである。クラッディング２１４／２１８は、ＭＴＪ１０２に向かう磁束を集束させて、ＭＲＡＭセル２００をプログラミングする効率を改善する。クラッディングはまた、隣接ビットへの書き込み擾乱を低減する。例示的実施形態において、磁気クラッディングは、ＭＲＡＭプロセスで用いられる、銅のような、導電性プログラム・ラインの製作に用いられる障壁層の一体部分である。

一例示的的実施形態において、導電性デジット構成要素２１２及び導電性ビット構成要素２１６は、銅のような導電性材料から形成され、そしてクラッディング２１４／２１８は、ＮｉＦｅ、ニッケル−鉄−コバルト合金、コバルト−鉄合金、パーマロイ、又は類似のもののような軟性の透磁性強磁性材料から形成される。一例示的実施形態において、クラッディング２１４／２１８は、ほぼ２５から２０００オングストローム厚の範囲内であり、典型的には約５０から３００オングストローム厚の範囲内である。クラッディング２１４／２１８の側壁は、僅かにより薄くしてもよい。導電性構成要素及びクラッディングが異なる材料から実現されるが、導電性デジット構成要素２１２及びクラッディング２１４は、１つの共通の金属層（例えば、金属第４層）に製作されると考えられ、そして導電性ビット構成要素２１６及びクラッディング２１８は、別の共通の金属層（例えば、金属第５層）に製作されると考えられる。

本発明の一例示的実施形態の断面図が、図３に示されている。図３において、集積回路３００は、基板３０１、ＭＲＡＭアーキテクチャ３１４、及びスマート電力構成要素（ｓｍａｒｔ ｐｏｗｅｒ ｃｏｍｐｏｎｅｎｔｓ）を含む。集積回路３００は、フロント・エンド製造プロセス及びバック・エンド製造プロセスを含む製造技術を用いて製造される。従って、集積回路３００は、フロント・エンド製造プロセスを用いて形成される構成要素又はフィーチャー（ｆｅａｔｕｒｅｓ）と、バック・エンド製造プロセスを用いて形成される構成要素又はフィーチャーとを含むことができる。フロント・エンド製造プロセス中に、様々な構成要素又はフィーチャーが、フロント・エンド層３０４に形成され、そしてバック・エンド製造プロセス中に、様々な構成要素又はフィーチャーが、バック・エンド層３０２に形成される。これらの層は、金属層、導電体層、誘電体層、及び他のタイプの層を含むことができ、そして多くの周知の製造プロセスのいずれかを用いて形成されることができる。フロント・エンド製造プロセスは時間的にバック・エンド製造プロセスの前に完了されるので、フロント・エンド層３０４は、基板３０１の上であるが、しかしバック・エンド層３０２より下に配置される。

ＭＲＡＭアーキテクチャ３１４は、フロント・エンド層３０４に形成されるＭＲＡＭ回路３１８を含む。スマート電力構成要素３０６は、電力回路３０８、アナログ電力制御回路３１０、及び論理制御回路３１２を備え、これら電力回路３０８、アナログ電力制御回路３１０及び論理制御回路３１２は、基板３０１上に形成され、そしてフロント・エンド製造プロセスを用いて製作される。本発明の一実施形態において、ＭＲＡＭ回路３１８及びスマート電力構成要素３０６は、フロント・エンド製造プロセス中に同時に製作されることができる。ＭＲＡＭ回路３１８は、ＭＲＡＭアーキテクチャ３１４の動作をサポートする任意の数の構成要素又はフィーチャーを含んでよい。こられの構成要素又はフィーチャーには、限定無しで、スイッチング・トランジスタ、入力／出力回路、デコーダ、比較器、センス増幅器又は類似のものが含まれる。

ＭＲＡＭセル３１６はまたＭＲＡＭアーキテクチャ３１４の一部であるが、このＭＲＡＭセル３１６及び受動素子３２０は、バック・エンド製造プロセスを用いてバック・エンド層３０２に形成される。本発明の一例示的実施形態において、ＭＲＡＭセル３１６を製作するために用いられる材料はまた、受動素子３２０の製作に有効であることができる。従って、受動素子３２０は、フロント・エンド製造プロセス中に同時に製作されることができる。

ＭＲＡＭアーキテクチャ３１４は、一般的に、図１及び図２と関係して上記で説明したように構成され得る。実際は、集積回路３００は、従来のＭＲＡＭ設計及びＭＲＡＭアーキテクチャ３１４のための技術を採用することができ、そしてそのような従来の特徴は、本明細書では詳細に説明しない。一般的に、図３に示されるように、ＭＲＡＭアーキテクチャ３１４は、フロント・エンド層３０４に形成されたＭＲＡＭ回路構成要素３１８と、バック・エンド層３０２に形成され且つＭＲＡＭ回路構成要素３１８に結合されたＭＲＡＭセル３１６とを含む。

本発明の一例示的実施形態において、電力回路構成要素３０８は、高電圧で動作して高電流を発生するよう構成されている１又はそれより多い高電力ＭＯＳＦＥＴデバイスを含む。代替実施形態は、電力回路構成要素３０８のための異なる電力発生デバイス及び技術を採用し得る。デジタル論理構成要素３１２は、ＣＭＯＳトランジスタ又はいずれの適切なデジタル論理装置を用いて実現し得る。デジタル論理構成要素３１２は、集積回路３００のスマート電力アーキテクチャをサポートするデジタル動作を実行するよう構成されている。アナログ電力制御回路３１０は、集積回路３００のスマート電力構成要素をサポートするよう構成されたアナログ回路構成要素を含む。アナログ電力制御回路構成要素３１０は、例えば、抵抗、キャパシタ、インダクタ、ＭＯＳＦＥＴ、バイポーラ・デバイス及び／又は他のアナログ回路構成要素を含み得る。

受動素子３２０は、増幅又は利得を与えない部品である。本発明の一実施形態において、受動素子３２０は、抵抗及びキャパシタであることができる。本発明においては、前述したように、受動素子３２０は、ＭＲＡＭセル３１６を製作するため用いられるプロセス・ステップ中に構成されることができる。従って、受動素子は、その受動素子の少なくとも一部がＭＲＡＭセル３１６の構成要素と同じ層に形成されるときＭＲＡＭセル３１６と一緒に形成される。受動素子３２０は、スマート電力構成要素３０６と共に用いることができる。

図４は、ＭＲＡＭ（図示せず）と一体化された抵抗及びスマート電力構成要素（図示せず）を含む集積回路４００の一例示的実施形態である。ＭＲＡＭセルの製作で用いられる材料の多くはまた、良好な抵抗品質を有する。例えば、ＭＴＪコア（本明細書では金属ＭＴＪ層又はＭＴＪ層と呼ばれる。）の底部電極は、抵抗を形成するため用いることができる。金属局部相互接続（Ｍｅｔａｌ Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ）（ＭＬＩ）層を製作するため用いられる材料、及びＭＴＪコアを形成するため用いられる材料は、抵抗として作用することができる。また、一連の抵抗が、１又はそれより多い層上に形成された抵抗素子を接続することにより形成される。

集積回路４００は、基板４０４、その基板４０４上に形成されたフロント・エンド層４０５、及びそのフロント・エンド層４０５上に形成されたバック・エンド層４０６を含む。バック・エンド層４０６は、第１のバック・エンド層４０７及び第２のバック・エンド層４０８を含む。破線４０９は、第１のバック・エンド層４０７と第２のバック・エンド層４０８との間の分割線を表す。フロント・エンド層４０５及びバック・エンド層４０６のサイズ、及び第１のバック・エンド層４０７と第２のバック・エンド層４０８とを分割する破線４０９は、単に例示的目的のために示されており、サイズは変えることができる。

第１のバック・エンド層４０７は、金属第１層４１２、金属第２層４１４及び金属第３層４１６を含むことができ、これらの層は、導電性バイア４１９を介して互いに接続されている。第１のバック・エンド層４０７はまた、様々な誘電体層（図示せず）を含み得る。スマート電力構成要素３０６（図４に図示せず）及びＭＲＡＭ回路構成要素３１８（図４に図示せず）は、フロント・エンド層４０５に形成され、そして一部の例示的実施形態においては、適宜に金属第１層４１２、金属第２層４１４及び金属第３層４１６を用いて第１のバック・エンド層４０７に形成される。

第２のバック・エンド層４０８は、この例示的実施形態においては、金属第４層４２２、ＭＭＴＪ層４２６、ＭＬＩ層４２８及び導電性バイア４３０を含むことができる。第２のバック・エンド層４０８はまた、様々な誘電体層を含むが、これれは、簡潔にするため、図４には示されていない。この例示的実施形態においては、ＭＲＡＭセル及び抵抗の両方は、一緒に製作されることができる。

本発明の一例示的実施形態において、抵抗４５０は、第２のバック・エンド層４０８に形成される。この例示的実施形態において、抵抗４５０は、抵抗素子４５２を含む。この例示的実施形態において、抵抗素子４５２は、ＭＬＩ層４２８に形成される。ＭＭＴＪ層４２６及びＭＴＪ層（図示せず）は、電気的接続を与えるため用いられており、抵抗として用いられてはいない。入力４６０及び出力４６２は、金属第４層４２２に形成される。前に記したように、ＭＲＡＭのデジット・ライン１０４はまた、金属第４層４２２に形成される。入力４６０及び出力４６２は、電力構成要素による使用のため基板に電気的に結合される。

一例示的実施形態において、抵抗素子４５２は、窒化タンタル（ＴａＮ）の薄い層から製作される。抵抗４５０は、論理回路の上に形成され、これは、レイアウト効率を改善する。

別の例示的実施形態においては、バック・エンド層の異なる層の材料は、直列の抵抗として作用する。図５は、基板５０４を有する集積回路５００を示し、その基板５０４の上にフロント・エンド層４０５が、形成される。バック・エンド層４０６は、フロント・エンド層４０５の上に形成され、そして第１のバック・エンド層４０７及び第２のバック・エンド層４０８を備える。想像線４０９は、第１のバック・エンド層４０７と第２のバック・エンド層４０８とを分割している。

第１のバック・エンド層４０７は、金属第１層５１０、金属第２層５１２及び金属第３層５１４を含むことができる。これら金属層は、導電性バイア５１６により相互に接続される。第１のバック・エンド層４０７はまた、様々な誘電体層（図示せず）を含み得る。スマート電力構成要素３０６及びＭＲＡＭ回路構成要素３１８（両方とも図示せず）は、フロント・エンド層４０５に形成されることができ、そして或る設計では、適宜に、金属第１層５１０、金属第２層５１２及び金属第３層５１４を用いて、第１のバック・エンド層４０７に形成されることができる。

第２のバック・エンド層４０８は、この例示的実施形態において、バイア５２８により相互に接続されている金属第４層５２０、ＭＭＴＪ層５２２、ＭＴＪ層５２４及びＭＬＩ層５２６を含むことができる。ＭＴＪ層５２４は、図５において単一の層として示されているが、しかし、図１及び図２に示され且つ前に説明したように、ＭＴＪ層５２４は、第１の強磁性層２０２、第２の強磁性層２０４、及びこれら２つの強磁性層の間にある絶縁層２０６を備える。

一例示的実施形態において、抵抗５３０は、直列に接続された幾つかの個別の抵抗素子から構成される。第１の抵抗素子５３２、第２の抵抗素子５３４及び第３の抵抗素子５３６は、ＭＭＴＪ層５２２に形成される。前に説明したように、ＭＭＴＪ層５２２は、ＭＲＡＭの底部電極が形成されることができる同じ層である。第４の抵抗素子５３８、第５の抵抗素子５４０、第６の抵抗素子５４２及び第７の抵抗素子５４６が、ＭＴＪ層５２４、即ち、ＭＴＪコア１０２が製作される同じ層に形成される。第８の抵抗素子５４８及び第９の抵抗素子５５０は、ＭＬＩ層５２６に形成される。

図５の例示的実施形態において、ＭＴＪ層５２４に形成された抵抗素子は、ＭＲＡＭセル２００のＭＴＪコア１０２と同じ材料から形成される。従って、ＭＴＪ層５２４に製作される抵抗は、第１の強磁性層２０２の磁化の方向が第２の強磁性層２０４の磁化の方向に対して平行か逆平行かに応じて２つの抵抗状態のうちの１つに設定されることができる。従って、第１の強磁性層２０２の磁化を切り替えることにより、ＭＴＪ層５２４に形成された抵抗の抵抗値は、２つの値の間で調整されることができる。従って、ＭＴＪ層５２４の抵抗素子は、調整可能である。

その上、ＭＴＪコア１０２の抵抗は、過剰な電圧が印加されたとき使用不能にされることができる。過剰な電圧は、絶縁層２０６を破断させ、それは、抵抗素子の短絡をもたらす。当業者は、例示的図を特定の抵抗の絶縁を可能にし、従ってヒューズとして可能な（ｆｕｓａｂｌｅ）抵抗のアレイを生成するよう適応させることができる。この方法を用いることにより、アレイを形成する抵抗の組み合わせは、或る範囲の抵抗値を与えるよう構成されることができる。

ＭＲＡＭデバイスと同じ集積回路上に製作される抵抗を設けることに加えて、キャパシタがまた、ＭＲＡＭ及びスマート電力構成要素と一体化されることができる。図６は、ＭＲＡＭデバイス（図示せず）と一緒に同じ集積回路６００上に形成されたキャパシタ６０２を示す。キャパシタは、電荷を蓄積し、そして典型的には、２つの導体間に介挿された誘電体材料又は絶縁体から成る。図６の集積回路６００においては、底部電極６１４が、ＭＬＩ層に形成される。一例示的実施形態において、底部電極６１４は、ＴａＮから作られる。誘電体層は、底部電極６１４の上に形成される。一実施形態において、誘電体層は、ＴＥＯＳ（二酸化珪素誘導テトラエチルオルトシリケート（tetraethylorthosilicate derived silicon dioxide）６０４の１０００オングストローム層、及びプラズマ増強窒化物（plasma enhanced nitride）（ＰＥＮ）６０６の６５０オングストローム層を備える。頂部電極６１２は、誘電体層６０４の上でＭＧＩ層に形成される。一実施形態において、頂部電極６１２は、銅から作られる。本発明においては、ＭＲＡＭのビット・ライン１０６は、頂部電極６１２と同じ層に製作されることができる。底部電極６１４は、第１のバイア６１０によりＭＴＪ層６１６に電気的に結合される。頂部電極６１２（ＭＧＩ）は、第２のバイア６１３により金属第４層６１８に電気的に結合される。

代替実施形態において、キャパシタ６０２は、頂部電極としてのＭＬＩ層（前には底部電極６１４）の材料と、底部電極としてのＭＴＪ層６１６の材料と、ＭＴＪ層６１６とＭＬＩ層６１４との間（そこにはバイア６１０が示されている。）の、ＴＥＯＳのような誘電体を用いて製作されることができる。更に別の実施形態において、キャパシタ６０２は、頂部電極としてのＭＴＪ層６１６の材料と、底部電極としての金属第４層６１８の材料と、誘電体層の、ＰＥＮ及びＴＥＯＳのような誘電体（そこにはバイア６１１が通常形成される。）と用いて製作されることができる。その上、上記のキャパシタの組み合わせのいずれか又はその全てが、一緒に用いられることができる。

先の説明において、抵抗及びキャパシタの構成要素が、特定のバック・エンド層に形成されるよう説明した。しかしながら、抵抗及びキャパシタの構成要素を製作するため用いられるバック・エンド層の正確な名前は、本発明の教示に重要ではない。本発明においては、抵抗及びキャパシタは、ＭＲＡＭセルと抵抗又はキャパシタのうちの少なくとも１つの構成要素とが少なくとも１つの共通の層を共用する限り、ＭＲＡＭセルと一緒に形成される。

要約すると、本発明の例示的実施形態に従って構成された回路、装置及び方法は、基板と、当該基板上に形成されたＭＲＡＭアーキテクチャとを備える集積回路装置に関連する。ＭＲＡＭアーキテクチャは、前記基板上に形成されたＭＲＡＭ回路と、当該ＭＲＡＭ回路に結合され且つその上に形成されたＭＲＡＭセルとを含む。更に、受動素子が、前記ＭＲＡＭセルと一緒に形成される。一実施形態において、前記受動素子は、抵抗である。別の実施形態において、前記受動素子は、キャパシタである。前記抵抗は、ＭＬＩ層、ＭＭＴＪ層又はＭＴＪ層に形成された抵抗素子であることができる。又は、複数の前記抵抗素子は、幾つかの順列のいずれかで組み合わせることができる。前記抵抗素子が前記ＭＴＪ層に製作される場合、前記抵抗素子は、第１の強磁性層、第２の強磁性層、及びこれら２つの強磁性層の間にある絶縁層を備える。前記抵抗素子の抵抗値は、前記第１の強磁性層の磁化が前記第２の強磁性層の磁化に対して逆平行であるとき高状態に設定され、そして第１の強磁性層の磁化が第２の強磁性層の磁化に対して平行であるとき低状態に設定されることができる。更に、前記抵抗素子が前記ＭＴＪ層に形成される場合、前記抵抗素子は、過剰な電圧を前記ＭＴＪ層の前記抵抗素子に印加することにより短絡されることができる。

一例示的実施形態において、前記キャパシタは、金属第６レベルに形成された頂部電極と、ＭＬＩレベルに形成された底部電極と、前記頂部電極と底部電極との間に形成された誘電体層とを備える。代替として、前記キャパシタは、ＭＬＩレベルに形成された頂部電極と、ＭＭＴＪ層に形成された底部電極と、前記頂部電極と底部電極との間に形成された誘電体層とを備える。

集積回路装置を形成する方法は、前記集積回路装置のフロント・エンド層上に少なくとも１つの電力構成要素を形成するステップと、前記集積回路装置の前記フロント・エンド層上にＭＲＡＭ回路を形成するステップと、前記集積回路装置のバック・エンド層上にＭＲＡＭセルを形成するステップと、前記ＭＲＡＭセルのフィーチャーと同時に見つけられるフィーチャーを有する受動デバイスを前記バック・エンド層上に形成するステップとを備える。バック・エンド層上に受動デバイスを形成する前記ステップが更に、その上に前記ＭＲＡＭセルのフィーチャーが製作されるバック・エンド層上に、少なくとも１つの抵抗素子を備える抵抗を形成するステップを備える。また、バック・エンド層上に受動デバイスを形成する前記ステップが更に、キャパシタを形成するステップを備え、前記キャパシタが、前記バック・エンド層上に形成された頂部電極と底部電極と、前記頂部電極と前記底部電極との間の誘電体とを備え、前記キャパシタが見つけられる前記バック・エンド層のうちの少なくとも１つのバック・エンド層が、前記ＭＲＡＭセルのフィーチャーと関連付けられている。抵抗がＭＴＪ層に形成される場合、前記抵抗素子は、第１の強磁性層と、第２の強磁性層と、これら２つの強磁性層の間にある絶縁層とを備える。前記抵抗素子の抵抗値は、前記第１の強磁性層の磁化が前記第２の強磁性層の磁化に対して逆平行であるとき高状態に設定され、前記第１の強磁性層の磁化が前記第２の強磁性層の磁化に対して平行であるとき低状態に設定されることが可能である。その上、前記抵抗が或る抵抗値を有する場合、前記抵抗が、複数の抵抗素子を備え、前記複数の抵抗素子の一部分が、ＭＴＪ層上に形成された抵抗素子を備え、前記複数の抵抗素子の前記一部分の少なくとも１つが、短絡されて、前記抵抗の抵抗値を変えることが可能である。

集積回路装置は、基板と、前記基板の上に形成された複数の第１のフロント・エンド層と、前記複数の第１のフロント・エンド層に形成されたＭＲＡＭ制御回路と、前記複数のフロント・エンド層に形成された１又はそれより多い電力構成要素と、前記フロント・エンド層の上に形成された複数のバック・エンド層とを備える。前記バック・エンド層は、前記複数のバック・エンド層に形成された磁気ランダム・アクセス・メモリ（「ＭＲＡＭ」）セルを含む。前記ＭＲＡＭセルは、前記ＭＲＡＭ制御回路に結合され、そして前記ＭＲＡＭセルが、少なくとも１つのデジット・ラインと、少なくとも１つのビット・ラインと、前記少なくとも１つのデジット・ラインと前記少なくとも１つのビット・ラインとの間に結合された磁気トンネル接合コアとを備える。更に、少なくとも１つの受動デバイスが、前記複数のバック・エンド層に形成され、そこにおいて前記受動デバイスの少なくとも一部分が、前記ＭＲＡＭセルの少なくとも一部分が製作されるとき製作される。前記受動デバイスが、１又はそれより多い抵抗及び／又はキャパシタである。

本明細書で説明された例示的実施形態は、本発明の範囲、適用又は構成をいずれの方法でも制限することを意図するものではない。むしろ、前述の詳細な説明は、当業者に、説明した実施形態を実行するための便利なロード・マップを与えるであろう。様々な変化が、添付の特許請求の範囲及びその法的均等物の範囲から逸脱することなしに構成要素の機能及び構成の点で行われることができることが理解されるべきである。

図１は、本発明の一例示的実施形態に従った単純化したＭＲＡＭアーキテクチャの略斜視図である。 図２は、本発明の一例示的実施形態に従って構成されたＭＲＡＭセルの略斜視図である。 図３は、本発明の一例示的実施形態に従って構成された集積回路デバイスの単純化した断面図である。 図４は、本発明の一例示的実施形態に従ったＭＲＡＭセルと同じ基板上に製作された抵抗の断面図である。 図５は、本発明の別の例示的実施形態に従ったＭＲＡＭセルと同じ基板上に製作された抵抗の断面図である。 図６は、本発明の別の例示的実施形態に従ったＭＲＡＭセルと同じ基板上に製作されたキャパシタの断面図である。

Claims (20)

1. 基板と、
   前記基板の上に形成された複数のフロント・エンド層と、
   前記複数のフロント・エンド層の上に形成された複数のバック・エンド層と、
   前記複数のバック・エンド層に形成されたＭＲＡＭセルと、
   前記複数のバック・エンド層のうちで前記ＭＲＡＭの少なくとも一部が形成されている１つのバック・エンド層に少なくとも部分的に形成された受動デバイスと
   を備える集積回路装置。
2. 前記基板の上に設けられた少なくとも１つの追加の回路構成要素を更に備え、
   前記少なくとも１つの追加の回路構成要素が、前記受動デバイスの下に形成される
   請求項１記載の集積回路装置。
3. 前記受動デバイスが抵抗である請求項１記載の集積回路装置。
4. 前記受動デバイスがキャパシタである請求項１記載の集積回路装置。
5. 前記抵抗が、金属局部相互接続層に形成された抵抗素子を備える請求項３記載の集積回路装置。
6. 前記抵抗が、磁気トンネル接合層の底部電極に形成された抵抗素子を備える請求項３記載の集積回路装置。
7. 前記抵抗が、磁気トンネル接合層に形成された抵抗素子を備える請求項３記載の集積回路装置。
8. 前記抵抗素子が、第１の強磁性層、第２の強磁性層、及びこれら２つの強磁性層間にある絶縁層を備え、
   前記抵抗素子の抵抗値は、前記第１の強磁性層の磁化が前記第２の強磁性層の磁化に対して逆平行であるとき高状態に設定され、前記第１の強磁性層の磁化が前記第２の強磁性層の磁化に対して平行であるとき低状態に設定される
   請求項７記載の集積回路装置。
9. 前記抵抗素子は、過剰な電圧を前記磁気トンネル接合層の前記抵抗素子に印加することにより短絡されることが可能である請求項７記載の集積回路装置。
10. 前記キャパシタが、ＭＧＩレベルに形成された頂部電極と、金属局部相互接続レベルに形成された底部電極と、前記頂部電極と前記底部電極との間に形成された誘電体層とを備える請求項４記載の集積回路装置。
11. 前記キャパシタは、金属局部相互接続レベルに形成された頂部電極と、磁気トンネル接合層の底部電極に形成された底部電極と、前記頂部電極と前記底部電極との間に形成された誘電体層とを備える請求項４記載の集積回路装置。
12. 前記キャパシタは、磁気トンネル接合層ＭＭＴＪレベルの底部電極に形成された頂部電極と、金属デジタル・ライン・レベルに形成された底部電極と、前記頂部電極と前記底部電極との間に結合された誘電体層とを備える請求項４記載の集積回路装置。
13. 集積回路装置を形成する方法であって、
    前記集積回路装置のフロント・エンド層上に少なくとも１つの電力構成要素を形成するステップと、
    前記集積回路装置の前記フロント・エンド層上にＭＲＡＭ回路を形成するステップと、
    前記集積回路装置のバック・エンド層上にＭＲＡＭセルを形成するステップと、
    前記ＭＲＡＭセルのフィーチャーが見つけられるバック・エンド層に形成されたフィーチャーを有する受動デバイスを前記バック・エンド層上に形成するステップと
    を備える方法。
14. バック・エンド層上に受動デバイスを形成する前記ステップが更に、その上に前記ＭＲＡＭセルのフィーチャーが製作されるバック・エンド層上に、少なくとも１つの抵抗素子を備える抵抗を形成するステップを備える請求項１３記載の方法。
15. バック・エンド層上に受動デバイスを形成する前記ステップが更に、キャパシタを形成するステップを備え、前記キャパシタが、前記バック・エンド層上に形成された頂部電極と底部電極と、前記頂部電極と前記底部電極との間の誘電体とを備え、前記キャパシタが見つけられる前記バック・エンド層のうちの少なくとも１つのバック・エンド層が、前記ＭＲＡＭセルのフィーチャーと関連付けられている請求項１３記載の方法。
16. 抵抗を形成する前記ステップが更に、磁気トンネル接合層上に形成された抵抗素子を備える抵抗を形成するステップを備え、
    前記抵抗素子が、第１の強磁性層と、第２の強磁性層と、これら２つの強磁性層の間にある絶縁層とを備え、
    前記抵抗素子の抵抗値は、前記第１の強磁性層の磁化が前記第２の強磁性層の磁化に対して逆平行であるとき高状態に設定され、前記第１の強磁性層の磁化が前記第２の強磁性層の磁化に対して平行であるとき低状態に設定されることが可能である
    請求項１４記載の方法。
17. 抵抗を形成する前記ステップが更に、或る抵抗値を有する抵抗を形成するステップを備え、前記抵抗が、複数の抵抗素子を備え、前記複数の抵抗素子の一部分が、磁気トンネル接合層上に形成された抵抗素子を備え、前記複数の抵抗素子の前記一部分の少なくとも１つが、短絡されて、前記抵抗の抵抗値を変えることが可能である
    請求項１４記載の方法。
18. 集積回路装置であって、
    基板と、
    前記基板の上に形成された複数の第１のフロント・エンド層と、
    前記複数の第１のフロント・エンド層に少なくとも部分的に形成されたＭＲＡＭ制御回路と、
    前記複数のフロント・エンド層に形成された１又はそれより多い電力構成要素と、
    前記フロント・エンド層の上に形成された複数のバック・エンド層と、
    前記複数のバック・エンド層に形成された磁気ランダム・アクセス・メモリ（「ＭＲＡＭ」）セルとを備え、
    前記ＭＲＡＭセルは、前記ＭＲＡＭ制御回路に結合され、
    前記ＭＲＡＭセルが、
    少なくとも１つのデジット・ラインと、
    少なくとも１つのビット・ラインと、
    前記少なくとも１つのデジット・ラインと前記少なくとも１つのビット・ラインとの間に結合された磁気トンネル接合コアとを備え、
    前記集積回路装置が更に、複数のバック・エンド層に形成された少なくとも１つの受動デバイスを備え、
    前記受動デバイスの少なくとも一部分が、前記ＭＲＡＭセルの少なくとも一部分が製作されるとき製作される、集積回路装置。
19. 前記受動デバイスが抵抗である請求項１８記載の集積回路装置。
20. 前記受動デバイスがキャパシタである請求項１８記載の集積回路装置。

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