JP2003016776A - メモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、データの書き込み時にビット・ラ
インに流す電流値の低減を図ったメモリセル、記憶回路
ブロック及びデータの書き込み方法を提供することにあ
る。更に、データの読み出し時にスイッチング素子など
の寄生抵抗を低減させるメモリセル、記憶回路ブロック
及びデータの読み出し方法を提供することにある。 【解決手段】 本発明のＭＲＡＭ１０は、メモリセル１
２において第１の配線構造１８を隣り合うメモリセル１
２間で接続する第２のスイッチング素子と、第２の配線
構造体２０と、を含むように構成した。また、第２の配
線構造体２０とアースの間に第３のスイッチング素子を
設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの書き込み
時にビット・ラインに流す電流値の低減を図り、書き込
み回路の設計の自由度を増大させるメモリセル、記憶回
路ブロック及びデータの書き込み方法に関する。更に本
発明は、データの読み出し時にスイッチング素子などの
寄生抵抗を低減させるメモリセル、記憶回路ブロック及
びデータの読み出し方法に関する。

【０００２】

【従来の技術】１ＫビットのＭＲＡＭ（Magnetic Rando
m Access Memory）チップと５１２ビットのＭＲＡＭチ
ップに用いられ、今後も使用されると目される典型的な
１Ｔ（Transistor）１ＭＴＪ（Magnetic Tunnel Juncti
on）型のメモリセル６２を図５に示す。図中のＭＴＪ素
子４０は、少なくとも３層の薄いフィルム（磁化の向き
が固定された固定磁性層３８、トンネル電流を流すトン
ネルバリアー３６、磁界の向きによって磁化の向きを変
える自由強磁性層３４の３層がこの順で重ね合わさって
おり、固定磁性層３８と自由強磁性層３４は逆の配置で
も良い）から成るデータ不揮発性の記憶素子である。

【０００３】ＭＴＪ素子４０に電気的に接続されたビッ
ト・ライン１６は、データの書き込み動作及び読み出し
動作用として使用される。ＭＸ，Ｖ２，Ｍ２，Ｖ１，Ｍ
１，ＣＡより成る第１の配線構造体１８を介して、ＭＴ
Ｊ素子４０の一方の磁性層（図５においては固定磁性層
３８）とＭＯＳＦＥＴ２４の拡散領域ｎが、電気的に接
続されている。Ｍ１，Ｍ２，Ｍ３，ＭＸは金属線層を示
している。ＣＡ，Ｖ１及びＶ２は、絶縁層に穴（ビア・
ホール）を開け、この穴に導電体を埋め込んだものであ
る。

【０００４】メモリセル６２は図６に示すようにマトリ
ックス状に配置された書き込みワード・ライン１４とビ
ット・ライン１６の交叉部に配置して、メモリセルアレ
イ６１を構成することができる。図６に明示されている
ビット・ライン１６、メモリセル６２、書き込み回路６
４は、同一カラムアドレスの異なるデータビット（デー
タ入出力線）に対応するものであり、従って、これらの
ビット・ライン１６には書き込み時に同時に電流が流れ
る。記憶回路ブロック６０は、通常、他のカラムアドレ
スに属するメモリセル６２、ビット・ライン１６なども
含むが、書き込み対象でないカラムアドレスのビット・
ライン１６には電流は流れない。なお、記憶回路ブロッ
ク６０は、読み出し動作時に使われるビットスイッチな
ども含むが、図６には示されていない。読み出し時に
は、通常、書き込み回路６４は、ビット・ライン１６と
は電気的に切り離されるように制御される。

【０００５】データの読み出し動作時に、ＭＯＳＦＥＴ
２４のゲートである読み出しワード・ライン２８に電圧
が印加され、ＭＯＳＦＥＴ２４がオンになる。ＭＯＳＦ
ＥＴ２４がオンになると、ビット・ライン１６からアー
スまでの電流経路がＭＴＪ素子４０を介して形成され
る。ＭＴＪ素子４０の抵抗は、固定磁性層３８の磁化の
向きに対する自由強磁性層３２の磁化の向きによって異
なる。ＭＴＪ素子４０の抵抗値によってＭＴＪ素子４０
を流れる電流の値が異なり、この電流あるいはそれを変
換した電圧がＭＴＪ素子４０に記憶されたデータとして
読み出される。

【０００６】データの書き込み動作では、電流は書き込
みワード・ライン１４とビット・ライン１６に流れる。
書き込みワード・ライン１４とビット・ライン１６とに
流れる電流（図６中I_WL及びI）によって、それぞれ磁界
が生じる。この２つの磁界は合成され、合成された磁界
によって自由強磁性層３４の磁化の向きを決めることが
できる。このように、書き込み電流が流された書き込み
ワード・ライン１４とビット・ライン１６の交叉部にあ
るメモリセル６２が、書き込み動作で選択され、自由強
磁性層３４の磁化の向きが決定される。図６に示すよう
に自由強磁性層３４の磁化の向きは、ビット・ライン１
６に流れる書き込み電流Ｉの向きによって異なってい
る。図中の矢印は自由強磁性層３４と固定磁気層３８の
磁化の向きを示している。自由強磁性層３４と固定磁気
層３８の磁化の向きが同一であれば、データは「０」で
あり、反対向きであれば「１」である。２次元の選択が
必要ない場合には、書き込みワード・ライン１４は必要
ない。

【０００７】しかし、書き込みのための磁界を発生する
のに大きな電流を流しており、ＭＲＡＭの大きな問題と
なっている。例えば上述の１ＫｂｉｔのＭＲＡＭは、１
０ナノ秒のサイクルタイムと２．５Ｖの電源電圧で書き
込み動作した場合、約４０ｍＷを消費する。言い換えれ
ば、主に書き込みワード・ライン１４とビット・ライン
１６のために平均１６ｍＡの電流が消費されることにな
る。

【０００８】これに対し上記のＭＲＡＭが、上記の書き
込み動作と同じ電圧条件とサイクルタイムで読み出し動
作を行った場合、わずか５ｍＷしか必要としない。書き
込み電流の実際の持続期間は２．５ナノ秒程度である。
従って、書き込みワード・ライン１４及びビット・ライ
ン１６に方形パルス状の電流を流したと仮定した場合、
実際の書き込み電流は約６４ｍＡである。

【０００９】読み出し動作では、ＭＴＪ素子４０の抵抗
の違いが読み出し信号を生み出している。ＭＯＳＦＥＴ
２４はＭＴＪ素子４０と直列に接続されているので、Ｍ
ＯＳＦＥＴ２４の寄生抵抗が読み出し信号を減少させる
ことになる。ＭＯＳＦＥＴ２４がオン状態時のドレイン
・ソース間の抵抗は、キロΩの程度であり、ＭＴＪ素子
４０の抵抗と同程度である。実際には、ＭＴＪ素子４０
の抵抗は、寄生抵抗をある程度考慮して、大きめに設計
される。

【００１０】上述したように、ＭＲＡＭではデータをメ
モリセル６２に書き込むための電流は、自由強磁性層３
４の磁化を切り換えるための磁界を生成するためにかな
り大きいものである。従って、ピーク電流は非常に大き
くなり、ＭＲＡＭ内の回路を誤作動させる大きなノイズ
を発生させ得る。図６に示すようにＭＲＡＭに従来の書
き込み回路６４を使用した構造が使用される場合は、ワ
ード長がｎビットであれば、書き込み電流Ｉはｎ倍に増
大し、この大きな電流で生成されたノイズは、書き込み
動作時に誤動作を起こしやすく、ＭＲＡＭの書き込み動
作そのものが極めて困難になる可能性がある。

【００１１】また、上述したように、読み出し信号は、
メモリセル６２内の選択用ＭＯＳＦＥＴ２４と第１の配
線構造体１８及びＭＯＳＦＥＴ２４とアース間の配線の
寄生抵抗のために減少する。

【００１２】

【発明が解決しようとする課題】そこで本発明の目的
は、データの書き込み時にビット・ラインに流す電流値
の低減を図り、書き込み回路の設計の自由度を増すこと
を狙ったメモリセル、記憶回路ブロック及びデータの書
き込み方法を提供することにある。更に本発明の目的
は、データの読み出し時にスイッチング素子などの寄生
抵抗を低減させるメモリセル、記憶回路ブロック及びデ
ータの読み出し方法を提供することにある。

【００１３】

【課題を解決するための手段】本発明のメモリセルの要
旨は、第１のビット・ラインと、該第１のビット・ライ
ンに接続され、少なくとも該第１のビット・ラインに流
れる電流によって生成される磁界の向きに応じて磁化の
向きが決定される強磁性体の層を含む記憶素子と、第１
のスイッチング素子と、該第１のビット・ラインとで該
記憶素子を挟み、該記憶素子と該第１のスイッチング素
子とを接続する第１の配線構造体と、を含むメモリセル
であって、前記第１の配線構造体に接続された第２の配
線構造体と、メモリセルの外部回路とメモリセルとを接
続するための第２のスイッチング素子と、を含む。第１
の配線構造体と第２の配線構造体は、第２のスイッチン
グ素子がオンのとき、第２のビット・ラインとして働
く。外部回路は、他のメモリセルや書き込み電流を流す
書き込み回路を含む。

【００１４】他のメモリセルの要旨は、第１のビット・
ラインと、少なくとも該第１のビット・ラインに流れる
電流によって生成される磁界の向きに応じて磁化の向き
が決定される強磁性体の層を含み、該強磁性体の層の磁
化の向きによって電気抵抗が変化する記憶素子と、第１
のスイッチング素子と、該ビット・ラインとで該記憶素
子を挟み、該記憶素子と該第１のスイッチング素子を接
続する第１の配線構造体と、を含むメモリセルであっ
て、前記第１の配線構造体に接続された第２の配線構造
体と、前記第１のスイッチング素子と並列になるように
前記第２の配線構造体に接続された第３のスイッチング
素子と、を含む。

【００１５】本発明の記憶回路ブロックの要旨は、複数
の上記メモリセルを含む記憶回路ブロックであって、複
数のワード・ラインと複数の第１のビット・ラインとが
マトリックス状に配置され、その交叉部に上記のメモリ
セルが配置される。特別な場合として、ワード・ライン
または第１のビット・ラインが１本の場合を含む。即ち
記憶回路ブロックは、１列に並んだメモリセルのワード
・ライン同士または第１のビット・ライン同士を接続
し、メモリセルを１次元配列にした場合と、ワード・ラ
インと第１のビット・ラインがマトリックス状になっ
て、その交叉部にメモリセルを配置し、メモリセルを２
次元配列にした場合がある。

【００１６】上記のメモリセルが１個の場合、及び第１
のビット・ラインが１本の場合の記憶回路ブロックは、
第１のビット・ラインまたは第２のビット・ラインに書
き込み電流を流す書き込み回路と、書き込み回路に接続
され、第１のビット・ラインまたは第２のビット・ライ
ンを選択するスイッチと、を含む。

【００１７】メモリセルが２次元に配列された場合の記
憶回路ブロックは、同一カラムアドレスに属し異なるデ
ータビットに対応するビット・ライン（第１のビット・
ラインと第２のビット・ライン）について、それぞれ選
択されたメモリセルに書き込むデータに応じて、第１の
ビット・ラインまたは第２のビット・ラインを選択し、
選択された第１のビット・ライン同士、第２のビット・
ライン同士、または第１のビット・ラインと第２のビッ
ト・ラインを直列に接続する第１のスイッチと、ビット
・ラインに電流を流す書き込み回路と、上記書き込み回
路を直列接続されたビット・ラインの一端に接続する第
２のスイッチと、上記書き込み回路に対応する回路と、
その回路を直列接続されたビット・ラインの他端に接続
する第３のスイッチと、を含む。

【００１８】本発明のデータの書き込み方法の要旨は、
上記のメモリセルを含んだ記憶回路ブロックのデータの
書き込み方法であって、記憶するデータに従って、第１
のビット・ラインまたは第２のビット・ラインを選択す
るステップと、選択された第１のビット・ラインまたは
第２のビット・ラインに書き込み電流を流すステップ
と、を含むことにある。更に、ビット・ラインの書き込
み電流の向きを決めるステップを含めても良い。ただ
し、使用するビット・ライン（第１のビット・ラインま
たは第２のビット・ライン）とビット・ラインの書き込
み電流の向きは一方を決めれば、他方は、書き込むべき
データによって自動的に決まる。ここで、第２のビット
・ラインが選択された場合は、メモリセル内の第２のス
イッチング素子はオンにする。

【００１９】また、他の本発明のデータの書き込み方法
の要旨は、複数のメモリセルを含んだ記憶回路ブロック
におけるデータの書き込み方法において、データを書き
込むべきメモリセルを選択するステップと、選択された
メモリセルに記憶させるデータにしたがって、第２のス
イッチを介して書き込み回路に接続される第１のビット
・ラインまたは第２のビット・ラインを選択するステッ
プと、選択されたメモリセルに記憶させるデータにした
がって、書き込み電流を流す第１のビット・ラインまた
は第２のビット・ラインを第１のスイッチによって選択
するステップと、書き込み回路に対応する回路に接続さ
れる第１のビット・ラインまたは第２のビット・ライン
を第３のスイッチによって選択するステップと、直列接
続された第１のビット・ラインまたは第２のビット・ラ
インに書き込み回路から書き込み電流を流すステップ
と、を含む。更に、ビット・ラインの書き込み電流の向
きを決めるステップを含めても良い。ただし、使用する
ビット・ライン（第１のビット・ラインまたは第２のビ
ット・ライン）とビット・ラインの書き込み電流の向き
は一方を決めれば、他方は、書き込むべきデータによっ
て自動的に決まる。ここで、第２のビット・ラインが選
択された場合は、メモリセル内の第２のスイッチング素
子はオンにする。

【００２０】更に、他のデータの書き込み方法の要旨
は、複数のメモリセルを含んだ記憶回路ブロックにおけ
るデータの書き込み方法において、データを書き込むべ
きメモリセルを選択するステップと、選択されたメモリ
セルに記憶させるデータにしたがって、書き込み電流を
流す第１のビット・ラインまたは第２のビット・ライン
を選択するステップと、選択するステップによって選択
された第１のビット・ラインまたは第２のビット・ライ
ンに書き込み回路から書き込み電流を流すステップと、
を含む。更に、ビット・ラインの書き込み電流の向きを
決めるステップを含めても良い。ただし、使用するビッ
ト・ライン（第１のビット・ラインまたは第２のビット
・ライン）とビット・ラインの書き込み電流の向きは一
方を決めれば、他方は、書き込むべきデータによって自
動的に決まる。ここで、第２のビット・ラインが選択さ
れた場合は、メモリセル内の第２のスイッチング素子は
オンにする。

【００２１】データの読み出し方法の要旨は、上述した
メモリセル内に第３のスイッチング素子を設けたメモリ
セルを用いたデータの読み出し方法であって、第１のス
イッチング素子と第３のスイッチング素子を同時にオン
にするステップと、第１のビット・ラインに読み出し電
流を流して記憶素子に記憶されているデータの信号を読
み出すステップと、を含む。

【００２２】他のデータの読み出し方法の要旨は、複数
のワード・ラインと複数の第１のビット・ラインとがマ
トリックス状に配置され、その交叉部に上記の第３のス
イッチング素子を含んだメモリセルを有する記憶回路ブ
ロックにおけるデータの読み出し方法において、データ
の読み出しを行うメモリセルを選択するステップと、選
択された前記メモリセルの前記第１のスイッチング素子
と第３のスイッチング素子のそれぞれを同時にオンにす
るステップと、選択された前記メモリセルの前記第１の
ビット・ラインに読み出し電流を流して該記憶素子に記
憶されたデータを読み出すステップと、を含む。

【００２３】

【発明の実施の形態】本発明のメモリセル、記憶回路ブ
ロック、データの書き込み方法及びデータの読み出し方
法の実施の形態について図面を基に説明する。

【００２４】図１に示すように、メモリセル１２は、第
１のビット・ライン１６と、第１のビット・ライン１６
に接続され、少なくとも第１のビット・ライン１６に流
れる電流によって生成される磁界の向きに応じて磁化の
向きが決定される強磁性体の層を含む記憶素子４０と、
第１のスイッチング素子２４と、第１のビット・ライン
１６とで記憶素子４０を挟む第１の配線構造体１８を含
む。第１の配線構造体１８は、第１のスイッチング素子
２４の一端に接続されている。

【００２５】また、記憶素子４０は、ここではＭＴＪ素
子４０を使用している。ＭＴＪ素子４０は、磁化の向き
が固定された強磁性体の層である固定磁性層３８、トン
ネル電流を流す絶縁体の層であるトンネルバリアー３
６、磁界の向きによって磁化の向きが変化する強磁性体
の層である自由強磁性層３４よりなる。固定磁性層３８
と自由強磁性層３４とは互いに逆の配置にしても良い。

【００２６】本発明のメモリセル１２は、図１に示すよ
うに、ＭＴＪ素子４０と第１のスイッチング素子２４を
接続するための第１の配線構造体１８を構成するＭＸ層
の金属線を延長し、その延長部分である第２の配線構造
体２０を設けている。言い換えると、第１の配線構造体
１８とＭＴＪ素子４０との接合部付近において、第１の
配線構造体１８に第２の配線構造体２０を接続してい
る。

【００２７】また、メモリセル１２は、メモリセル１２
と外部回路とを接続する第２のスイッチング素子２６を
設けている。外部回路が他のメモリセル１２の場合、第
２のスイッチング素子は、隣り合うメモリセル１２の第
１の配線構造体１８同士、第２の配線構造体同士または
第１の配線構造体１８と第２の配線構造体２０を接続す
るために機能する。

【００２８】本発明の実施形態では、第１のスイッチン
グ素子２４及び第２のスイッチング素子２６はＭＯＳＦ
ＥＴを使用している。ＭＯＳＦＥＴ以外のスイッチング
素子を使用することも可能である。第１の配線構造体１
８及び第２の配線構造体２０は、金属線層Ｍ１，Ｍ２，
Ｍ３，ＭＸと、それを接続するＣＡ，Ｖ１，Ｖ２とで構
成される。ＣＡ，Ｖ１及びＶ２は、絶縁層に穴を開け、
この穴に導電体を埋め込んだものである。第１の配線構
造体１８は第１のスイッチング素子２４のドレイン領域
に接続される。以上よりメモリセル１２は複数の層が積
層された構造である。

【００２９】また、第３の配線構造体２２の両端は、そ
れぞれ第１のスイッチング素子２４の他端（ＭＯＳＦＥ
Ｔを使用した場合、ソース領域）とアースに接続され
る。

【００３０】１つのメモリセル１２内では、第１のスイ
ッチング素子２４と第２のスイッチング素子２６は絶縁
領域３２によって区切られている。第１および第２のス
イッチング素子２４，２６がＭＯＳＦＥＴの場合、図中
ＰＣはＭＯＳＦＥＴのゲートである。第１のスイッチン
グ素子２４のゲートは、読み出しワード・ライン２８で
ある。

【００３１】第１のビット・ライン１６は、金属線層Ｍ
３で構成される。図１の第１の配線構造体１８、第２の
配線構造体２０及び第２のＭＯＳＦＥＴ２６で構成され
る電気経路を第２のビット・ラインとする。第１のビッ
ト・ライン１６はＭＴＪ素子４０の自由強磁性層３４に
接続されている。第２のビット・ラインはＭＴＪ素子４
０の固定磁性層３８に接続されている。なお、固定磁性
層３８に第１のビット・ライン１６が接続され、自由強
磁性層３４に第２のビット・ライン４４が接続されても
良い。

【００３２】書き込み電流がＭＸ層の金属線（第２のビ
ット・ライン）に流れて生成される磁界は、第１のビッ
ト・ライン１６に流れる書き込み電流によって生成され
る磁界と同じくらいの磁界の強さである。第１のビット
・ライン１６と第２のビット・ラインに流れる書き込み
電流の向きが同じ場合、それぞれの書き込み電流によっ
て、ＭＴＪ素子４０の位置に生成される磁界の向きは逆
向きになる。従って、選択されたメモリセル１２に書き
込まれるデータに基づいて、第１のビット・ライン１８
または第２のビット・ラインの内の１本を選択的に使用
できる。即ち、第１のビット・ライン１６と第２のビッ
ト・ラインを選択することによって、書き込み電流の向
きを変えられるので、メモリセルアレイ１１や周辺回路
の設計の自由度が増す。

【００３３】メモリセル１２を用いて記憶回路ブロック
を構成することができる。記憶回路ブロックの構成は、
第１のビット・ライン１６または第２のビット・ライン
に書き込み電流を流す書き込み回路と、この書き込み回
路に接続され、第１のビット・ライン１６または第２の
ビット・ラインを選択するスイッチと、を含んで構成す
る。

【００３４】１個のメモリセル１２を含んだ記憶回路ブ
ロックのデータの書き込み法について説明する。メモリ
セル１２に書き込むデータの値に従って、書き込み電流
を流す第１のビット・ライン１６または第２のビット・
ラインを選択する。書き込みワード・ライン１４と選択
されたビット・ラインに書き込み電流を流すことによっ
て、それぞれに磁界が生じる。それぞれに生じた磁界が
合成され、合成された磁界の向きによってＭＴＪ素子４
０の自由強磁性層３４の磁化の向きが変えられる。この
ことによって、データの書き込みが終了する。

【００３５】上記のビット・ラインの選択で第２のビッ
ト・ラインが選択された場合、第２のスイッチング素子
２６をオンにする。また、ビット・ラインに流す書き込
み電流の向きを決めた後、それに応じて適切なビット・
ラインを選択することも可能である。

【００３６】複数のメモリセル１２を含んだ記憶回路ブ
ロックを構成することも可能である。図２に示すように
本発明の記憶回路ブロック１０のメモリアレイ１１は、
複数のワード・ライン（書き込みワード・ライン１４と
読み出しワード・ライン２８）と複数のビット・ライン
（第１のビット・ライン１６と第２のビット・ライン４
４）とがマトリックス状に構成されている。その交叉部
にメモリセル１２が配置されている。言い換えると、同
じカラム・アドレスに属するメモリセル１２が第１のビ
ット・ライン１６で接続され、且つ第２のスイッチング
素子２６を介して接続されている。同じロウ・アドレス
に属するメモリセル１２は、ワード・ラインによって接
続されている。図中の矢印は、ＭＴＪ素子４０の自由強
磁性層３４と固定磁性層３６の磁化の向きを示してい
る。特別な場合として、ワード・ラインまたはビット・
ラインが１本の場合でも良い。図２においては、同一カ
ラムアドレスに属するビット・ラインとメモリセル１２
のみ明示しているが、記憶回路ブロック１０は、他のカ
ラムアドレスに属するメモリセル１２やビット・ライン
１６を含んでも良い。

【００３７】同一カラムアドレスに属する第１のビット
・ライン１６同士、第２のビット・ライン４４同士、ま
たは第１のビット・ライン１６と第２のビット・ライン
４４は、第１のスイッチ４２ｂ，４２ｃ，４２ｄによっ
て互いに連続して直列接続される。直列接続された第１
のビット・ライン１６と第２のビット・ライン４４によ
って電流経路が形成されている。第２のビット・ライン
４４が選択された場合は、メモリセル内の第２のスイッ
チング素子はオンとなるように制御するが、ライトサイ
クルでは選択または非選択にかかわらず、メモリセル内
の第２のスイッチング素子はオンにしても良い。ここ
で、第１のスイッチによって、互いに接続されるビット
・ラインは、通常、同じカラムアドレスの異なるデータ
ビット（データ入出力線）に対応するものである。

【００３８】更に、上記で形成された電流経路は、一端
が第２のスイッチ４２ａを介して書き込み回路４６に接
続される。また、電流経路の他端は、第３のスイッチ４
２ｅを介してアースなどの、書き込み回路４６と対応し
て動作する回路に接続される。

【００３９】以上より、ｎビットのデータを書き込むた
めに、選択されたビット・ライン（第１のビット・ライ
ン１６または第２のビット・ライン４４）が接続され、
書き込み回路４６からアースまで１本の電流経路が形成
される。即ち、選択されたビット・ラインは、スイッチ
４２ｂ，４２ｃ，４２ｄによって電気的に直列に接続さ
れる。スイッチ４２ａ，４２ｂ，４２ｃ，４２ｄ，４２
ｅは、選択されたメモリセル１２に書き込まれるデータ
に基づいて制御される。選択されなかった未使用のビッ
ト・ラインはオープンのままである。

【００４０】第１のスイッチ４２ｂ，４２ｃ，４２ｄ、
第２のスイッチ４２ａ及び第３のスイッチ４２ｅは、Ｍ
ＯＳＦＥＴで構成できる。

【００４１】記憶回路ブロック１０は、ＭＲＡＭ（Magn
etic Random Access Memory）マクロ、ＭＲＡＭチップ
及びロジックＬＳＩチップに使用可能である。

【００４２】本発明の記憶回路ブロック１０を用いたデ
ータの書き込み方法について説明する。データの書き込
みを行うメモリセル１２を選択する。書き込み動作の際
には、第１のビット・ライン１６または第２のビット・
ライン４４の内の１本が、スイッチ４２ａ，４２ｂ，４
２ｃ，４２ｄ，４２ｅによって選択される。この選択
は、メモリセル１２に書き込まれるデータ値（「１」ま
たは「０」）に従って選択が行われ、データ値に合った
磁界の向きを生成する書き込み電流を通過させる。な
お、メモリセル１２の選択を行う際、書き込みワード・
ライン１４の選択も行われ、選択されたビット・ライン
に書き込み電流が流れると同時に、書き込みワード・ラ
イン１４にも書き込み電流が流れる。選択されたビット
・ラインと書き込みワード・ライン１４に流れる電流に
よって生成される合成磁界によって、メモリセル１２に
データが書き込まれる。

【００４３】ビット・ラインを選択したときに第２のビ
ット・ラインが選択された場合、当然、第２のスイッチ
ング素子２６をオンにする。また、書き込み電流の向き
を予め選択して、それに応じて適切なビット・ラインを
選ぶことも可能である。

【００４４】図２においては、中段の書き込みワード・
ライン１４にI_WLの書き込み電流が流され、このワード
・ライン１４に付随するメモリセル１２が選択され、更
に各スイッチ４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅ
によってビット・ラインが選択されている。選択された
ビット・ライン（第１のビット・ライン１６または第２
のビット・ライン４４）とそのビット・ラインを流れる
書き込み電流の向きによって、図２に示すように書き込
まれるデータが異なっている。図２において、ビット・
ラインに流れる書き込み電流が上方から下方に流れる場
合、第１のビット・ライン１６に書き込み電流が流れる
と「１」がメモリセル１２に書き込まれ、第２のビット
・ライン４４に書き込み電流が流れると「０」がメモリ
セル１２に書き込まれる。なお、第２のビット・ライン
４４に書き込み電流を流す場合、第２のスイッチング素
子２６をオンにする。書き込み電流が下方から上方に流
れる場合、第１のビット・ライン１６にライト電流が流
れると「０」がメモリセル１２に書き込まれ、第２のビ
ット・ライン４４に書き込み電流が流れると「１」がメ
モリセル１２に書き込まれる。

【００４５】以上のように書き込み電流Ｉが流れるビッ
ト・ラインによってＭＴＪ素子４０に書き込まれるデー
タが異なるのは、ＭＴＪ素子４０に対する第１のビット
・ライン１６及び第２のビット・ライン４４の位置が、
ＭＴＪ素子４０に対して正反対の位置にあり、ＭＴＪ素
子４０に対して磁界の向きが、全く正反対になるからで
ある。

【００４６】図６に示した従来の記憶回路ブロック６０
では各ビット・ライン１６に電流が流れるため、書き込
むデータ長がｎビットであれば、全書き込み電流はｎ×
Ｉであるが、本発明のＭＲＡＭ１０では第１のビット・
ライン１６または第２のビット・ライン４４を選択し
て、選択されたビット・ラインが１本に接続されるた
め、書き込み電流は、従来の１／ｎにあたるＩに減少す
る。書き込み電流はパルス電流であるので、ノイズ・レ
ベルも第１近似で１／ｎに減少する。

【００４７】読み出し動作の際には、選択されたメモリ
セル１２の第１のスイッチング素子２４をオンにするこ
とによって、第１の配線構造体１８が第１のスイッチン
グ素子２４を介してアースに接続される。このとき第２
のスイッチング素子２６はオフにし、隣接するメモリセ
ル１２の第１の配線構造体１８同士、第２の配線構造体
２０同士、または第１の配線構造体１８と第２の配線構
造体２０は接続されない。また、従来と同様、各ビット
・ラインがビットスイッチを介してセンスアンプなどの
読み出し回路に接続される。このとき、ビット・ライン
同士や書き込み回路をつなぐスイッチ４２ａ，４２ｂ，
４２ｃ，４２ｄ，４２ｅは開放状態である。第１のスイ
ッチング素子２４をオンにした状態で、第１のビット・
ライン１８に電流を流してＭＴＪ素子４０に流れる電流
か端子電圧を検出し、これからＭＴＪ素子４０に記憶さ
れたデータが「０」であるか「１」であるか判定する。
これは、ＭＴＪ素子４０の自由強磁性層３４と固定磁性
層３８との磁化の相対的向きによって、ＭＴＪ素子４０
の抵抗値が異なる性質を利用している。

【００４８】本発明の記憶回路ブロック１０は、複数ビ
ットのビット・ライン（第１のビット・ライン１６また
は第２のビット・ライン４４）を１本に接続し、データ
を書き込むことができる。従来の記憶回路ブロック６０
のデータの書き込み方法と比較して、１本の書き込みワ
ード・ライン１４にデータワード内のｎビットを付属さ
せた場合、書き込み電流は１／ｎに減少する。書き込み
電流はパルス電流である。パルス電流は、電流の変化
（ｄＩ／ｄｔ）が大きく、ノイズが発生しやすい。従っ
て、書き込み電流を減少することによって、ノイズ・レ
ベルも書き込み電流の減少にほぼ比例して減少する。

【００４９】書き込み電流が小さくなったことによっ
て、電源回路をより小さくシンプルにすることができ
る。これは、製品の小型及び薄型化に有効である。ま
た、メモリセル１２は必ずしも図２のように接続する必
要はなく、選択されるビット・ラインと書き込み電流の
向きを、設計者が選択することができるので、回路設計
に融通性がある。

【００５０】ＭＴＪ素子４０に保持されたデータを書き
換えるために追加された第２のビット・ライン４４に流
れる電流によって生成される磁界は、既存の第１のビッ
ト・ライン１６に流れる電流によって生成される磁界と
同じくらいの強さである。第１のビット・ライン１６ま
たは第２のビット・ライン４４に流れる電流の向きによ
って磁界の向きが決まり、ＭＴＪ素子４０に書き込むデ
ータが決定される。

【００５１】図１に示したメモリセル１２の構造は、図
３に示すように拡張することが容易である。図３でメモ
リセル５２中には、データ読み出し時に別の電流経路を
形成する機構として、図１のメモリセル１２の絶縁領域
３２部分の代わりに第３のスイッチング素子５４を設け
ている。第３のスイッチング素子５４は第１のスイッチ
ング素子２４と並列、且つ第２の配線構造体２０に接続
されている。この第３のスイッチング素子５４はＭＯＳ
ＦＥＴを使用することができる。この場合のＭＯＳＦＥ
Ｔのゲート５６は、読み出しワード・ライン２８と共通
の節点になっている。

【００５２】図４に示すように、第１のスイッチング素
子２４と第３のスイッチング素子５４は、それぞれのゲ
ート２８，５６が接続されることによって、読み出しワ
ード・ラインとして電気的に１本化された構成になって
いる。データの読み出し動作時に２つのスイッチング素
子２４，５４をオンにすることによって、メモリセル５
２内のスイッチング素子などによる寄生抵抗がほぼ半分
に減少する。詳しく述べると、第１の配線構造体１８や
第１のスイッチング素子２４からなる電流経路がＲの電
気抵抗を有し、第２の配線構造体２０や第３のスイッチ
ング素子５４からなる電流経路が同じＲの抵抗を有する
と仮定すると、図４に示すように並列になっているの
で、合計の抵抗はR/2に減少する。ＭＴＪ素子４０が同
じ抵抗Ｒを有し、各ＭＴＪ素子４０の抵抗の磁化の向き
による違いが△Ｒで表される場合、読み出し信号は△Ｒ
／（２Ｒ）から、２△Ｒ／（３Ｒ）に、約３３％増加
し、メモリセル５２からのデータ読み出しのノイズ耐性
が増大する。この信号の増加をセンスアンプの簡単化や
読み出しの高速化に利用することができる。

【００５３】１個のメモリセル５２を含んだ記憶回路ブ
ロックを構成することができる。その記憶回路ブロック
は、第１のビット・ライン１６または第２のビット・ラ
インに書き込み電流を流す書き込み回路と、書き込み回
路に接続されて、第１のビット・ライン１６または第２
のビット・ラインを選択するスイッチと、を含む。ま
た、第１のビット・ライン１６は、ビットスイッチを介
してセンスアンプなどの読み出し回路に接続されるよう
に構成される。

【００５４】メモリセル５２を含む記憶回路ブロックの
データの読み出し方法について説明する。第１のスイッ
チング素子２４と第３のスイッチング素子５４を同時に
オンにする。このことによって、第１のビット・ライン
１６からアースまでの電気経路が形成される。更に、第
１のビット・ライン１６に読み出し電流を流すことによ
って、読み出し回路でＭＴＪ素子４０に記憶されている
データの信号を読み出すことができる。

【００５５】メモリセル５２を含む記憶回路ブロックの
データの書き込み方法は、図１のメモリセル１２と同様
である。

【００５６】更に、メモリセル５２は、図２の記憶回路
ブロック１０のメモリセル１２と代えることができる。
図２と同様に、特別な場合として、ワード・ラインまた
はビット・ラインが１本の場合でも良い。また、第１の
ビット・ライン１６は、ビットスイッチを介してセンス
アンプなどの読み出し回路に接続されるように構成され
る。

【００５７】複数のメモリセル５２を含む記憶回路ブロ
ックのデータの読み出し方法について説明する。基本的
には、図２の記憶回路ブロック１０での読み出し動作と
同じであるが、異なるのは、データの読み出しをおこう
メモリセル５２を選択した後、そのメモリセル５２の第
１のスイッチング素子２４と同時に第３のスイッチング
素子５４をオンにする。図４に示すように第１のスイッ
チング素子２４と第３のスイッチング素子５４が並列に
接続されているため、ＭＴＪ素子４０からアースまでの
電流経路は２本形成され、２本の電流経路が並列になっ
ている。

【００５８】ＭＴＪ素子４０からアースまでの電流経路
は２本形成され、２本の電流経路が並列になったことに
よって、メモリセル５２内のスイッチング素子などによ
る寄生抵抗が半分に減少している。上記に示したよう
に、データ読み出しのノイズ耐性が増大し、この信号の
増加をセンスアンプの簡単化や読み出しの高速化に利用
することができる。

【００５９】また、メモリセル５２にデータを書き込む
操作は、第１のスイッチング素子２４と第３のスイッチ
ング素子５４をオフにすることによって、図２に示した
記憶回路ブロック１０と同じになり、図１に示したメモ
リセル１２を使用した場合と同様の動作が可能になって
いる。ＭＴＪ素子４０に比べてＭＯＳＦＥＴの占有面積
は小さいので、ＭＯＳＦＥＴ５４を追加することによる
面積の増加は小さい。

【００６０】メモリセル５２の第２のスイッチング素子
２６を絶縁領域にかえてリード時の寄生抵抗低下の効果
のみを得ることも可能である。

【００６１】上記に示したメモリセルの構造、記憶回路
ブロック、データの読み出し方法及び書き込み方法の概
念は、記憶素子にＧＭＲ（Giant Magnetoresistive）素
子を使用したＭＲＡＭのメモリセルを始めとする他のＭ
ＲＡＭに適用され得る。

【００６２】図１や図３で示したメモリセルは、図２の
ような２次元配列のメモリセルアレイとして使用するだ
けでなく、メモリセルを１次元に配列し、ロジックＬＳ
Ｉの１次元配列の記憶回路ブロック、例えば８ビットの
レジスタなどに使用することができる。

【００６３】図２に示すように第１のビット・ライン１
６または第２のビット・ライン４４をスイッチ４２ａ，
４２ｂ，４２ｃ，４２ｄ，４２ｅを介して接続して電流
経路を形成せずに、第１のビット・ライン１６と第２の
ビット・ライン４４の両端または一端に、第１のビット
・ライン１６または第２のビット・ライン４４を選択す
るスイッチを介して書き込み回路４６を設けることが可
能である。図１のメモリセル１２を図３のメモリセル５
２に置き換えた場合も同様である。一端に書き込み回路
を設けた場合、他端にそれと対応する回路を接続する。
最も簡単な場合は、アースに接続することになる。

【００６４】データの書き込み方法について説明する。
データを書き込むメモリセルを選択する。選択されたメ
モリセル１２，５２へ書き込むデータに従って、第１の
ビット・ライン１６または第２のビット・ライン４４を
選択する。選択されたビット・ラインに書き込み電流を
流すことによって、メモリセル１２，５２にデータを書
き込む。なお、メモリセル１２，５２を選択したことに
よって、書き込み電流を流す書き込みワード・ライン１
４も選択し、ビット・ラインに書き込み電流を流すと同
時に、書き込みワード・ライン１４にも書き込み電流を
流す。当然、第２のビット・ライン４４が選択された場
合、第２のスイッチング素子２６をオンにする。また、
書き込み電流を流す向きを先ず選択し、それに応じて第
１のビット・ライン１６か第２のビット・ライン４４を
選択することも可能である。

【００６５】この時、電流の向きの選択の幅が広がるの
で、書き込みに関わる回路の設計の自由度が大きくな
り、それによって、チップ面積を小さくできる可能性が
開ける。また、メモリセルを上下に重ねた場合などに、
干渉の起こりにくい方のビット・ラインを選択できるな
どの利点が生まれる。

【００６６】以上、本発明のメモリセル、記憶回路ブロ
ック、データの書き込み方法及びデータの読み出し方法
について説明したが、本発明はこれらに限定されるもの
ではない。本発明はその趣旨を逸脱しない範囲で当業者
の知識に基づき種々なる改良，修正，変形を加えた態様
で実施できるものである。

【００６７】

【発明の効果】本発明によると、複数のメモリセルに同
時にデータを書き込む際に、第１のビット・ラインと第
２のビット・ラインを直列に接続することができるた
め、書き込み電流を従来のメモリセルと比較して低減す
ることができた。従って、ノイズが減り、また、電流駆
動回路を小型化できる。ノイズが減ることにより回路動
作が安定になる。

【００６８】第１のビット・ラインと第２のビット・ラ
インのいずれかを選択することにより、書き込み電流の
向きを選択することができるので、書き込み回路の設計
や配置の自由度が増す。

【００６９】また、第１のスイッチング素子と並列に第
３のスイッチング素子を設けた場合、読み出し動作時に
メモリセル内のスイッチング素子などによる寄生抵抗を
削減することが可能である。

【図面の簡単な説明】

【図１】本発明のメモリセルの側面断面図である。

【図２】本発明の記憶回路ブロックの書き込みにかかわ
る回路構成を示す図である。

【図３】本発明の他のメモリセルの側面断面図である。

【図４】図３中のメモリセルの読み出し時の等価回路で
ある。

【図５】従来のメモリセルの側面断面図である。

【図６】従来の記憶回路ブロックの書き込みにかかわる
回路構成を示す図である。

【符号の説明】

１０，６０：記憶回路ブロック １１，６１：メモリセルアレイ １２，５２，６２：メモリセル １４：書き込みワード・ライン １６：第１のビット・ライン １８：第１の配線構造体 ２０：第２の配線構造体 ２２：第３の配線構造体 ２４：第１のスイッチング素子（第１のＭＯＳＦＥＴ） ２６：第２のスイッチング素子（第２のＭＯＳＦＥＴ） ２８：読み出しワード・ライン ３０，５６：ゲート ３２：絶縁領域 ３４：自由強磁性層 ３６：トンネルバリアー ３８：固定磁性層 ４０：記憶素子（ＭＴＪ素子） ４２ａ：第２のスイッチ ４２ｃ，４２ｄ，４２ｂ：第１のスイッチ ４２ｅ：第３のスイッチ ４４：第２のビット・ライン ４６，６４：書き込み回路 ５４：第３のスイッチング素子（第３のＭＯＳＦＥＴ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮武 久忠 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 砂永 登志男 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 北村 恒二 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 Ｆターム(参考） 5F083 FZ10 KA05 LA12

Claims (40)

【特許請求の範囲】
1. 【請求項１】 第１のビット・ラインと、前記第１のビ
   ット・ラインに接続され、少なくとも該第１のビット・
   ラインに流れる電流によって生成される磁界の向きに応
   じて磁化の向きが決定される強磁性体の層を含む記憶素
   子と、第１のスイッチング素子と、前記第１のビット・
   ラインとで前記記憶素子を挟み、該記憶素子と該第１の
   スイッチング素子とを接続する第１の配線構造体と、前
   記第１の配線構造体に接続された第２の配線構造体と、
   前記第１の配線構造体または前記第２の配線構造体をメ
   モリセルの外部回路と接続するための第２のスイッチン
   グ素子と、を含むメモリセル。
2. 【請求項２】 前記第２のスイッチング素子が、隣り合
   うメモリセルの前記第１の配線構造体同士、前記第２の
   配線構造体同士、または該第１の配線構造体と該第２の
   配線構造体を接続する請求項１に記載のメモリセル。
3. 【請求項３】 前記記憶素子がＭＴＪ（Magnetic Tunne
   l Junction）素子である請求項１または２に記載のメモ
   リセル。
4. 【請求項４】 前記第１の配線構造体、前記第２の配線
   構造体及び前記第２のスイッチング素子が第２のビット
   ・ラインの一部である請求項１乃至３に記載のメモリセ
   ル。
5. 【請求項５】 前記第１及び第２のスイッチング素子が
   それぞれ第１及び第２のＭＯＳＦＥＴである請求項１乃
   至４に記載のメモリセル。
6. 【請求項６】 メモリセル内において、第１のＭＯＳＦ
   ＥＴと第２のＭＯＳＦＥＴが絶縁領域で分離されている
   請求項５に記載のメモリセル。
7. 【請求項７】 請求項４乃至６に記載のメモリセルと、
   前記第１のビット・ラインまたは第２のビット・ライン
   に書き込み電流を流す書き込み回路と、前記書き込み回
   路に接続され、前記第１のビット・ラインまたは第２の
   ビット・ラインを選択するスイッチと、を含む記憶回路
   ブロック。
8. 【請求項８】 請求項４乃至６に記載のメモリセルを複
   数個含む記憶回路ブロックであって、隣り合うメモリセ
   ルが前記第１のビット・ラインで接続され、且つ前記第
   ２のスイッチング素子を介して接続されている記憶回路
   ブロック。
9. 【請求項９】 ワード・ラインと、第１のビット・ライ
   ンと、複数の前記ワード・ラインと複数の前記第１のビ
   ット・ラインとがマトリックス状に配置され、その交叉
   部に配置された請求項４乃至６に記載のメモリセルと、
   を含む記憶回路ブロック。
10. 【請求項１０】 前記第１のビット・ラインまたは第２
    のビット・ラインを選択するための第１のスイッチと、
    前記第１のスイッチによって同一カラムアドレスに属す
    る前記第１のビット・ライン同士、前記第２のビット・
    ライン同士、または該第１のビット・ラインと該第２の
    ビット・ラインとが直列接続されて形成される電流経路
    と、前記電流経路に書き込み電流を流すための書き込み
    回路と、前記書き込み回路と対応して動作する回路と、
    前記電流経路の一端と前記書き込み回路とを接続する第
    ２のスイッチと、前記電流経路の他端と前記書き込み回
    路と対応して動作する回路とを接続する第３のスイッチ
    と、を含む請求項９に記載の記憶回路ブロック。
11. 【請求項１１】 前記書き込み回路に対応する回路がア
    ースである請求項１０に記載の記憶回路ブロック。
12. 【請求項１２】 前記第１のスイッチ、第２のスイッチ
    及び第３のスイッチがＭＯＳＦＥＴで構成される請求項
    １０または１１に記載の記憶回路ブロック。
13. 【請求項１３】 前記第１のビット・ラインと前記第２
    のビット・ラインの両端または一端に接続された該第１
    のビット・ラインと第２のビット・ラインを選択するス
    イッチと、該スイッチに接続された書き込み回路と、を
    含む請求項８または９に記載の記憶回路ブロック。
14. 【請求項１４】 第１のビット・ラインと、少なくとも
    前記第１のビット・ラインに流れる電流によって生成さ
    れる磁界の向きに応じて磁化の向きが決定される強磁性
    体の層を含み、該強磁性体の層の磁化の向きによって電
    気抵抗が変化する記憶素子と、第１のスイッチング素子
    と、前記第１のビット・ラインとで前記記憶素子を挟
    み、該記憶素子と該第１のスイッチング素子を接続する
    第１の配線構造体と、前記第１の配線構造体に接続され
    た第２の配線構造体と、前記第１のスイッチング素子と
    並列に接続され、且つ前記第２の配線構造体に接続され
    た第３のスイッチング素子と、を設けたメモリセル。
15. 【請求項１５】 前記記憶素子がＭＴＪ（Magnetic Tun
    nel Junction）素子である請求項１４に記載のメモリセ
    ル。
16. 【請求項１６】 前記第１の配線構造体または前記第２
    の配線構造体をメモリセルの外部回路と接続するための
    第２のスイッチング素子を含む請求項１４または１５に
    記載のメモリセル。
17. 【請求項１７】 隣り合うメモリセルの前記第１の配線
    構造体同士、前記第２の配線構造体同士、または該第１
    の配線構造体と第２の配線構造体を前記第２のスイッチ
    ング素子が接続する請求項１６に記載のメモリセル。
18. 【請求項１８】 前記第１の配線構造体、前記第２の配
    線構造体及び前記第２のスイッチング素子が第２のビッ
    ト・ラインの一部である請求項１６または１７に記載の
    メモリセル。
19. 【請求項１９】 前記第１、及び第３のスイッチング素
    子がそれぞれ第１、及び第３のＭＯＳＦＥＴである請求
    項１４乃至１８に記載のメモリセル。
20. 【請求項２０】 前記第２のスイッチング素子が第２の
    ＭＯＳＦＥＴである請求項１６乃至１９に記載のメモリ
    セル。
21. 【請求項２１】 請求項１８乃至２０に記載のメモリセ
    ルと、前記第１のビット・ラインまたは第２のビット・
    ラインに書き込み電流を流す書き込み回路と、前記書き
    込み回路に接続され、前記第１のビット・ラインまたは
    第２のビット・ラインを選択するスイッチと、を含む記
    憶回路ブロック。
22. 【請求項２２】 請求項１６乃至２０に記載のメモリセ
    ルを複数個含む記憶回路ブロックであって、隣り合うメ
    モリセルが前記第１のビット・ラインで接続され、且つ
    前記第２のスイッチング素子を介して接続されている記
    憶回路ブロック。
23. 【請求項２３】 ワード・ラインと、第１のビット・ラ
    インと、複数の前記ワード・ラインと複数の前記第１の
    ビット・ラインとがマトリックス状に配置され、その交
    叉部に配置された請求項１８乃至２０のメモリセルと、
    を含む記憶回路ブロック。
24. 【請求項２４】 前記第１のビット・ラインまたは第２
    のビット・ラインを選択するための第１のスイッチと、
    前記第１のスイッチによって同一カラムアドレスに属す
    る前記第１のビット・ライン同士、前記第２のビット・
    ライン同士、または該第１のビット・ラインと該第２の
    ビット・ラインとが直列接続されて形成される電流経路
    と、前記電流経路に書き込み電流を流すための書き込み
    回路と、前記書き込み回路に対応して動作する回路と、
    前記電流経路の一端と前記書き込み回路とを接続する第
    ２のスイッチと、前記電流経路の他端と前記書き込み回
    路と対応して動作する回路とを接続する第３のスイッチ
    と、を含む請求項２３に記載の記憶回路ブロック。
25. 【請求項２５】 前記書き込み回路に対応する回路がア
    ースである請求項２４に記載の記憶回路ブロック。
26. 【請求項２６】 前記第１のスイッチ、第２のスイッチ
    及び第３のスイッチがＭＯＳＦＥＴで構成される請求項
    ２４または２５に記載の記憶回路ブロック。
27. 【請求項２７】 前記第１のビット・ラインと前記第２
    のビット・ラインの両端または一端に接続されたスイッ
    チと、該スイッチに接続された書き込み回路と、を設け
    た請求項２２または２３に記載の記憶回路ブロック。
28. 【請求項２８】 請求項１４乃至２０に記載のメモリセ
    ルと、前記記憶素子に記憶されたデータを読み出すため
    の読み出し回路と、前記第１のビット・ラインと前記読
    み出し回路とを接続するビットスイッチと、を含む記憶
    回路ブロック。
29. 【請求項２９】 縦横または一列に配置された複数個の
    請求項１４乃至２０に記載のメモリセルと、前記記憶素
    子に記憶されたデータを読み出すための読み出し回路
    と、前記第１のビット・ラインと前記読み出し回路とを
    接続するビットスイッチと、を含む記憶回路ブロック。
30. 【請求項３０】 請求項１乃至６または請求項１８乃至
    ２０に記載のメモリセルを含む記憶回路ブロックのデー
    タの書き込み方法であって、第１のビット・ラインまた
    は第２のビット・ラインを選択するステップと、選択し
    た前記第１のビット・ラインまたは前記第２のビット・
    ラインに書き込み電流を流すステップと、を含むデータ
    の書き込み方法。
31. 【請求項３１】 前記選択するステップで、前記第２の
    ビット・ラインが選択された場合、前記第２のスイッチ
    ング素子をオンにするステップを含む請求項３０に記載
    のデータの書き込み方法。
32. 【請求項３２】 前記書き込み電流を流す向きを選択す
    るステップを含む請求項３０または３１に記載のデータ
    の書き込み方法。
33. 【請求項３３】 複数のワード・ラインと複数の第１の
    ビット・ラインとがマトリックス状に配置され、その交
    叉部において少なくとも第１のビット・ラインに流れる
    電流によって生成される磁界の向きに応じて磁化の向き
    が決定される強磁性体の層を含む記憶素子、第１のスイ
    ッチング素子、該ビット・ラインとで該記憶素子を挟
    み、該記憶素子と該第１のスイッチング素子を接続する
    第１の配線構造体、及び該第１の配線構造体に接続され
    た第２の配線構造体を含んだメモリセルと、隣り合うメ
    モリセルの前記第１の配線構造体同士、前記第２の配線
    構造体同士または該第１の配線構造体と第２の配線構造
    体を接続する第２のスイッチング素子と、該第１の配線
    構造体、第２の配線構造体及び第２のスイッチング素子
    で第２のビット・ラインを形成し、該第１のビット・ラ
    インまたは第２のビット・ラインを選択し、同一カラム
    アドレスに属する該第１のビット・ライン同士、該第２
    のビット・ライン同士または該第１のビット・ラインと
    第２のビット・ラインとを直列接続する第１のスイッチ
    と、前記第１のスイッチによって同一カラムアドレスに
    属する前記第１のビット・ライン同士、前記第２のビッ
    ト・ライン同士、または該第１のビット・ラインと該第
    ２のビット・ラインとが直列接続されて形成される電流
    経路と、前記電流経路に書き込み電流を流すための書き
    込み回路と、前記書き込み回路に対応して動作する回路
    と、前記電流経路の一端と前記書き込み回路とを接続す
    る第２のスイッチと、前記電流経路の他端と前記書き込
    み回路と対応して動作する回路とを接続する第３のスイ
    ッチと、を含んだ記憶回路ブロックを使用したデータの
    書き込み方法において、データを書き込むメモリセルを
    選択するステップと、選択された前記メモリセルに記憶
    させるデータにしたがって、前記第２のスイッチを介し
    て書き込み回路に接続される第１のビット・ラインまた
    は第２のビット・ラインを選択するステップと、選択さ
    れたメモリセルに記憶させるデータにしたがって、書き
    込み電流を流す該第１のビット・ラインまたは第２のビ
    ット・ラインを前記第１のスイッチによって選択するス
    テップと、前記書き込み回路に対応する回路に接続され
    る前記第１のビット・ラインまたは第２のビット・ライ
    ンを前記第３のスイッチによって選択するステップと、
    直列接続された前記第１のビット・ラインまたは第２の
    ビット・ラインに前記書き込み回路から書き込み電流を
    流すステップと、を含むデータの書き込み方法。
34. 【請求項３４】 前記第２のスイッチを介して書き込み
    回路に接続される第１のビット・ラインまたは第２のビ
    ット・ラインを選択するステップ、前記書き込み電流を
    流す該第１のビット・ラインまたは第２のビット・ライ
    ンを前記第１のスイッチによって選択するステップ、及
    び／または前記書き込み回路に対応する回路に接続され
    る前記第１のビット・ラインまたは第２のビット・ライ
    ンを前記第３のスイッチによって選択するステップによ
    って、前記第２のビット・ラインが選択された場合、前
    記第２のスイッチング素子をオンにするステップを含む
    請求項３３に記載のデータの書き込み方法。
35. 【請求項３５】 前記書き込み電流の向きを選択するス
    テップを含む請求項３３または３４に記載のデータの書
    き込み方法。
36. 【請求項３６】 ワード・ライン、第１のビット・ライ
    ン、少なくとも第１のビット・ラインに流れる電流によ
    って生成される磁界の向きに応じて磁化の向きが決定さ
    れる強磁性体の層を含む記憶素子、第１のスイッチング
    素子、該ビット・ラインとで該記憶素子を挟み、該記憶
    素子と該第１のスイッチング素子を接続する第１の配線
    構造体、及び該第１の配線構造体に接続された第２の配
    線構造体を含んだ複数個のメモリセルと、隣り合うメモ
    リセルの前記第１の配線構造体同士、前記第２の配線構
    造体同士または該第１の配線構造体と第２の配線構造体
    を接続する第２のスイッチング素子と、該第１の配線構
    造体、第２の配線構造体及び第２のスイッチング素子で
    第２のビット・ラインを形成し、該第１のビット・ライ
    ンと該第２のビット・ラインの両端または一端にスイッ
    チを介して接続された書き込み回路と、を含んだ記憶回
    路ブロックを使用したデータの書き込み方法において、
    データを書き込むメモリセルを選択するステップと、選
    択された前記メモリセルに記憶させるデータにしたがっ
    て、書き込み電流を流す第１のビット・ラインまたは第
    ２のビット・ラインを選択するステップと、前記選択す
    るステップによって選択された第１のビット・ラインま
    たは第２のビット・ラインに前記書き込み回路から書き
    込み電流を流すステップと、を含むデータの書き込み方
    法。
37. 【請求項３７】 前記書き込み電流を流す第１のビット
    ・ラインまたは第２のビット・ラインを選択するステッ
    プにおいて、該第２のビット・ラインが選択された場
    合、前記第２のスイッチング素子をオンにする請求項３
    ６に記載のデータの書き込み方法。
38. 【請求項３８】 前記書き込み電流の向きを選択するス
    テップを含む請求項３６または３７に記載のデータの書
    き込み方法。
39. 【請求項３９】 請求項１４乃至２０に記載のメモリセ
    ルを使用したデータの読み出し方法であって、前記第１
    のスイッチング素子と第３のスイッチング素子を同時に
    オンにするステップと、前記第１のビット・ラインに読
    み出し電流を流して前記記憶素子に記憶されているデー
    タの信号を取り出すステップと、を含むデータの読み出
    し方法。
40. 【請求項４０】 複数のワード・ラインと複数の第１の
    ビット・ラインとがマトリックス状に配置され、その交
    叉部において少なくとも第１のビット・ラインに流れる
    電流によって生成される磁界の向きに応じて磁化の向き
    が決定される強磁性体の層を含み、該強磁性体の層の磁
    化の向きによって電気抵抗が変化する記憶素子と、第１
    のスイッチング素子と、該ビット・ラインとで該記憶素
    子を挟み、該記憶素子と該第１のスイッチング素子を接
    続する第１の配線構造体と、該第１の配線構造体に接続
    された第２の配線構造体と、第１のスイッチング素子と
    並列に接続され、第２の配線構造体に接続された第３の
    スイッチング素子と、を含んだメモリセルを有する記憶
    回路ブロックを使用したデータの読み出し方法におい
    て、データの読み出しを行うメモリセルを選択するステ
    ップと、選択された前記メモリセルの前記第１のスイッ
    チング素子と第３のスイッチング素子のそれぞれを同時
    にオンにするステップと、選択された前記メモリセルの
    前記第１のビット・ラインに読み出し電流を流して該記
    憶素子に記憶されたデータを読み出すステップと、を含
    むデータの読み出し方法。