JP3844117B2 - メモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、データの書き込み時にビット・ラインに流す電流値の低減を図り、書き込み回路の設計の自由度を増大させるメモリセル、記憶回路ブロック及びデータの書き込み方法に関する。更に本発明は、データの読み出し時にスイッチング素子などの寄生抵抗を低減させるメモリセル、記憶回路ブロック及びデータの読み出し方法に関する。
【0002】
【従来の技術】
1KビットのMRAM(Magnetic Random Access Memory)チップと512ビットのMRAMチップに用いられ、今後も使用されると目される典型的な1T(Transistor)1MTJ(Magnetic Tunnel Junction)型のメモリセル62を図5に示す。図中のMTJ素子40は、少なくとも3層の薄いフィルム(磁化の向きが固定された固定磁性層38、トンネル電流を流すトンネルバリアー36、磁界の向きによって磁化の向きを変える自由強磁性層34の3層がこの順で重ね合わさっており、固定磁性層38と自由強磁性層34は逆の配置でも良い)から成るデータ不揮発性の記憶素子である。
【0003】
MTJ素子40に電気的に接続されたビット・ライン16は、データの書き込み動作及び読み出し動作用として使用される。MX,V2,M2,V1,M1,CAより成る第1の配線構造体18を介して、MTJ素子40の一方の磁性層(図5においては固定磁性層38)とMOSFET24の拡散領域nが、電気的に接続されている。M1,M2,M3,MXは金属線層を示している。CA,V1及びV2は、絶縁層に穴(ビア・ホール)を開け、この穴に導電体を埋め込んだものである。
【0004】
メモリセル62は図6に示すようにマトリックス状に配置された書き込みワード・ライン14とビット・ライン16の交叉部に配置して、メモリセルアレイ61を構成することができる。図6に明示されているビット・ライン16、メモリセル62、書き込み回路64は、同一カラムアドレスの異なるデータビット(データ入出力線)に対応するものであり、従って、これらのビット・ライン16には書き込み時に同時に電流が流れる。記憶回路ブロック60は、通常、他のカラムアドレスに属するメモリセル62、ビット・ライン16なども含むが、書き込み対象でないカラムアドレスのビット・ライン16には電流は流れない。なお、記憶回路ブロック60は、読み出し動作時に使われるビットスイッチなども含むが、図6には示されていない。読み出し時には、通常、書き込み回路64は、ビット・ライン16とは電気的に切り離されるように制御される。
【0005】
データの読み出し動作時に、MOSFET24のゲートである読み出しワード・ライン28に電圧が印加され、MOSFET24がオンになる。MOSFET24がオンになると、ビット・ライン16からアースまでの電流経路がMTJ素子40を介して形成される。MTJ素子40の抵抗は、固定磁性層38の磁化の向きに対する自由強磁性層32の磁化の向きによって異なる。MTJ素子40の抵抗値によってMTJ素子40を流れる電流の値が異なり、この電流あるいはそれを変換した電圧がMTJ素子40に記憶されたデータとして読み出される。
【0006】
データの書き込み動作では、電流は書き込みワード・ライン14とビット・ライン16に流れる。書き込みワード・ライン14とビット・ライン16とに流れる電流(図6中IWL及びI)によって、それぞれ磁界が生じる。この2つの磁界は合成され、合成された磁界によって自由強磁性層34の磁化の向きを決めることができる。このように、書き込み電流が流された書き込みワード・ライン14とビット・ライン16の交叉部にあるメモリセル62が、書き込み動作で選択され、自由強磁性層34の磁化の向きが決定される。図6に示すように自由強磁性層34の磁化の向きは、ビット・ライン16に流れる書き込み電流Iの向きによって異なっている。図中の矢印は自由強磁性層34と固定磁気層38の磁化の向きを示している。自由強磁性層34と固定磁気層38の磁化の向きが同一であれば、データは「0」であり、反対向きであれば「1」である。2次元の選択が必要ない場合には、書き込みワード・ライン14は必要ない。
【0007】
しかし、書き込みのための磁界を発生するのに大きな電流を流しており、MRAMの大きな問題となっている。例えば上述の1KbitのMRAMは、10ナノ秒のサイクルタイムと2.5Vの電源電圧で書き込み動作した場合、約40mWを消費する。言い換えれば、主に書き込みワード・ライン14とビット・ライン16のために平均16mAの電流が消費されることになる。
【0008】
これに対し上記のMRAMが、上記の書き込み動作と同じ電圧条件とサイクルタイムで読み出し動作を行った場合、わずか5mWしか必要としない。書き込み電流の実際の持続期間は2.5ナノ秒程度である。従って、書き込みワード・ライン14及びビット・ライン16に方形パルス状の電流を流したと仮定した場合、実際の書き込み電流は約64mAである。
【0009】
読み出し動作では、MTJ素子40の抵抗の違いが読み出し信号を生み出している。MOSFET24はMTJ素子40と直列に接続されているので、MOSFET24の寄生抵抗が読み出し信号を減少させることになる。MOSFET24がオン状態時のドレイン・ソース間の抵抗は、キロΩの程度であり、MTJ素子40の抵抗と同程度である。実際には、MTJ素子40の抵抗は、寄生抵抗をある程度考慮して、大きめに設計される。
【0010】
上述したように、MRAMではデータをメモリセル62に書き込むための電流は、自由強磁性層34の磁化を切り換えるための磁界を生成するためにかなり大きいものである。従って、ピーク電流は非常に大きくなり、MRAM内の回路を誤作動させる大きなノイズを発生させ得る。図6に示すようにMRAMに従来の書き込み回路64を使用した構造が使用される場合は、ワード長がnビットであれば、書き込み電流Iはn倍に増大し、この大きな電流で生成されたノイズは、書き込み動作時に誤動作を起こしやすく、MRAMの書き込み動作そのものが極めて困難になる可能性がある。
【0011】
また、上述したように、読み出し信号は、メモリセル62内の選択用MOSFET24と第1の配線構造体18及びMOSFET24とアース間の配線の寄生抵抗のために減少する。
【0012】
【発明が解決しようとする課題】
そこで本発明の目的は、データの書き込み時にビット・ラインに流す電流値の低減を図り、書き込み回路の設計の自由度を増すことを狙ったメモリセル、記憶回路ブロック及びデータの書き込み方法を提供することにある。更に本発明の目的は、データの読み出し時にスイッチング素子などの寄生抵抗を低減させるメモリセル、記憶回路ブロック及びデータの読み出し方法を提供することにある。
【0013】
【課題を解決するための手段】
本発明のメモリセルの要旨は、第1のビット・ラインと、該第1のビット・ラインに接続され、少なくとも該第1のビット・ラインに流れる電流によって生成される磁界の向きに応じて磁化の向きが決定される強磁性体の層を含む記憶素子と、第1のスイッチング素子と、該第1のビット・ラインとで該記憶素子を挟み、該記憶素子と該第1のスイッチング素子とを接続する第1の配線構造体と、を含むメモリセルであって、前記第1の配線構造体に接続された第2の配線構造体と、メモリセルの外部回路とメモリセルとを接続するための第2のスイッチング素子と、を含む。第1の配線構造体と第2の配線構造体は、第2のスイッチング素子がオンのとき、第2のビット・ラインとして働く。外部回路は、他のメモリセルや書き込み電流を流す書き込み回路を含む。
【0014】
他のメモリセルの要旨は、第1のビット・ラインと、少なくとも該第1のビット・ラインに流れる電流によって生成される磁界の向きに応じて磁化の向きが決定される強磁性体の層を含み、該強磁性体の層の磁化の向きによって電気抵抗が変化する記憶素子と、第1のスイッチング素子と、該ビット・ラインとで該記憶素子を挟み、該記憶素子と該第1のスイッチング素子を接続する第1の配線構造体と、を含むメモリセルであって、前記第1の配線構造体に接続された第2の配線構造体と、前記第1のスイッチング素子と並列になるように前記第2の配線構造体に接続された第3のスイッチング素子と、を含む。
【0015】
本発明の記憶回路ブロックの要旨は、複数の上記メモリセルを含む記憶回路ブロックであって、複数のワード・ラインと複数の第1のビット・ラインとがマトリックス状に配置され、その交叉部に上記のメモリセルが配置される。特別な場合として、ワード・ラインまたは第1のビット・ラインが1本の場合を含む。即ち記憶回路ブロックは、1列に並んだメモリセルのワード・ライン同士または第1のビット・ライン同士を接続し、メモリセルを1次元配列にした場合と、ワード・ラインと第1のビット・ラインがマトリックス状になって、その交叉部にメモリセルを配置し、メモリセルを2次元配列にした場合がある。
【0016】
上記のメモリセルが1個の場合、及び第1のビット・ラインが1本の場合の記憶回路ブロックは、第1のビット・ラインまたは第2のビット・ラインに書き込み電流を流す書き込み回路と、書き込み回路に接続され、第1のビット・ラインまたは第2のビット・ラインを選択するスイッチと、を含む。
【0017】
メモリセルが2次元に配列された場合の記憶回路ブロックは、同一カラムアドレスに属し異なるデータビットに対応するビット・ライン(第1のビット・ラインと第2のビット・ライン)について、それぞれ選択されたメモリセルに書き込むデータに応じて、第1のビット・ラインまたは第2のビット・ラインを選択し、選択された第1のビット・ライン同士、第2のビット・ライン同士、または第1のビット・ラインと第2のビット・ラインを直列に接続する第1のスイッチと、ビット・ラインに電流を流す書き込み回路と、上記書き込み回路を直列接続されたビット・ラインの一端に接続する第2のスイッチと、上記書き込み回路に対応する回路と、その回路を直列接続されたビット・ラインの他端に接続する第3のスイッチと、を含む。
【0018】
本発明のデータの書き込み方法の要旨は、上記のメモリセルを含んだ記憶回路ブロックのデータの書き込み方法であって、記憶するデータに従って、第1のビット・ラインまたは第2のビット・ラインを選択するステップと、選択された第1のビット・ラインまたは第2のビット・ラインに書き込み電流を流すステップと、を含むことにある。更に、ビット・ラインの書き込み電流の向きを決めるステップを含めても良い。ただし、使用するビット・ライン(第1のビット・ラインまたは第2のビット・ライン)とビット・ラインの書き込み電流の向きは一方を決めれば、他方は、書き込むべきデータによって自動的に決まる。ここで、第2のビット・ラインが選択された場合は、メモリセル内の第2のスイッチング素子はオンにする。
【0019】
また、他の本発明のデータの書き込み方法の要旨は、複数のメモリセルを含んだ記憶回路ブロックにおけるデータの書き込み方法において、データを書き込むべきメモリセルを選択するステップと、選択されたメモリセルに記憶させるデータにしたがって、第2のスイッチを介して書き込み回路に接続される第1のビット・ラインまたは第2のビット・ラインを選択するステップと、選択されたメモリセルに記憶させるデータにしたがって、書き込み電流を流す第1のビット・ラインまたは第2のビット・ラインを第1のスイッチによって選択するステップと、書き込み回路に対応する回路に接続される第1のビット・ラインまたは第2のビット・ラインを第3のスイッチによって選択するステップと、直列接続された第1のビット・ラインまたは第2のビット・ラインに書き込み回路から書き込み電流を流すステップと、を含む。更に、ビット・ラインの書き込み電流の向きを決めるステップを含めても良い。ただし、使用するビット・ライン(第1のビット・ラインまたは第2のビット・ライン)とビット・ラインの書き込み電流の向きは一方を決めれば、他方は、書き込むべきデータによって自動的に決まる。ここで、第2のビット・ラインが選択された場合は、メモリセル内の第2のスイッチング素子はオンにする。
【0020】
更に、他のデータの書き込み方法の要旨は、複数のメモリセルを含んだ記憶回路ブロックにおけるデータの書き込み方法において、データを書き込むべきメモリセルを選択するステップと、選択されたメモリセルに記憶させるデータにしたがって、書き込み電流を流す第1のビット・ラインまたは第2のビット・ラインを選択するステップと、選択するステップによって選択された第1のビット・ラインまたは第2のビット・ラインに書き込み回路から書き込み電流を流すステップと、を含む。更に、ビット・ラインの書き込み電流の向きを決めるステップを含めても良い。ただし、使用するビット・ライン(第1のビット・ラインまたは第2のビット・ライン)とビット・ラインの書き込み電流の向きは一方を決めれば、他方は、書き込むべきデータによって自動的に決まる。ここで、第2のビット・ラインが選択された場合は、メモリセル内の第2のスイッチング素子はオンにする。
【0021】
データの読み出し方法の要旨は、上述したメモリセル内に第3のスイッチング素子を設けたメモリセルを用いたデータの読み出し方法であって、第1のスイッチング素子と第3のスイッチング素子を同時にオンにするステップと、第1のビット・ラインに読み出し電流を流して記憶素子に記憶されているデータの信号を読み出すステップと、を含む。
【0022】
他のデータの読み出し方法の要旨は、複数のワード・ラインと複数の第1のビット・ラインとがマトリックス状に配置され、その交叉部に上記の第3のスイッチング素子を含んだメモリセルを有する記憶回路ブロックにおけるデータの読み出し方法において、データの読み出しを行うメモリセルを選択するステップと、選択された前記メモリセルの前記第1のスイッチング素子と第3のスイッチング素子のそれぞれを同時にオンにするステップと、選択された前記メモリセルの前記第1のビット・ラインに読み出し電流を流して該記憶素子に記憶されたデータを読み出すステップと、を含む。
【0023】
【発明の実施の形態】
本発明のメモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法の実施の形態について図面を基に説明する。
【0024】
図1に示すように、メモリセル12は、第1のビット・ライン16と、第1のビット・ライン16に接続され、少なくとも第1のビット・ライン16に流れる電流によって生成される磁界の向きに応じて磁化の向きが決定される強磁性体の層を含む記憶素子40と、第1のスイッチング素子24と、第1のビット・ライン16とで記憶素子40を挟む第1の配線構造体18を含む。第1の配線構造体18は、第1のスイッチング素子24の一端に接続されている。
【0025】
また、記憶素子40は、ここではMTJ素子40を使用している。MTJ素子40は、磁化の向きが固定された強磁性体の層である固定磁性層38、トンネル電流を流す絶縁体の層であるトンネルバリアー36、磁界の向きによって磁化の向きが変化する強磁性体の層である自由強磁性層34よりなる。固定磁性層38と自由強磁性層34とは互いに逆の配置にしても良い。
【0026】
本発明のメモリセル12は、図1に示すように、MTJ素子40と第1のスイッチング素子24を接続するための第1の配線構造体18を構成するMX層の金属線を延長し、その延長部分である第2の配線構造体20を設けている。言い換えると、第1の配線構造体18とMTJ素子40との接合部付近において、第1の配線構造体18に第2の配線構造体20を接続している。
【0027】
また、メモリセル12は、メモリセル12と外部回路とを接続する第2のスイッチング素子26を設けている。外部回路が他のメモリセル12の場合、第2のスイッチング素子は、隣り合うメモリセル12の第1の配線構造体18同士、第2の配線構造体同士または第1の配線構造体18と第2の配線構造体20を接続するために機能する。
【0028】
本発明の実施形態では、第1のスイッチング素子24及び第2のスイッチング素子26はMOSFETを使用している。MOSFET以外のスイッチング素子を使用することも可能である。第1の配線構造体18及び第2の配線構造体20は、金属線層M1,M2,M3,MXと、それを接続するCA,V1,V2とで構成される。CA,V1及びV2は、絶縁層に穴を開け、この穴に導電体を埋め込んだものである。第1の配線構造体18は第1のスイッチング素子24のドレイン領域に接続される。以上よりメモリセル12は複数の層が積層された構造である。
【0029】
また、第3の配線構造体22の両端は、それぞれ第1のスイッチング素子24の他端(MOSFETを使用した場合、ソース領域)とアースに接続される。
【0030】
1つのメモリセル12内では、第1のスイッチング素子24と第2のスイッチング素子26は絶縁領域32によって区切られている。第1および第2のスイッチング素子24,26がMOSFETの場合、図中PCはMOSFETのゲートである。第1のスイッチング素子24のゲートは、読み出しワード・ライン28である。
【0031】
第1のビット・ライン16は、金属線層M3で構成される。図1の第1の配線構造体18、第2の配線構造体20及び第2のMOSFET26で構成される電気経路を第2のビット・ラインとする。第1のビット・ライン16はMTJ素子40の自由強磁性層34に接続されている。第2のビット・ラインはMTJ素子40の固定磁性層38に接続されている。なお、固定磁性層38に第1のビット・ライン16が接続され、自由強磁性層34に第2のビット・ライン44が接続されても良い。
【0032】
書き込み電流がMX層の金属線(第2のビット・ライン)に流れて生成される磁界は、第1のビット・ライン16に流れる書き込み電流によって生成される磁界と同じくらいの磁界の強さである。第1のビット・ライン16と第2のビット・ラインに流れる書き込み電流の向きが同じ場合、それぞれの書き込み電流によって、MTJ素子40の位置に生成される磁界の向きは逆向きになる。従って、選択されたメモリセル12に書き込まれるデータに基づいて、第1のビット・ライン18または第2のビット・ラインの内の1本を選択的に使用できる。即ち、第1のビット・ライン16と第2のビット・ラインを選択することによって、書き込み電流の向きを変えられるので、メモリセルアレイ11や周辺回路の設計の自由度が増す。
【0033】
メモリセル12を用いて記憶回路ブロックを構成することができる。記憶回路ブロックの構成は、第1のビット・ライン16または第2のビット・ラインに書き込み電流を流す書き込み回路と、この書き込み回路に接続され、第1のビット・ライン16または第2のビット・ラインを選択するスイッチと、を含んで構成する。
【0034】
1個のメモリセル12を含んだ記憶回路ブロックのデータの書き込み法について説明する。メモリセル12に書き込むデータの値に従って、書き込み電流を流す第1のビット・ライン16または第2のビット・ラインを選択する。書き込みワード・ライン14と選択されたビット・ラインに書き込み電流を流すことによって、それぞれに磁界が生じる。それぞれに生じた磁界が合成され、合成された磁界の向きによってMTJ素子40の自由強磁性層34の磁化の向きが変えられる。このことによって、データの書き込みが終了する。
【0035】
上記のビット・ラインの選択で第2のビット・ラインが選択された場合、第2のスイッチング素子26をオンにする。また、ビット・ラインに流す書き込み電流の向きを決めた後、それに応じて適切なビット・ラインを選択することも可能である。
【0036】
複数のメモリセル12を含んだ記憶回路ブロックを構成することも可能である。図2に示すように本発明の記憶回路ブロック10のメモリアレイ11は、複数のワード・ライン(書き込みワード・ライン14と読み出しワード・ライン28)と複数のビット・ライン(第1のビット・ライン16と第2のビット・ライン44)とがマトリックス状に構成されている。その交叉部にメモリセル12が配置されている。言い換えると、同じカラム・アドレスに属するメモリセル12が第1のビット・ライン16で接続され、且つ第2のスイッチング素子26を介して接続されている。同じロウ・アドレスに属するメモリセル12は、ワード・ラインによって接続されている。図中の矢印は、MTJ素子40の自由強磁性層34と固定磁性層36の磁化の向きを示している。特別な場合として、ワード・ラインまたはビット・ラインが1本の場合でも良い。図2においては、同一カラムアドレスに属するビット・ラインとメモリセル12のみ明示しているが、記憶回路ブロック10は、他のカラムアドレスに属するメモリセル12やビット・ライン16を含んでも良い。
【0037】
同一カラムアドレスに属する第1のビット・ライン16同士、第2のビット・ライン44同士、または第1のビット・ライン16と第2のビット・ライン44は、第1のスイッチ42b,42c,42dによって互いに連続して直列接続される。直列接続された第1のビット・ライン16と第2のビット・ライン44によって電流経路が形成されている。第2のビット・ライン44が選択された場合は、メモリセル内の第2のスイッチング素子はオンとなるように制御するが、ライトサイクルでは選択または非選択にかかわらず、メモリセル内の第2のスイッチング素子はオンにしても良い。ここで、第1のスイッチによって、互いに接続されるビット・ラインは、通常、同じカラムアドレスの異なるデータビット(データ入出力線)に対応するものである。
【0038】
更に、上記で形成された電流経路は、一端が第2のスイッチ42aを介して書き込み回路46に接続される。また、電流経路の他端は、第3のスイッチ42eを介してアースなどの、書き込み回路46と対応して動作する回路に接続される。
【0039】
以上より、nビットのデータを書き込むために、選択されたビット・ライン(第1のビット・ライン16または第2のビット・ライン44)が接続され、書き込み回路46からアースまで1本の電流経路が形成される。即ち、選択されたビット・ラインは、スイッチ42b,42c,42dによって電気的に直列に接続される。スイッチ42a,42b,42c,42d,42eは、選択されたメモリセル12に書き込まれるデータに基づいて制御される。選択されなかった未使用のビット・ラインはオープンのままである。
【0040】
第1のスイッチ42b,42c,42d、第2のスイッチ42a及び第3のスイッチ42eは、MOSFETで構成できる。
【0041】
記憶回路ブロック10は、MRAM(Magnetic Random Access Memory)マクロ、MRAMチップ及びロジックLSIチップに使用可能である。
【0042】
本発明の記憶回路ブロック10を用いたデータの書き込み方法について説明する。データの書き込みを行うメモリセル12を選択する。書き込み動作の際には、第1のビット・ライン16または第2のビット・ライン44の内の1本が、スイッチ42a,42b,42c,42d,42eによって選択される。この選択は、メモリセル12に書き込まれるデータ値(「1」または「0」)に従って選択が行われ、データ値に合った磁界の向きを生成する書き込み電流を通過させる。なお、メモリセル12の選択を行う際、書き込みワード・ライン14の選択も行われ、選択されたビット・ラインに書き込み電流が流れると同時に、書き込みワード・ライン14にも書き込み電流が流れる。選択されたビット・ラインと書き込みワード・ライン14に流れる電流によって生成される合成磁界によって、メモリセル12にデータが書き込まれる。
【0043】
ビット・ラインを選択したときに第2のビット・ラインが選択された場合、当然、第2のスイッチング素子26をオンにする。また、書き込み電流の向きを予め選択して、それに応じて適切なビット・ラインを選ぶことも可能である。
【0044】
図2においては、中段の書き込みワード・ライン14にIWLの書き込み電流が流され、このワード・ライン14に付随するメモリセル12が選択され、更に各スイッチ42a,42b,42c,42d,42eによってビット・ラインが選択されている。選択されたビット・ライン(第1のビット・ライン16または第2のビット・ライン44)とそのビット・ラインを流れる書き込み電流の向きによって、図2に示すように書き込まれるデータが異なっている。図2において、ビット・ラインに流れる書き込み電流が上方から下方に流れる場合、第1のビット・ライン16に書き込み電流が流れると「1」がメモリセル12に書き込まれ、第2のビット・ライン44に書き込み電流が流れると「0」がメモリセル12に書き込まれる。なお、第2のビット・ライン44に書き込み電流を流す場合、第2のスイッチング素子26をオンにする。書き込み電流が下方から上方に流れる場合、第1のビット・ライン16にライト電流が流れると「0」がメモリセル12に書き込まれ、第2のビット・ライン44に書き込み電流が流れると「1」がメモリセル12に書き込まれる。
【0045】
以上のように書き込み電流Iが流れるビット・ラインによってMTJ素子40に書き込まれるデータが異なるのは、MTJ素子40に対する第1のビット・ライン16及び第2のビット・ライン44の位置が、MTJ素子40に対して正反対の位置にあり、MTJ素子40に対して磁界の向きが、全く正反対になるからである。
【0046】
図6に示した従来の記憶回路ブロック60では各ビット・ライン16に電流が流れるため、書き込むデータ長がnビットであれば、全書き込み電流はn×Iであるが、本発明のMRAM10では第1のビット・ライン16または第2のビット・ライン44を選択して、選択されたビット・ラインが1本に接続されるため、書き込み電流は、従来の1/nにあたるIに減少する。書き込み電流はパルス電流であるので、ノイズ・レベルも第1近似で1/nに減少する。
【0047】
読み出し動作の際には、選択されたメモリセル12の第1のスイッチング素子24をオンにすることによって、第1の配線構造体18が第1のスイッチング素子24を介してアースに接続される。このとき第2のスイッチング素子26はオフにし、隣接するメモリセル12の第1の配線構造体18同士、第2の配線構造体20同士、または第1の配線構造体18と第2の配線構造体20は接続されない。また、従来と同様、各ビット・ラインがビットスイッチを介してセンスアンプなどの読み出し回路に接続される。このとき、ビット・ライン同士や書き込み回路をつなぐスイッチ42a,42b,42c,42d,42eは開放状態である。第1のスイッチング素子24をオンにした状態で、第1のビット・ライン18に電流を流してMTJ素子40に流れる電流か端子電圧を検出し、これからMTJ素子40に記憶されたデータが「0」であるか「1」であるか判定する。これは、MTJ素子40の自由強磁性層34と固定磁性層38との磁化の相対的向きによって、MTJ素子40の抵抗値が異なる性質を利用している。
【0048】
本発明の記憶回路ブロック10は、複数ビットのビット・ライン(第1のビット・ライン16または第2のビット・ライン44)を1本に接続し、データを書き込むことができる。従来の記憶回路ブロック60のデータの書き込み方法と比較して、1本の書き込みワード・ライン14にデータワード内のnビットを付属させた場合、書き込み電流は1/nに減少する。書き込み電流はパルス電流である。パルス電流は、電流の変化(dI/dt)が大きく、ノイズが発生しやすい。従って、書き込み電流を減少することによって、ノイズ・レベルも書き込み電流の減少にほぼ比例して減少する。
【0049】
書き込み電流が小さくなったことによって、電源回路をより小さくシンプルにすることができる。これは、製品の小型及び薄型化に有効である。また、メモリセル12は必ずしも図2のように接続する必要はなく、選択されるビット・ラインと書き込み電流の向きを、設計者が選択することができるので、回路設計に融通性がある。
【0050】
MTJ素子40に保持されたデータを書き換えるために追加された第2のビット・ライン44に流れる電流によって生成される磁界は、既存の第1のビット・ライン16に流れる電流によって生成される磁界と同じくらいの強さである。第1のビット・ライン16または第2のビット・ライン44に流れる電流の向きによって磁界の向きが決まり、MTJ素子40に書き込むデータが決定される。
【0051】
図1に示したメモリセル12の構造は、図3に示すように拡張することが容易である。図3でメモリセル52中には、データ読み出し時に別の電流経路を形成する機構として、図1のメモリセル12の絶縁領域32部分の代わりに第3のスイッチング素子54を設けている。第3のスイッチング素子54は第1のスイッチング素子24と並列、且つ第2の配線構造体20に接続されている。この第3のスイッチング素子54はMOSFETを使用することができる。この場合のMOSFETのゲート56は、読み出しワード・ライン28と共通の節点になっている。
【0052】
図4に示すように、第1のスイッチング素子24と第3のスイッチング素子54は、それぞれのゲート28,56が接続されることによって、読み出しワード・ラインとして電気的に1本化された構成になっている。データの読み出し動作時に2つのスイッチング素子24,54をオンにすることによって、メモリセル52内のスイッチング素子などによる寄生抵抗がほぼ半分に減少する。詳しく述べると、第1の配線構造体18や第1のスイッチング素子24からなる電流経路がRの電気抵抗を有し、第2の配線構造体20や第3のスイッチング素子54からなる電流経路が同じRの抵抗を有すると仮定すると、図4に示すように並列になっているので、合計の抵抗はR/2に減少する。MTJ素子40が同じ抵抗Rを有し、各MTJ素子40の抵抗の磁化の向きによる違いが△Rで表される場合、読み出し信号は△R/(2R)から、2△R/(3R)に、約33%増加し、メモリセル52からのデータ読み出しのノイズ耐性が増大する。この信号の増加をセンスアンプの簡単化や読み出しの高速化に利用することができる。
【0053】
1個のメモリセル52を含んだ記憶回路ブロックを構成することができる。その記憶回路ブロックは、第1のビット・ライン16または第2のビット・ラインに書き込み電流を流す書き込み回路と、書き込み回路に接続されて、第1のビット・ライン16または第2のビット・ラインを選択するスイッチと、を含む。また、第1のビット・ライン16は、ビットスイッチを介してセンスアンプなどの読み出し回路に接続されるように構成される。
【0054】
メモリセル52を含む記憶回路ブロックのデータの読み出し方法について説明する。第1のスイッチング素子24と第3のスイッチング素子54を同時にオンにする。このことによって、第1のビット・ライン16からアースまでの電気経路が形成される。更に、第1のビット・ライン16に読み出し電流を流すことによって、読み出し回路でMTJ素子40に記憶されているデータの信号を読み出すことができる。
【0055】
メモリセル52を含む記憶回路ブロックのデータの書き込み方法は、図1のメモリセル12と同様である。
【0056】
更に、メモリセル52は、図2の記憶回路ブロック10のメモリセル12と代えることができる。図2と同様に、特別な場合として、ワード・ラインまたはビット・ラインが1本の場合でも良い。また、第1のビット・ライン16は、ビットスイッチを介してセンスアンプなどの読み出し回路に接続されるように構成される。
【0057】
複数のメモリセル52を含む記憶回路ブロックのデータの読み出し方法について説明する。基本的には、図2の記憶回路ブロック10での読み出し動作と同じであるが、異なるのは、データの読み出しをおこうメモリセル52を選択した後、そのメモリセル52の第1のスイッチング素子24と同時に第3のスイッチング素子54をオンにする。図4に示すように第1のスイッチング素子24と第3のスイッチング素子54が並列に接続されているため、MTJ素子40からアースまでの電流経路は2本形成され、2本の電流経路が並列になっている。
【0058】
MTJ素子40からアースまでの電流経路は2本形成され、2本の電流経路が並列になったことによって、メモリセル52内のスイッチング素子などによる寄生抵抗が半分に減少している。上記に示したように、データ読み出しのノイズ耐性が増大し、この信号の増加をセンスアンプの簡単化や読み出しの高速化に利用することができる。
【0059】
また、メモリセル52にデータを書き込む操作は、第1のスイッチング素子24と第3のスイッチング素子54をオフにすることによって、図2に示した記憶回路ブロック10と同じになり、図1に示したメモリセル12を使用した場合と同様の動作が可能になっている。MTJ素子40に比べてMOSFETの占有面積は小さいので、MOSFET54を追加することによる面積の増加は小さい。
【0060】
メモリセル52の第2のスイッチング素子26を絶縁領域にかえてリード時の寄生抵抗低下の効果のみを得ることも可能である。
【0061】
上記に示したメモリセルの構造、記憶回路ブロック、データの読み出し方法及び書き込み方法の概念は、記憶素子にGMR(Giant Magnetoresistive)素子を使用したMRAMのメモリセルを始めとする他のMRAMに適用され得る。
【0062】
図1や図3で示したメモリセルは、図2のような2次元配列のメモリセルアレイとして使用するだけでなく、メモリセルを1次元に配列し、ロジックLSIの1次元配列の記憶回路ブロック、例えば8ビットのレジスタなどに使用することができる。
【0063】
図2に示すように第1のビット・ライン16または第2のビット・ライン44をスイッチ42a,42b,42c,42d,42eを介して接続して電流経路を形成せずに、第1のビット・ライン16と第2のビット・ライン44の両端または一端に、第1のビット・ライン16または第2のビット・ライン44を選択するスイッチを介して書き込み回路46を設けることが可能である。図1のメモリセル12を図3のメモリセル52に置き換えた場合も同様である。一端に書き込み回路を設けた場合、他端にそれと対応する回路を接続する。最も簡単な場合は、アースに接続することになる。
【0064】
データの書き込み方法について説明する。データを書き込むメモリセルを選択する。選択されたメモリセル12,52へ書き込むデータに従って、第1のビット・ライン16または第2のビット・ライン44を選択する。選択されたビット・ラインに書き込み電流を流すことによって、メモリセル12,52にデータを書き込む。なお、メモリセル12,52を選択したことによって、書き込み電流を流す書き込みワード・ライン14も選択し、ビット・ラインに書き込み電流を流すと同時に、書き込みワード・ライン14にも書き込み電流を流す。当然、第2のビット・ライン44が選択された場合、第2のスイッチング素子26をオンにする。また、書き込み電流を流す向きを先ず選択し、それに応じて第1のビット・ライン16か第2のビット・ライン44を選択することも可能である。
【0065】
この時、電流の向きの選択の幅が広がるので、書き込みに関わる回路の設計の自由度が大きくなり、それによって、チップ面積を小さくできる可能性が開ける。また、メモリセルを上下に重ねた場合などに、干渉の起こりにくい方のビット・ラインを選択できるなどの利点が生まれる。
【0066】
以上、本発明のメモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法について説明したが、本発明はこれらに限定されるものではない。本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良,修正,変形を加えた態様で実施できるものである。
【0067】
【発明の効果】
本発明によると、複数のメモリセルに同時にデータを書き込む際に、第1のビット・ラインと第2のビット・ラインを直列に接続することができるため、書き込み電流を従来のメモリセルと比較して低減することができた。従って、ノイズが減り、また、電流駆動回路を小型化できる。ノイズが減ることにより回路動作が安定になる。
【0068】
第1のビット・ラインと第2のビット・ラインのいずれかを選択することにより、書き込み電流の向きを選択することができるので、書き込み回路の設計や配置の自由度が増す。
【0069】
また、第1のスイッチング素子と並列に第3のスイッチング素子を設けた場合、読み出し動作時にメモリセル内のスイッチング素子などによる寄生抵抗を削減することが可能である。
【図面の簡単な説明】
【図1】本発明のメモリセルの側面断面図である。
【図2】本発明の記憶回路ブロックの書き込みにかかわる回路構成を示す図である。
【図3】本発明の他のメモリセルの側面断面図である。
【図4】図3中のメモリセルの読み出し時の等価回路である。
【図5】従来のメモリセルの側面断面図である。
【図6】従来の記憶回路ブロックの書き込みにかかわる回路構成を示す図である。
【符号の説明】
10,60:記憶回路ブロック
11,61:メモリセルアレイ
12,52,62:メモリセル
14:書き込みワード・ライン
16:第1のビット・ライン
18:第1の配線構造体
20:第2の配線構造体
22:第3の配線構造体
24:第1のスイッチング素子(第1のMOSFET)
26:第2のスイッチング素子(第2のMOSFET)
28:読み出しワード・ライン
30,56:ゲート
32:絶縁領域
34:自由強磁性層
36:トンネルバリアー
38:固定磁性層
40:記憶素子(MTJ素子)
42a:第2のスイッチ
42c,42d,42b:第1のスイッチ
42e:第3のスイッチ
44:第2のビット・ライン
46,64:書き込み回路
54:第3のスイッチング素子(第3のMOSFET)
Claims (40)
- 第1のビット・ラインと、
前記第1のビット・ラインに接続され、少なくとも該第1のビット・ラインに流れる電流によって生成される磁界の向きに応じて磁化の向きが決定される強磁性体の層を含む記憶素子と、
第1のスイッチング素子と、
前記第1のビット・ラインとで前記記憶素子を挟み、該記憶素子と該第1のスイッチング素子とを接続する第1の配線構造体と、
前記第1の配線構造体に接続された第2の配線構造体と、
前記第1の配線構造体または前記第2の配線構造体をメモリセルの外部回路と接続するための第2のスイッチング素子と、
を含むメモリセル。 - 前記第2のスイッチング素子が、隣り合うメモリセルの前記第1の配線構造体同士、前記第2の配線構造体同士、または該第1の配線構造体と該第2の配線構造体を接続する請求項1に記載のメモリセル。
- 前記記憶素子がMTJ(Magnetic Tunnel Junction)素子である請求項1または2に記載のメモリセル。
- 前記第1の配線構造体、前記第2の配線構造体及び前記第2のスイッチング素子が第2のビット・ラインの一部である請求項1乃至3に記載のメモリセル。
- 前記第1及び第2のスイッチング素子がそれぞれ第1及び第2のMOSFETである請求項1乃至4に記載のメモリセル。
- メモリセル内において、第1のMOSFETと第2のMOSFETが絶縁領域で分離されている請求項5に記載のメモリセル。
- 請求項4乃至6に記載のメモリセルと、
前記第1のビット・ラインまたは第2のビット・ラインに書き込み電流を流す書き込み回路と、
前記書き込み回路に接続され、前記第1のビット・ラインまたは第2のビット・ラインを選択するスイッチと、
を含む記憶回路ブロック。 - 請求項4乃至6に記載のメモリセルを複数個含む記憶回路ブロックであって、
隣り合うメモリセルが前記第1のビット・ラインで接続され、且つ前記第2のスイッチング素子を介して接続されている記憶回路ブロック。 - ワード・ラインと、
第1のビット・ラインと、
複数の前記ワード・ラインと複数の前記第1のビット・ラインとがマトリックス状に配置され、その交叉部に配置された請求項4乃至6に記載のメモリセルと、を含む記憶回路ブロック。 - 前記第1のビット・ラインまたは第2のビット・ラインを選択するための第1のスイッチと、
前記第1のスイッチによって同一カラムアドレスに属する前記第1のビット・ライン同士、前記第2のビット・ライン同士、または該第1のビット・ラインと該第2のビット・ラインとが直列接続されて形成される電流経路と、
前記電流経路に書き込み電流を流すための書き込み回路と、
前記書き込み回路と対応して動作する回路と、
前記電流経路の一端と前記書き込み回路とを接続する第2のスイッチと、
前記電流経路の他端と前記書き込み回路と対応して動作する回路とを接続する第3のスイッチと、
を含む請求項9に記載の記憶回路ブロック。 - 前記書き込み回路に対応する回路がアースである請求項10に記載の記憶回路ブロック。
- 前記第1のスイッチ、第2のスイッチ及び第3のスイッチがMOSFETで構成される請求項10または11に記載の記憶回路ブロック。
- 前記第1のビット・ラインと前記第2のビット・ラインの両端または一端に接続された該第1のビット・ラインと第2のビット・ラインを選択するスイッチと、
該スイッチに接続された書き込み回路と、
を含む請求項8または9に記載の記憶回路ブロック。 - 第1のビット・ラインと、
少なくとも前記第1のビット・ラインに流れる電流によって生成される磁界の向きに応じて磁化の向きが決定される強磁性体の層を含み、該強磁性体の層の磁化の向きによって電気抵抗が変化する記憶素子と、
第1のスイッチング素子と、
前記第1のビット・ラインとで前記記憶素子を挟み、該記憶素子と該第1のスイッチング素子を接続する第1の配線構造体と、
前記第1の配線構造体に接続された第2の配線構造体と、
前記第1のスイッチング素子と並列に接続され、且つ前記第2の配線構造体に接続された第3のスイッチング素子と、
を設けたメモリセル。 - 前記記憶素子がMTJ(Magnetic Tunnel Junction)素子である請求項14に記載のメモリセル。
- 前記第1の配線構造体または前記第2の配線構造体をメモリセルの外部回路と接続するための第2のスイッチング素子を含む請求項14または15に記載のメモリセル。
- 隣り合うメモリセルの前記第1の配線構造体同士、前記第2の配線構造体同士、または該第1の配線構造体と第2の配線構造体を前記第2のスイッチング素子が接続する請求項16に記載のメモリセル。
- 前記第1の配線構造体、前記第2の配線構造体及び前記第2のスイッチング素子が第2のビット・ラインの一部である請求項16または17に記載のメモリセル。
- 前記第1、及び第3のスイッチング素子がそれぞれ第1、及び第3のMOSFETである請求項14乃至18に記載のメモリセル。
- 前記第2のスイッチング素子が第2のMOSFETである請求項16乃至19に記載のメモリセル。
- 請求項18乃至20に記載のメモリセルと、
前記第1のビット・ラインまたは第2のビット・ラインに書き込み電流を流す書き込み回路と、
前記書き込み回路に接続され、前記第1のビット・ラインまたは第2のビット・ラインを選択するスイッチと、
を含む記憶回路ブロック。 - 請求項16乃至20に記載のメモリセルを複数個含む記憶回路ブロックであって、
隣り合うメモリセルが前記第1のビット・ラインで接続され、且つ前記第2のスイッチング素子を介して接続されている記憶回路ブロック。 - ワード・ラインと、
第1のビット・ラインと、
複数の前記ワード・ラインと複数の前記第1のビット・ラインとがマトリックス状に配置され、その交叉部に配置された請求項18乃至20のメモリセルと、
を含む記憶回路ブロック。 - 前記第1のビット・ラインまたは第2のビット・ラインを選択するための第1のスイッチと、
前記第1のスイッチによって同一カラムアドレスに属する前記第1のビット・ライン同士、前記第2のビット・ライン同士、または該第1のビット・ラインと該第2のビット・ラインとが直列接続されて形成される電流経路と、
前記電流経路に書き込み電流を流すための書き込み回路と、
前記書き込み回路に対応して動作する回路と、
前記電流経路の一端と前記書き込み回路とを接続する第2のスイッチと、
前記電流経路の他端と前記書き込み回路と対応して動作する回路とを接続する第3のスイッチと、
を含む請求項23に記載の記憶回路ブロック。 - 前記書き込み回路に対応する回路がアースである請求項24に記載の記憶回路ブロック。
- 前記第1のスイッチ、第2のスイッチ及び第3のスイッチがMOSFETで構成される請求項24または25に記載の記憶回路ブロック。
- 前記第1のビット・ラインと前記第2のビット・ラインの両端または一端に接続されたスイッチと、
該スイッチに接続された書き込み回路と、
を設けた請求項22または23に記載の記憶回路ブロック。 - 請求項14乃至20に記載のメモリセルと、
前記記憶素子に記憶されたデータを読み出すための読み出し回路と、
前記第1のビット・ラインと前記読み出し回路とを接続するビットスイッチと、を含む記憶回路ブロック。 - 縦横または一列に配置された複数個の請求項14乃至20に記載のメモリセルと、
前記記憶素子に記憶されたデータを読み出すための読み出し回路と、
前記第1のビット・ラインと前記読み出し回路とを接続するビットスイッチと、を含む記憶回路ブロック。 - 請求項1乃至6または請求項18乃至20に記載のメモリセルを含む記憶回路ブロックのデータの書き込み方法であって、
第1のビット・ラインまたは第2のビット・ラインを選択するステップと、
選択した前記第1のビット・ラインまたは前記第2のビット・ラインに書き込み電流を流すステップと、
を含むデータの書き込み方法。 - 前記選択するステップで、前記第2のビット・ラインが選択された場合、前記第2のスイッチング素子をオンにするステップを含む請求項30に記載のデータの書き込み方法。
- 前記書き込み電流を流す向きを選択するステップを含む請求項30または31に記載のデータの書き込み方法。
- 複数のワード・ラインと複数の第1のビット・ラインとがマトリックス状に配置され、その交叉部において少なくとも第1のビット・ラインに流れる電流によって生成される磁界の向きに応じて磁化の向きが決定される強磁性体の層を含む記憶素子、第1のスイッチング素子、該ビット・ラインとで該記憶素子を挟み、該記憶素子と該第1のスイッチング素子を接続する第1の配線構造体、及び該第1の配線構造体に接続された第2の配線構造体を含んだメモリセルと、隣り合うメモリセルの前記第1の配線構造体同士、前記第2の配線構造体同士または該第1の配線構造体と第2の配線構造体を接続する第2のスイッチング素子と、該第1の配線構造体、第2の配線構造体及び第2のスイッチング素子で第2のビット・ラインを形成し、該第1のビット・ラインまたは第2のビット・ラインを選択し、同一カラムアドレスに属する該第1のビット・ライン同士、該第2のビット・ライン同士または該第1のビット・ラインと第2のビット・ラインとを直列接続する第1のスイッチと、前記第1のスイッチによって同一カラムアドレスに属する前記第1のビット・ライン同士、前記第2のビット・ライン同士、または該第1のビット・ラインと該第2のビット・ラインとが直列接続されて形成される電流経路と、前記電流経路に書き込み電流を流すための書き込み回路と、前記書き込み回路に対応して動作する回路と、前記電流経路の一端と前記書き込み回路とを接続する第2のスイッチと、前記電流経路の他端と前記書き込み回路と対応して動作する回路とを接続する第3のスイッチと、を含んだ記憶回路ブロックを使用したデータの書き込み方法において、
データを書き込むメモリセルを選択するステップと、
選択された前記メモリセルに記憶させるデータにしたがって、前記第2のスイッチを介して書き込み回路に接続される第1のビット・ラインまたは第2のビット・ラインを選択するステップと、
選択されたメモリセルに記憶させるデータにしたがって、書き込み電流を流す該第1のビット・ラインまたは第2のビット・ラインを前記第1のスイッチによって選択するステップと、
前記書き込み回路に対応する回路に接続される前記第1のビット・ラインまたは第2のビット・ラインを前記第3のスイッチによって選択するステップと、
直列接続された前記第1のビット・ラインまたは第2のビット・ラインに前記書き込み回路から書き込み電流を流すステップと、
を含むデータの書き込み方法。 - 前記第2のスイッチを介して書き込み回路に接続される第1のビット・ラインまたは第2のビット・ラインを選択するステップ、前記書き込み電流を流す該第1のビット・ラインまたは第2のビット・ラインを前記第1のスイッチによって選択するステップ、及び/または前記書き込み回路に対応する回路に接続される前記第1のビット・ラインまたは第2のビット・ラインを前記第3のスイッチによって選択するステップによって、前記第2のビット・ラインが選択された場合、前記第2のスイッチング素子をオンにするステップを含む請求項33に記載のデータの書き込み方法。
- 前記書き込み電流の向きを選択するステップを含む請求項33または34に記載のデータの書き込み方法。
- ワード・ライン、第1のビット・ライン、少なくとも第1のビット・ラインに流れる電流によって生成される磁界の向きに応じて磁化の向きが決定される強磁性体の層を含む記憶素子、第1のスイッチング素子、該ビット・ラインとで該記憶素子を挟み、該記憶素子と該第1のスイッチング素子を接続する第1の配線構造体、及び該第1の配線構造体に接続された第2の配線構造体を含んだ複数個のメモリセルと、隣り合うメモリセルの前記第1の配線構造体同士、前記第2の配線構造体同士または該第1の配線構造体と第2の配線構造体を接続する第2のスイッチング素子と、該第1の配線構造体、第2の配線構造体及び第2のスイッチング素子で第2のビット・ラインを形成し、該第1のビット・ラインと該第2のビット・ラインの両端または一端にスイッチを介して接続された書き込み回路と、を含んだ記憶回路ブロックを使用したデータの書き込み方法において、
データを書き込むメモリセルを選択するステップと、
選択された前記メモリセルに記憶させるデータにしたがって、書き込み電流を流す第1のビット・ラインまたは第2のビット・ラインを選択するステップと、
前記選択するステップによって選択された第1のビット・ラインまたは第2のビット・ラインに前記書き込み回路から書き込み電流を流すステップと、
を含むデータの書き込み方法。 - 前記書き込み電流を流す第1のビット・ラインまたは第2のビット・ラインを選択するステップにおいて、該第2のビット・ラインが選択された場合、前記第2のスイッチング素子をオンにする請求項36に記載のデータの書き込み方法。
- 前記書き込み電流の向きを選択するステップを含む請求項36または37に記載のデータの書き込み方法。
- 請求項14乃至20に記載のメモリセルを使用したデータの読み出し方法であって、
前記第1のスイッチング素子と第3のスイッチング素子を同時にオンにするステップと、
前記第1のビット・ラインに読み出し電流を流して前記記憶素子に記憶されているデータの信号を取り出すステップと、
を含むデータの読み出し方法。 - 複数のワード・ラインと複数の第1のビット・ラインとがマトリックス状に配置され、その交叉部において少なくとも第1のビット・ラインに流れる電流によって生成される磁界の向きに応じて磁化の向きが決定される強磁性体の層を含み、該強磁性体の層の磁化の向きによって電気抵抗が変化する記憶素子と、第1のスイッチング素子と、該ビット・ラインとで該記憶素子を挟み、該記憶素子と該第1のスイッチング素子を接続する第1の配線構造体と、該第1の配線構造体に接続された第2の配線構造体と、第1のスイッチング素子と並列に接続され、第2の配線構造体に接続された第3のスイッチング素子と、を含んだメモリセルを有する記憶回路ブロックを使用したデータの読み出し方法において、
データの読み出しを行うメモリセルを選択するステップと、
選択された前記メモリセルの前記第1のスイッチング素子と第3のスイッチング素子のそれぞれを同時にオンにするステップと、
選択された前記メモリセルの前記第1のビット・ラインに読み出し電流を流して該記憶素子に記憶されたデータを読み出すステップと、
を含むデータの読み出し方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001193984A JP3844117B2 (ja) | 2001-06-27 | 2001-06-27 | メモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001193984A JP3844117B2 (ja) | 2001-06-27 | 2001-06-27 | メモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003016776A JP2003016776A (ja) | 2003-01-17 |
JP3844117B2 true JP3844117B2 (ja) | 2006-11-08 |
Family
ID=19032177
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001193984A Expired - Fee Related JP3844117B2 (ja) | 2001-06-27 | 2001-06-27 | メモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3844117B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4047615B2 (ja) * | 2002-04-03 | 2008-02-13 | 株式会社ルネサステクノロジ | 磁気記憶装置 |
US6784510B1 (en) * | 2003-04-16 | 2004-08-31 | Freescale Semiconductor, Inc. | Magnetoresistive random access memory device structures |
FR2867300B1 (fr) * | 2004-03-05 | 2006-04-28 | Commissariat Energie Atomique | Memoire vive magnetoresistive a haute densite de courant |
CN100563009C (zh) | 2004-05-25 | 2009-11-25 | 株式会社瑞萨科技 | 半导体器件 |
US8054673B2 (en) * | 2009-04-16 | 2011-11-08 | Seagate Technology Llc | Three dimensionally stacked non volatile memory units |
-
2001
- 2001-06-27 JP JP2001193984A patent/JP3844117B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003016776A (ja) | 2003-01-17 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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RD14 | Notification of resignation of power of sub attorney |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090825 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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