以下、添付図面を参照しながら、例示する実施形態にかかる撮像素子、撮像装置および半導体装置を詳細に説明する。
(実施形態1)
まず、実施形態1にかかる撮像素子、撮像装置および半導体装置を、図面を用いて詳細に説明する。図1は、実施形態1にかかる撮像装置の概略構成を示す俯瞰図である。図1に示すように、撮像装置1は、撮像素子としての画素アレイ11と、レジスタ12と、タイミング発生回路13と、ADC(Analog−to−Digital Converter)14と、DSP(Digital Signal Processor)15と、I/O(Input/Output)16とを備える。
画素アレイ11は、それぞれ受光素子を含む複数の画素(以下、画素セルという)が2次元配列された撮像素子である。図2は、実施形態1にかかる撮像素子の概略構成例を示す回路図である。なお、図2には、1本の第1配線L2に2つの画素セル11Aおよび11Bが接続された構成を例示するが、図1における画素アレイ11は、複数の配線それぞれに複数の画素セルが接続された構成を有していてよい。
図2に示すように、画素セル11Aは、受光部11aおよび走査回路11bを有している。受光部11aは、フォトダイオードPD1と、トランスファーゲートTG1とを含む。走査回路11bは、リセットトランジスタQ1と、増幅回路11cとを含む。増幅回路11cは、互いのソースが接続された2つのMOSFET(以下、MOSトランジスタという)Q2およびQ3より構成されたソースフォロア回路である。2つのMOSトランジスタQ2およびQ3のうち、MOSトランジスタQ2は受光部11aに蓄積された電荷に応じた電位を所定のゲインで増幅するアンプトランジスタであり、MOSトランジスタQ3は読出対象の画素セルを選択するためのスイッチングトランジスタである。以下、MOSトランジスタQ2をアンプトランジスタQ2といい、MOSトランジスタQ3をスイッチングトランジスタQ3という。尚、MOSトランジスタQ3は、アンプトランジスタであるMOSトランジスタQ2のソース側に接続されていてもよいし、受光部11aおよび走査回路11bよりなる画素部から省略されてもよい。
受光部11aにおけるフォトダイオードPD1のカソードは、トランスファーゲートTG1を介して、走査回路11bの増幅回路11cにおけるアンプトランジスタQ2のゲートに接続されている。フォトダイオードPD1は、入射した光を受光して電子に変換する。トランスファーゲートTG1は、フォトダイオードPD1に発生した電子をフローティングディフュージョン(FD)と呼ばれる電荷蓄積領域に転送する。その結果、電荷蓄積領域に入射光の強度に応じた電荷が蓄積される。
アンプトランジスタQ2のゲートには、リセットトランジスタQ1を介して電源線Vddも接続されている。リセットトランジスタQ1のゲートには、電荷蓄積領域に蓄積された電荷をリセットするためのリセット信号Resetが印加される。すなわち、リセットトランジスタQ1は、受光部11a(画素)から信号を読み出す前に電荷蓄積領域の電位をリセットする役割を持つ。
また、増幅回路11cにおけるスイッチングトランジスタQ3のゲートには、受光部11aからの電荷読出を制御するアドレス信号Addressが入力される。増幅回路11cにおけるアンプトランジスタQ2のソースは、可変抵抗素子VR1を備える第2配線L1を介して第1配線L2のノードN1に接続される。したがって、トランスファーゲートTG1を介して電荷蓄積領域に蓄積された電荷に応じたゲート電位がアンプトランジスタQ2のゲートに発生する。増幅回路11cはソースフォロア回路11cであるため、アンプトランジスタQ2のゲートに発生したゲート電位は、アンプトランジスタQ2のソース電位に変換される。その結果、アンプトランジスタQ2のソース電位がフォトダイオードPD1で受光した光量に応じた電位となる。このソース電位は、第2配線L1上の可変抵抗素子VR1を介してノードN1に印加される。
以上のような画素セル11Aの構成は、画素セル11Bおよび図示しないその他の画素セルに対しても同様である。したがって、たとえば画素セル11Bの場合、トランスファーゲートTG1に選択信号が印加されている最中にアドレス信号AddressがスイッチングトランジスタQ3のゲートに印加されると、電荷蓄積領域に蓄積された電荷に応じたアンプトランジスタQ2のゲート電位がソース電位に変換されて、第2配線L1上の可変抵抗素子VR1を介してノードN2に印加される。
また、同一の第1配線L2に接続された複数の画素セルのうち隣接する画素セル(たとえば画素セル11Aおよび11B)間の第1配線L2上には、可変抵抗素子VR2が設けられる。たとえば、隣接する画素セル11Aおよび11Bが第1配線L2に接続するノードN1およびN2間には、可変抵抗素子VR2が設けられる。したがって、各ノードN1およびN2から周辺回路へ出力される電圧値(光量値)は、各第2配線L1上に設けられた可変抵抗素子VR1の抵抗値R1と、第1配線L2上の可変抵抗素子VR2の抵抗値R2との比R1/R2に応じて平滑化された値となる。なお、平滑化とは、隣接画素間の輝度値の差を和らげて画像中のエッジを滑らかにすることである。
比R1/R2が大きければ平滑度は大きく、R1/R2が小さければ平滑度は小さい。たとえば、抵抗値R2を抵抗値R1に対して非常に大きくした場合、各ノードN1およびN2から出力される電圧値(光量値)がほとんど平滑化されないため、実質的に生の画像データが画素アレイ11から読み出される。一方、抵抗値R2を抵抗値R1に対して小さくした場合、各ノードN1およびN2から出力される電圧値(光量値)が比較的強く平滑化されるため、大きく平滑化された画像データが画素アレイ11から読み出される。このように、比R1/R2を変化させることで、異なる平滑度の画像データを生成することが可能である。これにより、画素のアナログ平滑化および複数の異なる平滑度の画像情報からなるガウシアンピラミッドの作成を、画素アレイ11において画素面積の増加を極力抑えつつ行うことが可能となる。また、周辺回路部で異なる平滑度の画像の差分処理や、特徴点抽出ならびに特徴量抽出を行うことで、画像認識処理に必要な基本処理を高速に行うことが可能となる。たとえば、異なる平滑度の画像データとして画素アレイ11から読み出した2つの画像データに対して差分処理を実行することで、画像中のエッジを抽出した、いわゆるエッジ画像を高速に生成することが可能である。なお、異なる平滑度の画像の差分処理や、特徴点抽出処理ならびに特徴量抽出処理は、周辺回路に限らず、CPU(Central Processing Unit)などの情報処理装置において実行されたアプリケーションソフトウエアによって実行されてもよい。
なお、図2では、1次元方向に隣り合う画素セル間を可変抵抗素子VR2を介して接続しているが、上下左右に隣り合う画素セル間をそれぞれ可変抵抗素子VR2を介して接続してもよい。1次元方向に隣り合う画素セル間に可変抵抗素子VR2を介在させた場合、画素アレイ11から1次元平滑化された画像データを取り出すことができる。一方、上下左右に隣り合う画素セル間にそれぞれ可変抵抗素子VR2を介在させた場合、画素アレイ11から2次元平滑化された画像データを取り出すことができる。
可変抵抗素子VR1およびVR2には、たとえばMOSトランジスタを用いることが可能である。ただし、MOSトランジスタに限られるものではなく、抵抗値を変化させることが可能である抵抗素子であれば如何様にも変形することができる。たとえば、ReRAM、MRAM、PRAM、イオンメモリ、アモルファスシリコンメモリ、ポリシリコンメモリなどの2端子可変抵抗素子を可変抵抗素子VR1およびVR2のうち少なくとも一方に用いることもできる。また、可変抵抗素子VR1およびVR2それぞれの代わりに、配線層11Lに複数のトランジスタからなる可変抵抗回路を設けることも可能である。さらに、異なる抵抗値を持つ複数の抵抗素子アレイを切り替えることで抵抗値を変更するように構成することも可能である。
図3は、可変抵抗素子にMOSトランジスタが用いられた撮像素子の概略構成例を示す回路図である。図3に示すように、可変抵抗素子VR1およびVR2として用いられるMOSトランジスタQR1およびQR2は、それぞれ隣接する画素間(たとえば画素セル11Aおよび11B間)を接続する配線層11Lに設けられている。図4に、図3に示す回路構成を実現するための半導体装置の断面構造例を示す。なお、図4では、説明の都合上、リセットトランジスタQ1および増幅回路11cにおけるスイッチングトランジスタQ3を省略している。また、図4では、裏面照射型の半導体装置が示されているが、これに限られず、表面照射型の半導体装置であってもよい。
図4の半導体装置に示すように、1つの画素セル11Aは、マトリクス状に配置されたフォトダイオードPD1とトランスファーゲートTG1とアンプトランジスタQ2とが第1面(これを上面とする)に形成された半導体基板113を有する。半導体基板113の第2面(これを裏面とする)には、カラーフィルタ112が接合されている。また、カラーフィルタ112における半導体基板113との接合面の反対側の面には、フォトダイオードPD1と位置合わせされたマイクロレンズ111が設けられている。なお、マイクロレンズ111からフォトダイオードPD1までは、カラーフィルタ112に応じた特定波長の光を通過させることができる。たとえば、マイクロレンズ111とフォトダイオードPD1との間の半導体基板113にスルーホールが形成されていてもよいし、半導体基板113に透明基板が用いられていてもよい。
半導体基板113の上面上には、コンタクト層114が形成される。このコンタクト層114には、アンプトランジスタQ2のソースを電気的に引き出すためのビアが形成されている。このビアの上部には、上層とのアライメントを容易化するためのパッドが形成されていてもよい。また、コンタクト層114上には、層間の原子拡散を防止するための拡散防止膜115が形成されている。
拡散防止膜115上には、層間絶縁膜116、118およびパッシベーション120よりなる配線層11Lが形成される。具体的には、拡散防止膜115上には、層間絶縁膜116および118が形成されている。層間絶縁膜116および118の間にはゲート絶縁膜117が形成され、このゲート絶縁膜117を挟んでMOSトランジスタQR1(図3参照)が形成されている。また、拡散防止膜115、層間絶縁膜116、ゲート絶縁膜117および層間絶縁膜118には、第2配線L1の一部として、コンタクト層114の上部まで電気的に引き出されたビアをMOSトランジスタQR1のドレインに電気的に接続するためのビアおよび配線層が形成されている。
MOSトランジスタQR1のソースは、層間絶縁膜118に形成されたビアを介して層間絶縁膜118上まで電気的に引き出されている。このビアの上部には、上層とのアライメントを容易化するためのパッドが形成されていてもよい。層間絶縁膜118上には、ゲート絶縁膜119とパッシベーション120とが形成されている。
図3における第1配線L2は、パッシベーション120に形成され、MOSトランジスタQR2は、ゲート絶縁膜119を挟んで形成されている。層間絶縁膜118上まで電気的に引き出されたMOSトランジスタQR1のソースは、ゲート絶縁膜119およびパッシベーション120に、第2配線L2の一部として形成されたビアを介して第1配線L2に電気的に接続される。また、第1配線L2のノードN1は、パッシベーション120に形成されたビアを介してパッシベーション120表面まで電気的に引き出されている。このビアの上部には、他の基板(たとえば回路基板)に対する接合時のアライメントを容易化するためのパッドが形成されていてもよい。
なお、MOSトランジスタQR1およびQR2に用いた半導体層は、たとえばInGaZnOやZnOなどの酸化物半導体であってもよいし、Poly−Si、アモルファスSi、SiGeなどであってもよい。この半導体層は、複数の異なる種の膜より構成される積層膜であってもよい。積層膜としては、たとえばInGaZnO/Al2O3/InGaZnO/Al2O3などを用いることができる。また、層間絶縁膜116、118およびパッシベーション120に形成されたビアおよび配線層には、金属配線や不純物がドープされた半導体層など、種々の導電層を用いることができる。
以上のように、半導体基板113上に形成した配線層11Lに可変抵抗素子VR1およびVR2としてのMOSトランジスタQR1およびQR2を設けることで、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。
なお、図4に示す断面構造は一例に過ぎず、たとえば配線層11Lに形成されたMOSトランジスタQR1およびQR2の構造はこの限りではない。たとえば、MOSトランジスタQR1およびQR2は、半導体層の上下にゲート電極を設けたダブルゲート構造であってもよい。また、各配線の断面配置も、図4に示す位置に限られない。たとえば、下層に位置するMOSトランジスタQR1のゲート幅方向と上層に位置するMOSトランジスタQR2のゲート幅方向とが直交するように配置されていてもよい。さらに、半導体基板113に形成されている各トランジスタ(フォトダイオードPD1を含む)の並び等も図4に示す配置に限られない。
つぎに、実施形態1にかかる半導体装置の製造方法について、図面を用いて詳細に説明する。図5〜図9は、たとえば図4に示した半導体装置の製造方法を示すプロセス断面図である。なお、図5〜図9は、図4に示した半導体装置の製造方法の一例を示すものであり、これらのプロセスに限られるものではない。
まず、図5に示すように、従来のCMOSイメージセンサと同様に、半導体基板113の上面に素子分離層131を形成し、ゲート絶縁膜136およびゲート電極135を順次形成する。つづいて、マスクもしくはセルフアラインによるイオン注入にてn型のドーパントおよびp型のドーパントを半導体基板113上面の適宜所定の領域に注入することで、n+型のドープ領域132とp+型のドープ領域133とを形成する。つづいて、半導体基板113上に絶縁層であるコンタクト層114aを形成し、このコンタクト層114aにMOSトランジスタQ2のソースを電気的に引き出すためのビア137を形成する。つづいて、ビア137が形成されたコンタクト層114a上にパッド138を形成し、パッド138が形成されたコンタクト層114a上にコンタクト層114bを形成した後、たとえばCMPにてパッド138の上面を露出させる。その後、平坦化されたコンタクト層114b上に拡散防止膜115を形成する。
つぎに、図6に示すように、拡散防止膜115上に層間絶縁膜116を形成し、この層間絶縁膜116にパッド138を電気的に引き出すビア139を形成する。つぎに、ビア139上にパッド140を形成するとともに、MOSトランジスタQR1のゲート電極141を形成する。なお、パッド140およびゲート電極141には、たとえば銅(Cu)などの金属が用いられてもよい。つづいて、ゲート電極141上にゲート絶縁膜117をプラズマCVD法などで形成する。
つぎに、図7に示すように、ゲート絶縁膜117上に半導体層142aを形成し、エッチングにより選択的に除去する。この際、半導体層142aがInGaZnOなどの酸化物半導体である場合は、たとえばスパッタリング法で形成することができる。また、半導体層142aがポリシリコンやアモルファスシリコンなどである場合は、たとえばプラズマCVD法で形成することができる。
つぎに、図8に示すように、半導体層142a上にマスクパターン142bを形成し、イオン注入法により半導体層142aにドーパントを注入することで、チャネル領域141を形成するとともに、半導体層142aにソース領域143およびドレイン領域143を形成する。この際、半導体層142aが酸化物半導体である場合は、水素プラズマなどの還元性プラズマにより酸素欠陥領域を形成する方法や、アンモニアなどの窒素含有プラズマにより窒素を導入する方法により、ソース領域143およびドレイン領域143を形成することができる。また、半導体層142aがPoly−SiやアモルファスSiやSiGeの場合は、リン、砒素、ボロンなどの不純物インプラによりソース領域143およびドレイン領域143を形成することができる。
つぎに、図9に示すように、マスクパターン142bを除去した後、ソース領域143およびドレイン領域143とパッド140とに重なるようにそれぞれビア144および145ならびに配線層146を形成する。
つぎに、上記の図6〜図9と同様の工程を行うことで、上層のMOSトランジスタQR2を形成し、これらのMOSトランジスタQR2を金属層などの配線層L2などで接続することで、図4に示すような断面構造の半導体装置が製造される。
以上のように、実施形態1によれば、隣接する画素(たとえば画素セル11Aおよび11B)間を可変抵抗素子VR2で接続した構成を有するため、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。
また、シリコン網膜チップを用いた場合には、専用に画素レイアウトを作り変える必要が生じてしまう可能性も存在するが、実施形態1は配線層11Lに可変抵抗素子VR2を作り込む構成であるため、画素アレイ11の画素レイアウトを実質的に変更することなく、画像認識に必要な基本処理機能を有した撮像素子を実現することができる。
なお、異なる平滑度の画像に対する差分処理、差分処理後の極小値・極大値抽出(特徴点抽出)処理、特徴点近傍の光量値勾配情報などを計算する特徴量計算処理などの画像処理は、周辺回路部もしくは撮像素子外部で行われてよいものであるため、ここでは詳細な説明を省略する。
(実施形態2)
つぎに、実施形態2にかかる撮像素子、撮像装置および半導体装置を、図面を用いて詳細に説明する。
上述したように、画素アレイ11から読み出される画像データの平滑度は、可変抵抗素子VR1およびVR2の抵抗比R1/R2で決まる。この抵抗比R1/R2は、抵抗値R1およびR2のうち少なくとも一方を変化させることで調整することができる。言い換えれば、抵抗値R1およびR2のうち一方を固定値とすることができる。そこで、実施形態2では、第2配線L1上の可変抵抗素子VR1の代わりに、抵抗値が非可変の非可変抵抗素子を用いる。ただし、これに限らず、第1配線L2上の可変抵抗素子VR2の代わりに、非可変抵抗素子を用いてもよい。
図10は、実施形態2にかかる撮像素子の概略構成例を示す回路図である。図10と図3とを比較すると明らかなように、実施形態2では、画素セル11Aおよび11Bと第1配線L2とを結ぶ第2配線L1上のMOSトランジスタQR1が、非可変抵抗素子RR1に置き換えられている。その他の構成は、図3に示す撮像素子と同様であってよい。
図11に、図10に示す回路構成を実現するための半導体装置の断面構造例を示す。なお、図11においても、図4と同様に、リセットトランジスタQ1および増幅回路11cにおけるスイッチングトランジスタQ3を省略している。また、図11では、裏面照射型の半導体装置が示されているが、これに限られず、表面照射型の半導体装置であってもよい。
図11と図4とを比較すると明らかなように、実施形態2では、配線層11Lにおける下層側のゲート絶縁膜117が省略され、層間絶縁膜116上に、MOSトランジスタQR1の代わりに非可変抵抗素子RR1が形成された構成を有する。非可変抵抗素子RR1は、たとえば半導体層であってよい。この半導体層は、InGaZnOなどの酸化物半導体であってもよいし、Poly−Si、アモルファスSi、SiGeなどであってもよい。また、半導体層全体に酸素欠陥領域や不純物領域が設けられてもよい。
以上のように、実施形態2によれば、上述した実施形態と同様に、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。また、シリコン網膜チップを用いた場合でも、画素アレイ11の画素レイアウトを実質的に変更することなく、画像認識に必要な基本処理機能を有した撮像素子を実現することができる。
さらに、実施形態2では、可変抵抗素子VR1およびVR2のいずれかに単純構造の非可変抵抗素子を用いているため、製造における工程数を少なくすることができる。
なお、その他の撮像素子、撮像装置および半導体装置の構成、製造方法および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
(実施形態3)
つぎに、実施形態3にかかる撮像素子、撮像装置および半導体装置を、図面を用いて詳細に説明する。
図12は、実施形態3にかかる撮像素子の概略構成例を示す回路図である。図12と図3とを比較すると明らかなように、実施形態3は実施形態1と同様の回路構成を有する。ただし、実施形態3では、増幅回路11cにおけるアンプトランジスタQ2が、配線層11Lに相当する配線層31L内に設けられている。
図13に、図12に示す回路構成を実現するための半導体装置の断面構造例を示す。なお、図13においても、図4と同様に、リセットトランジスタQ1および増幅回路11cにおけるスイッチングトランジスタQ3を省略している。また、図13では、裏面照射型の半導体装置が示されているが、これに限られず、表面照射型の半導体装置であってもよい。
図13と図4とを比較すると明らかなように、実施形態3では、層間絶縁膜116とゲート絶縁膜117との間に、ゲート絶縁膜317および層間絶縁膜318が設けられ、このゲート絶縁膜317を挟んでアンプトランジスタQ2が形成されている。また、コンタクト層114、拡散防止膜115、層間絶縁膜116、ゲート絶縁膜317および層間絶縁膜318には、トランスファーゲートTG1とアンプトランジスタQ2とを接続する接続配線L3が形成されている。その他の構成は、図4に示す半導体装置と同様であってよい。
以上のように、実施形態3によれば、上述した実施形態と同様に、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。また、シリコン網膜チップを用いた場合でも、画素アレイ11の画素レイアウトを実質的に変更することなく、画像認識に必要な基本処理機能を有した撮像素子を実現することができる。
さらに、実施形態3では、アンプトランジスタQ2が配線層31L内に設けられているため、画素面積を縮小することができる。もしくは、画素面積を維持しつつフォトダイオードPD1の受光面積などを大きくすることが可能となり、画素感度や飽和電子数などを向上することができる。
なお、その他の撮像素子、撮像装置および半導体装置の構成、製造方法および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
(実施形態4)
つぎに、実施形態4にかかる撮像素子、撮像装置および半導体装置を、図面を用いて詳細に説明する。
上述した実施形態1では、可変抵抗素子VR1およびVR2としてMOSトランジスタQ2およびQ3を用いたが、これに限られるものではない。たとえば可変抵抗素子VR1およびVR2として、ReRAM(Resistance Random Access Memory)、PRAM(Phase change RAM)、MRAM(Magnetoresistive RAM)、アモルファスSi、Poly−Si、またはそれらの材料と金属との積層構造を用いることも可能である。
図14に、実施形態4にかかる撮像素子の回路構成を実現するための半導体装置の断面構造例を示す。なお、図14においても、図4と同様に、リセットトランジスタQ1および増幅回路11cにおけるスイッチングトランジスタQ3を省略している。また、図14では、裏面照射型の半導体装置が示されているが、これに限られず、表面照射型の半導体装置であってもよい。
図14と図4とを比較すると明らかなように、実施形態2では、配線層11Lに相当する配線層41Lにおけるゲート絶縁膜117および119が省略され、層間絶縁膜118に可変抵抗素子VR1およびVR2が形成された構成を有する。
以上のように、実施形態4によれば、上述した実施形態と同様に、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。また、シリコン網膜チップを用いた場合でも、画素アレイ11の画素レイアウトを実質的に変更することなく、画像認識に必要な基本処理機能を有した撮像素子を実現することができる。
なお、その他の撮像素子、撮像装置および半導体装置の構成、製造方法および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
(実施形態5)
つぎに、実施形態5にかかる撮像素子、撮像装置および半導体装置を、図面を用いて詳細に説明する。
図15は、実施形態5にかかる撮像素子の概略構成例を示す回路図である。図15と図3とを比較すると明らかなように、実施形態5にかかる画素セル11Aおよび11Bは、実施形態1と同様の回路構成を有していてよい。ただし、実施形態5では、各ノードN1およびN2に接続された第1配線L5に1つ以上(図15では5つ)のメモリ素子M1〜M5がそれぞれ第2配線L6を介して接続されている。なお、画素セルの構成は、図3に示す実施形態1にかかる回路構成に限られず、他の実施形態にかかる回路構成であってもよい。
あるノード(これをノードN1とする)に接続された各メモリ素子M1〜M5には、画素セル11Aから異なる抵抗比R1/R2(すなわち、異なる平滑度)で平滑化されつつ読み出された画素情報(たとえば画素値)がアナログデータとして記憶される。たとえば、メモリ素子M1には最も低い平滑度で平滑化された画素情報が記憶され、メモリ素子M2にはメモリ素子M1に記憶された画素情報よりも高い平滑度で平滑化された画素情報が記憶され、メモリ素子M3にはメモリ素子M2に記憶された画素情報よりも高い平滑度で平滑化された画素情報が記憶され、メモリ素子M4にはメモリ素子M3に記憶された画素情報よりも高い平滑度で平滑化された画素情報が記憶され、メモリ素子M5には最も高い平滑度で平滑化された画素情報が記憶される。したがって、全てのノードそれぞれに接続されたメモリ素子M1〜M5から順番に画素情報を順次読み出すことで、異なる平滑度で平滑化された画像データを読み出すことができる。ただし、平滑度とメモリ素子M1〜M5との対応は、上述の順序に限られない。
各メモリ素子M1〜M5は、たとえばMOSトランジスタQ4とキャパシタC1とが直列に接続された構成を有する。ただし、これに限らず、たとえばReRAMなどの可変抵抗メモリやSONOS(Silicon/Oxide/Nitride/Oxide/Silicon)メモリなどを用いることも可能である。
つづいて、実施形態5にかかる撮像素子の動作について説明する。ある時刻tにおける入射光の光量値に応じた電荷がフォトダイオードPD1から電荷蓄積領域に転送され、その結果、アンプトランジスタQ2のソース電位が光量値に対応した値となる。そこで、時刻tでは、R1/R2<<1として、非常に低い平滑度(実質的に平滑化無し)の画像情報を1段目のメモリ素子M1に記憶させる。ここで、フレーム速度を通常の30〜60FPS(Frame Par Second)程度とすると、各フレーム間隔は10msec以上となる。そこで、フレームとフレームとの間に可変抵抗素子VR1およびVR2の抵抗値を変えることで、異なる平滑度の画像情報を2段目以降の各メモリ素子M2〜M5に記憶させる。これにより、多数の異なる平滑度の画素情報を短時間に取得することが可能となる。なお、各メモリ素子M1〜M5におけるMOSトランジスタQ4のゲートには、それぞれの書き込みタイミングに応じた異なるタイミングで、フォトダイオードPD1からの画素情報書込のためのメモリトリガ信号が入力される。
なお、リセットトランジスタQ1をオンにした状態での画素値をメモリ素子M1〜M5のいずれかに記憶させておいてもよい。その場合、リセット状態で取得された画像データをベースとした差分処理を実行することで、画像データの低周波ノイズ成分を除去することが可能となる。
図16〜図19に、実施形態5にかかるメモリ素子M1〜M5の具体例を示す。図16は、メモリ素子の第1例を示す回路図であり、図17は、図16に示すメモリ素子の構造例を示す断面図である。図18は、メモリ素子の第2例を示す回路図であり、図19は、図18に示すメモリ素子の構造例を示す断面図である。なお、図16〜図19に示すメモリ素子M10は、メモリ素子M1〜M5に共通の構造であってよい。
図16および図17に示すように、第1例によるメモリ素子M10におけるMOSトランジスタQ4の構造は、上述したMOSトランジスタQR1およびQR2などの配線層トランジスタと同様である。また、キャパシタC1は、一方の電極151が半導体層で構成され、他方の電極152が金属配線で構成されていてもよい。さらに、各段のメモリ素子M10の断面構造では、たとえばパッシベーション120(または後述の層間絶縁膜123)上に、層間絶縁膜121、ゲート絶縁膜122および層間絶縁膜123が順次積層され、これに対してゲート絶縁膜122を挟むようにMOSトランジスタQ4およびキャパシタC1が形成されている。したがって、メモリ素子M10を5段とした場合(メモリ素子M1〜M5)、半導体装置は、図17の配線層51Lの構造が積層方向に5回繰り返された断面構造となる。なお、MOSトランジスタQ4には、メモリ保持特性を向上するためにオフリーク電流の小さいトランジスタを用いるのが好ましい。たとえば、半導体層としてInGaZnOを用いたMOSトランジスタを用いるとよい。
また、第1例では、キャパシタC1の一方の電極151を半導体層としたが、これに限られない。たとえば図18および図19に示す第2例によるメモリ素子M11のように、キャパシタC2の両方の電極161、162を金属配線としてもよい。この場合も同様に、メモリ素子M11を5段とした場合(メモリ素子M1〜M5)、半導体装置は、図19の配線層51Lの構造が積層方向に5回繰り返された断面構造となる。
なお、上述の第1例ではキャパシタC1の電極151および152間をゲート絶縁膜122とし、第2例ではキャパシタC2の電極161および162間を層間絶縁膜123の一部としたが、これに限られるものではない。たとえば、電極151および152間を誘電体膜等とすることで、キャパシタC1またはC2の容量を調整(増加または減少)してもよい。
以上のように、実施形態5によれば、上述した実施形態と同様に、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。また、シリコン網膜チップを用いた場合でも、画素アレイ11の画素レイアウトを実質的に変更することなく、画像認識に必要な基本処理機能を有した撮像素子を実現することができる。
さらに、実施形態5によれば、配線層にメモリ素子を設け、これによりなるメモリアレイに異なる平滑度で平滑化された画像データを記憶しておくため、多数の異なる平滑度の画像を短時間に取得することが可能となる。
なお、その他の撮像素子、撮像装置および半導体装置の構成、製造方法および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
(実施形態6)
つぎに、実施形態6にかかる撮像素子、撮像装置および半導体装置を、図面を用いて詳細に説明する。
上述した実施形態5では、各メモリ素子M1〜M5への書き込みタイミングに応じた異なるタイミングで、画素情報書込のためのメモリトリガ信号がMOSトランジスタQ4のゲートに入力された。ただし、上述したように、メモリ素子M1〜M5への画素情報書込のタイミングを決定するフレーム速度は、一定である。そこで、実施形態6では、1つのメモリトリガ信号を遅延することで、各メモリ素子M1〜M5への書き込みを異なるタイミングとするように構成する。
図20は、実施形態6にかかる撮像素子の概略構成例を示す回路図である。図20と図15とを比較すると明らかなように、実施形態6では、各メモリ素子M1〜M5におけるMOSトランジスタQ4のゲートに共通にメモリトリガ信号が入力される。ただし、メモリトリガ信号が伝搬する配線L7において、各メモリ素子M1〜M5におけるMOSトランジスタQ4のゲート直前には、それぞれの段でメモリトリガ信号を遅延するための遅延キャパシタC11が接続されている。これにより、メモリトリガ信号がある一定の間隔遅延されるため、各メモリ素子M1〜M5におけるMOSトランジスタQ4のオン/オフ動作が一定の間隔ずれる。そこで、遅延間隔に合わせて抵抗比R1/R2を変化させるように制御することで、異なる平滑度の画素情報を1度のメモリトリガ信号の出力でメモリ素子M1〜M5に記憶させることが可能となる。また、画素情報の読み出し時も同様に、1度のメモリトリガ信号の出力で各メモリ素子M1〜M5に保持された画像情報を読み出すことが可能となる。
なお、遅延キャパシタC11に代えて、バッファなどを用いることも可能である。ただし、通常では遅延キャパシタC11の方が面積的に有利であるため好ましい。
以上のように、実施形態6によれば、上述した実施形態と同様に、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。また、シリコン網膜チップを用いた場合でも、画素アレイ11の画素レイアウトを実質的に変更することなく、画像認識に必要な基本処理機能を有した撮像素子を実現することができる。
さらに、実施形態6によれば、実施形態5と同様に、多数の異なる平滑度の画像を短時間に取得することが可能となる。さらにまた、実施形態6によれば、1度のメモリトリガ信号の出力で各メモリ素子M1〜M5に対する書き込み/読み出しが可能となる。
なお、その他の撮像素子、撮像装置および半導体装置の構成、製造方法および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
(実施形態7)
つぎに、上述した各実施形態にかかる撮像素子を備える撮像装置について、いくつかの例を図面を用いて詳細に説明する。
・第1例
まず、水平方向に配列する画素セル間を可変抵抗素子を介して接続した場合を、第1例として説明する。図21は、実施形態7における第1例にかかる撮像装置としてのCMOSイメージセンサの概略構成を示す回路ブロック図である。なお、図21は、図1に示す撮像装置1をより具体的に示すものである。
図21に示すように、第1例による撮像装置1は、画素アレイ11と、ADC14と、DSP15を含む周辺回路17と、I/O16と、制御部20とを備える。
画素アレイ11は、複数の画素セル11A〜11Nが2次元配列した構成を有する。画素セル11A〜11N間は、それぞれ配線層11Lに設けられた可変抵抗素子VR2を介して接続される。図21に示す例では、行方向に配列する画素セル11A〜11N間にそれぞれ可変抵抗素子VR2が設けられている。
制御部20は、行選択回路(レジスタ)12と、タイミング発生回路13と、バイアス発生回路23と、電圧制御部24と、制御回路21とを含む。制御回路21は、バイアス発生回路23、電圧制御部24、行選択回路12およびタイミング発生回路13の動作を制御する。行選択回路12は、読み出しの対象となる画素セル11A〜11Nの行(水平ライン)を選択するとともに、1水平ライン内の複数の画素セル11A〜11Nからの画素信号の読み出しを制御する。電圧制御部24は、垂直出力信号線の電圧を制御するとともに、平滑化のために可変抵抗素子VR2へ与えるゲート電圧を制御する。ただし、平滑化のためのゲート電圧制御は、行選択回路12が行ってもよいし、可変抵抗素子VR2専用に設けられた電圧制御回路で行ってもよい。
ADC14は、垂直出力信号線ごとのADCブロック14a〜14nを含む。各ADCブロック14a〜14nは、対応する垂直出力信号線から読み出された電圧値(画素信号)をAD変換する。AD変換された画素信号は、周辺回路17内のたとえばDSP15によってデジタル信号処理される。異なる平滑度の画像の差分処理、極大値・極小値の抽出処理などは、たとえばDSP15において実行される。また、DSP15は、特徴点周りの画像値の勾配情報などの特徴量抽出処理も実行してよい。その後、周辺回路17において処理された画像信号は、I/O16から出力される。
・第2例
つぎに、水平方向および垂直方向の2次元方向に配列する画素セル間をそれぞれ可変抵抗素子を介して接続した場合を、第2例として説明する。図22は、実施形態7における第2例にかかる撮像装置としてのCMOSイメージセンサの概略構成を示す回路ブロック図である。図22に示すように、第2例による撮像装置2は、図21に示す撮像装置1と同様の構成を有するが、画素アレイ11において、水平方向および垂直方向の2次元方向に配列する画素セル11A〜11N間がそれぞれ可変抵抗素子VR2aまたはVR2bを介して接続されている。平滑化のために可変抵抗素子VR2aおよびVR2bへ与えるゲート電圧は、電圧制御部24によって制御される。ただし、これに限らず、行選択回路12が行ってもよいし、可変抵抗素子VR2aおよびVR2bそれぞれに専用に設けた電圧制御回路で行ってもよい。
・第3例
つぎに、垂直方向に配列する画素セル間をそれぞれ可変抵抗素子を介して接続した場合を、第3例として説明する。図23は、実施形態7における第3例にかかる撮像装置としてのCMOSイメージセンサの概略構成を示す回路ブロック図である。図23に示すように、第3例による撮像装置3は、図21に示す撮像装置1と同様の構成を有するが、画素アレイ11において、垂直方向に配列する画素セル11A〜11N間がそれぞれ可変抵抗素子VR2を介して接続されている。平滑化のために可変抵抗素子VR2へ与えるゲート電圧は、電圧制御部24によって制御される。ただし、これに限らず、行選択回路12が行ってもよいし、可変抵抗素子VR2に専用に設けた電圧制御回路で行ってもよい。
(実施形態8)
また、上述した実施形態で例示したCMOSイメージセンサチップの構造は、図24で示すように、2つのチップ30Aおよび30Bを貼り合わせた積層構造を有していてもよい。その際、TSV(Through Silicon Via)31〜34による積層構造とし、周辺回路17を画素アレイ11上に配置するレイアウトとすることで、周辺回路17の面積を大きくすることが可能となる。その結果、大規模の周辺回路17を搭載することが可能となり、特徴点抽出や特徴量抽出などの処理をより高速に実行することが可能となる。
(実施形態9)
つぎに、可変抵抗素子VR1として、各段が異なる抵抗値を持つ多段の抵抗素子アレイを切り替えることで抵抗値を変更するように構成された可変抵抗素子VR11を用いた場合の形態について、図面を用いて詳細に説明する。なお、以下の実施形態では、可変抵抗素子VR2に対して可変抵抗素子VR11を適用してもよいし、可変抵抗素子VR1およびVR2の両方に対して可変抵抗素子VR11を適用してもよい。
図25は、実施形態9にかかる撮像装置の概略構成を示す俯瞰図である。なお、図25において、図1と同様の構成については同一の符号を付し、その重複する説明を省略する。図25に示す構成では、図1における可変抵抗素子VR1が可変抵抗素子VR11に置き換えられるとともに、第1配線L2から分岐する各第2配線L1上に、可変抵抗素子VR1に対して直列接続された切替トランジスタSW11が設けられている。各切替トランジスタSW11は、書込み/読出し対象の画素セル11Aを切り替えるためのトランジスタである。なお、切替トランジスタSW11は、可変抵抗素子VR1とノードN1(N2)との間に電気的に介在するように設けられてもよし、可変抵抗素子VR1と画素セル11A(11B)との間に電気的に介在するように設けられてもよい。
図26は、実施形態9にかかる撮像装置としてのCMOSイメージセンサの概略構成を示す回路ブロック図である。図26に示すように、撮像装置4は、図21に示す撮像装置1と同様の構成において、可変抵抗素子VR1が可変抵抗素子VR11に置き換えられるとともに、各可変抵抗素子VR11と各画素セル11A〜11Nとの間に切替トランジスタSW11が接続されている。なお、図21にでは、可変抵抗素子VR1が省略されている。切替トランジスタSW11へ与える切替信号は、たとえば行選択回路12から与えられる。ただし、これに限らず、電圧制御部24から切替トランジスタSW11に切替信号が入力されてもよい。
図27は、実施形態9にかかる可変抵抗素子の一例を示す回路図である。図27に示すように、可変抵抗素子VR11は、図25におけるノードn1およびn2間に並列接続された複数の抵抗素子R1〜R10と、それぞれの抵抗素子R1〜R10を選択するための選択トランジスタT1〜T10とを備える。
各抵抗素子R1〜R10は、たとえばポリシリコン抵抗などの抵抗素子で構成されている。抵抗素子R1〜R10を同一層のポリシリコン抵抗で形成した場合、各素子の抵抗値は、配線方向の長さと配線方向と垂直な断面の面積とで決定される。ただし、これに限定されず、各抵抗素子R1〜R10で形状と均一とし、それぞれの不純物濃度を変化させることで、その抵抗値を変化させてもよい。また、可変抵抗素子VR1およびVR2の双方を可変抵抗素子VR11に置き換えた場合、それぞれで並列段数が異なっていてもよい。
各選択トランジスタT1〜T10は、対応する抵抗素子R1〜R10に直列に接続されており、そのゲートには、選択回路から出力された選択信号が印加される。この選択回路は、図26における行選択回路12であってもよいし、電圧制御部24であってもよいし、不図示の選択回路であってもよい。可変抵抗素子VR11の抵抗値R1(またはR2)は、選択信号によって導通状態になった選択トランジスタT1〜T10に接続された1つ以上の抵抗素子R1〜R10の抵抗値によって決定される。
選択トランジスタT1〜T10は、画素セル11Aの面積増加を抑えるため、配線層に設けられることが好ましい。図28に、図25に示す回路構成を実現するための半導体装置の断面構造例を示す。
図28に示すように、実施形態9では、図4に示す構成と同様の構成において、配線層21Lにおける層間絶縁膜118上にゲート絶縁膜201と層間絶縁膜202〜204とが追加されているとともに、層間絶縁膜118に形成されていた可変抵抗素子VR1であるMOSトランジスタQR1に代えて切替トランジスタSW11が形成されている。また、層間絶縁膜202には、可変抵抗素子VR11における選択トランジスタT1が形成されており、それより上層の層間絶縁膜204には、層間絶縁膜203に形成された第2配線L1を介して可変抵抗素子VR11における抵抗素子R1が形成されている。なお、説明の都合上、図28には、可変抵抗素子VR11における抵抗素子R1およびそれに直列接続された選択トランジスタT1を図示するが、他の抵抗素子R2〜R10および選択トランジスタT2〜T10についても、抵抗素子R1および選択トランジスタT1と同一層にそれぞれ形成されてもよい。
以上のように、可変抵抗素子VR1(VR2)にポリシリコン抵抗などの抵抗素子を用いた場合、トランジスタ抵抗を用いた場合と比較して、抵抗素子間のバイアス変化に対してより変化の少ない抵抗値を得ることが可能となる。また、ポリシリコン抵抗の断面積や長さを調整することで所望の抵抗値を得ることが可能となり、抵抗素子列の数に応じて所望の平滑度段数を得ることが可能となる。
なお、抵抗素子R1〜R10は、ポリシリコン抵抗以外に、絶縁膜、誘電膜、金属などであってもよい。また、図27では抵抗素子を10列としているが、10列以上であってもよいし、10列以下であってもよい。さらに、図25に示す構成において、切替トランジスタSW11は、可変抵抗素子VR11の構成によっては省略することができる。たとえば図27に示す構成の可変抵抗素子VR11を採用した場合、選択トランジスタT1〜T10で代用することも可能である。
(実施形態10)
また、実施形態9における抵抗素子R1〜R10それぞれを、ReRAM、MRAM、PRAM、イオンメモリ、アモルファスシリコンメモリおよびポリシリコンメモリなどの抵抗変化メモリで構成することも可能である。図29〜31は、抵抗素子R1〜R3を抵抗変化メモリで構成した場合の例を示す回路図である。なお、図29は抵抗素子R1を示し、図30は抵抗素子R2を示し、図31は抵抗素子R3を示す。
図29に示すように、たとえば抵抗素子R1は、単一の抵抗変化メモリR11で構成される。また、図30および図31に示す抵抗素子R2およびR3ならびに抵抗素子R4〜R10は、それぞれ多段に並列接続された抵抗変化メモリR20〜R24、R30〜R39、…によって構成される。このように、抵抗素子R1〜R10を構成する抵抗変化メモリの並列数は、目標の抵抗値に応じて変化させてよい。
図32は、実施形態10にかかる撮像装置としてのCMOSイメージセンサの概略構成を示す回路ブロック図である。図32に示すように、撮像装置5は、図26に示す撮像装置4と同様の構成において、抵抗変化メモリR11、R20〜R24、R30〜R39、…で構成された可変抵抗素子VR11に対して抵抗値を書き込むための書込み用配線が追加されている。その他の構成は、図26に示す撮像装置4と同様であってよい。
図33および図34は、抵抗素子R1〜R10の構造例を示す図である。なお、図33は抵抗素子R1の構造例を示し、図34は抵抗素子R2の構造例を示す。図33および図34に示すように、抵抗素子R1は、上下に配置された2つの電極E11およびE12と、この電極E11およびE12間に設けられた抵抗変化メモリR10とを備える。同様に、抵抗素子R2は、電極E21およびE22と、この電極E21およびE22間に設けられた抵抗変化メモリR20〜R24とを備える。また、他の抵抗素子R3〜R10も同様に、2つの電極と、この電極に設けられた複数の抵抗変化メモリとを備える。
抵抗変化メモリを複数含む抵抗素子R2〜R10については、抵抗変化メモリを電極間に1列に並べる必要はなく、たとえば図35に示すように、2次元配列させてもよい。さらに、図33〜34では、1層構造の抵抗素子R1〜R10を例示するが、多層構造とすることも可能である。その場合、抵抗変化メモリと電極との間にダイオードなどの整流素子が設けられてもよい。可変抵抗素子VR11がこのような構成を備える場合でも、これを配線層21Lに配置することで、面積増加を抑制しつつ平滑度段数を増やすことが可能となる。
各抵抗素子R1〜R10への抵抗値の書込みは、書込み対象の可変抵抗素子VR11に接続された切替トランジスタSW11、および、その可変抵抗素子VR11における書込み対象の抵抗素子に接続された選択トランジスタをともにオンとした状態で、抵抗変化メモリで構成された抵抗素子の両端に書込み電圧を印加することで実行される。たとえば図31に示す抵抗素子R3に対して抵抗値を書き込む場合、これを含む可変抵抗素子VR11に接続された切替トランジスタSW11、および抵抗素子R3ni接続された選択トランジスタT3をともにオンとした状態で、抵抗素子R3の両端に所望の書込み電圧を印加することで、所望の抵抗値が抵抗素子R3に書き込まれる。
書込み状態を検証するVerifyについては、抵抗素子を構成する個々の可変抵抗メモリに対してではなく、書込み対象の抵抗素子全体に対して行われてよい。これは、抵抗素子を構成する可変抵抗メモリが素子ばらつきや一部の欠陥を含む場合でも、抵抗値の書き込み時にその素子ばらつきや一部の欠陥を無効化して高精度に所望の抵抗値を書き込むことができることを導いている。
また、各抵抗素子R1〜R10への抵抗値の書込みは、工場出荷時や装置待機時(スタンバイ期間やアイドル期間等)や電源オフ時などに行われてよい。抵抗素子R1〜R10に書き込まれた抵抗値は、電源をオフにした場合にも維持されるため、逐次書き込む必要はない。これは、抵抗素子R1〜R10の長寿命化が可能となるとともに、動作時に抵抗値の高速切替えが可能になるという効果が得られることを導いている。ただし、これは、抵抗値の逐次書込みを行うことを実施形態から除外するものではない。
その他の構成、効果および動作は、実施形態9および他の実施形態と同様であるため、ここでは詳細な説明を省略する。
(実施形態11)
実施形態10では、抵抗素子に2端子の抵抗変化メモリを用いた場合を例示したが、これに代えて、抵抗値読出し用の2端子の他に抵抗値書込み用の1端子を持つ3端子の抵抗変化メモリを用いることも可能である。3端子の抵抗変化メモリを用いることで、抵抗値の書き込み時に素子選択のための選択トランジスタが不要となるため、可変抵抗メモリの並列段数を増加させることができる。その結果、抵抗値の変化率を大きくすることが可能となり、平滑度の段数を増やすことが可能となる。
図36〜38は、実施形態11にかかる3端子の可変抵抗メモリの構造例を示す図である。図36に示す抵抗変化メモリR200aは、抵抗値読出し用の2つの電極E201およびE203をブリッジするように、抵抗値書込み用の電極E202と2つの可変抵抗材C201およびC202とが設けられた構成を備える。抵抗値の書込み時には、電極E202およびE201間、ならびに、電極E202およびE203間に、所望のバイアス電圧を印加する。この際、電極E201およびE202を同電位とする。これにより、抵抗変化メモリR200aに所望の抵抗値が書き込まれる。また、抵抗値読出し時には、電極E201およびE203間に抵抗値に応じた電流が流れる。図36に示す構造では、電極E201と電極E203とが対象構造であるため、正負両極性に対する抵抗素子としての特性も良好となる効果がある。
また、図37に示す可変抵抗メモリR200bのように、電極E201、202および203を縦に並べ、その間を可変抵抗材C201およびC202で接続した構造とすることも可能である。さらに、図38に示す可変抵抗メモリR200cのように、1つの可変抵抗材C203を3つの電極E201〜E203で挟む横構造とすることもできる。この場合、読出し電流は、電極E201から可変抵抗材C203および電極E202を介して電極E203に流れてもよいし、可変抵抗材C203と絶縁体D201との界面部分を流れてもよい。たとえば電極E201およびE203を銅(Cu)などの金属で構成した場合、可変抵抗材C203と絶縁体D201との界面部分に金属イオンが拡散し、これにより、所望抵抗値の電流パスが形成される。さらにまた、図38に示す構造は、図39に示す可変抵抗メモリR200dのように、縦構造とすることも可能である。
なお、図36または図37に示す構造は、製造が容易な点においてメリットが存在する。また、図38または図39に示す構造は、専有面積を縮小できる点においてメリットがある。
その他の構成、効果および動作は、他の実施形態と同様であるため、ここでは詳細な説明を省略する。たとえば、実施形態11にかかる撮像装置は、図32に示す撮像装置5と同様であって良い。
(実施形態12)
また、実施形態9〜11では、予め抵抗素子R1〜R10の抵抗値を設定しておく場合を例示したが、これに限定されるものではない。たとえば走査回路11Aまたは11Bからレイヤーごとに値を読み出す度に、可変抵抗素子VR11の抵抗値を設定するように構成することも可能である。なお、本実施形態では、3端子の抵抗変化メモリを用いた場合を例示するが、2端子の抵抗変化メモリと選択トランジスタとを組み合わせた構成であってもよい。
図40は、実施形態12にかかる3端子の抵抗変化メモリを用いて構成した可変抵抗素子の一例を示す回路図である。図40に示すように、可変抵抗素子VR21は、抵抗変化メモリR201〜R20n(nは正の整数。たとえば400程度)が多段に並列接続された構成を備える。可変抵抗素子VR1およびVR2の双方を可変抵抗素子VR11に置き換えた場合、それぞれで並列段数が異なっていてもよい。
多段に並列接続された抵抗変化メモリR201〜R20nは、抵抗素子R1〜R10のように区画されておらず、全体で1つの抵抗素子として動作する。そのため、抵抗値の書込みでは、ターゲットとする抵抗値に応じた数の抵抗変化メモリが選択回路によって選択される。ただし、抵抗値の書込みは、実施形態10と同様、可変抵抗素子VR21を構成する個々の可変抵抗メモリR201〜R20nに対してではなく、書込み対象として選択された抵抗素子全体に対して行われてよい。また、書込み状態のVerifyは、実行されてもよいし、省略されてもよい。
その他の構成、効果および動作は、他の実施形態と同様であるため、ここでは詳細な説明を省略する。たとえば、実施形態12にかかる撮像装置は、図32に示す撮像装置5と同様であって良い。
(実施形態13)
実施形態13では、実施形態10〜12で例示した可変抵抗メモリの構成例について、図面を用いて詳細に説明する。以下の説明では、実施形態12で例示した可変抵抗素子R201に着目して説明するが、その他の抵抗素子R202〜R20n、R1〜R10、R20〜R24およびR30〜R39のいずれに対しても適用可能である。
図41は、実施形態13にかかる抵抗素子の構成例を示す回路図である。図41に示すように、抵抗素子R201は、単一の可変抵抗メモリを用いた構成に限らず、複数の可変抵抗メモリR50a〜R59nを用いた構成とすることもできる。
図41に示す例では、複数の可変抵抗メモリR50a〜R59nが直並列に接続されている。このような構成では、直列接続されたアレイごとの抵抗値の変更を確率的に制御することが可能となる。これを、図42を用いて説明する。図42は、書込みバイアス電圧とセット数との関係を示す図である。なお、セットとは、抵抗値が切り替わることを意味する。なお、図42における書込みバイアス電圧は、書込み電流または書込み回数に置き換えることが可能である。
図42の一点破線に示すように、ひとつの可変抵抗メモリ素子では、パルス状の書込み電圧によって情報“0”に相当する低抵抗状態から情報“1”に相当する高抵抗状態へ遷移する際に、閾値電圧の付近で書き込みの成功確率が急峻に変化する。そのため、閾値電圧の付近で抵抗値が切り替わる(セットされる)セルの数(以下、セット数という)が急激に増加する。一方、図42の実線に示すように、複数の可変抵抗メモリが直並列に接続された本実施形態では、書込みバイアス電圧に対する抵抗の変化が線形に近い。これは、本実施形態の方が抵抗値の制御性が高いことを示している。そこで、図41におけるノードn341およびn351間に印加する書込みバイアス電圧を制御することで、可変抵抗メモリR50a〜R59nのセット数を制御可能である。その結果、可変抵抗メモリR50a〜R59nの抵抗値を多段に設定することが可能となる。また、製造時のばらつきなども考慮して抵抗変化メモリアレイを設計することで、書込みバイアス電圧とセット数との関係をより線形に近づけることも可能である。
さらに、実施形態13では、可変抵抗メモリR50a〜R59nごとの選択トランジスタが不要となるため、可変抵抗メモリR50a〜R59nの並列数を増やすことが可能となる。さらにまた、一括で可変抵抗メモリR50a〜R59nの抵抗値を変更することが可能となるため、抵抗値の切替えを高速に行うことが可能となる。
その他の構成、効果および動作は、他の実施形態と同様であるため、ここでは詳細な説明を省略する。
(実施形態13の変形例1)
実施形態13では、可変抵抗メモリR50a〜R59nを直並列に接続した場合を例示したが、この配列に限られるものではない。たとえば図43に示す抵抗素子R201Aのように、可変抵抗メモリR50a〜R59nを並列に接続した構成とすることでも、アレイごとの抵抗値の変更を確率的に制御することが可能である。
また、並列接続された可変抵抗メモリR50a〜R59nは、たとえば図44に示すように、上下に配置された電極E50およびE51間に可変抵抗メモリR50a〜R59nを2次元配列したレイアウトとすることが可能である。図44に示すレイアウトとすることで、可変抵抗メモリR50a〜R59nを配置する配線層を単層とすることが可能であるため、製造工程数を削減できる。
なお、可変抵抗メモリR50a〜R59nを並列接続した構成では、電流により抵抗値が切り替わる可変抵抗メモリを用いることも可能であるが、抵抗値の制御性を鑑みた場合、電圧値により抵抗値が切り替わる可変抵抗メモリを用いることが望ましい。
(実施形態13の変形例2)
また、図45および図46に示す抵抗素子R201Bのように、可変抵抗メモリR50a〜R59nを直列に接続した構成とすることでも、アレイごとの抵抗値の変更を確率的に制御することが可能である。
複数の可変抵抗メモリR50a〜R59nを直列に接続した場合、抵抗素子R201B全体の抵抗値は、いくつの可変抵抗メモリR50a〜R59nの抵抗値が変化したかに直接対応する。これは、抵抗値の制御性が高いことを意味している。また、高い制御性によって書込み制御を行う周辺回路の設計が容易となるため、回路面積の削減や制御処理時間の短縮が可能となる。
なお、可変抵抗メモリR50a〜R59nを直列接続した構成では、電圧値により抵抗値が切り替わる可変抵抗メモリを用いることも可能であるが、抵抗値の制御性を鑑みた場合、電流により抵抗値が切り替わる可変抵抗メモリを用いることが望ましい。
たとえば、N個の直列接続された可変抵抗メモリ全体の情報量“0”のときの抵抗値がR1であって情報量“1”のときの抵抗値がR2であり且つR2=k×R1の関係にあるとき、可変抵抗メモリ全体の抵抗値は、N×R1からN×k×R1の間で変化させることが可能である。具体的には、Nが100、R1が1kΩ、R2が2kΩのとき、k=2となり、抵抗値を100kΩから200kΩの間で変化させることが可能である。
また、たとえば抵抗値を100kΩにセットしておき、確率1%にて情報“0”(低抵抗)から情報“1”(高抵抗)へ抵抗値が変化するパルス(書込みバイアス電圧)を印加したとき、100個のうち1個の情報が書き換わる可能性があるので、抵抗値は101kΩになることが期待できる。150kΩの抵抗値が必要な場合には、確率50%で抵抗値が変化するパルス(書込みバイアス電圧)を印加すればよい。
さらに、抵抗値が大きくなりすぎた場合には、その誤差を補正する方法として、情報“1”(高抵抗)から情報“0”(低抵抗)に書き換わるパルス(書込みバイアス電圧)を印加して、少しずつ抵抗値を下げればよい。誤差補正にあたっては、読出し電流をアナログデジタルコンバータでデジタル値に変換してもよいし、読み出したアナログ電流の電流値をそのまま基準抵抗を流れる電流と比較して制御してもよい。
上記実施形態およびその変形例は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施形態が可能であることは上記記載から自明である。例えば実施形態に対して適宜例示した変形例は、他の実施形態と組み合わせることも可能であることは言うまでもない。