JP7358300B2 - 撮像素子 - Google Patents
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Description
第1実施形態は、第1チップに受光素子を配置し、第2チップに転送トランジスタなどを配置する。
第1チップ11側の受光素子PDは、入射光を光電変換して信号電荷を生成する。このとき、転送トランジスタQTを非導通に保つことにより、受光素子PDは信号電荷を蓄積する。
第1実施形態では、第1チップ11に受光素子PDおよび貫通配線20を配置し、第2チップ12に読み出し回路30を配置する。このように素子構造を2分割することにより、第1チップ11の製造工程では、読み出し回路30の形成工程が不要となる。そのため、受光素子PDの素子性能に特化した設計ルールや製造プロセスを採用することが可能になる。したがって、撮像性能の高い撮像素子10を実現することが可能になる。
第2実施形態は、第1チップに受光素子と転送トランジスタを配置し、第2チップにリセットトランジスタなどを配置する。なお、画像信号の読み出し手順については、第1実施形態と同様のため、ここでの説明を省略する。
第3実施形態は、第1チップに受光素子と転送トランジスタとリセットトランジスタを配置し、第2チップに増幅素子などを配置する。なお、画像信号の読み出し手順については、第1実施形態と同様のため、ここでの説明を省略する。
第4実施形態は、第1チップに受光素子と転送トランジスタとリセットトランジスタと増幅素子を配置し、第2チップに選択トランジスタなどを配置する。なお、画像信号の読み出し手順については、第1実施形態と同様のため、ここでの説明を省略する。
第5実施形態は、第1チップに受光素子と転送トランジスタとリセットトランジスタと増幅素子と選択トランジスタを配置し、第2チップに後段の処理回路などを配置する。なお、画像信号の読み出し手順については、第1実施形態と同様のため、ここでの説明を省略する。
第6実施形態は、複数の受光画素を貫通配線に共通接続する実施形態である。
第7実施形態は、第1チップと第2チップの層間にインターポーザを設ける実施形態である。
Claims (19)
- 光が入射される第1チップと、前記第1チップに接続される第2チップとが積層された撮像素子であって、
前記第1チップに配置され、入射光を光電変換して信号電荷を生成する複数の受光素子と、
前記第2チップに配置され、前記受光素子で生成された信号電荷に基づく信号を読み出し線に読み出す複数の読み出し回路と、
前記第1チップと前記第2チップとの積層方向において前記第1チップと前記第2チップとの間に配置されるインターポーザと、
を備え、
前記複数の受光素子は、前記第1チップにおいて行列状に並んで配置され、
前記複数の読み出し回路は、前記第2チップにおいて前記行列状に並んで配置され、
前記インターポーザは、前記受光素子と前記読み出し回路とを接続する配線が前記行列状に並んで配置される撮像素子。 - 請求項1に記載の撮像素子において、
前記インターポーザは、
前記複数の受光素子のうち第1受光素子と、前記複数の読み出し回路のうち、前記第1受光素子で生成された信号電荷に基づく第1信号を読み出す第1読み出し回路とを接続する第1配線と、
前記複数の受光素子のうち第2受光素子と、前記複数の読み出し回路のうち、前記第2受光素子で生成された信号電荷に基づく第2信号を読み出す第2読み出し回路とを接続する第2配線と、
前記複数の受光素子のうち第3受光素子と、前記複数の読み出し回路のうち、前記第3受光素子で生成された信号電荷に基づく第3信号を読み出す第3読み出し回路とを接続する第3配線と、
前記複数の受光素子のうち第4受光素子と、前記複数の読み出し回路のうち、前記第4受光素子で生成された信号電荷に基づく第4信号を読み出す第4読み出し回路とを接続する第4配線と、
を有し、
前記第1受光素子と前記第2受光素子とは、行方向において並んで配置され、
前記第1受光素子と前記第3受光素子とは、列方向において並んで配置され、
前記第2受光素子と前記第4受光素子とは、前記列方向において並んで配置される撮像素子。 - 請求項2に記載の撮像素子において、
前記第2チップに配置され、前記第1読み出し回路により読み出された前記第1信号をデジタル信号に変換する第1変換回路と、
前記第2チップに配置され、前記第2読み出し回路により読み出された前記第2信号をデジタル信号に変換する第2変換回路と、
前記第2チップに配置され、前記第3読み出し回路により読み出された前記第3信号をデジタル信号に変換する第3変換回路と、
前記第2チップに配置され、前記第4読み出し回路により読み出された前記第4信号をデジタル信号に変換する第4変換回路と、
を備える撮像素子。 - 請求項2または請求項3に記載の撮像素子において、
前記第2チップに配置され、前記第1読み出し回路、前記第2読み出し回路、前記第3読み出し回路および前記第4読み出し回路をそれぞれ制御するための制御信号を与える走査回路を備える撮像素子。 - 請求項2から請求項4のいずれか一項に記載の撮像素子において、
前記第1読み出し回路は、前記第1信号を出力するための第1選択トランジスタを有し、
前記第2読み出し回路は、前記第2信号を出力するための第2選択トランジスタを有し、
前記第3読み出し回路は、前記第3信号を出力するための第3選択トランジスタを有し、
前記第4読み出し回路は、前記第4信号を出力するための第4選択トランジスタを有する撮像素子。 - 請求項5に記載の撮像素子において、
前記第1読み出し回路は、前記第1選択トランジスタに接続される第1増幅トランジスタを有し、
前記第2読み出し回路は、前記第2選択トランジスタに接続される第2増幅トランジスタを有し、
前記第3読み出し回路は、前記第3選択トランジスタに接続される第3増幅トランジスタを有し、
前記第4読み出し回路は、前記第4選択トランジスタに接続される第4増幅トランジスタを有する撮像素子。 - 請求項6に記載の撮像素子において、
前記第1読み出し回路は、前記第1増幅トランジスタのゲートに接続される第1フローティングディフュージョンを有し、
前記第2読み出し回路は、前記第2増幅トランジスタのゲートに接続される第2フローティングディフュージョンを有し、
前記第3読み出し回路は、前記第3増幅トランジスタのゲートに接続される第3フローティングディフュージョンを有し、
前記第4読み出し回路は、前記第4増幅トランジスタのゲートに接続される第4フローティングディフュージョンを有する撮像素子。 - 請求項7に記載の撮像素子において、
前記第1読み出し回路は、前記第1フローティングディフュージョンの電位をリセットする第1リセットトランジスタを有し、
前記第2読み出し回路は、前記第2フローティングディフュージョンの電位をリセットする第2リセットトランジスタを有し、
前記第3読み出し回路は、前記第3フローティングディフュージョンの電位をリセットする第3リセットトランジスタを有し、
前記第4読み出し回路は、前記第4フローティングディフュージョンの電位をリセットする第4リセットトランジスタを有する撮像素子。 - 請求項7または請求項8に記載の撮像素子において、
前記第1読み出し回路は、前記第1フローティングディフュージョンに前記第1受光素子からの電荷を転送する第1転送トランジスタを有し、
前記第2読み出し回路は、前記第2フローティングディフュージョンに前記第2受光素子からの電荷を転送する第2転送トランジスタを有し、
前記第3読み出し回路は、前記第3フローティングディフュージョンに前記第3受光素子からの電荷を転送する第3転送トランジスタを有し、
前記第4読み出し回路は、前記第4フローティングディフュージョンに前記第4受光素子からの電荷を転送する第4転送トランジスタを有する撮像素子。 - 請求項2から請求項9のいずれか一項に記載の撮像素子において、
前記第2受光素子は、前記行方向において前記第1受光素子の隣に配置され、
前記第3受光素子は、前記列方向において前記第1受光素子の隣に配置され、
前記第4受光素子は、前記列方向において前記第2受光素子の隣に配置される撮像素子。 - 請求項1に記載の撮像素子において、
前記第2チップに配置され、前記複数の読み出し回路を制御するための制御信号を与える走査回路を備える撮像素子。 - 請求項11に記載の撮像素子において、
前記読み出し回路は、前記読み出し線との間の接続を制御する選択トランジスタを有する撮像素子。 - 請求項12に記載の撮像素子において、
前記読み出し回路は、前記選択トランジスタに接続される増幅トランジスタを有する撮像素子。 - 請求項13に記載の撮像素子において、
前記読み出し回路は、前記増幅トランジスタのゲートに接続されるフローティングディフュージョンを有する撮像素子。 - 請求項14に記載の撮像素子において、
前記読み出し回路は、前記フローティングディフュージョンの電位をリセットするリセットトランジスタを有する撮像素子。 - 請求項14または請求項15に記載の撮像素子において、
前記読み出し回路は、前記フローティングディフュージョンに前記受光素子からの電荷を転送する転送トランジスタを有する撮像素子。 - 請求項11から請求項16のいずれか一項に記載の撮像素子において、
前記読み出し線に読み出された前記信号をデジタル信号に変換する変換回路を備える撮像素子。 - 請求項17に記載の撮像素子において、
前記変換回路は、前記第2チップに配置される撮像素子。 - 請求項17または請求項18に記載の撮像素子において、
前記変換回路は、前記受光素子ごとに配置される撮像素子。
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