JP2024016214A - 撮像素子 - Google Patents
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Abstract
【課題】撮像性能の向上に適した撮像素子の構造を提供する。【解決手段】積層された複数の半導体層を備える撮像素子10であって、複数の半導体層は、光を電荷に変換する第1受光素子(PD)、行方向において第1受光素子の隣に配置される第2受光素子(PD)、列方向において第1受光素子の隣に配置される第3受光素子(PD)、行方向において第3受光素子の隣に配置される第4受光素子(PD)及び夫々の電荷を転送する第1~第4転送部を有する受光画素1が配置される第1チップと、第1受光素子から拡散部に転送された電荷に基づく第1信号、第2受光素子の電荷に基づく第2信号と、第3受光素子の電荷に基づく第3信号と、第4受光素子の電荷に基づく第4信号を出力する増幅トランジスタ及び夫々の受光素子で変換された電荷が転送される拡散部が配置される第2チップと、を含み、第1、第2チップは、積層方向において受光画素と重なって配置される。【選択図】図1
Description
本発明は、撮像素子に関する。
近年、電子カメラなどの撮像装置では、CMOS型の撮像素子が注目されている。これら撮像素子の受光面には、光電変換を行って電気信号を出力する画素部が配列される。さらに、この受光面には、電気信号を外部に読み出すための信号線や、画素部を駆動するための制御線なども近接して設けられる。
なお、特許文献1には、受光面で電気信号を生成し、その電気信号を反対面の電極に出力する構成が開示されている。
また、特許文献2には、受光面で生成した電気信号を反対面の配線層で読み出す裏面入射型の撮像素子が開示されている。この裏面入射型の撮像素子は、配線層側の電極を介して、別の信号処理チップに接続される。
上述した従来技術では、半導体基板の受光面に、画素部や配線構造などを複雑に集積する必要がある。そのため、撮像素子の製造プロセスは、工程数が多くかつ複雑になる。そのため、従来技術では、撮像素子の撮像性能を最優先した設計ルールや製造プロセスを実施しづらいという問題点がある。
本発明の一例の撮像素子は、積層された複数の半導体層を備える撮像素子であって、複数の半導体層は、光を電荷に変換する第1受光素子と、行方向において第1受光素子の隣に配置される受光素子であって光を電荷に変換する第2受光素子と、列方向において第1受光素子の隣に配置される受光素子であって光を電荷に変換する第3受光素子と、行方向において第3受光素子の隣に配置される受光素子であって光を電荷に変換する第4受光素子と、第1受光素子で変換された電荷を転送する第1転送部と、第2受光素子で変換された電荷を転送する第2転送部と、第3受光素子で変換された電荷を転送する第3転送部と、第4受光素子で変換された電荷を転送する第4転送部とを有する受光画素が配置される第1半導体層と、第1受光素子で変換された電荷と、第2受光素子で変換された電荷と、第3受光素子で変換された電荷と、第4受光素子で変換された電荷とが転送される拡散部と、第1受光素子から拡散部に転送された電荷に基づく第1信号と、第2受光素子から拡散部に転送された電荷に基づく第2信号と、第3受光素子から拡散部に転送された電荷に基づく第3信号と、第4受光素子から拡散部に転送された電荷に基づく第4信号とを出力するための増幅トランジスタとが配置される第2半導体層とを含み、拡散部は、第1半導体層と第2半導体層とが積層される積層方向において、受光画素と重なるように配置される。
本発明の一例によれば、撮像性能の向上に適した撮像素子の構造を提供できる。
《第1実施形態》
第1実施形態は、第1チップに受光素子を配置し、第2チップに転送トランジスタなどを配置する。
第1実施形態は、第1チップに受光素子を配置し、第2チップに転送トランジスタなどを配置する。
図1は、撮像素子10の画素断面を示す図である。図2は、撮像素子10の1画素分の等価回路図である。図3は、第1チップ11および第2チップ12の上面図である。なお、図1に示す画素断面は、図3中に示す点線箇所の断面である。
これらの図に示すように、第1チップ11は、半導体の基板11xを土台にして形成される。この基板11xの受光面16x側には、受光画素1が形成される。この受光画素1には、受光素子PDが設けられる。受光素子PDの上方には、層間膜11yを介して、マイクロレンズ23が形成される。この受光素子PDは、配線層17を介して貫通配線20に電気接続される。貫通配線20は、素子分離域22に設けたスルーホールに形成される。この貫通配線20は、導電性の埋め込み配線18と、スルーホールの内周壁を絶縁する絶縁膜19とから構成される。基板11xの反対面16yには、絶縁膜11zが膜形成される。貫通配線20は、この絶縁膜11zを貫通して反対面16yに現れる。この貫通箇所にはマイクロパッド13が形成される。
第2チップ12は、半導体の基板12xを土台にして形成される。この基板12xの少なくとも一方の面(形成面)には、貫通配線20に各対応して読み出し回路30が形成される。この形成面には、対向するマイクロパッド13と位置を合わせて、マイクロパッド14がそれぞれ形成される。このマイクロパッド14の直下にはスルーホール25が形成される。このスルーホール25の内周壁には、絶縁膜26が形成される。このスルーホール25を介して、マイクロパッド14は、転送トランジスタQTのソース/ドレイン領域27にオーミック接触する。このソース/ドレイン領域27とフローティングディフュージョンFDとの領域間には、絶縁膜を介して転送トランジスタQTのゲート28が設けられる。さらに、フローティングディフュージョンFDと、基準電圧VDDが印加されるリセットドレイン31との領域間には、絶縁膜を介してリセットトランジスタQRのゲート29が設けられる。なお、フローティングディフュージョンFDの電圧は、不図示の配線層を介して、増幅素子QAのゲート32に供給される。増幅素子QAのソース33と、選択トランジスタQSのソース/ドレイン領域35との領域間には、絶縁膜を介して選択トランジスタQSのゲート34が設けられる。このソース/ドレイン領域35は、読み出し線36に接続される。
上述した構成に加えて、第2チップ12には、読み出し回路30に制御信号を与える垂直走査回路、リセットノイズを除去するための相関二重サンプリング回路、読み出し回路30の出力(画像信号)を主走査方向に順次読み出すための水平走査回路、および画像信号を増幅する出力アンプなども形成される。
上述した第1チップ11および第2チップ12は、それぞれ独立した製造工程を経て完成する。この第1チップ11の反対面16yと、第2チップ12の読み出し回路30とは対向する向きに重ねて配置される。この状態で、貫通配線20のマイクロパッド13と、読み出し回路30のマイクロパッド14との間は、マイクロバンプ15によって電気的に接合される。
(画像信号の読み出し手順)
第1チップ11側の受光素子PDは、入射光を光電変換して信号電荷を生成する。このとき、転送トランジスタQTを非導通に保つことにより、受光素子PDは信号電荷を蓄積する。
第1チップ11側の受光素子PDは、入射光を光電変換して信号電荷を生成する。このとき、転送トランジスタQTを非導通に保つことにより、受光素子PDは信号電荷を蓄積する。
一方、第2チップ12側のフローティングディフュージョンFDには、リセットトランジスタQRを導通させることによって、基準電位VDDが印加される。その後に、リセットトランジスタQRが遮断されることにより、フローティングディフュージョンFDはフローティング状態となり、遮断時の電位をリセット電位として保持する。
選択トランジスタQSは、読み出し行の選択タイミングに合わせて導通制御される。このとき、読み出し線36および選択トランジスタQSを介して、増幅素子QAに電流が供給されてソースホロワ回路を構成する。その結果、フローティングディフュージョンFDのリセット電位は、読み出し線36へ出力される。相関二重サンプリング回路は、このリセット電位を保持する。
次に、第2チップ12側において、転送トランジスタQTが一時的に導通する。その結果、第1チップ11側の受光素子PDと、第2チップ12側のフローティングディフュージョンFDとが電気的に接続される。このとき、受光素子PDに蓄積された信号電荷は、このフローティングディフュージョンFDとの間の電位差によって誘引される。すると、第1チップ11a側の信号電荷は、配線層17、貫通配線20、マイクロパッド13、マイクロバンプ15、マイクロパッド14、および転送トランジスタQTという経路を通って、第2チップ12a側のフローティングディフュージョンFDまで転送される。
この信号電荷の分だけ、フローティングディフュージョンFDのリセット電位が変化し、信号電位となる。この信号電位は、増幅素子QAおよび選択トランジスタQSを経て、読み出し線36に出力される。相関二重サンプリング回路は、この信号電位と、先に保持したリセット電位との差分を生成し、真の画像信号として出力する。この画像信号は、水平走査回路、出力アンプを経て、外部に読み出される。
(第1実施形態の効果など)
第1実施形態では、第1チップ11に受光素子PDおよび貫通配線20を配置し、第2チップ12に読み出し回路30を配置する。このように素子構造を2分割することにより、第1チップ11の製造工程では、読み出し回路30の形成工程が不要となる。そのため、受光素子PDの素子性能に特化した設計ルールや製造プロセスを採用することが可能になる。したがって、撮像性能の高い撮像素子10を実現することが可能になる。
第1実施形態では、第1チップ11に受光素子PDおよび貫通配線20を配置し、第2チップ12に読み出し回路30を配置する。このように素子構造を2分割することにより、第1チップ11の製造工程では、読み出し回路30の形成工程が不要となる。そのため、受光素子PDの素子性能に特化した設計ルールや製造プロセスを採用することが可能になる。したがって、撮像性能の高い撮像素子10を実現することが可能になる。
また、第2チップ12側では、受光素子PDのスペースが不要となる。そのため、回路設計上の余裕が広く、デザインルールの緩和によって歩留り向上が可能になる。さらに、このスペースの余裕分を活かして、画素ごとに信号電荷のメモリ領域などを設けることにより、グローバル電子シャッターを実現することも可能になる。また、画素単位または行単位にAD変換回路を追加することによって、デジタル画像信号を出力する撮像素子10を実現することも可能になる。
特に、第1実施形態では、第1チップ11の受光素子PDには、信号読み出しに関する制御信号を与える必要がない。そのため、第1チップ11には、制御信号を与えるための配線層を設ける必要がない。したがって、受光素子PDの上の層に配線層を設ける必要がなく、配線層による受光ケラレなどの弊害は生じない。
また、制御信号の配線層を第1チップ11から省くことにより、受光面の層構造を薄膜化することが可能になる。その結果、マイクロレンズ23と受光素子PDを一段と近接させることが可能になり、マイクロレンズ23の斜入射光を受光素子PDに効率入射させることが可能になる。特に、一眼レフ用の大型撮像素子では、撮像エリアの周辺端における輝度シェーディングが改善し、撮像画像の周辺画質を高めることが可能になる。
なお、第2チップ12側には、読み出し回路30が存在する。そのため、この読み出し回路30を遮光することが好ましい。しかし、読み出し回路30の上方は、第1チップ11で覆われるため、遮光層を省略したり薄膜化することが可能になる。
さらに、第1実施形態では、受光面16xに従来配置されていた読み出し回路30を、第2チップ12に移したため、受光画素1の実装スペースに余裕が生じる。そのため、受光素子PDの面積を拡大して、撮像素子10の受光性能を高めることが可能になる。逆に、受光画素1を縮小することによって、更なる高画素化を図ることも可能になる。
また、受光素子PDの受光形状の等方性を高めることにより、撮像素子10の受光性能を高めることも可能になる。
さらに、第2チップ12側では、受光素子PDが無い分だけ実装スペースに余裕が生じる。この実装スペースの余裕を活かして、読み出し回路30内の信号線の短縮を行うことができる。その結果、信号遅延の低減、ノイズ低減、動作速度の向上などを達成できる。
また、第1チップ11と第2チップ12との特性や相性を選んで組み立てることにより、撮像素子10の歩留まりを一段と高めることが可能になる。
《第2実施形態》
第2実施形態は、第1チップに受光素子と転送トランジスタを配置し、第2チップにリセットトランジスタなどを配置する。なお、画像信号の読み出し手順については、第1実施形態と同様のため、ここでの説明を省略する。
第2実施形態は、第1チップに受光素子と転送トランジスタを配置し、第2チップにリセットトランジスタなどを配置する。なお、画像信号の読み出し手順については、第1実施形態と同様のため、ここでの説明を省略する。
図4は、撮像素子10aの画素断面を示す図である。図5は、撮像素子10aの1画素分の等価回路図である。図6は、第1チップ11aおよび第2チップ12aの上面図である。なお、図4に示す画素断面は、図6中に示す点線部分の断面である。
以下、これらの図を参照して、撮像素子10aの構成を説明する。
第1チップ11aの受光画素1aには、受光素子PDおよび転送トランジスタQTが形成される。この転送トランジスタQTのゲート28aは、受光素子PDと拡散領域FDxとの領域間に、絶縁膜を介して設けられる。この拡散領域FDxは、配線層17aを介して貫通配線20に接続される。この貫通配線20は、受光画素1aの素子分離域22に設けたスルーホールを介して、反対面16yまで貫通する。この反対面16yの貫通箇所にはマイクロパッド13が形成される。
第2チップ12aの形成面には、貫通配線20に各対応して、読み出し回路30aが形成される。この読み出し回路30aには、対向するマイクロパッド13と位置を合わせるように、マイクロパッド14がそれぞれ設けられる。このマイクロパッド14は、スルーホール25を介して拡散領域FDyにオーミック接触する。これらの拡散領域FDx,貫通配線20,拡散領域FDyは電気的に一体接続され、フローティングディフュージョンFDとして機能する。拡散領域FDyと、基準電圧VDDが印加されるリセットドレイン31との領域間には、絶縁膜を介してリセットトランジスタQRのゲート29aが設けられる。なお、拡散領域FDyの電圧は、不図示の配線層を介して、増幅素子QAのゲート32aに供給される。増幅素子QAのソース33aと、選択トランジスタQSのソース/ドレイン領域35aとの領域間には、絶縁膜を介して選択トランジスタQSのゲート34aが設けられる。このソース/ドレイン領域35aは、読み出し線36に接続される。
なお、第1チップ11aには、転送トランジスタQTのゲート28aに制御信号を与えるための駆動回路が設けられる。
また、第2チップ12aには、読み出し回路30aに制御信号を与える垂直走査回路、リセットノイズを除去するための相関二重サンプリング回路、読み出し回路30aの出力(画像信号)を主走査方向に順次読み出すための水平走査回路、および画像信号を増幅する出力アンプなども形成される。
上述した貫通配線20のマイクロパッド13と、読み出し回路30aのマイクロパッド14とは、マイクロバンプ15を介して電気的に接合される。
第2実施形態においても、素子構造を、第1チップ11aと第2チップ12aとに分けることにより、第1実施形態と同様の作用効果を得ることできる。
さらに、第2実施形態では、第1チップ11a上に受光素子PDと転送トランジスタQTを配置するため、信号電荷の転送残りを防ぐことが可能になる。
《第3実施形態》
第3実施形態は、第1チップに受光素子と転送トランジスタとリセットトランジスタを配置し、第2チップに増幅素子などを配置する。なお、画像信号の読み出し手順については、第1実施形態と同様のため、ここでの説明を省略する。
第3実施形態は、第1チップに受光素子と転送トランジスタとリセットトランジスタを配置し、第2チップに増幅素子などを配置する。なお、画像信号の読み出し手順については、第1実施形態と同様のため、ここでの説明を省略する。
図7[A]は、撮像素子10bの構成部品である第1チップ11bの上面図(1画素分)である。図7[B]は、撮像素子10bの構成部品である第2チップ12bの上面図(1画素分)である。図7[C]は、撮像素子10bの1画素分の等価回路図である。
以下、これらの図を参照して、撮像素子10bの構成を説明する。
第1チップ11bの受光画素1bには、受光素子PD、転送トランジスタQT、およびリセットトランジスタQRが形成される。この転送トランジスタQTのゲート28bは、受光素子PDとフローティングディフュージョンFDとの領域間に、絶縁膜を介して設けられる。フローティングディフュージョンFDと、基準電圧VDDが印加されるリセットドレイン31bとの領域間には、絶縁膜を介してリセットトランジスタQRのゲート29bが設けられる。また、フローティングディフュージョンFDは、貫通配線20に接続される。この貫通配線20は、スルーホールを介して反対面まで貫通する。この貫通箇所にはマイクロパッド13が設けられる。
一方、第2チップ12bには、貫通配線20に各対応して読み出し回路30bが形成される。この読み出し回路30bのマイクロパッド14は、マイクロバンプによって、第1チップ11bのマイクロパッド13と電気的に接合される。このマイクロパッド14は、増幅素子QAのゲート32bに接続される。一方、増幅素子QAのドレインには電源電圧が印加される。増幅素子QAのソース33bと、選択トランジスタQSのソース/ドレイン領域35bとの領域間には、絶縁膜を介して選択トランジスタQSのゲート34bが設けられる。このソース/ドレイン領域35bは、読み出し線36に接続される。
なお、第1チップ11bには、ゲート28b、29bに制御信号を与えるための駆動回路が設けられる。
また、第2チップ12bには、読み出し回路30bに制御信号を与える垂直走査回路、リセットノイズを除去するための相関二重サンプリング回路、読み出し回路30bの出力(画像信号)を主走査方向に順次読み出すための水平走査回路、および画像信号を増幅する出力アンプなども形成される。
第3実施形態においても、素子構造を、第1チップ11bと第2チップ12bとに分けることにより、第2実施形態と同様の効果を得ることできる。
さらに、第3実施形態では、第1チップ11a上に受光素子PDとリセットトランジスタQRを配置するため、信号電荷のリセット残りを防ぐことが可能になる。
《第4実施形態》
第4実施形態は、第1チップに受光素子と転送トランジスタとリセットトランジスタと増幅素子を配置し、第2チップに選択トランジスタなどを配置する。なお、画像信号の読み出し手順については、第1実施形態と同様のため、ここでの説明を省略する。
第4実施形態は、第1チップに受光素子と転送トランジスタとリセットトランジスタと増幅素子を配置し、第2チップに選択トランジスタなどを配置する。なお、画像信号の読み出し手順については、第1実施形態と同様のため、ここでの説明を省略する。
図8[A]は、撮像素子10cの構成部品である第1チップ11cの上面図(1画素分)である。図8[B]は、撮像素子10cの構成部品である第2チップ12cの上面図(1画素分)である。図8[C]は、撮像素子10cの1画素分の等価回路図である。
以下、これらの図を参照して、撮像素子10cの構成を説明する。
第1チップ11cの受光画素1cには、受光素子PD、転送トランジスタQT、リセットトランジスタQR、および増幅素子QAが形成される。この転送トランジスタQTのゲート28cは、受光素子PDとフローティングディフュージョンFDとの領域間に、絶縁膜を介して設けられる。フローティングディフュージョンFDと、基準電圧VDDが印加されるリセットドレイン31cとの領域間には、絶縁膜を介してリセットトランジスタQRのゲート29cが設けられる。なお、フローティングディフュージョンFDの電圧は、不図示の配線層を介して、増幅素子QAのゲート32cに供給される。増幅素子QAのソース33cは、貫通配線20に接続される。この貫通配線20は、スルーホールを介して反対面まで貫通する。この反対面の貫通箇所には、マイクロパッド13が設けられる。
一方、第2チップ12cには、貫通配線20に各対応して、読み出し回路30cが形成される。この読み出し回路30cのマイクロパッド14は、マイクロバンプによって、第1チップ11cのマイクロパッド13と電気的に接合される。このマイクロパッド14は、選択トランジスタQSの一方のソース/ドレイン領域38に接続される。このソース/ドレイン領域38と、他方のソース/ドレイン領域35cとの領域間には、絶縁膜を介して選択トランジスタQSのゲート34cが設けられる。このソース/ドレイン領域35cは、読み出し線36に接続される。
なお、第1チップ11cには、ゲート28c、29cに制御信号を与えるための駆動回路が設けられる。
また、第2チップ12cには、読み出し回路30cに制御信号を与える垂直走査回路、リセットノイズを除去するための相関二重サンプリング回路、読み出し回路30cの出力(画像信号)を主走査方向に順次読み出すための水平走査回路、および画像信号を増幅する出力アンプなども形成される。
第4実施形態においても、素子構造を、第1チップ11cと第2チップ12cとに分けることにより、第3実施形態と同様の効果を得ることできる。
さらに、第4実施形態では、第1チップ11a上に受光素子PDから増幅素子QAまでを近接して配置する。そのため、短い配線距離で信号電荷をソースホロワ出力に変換することが可能になり、ノイズの悪影響を低減することができる。
《第5実施形態》
第5実施形態は、第1チップに受光素子と転送トランジスタとリセットトランジスタと増幅素子と選択トランジスタを配置し、第2チップに後段の処理回路などを配置する。なお、画像信号の読み出し手順については、第1実施形態と同様のため、ここでの説明を省略する。
第5実施形態は、第1チップに受光素子と転送トランジスタとリセットトランジスタと増幅素子と選択トランジスタを配置し、第2チップに後段の処理回路などを配置する。なお、画像信号の読み出し手順については、第1実施形態と同様のため、ここでの説明を省略する。
図9[A]は、撮像素子10dの構成部品である第1チップ11dの上面図(1画素分)である。図9[B]は、撮像素子10dの構成部品である第2チップ12dの上面図(1画素分)である。図9[C]は、撮像素子10dの1画素分の等価回路図である。
以下、これらの図を参照して、撮像素子10dの構成を説明する。
第1チップ11dの受光画素1dには、受光素子PD、転送トランジスタQT、リセットトランジスタQR、増幅素子QA、および選択トランジスタQSが形成される。この転送トランジスタQTのゲート28dは、受光素子PDとフローティングディフュージョンFDとの領域間に、絶縁膜を介して設けられる。フローティングディフュージョンFDと、基準電圧VDDが印加されるリセットドレイン31dとの領域間には、絶縁膜を介してリセットトランジスタQRのゲート29dが設けられる。なお、フローティングディフュージョンFDの電圧は、不図示の配線層を介して、増幅素子QAのゲート32dに供給される。増幅素子QAのソース33dと、選択トランジスタQSのソース/ドレイン領域35dとの領域間には、絶縁膜を介して選択トランジスタQSのゲート34dが設けられる。このソース/ドレイン領域35dは、読み出し線36に接続される。この読み出し線36は、貫通配線20に接続される。この貫通配線20は、スルーホールを介して反対面まで貫通する。この反対面の貫通箇所には、マイクロパッド13が設けられる。
一方、第2チップ12dには、貫通配線20に各対応して、読み出し回路30dが形成される。この読み出し回路30dのマイクロパッド14は、マイクロバンプによって、第1チップ11dのマイクロパッド13と電気的に接合される。この読み出し回路30dには、相関二重サンプリング回路(CDS)、カラムアンプ(CA)、またはカラムAD変換回路などを画素行の単位に備える。さらに、読み出し回路30dには、画像信号の前処理回路などを含めてもよい。
第5実施形態では、第2チップ12d側に、相関二重サンプリング回路や、AD変換回路などを余裕をもって搭載することが可能になる。さらに、読み出し回路30dを複数設けて画像信号を同時並行に処理させることにより、画像信号の出力を多チャンネル化することが可能になる。その結果、画像信号の読み出し時間および信号処理時間を短縮することが可能になる。
《第6実施形態》
第6実施形態は、複数の受光画素を貫通配線に共通接続する実施形態である。
第6実施形態は、複数の受光画素を貫通配線に共通接続する実施形態である。
図10[A]は、撮像素子10fの構成部品である第1チップ11fの上面図(4画素分)である。図10[B]は、撮像素子10fの構成部品である第2チップ12fの上面図(4画素分)である。図11は、撮像素子10fの4画素分の等価回路図である。
以下、これらの図を参照して、撮像素子10fの構成を説明する。
第1チップ11fの受光画素1fは、複数画素(ここでは横2画素×縦2画素)ごとに区画が設定される。この区画内には、4つの受光素子PD1~PD4が設けられる。これらの受光素子PD1~PD4には、転送トランジスタQT1~QT4がそれぞれ設けられる。転送トランジスタQT1~QT4のドレインは、共通配線71を介して貫通配線20に共通接続される。この貫通配線20は、スルーホールを介して反対面まで貫通する。この反対面の貫通箇所には、マイクロパッド13が設けられる。
一方、第2チップ12fには、貫通配線20に各対応して、読み出し回路30fが形成される。この読み出し回路30fのマイクロパッド14は、マイクロバンプによって、第1チップ11fのマイクロパッド13と電気的に接合される。この読み出し回路30fは、第2実施形態の読み出し回路30aと同様の回路構成を有する。その他、読み出し回路30fには、画素メモリ部や、AD変換回路などを設けてもよい。
このような構成では、転送トランジスタQT1~QT4を、制御信号φTx1~φTx4を用いて順次に導通させることにより、受光素子PD1~PD4の信号電荷を時分割に読み出し回路30fに与えることができる。読み出し回路30fは、これらの信号電荷を時分割に取り込み、画像信号として順次に出力する。
第6実施形態では、複数画素の区画ごとに一つの読み出し回路30fを備える。そのため、読み出し回路30fの設置数を、全画素数の数分の1まで減らすことが可能になる。
特に、第6実施形態では、横2画素×縦2画素を区画とするため、ベイヤ配列の最小色配列を一つの読み出し回路30fで処理することができる。したがって、読み出し回路30f内に、近接する信号間の処理回路(色差変換回路、画素数変換回路など)を実装することも可能になる。
なお、第6実施形態では、区画のレイアウトを柔軟に設計することができる。例えば、列単位の受光画素1fを区画とし、列単位に読み出し回路30fを設けることも可能である。この場合、読み出し回路30f内にAD変換回路を設けることにより、列単位にAD変換を実施することが可能になる。
なお、第6実施形態では、転送トランジスタQTの出力を貫通配線20に共通接続している。しかしながら、本発明はこれに限定されるものではない。例えば、第3実施形態~第5実施形態の素子構造において、複数の受光画素を1区画として、貫通配線20に共通接続してもよい。この場合、区画内の転送トランジスタQTを順次に導通させることにより、読み出し回路は、区画内の受光画素の電気信号を時分割に取り込むことが可能になる。
《第7実施形態》
第7実施形態は、第1チップと第2チップの層間にインターポーザを設ける実施形態である。
第7実施形態は、第1チップと第2チップの層間にインターポーザを設ける実施形態である。
図12は、第7実施形態の素子構造を示す図である。
第7実施形態は、撮像素子10hを構成する第1チップ11hと、第2チップ12hとの層間に、貫通配線20を延長するインターポーザ81を配置する。このインターポーザ81の貫通配線82と、第1チップ11hのマイクロパッド13とは、マイクロバンプ15xによって電気的に接合される。また、インターポーザ81の貫通配線82と、第2チップ12hのマイクロパッド14は、マイクロバンプ15yによって電気的に接合される。
なお、このような構成は、第1実施形態~第6実施形態のいずれの素子構造においても実現可能である。貫通配線20をインターポーザ81を用いて延長することが可能である。
このように、インターポーザ81を層間に挿入することにより、第2チップ12h側で発生する熱を、インターポーザ81で断熱することが可能になる。また、インターポーザ81をヒートシンクとして利用することで、第2チップ12h側で発生する熱を効率的に排熱することが可能になる。そのため、受光素子PDが温度上昇して生じる熱ノイズなどの画質劣化を抑制することができる。
また、インターポーザ81を層間に挿入することにより、撮像素子10hの機械的強度を高めることが可能になる。
PD…受光素子,QT…転送トランジスタ,FD…フローティングディフュージョン,QR…リセットトランジスタ,QA…増幅素子,QS…選択トランジスタ,1…受光画素,11…第1チップ,12…第2チップ,13…マイクロパッド,14…マイクロパッド,15…マイクロバンプ,16x…受光面,20…貫通配線,23…マイクロレンズ,30…読み出し回路,81…インターポーザ,82…貫通配線
Claims (1)
- 積層された複数の半導体層を備える撮像素子であって、
前記複数の半導体層は、
光を電荷に変換する第1受光素子と、行方向において前記第1受光素子の隣に配置される受光素子であって光を電荷に変換する第2受光素子と、列方向において前記第1受光素子の隣に配置される受光素子であって光を電荷に変換する第3受光素子と、前記行方向において前記第3受光素子の隣に配置される受光素子であって光を電荷に変換する第4受光素子と、前記第1受光素子で変換された電荷を転送する第1転送部と、前記第2受光素子で変換された電荷を転送する第2転送部と、前記第3受光素子で変換された電荷を転送する第3転送部と、前記第4受光素子で変換された電荷を転送する第4転送部とを有する受光画素が配置される第1半導体層と、
前記第1受光素子で変換された電荷と、前記第2受光素子で変換された電荷と、前記第3受光素子で変換された電荷と、前記第4受光素子で変換された電荷とが転送される拡散部と、
前記第1受光素子から前記拡散部に転送された電荷に基づく第1信号と、前記第2受光素子から前記拡散部に転送された電荷に基づく第2信号と、前記第3受光素子から前記拡散部に転送された電荷に基づく第3信号と、前記第4受光素子から前記拡散部に転送された電荷に基づく第4信号とを出力するための増幅トランジスタと
が配置される第2半導体層と
を含み、
前記拡散部は、前記第1半導体層と前記第2半導体層とが積層される積層方向において、前記受光画素と重なるように配置される撮像素子。
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