KR20090056972A - 촬상장치 칩셋 및 화상픽업시스템 - Google Patents
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Abstract
촬상장치 칩셋은, 복수의 단위화소(21) 및 주변회로부(22) 중 적어도 일부를 갖는 촬상칩(11)과, 촬상신호를 변환 처리하는 디지털 처리부(31)와 주변회로부(22)의 잔부를 갖는 DSP칩(13)을 구비한다. 제 1 기판 상에는 제 1 배선층이 형성되며, 제 1 배선층은 복수의 단위화소(21)가 배치된 감광영역(20)에서는 2층 이하이고, 다른 영역에서는 3층 이하이다.
촬상장치, 디지털신호처리, 디자인 룰, 화상 픽업, 디지털카메라
Description
본 발명은, 촬상장치 칩셋 및 화상픽업시스템에 관하며, 특히 디지털카메라 등에 사용되는 MOS형 촬상 칩과 디지털신호처리 칩을 포함하는 칩셋 및 이를 이용한 화상픽업시스템에 관한 것이다.
근래, 반도체기기의 고성능화 및 소형화에 따라, 복수의 기능을 하나의 칩에 집약시키는 1칩화가 진행되고 있다. 고체촬상장치 분야에서도, 디지털신호처리 기술과 CMOS 미세화 기술의 급격한 진보에 따라, 촬상면에 조사된 광신호를 전기신호로 변환시켜 출력하는 촬상소자와, 고도의 신호처리가 가능한 디지털 신호처리장치(DSP)를 1매의 실리콘기판 상에 집적한 1칩 CMOS카메라를 실현할 수 있게 되었다(예를 들어 특허문헌1; 일본특허공개 평성10-22496호 공보 참조).
[발명의 개시]
[발명이 해결하고자 하는 과제]
그러나, 더한층 고체촬상장치의 소형화 및 고성능화를 진행시키기 위해서는, 1칩화에 따른 문제가 크다는 것이 확실해졌다.
고체촬상장치를 소형화 및 고화소화 하기 위해서는, 화소크기를 작게 할 필요가 있다. 화소크기가 작아지면 신호량이 적어지기 때문에, 광 숏 잡음에 의한 신호 대 잡음비가 열화된다. 광 숏 잡음이란, 신호 자신이 갖고 있는 잡음이다. 신호의 전자 수를 n이라 하면, 신호는 √n의 잡음을 본질적으로 갖고 있어, 신호 대 잡음(S/N)비는 n/√n=√n이 된다. 따라서, 화소크기가 작아져 신호 전자 수(n)가 작아지면, S/N비의 값은 급격히 악화돼버려 깨끗한 화상을 재생할 수 없게 된다.
때문에, 화소크기를 작게 하기 위해서는 광 숏 잡음을 억압하는 신호처리기능을 갖는 DSP를 고체촬상장치에 탑재할 필요가 있다.
또, 입사광에 포함되는 광 숏 잡음은, 그 신호 자신이 갖고 있는 변동(Fluctuation) 잡음이다. 때문에, 고체촬상장치의 잡음인 트랜지스터 열잡음 및 포토다이오드 리크전류 등에 비해 그 절대값을 작게 하기가 어렵다. 따라서, 광 숏 잡음을 눈에 띄게 하지 않기 위해 DSP를 이용한 신호처리의 실행이 요구된다. 이 신호처리는 복잡하여 DSP의 기능이 복잡해진다. 기능의 복잡화에 따라, DSP에서 필요로 하는 배선의 수가 증가하기 때문에, DSP에서 배선이 차지하는 면적을 크게 하거나 배선층 수를 늘리거나 할 필요가 있다.
그러나, 배선이 차지하는 면적을 크게 하는 것은, 고체촬상장치의 크기 증대로 직결된다. 한편, 배선층의 높이가 높아지면, 포토다이오드에 경사진 방향으로부터 입사하는 광이 차단되므로 감도가 저하된다. 특히, 화소의 셀 크기(피치)가 작아지면 배선층에 의해 광이 차단되기 쉬워지므로, 배선층 높이를 높이는 것의 결점이 점점 더 커진다.
배선층의 높이를 낮게 하기 위하여, 각 배선층의 두께를 얇게 하는 것을 생각할 수 있으나, 신뢰성 등의 문제에서 배선층의 두께를 얇게 하기란 쉽지 않다. 또, 화소가 형성된 감광영역에서는 배선층의 층수를 줄이고, DSP가 형성된 영역에서는 배선층의 층수를 늘리는 것도 생각할 수 있다. 그러나, 배선층의 층수가 다른 부분에 커다란 단차가 생기면, 화소에 광을 집광하는 마이크로렌즈 및 컬러필터 등을 칩 표면에 형성하기가 어려워진다. 따라서, 하나의 칩 내에서 배선층의 층수를 크게 바꾸기는 어렵다.
한편, 고체촬상장치를 촬상칩과 DSP칩의 2개 칩으로 분할하고 2칩화하여, 촬상칩은 배선층 수가 적은 칩으로 하고, DSP칩은 배선층 수가 비교적 많은 칩으로 하는 것을 생각할 수 있다. 그러나 촬상칩에는, 화소가 형성된 감광영역만이 아닌, 화소를 구동시키는 주변회로가 탑재된다. 주변회로를 포함하여 촬상칩의 배선층 수를 저감하는 것은 어렵다. 또, 주변회로에는 디지털회로도 많고, 이들에 대해서는 촬상칩에 탑재한 경우, 충분한 미세화가 안된다는 문제도 있다.
촬상칩에서 주변회로를 제거하고, DSP칩에 화소를 구동시키는 주변회로를 탑재하는 것도 생각할 수 있으나, 이 경우에는 촬상칩과 DSP칩을 접속하는 막대한 배선이 필요해진다는 문제가 있다.
본 발명은, 상기 종래의 문제를 해결하여, 촬상칩 및 DSP칩을 구비하며, 촬상칩과 DSP칩의 접속이 용이하고 또 미세화에 따른 감도 저하가 적은 촬상칩 셋을 실현할 수 있도록 하는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
상기 목적을 달성하기 위하여, 본 발명은 칩셋을 감광영역의 배선층이 2층 이하인 촬상칩과 배선층이 4층 이상인 DSP칩을 구비한 구성으로 한다.
구체적으로, 본 발명에 관한 촬상장치 칩셋은, 제 1 기판에 형성되며, 입사광을 전기신호로 변환하는 복수의 단위화소 및 이 복수의 단위화소를 구동시키는 주변회로부의 일부를 갖는 촬상칩과, 제 2 기판에 형성되며, 촬상신호를 변환 처리하는 디지털신호처리부 및 주변회로부의 잔부(殘部)를 갖는 디지털 신호처리칩을 구비하고, 제 1 기판 상에는 제 1 배선층이 형성되며, 제 1 배선층의 층수는, 복수의 단위화소가 배치된 감광영역에서는 2층 이하이고, 다른 영역에서는 3층 이하인 것을 특징으로 한다.
본 발명의 촬상장치 칩셋은, 제 1 배선층이 복수의 단위화소가 배치된 감광영역에서는 2층 이하이고 다른 영역에서는 3층 이하이므로, 촬상칩에서는 단위화소에 입사하는 광을 확보하기가 가능하며, 디지털 신호처리칩에서는 칩 면적을 억제하기가 가능해진다. 또, 촬상칩에, 주변회로부의 적어도 일부가 탑재되므로, 촬상칩과 디지털 신호처리칩 사이의 접속도 용이해진다. 또한, 촬상칩과 디지털 신호처리칩을 각각 최적의 디자인 룰로 설계하기가 가능해지므로, 촬상칩 및 디지털 신호처리칩의 제조가 용이해져 제조원가도 저감할 수 있다. 그 결과, 촬상칩과 DSP칩의 접속이 용이하며 또 미세화에 따른 감도 저하가 적은 촬상 칩셋을 용이하게 실현할 수 있다.
본 발명의 촬상장치 칩셋에 있어서, 제 1 배선층은 감광영역에서의 층수와 다른 영역에서의 층수가 같은 것이 바람직하다. 이와 같은 구성으로 함으로써, 제 1 배선층에 단차가 생기지 않으므로 촬상칩의 형성이 용이해진다.
본 발명의 촬상장치 칩셋에 있어서, 주변회로부는, 수평주사부와, 수직주사부, 수평주사부에 타이밍신호를 공급하는 수평타이밍 발생부, 수직주사부에 타이밍신호를 공급하는 수직타이밍 발생부, 전기신호를 증폭시키는 증폭부, 및 증폭된 전기신호를 디지털신호로 변환하는 아날로그 디지털 변환부를 가지며, 수직타이밍 발생부와 아날로그 디지털 변환부의 적어도 일부는, 디지털 신호처리칩에 탑재되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 회로규모가 큰 블록을 디지털 신호처리칩에 탑재하므로, 촬상칩의 배선층을 적게 하기가 용이해진다.
본 발명의 촬상장치 칩셋에 있어서, 제 2 기판 상에는 제 2 배선층이 형성되며, 제 2 배선층은 4층 이상인 것이 바람직하다. 이와 같은 구성으로 함으로써, 복잡한 구성의 DSP칩을 효율적으로 배선할 수 있어 DSP칩의 크기를 저감할 수 있다.
본 발명의 촬상장치 칩셋에 있어서, 제 1 기판에는 제 1 트랜지스터가 형성되며, 제 2 기판에는 제 2 트랜지스터가 형성되고, 제 1 트랜지스터의 게이트절연막은 제 2 트랜지스터의 게이트절연막보다 두꺼운 것을 특징으로 한다. 이와 같은 구성으로 함으로써, 촬상칩에서 게이트 내압을 높일 수 있어 신뢰성 높은 촬상장치 칩셋이 실현된다.
본 발명의 촬상장치 칩셋에 있어서, 제 1 기판에는 제 1 트랜지스터가 형성되며, 제 2 기판에는 제 2 트랜지스터가 형성되고, 제 1 트랜지스터는 제 2 트랜지스터의 최소 치수보다 큰 최소 치수 설계기준으로 형성되는 것을 특징으로 한다. 이와 같은 구성으로 함으로써, 디지털신호 처리칩의 크기를 작게 할 수 있다.
본 발명의 촬상장치 칩셋에 있어서, 복수의 단위화소는 감광영역에 1차원으로 배열되는 것이 바람직하다.
본 발명의 촬상장치 칩셋에 있어서, 복수의 단위화소는 감광영역에 2차원으로 배열되는 것이 바람직하다.
본 발명에 관한 화상 픽업시스템은, 본 발명의 촬상장치 칩셋이 조립되는 것을 특징으로 한다.
[발명의 효과]
본 발명에 관한 촬상장치 칩셋에 의하면, 촬상칩과 DSP칩의 접속이 용이하며, 또 미세화에 따른 감도 저하가 적은 촬상칩 셋을 실현할 수 있다.
도 1은, 본 발명의 실시형태에 관한 촬상장치 칩셋을 나타낸 블록도이다.
도 2는, 본 발명의 실시형태에 관한 촬상장치 칩셋의 단위화소 일례를 나타낸 회로도이다.
도 3은, 본 발명의 실시형태에 관한 촬상장치 칩셋의 촬상칩 감광영역을 나타낸 단면도이다.
도 4는, 필요감도를 확보할 수 있는 화소피치와 배선층수와의 상관관계를 나타낸 그래프이다.
도 5는, 본 발명의 실시형태에 관한 촬상장치 칩셋의 촬상칩 소자분리부의 구성예를 나타낸 단면도이다.
도 6은, 본 발명의 실시형태에 관한 촬상장치 칩셋의 촬상칩 소자분리부의 구성예를 나타낸 단면도이다.
도 7은, 본 발명의 실시형태에 관한 촬상장치 칩셋의 촬상칩 포토다이오드의 구성예를 나타낸 단면도이다.
도 8은, 본 발명의 실시형태에 관한 화상픽업의 구성을 나타낸 블록도이다.
[부호의 설명]
11 : 촬상칩 12 : 디지털 신호처리칩
20 : 감광영역 21 : 단위화소
23 : 수평주사부 24 : 수직주사부
25 : 수평타이밍 발생부 26 : 증폭부
31 : 디지털 신호처리부 32 : 수직타이밍 발생부
33 : 이득제어 증폭부 34 : 아날로그 디지털 변환부
41 : 포토다이오드 42 : 전송트랜지스터
43 : 리셋트랜지스터 44 : 증폭트랜지스터
45 : 판독트랜지스터 50 : 기판
51 : 소자분리부 52 : 부유확산부
53 : 전송게이트 54 : 게이트절연막
55 : 층간막 56 : 제 1 배선층
57 : 금속배선 58 : 층간막
59 : 제 2 배선층 60 : 마이크로렌즈
61 : 소자분리산화막 62 : 소자분리부
63 : p형 매입층 71 : 기억장치
72 : 마이크로제어기
본 발명의 실시형태에 대하여 도면을 참조하여 설명한다. 도 1은, 본 실시형태에 관한 촬상장치 칩셋의 블록구성의 일례를 나타낸다. 도 1에 나타낸 바와 같이, 본 실시형태의 촬상장치 칩셋은, 촬상칩(11)과 디지털 신호처리(DSP)칩(12)으로 구성된다.
촬상칩(11)은, 감광영역(20)에 행렬상으로 배치된 복수의 단위화소(21)와, 복수의 단위화소(21)를 구동시키는 주변회로부(22)의 일부를 갖는다. 촬상칩(11)에 탑재된 주변회로부(22)는, 수평주사부(23)와, 수직주사부(24), 수평주사부(23)로 타이밍신호를 공급하는 수평타이밍 발생부(25), 및 단위화소(21)로부터 판독된 신호를 증폭시키는 증폭부(26)로 구성된다. 여기서 단위화소(21)는, 1차원으로 배치되어도 된다. 또, 단위화소(21)는 일반적인 구성으로 하면 되며, 예를 들어 도 2에 나타낸 바와 같이 포토다이오드(41)와, 전송트랜지스터(42), 리셋트랜지스터(43), 증폭트랜지스터(44), 및 판독트랜지스터(45)의 4개 트랜지스터로 구성하면 된다. 또한, 판독트랜지스터(45)를 생략하고 3개의 트랜지스터로 구성해도 된다.
DSP칩(12)은, 디지털 신호처리부(31)와, 촬상칩(11)의 수직주사부(24)로 타이밍신호를 공급하는 수직타이밍 발생부(32), 이득제어증폭(GCA)부(33), 및 아날로 그 디지털 변환(ADC)부(34)를 갖는다. 수직타이밍 발생부(32), GCA부(33), 및 ADC부(34)는, 단위화소(21)를 구동시키는 주변회로부(22)의 일부이다.
도 3은 본 실시형태에 관한 촬상칩(11) 감광영역(20)의 단면구성 일례를 나타낸다. 도 3에 나타낸 바와 같이 본 실시형태의 촬상칩(11) 감광영역(20)에 있어서, 실리콘으로 이루어지는 기판(50)에 소자분리부(51)에 의해 서로 분리된 복수의 영역이 형성되며 각 영역에 단위화소(21)가 형성된다. 각 단위화소(21)는, 기판(50)에 형성된 포토다이오드(PD)(41) 및 부유확산부(FD)(52)를 갖는다. 또, 도 3에는 기재하지 않으나 기판(50)에는 다른 트랜지스터의 확산층도 형성된다.
기판(50) 상에는, 전송트랜지스터의 전송게이트(53)가 게이트절연막(54)을 개재하고 형성된다. 전송게이트(53)는, 행방향으로 이어지도록 형성되며 게이트배선을 구성한다. 또, 도 3에는 도시하지 않으나 다른 트랜지스터의 게이트도 형성되며, 일부는 게이트배선이 된다. 전송게이트(53) 등은, 층간막(55)으로 피복되어 제 1 배선층(56)을 형성한다. 층간막(55) 상에는, 수직신호선인 금속배선(57)과 온칩 마이크로렌즈(60)가 형성된다.
도 3에는 도시하지 않으나, 트랜지스터끼리를 접속하는 배선 등도 형성된다. 금속배선(57) 등은 층간막(58)으로 피복된다. 또, 온칩 마이크로렌즈(60)와 층간막(55) 사이에 컬러필터가 형성되어도 된다.
이와 같이, 본 실시형태의 촬상칩(11) 감광영역(20)에는 배선층 층수가 2층뿐이다. 이와 같이 본 실시형태의 촬상칩(11)은 배선층 수가 적으므로, 경사진 방향에서 입사하는 광이 배선층으로 차단되는 일없이 PD(41)에 효율적으로 광을 입사 시킬 수 있다.
도 4는, 화소피치(화소크기)와, 감도를 확보할 수 있는 배선층 층수와의 관계를 시뮬레이션으로 구한 결과를 나타낸다. 도 4에서 나타낸 실선보다 아래쪽이 실현 가능한 화소피치이다. 현재의 일반적인 화소피치인 2.8㎛인 경우에는, 배선층 수가 3층인 경우에도 최저한의 감도를 확보할 수 있으나, 더욱 미세화를 진행시키기 위해서는 배선층 수를 2층 이하로 해야 함이 확실해졌다.
일반적인, PD와 4개의 트랜지스터로 이루어지는 단위화소의 경우, 단위화소당 4개 정도의 배선을 형성할 필요가 있다. 이로써, 화소피치가 2.5㎛인 경우에는 0.18㎛의 디자인 룰로 설계하면 배선층 수를 2층으로 하기가 가능하다. 또, 화소피치가 2.0㎛인 경우에는 0.13㎛의 디자인 룰로 설계하면 배선층 수를 2층으로 하기가 가능하다.
디자인 룰과 2층 배선으로 형성할 수 있는 화소피치의 관계를 간단히 설명한다. 예를 들어, 제 1층의 배선층에는, 신호선, 전원선 및 화소 내부의 로컬배선 3개를 형성하고, 제 2층의 배선층에는, 광 차단을 겸한 접지선을 형성한다. 이 경우, 제 1층에는 3개의 배선과 2개의 배선 면적이 필요하다.
화소피치가 2.5㎛인 경우, 0.18㎛의 디자인 룰을 이용하면 배선부에 0.9㎛(0.18㎛×5)가 필요하게 되며, 광이 통과하는 부분은 1.6㎛이다. 또, 화소피치가 2.0㎛인 경우, 0.13㎛의 디자인 룰을 이용하면 배선부에 0.65㎛(0.13㎛×5)가 필요하게 되며, 광이 통과하는 부분은 1.35㎛이다. 광이 투과하는 부분의 비율은 가능한 한 높은 것이 바람직하나, 적어도 60% 이상은 확보할 필요가 있다. 화소피 치가 2.5㎛이고 디자인 룰이 0.18㎛인 경우에 광이 투과하는 부분의 비율은 약 65%가 되며, 화소피치가 2.0㎛이고 디자인 룰이 0.13㎛인 경우에 광이 투과하는 부분의 비율은 약 67.5%가 된다. 따라서 배선층 수를 2층으로 하기가 가능해진다.
또한, 단위화소를 구성하는 트랜지스터가 3개인 경우에는, 필요한 배선 수를 줄일 수 있어 배선층 수를 2층으로 하기가 용이해진다. 또, 트랜지스터가 적어진 만큼 PD면적을 늘릴 수 있으므로, 감도를 향상시키기가 가능하다.
촬상칩(11)에서 감광영역(20) 이외 영역에서의 배선층 수도, 감광영역(20)과 동일하게 하는 것이 칩 형성공정을 간략화하기에 바람직하다. 그러나, 배선층 수를 적게 함으로써, 배선이 칩 상에서 차지하는 면적이 증대할 우려가 있다. 그러므로, 감광영역(20) 이외의 영역에서는 배선층 수를 3층으로 해도 된다.
촬상칩(11)에서 감광영역(20) 이외 부분의 배선층 수를 적게 하고 또 배선이 차지하는 면적도 작게 하기 위해서는, 주변회로부(22) 중 가능한 많은 부분을 DSP칩(12) 쪽으로 탑재하는 것이 바람직하다. 그러나, 수평주사부(23) 및 수직주사부(24) 등을 DSP칩(12) 쪽에 탑재할 경우에는, 촬상칩(11)과 DSP칩(12)을 접속하는 막대한 배선이 필요하게 되어 현실적이지 못하다. 칩간의 배선 수, 칩간 배선에 따른 노이즈의 발생, 회로 규모 및 설계의 용이함 등을 고려하여, 어느 회로블록을 촬상칩(11)에 탑재할 지를 판단하면 된다.
예를 들어, 도 1에서는 ADC부(34)를 DSP칩(12)에 탑재하나, ADC부(34)를 촬상칩(11)에 탑재해도 된다. 일반적으로 ADC부는, 디지털 변환된 값이 정확한지 여부를 판단하여 보정하기 위해, 디지털 변환시킨 데이터를 다시 아날로그값으로 변 환하는 디지털 아날로그 변환회로를 갖는다. 디지털 아날로그 변환회로는, 비교적 회로규모가 크기 때문에, ADC부(34) 중 아날로그 디지털 변환회로 부분을 촬상칩(11)에 탑재하고, 디지털 아날로그 변환회로 부분을 DSP칩(12)에 탑재하는 식의 구성으로 해도 된다.
한편, DSP칩(12)은 배선층 수의 제한이 없으므로 자유롭게 설계할 수 있다. DSP칩(12)의 배선층 수를 4층 이상으로 함으로써, DSP칩(12)을 소형화할 수 있다.
촬상칩(11)과 DSP칩(12)을 별도의 칩으로 함으로써, 촬상칩(11)과 DSP칩(12)을 별도의 프로세스로 형성할 수 있다. 예를 들어, 촬상칩(11)에 형성된 트랜지스터의 게이트절연막 막 두께를, DSP칩(12)에 형성된 트랜지스터의 게이트절연막 막 두께보다 두껍게 함으로써, 촬상칩(11)의 게이트절연막을 통해 흐르는 리크전류에 의한 아날로그 잡음을 저감할 수 있다.
한편, 디지털회로인 DSP칩(12)은, 아날로그 잡음에 대해서는 고려할 필요가 없어, 최첨단의 디자인 룰을 이용하여 가능한 한의 미세화를 행할 수 있다.
또, 촬상칩(11)에 있어서는, 비교적 여유가 있는 디자인 룰을 이용하여 소자를 설계할 수 있다. 이로써, 도 5에 나타낸 바와 같이 기판(50) 상에 소자분리 산화막(61)을 형성하여 소자분리를 하거나, 도 6에 나타낸 바와 같이 이온주입으로 형성한 소자분리부(62)를 이용하여 소자분리를 함으로써 리크전류를 저감하기가 가능해진다.
또, 여유 있는 디자인 룰을 이용하여 설계를 함으로써, 열을 가하는 공정도 비교적 용이하게 할 수 있다. 이로써, 도 7에 나타낸 바와 같이 PD(41)에 p형 매 입층(63)을 형성하여 매입 포토다이오드로 할 수 있다. PD(41)를 매입 포토다이오드로 함으로써, 포토다이오드 표면으로부터의 리크전류를 저감할 수 있다.
도 8은, 본 실시형태의 촬상장치 칩셋을 조립한 화상픽업시스템을 나타낸다. 도 8에 나타낸 바와 같이 본 실시형태의 화상픽업시스템은, 기억장치(71)에 기억시킨 전자셔터 및 자동 조임 등의 기능을 실현하는 프로그램을 마이크로 제어기(72)로 판독하여 DSP칩(12)을 제어한다. 이와 같이, 본 실시형태의 촬상장치 칩셋을 화상픽업시스템에 이용함으로써, 디지털스틸카메라, 감시카메라 및 지문인증장치 등의 화상픽업시스템을 고 화질화할 수 있다.
그리고, 본 실시형태에서는 감광영역의 배선층 수를 2층으로 하는 예를 나타냈으나, 배선층 수를 1층으로 해도 된다. 이 경우, 감광영역 이외 영역의 배선층 수는 1층으로 해도 되고 2층으로 해도 된다.
본 발명에 관한 촬상장치 칩셋은, 촬상칩과 DSP칩의 접속이 용이하며 또 미세화에 따른 감도 저하가 적은 촬상장치 칩셋을 실현할 수 있어, 디지털카메라 등에 사용되는 MOS형 촬상칩과 디지털 신호처리칩을 포함하는 칩셋 및 이를 이용한 화상픽업시스템 등으로서 유용하다.
Claims (9)
- 제 1 기판에 형성되며, 입사광을 전기신호로 변환하는 복수의 단위화소 및 이 복수의 단위화소를 구동시키는 주변회로부의 일부를 갖는 촬상칩과,제 2 기판에 형성되며, 상기 전기신호를 변환 처리하는 디지털신호처리부 및 상기 주변회로부의 잔부(殘部)를 갖는 디지털 신호처리칩을 구비하고,상기 제 1 기판 상에는 제 1 배선층이 형성되며,상기 제 1 배선층의 층수는, 상기 복수의 단위화소가 배치된 감광영역에서는 2층 이하이고, 다른 영역에서는 3층 이하인 촬상장치 칩셋.
- 청구항 1에 있어서,상기 제 1 배선층은, 상기 감광영역에서의 층수와 다른 영역에서의 층수가 같은 촬상장치 칩셋.
- 청구항 1에 있어서,상기 주변회로부는, 수평주사부, 수직주사부, 상기 수평주사부에 타이밍신호를 공급하는 수평타이밍 발생부, 상기 수직주사부에 타이밍신호를 공급하는 수직타이밍 발생부, 상기 전기신호를 증폭시키는 증폭부, 및 증폭된 전기신호를 디지털신호로 변환하는 아날로그 디지털 변환부를 가지며,상기 수직타이밍 발생부와 상기 아날로그 디지털 변환부의 적어도 일부는, 상기 디지털 신호처리칩에 탑재되는 촬상장치 칩셋.
- 청구항 1에 있어서,상기 제 2 기판 상에는 제 2 배선층이 형성되며,상기 제 2 배선층은 4층 이상인 촬상장치 칩셋.
- 청구항 1에 있어서,상기 제 1 기판에는 제 1 트랜지스터가 형성되며,상기 제 2 기판에는 제 2 트랜지스터가 형성되고,상기 제 1 트랜지스터의 게이트절연막은 상기 제 2 트랜지스터의 게이트절연막보다 두꺼운 촬상장치 칩셋.
- 청구항 1에 있어서,상기 제 1 기판에는 제 1 트랜지스터가 형성되며,상기 제 2 기판에는 제 2 트랜지스터가 형성되고,상기 제 1 트랜지스터는, 상기 제 2 트랜지스터의 최소 치수보다 큰 최소 치수 설계기준에 의해 형성되는 촬상장치 칩셋.
- 청구항 1에 있어서,상기 복수의 단위화소는, 상기 감광영역에 1차원으로 배열되는 촬상장치 칩 셋.
- 청구항 1에 있어서,상기 복수의 단위화소는, 상기 감광영역에 2차원으로 배열되는 촬상장치 칩셋.
- 청구항 1 내지 8 중 어느 한 항 기재의 촬상장치 칩셋이 조립되는 것을 특징으로 하는 화상픽업시스템.
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