WO2008023519A1

WO2008023519A1 - Jeu de puces pour appareil de formation d'image et système de capture d'image

Info

Publication number: WO2008023519A1
Application number: PCT/JP2007/064330
Authority: WO
Inventors: Yoshiyuki Matsunaga
Original assignee: Panasonic Corporation
Priority date: 2006-08-22
Filing date: 2007-07-20
Publication date: 2008-02-28
Also published as: CN101501853B; JP2008053286A; US20100045835A1; CN101501853A; KR20090056972A

Description

明細書

撮像装置チップセット及び画像ピックアップシステム

技術分野

[0001] 本発明は、撮像装置チップセット及び画像ピックアップシステムに関し、特に、デジタルカメラ等に使用される MOS型撮像チップとデジタル信号処理チップとを含むチップセット及びそれを用いた画像ピックアップシステムに関する。

背景技術

[0002] 近年、半導体機器の高性能化及び小型化に伴い、複数の機能を 1つのチップに集約する 1チップ化が進められている。固体撮像装置の分野においても、デジタル信号処理技術と CMOS微細化技術の急激な進歩により、撮像面に照射された光信号を電気信号に変換し取り出す撮像素子と、高度の信号処理が可能なデジタル信号処理装置（DSP)とを 1枚のシリコン基板に上に集積した 1チップ CMOSカメラが実現できるようになつてきた (例えば、特許文献 1を参照。）。

特許文献 1 :特開 2000— 224495号公報

発明の開示

発明が解決しょうとする課題

[0003] しかしながら、さらに固体撮像装置の小型化及び高性能化を進めるためには、 1チップ化による問題が大きいことが明らかになつてきた。

[0004] 固体撮像装置を、小型化及び高画素化するためには、画素サイズを小さくする必要がある。画素サイズが小さくなると信号量が少なくなるため、光ショット雑音による信号対雑音比が劣化してくる。光ショット雑音とは、信号自身が持っている雑音である。信号の電子の数を nとすると、信号はの雑音を本質的に持っており、信号対雑音 (S/N)比は、 n/ n = nとなる。従って、画素サイズが小さくなり信号電子数 nが小さくなると、 S/N比の値は急激に悪化してしまい、きれいな画像が再生できなくな

[0005] このため、画素サイズを小さくするためには、光ショット雑音を抑圧する信号処理機能を有する DSPを固体撮像装置に搭載する必要がある。 [0006] また、入射光に含まれる光ショット雑音は、その信号自身が有している揺らぎ（Fluct uation)雑音である。このため、固体撮像装置の雑音であるトランジスタの熱雑音及びフォトダイオードのリーク電流等と比べて、その絶対値を小さくすることが困難である。従って、光ショット雑音を目立たなくするために DSPを用いて信号処理を行うことが要求される。この信号処理は複雑であり DSPの機能が複雑化する。機能の複雑化に伴い、 DSPにおいて必要とする配線の数が増加するため、 DSPにおいて配線が占める面積を大きくしたり、配線層数を増やしたりする必要がある。

[0007] しかし、配線が占める面積を大きくすることは、固体撮像装置のサイズの増大に直結する。一方、配線層の高さが高くなると、フォトダイオードに斜め方向から入射する光が遮られるため、感度が低下する。特に、画素のセルサイズ (ピッチ）が小さくなると配線層によって光が遮られやすくなるため、配線層の高さを高くすることのデメリット力 Sますます大きくなる。

[0008] 配線層の高さを低くするために、各配線層の厚さを薄くすることが考えられる力信頼性等の問題から配線層の厚さを薄くすることは容易ではない。また、画素が形成された感光領域においては配線層の層数を減らし、 DSPが形成された領域においては配線層の層数を増やすことも考えられる。しかし、配線層の層数が異なる部分に大きな段差ができると、画素に光を集光するマイクロレンズ及びカラーフィルタ等をチップの表面に形成することが困難となる。従って、 1つのチップ内において配線層の層数を大きく変えることは困難である。

[0009] 一方、固体撮像装置を撮像チップと DSPチップの 2つのチップに分割して 2チップ化し、撮像チップは配線層数が少な!/、チップとし、 DSPチップは配線層数が比較的多いチップとすることが考えられる。しかし、撮像チップには、画素が形成された感光領域だけでなぐ画素を駆動する周辺回路が搭載されている。周辺回路を含めて撮像チップの配線層数を低減することは困難である。また、周辺回路にはデジタル回路も多く、これらについては、撮像チップに搭載した場合には、十分な微細化ができないという問題もある。

[0010] 撮像チップから周辺回路を除き、 DSPチップに画素を駆動する周辺回路を搭載することも考えられる力この場合には、撮像チップと DSPチップとを接続する膨大な配線が必要となるという問題がある。

[0011] 本発明は、前記従来の問題を解決し、撮像チップ及び DSPチップを備え、撮像チップと DSPチップとの接続が容易で且つ微細化による感度低下が少ない撮像チップセットを実現できるようにすることを目的とする。

課題を解決するための手段

[0012] 前記の目的を達成するため、本発明は撮像チップセットを、感光領域における配線層が 2層以下の撮像チップと配線層が 4層以上の DSPチップとを備えた構成とする。

[0013] 具体的に、本発明に係る撮像装置チップセットは、第 1の基板に形成され、入射光を電気信号に変換する複数の単位画素及び該複数の単位画素を駆動する周辺回路部の一部を有する撮像チップと、第 2の基板に形成され、撮像信号を変換処理するデジタル信号処理部及び周辺回路部の残部を有するデジタル信号処理チップとを備え、第 1の基板の上には、第 1の配線層が形成され、第 1の配線層の層数は、複数の単位画素が配置された感光領域においては 2層以下であり、他の領域においては 3層以下であることを特徴とする。

[0014] 本発明の撮像装置チップセットは、第 1の配線層は、複数の単位画素が配置された感光領域においては 2層以下であり、他の領域においては 3層以下であるため、撮像チップにおいては単位画素に入射する光を確保することが可能となり、デジタル信号処理チップにおいてはチップ面積を抑えることが可能となる。また、撮像チップに、周辺回路部の少なくとも一部が搭載されているため、撮像チップとデジタル信号処理チップとの間の接続も容易となる。さらに、撮像チップとデジタル信号処理チップとをそれぞれ最適なデザインルールにより設計することが可能となるため、撮像チップ及びデジタル信号処理チップの製造が容易となり、製造コストも低減できる。その結果、撮像チップと DSPチップとの接続が容易で且つ微細化による感度低下が少ない撮像チップセットを容易に実現できる。

[0015] 本発明の撮像装置チップセットにおいて、第 1の配線層は、感光領域における層数と他の領域における層数とが等しいことが好ましい。このような構成とすることにより、第 1の配線層に段差が生じないため、撮像チップの形成が容易となる。

[0016] 本発明の撮像装置チップセットにおいて、周辺回路部は、水平走査部と、垂直走查部と、水平走査部にタイミング信号を供給する水平タイミング発生部と、垂直走査部にタイミング信号を供給する垂直タイミング発生部と、電気信号を増幅する増幅部と、増幅された電気信号をデジタル信号に変換するアナログデジタル変換部とを有し、垂直タイミング発生部と、アナログデジタル変換部の少なくとも一部とは、デジタル信号処理チップに搭載されていることが好ましい。このような構成とすることにより、回路規模の大きレ、ブロックをデジタル信号処理チップに搭載するため、撮像チップの配線層を少なくすることが容易となる。

本発明の撮像装置チップセットにおいて、第 2の基板の上には、第 2の配線層が形成され、第 2の配線層は、 4層以上であることが好ましい。このような構成とすることにより複雑な構成の DSPチップを効率よく配線することができ、 DSPチップのサイズを低減できる。

[0017] 本発明の撮像装置チップセットにおいて第 1の基板には、第 1のトランジスタが形成され、第 2の基板には、第 2のトランジスタが形成され、第 1のトランジスタのゲート絶縁膜は、第 2のトランジスタのゲート絶縁膜よりも厚いことを特徴とする。このような構成とすることにより、撮像チップにおいてゲート耐圧を高くすることができ、信頼性が高レ、撮像装置チップセットが実現できる。

[0018] 本発明の撮像装置チップセットにおいて、第 1の基板には、第 1のトランジスタが形成され、第 2の基板には、第 2のトランジスタが形成され、第 1のトランジスタは、第 2のトランジスタの最小寸法より大き!/、最小寸法設計基準により形成されて!/、ることを特徴とする。このような構成とすることにより、デジタル信号処理チップのサイズを小さくすること力 Sでさる。

[0019] 本発明の撮像装置チップセットにおいて、複数の単位画素は、感光領域に 1次元に配列されて!/、ることが好ましレ、。

[0020] 本発明の撮像装置チップセットにおいて、複数の単位画素は、感光領域に 2次元に配列されて!/、ることが好ましレ、。

[0021] 本発明に係る画像ピックアップシステムは、本発明の撮像装置チップセットが組み込まれてレ、ることを特徴とする。

発明の効果 [0022] 本発明に係る撮像装置チップセットによれば、撮像チップと DSPチップとの接続が容易で且つ微細化による感度低下が少ない撮像チップセットを実現できる。

図面の簡単な説明

[0023] [図 1]図 1は本発明の一実施形態に係る撮像装置チップセットを示すブロック図であ

[図 2]図 2は本発明の一実施形態に係る撮像装置チップセットにおける単位画素の一例を示す回路図である。

[図 3]図 3は本発明の一実施形態に係る撮像装置チップセットにおける撮像チップの感光領域を示す断面図である。

[図 4]図 4は必要感度を確保できる画素ピッチと配線層数との相関を示すグラフであ

[図 5]図 5は本発明の一実施形態に係る撮像装置チップセットにおける撮像チップの素子分離部の構成例を示す断面図である。

[図 6]図 6は本発明の一実施形態に係る撮像装置チップセットにおける撮像チップの素子分離部の構成例を示す断面図である。

[図 7]図 7は本発明の一実施形態に係る撮像装置チップセットにおける撮像チップのフォトダイオードの構成例を示す断面図である。

[図 8]図 8は本発明の一実施形態に係る画像ピックアップの構成を示すブロック図である。

符号の説明

[0024] 11 撮像チップ

12 デジタル信号処理チ;

20 感光領域

21 単位画素

22 水平走査部

23 垂直走査部

24 水平タイミング発生部 31 デジタル信号処理部

32 垂直タイミング発生部

33 利得制御増幅部

34 アナログデジタル変換部

41 フォトダイオード

42 転送トランジスタ

43 リセットトランジスタ

44 増幅トランジスタ

45 読み出しトランジスタ

50 基板

51 素子分離部

53 転送ゲート

54 ゲート絶縁膜

55 層間膜

56 第 1の配線層

57 金属配線

58 層間膜

59 第 2の配線層

60 マイクロレンズ

61 素子分離酸化膜

62 素子分離部

63 p型埋め込み層

71 記憶装置

72 マイクロコントローラ

発明を実施するための最良の形態

本発明の一実施形態について図面を参照して説明する。図 1は本実施形態に係る撮像装置チップセットのブロック構成の一例を示して!/、る。図 1に示すように本実施形態の撮像装置チップセットは、撮像チップ 11とデジタル信号処理 (DSP)チップ 12とにより構成されている。

[0026] 撮像チップ 11は、感光領域 20に行列状に配置された複数の単位画素 21と、複数の単位画素 21を駆動する周辺回路部 22の一部とを有している。撮像チップ 11に搭載された周辺回路部 22は、水平走査部 23と、垂直走査部 24と、水平走査部 23にタイミング信号を供給する水平タイミング発生部 25と、単位画素 21から読み出された信号を増幅する増幅部 26とである。なお、単位画素 21は、 1次元に配置されていてもよい。また、単位画素 21は一般的な構成とすればよぐ例えば、図 2に示すようにフォトダイオード 41と、転送トランジスタ 42、リセットトランジスタ 43、増幅トランジスタ 44及び読み出しトランジスタ 45の 4個のトランジスタとによって構成すればよい。また、読み出しトランジスタ 45を省略して 3個のトランジスタにより構成してもよい。

[0027] DSPチップ 12は、デジタル信号処理部 31と、撮像チップ 11の垂直走査部 24にタイミング信号を供給する垂直タイミング発生部 32と、利得制御増幅 (GCA)部 33と、アナログデジタル変換 (ADC)部 34とを有している。垂直タイミング発生部 32、 GCA 部 33及び ADC部 34は、単位画素 21を駆動する周辺回路部 22の一部である。

[0028] 図 3は本実施形態に係る撮像チップ 11における感光領域 20の断面構成の一例を示している。図 3に示すように本実施形態の撮像チップ 11の感光領域 20において、シリコンからなる基板 50に素子分離部 51により互いに分離された複数の領域が形成されており、各領域に単位画素 21が形成されている。各単位画素 21は、基板 50に形成されたフォトダイオード（PD) 41及びフローティングディフュージョン（FD) 52を有している。また、図 3には記載していないが、基板 50には他のトランジスタの拡散層も形成されている。

[0029] 基板 50の上には、転送トランジスタの転送ゲート 53がゲート絶縁膜 54を介して形成されている。転送ゲート 53は、行方向に延びるように形成されておりゲート配線を構成している。また、図 3には示していないが他のトランジスタのゲートも形成されており、一部はゲート配線となっている。転送ゲート 53等は、層間膜 55に覆われており、第 1の配線層 56を形成している。層間膜 55の上には、垂直信号線である金属配線 57と、オンチップマイクロレンズ 60が形成されて!/、る。 [0030] 図 3には示していないが、トランジスタ同士を接続する配線等も形成されている。金属配線 57等は、層間膜 58に覆われている。また、オンチップマイクロレンズ 60と層間膜 55との間にカラーフィルタが形成されて!/、てもよ!/、。

[0031] このように、本実施形態の撮像チップ 11の感光領域 20には、配線層の層数は 2層だけである。このように、本実施形態の撮像チップ 11は、配線層数が少ないため、斜め方向から入射する光が配線層によって遮られることがなぐ PD41に効率よく光を人射させること力 Sでさる。

[0032] 図 4は画素ピッチ（画素サイズ）と、感度を確保できる配線層の層数との関係をシミュレーシヨンにより求めた結果を示している。図 4において示した実線よりも下側が実現可能な画素ピッチである。現在の一般的な画素ピッチである 2. 8 mの場合には、配線層数が 3層の場合にも、最低限の感度が確保できている力さらに微細化を進めるためには、配線層数を 2層以下にしなければならないことが明らかである。

[0033] 一般的な、 PDと 4個のトランジスタからなる単位画素の場合、単位画素あたり 4本程度の配線を形成する必要がある。このため、画素ピッチが 2. 5 111の場合には、 0. 1 8 a mのデザインルールにより設計を行えば、配線層数を 2層にすることが可能となる。また、画素ピッチが 2· 0 mの場合には、 0· 13 mのデザインルールにより設計を行えば、配線層数を 2層にすることが可能となる。

[0034] デザインルールと 2層配線で形成できる画素ピッチとの関係を簡単に説明する。例えば、 1層目の配線層には、信号線、電源線及び画素内部のローカル配線の 3本を形成し、 2層目の配線層には、光シールドを兼ねたグランド線を形成する。この場合、 1層目には 3本の配線と 2本の配線スペースとが必要となる。

[0035] 画素ピッチが 2· 5 111の場合に、 0. 18 mのデザインルールを用いると配線部に 0. 9 ^ 111 (0. 18 m X 5)必要となり、光が通過する部分は 1 · 6 mとなる。また、画素ピッチが 2· O ^ mの場合に、 0. 13 mのデザインルールを用いると配線部に 0· 6 6 μ ΐη (0. 13 m X 5)必要となり、光が通過する部分は 1 · 35 mとなる。光が透過する部分の割合は、できるだけ高くすることが望ましいが、少なくとも 60%以上は確保する必要がある。画素ピッチが 2· 5 n デザインルールが 1 · 8 mの場合には、光が透過する部分の割合は約 65%となり、画素ピッチが 2. O ^ m-e,デザインルールが 1. 3 111の場合には、光が透過する部分の割合が約 67. 5%となる。従って、配線層数を 2層にすることが可能となる。

[0036] さらに、単位画素を構成するトランジスタが 3個の場合には、必要とする配線の数を減らすことができ、配線層数を 2層とすることが容易となる。また、トランジスタが少なくなった分だけ PDの面積を増やすことができるため、感度を向上させることが可能であ

[0037] 撮像チップ 11における感光領域 20以外の領域における配線層数も、感光領域 20 と同一とすることが、チップの形成工程を簡略化するためには好ましい。しかし、配線層数を少なくすることにより、配線がチップ上に占める面積が増大するおそれがある。このため、感光領域 20以外の領域においては配線層数を 3層としてもよい。

[0038] 撮像チップ 11における感光領域 20以外の部分の配線層数を少なくし且つ配線が占める面積も小さくするためには、周辺回路部 22のうちできるだけ多くの部分を DSP チップ 12の側に搭載することが好ましい。しかし、水平走査部 23及び垂直走査部 24 等を DSPチップ 12の側に搭載した場合には、撮像チップ 11と DSPチップ 12とを接続する膨大な配線が必要となり、現実的ではない。チップ間の配線の数、チップ間を配線することによるノイズの発生、回路の規模及び設計の容易さ等を考慮して、どの回路ブロックを撮像チップ 11に搭載する力、を判断すればょレ、。

[0039] 例えば、図 1においては ADC部 34を DSPチップ 12に搭載している力 ADC部 34 を撮像チップ 11に搭載してもよい。一般に、 ADC部は、デジタル変換した値が正しいかどうかを判断して補正するために、デジタル変換したデータを再びアナログ値に変換するデジタルアナログ変換回路を有している。デジタルアナログ変換回路は、比較的回路規模が大きいため、 ADC部 34のうちのアナログデジタル変換回路部分を撮像チップ 11に搭載し、デジタルアナログ変換回路部分を DSPチップ 12に搭載するという構成としてあよい。

[0040] 一方、 DSPチップ 12は、配線層数の制限がないため、自由に設計を行うことができる。 DSPチップ 12の配線層数を 4層以上とすることにより、 DSPチップ 12を小型化すること力 Sでさる。

[0041] 撮像チップ 11と DSPチップ 12とを別々のチップとすることにより、撮像チップ 11と D SPチップ 12とを別々のプロセスにより形成することができる。例えば、撮像チップ 11 に形成されたトランジスタのゲート絶縁膜の膜厚を、 DSPチップ 12に形成されたトランジスタのゲート絶縁膜の膜厚よりも厚くすることにより、撮像チップ 11におけるグート絶縁膜を介して流れるリーク電流によるアナログ雑音を低減することができる。

[0042] 一方、デジタル回路である DSPチップ 12は、アナログ雑音については考慮する必要がなぐ最先端のデザインルールを用いて可能な限りの微細化を行うことができる。

[0043] また、撮像チップ 11においては、比較的余裕があるデザインルールを用いて素子を設計すること力 Sできる。このため、図 5に示すように基板 50の上に素子分離酸化膜 61を形成して素子分離を行ったり、図 6に示すようにイオン注入により形成した素子分離部 62を用いて素子分離を行ったりすることによりリーク電流を低減することが可能となる。

[0044] また、余裕があるデザインルールを用いて設計をすることにより、熱を加える工程も比較的容易に行うことが可能となる。このため、図 7に示すように PD41に p型埋め込み層 63を形成し、埋め込みフォトダイオードとすることができる。 PD41を埋め込みフオトダイオードとすることにより、フォトダイオード表面からのリーク電流を低減することができる。

[0045] 図 8は、本実施形態の撮像装置チップセットを組み込んだ画像ピックアップシステムを示している。図 8に示すように、本実施形態の画像ピックアップシステムは、記憶装置 71に記憶させた電子シャツタ及び自動絞り等の機能を実現するプログラムをマイク口コントローラ 72により読み取り、 DSPチップ 12を制御する。このように、本実施形態の撮像装置チップセットを画像ピックアップシステムに用いることにより、デジタルスチノレカメラ、監視カメラ及び指紋認証装置等の画像ピックアップシステムを高画質化すること力 Sでさる。

[0046] なお、本実施形態にお!/、ては、感光領域における配線層数を 2層とする例を示した

1S 配線層数を 1層としてもよい。この場合には、感光領域以外の領域の配線層数は 1層としても、 2層としてもよい。

産業上の利用可能性

[0047] 本発明に係る撮像装置チップセットは、撮像チップと DSPチップとの接続が容易で且つ微細化による感度低下が少な!/、撮像装置チップセットを実現でき、デジタルカメラ等に使用される MOS型撮像チップとデジタル信号処理チップとを含むチップセット及びそれを用いた画像ピックアップシステム等として有用である。

Claims

請求の範囲

[1] 第 1の基板に形成され、入射光を電気信号に変換する複数の単位画素及び該複数の単位画素を駆動する周辺回路部の一部を有する撮像チップと、

第 2の基板に形成され、前記撮像信号を変換処理するデジタル信号処理部及び前記周辺回路部の残部を有するデジタル信号処理チップとを備え、

前記第 1の基板の上には、第 1の配線層が形成され、

前記第 1の配線層の層数は、前記複数の単位画素が配置された感光領域においては 2層以下であり、他の領域においては 3層以下である撮像装置チップセット。

[2] 前記第 1の配線層は、前記感光領域における層数と他の領域における層数とが等しレ、請求項 1に記載の撮像装置チップセット。

[3] 前記周辺回路部は、水平走査部と、垂直走査部と、前記水平走査部にタイミング信号を供給する水平タイミング発生部と、前記垂直走査部にタイミング信号を供給する垂直タイミング発生部と、前記電気信号を増幅する増幅部と、増幅された電気信号をデジタル信号に変換するアナログデジタル変換部とを有し、

前記垂直タイミング発生部と、前記アナログデジタル変換部の少なくとも一部とは、前記デジタル信号処理チップに搭載されて!/、る請求項 1に記載の撮像装置チップセッ卜。

[4] 前記第 2の基板の上には、第 2の配線層が形成され、

前記第 2の配線層は、 4層以上である請求項 1に記載の撮像装置チップセット。

[5] 前記第 1の基板には、第 1のトランジスタが形成され、

前記第 2の基板には、第 2のトランジスタが形成され、

前記第 1のトランジスタのゲート絶縁膜は、前記第 2のトランジスタのゲート絶縁膜よりも厚！、請求項 1に記載の撮像装置チップセット。

[6] 前記第 1の基板には、第 1のトランジスタが形成され、

前記第 2の基板には、第 2のトランジスタが形成され、

前記第 1のトランジスタは、前記第 2のトランジスタの最小寸法より大きい最小寸法設計基準により形成されて!/、る請求項 1に記載の撮像装置チップセット。

[7] 前記複数の単位画素は、前記感光領域に 1次元に配列されている請求項 1に記載の撮像装置チップセット。

[8] 前記複数の単位画素は、前記感光領域に 2次元に配列されている請求項 1に記載の撮像装置チップセット。

[9] 請求項 1から 8のいずれか 1項に記載の撮像装置チップセットが組み込まれていることを特徴とする画像ピックアップシステム。