JP2020153778A - 電位測定装置 - Google Patents
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Abstract
【課題】ノイズ悪化やサンプリングレート悪化、オフセットばらつきを抑えて、データ処理の容易性や解析精度を向上させることが可能な、電位測定装置を提供する。【解決手段】読出し電極が2次元アレイ状に配置された第1の基板と、前記第1の基板が積層された第2の基板と、を備え、前記読出し電極のそれぞれは、独立に対応付けられた少なくとも1つのAD変換回路を備え、前記AD変換回路の少なくとも一部は前記第2の基板において2次元アレイ状に配置される、電位測定装置が提供される。【選択図】図1
Description
本開示は、電位測定装置に関する。
微小電極をアレイ状に並べ、その微小電極上の溶液の電位を計測するデバイスがある。そのようなデバイスの中に、微小電極上を培養液で満たして生体細胞を乗せ、生体細胞が発生する活動電位を測定するデバイスがある(例えば特許文献1等参照)。特に近年では、CMOS(Complementary MOS)集積回路技術を用いて、電極と、増幅器やAD変換器などとを一つのチップにまとめ、多点で同時に電位を測定するデバイスが注目されている(例えば非特許文献1等参照)。
神経細胞の活動電位波形の取得を考えると、10kHz程度以上のサンプリングレートを確保した上で数μVクラスの低ノイズ計測が必要と考えられる。さらに、神経細胞ネットワーク内の信号伝搬を詳細かつ広範囲に取得するためには、電極サイズを10μm角程度として密に敷き詰め、高解像度化する必要がある。低ノイズ化、高サンプリングレート化、高解像度化はそれぞれトレードオフの関係にあり、これらのトレードオフを打破するため回路アーキテクチャにおいて様々な提案が行われている(例えば非特許文献1等参照)。
低ノイズかつ高解像度化を実現するための有望な手法のひとつとして、電極毎に差動増幅回路を持ちながらも、差動増幅回路を構成する片側の増幅回路領域(参照回路領域)を、電極で受けた信号を読み出すもう一方の増幅回路領域(読出し回路領域)から分離する構成が提案されている(例えば非特許文献2等参照)。
M.Obien,et al., "Revealing neuronalfunction through microelectrode array recordings" ,Frontiers in Neuro ScienceVol.8 (2015) Article 423
J.Park,et al.," A High-Density CMOS Multi-Modality JointSensor/Stimulator Array with 1024 Pixels for Holistic Real-Time CellularCharacterization", Symposium on VLSI Circuits Digest of Technical Papers(2016)
しかし、この手法ではアンプ回路の読出し回路/参照回路、負荷PMOS、電流源NMOSと、A/D変換回路がそれぞれ物理的に離れて配置されるため、高解像度化に伴いアンプ回路の各ノード配線は長距離配線にならざるを得ない。長距離配線により、配線抵抗増大に起因するノイズ悪化や、配線容量増大に起因するサンプリングレートの悪化を招く。また、セル毎にアンプ回路の配線長が異なることに起因してオフセットばらつきが発生する。このオフセットばらつきのためAD期間が増大することもサンプリングレート悪化の一因となる。
そこで、本開示では、ノイズ悪化やサンプリングレート悪化、オフセットばらつきを抑えて、データ処理の容易性や解析精度を向上させることが可能な、新規かつ改良された電位測定装置を提案する。
本開示によれば、読出し電極が2次元アレイ状に配置された第1の基板と、前記第1の基板が積層された第2の基板と、を備え、前記読出し電極のそれぞれは、独立に対応付けられた少なくとも1つのAD変換回路を備え、前記AD変換回路の少なくとも一部は前記第2の基板において2次元アレイ状に配置される、電位測定装置が提供される。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
なお、説明は以下の順序で行うものとする。
1.本開示の実施の形態
1.1.経緯
1.2.構成例及び動作例
2.まとめ
1.本開示の実施の形態
1.1.経緯
1.2.構成例及び動作例
2.まとめ
<1.本開示の実施の形態>
[1.1.経緯]
本開示の実施の形態について詳細に説明する前に、本開示者が本開示の実施の形態に至った経緯について説明する。
[1.1.経緯]
本開示の実施の形態について詳細に説明する前に、本開示者が本開示の実施の形態に至った経緯について説明する。
上述したように、CMOS集積回路技術を用いて、電極と、増幅器やAD変換器などとを一つのチップにまとめ、多点で同時に電位を測定するデバイスが近年注目されている。低ノイズ化、高サンプリングレート化、高解像度化はそれぞれトレードオフの関係にあるが、これらのトレードオフを打破するため回路アーキテクチャに関する様々な提案がなされている。
図1は、既存の電位測定装置の回路構成例を示す説明図である。図1に示した電位測定装置1020は多点で同時に電位を検出することが可能なデバイスであり、読出し回路領域と参照回路領域とを分離した構成を有する。図1に示した電位測定装置1020は、A/D変換回路1021と、垂直選択回路1023と、読み出しセル領域1101及び参照セル領域1102とからなる半導体デバイスと、を有する。また図1には、カレントミラーを構成するMOSFET Tr1a、1bと、電流源1140と、が示されている。
A/D変換回路1021は、半導体デバイスによって測定されたアナログのデータをデジタルのデータに変換する回路である。垂直選択回路1023は、半導体デバイスに対して電位の測定に使用される読み出しセルや参照セルの選択を行うための信号を出力する回路である。
このような構成を有する電位測定装置において、初段の差動増幅回路である程度の増幅ゲインを得ることで、入力換算ノイズを低減できる。しかし、初段の差動増幅回路である程度の増幅ゲインを得ると、初段の増幅器としてソースフォロア回路を用いた場合と比較して出力抵抗が高くなる。さらに、サンプリングレートを高く維持したまま高解像度化をするためには、AD変換回路の並列数を上げる必要があり、高出力抵抗である差動増幅回路の出力を電極アレイ外に配置されるAD変換回路まで長距離配線(すなわち高寄生容量)で接続する必要がある。
このように、読出し回路領域と参照回路領域とを分離した構成の場合、参照回路領域における差動増幅回路の出力と、AD変換回路との距離が長距離となる。したがって、差動増幅回路出力のセトリング時間が悪化し、サンプリングレートの向上に対しては相性が良くない。
また、AD変換回路の並列数を上げたことで電極アレイの幅とAD変換回路の領域の幅の整合がとれない場合、電極により配線長が大きく異なるため、配線抵抗起因の差動増幅器出力のオフセットばらつきが発生する。ここで、小面積で構成可能なシングルスロープ型のAD変換器を前提として考えると、差動増幅器出力のオフセットばらつきの増加はAD変換時間の増加に直結することになる。
図2は、AD変換時間を、オフセットばらつきがある場合と、無い場合とを比較した例を示す説明図である。図2に示したAD変換方式は、シングルスロープAD変換器が時間的に変化する参照信号と入力アナログ信号(差動増幅器出力)を比較することでAD変換を実現する方式であり、信号振幅レンジに加えてオフセットばらつき分のレンジを確保する必要があるためである。図2に示したように、AD変換時間の増加は、すなわちサンプリングレートの低下を意味する。またオフセットばらつきが無い場合は、AD変換時間を長時間化することで高周波ノイズの低減も可能となるが、オフセットばらつきがある場合は、高周波ノイズの低減のためにはさらなるAD変換時間の増加を要することになる。
そこで本件開示者は、上述した点に鑑み、低ノイズ化、高サンプリングレート化、高解像度化のトレードオフを打破するための電位測定装置のアーキテクチャについて鋭意検討を行った。その結果、本件開示者は、以下で説明するように、ノイズ悪化やサンプリングレート悪化、オフセットばらつきを抑えた電位測定装置のアーキテクチャを考案するに至った。
[1.2.構成例及び動作例]
次に、本開示の実施の形態に係る電位測定装置の構成例について説明する。本開示の実施の形態に係る電位測定装置は、電極アレイが配置される基板(第1の基板)に対し、AD変換回路アレイが配置される第2の基板を積層した構造を有する。本開示の実施の形態に係る電位測定装置は、電極の直下にAD変換回路用の面積を確保したことを特徴とする。本開示の実施の形態に係る電位測定装置は、このような構成を有することで、増幅回路出力からAD変換回路までの配線長を最小限にし、かつ、それぞれの配線を略等長化することができる。従って、本開示の実施の形態に係る電位測定装置は、配線容量を削減することによるサンプリングレートの向上が可能となり、さらに、セル毎に異なっていた配線長を略等長化することに伴う増幅器出力のオフセットばらつきの低減によるサンプリングレートの向上も可能となる。
次に、本開示の実施の形態に係る電位測定装置の構成例について説明する。本開示の実施の形態に係る電位測定装置は、電極アレイが配置される基板(第1の基板)に対し、AD変換回路アレイが配置される第2の基板を積層した構造を有する。本開示の実施の形態に係る電位測定装置は、電極の直下にAD変換回路用の面積を確保したことを特徴とする。本開示の実施の形態に係る電位測定装置は、このような構成を有することで、増幅回路出力からAD変換回路までの配線長を最小限にし、かつ、それぞれの配線を略等長化することができる。従って、本開示の実施の形態に係る電位測定装置は、配線容量を削減することによるサンプリングレートの向上が可能となり、さらに、セル毎に異なっていた配線長を略等長化することに伴う増幅器出力のオフセットばらつきの低減によるサンプリングレートの向上も可能となる。
図3は、本開示の実施の形態に係る電位測定装置の概略構成を示す説明図である。図3に示した電位測定装置1は、上述したように、第1の基板100と、第2の基板200とが積層された構造を有する。第1の基板100は、電極902がアレイ状に配置された読出し電極アレイ900を備える。また第2の基板200は、第1の基板100の読出し電極アレイ900に対応するようにAD変換回路アレイ22を備える。AD変換回路アレイ22は、第1の基板100の各電極に対応して設けられるAD変換回路21がアレイ状に配置されている。読出し電極アレイ900と、AD変換回路アレイ22とは、が電気的導通をもって接続される。この電気的導通をもった接続には、例えばウェハレベルCu−Cuボンディング技術を用いることができる。そして第1の基板100と、第2の基板200とが積層された構造を有することで、電極902と、その電極に対応するAD変換回路との間の配線長は、全てのセルにおいて略等しくすることができる。
図4は、本開示の実施の形態に係る電位測定装置1の第1の基板100の概略構成を示す説明図である。第1の基板100に設けられる読出し電極アレイ900の構成要素は、電極902、及び、電極902と同じピッチで電極902と同数配置される増幅回路901である。また、読出し電極アレイ900の外側には基準電極910が配置される。基準電極910は、読出し電極アレイ900に浸される、測定対象の細胞の培養液(培地)に対して、基準となる電位を与えることを目的とした電極である。本開示の実施の形態に係る電位測定装置1は、基準電極910が供給する基準電位からの変位を、測定対象の細胞の活動電位として測定するものである。
図5は、本開示の実施の形態に係る電位測定装置1の第2の基板200の概略構成を示す説明図である。第2の基板200は、上述したように第1の基板100が積層される。第2の基板200には、第1の基板100の読出し電極アレイ900に対応するようにAD変換回路アレイ22が配置される。AD変換回路アレイ22の外側にはAD変換回路21を動作させるために必要な各種回路が配置される。
AD変換回路アレイ22には、時刻コード発生部26で生成された時刻コードを各AD変換回路21に転送する時刻コード転送部23も設けられている。そして、第2の基板200上のAD変換回路アレイ22の周辺には、画素駆動回路24、DAC(D/A Converter)25、時刻コード発生部26、垂直駆動回路27、出力部28、及びタイミング生成回路29が形成されている。
2次元アレイ状に配列されたAD変換回路21は、電極902からのアナログ信号をデジタル信号SIGに変換して出力する。
画素駆動回路24は、AD変換回路21を駆動する。DAC25は、時間経過に応じてレベル(電圧)が単調減少するスロープ信号である参照信号(基準電圧信号)REFを生成し、各AD変換回路21に供給する。時刻コード発生部26は、各AD変換回路21が、アナログ信号をデジタルの信号に変換(AD変換)する際に使用される時刻コードを生成し、対応する時刻コード転送部23に供給する。時刻コード発生部26は、AD変換回路アレイ22に対して複数個設けられており、AD変換回路アレイ22内には、時刻コード発生部26に対応する数だけ、時刻コード転送部23が設けられている。即ち、時刻コード発生部26と、そこで生成された時刻コードを転送する時刻コード転送部23は、1対1に対応する。
垂直駆動回路27は、AD変換回路21内で生成されたデジタル信号SIGを、タイミング生成回路29から供給されるタイミング信号に基づいて、所定の順番で出力部28に出力させる制御を行う。AD変換回路21から出力されたデジタル信号SIGは、出力部28から電位測定装置1の外部へ出力される。出力部28は、黒レベルを補正する黒レベル補正処理やCDS(Correlated Double Sampling;相関2重サンプリング)処理など、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。
タイミング生成回路29は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、生成した各種のタイミング信号を、画素駆動回路24、DAC25、垂直駆動回路27等に供給する。
図6は、第1の基板100と第2の基板200とを跨いで構成される、電極902からAD変換回路21までの回路ブロック図を示す説明図である。また図7は、電極902及び増幅回路901と、AD変換回路21との積層構造の概要を示す説明図である。電極902の回路モデルとしては、主に電気二重層容量の効果を表す容量Cdlと、主に電荷移動抵抗の効果を表す抵抗Rctとを並列接続した、最も単純なモデルを採用している。
電極902の後段には、オープンループゲインが−A倍の増幅回路901が接続される。増幅回路901には、フィードバック抵抗Rfbを介してその入出力が接続されている。フィードバック抵抗Rfbには、例えばノンドープのポリシリコン抵抗等を用いることができる。さらに望ましくは、フィードバック抵抗Rfbは可変抵抗として構成されうる。また増幅回路901の入出力には、リセット時に増幅回路901の入出力を短絡できるようにリセット用のスイッチトランジスタが接続され、このリセットトランジスタは信号Amp_RSTでオン、オフが制御される。
増幅回路901の出力配線は、第2の基板200へと渡される。増幅回路901からのアナログ信号は、まずAD変換回路21の比較回路51に送られる。比較回路51は、DAC25から供給される参照信号REFと、第1の基板100の増幅回路901から送られるアナログ信号とを比較し、比較結果を表す比較結果信号として、出力信号VCOを出力する。比較回路51は、参照信号REFとアナログ信号が同一(の電圧)になったとき、出力信号VCOを反転させる。
比較回路51は、差動入力回路61、電圧変換回路62、及び正帰還回路(PFB:positive feedback)63により構成される。
データ記憶部52には、比較回路51から出力信号VCOが入力される他、垂直駆動回路27から、信号の読み出し動作中におけるAD変換回路21の読み出しタイミングを制御するWORD信号が供給される。また、時刻コード転送部23を介して、時刻コード発生部26で生成された時刻コードも供給される。
データ記憶部52は、WORD信号に基づいて、時刻コードの書き込み動作と読み出し動作を制御するラッチ制御回路241と、時刻コードを記憶するラッチ記憶部242で構成される。
ラッチ制御回路241は、時刻コードの書き込み動作においては、比較回路51からHi(High)の出力信号VCOが入力されている間、時刻コード転送部23から供給される、単位時間ごとに更新される時刻コードをラッチ記憶部242に記憶させる。そして、参照信号REFと信号SIGが同一(の電圧)になり、比較回路51から供給される出力信号VCOがLo(Low)に反転されたとき、供給される時刻コードの書き込み(更新)を中止し、最後にラッチ記憶部242に記憶された時刻コードをラッチ記憶部242に保持させる。ラッチ記憶部242に記憶された時刻コードは、アナログ信号と参照信号REFが等しくなった時刻を表しており、アナログ信号がその時刻の基準電圧であったことを示すデータ、即ち、デジタル化された光量値を表す。
参照信号REFの掃引が終了し、AD変換回路アレイ22内の全てのAD変換回路21のラッチ記憶部242に時刻コードが記憶された後、AD変換回路21の動作が、書き込み動作から読み出し動作に変更される。
ラッチ制御回路241は、時刻コードの読み出し動作においては、読み出しタイミングを制御するWORD信号に基づいて、AD変換回路21が自分の読み出しタイミングとなったときに、ラッチ記憶部242に記憶されている時刻コード(デジタル信号SIG)を、時刻コード転送部23に出力する。時刻コード転送部23は、供給された時刻コードを、列方向(垂直方向)に順次転送し、出力部28に供給する。
以下では、時刻コードの書き込み動作においてラッチ記憶部242に書き込まれる時刻コードと区別するため、時刻コードの読み出し動作においてラッチ記憶部242から読み出される出力信号VCOが反転したときの反転時刻コードである、アナログ信号がその時刻の基準電圧であったことを示すデジタル化されたデータを、AD変換データとも称する。
双方向バッファ回路37は、時刻コード転送部23に含まれるシフトレジスタに対応して設けられている。双方向バッファ回路371は、対応するシフトレジスタ内の1つのDフリップフロップと接続されている。
双方向バッファ回路371には、時刻コードの書き込み動作においてHiとなる書き込み制御信号WRが供給され、時刻コードの読み出し動作においてHiとなる読み出し制御信号RDが供給される。双方向バッファ回路371は、書き込み制御信号WRと読み出し制御信号RDに基づいて時刻コードの書き込み動作と読み出し動作を切り替える。
増幅回路901からのアナログ信号は、DCカット容量Cazを介してAD変換回路21の初段の比較回路51の差動入力回路61の反転入力端子へと接続される。DCカット容量Cazは、比較回路51のリセット動作(オードゼロAZとも呼ばれる)を行う場合は設けられる。このリセット動作を行うことで、比較回路51の製造ばらつきに起因する入力オフセットをキャンセルすることができる。
なお、ここまでは1つの電極902に1つの増幅回路901及び1つのAD変換回路21が対応している例を示したが、本開示は係る例に限定されるものではない。電位測定装置1は、複数の電極902に1つの増幅回路901及びAD変換回路21が対応するような構成を有していても良い。
図8は、第1の基板100と第2の基板200とを跨いで構成される、電極902からAD変換回路21までの回路ブロック図を示す説明図である。図8に示したのは、4つの電極902に1つの増幅回路901及びAD変換回路21が対応する例である。図9は、4つの電極902及び1つの増幅回路901と、1つのAD変換回路21との積層構造の概要を示す説明図である。
続いて、本開示の実施の形態に係る電位測定装置1の動作例を説明する。図10は、本開示の実施の形態に係る電位測定装置1の動作をタイミングチャートで示す説明図である。
本開示の実施の形態に係る電位測定装置1は、信号取得期間に先立ってリセット期間が必要となる。リセット期間は時刻t1〜t5に相当する。信号取得期間は時刻t5以降に相当する。
本開示の実施の形態に係る電位測定装置1は、信号取得期間において、複数フレーム(例えば数百フレーム)の信号を連続して取得する。本開示の実施の形態に係る電位測定装置1は、その後、リフレッシュとして再度リセット期間を挿入する。そして本開示の実施の形態に係る電位測定装置1は、再び信号取得期間を開始するという駆動を行う。
本開示の実施の形態に係る電位測定装置1は、リセット期間では、時刻t1において増幅回路と比較回路のリセット動作を開始する。電位測定装置1は、続く時刻t2で、比較回路のリセットを終了し、リセットレベルのAD変換を開始するため、リファレンス信号REFと、時刻コードDATA[n]のラッチ記憶部への書き込みイネーブル信号WRを立ち上げる。時刻t3において、スロープ状に変化するREFとVsigがクロスし比較器出力VCOが反転する。それに伴い、その時点でラッチ記憶部242に書き込まれていた時刻コードDATA[n]がラッチ記憶部242に記憶されることになる。この記憶された時刻コードがリセットレベルのAD変換結果となる。
時刻t4において、リセットレベルのAD変換期間が終了し、増幅回路901のリセット信号Amp_RSTとWRが立ち下げられ、代わりにラッチ記憶部242に記憶されたAD変換結果を時刻コード転送部23へ読み出すイネーブル信号RDが立ち上げられる。時刻t4からt5の期間は、WORD信号によりリセットレベルのAD変換結果を時刻コード転送部23へ読出し、時刻コード転送部23を経由して出力部28へと読み出す期間である。
時刻t5において、リセット期間が終了し、信号取得期間の1フレーム目が開始される。増幅回路901のリセット信号Amp_RSTと比較回路51のリセット信号CM_RSTの駆動が無いことと、(リセットレベルより信号レベルのレンジが広いことに起因して)AD変換の時間が長いこと以外は、リセット期間と同様である。
時刻t5,t6,t7が、それぞれ、時刻t2,t3,t4に対応する。以降は時刻t5〜t7の動作が繰り返しになるため説明は省略する。
なお、本開示の実施の形態に係る電位測定装置1は、出力部28にフレームメモリを配置し、リセット期間に取得したリセットレベルのAD変換結果を保持しておき、信号取得期間に取得する信号レベルのAD変換結果との差分を取ることで、相関二重サンプリング(CDS)を実現することも可能である。
図11〜図14は、増幅回路901の回路構成例を示す説明図である。
図11に示した増幅回路901は、ソース接地増幅回路にフィードバック抵抗RfbとAmp_RST信号で駆動されるリセットトランジスタが接続されている。
図12に示した増幅回路901は、フィードバック抵抗Rfbとして双方向の常時OFFトランジスタを用いている。フィードバック抵抗Rfbとして双方向の常時OFFトランジスタを用いることで、増幅回路901のフィードバック抵抗Rfbは小面積で高い抵抗値を得ることができる。
図13に示した増幅回路901は、増幅器の回路構成以外は図11に示した例と同様の構成である。図13に示した増幅回路901は、フィードバック抵抗Rfbの代わりに、増幅器の入力ノードが抵抗を介してバイアス電圧Vbias2に接続されている。バイアス電圧Vbias2は、ユーザが任意に設定できるバイアス電圧である。従って、図13に示した増幅回路901は、増幅器の動作点をユーザが任意に調整することが可能になる。
図14に示した増幅回路901は、増幅器の回路構成以外は図11に示した例と同様の構成である。図14に示した増幅回路901は、ソース接地増幅回路の代わりにソースフォロア回路を用いている。図14に示した増幅回路901は、増幅器としてソースフォロア回路を用いることで使用レンジを拡大することができる。使用レンジの拡大は、心筋細胞のように、神経細胞と比較し大振幅の信号を発する細胞を測定する際に有用である。
図15は、電極902から比較回路51までの回路構成を示す説明図である。
図15は、図6に示した比較回路51に、電極902及び1つの増幅回路901の詳細を追加して示した回路図である。
差動入力回路61は、増幅回路901から出力された信号SIGと、DAC25から出力された参照信号REFとを比較し、信号SIGが参照信号REFよりも高いときに所定の信号(電流)を出力する。
差動入力回路61は、差動対となるトランジスタ81及び82、カレントミラーを構成するトランジスタ83及び84、入力バイアス電流Vbに応じた電流IBを供給する定電流源としてのトランジスタ85、並びに、差動入力回路61の出力信号HVOを出力するトランジスタ86により構成されている。
トランジスタ81、82、及び85は、NMOS(Negative Channel MOS)トランジスタで構成され、トランジスタ83、84、及び86は、PMOS(Positive Channel MOS)トランジスタで構成される。
差動対となるトランジスタ81、82のうち、トランジスタ81のゲートには、DAC25から出力された参照信号REFが入力され、トランジスタ82のゲートには、増幅回路901から出力された信号SIGが入力される。トランジスタ81とトランジスタ82のソースは、トランジスタ85のドレインと接続され、トランジスタ85のソースは、所定の電圧VSS(VSS<VDD2<VDD1)に接続されている。
トランジスタ81のドレインは、カレントミラー回路を構成するトランジスタ83、84のゲート及びトランジスタ83のドレインと接続され、トランジスタ82のドレインは、トランジスタ84のドレイン及びトランジスタ86のゲートと接続されている。トランジスタ83、84、及び86のソースは、第1電源電圧VDD1に接続されている。
電圧変換回路62は、例えば、NMOS型のトランジスタ91で構成される。トランジスタ91のドレインは、差動入力回路61のトランジスタ86のドレインと接続され、トランジスタ91のソースは、正帰還回路63内の所定の接続点に接続され、トランジスタ86のゲートは、バイアス電圧VBIASに接続されている。
差動入力回路61を構成するトランジスタ81〜86は、第1電源電圧VDD1までの高電圧で動作する回路であり、正帰還回路63は、第1電源電圧VDD1よりも低い第2電源電圧VDD2で動作する回路である。電圧変換回路62は、差動入力回路61から入力される出力信号HVOを、正帰還回路63が動作可能な低電圧の信号(変換信号)LVIに変換して、正帰還回路63に供給する。
バイアス電圧VBIASは、定電圧で動作する正帰還回路63の各トランジスタ101〜105を破壊しない電圧に変換する電圧であれば良い。例えば、バイアス電圧VBIASは、正帰還回路63の第2電源電圧VDD2と同じ電圧(VBIAS=VDD2)とすることができる。
正帰還回路63は、差動入力回路61からの出力信号HVOが第2電源電圧VDD2に対応する信号に変換された変換信号LVIに基づいて、信号SIGが参照信号REFよりも高いときに反転する比較結果信号を出力する。また、正帰還回路63は、比較結果信号として出力する出力信号VCOが反転するときの遷移速度を高速化する。
正帰還回路63は、5つのトランジスタ101〜105で構成される。ここで、トランジスタ101、102、及び104は、PMOSトランジスタで構成され、トランジスタ103及び105は、NMOSトランジスタで構成される。
電圧変換回路62の出力端であるトランジスタ91のソースは、トランジスタ102及び103のドレインと、トランジスタ104及び105のゲートに接続されている。トランジスタ101及び104のソースは、第2電源電圧VDD2に接続され、トランジスタ101のドレインは、トランジスタ102のソースと接続され、トランジスタ102のゲートは、正帰還回路63の出力端でもあるトランジスタ104及び105のドレインと接続されている。トランジスタ103及び105のソースは、所定の電圧VSSに接続されている。トランジスタ101と103のゲートには、初期化信号INIが供給される。
トランジスタ104と105はインバータ回路を構成し、それらのドレイン同士の接続点は、比較回路51が出力信号VCOを出力する出力端となっている。
図16は、データ記憶部52から時刻コード転送部23の回路構成を示す説明図である。
時刻コード転送部23が、Nビットの時刻コードDATA[1]〜DATA[N]に対応するN個のシフトレジスタ341−1〜341−Nと、クロック供給回路342とで構成されている。N個のシフトレジスタ341−1〜341−Nそれぞれは、複数のD−F/F(D−フリップフロップ)351からなる。クロック供給回路342は、シフトレジスタ341の各D−F/F351のクロック入力に、クロック信号CLKを供給する。
データ記憶部52は、ラッチ制御回路241と、N個のビット記憶部242−1〜242−Nと、で構成されている。さらに時刻コード転送部23とデータ記憶部52との間に、N個の双方向バッファ回路371−1〜371−Nが設けられている。
N個の双方向バッファ回路371−1〜371−Nは、時刻コード転送部23のN個のシフトレジスタ341−1〜341−Nに1対1に対応して設けられている。双方向バッファ回路371は、対応するシフトレジスタ341内の1つのD−F/F351と接続されている。
双方向バッファ回路371−nのバッファ回路381には、時刻コードの書き込み動作においてHiとなる書き込み制御信号WRが供給され、インバータ回路382には、時刻コードの読み出し動作においてHiとなる読み出し制御信号RDが供給される。双方向バッファ回路371−nは、書き込み制御信号WRと読み出し制御信号RDに基づいて、ビット記憶部242−nに対する時刻コードの書き込み動作と読み出し動作を切り替える。
1個のラッチ制御回路241が、N個のビット記憶部242−1〜242−Nに、出力信号VCOとWORD信号を供給する。ビット記憶部242−1〜242−Nそれぞれは、トランスファゲート261とラッチ記憶部262で構成される。
ラッチ制御回路241は、直列接続された2個のインバータ281及び282と、直列接続されたNOR回路283及びインバータ284で構成されている。
ビット記憶部242−nのトランスファゲート261は、NMOSトランジスタとPMOSトランジスタの2個のトランジスタ291及び292で構成されている。
ビット記憶部242−nのラッチ記憶部262は、トランジスタ301乃至306からなるスタティック型のラッチ回路で構成されている。トランジスタ301、302、及び305は、PMOSトランジスタで構成され、トランジスタ303、304、及び306は、NMOSトランジスタで構成されている。
比較回路51からの出力である出力信号VCOは、インバータ281とNOR回路283に入力され、NOR回路283のもう一方の入力には、WORD信号が供給される。インバータ281の出力は、インバータ282とラッチ記憶部262のトランジスタ303のゲートに供給され、インバータ282の出力は、ラッチ記憶部262のトランジスタ302のゲートに供給される。また、NOR回路283の出力は、インバータ284とトランスファゲート261のトランジスタ292のゲートに供給され、インバータ284の出力は、トランスファゲート261のトランジスタ291のゲートに供給される。
参照信号REFの掃引が行われるAD変換期間中には、時刻コード転送部23のN個のシフトレジスタ341は、時刻コード発生部26から供給された時刻コードを、時刻コードの単位時間をクロック周期とするシフトクロックで転送する。
時刻コードの書き込み動作においては、Hiの書き込み制御信号WRと、Loの読み出し制御信号RDが、双方向バッファ回路371に供給されており、双方向バッファ回路371は、シフトレジスタ341の所定のD−F/F351から供給された時刻コードを、トランスファゲート261を介してビット記憶部242に供給する。ビット記憶部242は、供給された時刻コードを記憶する。
次の時刻コードの読み出し動作においては、ビット記憶部242に記憶されている時刻コードが、双方向バッファ回路371を介して時刻コード転送部23のシフトレジスタ341の所定のD−F/F351に供給される。シフトレジスタ341は、各段のD−F/F351に供給された時刻データを順送りに出力部28まで転送し、出力する。
より具体的には、シフトレジスタ341の各D−F/F351には、クロック入力に供給されるクロック信号CLKがHiまたはLoのいずれか一方でハイインピーダンス状態(以下、Hi−Z状態と記述する。)にできる構成が採用される。例えば、図17で後述するD−F/F351の構成では、D−F/F351は、クロック信号CLKがLoであるとき、Hi−Z状態となる。
シフトレジスタ341の各D−F/F351がHi−Z状態とされている期間に、双方向バッファ回路371にHiの読み出し制御信号RDが供給されるとともに、WORD信号がHiとなり、ビット記憶部242に記憶されている時刻コードが、双方向バッファ回路371を介して時刻コード転送部23のシフトレジスタ341の所定のD−F/F351に供給される。
読み出し制御信号RDがLoに戻された後、シフトレジスタ341の各D−F/F351にシフトクロックが供給され、シフトレジスタ341は、各段のD−F/F351に供給された時刻データを出力部28まで順次転送し、出力する。
図17は、時刻コード転送部23で用いられるシフトレジスタのフリップフリップの回路構成を示す説明図である。
図17において、各トランジスタや信号線の近傍に括弧()付で記したon、off等の文字は、Loのクロック信号CLKがクロック入力に入力されたときの各トランジスタや信号線の電位状態を示している。
図17に示されるように、Loのクロック信号CLKがD−F/F351に入力された場合には、D−F/F351がHi−Z状態となる。
続いて、電極902の微小電位変動VinがAD変換回路21の初段の比較回路51の入力ノードVsigに至るまでの伝達関数について検討する。図18は、電極902、増幅回路901、AD変換回路21の初段の比較回路51の前段部分の回路構成を抜き出して示す説明図である。VinとVsigとの関係は、以下のように示される。
信号周波数が1/2πRctCdlより極めて小さい低周波領域では、
である。さらに、A>>1、A>>Rfb/Rctである場合は、
である。一方、信号周波数が(Rfb+Rct(1+A))/2πRfbRctCdlより極めて大きい高周波領域では、
となる。これらから、ゲインに対する周波数特性は図19に示すようなハイパスフィルタ(HPF)特性を示す。神経細胞の活動電位を取得する場合、その信号帯域は数百Hz〜数kHzと言われており、ノイズ特性観点では信号帯域外のゲインは落ちていることが望ましい。上記のHPF特性により、培地に乗っている低周波ノイズを抑制できると考えられる。なお、高周波側のノイズはAD変換のローパスフィルタ(LPF)特性により抑制可能である。
また、上記の式から、信号帯域におけるゲインは増幅回路901のオープンループゲインAをDCカット容量CazとVsigノード寄生容量Cinの逆比で分圧した形になることが分かる。言い換えると、最終的に得たいゲインに対して、増幅回路901のオープンループゲインAを大きく取ることで、DCカット容量Cazを小さくすることができる。一般に容量は大きな面積を取ることから、10μm角程度である電極902のサイズ内にAD変換回路21を搭載しなければいけない本実施形態にとって大きなメリットである。
<2.まとめ>
以上説明したように本開示の実施の形態によれば、ノイズ悪化やサンプリングレート悪化、オフセットばらつきを抑えた電位測定装置1を提供することが出来る。具体的には、本開示の実施の形態に係る電位測定装置1は、電極アレイが配置される第1の基板100に対し、AD変換回路アレイが配置される第2の基板200を積層した構造を有する。
以上説明したように本開示の実施の形態によれば、ノイズ悪化やサンプリングレート悪化、オフセットばらつきを抑えた電位測定装置1を提供することが出来る。具体的には、本開示の実施の形態に係る電位測定装置1は、電極アレイが配置される第1の基板100に対し、AD変換回路アレイが配置される第2の基板200を積層した構造を有する。
本開示の実施の形態に係る電位測定装置1は、このような構成を有することで、増幅回路出力からAD変換回路までの配線長を最小限にし、かつ、それぞれの配線を略等長化することができる。従って、本開示の実施の形態に係る電位測定装置1は、配線容量を削減することによるサンプリングレートの向上が可能となり、さらに、セル毎に異なっていた配線長を略等長化することに伴う増幅器出力のオフセットばらつきの低減によるサンプリングレートの向上も可能となる。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
なお、以下のような構成も本開示の技術的範囲に属する。
(1)
読出し電極が2次元アレイ状に配置された第1の基板と、
前記第1の基板が積層された第2の基板と、
を備え、
前記読出し電極のそれぞれは、独立に対応付けられた少なくとも1つのAD変換回路を備え、前記AD変換回路の少なくとも一部は前記第2の基板において2次元アレイ状に配置される、電位測定装置。
(2)
前記読出し電極から前記AD変換回路までの信号経路の配線長がほぼ同一となるよう配線される、前記(1)に記載の電位測定装置。
(3)
前記読出し電極から前記AD変換回路までの信号経路に増幅回路を備える、前記(2)に記載の電位測定装置。
(4)
前記増幅回路は、ドレイン端子が交流的に接地されたアンプトランジスタと、負荷と、で構成されるソースフォロア回路である、前記(3)に記載の電位測定装置。
(5)
前記増幅回路は、ソース端子が交流的に接地されたアンプトランジスタ、負荷と、で構成されるソース接地増幅回路である、前記(3)に記載の電位測定装置。
(6)
前記増幅回路の入出力がフィードバック抵抗により接続されている、前記(4)または(5)に記載の電位測定装置。
(7)
前記フィードバック抵抗の抵抗値は可変である、前記(6)に記載の電位測定装置。
(8)
前記増幅回路の入力に、抵抗を介してバイアス電圧が印加される、前記(4)または(5)に記載の電位測定装置。
(9)
前記AD変換回路は、比較回路を含み、
前記比較回路は、一方の入力にはDCカット容量を介して入力信号が印加され、もう一方の入力には時間的に変化する参照信号が印加される、前記(1)〜(8)のいずれかに記載の電位測定装置。
(10)
前記比較回路の出力に応じデータ記憶を行うデータ記憶部と、
前記データ記憶部へのデータ書き込み及び前記データ記憶部からのデータ読出しを同一の回路で行うデータ転送回路と、
をさらに備える、前記(9)に記載の電位測定装置。
(11)
前記AD変換回路は、複数の前記読出し電極に対応付けられる、前記(1)〜(10)のいずれかに記載の電位測定装置。
(1)
読出し電極が2次元アレイ状に配置された第1の基板と、
前記第1の基板が積層された第2の基板と、
を備え、
前記読出し電極のそれぞれは、独立に対応付けられた少なくとも1つのAD変換回路を備え、前記AD変換回路の少なくとも一部は前記第2の基板において2次元アレイ状に配置される、電位測定装置。
(2)
前記読出し電極から前記AD変換回路までの信号経路の配線長がほぼ同一となるよう配線される、前記(1)に記載の電位測定装置。
(3)
前記読出し電極から前記AD変換回路までの信号経路に増幅回路を備える、前記(2)に記載の電位測定装置。
(4)
前記増幅回路は、ドレイン端子が交流的に接地されたアンプトランジスタと、負荷と、で構成されるソースフォロア回路である、前記(3)に記載の電位測定装置。
(5)
前記増幅回路は、ソース端子が交流的に接地されたアンプトランジスタ、負荷と、で構成されるソース接地増幅回路である、前記(3)に記載の電位測定装置。
(6)
前記増幅回路の入出力がフィードバック抵抗により接続されている、前記(4)または(5)に記載の電位測定装置。
(7)
前記フィードバック抵抗の抵抗値は可変である、前記(6)に記載の電位測定装置。
(8)
前記増幅回路の入力に、抵抗を介してバイアス電圧が印加される、前記(4)または(5)に記載の電位測定装置。
(9)
前記AD変換回路は、比較回路を含み、
前記比較回路は、一方の入力にはDCカット容量を介して入力信号が印加され、もう一方の入力には時間的に変化する参照信号が印加される、前記(1)〜(8)のいずれかに記載の電位測定装置。
(10)
前記比較回路の出力に応じデータ記憶を行うデータ記憶部と、
前記データ記憶部へのデータ書き込み及び前記データ記憶部からのデータ読出しを同一の回路で行うデータ転送回路と、
をさらに備える、前記(9)に記載の電位測定装置。
(11)
前記AD変換回路は、複数の前記読出し電極に対応付けられる、前記(1)〜(10)のいずれかに記載の電位測定装置。
1 :電位測定装置
21 :AD変換回路
22 :AD変換回路アレイ
23 :時刻コード転送部
24 :画素駆動回路
26 :時刻コード発生部
27 :垂直駆動回路
28 :出力部
29 :タイミング生成回路
37 :双方向バッファ回路
51 :比較回路
52 :データ記憶部
61 :差動入力回路
62 :電圧変換回路
63 :正帰還回路
900 :読出し電極アレイ
901 :増幅回路
902 :電極
910 :基準電極
21 :AD変換回路
22 :AD変換回路アレイ
23 :時刻コード転送部
24 :画素駆動回路
26 :時刻コード発生部
27 :垂直駆動回路
28 :出力部
29 :タイミング生成回路
37 :双方向バッファ回路
51 :比較回路
52 :データ記憶部
61 :差動入力回路
62 :電圧変換回路
63 :正帰還回路
900 :読出し電極アレイ
901 :増幅回路
902 :電極
910 :基準電極
Claims (11)
- 読出し電極が2次元アレイ状に配置された第1の基板と、
前記第1の基板が積層された第2の基板と、
を備え、
前記読出し電極のそれぞれは、独立に対応付けられた少なくとも1つのAD変換回路を備え、前記AD変換回路の少なくとも一部は前記第2の基板において2次元アレイ状に配置される、電位測定装置。 - 前記読出し電極から前記AD変換回路までの信号経路の配線長がほぼ同一となるよう配線される、請求項1に記載の電位測定装置。
- 前記読出し電極から前記AD変換回路までの信号経路に増幅回路を備える、請求項2に記載の電位測定装置。
- 前記増幅回路は、ドレイン端子が交流的に接地されたアンプトランジスタと、負荷と、で構成されるソースフォロア回路である、請求項3に記載の電位測定装置。
- 前記増幅回路は、ソース端子が交流的に接地されたアンプトランジスタ、負荷と、で構成されるソース接地増幅回路である、請求項3に記載の電位測定装置。
- 前記増幅回路の入出力がフィードバック抵抗により接続されている、請求項4に記載の電位測定装置。
- 前記フィードバック抵抗の抵抗値は可変である、請求項6に記載の電位測定装置。
- 前記増幅回路の入力に、抵抗を介してバイアス電圧が印加される、請求項4に記載の電位測定装置。
- 前記AD変換回路は、比較回路を含み、
前記比較回路は、一方の入力にはDCカット容量を介して入力信号が印加され、もう一方の入力には時間的に変化する参照信号が印加される、請求項1に記載の電位測定装置。 - 前記比較回路の出力に応じデータ記憶を行うデータ記憶部と、
前記データ記憶部へのデータ書き込み及び前記データ記憶部からのデータ読出しを同一の回路で行うデータ転送回路と、
をさらに備える、請求項9に記載の電位測定装置。 - 前記AD変換回路は、複数の前記読出し電極に対応付けられる、請求項1に記載の電位測定装置。
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TW201101476A (en) | 2005-06-02 | 2011-01-01 | Sony Corp | Semiconductor image sensor module and method of manufacturing the same |
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JP2014049983A (ja) | 2012-08-31 | 2014-03-17 | Canon Inc | 放射線撮像装置、その制御方法及びプログラム |
JP2016028408A (ja) * | 2014-03-24 | 2016-02-25 | パナソニックIpマネジメント株式会社 | 蓄電素子及び蓄電素子の製造方法 |
US10006899B2 (en) | 2014-03-25 | 2018-06-26 | Genia Technologies, Inc. | Nanopore-based sequencing chips using stacked wafer technology |
JP2016019235A (ja) | 2014-07-10 | 2016-02-01 | 株式会社半導体理工学研究センター | 増幅回路、cmosインバータ増幅回路、比較回路、δςアナログデジタル変換器、及び半導体装置 |
JP2016171455A (ja) * | 2015-03-12 | 2016-09-23 | 株式会社東芝 | 固体撮像装置 |
US10587227B2 (en) | 2015-03-24 | 2020-03-10 | Sony Corporation | Amplifier and electronic circuit |
US9785821B2 (en) * | 2015-08-28 | 2017-10-10 | Synaptics Incorporated | Capacitive sensor architecture for biometric sensing |
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