JP2019056581A

JP2019056581A - 電荷検出センサおよび電位計測システム

Info

Publication number: JP2019056581A
Application number: JP2017179872A
Authority: JP
Inventors: 純小木; Jun Ogi; 祐理加藤; Yuri Kato; 直彦君塚; Naohiko Kimizuka; 義久的場; Yoshihisa Matoba; 完清水; Kan Shimizu
Original assignee: Sony Semiconductor Solutions Corp
Current assignee: Sony Semiconductor Solutions Corp
Priority date: 2017-09-20
Filing date: 2017-09-20
Publication date: 2019-04-11
Also published as: US11754610B2; US20240036096A1; US20200271710A1; WO2019058815A1

Abstract

【課題】電荷検出センサにおける寄生容量を低減して、ノイズの減少および感度の向上を図る。【解決手段】電荷検出センサは、検出素子と、検出電極１２０と、コンタクト２１０とを備える。検出素子は、半導体基板１００の一方の面に設けられて、電荷を検出する。検出電極１２０は、半導体基板１００の一方の面とは異なる他方の面に設けられる。コンタクト２１０は、半導体基板１００を貫通して検出電極１２０と検出素子とを電気的に接続する。検出素子と検出電極１２０との間には配線層２００は形成されないため、寄生容量が低減される。【選択図】図３

Description

本技術は、電荷検出センサに関する。詳しくは、電荷検出センサおよびその電荷検出センサを利用した電位計測システムに関する。

従来、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）を使用して生物的な反応を検出するＩＳ（Ion Sensitive）ＦＥＴセンサが注目されている。例えば、このＩＳＦＥＴセンサをアレイ状に配置してイオンを検知する生体分子計測装置が提案されている（例えば、特許文献１参照。）。

特開２０１５−０７２２４０号公報

上述の従来技術では、溶液に浸されるイオン感応膜とＭＯＳＦＥＴのゲートを接続して、溶液中のイオンを検知している。しかしながら、この従来技術では、イオン感応膜とＭＯＳＦＥＴのゲートとの間に配線層を挟んだ構造を有しており、配線層の配線とイオン感応膜との間の容量結合が大きくなり、寄生容量による感度低下や電源線や信号線からのノイズ混入のおそれがあった。

本技術はこのような状況に鑑みて生み出されたものであり、電荷検出センサにおける寄生容量を低減して、ノイズの減少および感度の向上を図ることを目的とする。

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、半導体基板の一方の面に設けられて電荷を検出する検出素子と、上記半導体基板の上記一方の面とは異なる他方の面に設けられる検出電極と、上記半導体基板を貫通して上記検出電極と上記検出素子とを電気的に接続するコンタクトとを具備する電荷検出センサである。これにより、半導体基板の互いに異なる面に設けられた検出素子と検出電極との間をコンタクトにより電気的に接続して電荷検出を可能にしつつ、検出電極の寄生容量を低減するという作用をもたらす。

また、この第１の側面において、上記検出素子は、ＭＯＳＦＥＴであって、そのゲートと上記検出電極との間が導体または容量を介して電気的に接続されてもよい。これにより、ＭＯＳＦＥＴと検出電極との間をコンタクトにより導体または容量を介して電気的に接続して電荷検出を可能にしつつ、検出電極の寄生容量を低減するという作用をもたらす。

また、この第１の側面において、上記コンタクトは、金属埋め込みプラグ型コンタクトであってもよく、また、シリコン貫通電極型コンタクトであってもよい。

また、この第１の側面において、上記半導体基板の上記一方の面に設けられて上記コンタクトと上記検出素子の端子との間を接続する配線層をさらに具備してもよい。この場合においても、配線層は検出電極と異なる面に設けられるため、検出電極と配線層との間の容量結合は低減される。一方、配線層を介することなく、上記コンタクトが上記検出素子の端子と直接的に接続してもよい。

また、この第１の側面において、上記半導体基板は、酸化膜によって第１の半導体基板と第２の半導体基板とに分離され、上記第１の半導体基板には、上記検出素子が設けられ、上記第２の半導体基板は、上記検出電極との間が同電位で電気的に接続される高濃度ドーピング基板であってもよい。これにより、第２の半導体基板と検出電極との間の抵抗を低減するとともに、検出電極と検出素子との間の容量を増大させて感度を向上させるという作用をもたらす。

また、この第１の側面において、上記コンタクトに接続された上記検出素子および上記検出電極の対を２次元アレイ状に配置した素子アレイを備えてもよい。これにより、電荷の分布を２次元状に把握させるという作用をもたらす。

また、この第１の側面において、上記素子アレイを含む第１の基板と、上記検出された電荷を読み出す読出し回路の少なくとも一部を含む第２の基板とを積層して接続する構造を備えてもよい。これは、半導体基板において検出電極を検出素子とは異なる面に設けたことにより、積層に必要なランドを設けることが可能になったことに起因するものである。

また、この第１の側面において、積層される上記第１の基板と上記第２の基板との間の接続は、銅電極同士の接続であってもよく、また、半田バンプ同士の接続であってもよい。

また、この第１の側面において、複数の上記検出素子につながった読出し回路の少なくとも一部が、上記第２の基板に集積されたものであってもよく、また、単一の上記検出素子につながった読出し回路の一部が、上記第１の基板と上記第２の基板とに分割されたものであってもよい。

また、この第１の側面において、上記検出素子は、上記検出電極に接する溶液中のイオンを検出してもよい。

また、この第１の側面において、電荷検出センサは、上記電荷を検出することにより生体活動の測定または生体物質の特定を行うバイオセンサであってもよい。

また、本技術の第２の側面は、半導体基板の一方の面に設けられて電荷を検出する検出素子と、上記半導体基板の上記一方の面とは異なる他方の面に設けられる検出電極と、上記半導体基板を貫通して上記検出電極と上記検出素子とを電気的に接続するコンタクトとを備えて電位計測を行う電荷検出センサと、上記電荷検出センサにおける電位計測を制御する制御部と、上記電荷検出センサによる計測結果を処理する計測結果処理部と、上記処理された計測結果を表示する表示部とを具備する電位計測システムであってもよい。これにより、電荷検出センサによる計測結果を処理して、画像や動画として表示するという作用をもたらす。

本技術によれば、電荷検出センサにおける寄生容量を低減して、ノイズの減少および感度の向上を図ることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本技術の実施の形態における電荷検出センサ１０を上面から見た外観の一例を示す図である。本技術の実施の形態における電荷検出センサ１０のセル１２の回路イメージの一例を示す図である。本技術の第１の実施の形態における電荷検出センサ１０の一例の断面を示す図である。本技術の第２の実施の形態における電荷検出センサ１０の一例の断面を示す図である。本技術の第３の実施の形態における電荷検出センサ１０の一例の断面を示す図である。本技術の第３の実施の形態の変形例における電荷検出センサ１０の一例の断面を示す図である。本技術の第４の実施の形態における電荷検出センサ１０の一例の断面を示す図である。本技術の第５の実施の形態における電荷検出センサ１０の一例の断面を示す図である。本技術の第５の実施の形態における電荷検出センサ１０の他の例の断面を示す図である。本技術の第５の実施の形態におけるチップ分割の概要例を示す図である。本技術の第５の実施の形態におけるチップ分割の一例を示す図である。本技術の第５の実施の形態におけるチップ分割の他の例を示す図である。本技術の第６の実施の形態における電位計測システムの構成例を示す図である。

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（金属埋め込みプラグ型コンタクトを利用した例）
２．第２の実施の形態（シリコン貫通電極型コンタクトを利用した例）
３．第３の実施の形態（ＭＯＳＦＥＴのゲートに直接コンタクトした例）
４．第４の実施の形態（酸化膜により分離された基板を利用した例）
５．第５の実施の形態（読出し回路を積層した例）
６．第６の実施の形態（電位計測システムに適用した例）

＜１．第１の実施の形態＞
［電荷検出センサ］
図１は、本技術の実施の形態における電荷検出センサ１０を上面から見た外観の一例を示す図である。この電荷検出センサ１０は、溶液中の電荷を検出するセンサである。この電荷検出センサ１０の上面には検出領域１１が設けられ、この検出領域１１に試料となる溶液が浸される。

この電荷検出センサ１０は、それぞれが検出素子を備えるセル１２を複数有しており、その複数のセル１２は２次元アレイ状に配置されて素子アレイを形成する。複数のセル１２は、それぞれが電荷を検出する。また、この電荷検出センサ１０には、検出された電荷を読み出すための周辺回路１３が設けられる。なお、この例では８×８の素子アレイを示しているが、これは一例であり、必要に応じて任意のサイズの素子アレイを構成することができる。

複数のセル１２のそれぞれは、検出素子としてＭＯＳＦＥＴを有している。このようにＭＯＳＦＥＴを使用して電荷を検出するセンサは、ＩＳＦＥＴセンサと呼ばれる。以下ではＮチャネルＭＯＳＦＥＴを用いた例について説明するが、バイポーラトランジスタ等の他のタイプのトランジスタを用いることも可能である。

図２は、本技術の実施の形態における電荷検出センサ１０のセル１２の回路イメージの一例を示す図である。セル１２は、ＭＯＳＦＥＴ１１０と、検出電極１２０とを有している。

ＭＯＳＦＥＴ１１０は、電荷を検出する検出素子であり、半導体基板１１４にゲート１１１、ソース１１２およびドレイン１１３の各端子が形成される。ここでは、半導体基板１１４としてＰ型シリコンを想定し、ソース１１２およびドレイン１１３をＮ型領域としたＮチャネルのＭＯＳＦＥＴ１１０として説明する。なお、ＭＯＳＦＥＴ１１０は、特許請求の範囲に記載の検出素子の一例である。

検出電極１２０は、溶液９０と接する電極である。この検出電極１２０は、コンタクト１３０を介してＭＯＳＦＥＴ１１０のゲート１１１と電気的に接続する。すなわち、ＭＯＳＦＥＴ１１０は、この検出電極１２０の電位をゲート１１１において検知することができる。この検出電極１２０の材料は、非水溶性である必要があり、例えば、白金（Ｐｔ）等が使用されるが、他の金属材料としてチタンナイトライド（ＴｉＮ）や金（Ａｕ）等を使用してもよい。また、金属表面を露出せずに絶縁膜等を介して溶液に接する構造であってもよい。

参照電極１１８は、溶液９０に電圧を印加するための電極である。この参照電極１１８は電源１１７を介してＭＯＳＦＥＴ１１０のソース１１２に接続されており、この電源１１７はゲート電圧Ｖgsを印加する。一方、ソース１１２とドレイン１１３の間には電源１１６が接続され、この電源１１６はバイアス電圧Ｖdsを印加する。また、この例では、ソース１１２とドレイン１１３の間には電流計２５０が接続され、ソース１１２とドレイン１１３の間に流れる電流が計測される。また、他の例として、後述するように、差動増幅回路を用いてゲートの入力電位変動を出力端であるドレインの電位変動として読み出すようにしてもよい。これにより、溶液９０中のイオンを計測することができる。

［構造］
図３は、本技術の第１の実施の形態における電荷検出センサ１０の一例の断面を示す図である。

半導体基板１００の表面（同図における下方）には、ＭＯＳＦＥＴ１１０が形成される。一方、半導体基板１００の裏面（同図における上方）には、絶縁膜１５０を介して検出電極１２０が形成される。また、半導体基板１００の裏面から表面には、半導体基板１００を貫通する貫通コンタクト１３１が形成される。なお、貫通コンタクト１３１は、特許請求の範囲に記載のコンタクトの一例である。

この例においては、コンタクト１３０として、半導体基板１００を貫通するスルーホールに、絶縁膜と金属などの伝導体を埋め込んだプラグ型の貫通コンタクト１３１を想定している。絶縁膜の材料としては、例えば二酸化ケイ素（ＳｉＯ_２）が使用される。伝導体金属としては、例えばタングステン（Ｗ）等が使用されるが、他の絶縁材料や金属、ポリシリコンなどの伝導体であってもよい。

貫通コンタクト１３１は半導体基板１００を貫通するため、ＭＯＳＦＥＴ１１０のＳＴＩ（Shallow Trench Isolation）１１９の外側に形成される。なお、このＳＴＩ１１９は、隣り合う他のトランジスタとの干渉を防止するための素子分離部である。

半導体基板１００の表面側には配線層２００が形成される。この配線層２００は、下方の支持基板３００によって支えられる。この支持基板３００は強度維持のために用いられる基板であり、その厚みは例えば５００マイクロメートル程度が想定される。配線層２００では、絶縁層の中に配線２２０が形成される。配線２２０の材料としては、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）等が使用される。半導体基板１００の回路は、例えばコンタクト２１０を介して、配線層２００の配線２２０と接続する。

この例では、検出電極１２０は、貫通コンタクト１３１を介して、一旦、配線層２００の配線２２０に接続する。そして、コンタクト２１０を介してＭＯＳＦＥＴ１１０のゲート１１１に接続する。これにより、検出電極１２０とゲート１１１の間に配線層２００を挟まない構造を有することになり、検出電極１２０と配線層２００との間の容量結合を低減することができる。

なお、この例では、検出電極１２０がＭＯＳＦＥＴ１１０のゲート１１１に接続する例について説明したが、ＭＯＳＦＥＴ１１０のソース１１２またはドレイン１１３の端子に接続するようにしてもよい。

このように、本技術の第１の実施の形態によれば、貫通コンタクト１３１および配線２２０を介して、検出電極１２０とゲート１１１を接続することにより、配線層２００との容量結合を低減して、ノイズを減少し、感度を向上させることができる。

＜２．第２の実施の形態＞
上述の第１の実施の形態では、コンタクト１３０として、半導体基板１００を貫通するスルーホールに絶縁膜と金属などの伝導体を埋め込んだプラグ型の貫通コンタクト１３１を想定した。この第２の実施の形態では、大きな径のホールの底面と側壁に金属などの伝導体を付けた落とし込みＴＳＶ（Through-Silicon Via）型の貫通コンタクト１３２を想定する。なお、電荷検出センサとしての基本的な構成については上述の第１の実施の形態と同様であるため、詳細な説明は省略する。

［構造］
図４は、本技術の第２の実施の形態における電荷検出センサ１０の一例の断面を示す図である。

この例においては、コンタクト１３０として、大きな径のスルーホールの底面と側壁に金属などの伝導体を付けた落とし込みＴＳＶ型の貫通コンタクト１３２を想定している。この場合の伝導体金属としては、検出電極１２０と同じ金属で接続することが想定されるが、他の絶縁材料や金属、ポリシリコンなどの伝導体であってもよい。なお、貫通コンタクト１３２は、特許請求の範囲に記載のコンタクトの一例である。

この場合においても、上述の第１の実施の形態と同様に、検出電極１２０は、貫通コンタクト１３２を介して、一旦、配線層２００の配線２２０に接続する。そして、コンタクト２１０を介してＭＯＳＦＥＴ１１０のゲート１１１に接続する。これにより、上述の第１の実施の形態と同様に、検出電極１２０とゲート１１１の間に配線層２００を挟まない構造を有することになり、検出電極１２０と配線層２００との間の容量結合を低減することができる。

このように、本技術の第２の実施の形態によれば、貫通コンタクト１３２および配線２２０を介して、検出電極１２０とゲート１１１を接続することにより、配線層２００との容量結合を低減して、ノイズを減少し、感度を向上させることができる。

＜３．第３の実施の形態＞
上述の第１および第２の実施の形態では、貫通コンタクト１３１または１３２によって、一旦、配線層２００の配線２２０に接続された後に、ＭＯＳＦＥＴ１１０のゲート１１１に接続していた。これに対し、この第３の実施の形態では、ＭＯＳＦＥＴ１１０のゲート１１１に直接コンタクトする構造を有する。なお、電荷検出センサとしての基本的な構成については上述の第１の実施の形態と同様であるため、詳細な説明は省略する。

［構造］
図５は、本技術の第３の実施の形態における電荷検出センサ１０の一例の断面を示す図である。

この例では、貫通コンタクト１３３は、ＭＯＳＦＥＴ１１０のゲート１１１に直接コンタクトしている。この場合、ＭＯＳＦＥＴ１１０のチャネル領域に接続することはできないため、ＳＴＩ１１９の中に接続している。この構造によれば、検出電極１２０とゲート１１１の接続経路において配線層２００を介することがないため、配線層２００の信号配線および電源配線と検出電極１２０の配線の容量結合をさらに低減することができる。なお、貫通コンタクト１３３は、特許請求の範囲に記載のコンタクトの一例である。

このように、本技術の第３の実施の形態によれば、貫通コンタクト１３３をＭＯＳＦＥＴ１１０のゲート１１１に直接的に接続することにより、検出電極１２０と配線層２００との間の容量結合をさらに低減して、ノイズを減少し、感度を向上させることができる。

［変形例］
図６は、本技術の第３の実施の形態の変形例における電荷検出センサ１０の一例の断面を示す図である。

上述の実施の形態では、検出電極１２０と配線層２００との間の容量結合の低減を図っていたが、一方において、感度を向上させるためには検出電極１２０とＭＯＳＦＥＴ１１０との間の容量は大きい方が望ましい。そのため、この変形例では、半導体基板１００の厚みを薄くして、検出電極１２０とＭＯＳＦＥＴ１１０の間の距離を縮めることにより、両者間の容量の増大を図っている。そのような半導体基板１００の厚みとしては、例えば数百ナノメートル程度が想定される。なお、ここでは第３の実施の形態の変形例として示しているが、上述の第１または第２の実施の形態に適用することにより、半導体基板１００の厚みを薄くして、検出電極１２０とＭＯＳＦＥＴ１１０の間の距離を縮めるようにしてもよい。

＜４．第４の実施の形態＞
上述の第１乃至第３の実施の形態では、検出電極１２０と半導体基板１００との間に絶縁膜１５０を設けた構造について説明したが、これ以外の構造も考えられる。この第４の実施の形態では、埋め込み酸化膜により分離された半導体基板を用いた例について説明する。なお、電荷検出センサとしての基本的な構成については上述の第１の実施の形態と同様であるため、詳細な説明は省略する。

［構造］
図７は、本技術の第４の実施の形態における電荷検出センサ１０の一例の断面を示す図である。

この例では、半導体基板１０１と１０２とが埋め込み酸化膜１０３によって分離された構造を有する。ＭＯＳＦＥＴ１１０が形成される半導体基板１０１としては、例えば、ＳＯＩ（Silicon On Insulator）を用いることが想定される。このＳＯＩは、絶縁体（ここでは埋め込み酸化膜１０３）の上に設けられたシリコン基板である。なお、半導体基板１０１および埋め込み酸化膜１０３の厚みは、できるだけ薄いほうが好ましい。例えば、１００ナノメートル以下が想定される。

一方、裏面側の半導体基板１０２は、高濃度にドーピングされた基板であり、絶縁膜を介することなく検出電極１２０とコンタクトする。高濃度にドーピングされた基板と検出電極１２０とをコンタクトすることにより、両者間の抵抗を低減することができる。これにより、検出電極１２０と半導体基板１０２が同電位になり、それらがＭＯＳＦＥＴ１１０のバックゲートとして働く。この場合の抵抗値としては、例えば数十ミリオーム以下が想定される。さらに低抵抗化を図るためには、例えば、コンタクト面をシリサイド化することが有用である。

半導体基板１０２と検出電極１２０を同電位にすることにより、検出電極１２０とＭＯＳＦＥＴ１１０のゲート１１１との間の容量が増大する。これにより、感度をより向上させる。

このように、本技術の第４の実施の形態によれば、検出電極１２０と半導体基板１０２を同電位にすることで、検出電極１２０とＭＯＳＦＥＴ１１０のゲート１１１との間の容量結合を強くして、感度をより向上させることができる。

＜５．第５の実施の形態＞
従来は、半導体基板の配線層側にイオン感応膜を設けており、また、その面積をできるだけ大きくすることが好ましかったため、他のチップを積層するためのランドを形成する領域を確保することは困難であった。本技術を用いた場合、半導体基板１００（または１０１および１０２）の裏面に検出電極１２０を形成するため、半導体基板１００の表面側にランドを形成する領域を確保することができ、このランドを利用してチップを積層することが可能になる。そこで、この第５の実施の形態では、チップを積層した場合の構造について説明する。なお、ここでは、一例として上述の第４の実施の形態の電荷検出センサの構造を想定するが、他の構造を用いても構わない。

［構造］
図８は、本技術の第５の実施の形態における電荷検出センサ１０の一例の断面を示す図である。

この例では、上述の第１の実施の形態による電荷検出センサをセンシングチップ４０１として、その配線層２００の最上部（同図では下方）に、銅電極同士の接続（Ｃｕ−Ｃｕ接続）のためのランド２９０が形成される。ランド２９０と配線層２００の配線２２０との間はコンタクト２８０によって接続される。なお、この銅電極同士の接続の位置は、貫通コンタクト１３１から近い場合にはノイズの原因になるおそれがあるため、ある程度離れた位置にあることが望ましい。

一方、読出し回路を含む読出しチップ４０２にも、同様に銅電極のランド４９０が形成される。このようにして形成されたランド２９０と４９０の間が貼り合わされて、銅電極同士の接続が行われる。これにより、セルごとに高密度に接続を行ったチップ積層センサを作成することができる。

図９は、本技術の第５の実施の形態における電荷検出センサ１０の他の例の断面を示す図である。

この例では、銅電極同士の接続に代えて、半田バンプによる接続を想定する。すなわち、センシングチップ４０１には半田バンプ２９１を形成して、読出しチップ４０２には半田バンプ４９１を形成する。そして、このようにして形成された半田バンプ２９１と４９１の間を融着させることにより、両者が接続される。

［回路の分割］
図１０は、本技術の第５の実施の形態におけるチップ分割の概要例を示す図である。この第５の実施の形態では、複数チップを積層することにより、高密度化を図る。すなわち、主として検出領域１１が確保されるセンシングチップ１５と、検出された電荷を読み出すための回路が形成される読出しチップ１６とを別チップにして積層する。検出された電荷を読み出すための回路としては、ＡＤ（Analog-to-Digital）変換回路１８や、それ以外の読出し回路１７が想定される。これらの回路を何れのチップに収めるかは、システムの要求に応じて以下のように様々な態様が考えられる。

図１１は、本技術の第５の実施の形態におけるチップ分割の一例を示す図である。この例では、通常はセルアレイ外の周辺に集積されるＡＤ変換回路１８１をセルアレイ直下の読出しチップ５２０に搭載し、他の読出し回路１７０はセンシングチップ５１０に搭載することを想定する。

センシングチップ５１０は、セル５１１毎に検出電極１２０および読出し回路１７０を備える。読出し回路１７０は、増幅回路１７１と、周波数帯域制限フィルタ１７２および１７３とを備えている。この読出し回路１７０は、選択スイッチ１７４を介して信号線５１８と接続されるように構成される。信号線５１８は、センシングチップ５１０に形成されたランド５１９に接続されている。この分割例では、ＡＤ変換回路１８１を読出しチップ５２０に搭載し、他の読出し回路１７０はセンシングチップ５１０に搭載している。なお、この回路構成の例では、増幅回路１７１に含まれる初段のトランジスタ（ＭＯＳＦＥＴであることが多い）を検出素子として用いることができる。

読出しチップ５２０は、複数のセル５１１に対応して、ＡＤ変換回路１８１を含む周辺回路５２１を備える。ＡＤ変換回路１８１は、読出しチップ５２０に形成されたランド５２９に接続されている。

センシングチップ５１０に形成されたランド５１９と読出しチップ５２０に形成されたランド５２９は、例えば銅電極同士の接続によって接続されるが、上述のように半田バンプを用いてもよい。

このように、通常セルアレイ周辺の回路内にあるＡＤ変換回路１８１を読出しチップ５２０に実装してセルアレイ直下に積層することにより、セルアレイ周辺の回路面積を削減でき、チップ面積を縮小することができる。また、１つのセル５１１に対するＡＤ変換回路１８１の数を増やすことにより、高速読出しが可能となる。高速読出しを行うことにより、複数回読み出した信号を平均化すること等により、ノイズを削減することができる。

図１２は、本技術の第５の実施の形態におけるチップ分割の他の例を示す図である。

この例では、周波数帯域制限フィルタ１７２および１７３を読出しチップ５４０に移動して、センシングチップ５３０に形成されたランド５３９と読出しチップ５４０に形成されたランド５４９とを接続する。センシングチップ５３０から周波数帯域制限フィルタ１７２および１７３を移動することにより、平面方向の必要面積を削減することができ、検出電極１２０のピッチを縮小することが可能となる。なお、この分割例は一例であり、分割の仕方はこの例に限らない。

このように、本技術の第５の実施の形態によれば、検出素子につながった読出し回路の少なくとも一部を他のチップとして積層することにより、検出電極１２０のピッチを縮小することができる。これにより、電荷検出センサ１０の高密度化を図ることができる。

＜６．第６の実施の形態＞
上述の実施の形態において説明したように、電荷検出センサ１０によって溶液中の電荷を検出することができる。この第６の実施の形態では、電荷検出センサ１０を電位計測システムに適用した場合の例について説明する。

図１３は、本技術の第６の実施の形態における電位計測システムの構成例を示す図である。この電位計測システムは、上述の実施の形態において説明した電荷検出センサ１０に加えて、制御部２０と、計測結果処理部４０と、表示部５０とを備える。

電荷検出センサ１０は、上述のように複数のセル１２のそれぞれにおいて電荷を検出する。これにより、溶液中のイオンを計測することができる。また、これにより、生体活動の測定または生体物質の特定を行うことができ、バイオセンサとして機能する。

制御部２０は、電荷検出センサ１０を駆動もしくは制御するものである。この制御部２０は、例えば、電荷検出センサ１０に対して電位計測の開始および終了を指示し、または、計測対象の選定などを制御する。

計測結果処理部４０は、電荷検出センサ１０によって計測された結果を、事前に設定された基準に基づいて処理するものである。この計測結果処理部４０は、例えば、計測結果を表示するために、その計測データを変換し、または、その計測データの数値を多段階に分類する等の処理を行う。

表示部５０は、計測結果処理部４０によって処理された計測結果を表示するものである。この表示部５０は、例えば、計測結果を画素の色や濃淡として示し、素子アレイと同様に２次元に並べて、電荷または電位の分布を示す画像として表示する。また、例えば、そのようにして得られた画像を時間経過に沿って表示することにより、電荷または電位の遷移を示す動画として表示することができる。

この例において、電荷検出センサ１０および制御部２０は、電荷検出装置３０を構成する。例えば、この電荷検出装置３０を測定対象に設置して、その計測結果を記憶しておいて、その後、記憶されていた計測結果を計測結果処理部４０により処理するようにしてもよい。また、電荷検出装置３０にネットワーク機能を備えることにより、電荷検出センサ１０による計測結果をリアルタイムに遠隔送信して、電荷検出装置３０から離れた場所にある計測結果処理部４０により処理するようにしてもよい。

このように、本技術の第６の実施の形態によれば、上述の実施の形態において説明した電荷検出センサ１０を用いて計測を行い、その結果を表示部５０に表示することができる。

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

なお、本技術は以下のような構成もとることができる。
（１）半導体基板の一方の面に設けられて電荷を検出する検出素子と、
前記半導体基板の前記一方の面とは異なる他方の面に設けられる検出電極と、
前記半導体基板を貫通して前記検出電極と前記検出素子とを電気的に接続するコンタクトと
を具備する電荷検出センサ。
（２）前記検出素子は、ＭＯＳＦＥＴであって、そのゲートと前記検出電極との間が導体または容量を介して電気的に接続される
前記（１）に記載の電荷検出センサ。
（３）前記コンタクトは、金属埋め込みプラグ型コンタクトである
前記（１）または（２）に記載の電荷検出センサ。
（４）前記コンタクトは、シリコン貫通電極型コンタクトである
前記（１）または（２）に記載の電荷検出センサ。
（５）前記半導体基板の前記一方の面に設けられて前記コンタクトと前記検出素子の端子との間を接続する配線層をさらに具備する前記（１）から（４）のいずれかに記載の電荷検出センサ。
（６）前記コンタクトは、前記検出素子の端子と直接的に接続する前記（１）から（４）のいずれかに記載の電荷検出センサ。
（７）前記半導体基板は、酸化膜によって第１の半導体基板と第２の半導体基板とに分離され、
前記第１の半導体基板には、前記検出素子が設けられ、
前記第２の半導体基板は、前記検出電極との間が同電位で電気的に接続される高濃度ドーピング基板である
前記（１）から（６）のいずれかに記載の電荷検出センサ。
（８）前記コンタクトに接続された前記検出素子および前記検出電極の対を２次元アレイ状に配置した素子アレイを備える前記（１）から（７）のいずれかに記載の電荷検出センサ。
（９）前記素子アレイを含む第１の基板と、前記検出された電荷を読み出す読出し回路の少なくとも一部を含む第２の基板とを積層して接続する構造を備える前記（８）に記載の電荷検出センサ。
（１０）前記第１の基板と前記第２の基板との間の接続は、銅電極同士の接続である前記（９）に記載の電荷検出センサ。
（１１）前記第１の基板と前記第２の基板との間の接続は、半田バンプ同士の接続である前記（９）に記載の電荷検出センサ。
（１２）複数の前記検出素子につながった読出し回路の少なくとも一部が、前記第２の基板に集積された前記（９）から（１１）のいずれかに記載の電荷検出センサ。
（１３）単一の前記検出素子につながった読出し回路の一部が、前記第１の基板と前記第２の基板とに分割された前記（９）から（１１）のいずれかに記載の電荷検出センサ。
（１４）前記検出素子は、前記検出電極に接する溶液中のイオンを検出する
前記（１）から（１３）のいずれかに記載の電荷検出センサ。
（１５）前記電荷を検出することにより生体活動の測定または生体物質の特定を行うバイオセンサである前記（１）から（１４）のいずれかに記載の電荷検出センサ。
（１６）半導体基板の一方の面に設けられて電荷を検出する検出素子と、前記半導体基板の前記一方の面とは異なる他方の面に設けられる検出電極と、前記半導体基板を貫通して前記検出電極と前記検出素子とを電気的に接続するコンタクトとを備えて電位計測を行う電荷検出センサと、
前記電荷検出センサにおける電位計測を制御する制御部と、
前記電荷検出センサによる計測結果を処理する計測結果処理部と、
前記処理された計測結果を表示する表示部と
を具備する電位計測システム。

１０電荷検出センサ
１１検出領域
１２セル
１３周辺回路
１５センシングチップ
１６読出しチップ
１７読出し回路
１８ＡＤ変換回路
２０制御部
３０電荷検出装置
４０計測結果処理部
５０表示部
９０溶液
１００〜１０２半導体基板
１０３酸化膜
１１１ゲート
１１２ソース
１１３ドレイン
１１４半導体基板
１１６、１１７電源
１１８参照電極
１２０検出電極
１３０コンタクト
１３１〜１３３貫通コンタクト
１５０絶縁膜
１７０読出し回路
１７１増幅回路
１７２、１７３周波数帯域制限フィルタ
１７４スイッチ
１８１ＡＤ変換回路
２００配線層
２１０、２８０コンタクト
２２０配線
２５０電流計
２９０、４９０、５１９、５２９、５３９、５４９ランド
２９１、４９１半田バンプ
３００支持基板
４０１、５１０、５３０センシングチップ
４０２、５２０、５４０読出しチップ
５１１セル
５２１周辺回路

Claims

半導体基板の一方の面に設けられて電荷を検出する検出素子と、
前記半導体基板の前記一方の面とは異なる他方の面に設けられる検出電極と、
前記半導体基板を貫通して前記検出電極と前記検出素子とを電気的に接続するコンタクトと
を具備する電荷検出センサ。
前記検出素子は、ＭＯＳＦＥＴであって、そのゲートと前記検出電極との間が導体または容量を介して電気的に接続される
請求項１記載の電荷検出センサ。
前記コンタクトは、金属埋め込みプラグ型コンタクトである
請求項１記載の電荷検出センサ。
前記コンタクトは、シリコン貫通電極型コンタクトである
請求項１記載の電荷検出センサ。
前記半導体基板の前記一方の面に設けられて前記コンタクトと前記検出素子の端子との間を接続する配線層をさらに具備する請求項１記載の電荷検出センサ。
前記コンタクトは、前記検出素子の端子と直接的に接続する請求項１記載の電荷検出センサ。
前記半導体基板は、酸化膜によって第１の半導体基板と第２の半導体基板とに分離され、
前記第１の半導体基板には、前記検出素子が設けられ、
前記第２の半導体基板は、前記検出電極との間が同電位で電気的に接続される高濃度ドーピング基板である
請求項１記載の電荷検出センサ。
前記コンタクトに接続された前記検出素子および前記検出電極の対を２次元アレイ状に配置した素子アレイを備える請求項１記載の電荷検出センサ。
前記素子アレイを含む第１の基板と、前記検出された電荷を読み出す読出し回路の少なくとも一部を含む第２の基板とを積層して接続する構造を備える請求項８記載の電荷検出センサ。
前記第１の基板と前記第２の基板との間の接続は、銅電極同士の接続である請求項９記載の電荷検出センサ。
前記第１の基板と前記第２の基板との間の接続は、半田バンプ同士の接続である請求項９記載の電荷検出センサ。
複数の前記検出素子につながった読出し回路の少なくとも一部が、前記第２の基板に集積された請求項９記載の電荷検出センサ。
単一の前記検出素子につながった読出し回路の一部が、前記第１の基板と前記第２の基板とに分割された請求項９記載の電荷検出センサ。
前記検出素子は、前記検出電極に接する溶液中のイオンを検出する
請求項１記載の電荷検出センサ。
前記電荷を検出することにより生体活動の測定または生体物質の特定を行うバイオセンサである請求項１記載の電荷検出センサ。
半導体基板の一方の面に設けられて電荷を検出する検出素子と、前記半導体基板の前記一方の面とは異なる他方の面に設けられる検出電極と、前記半導体基板を貫通して前記検出電極と前記検出素子とを電気的に接続するコンタクトとを備えて電位計測を行う電荷検出センサと、
前記電荷検出センサにおける電位計測を制御する制御部と、
前記電荷検出センサによる計測結果を処理する計測結果処理部と、
前記処理された計測結果を表示する表示部と
を具備する電位計測システム。