JP6443667B2 - 撮像装置 - Google Patents

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Description

本開示は、撮像装置に関する。
固体撮像装置（イメージセンサ）は、二次元に配列された複数の受光部（画素）を備える。受光部に入射した光は電荷に光電変換され、当該電荷が電荷蓄積部に蓄積され、蓄積された電荷に対応する信号が読み出される。
このような、固体撮像装置では、リーク電流を低減するために、酸化物半導体で構成されるトランジスタを用いる技術が知られている（例えば、特許文献１及び特許文献２を参照）。
また、光電変換素子として、有機光電変換層を用いる技術が知られている（例えば、特許文献３を参照）。
特開２０１１−１１９９５０号公報 特開２０１１−２１１６９９号公報 特開２０１２−１５１７７１号公報
このような、撮像装置では、信頼性を向上できることが望まれている。
そこで、本開示は、信頼性を向上できる撮像装置を提供することを目的とする。
本開示の一態様に係る撮像装置は、入射光を光電変換する光電変換部と、半導体基板に設けられ前記光電変換部の信号電荷を検出する電荷検出用トランジスタと、前記光電変換部の信号電圧を初期化するリセットトランジスタと、を含む単位画素セルを備え、前記光電変換部は、画素電極と、前記画素電極の上に配置された光電変換層と、を有し、前記画素電極は、前記電荷検出用トランジスタの上層に設けられ、前記リセットトランジスタは、前記電荷検出用トランジスタの上層、かつ前記画素電極の下層に設けられ、前記画素電極は、平面視した場合に、前記リセットトランジスタのゲート電極の全てを覆う。
本開示は、信頼性を向上できる撮像装置を提供できる。
実施の形態１に係る固体撮像装置のブロック図である。 実施の形態１に係る画素の回路図である。 実施の形態１に係る画素の断面図である。 実施の形態２に係る画素の回路図である。 実施の形態２に係る画素の断面図である。 実施の形態３に係る画素の断面図である。 実施の形態３に係るリセットトランジスタの平面図である。 実施の形態３に係るリセットトランジスタの平面図である。 実施の形態３に係る画素電極の平面図である。 実施の形態３に係る画素電極の変形例の平面図である。 実施の形態３に係る画素電極の変形例の平面図である。 実施の形態４に係る画素の断面図である。 実施の形態４に係るリセットトランジスタ及びクランプトランジスタの平面図である。 実施の形態４に係るリセットトランジスタ及びクランプトランジスタの平面図である。 実施の形態４に係る画素電極の平面図である。 実施の形態４に係る画素電極の変形例の平面図である。 実施の形態４に係る画素電極の変形例の平面図である。 実施の形態５に係る画素の断面図である。 実施の形態６に係る画素の回路図である。 実施の形態６に係る画素の断面図である。 実施の形態６に係る画素の変形例の断面図である。 実施の形態６の変形例に係る画素の断面図である。
本開示の一態様に係る撮像装置は、入射光を光電変換する光電変換部と、半導体基板に設けられ前記光電変換部の信号電荷を検出する電荷検出用トランジスタと、前記光電変換部の信号電圧を初期化するリセットトランジスタと、を含む単位画素セルを備え、前記光電変換部は、画素電極と、前記画素電極の上に配置された光電変換層と、を有し、前記画素電極は、前記電荷検出用トランジスタの上層に設けられ、前記リセットトランジスタは、前記電荷検出用トランジスタの上層、かつ前記画素電極の下層に設けられ、前記画素電極は、平面視した場合に、前記リセットトランジスタのゲート電極の全てを覆う。
この構成によれば、入射光が画素電極で遮蔽されるので、入射光がリセットトランジスタのチャネル領域に入射することを抑制できる。よって、入射光の影響によりリセットトランジスタの閾値電圧が変動することを抑制できる。これにより、画素間の動作ばらつき、及び経時変化を抑制できるので、信頼性を向上できる。
例えば、前記リセットトランジスタの半導体層は、前記半導体基板を構成する半導体に比べてバンドギャップが大きい半導体を主体としてもよい。
この構成によれば、リセットトランジスタが半導体基板を構成する半導体に比較してバンドギャップが大きい半導体を主体とすることで、電荷蓄積部からの少数キャリアによるリーク電流を抑制できる。なお、バンドギャップという用語は厳密には結晶に対して定義されるが、本明細書ではアモルファス半導体についても実効的なバンドギャップとして光学的に観測されるエネルギーギャップをバンドギャップと呼ぶ。
例えば、前記電荷検出用トランジスタは、前記画素電極および前記リセットトランジスタのソースまたはドレインと接続されていてもよい。
例えば、前記画素電極は、平面視した場合に、前記リセットトランジスタのソース電極とドレイン電極との間の第１電荷輸送領域の全てを覆ってもよい。
この構成によれば、光がリセットトランジスタに入射することをさらに抑制できる。
例えば、前記画素電極は、平面視した場合に、前記リセットトランジスタのソース電極及びドレイン電極を覆ってもよい。
この構成によれば、光がリセットトランジスタに入射することをさらに抑制できる。
例えば、前記信号電荷の少なくとも一部を蓄積する電荷蓄積部と、前記電荷検出用トランジスタの上層、かつ前記画素電極の下層に設けられたクランプトランジスタとをさらに備え、前記クランプトランジスタのソース及びドレインの一方とゲートとは、前記電荷蓄積部に接続されており、前記クランプトランジスタの半導体層は、前記半導体基板を構成する半導体に比べてバンドギャップが大きい半導体を主体としてもよい。
この構成によれば、電荷蓄積部のリーク電流を削減しつつ、電荷蓄積部の電圧が過剰に増加することを防止できる。これにより、電荷蓄積部に接続されているトランジスタが破壊されることを抑制できる。
例えば、前記リセットトランジスタと前記クランプトランジスタの各半導体層は、同一の酸化物半導体層に設けられていてもよい。
例えば、前記画素電極は、平面視した場合に、前記クランプトランジスタのゲート電極の全てを覆ってもよい。
この構成によれば、入射光がクランプトランジスタのチャネル領域に入射することを抑制できる。よって、入射光の影響によりクランプトランジスタの閾値電圧が変動することを抑制できる。これにより、画素間の動作ばらつき、及び経時変化を抑制できるので、信頼性を向上できる。
例えば、前記画素電極は、平面視した場合に、前記クランプトランジスタのソース電極とドレイン電極との間の第２電荷輸送領域の全てを覆ってもよい。
この構成によれば、光がクランプトランジスタに入射することをさらに抑制できる。
例えば、前記画素電極は、平面視した場合に、前記クランプトランジスタのソース電極及びドレイン電極の全てを覆ってもよい。
この構成によれば、光がクランプトランジスタに入射することをさらに抑制できる。
例えば、前記光電変換部は、前記半導体基板の上に多層配線構造を介して設けられ、
前記リセットトランジスタの半導体層は、前記多層配線構造に含まれる下層配線層と上層配線層とのうち、前記上層配線層に設けられていてもよい。
この構成によれば、回路面積又は速度に悪影響を与えることなく、酸化物半導体及び光電変換膜へのプロセスダメージを最小化し、酸化膜半導体の特性シフトを抑制できる。このように、トータル回路性能を向上させることが可能となる。
例えば、前記上層配線層は、前記多層配線構造の最上層であってもよい。
この構成によれば、プロセスダメージをさらに抑制できる。
なお、本開示は、このような撮像装置の機能の一部又は全てを含む半導体集積回路（ＬＳＩ）として実現できる。
以下、実施の形態について、図面を参照しながら具体的に説明する。
なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
（実施の形態１）
本実施の形態に係る固体撮像装置では、電荷蓄積部が半導体基板と電気的に絶縁されている。これにより、電荷蓄積部のリーク電流が低減される。
まず、本実施の形態に係る固体撮像装置の全体構成を説明する。図１は、本実施の形態に係る固体撮像装置の構成を示すブロック図である。
図１に示す固体撮像装置１００は、行列状に配置された複数の画素（単位画素セル）１０１と、垂直走査部１０２と、列毎に設けられている複数のカラム信号処理部１０３と、水平読み出し部１０４と、行毎に設けられている複数のリセット制御線１０５と、行毎に設けられている複数のアドレス制御線１０６と、列毎に設けられている複数の垂直信号線１０７と、水平出力端子１０８とを備える。
複数の画素１０１の各々は、入射光に応じた信号を、対応する列に設けられている垂直信号線１０７に出力する。
垂直走査部１０２は、複数のリセット制御線１０５を介して複数の画素１０１をリセットする。また、垂直走査部１０２は、複数のアドレス制御線１０６を介して、複数の画素１０１を行単位で順次選択する。
複数のカラム信号処理部１０３の各々は、対応する列に設けられている垂直信号線１０７に出力された信号に信号処理を行い、当該信号処理により得られた信号を水平読み出し部１０４へ出力する。例えば、カラム信号処理部１０３は、相関二重サンプリングに代表される雑音抑圧信号処理及び、アナログ／デジタル変換処理等を行う。
水平読み出し部１０４は、複数のカラム信号処理部１０３で信号処理された後の複数の信号を順次水平出力端子１０８に出力する。
以下、画素１０１の構成を説明する。図２は、画素１０１の構成を示す回路図である。
図２に示すように画素１０１は、光電変換部１１１と、電荷蓄積部１１２と、リセットトランジスタ１１３と、増幅トランジスタ１１４（ソースフォロアトランジスタ）と、選択トランジスタ１１５とを備える。
光電変換部１１１は、入射光を光電変換することにより信号電荷を生成する。光電変換部１１１の一端には電圧Ｖｏｅが印加されている。
電荷蓄積部１１２は、光電変換部１１１に接続されており、光電変換部１１１で生成された信号電荷を蓄積する。本実施の形態では、電荷蓄積部１１２は、専用の容量素子ではなく、配線容量等の寄生容量で構成される。
リセットトランジスタ１１３は、信号電荷の電位をリセットするために用いられる。リセットトランジスタ１１３のゲートはリセット制御線１０５に接続されており、ソースは電荷蓄積部１１２に接続されており、ドレインにはリセット電圧Ｖｒｅｓｅｔが印加される。
なお、ドレイン及びソースの定義は、一般的に回路動作に依存するものであり、素子構造からは特定できない場合が多い。本実施の形態では、便宜的にソース及びドレインの一方をソースと呼び、ソース及びドレインの他方をドレインと呼ぶが、本実施の形態におけるドレインをソース、ソースをドレインと置き換えてもよい。
また、本実施の形態では、リセットトランジスタ１１３は、酸化物半導体（例えば、ＩｎＧａＺｎＯ）で構成される。
増幅トランジスタ１１４は、電荷蓄積部１１２の電圧を増幅することで、当該電圧に応じた信号を垂直信号線１０７へ出力する。増幅トランジスタ１１４のゲートは電荷蓄積部１１２に接続されており、ドレインに電源電圧Ｖｄｄまたは接地電圧Ｖｓｓが印加される。
選択トランジスタ１１５は、増幅トランジスタ１１４と直列に接続されており、増幅トランジスタ１１４が増幅した信号を垂直信号線１０７に出力するか否かを切り替える。選択トランジスタ１１５のゲートはアドレス制御線１０６に接続されており、ドレインは増幅トランジスタ１１４のソースに接続されており、ソースは垂直信号線１０７に接続されている。
また、例えば、電圧Ｖｏｅ、リセット電圧Ｖｒｅｓｅｔ及び電源電圧Ｖｄｄは、全画素１０１で共通に用いられる電圧である。
次に、画素１０１の断面構造を説明する。図３は、画素１０１の断面図である。
図３に示すように、固体撮像装置１００は、半導体基板１２１と、拡散層１２２と、ゲート電極１２３と、素子分離領域１２４と、絶縁層１２５Ａ〜１２５Ｄと、配線層１２６Ａ及び１２６Ｂと、コンタクト１２７Ａ〜１２７Ｄ（コンタクトホール）とを備える。
半導体基板１２１は、例えば、シリコン基板である。半導体基板１２１には、増幅トランジスタ１１４及び選択トランジスタ１１５が形成されている。
増幅トランジスタ１１４及び選択トランジスタ１１５の各々は、ソース及びドレインである２つの拡散層１２２と、ゲート電極１２３とを備える。
拡散層１２２は、半導体基板１２１に形成されている。ゲート電極１２３は、半導体基板１２１上にゲート絶縁膜を介して形成されている。
素子分離領域１２４は、半導体基板１２１に形成されており、隣接する画素１０１のトランジスタを分離する。なお、ここでは、素子を分離するためにＳＴＩ（Ｓｈａｌｌｏｗ
Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いる例を示すが、ＰＮ接合分離等を用いてよい。
絶縁層１２５Ａは、半導体基板１２１上に、増幅トランジスタ１１４及び選択トランジスタ１１５を覆うように形成されている。
配線層１２６Ａは絶縁層１２５Ａ上に形成されている。コンタクト１２７Ａは、絶縁層１２５Ａ内に形成されており、拡散層１２２及びゲート電極１２３と、配線層１２６Ａとを電気的に接続する。絶縁層１２５Ｂは、絶縁層１２５Ａ上に、配線層１２６Ａを覆うように形成されている。
配線層１２６Ｂは絶縁層１２５Ｂ上に形成されている。コンタクト１２７Ｂは、絶縁層１２５Ｂ内に形成されており、配線層１２６Ａと配線層１２６Ｂとを電気的に接続する。絶縁層１２５Ｃは、絶縁層１２５Ｂ上に、配線層１２６Ｂを覆うように形成されている。
絶縁層１２５Ｃ上には、リセットトランジスタ１１３が形成されている。本実施の形態では、リセットトランジスタ１１３は、酸化物半導体で構成され、半導体基板１２１外（半導体基板１２１の上方）に形成されている。このリセットトランジスタ１１３は、ソース及びドレインである２つの電極１３１と、酸化物半導体層１３２と、ゲート電極１３３とを備える。
２つの電極１３１は、絶縁層１２５Ｃ上に形成されている。コンタクト１２７Ｃは、絶縁層１２５Ｃ内に形成されており、配線層１２６Ｂと電極１３１とを電気的に接続する。
酸化物半導体層１３２は、絶縁層１２５Ｃ及び２つの電極１３１上に形成されている。酸化物半導体層１３２は、例えば、ＩｎＧａＺｎＯで構成される。
ゲート電極１３３は、酸化物半導体層１３２上にゲート絶縁膜を介して形成されている。また、ゲート電極１３３は、平面視した場合に２つの電極１３１の間に配置されている。
絶縁層１２５Ｄは、絶縁層１２５Ｃ上に、リセットトランジスタ１１３を覆うように形成されている。
絶縁層１２５Ｄ上には、光電変換部１１１が形成されている。本実施の形態では、光電変換部１１１は、半導体基板１２１内には形成されておらず、半導体基板１２１外（半導体基板１２１の上方）に形成されている。この光電変換部１１１は、画素電極１３５と、光電変換層１３６と、透明電極１３７とを含む。
画素電極１３５は、絶縁層１２５Ｄ上に形成されている。この画素電極１３５は、例えば、遮光性を有する金属で構成されている。例えば、画素電極１３５は、Ｔｉ、ＴｉＮ、Ｔａ又はＭｏで構成される。
光電変換層１３６は、画素電極１３５上に形成されており、入射光を光電変換する。例えば、この光電変換層１３６は有機材料を含む。なお、光電変換層１３６は、有機材料で構成される層と無機材料で構成される層とを含んでもよい。また、光電変換層１３６は無機材料で構成される層のみで構成されてもよい。例えば、光電変換層１３６はアモルファスシリコン又はカルコパイライト系半導体等で構成されてもよい。
透明電極１３７は、光電変換層１３６上に形成されており、透光性を有する。例えば、透明電極１３７は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）で構成される。
ここで、画素電極１３５は、画素１０１ごとに電気的に分離されているが、光電変換層１３６及び透明電極１３７は、複数の画素１０１を跨いで形成されている。
コンタクト１２７Ｄは、絶縁層１２５Ｄ内に形成されており、リセットトランジスタ１１３と画素電極１３５とを電気的に接続する。
なお、ここでは、２層の配線層が設けられている例を示したが、１層の配線層又は３層以上の配線層が設けられていてもよい。また、ここでは、酸化物半導体トランジスタ（リセットトランジスタ１１３）と光電変換部１１１との間に配線層が設けられていないが、この間に配線層が設けられていてもよい。
以上のように、本実施の形態に係る固体撮像装置１００は、半導体基板１２１外に形成された光電変換部１１１を備える。また、光電変換部１１１と電荷蓄積部１１２との間に転送トランジスタを備えない。この構成では、転送トランジスタが設けられた構成に比べ、電荷蓄積部１１２に長い時間電荷が保持される。よって、電荷蓄積部１１２のリーク電流が特性に与える影響が大きい。上記の構成において、本実施の形態では、リセットトランジスタ１１３に、酸化物半導体で構成される酸化物半導体トランジスタを用いる。これにより、リセットトランジスタ１１３として、半導体基板１２１に形成されたシリコントランジスタを用いる場合に比べて、リーク電流を抑制できる。このように、本実施の形態に係る固体撮像装置１００は、電荷蓄積部１１２のリーク電流の影響が顕著になる場合において、そのリーク電流を抑制することができる。
さらに、本実施の形態に係る固体撮像装置１００では、電荷蓄積部１１２は、半導体基板１２１に形成された拡散層と電気的に接続されていない。言い換えると、電荷蓄積部１１２は、半導体基板１２１と電気的に絶縁されている。具体的には、本実施の形態では、電荷蓄積部１１２は、画素電極１３５、リセットトランジスタ１１３のソース（電極１３１）、及び増幅トランジスタ１１４のゲート電極１２３、並びに、これらの間の配線（配線層及びコンタクト）の寄生容量のみで構成される。
ここで、光電変換部として半導体基板１２１に形成されているフォトダイオードを用いる場合には、電荷蓄積部１１２は半導体基板１２１と電気的に接続される。また、リセットトランジスタ１１３として半導体基板１２１に形成されているシリコントランジスタが用いられる場合には、電荷蓄積部１１２は、半導体基板１２１に形成されている拡散層１２２（リセットトランジスタ１１３のソース）と電気的に接続される。また、半導体基板１２１に形成された拡散層１２２の容量を電荷蓄積部１１２として用いる場合にも電荷蓄積部１１２は拡散層１２２と接続される。
これに対して、本実施の形態では、（１）半導体基板１２１外に光電変換部１１１が形成され、（２）リセットトランジスタ１１３に酸化物半導体トランジスタを用い、かつ（３）電荷蓄積部１１２に拡散層１２２の容量を用いないことで、電荷蓄積部１１２と半導体基板１２１とを電気的に絶縁することができる。これにより、電荷蓄積部１１２のリーク電流を十分に抑制できる。
また、本実施の形態では、撮像装置（固体撮像装置１００）は、入射光を光電変換する光電変換部１１１と、半導体基板１２１に設けられ光電変換部１１１の信号電荷を検出する電荷検出用トランジスタ（増幅トランジスタ１１４）と、光電変換部１１１の信号電圧を初期化するリセットトランジスタ１１３と、を含む単位画素セル（画素１０１）を備える。光電変換部１１１は、画素電極１３５と、画素電極１３５の上に配置された光電変換層１３６と、を有する。画素電極１３５は、電荷検出用トランジスタ（増幅トランジスタ１１４）の上層に設けられる。リセットトランジスタ１１３は、電荷検出用トランジスタ（増幅トランジスタ１１４）の上層、かつ画素電極１３５の下層に設けられる。
このように、リセットトランジスタ１１３と、電荷検出用トランジスタ（増幅トランジスタ１１４）とが縦方向に並んで配置される。これにより、撮像装置の小面積化を実現できる。
また、利得を確保する為に駆動能力が必要で、かつ許容できる特性ばらつきが小さい電荷検出用トランジスタ（増幅トランジスタ１１４）が半導体基板１２１に配置され、回路動作上、特性ばらつきが比較的許容できるリセットトランジスタ１１３が電荷検出用トランジスタ（増幅トランジスタ１１４）の上層、かつ画素電極１３５の下層に設けられる。これにより、小面積化を維持しつつ全体としての回路動作特性を確保できる。
このように、本実施の形態に係る撮像装置は、特性の劣化を抑制しつつ、小面積化を実現できる。
なお、上記説明では、リセットトランジスタ１１３が酸化物半導体で構成させる例を述べたが、リセットトランジスタ１１３の半導体層は、酸化物半導体を主体とすればよい。
また、リセットトランジスタ１１３の半導体層に用いられる酸化物半導体は、ＩｎＧａＺｎＯに限らず、ＩｎＺｎＯ、ＩｎＳｎＺｎＯ、ＺｎＳｎＯ、ＩｎＷＯ又はＺｎＯであってもよい。または、当該酸化物半導体は、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ、Ｗ、Ａｌ、Ｓｉ、Ｇｅ、Ｔｉ、Ｔａ及びＭｇのうち少なくとも１種の元素を含む酸化物材料であってもよい。また、当該酸化物半導体は、上記の酸化物材料に窒素を添加した酸窒化物材料、例えばＺｎＯＮ又はＩｎＧａＺｎＯＮ等の酸窒化物材料であってもよい。
さらに、リセットトランジスタ１１３は、酸化物半導体以外で構成されてもよい。この場合、リセットトランジスタ１１３の半導体層は、半導体基板１２１を構成する半導体に比べてバンドギャップが大きい半導体を主体とすればよい。例えば、リセットトランジスタ１１３の半導体層は、ＩＩ−ＶＩ族化合物半導体を主体としてもよい。ここで、ＩＩ−ＶＩ族化合物半導体とは、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ又はＺｎＴｅ等である。
また、上述したように、光電変換部１１１は、半導体基板１２１の上に多層配線構造を介して設けられる。また、リセットトランジスタ１１３の半導体層は、多層配線構造に含まれる下層配線層と上層配線層とのうち、上層配線層に設けられている。ここで、下層配線層とは、上層配線層より下層の配線層である。例えば、リセットトランジスタ１１３の半導体層は、多層配線構造の最上層に設けられる。
ここで、酸化物半導体のようにてバンドギャップが大きい半導体は、熱処理及び水素などの不純物拡散の影響を受け特性がシフトしやすい。また光電変換膜も高温の熱処理により光電変換特性が悪化する。一方、周辺回路に用いられ、ｍＡオーダーの電流を流すことが求められる配線には、その電流耐性を確保するために一定の熱処理が必要である。従って、リセットトランジスタ１１３は、周辺回路に用いられる多層配線層の下層部ではなく、上層部に配置することが望ましい。これにより、回路面積又は速度に悪影響を与えることなく、酸化物半導体及び光電変換膜へのプロセスダメージを最小化し、酸化膜半導体の特性シフトを抑制できる。このように、トータル回路性能を向上させることが可能となる。
さらに、リセットトランジスタを多層配線構造の最上層に配置することで、プロセスダメージをさらに抑制できる。
また、上述したように、画素電極１３５は遮光材料により形成される。ここで、酸化物半導体層のようなバンドギャップが大きい半導体を主体とするトランジスタは、光が照射されると特性シフトが発生しやすい。これに対して、能動層を画素電極で少しでも覆って遮光することで、特性シフトを抑制できる。このように、リセットトランジスタの特性の安定化を実現できる。
（実施の形態２）
本実施の形態では、上記実施の形態１の変形例について説明する。なお、以下では、実施の形態１との相違点を主に説明し、重複する説明は省略する。
図４は、本実施の形態に係る画素１０１Ａの構成を示す回路図である。図４に示す画素１０１Ａは、図２に示す画素１０１の構成に加え、さらに、クランプトランジスタ１１６を備える。
クランプトランジスタ１１６のゲート及びドレインは電荷蓄積部１１２に接続されており、ソースにはクランプ電圧Ｖｃｌａｍｐが印加されている。また、クランプトランジスタ１１６は、リセットトランジスタ１１３と同様に、酸化物半導体で構成される。
このように、クランプトランジスタ１１６を設けることにより、増幅トランジスタ１１４に過剰な電圧が印加されることを抑制できるので、増幅トランジスタ１１４の破壊を抑制できる。
また、クランプトランジスタ１１６として酸化物半導体トランジスタを用いることで、上述した実施の形態１と同様に、電荷蓄積部１１２が半導体基板１２１（拡散層１２２）と電気的に接続されない。これにより、リーク電流の増加抑制しつつ、増幅トランジスタ１１４の破壊を抑制できる。
図５は、画素１０１Ａの断面図である。図５に示すように、絶縁層１２５Ｃ上に、クランプトランジスタ１１６が形成されている。クランプトランジスタ１１６は、酸化物半導体で構成され、半導体基板１２１外（半導体基板１２１の上方）に形成されている。なお、クランプトランジスタ１１６の構成は、リセットトランジスタ１１３と同様である。
なお、クランプトランジスタ１１６の半導体層は、リセットトランジスタ１１３と同様に、酸化物半導体を主体とすればよい。例えば、リセットトランジスタ１１３とクランプトランジスタ１１６の各半導体層は、同一の酸化物半導体層に設けられている。
さらに、クランプトランジスタ１１６は、リセットトランジスタ１１３と同様に、酸化物半導体以外で構成されてもよい。この場合、クランプトランジスタ１１６の半導体層は、半導体基板１２１を構成する半導体に比べてバンドギャップが大きい半導体を主体とすればよい。
（実施の形態３）
本実施の形態では、上記実施の形態１の変形例について説明する。
なお、本実施の形態に係る画素１０１Ｂの回路構成は、図２に示す実施の形態１の回路構成と同様である。
図６は、本実施の形態に係る画素１０１Ｂの断面構造を示す図である。図６に示す構成は、図３に示す構成に対して、画素電極１３５Ａの大きさが画素電極１３５と異なる。
図７及び図８は、リセットトランジスタ１１３の平面図である。図７に示すように、ゲート電極層１４１（ゲート電極配線）のうち、平面視した場合にゲート電極層１４１と酸化物半導体層１３２とが重なる部分をゲート電極１３３と呼ぶ。また、ドレイン電極層１４２Ａ（ドレイン電極配線）のうち、平面視した場合にドレイン電極層１４２Ａと酸化物半導体層１３２とが重なる部分をドレイン電極１３１Ａと呼ぶ。また、ソース電極層１４２Ｂ（ソース電極配線）のうち、平面視した場合にソース電極層１４２Ｂと酸化物半導体層１３２とが重なる部分をソース電極１３１Ｂと呼ぶ。
また、図８に示すように、平面視した場合の、ドレイン電極１３１Ａとソース電極１３１Ｂとの間の酸化物半導体層１３２の領域を電荷輸送領域１４３と呼ぶ。
図９は、電荷輸送領域１４３及び画素電極１３５Ａの平面図である。図９に示すように、本実施の形態では、画素電極１３５Ａは、リセットトランジスタ１１３の上方に形成されており、平面視した場合に電荷輸送領域１４３の全てを覆う。
画素電極１３５Ａは、遮光性を有する金属で構成されている。例えば、画素電極１３５Ａは、Ｔｉ、ＴｉＮ、Ｔａ又はＭｏで構成される。
これにより、入射光が画素電極１３５Ａで遮蔽されるので、入射光がリセットトランジスタ１１３の電荷輸送領域１４３に入射することを抑制できる。よって、入射光の影響によりリセットトランジスタ１１３の閾値電圧が変動することを抑制できる。これにより、画素間の動作ばらつき、及び経時変化を抑制できるので、信頼性を向上できる。
なお、図１０に示すように、画素電極１３５Ａは、平面視した場合にゲート電極１３３の全てを覆うように形成されていてもよい。言い換えると、画素電極１３５Ａは、電荷輸送領域１４３の一部のみを覆うように形成されていてもよい。この場合でも、リセットトランジスタ１１３に対する入射光の影響を低減できる。
また、図１１に示すように、画素電極１３５Ａは、平面視した場合に、電荷輸送領域１４３とドレイン電極１３１Ａとソース電極１３１Ｂとの全てを覆うように形成されていてもよい。この構成により、リセットトランジスタ１１３に対する入射光の影響をより低減できる。
（実施の形態４）
本実施の形態では、上記実施の形態３の構成を、実施の形態２に係る画素１０１Ａに対して適用した場合について説明する。
なお、本実施の形態に係る画素１０１Ｃの回路構成は、図４に示す実施の形態２の回路構成と同様である。
図１２は、本実施の形態に係る画素１０１Ｃの断面構造を示す図である。図１２に示す構成は、図５に示す構成に対して、画素電極１３５Ａの大きさが画素電極１３５と異なる。
図１３及び図１４は、リセットトランジスタ１１３及びクランプトランジスタ１１６の平面図である。以下では、図１３に示すように、リセットトランジスタ１１３のゲート電極１３３をゲート電極１３３Ａと記し、クランプトランジスタ１１６のゲート電極１３３をゲート電極１３３Ｂと記す。また、リセットトランジスタ１１３のドレイン電極をドレイン電極１３１Ａと記し、リセットトランジスタ１１３のソース電極をソース電極１３１Ｂと記し、クランプトランジスタ１１６のソース電極をソース電極１３１Ｃと記す。また、クランプトランジスタ１１６のドレイン電極は、リセットトランジスタ１１３のソース電極１３１Ｂと一体形成されている。言い換えると、ソース電極１３１Ｂは、クランプトランジスタ１１６のドレイン電極である。なお、クランプトランジスタ１１６のドレイン電極は、リセットトランジスタ１１３のソース電極１３１Ｂと独立して形成されていてもよい。
また、図１４に示すように、リセットトランジスタ１１３の電荷輸送領域１４３を電荷輸送領域１４３Ａ（第１電荷輸送領域）と記し、クランプトランジスタ１１６の電荷輸送領域１４３を電荷輸送領域１４３Ｂ（第２電荷輸送領域）と記す。
図１５は、電荷輸送領域１４３Ａ及び１４３Ｂ、並びに画素電極１３５Ａの平面図である。図１５に示すように、本実施の形態では、画素電極１３５Ａは、リセットトランジスタ１１３及びクランプトランジスタ１１６の上方に形成されており、平面視した場合に電荷輸送領域１４３Ａ及び１４３Ｂの全てを覆う。
画素電極１３５Ａは、遮光性を有する金属で構成されている。例えば、画素電極１３５Ａは、Ｔｉ、ＴｉＮ、Ｔａ又はＭｏで構成される。
これにより、入射光が画素電極１３５Ａで遮蔽されるので、入射光がリセットトランジスタ１１３の電荷輸送領域１４３Ａ及びクランプトランジスタ１１６の電荷輸送領域１４３Ｂに入射することを抑制できる。よって、入射光の影響によりリセットトランジスタ１１３及びクランプトランジスタ１１６の閾値電圧が変動することを抑制できる。これにより、画素間の動作ばらつき、及び経時変化を抑制できるので、信頼性を向上できる。
なお、図１６に示すように、画素電極１３５Ａは、平面視した場合にゲート電極１３３Ａ及びゲート電極１３３Ｂの全てを覆うように形成されていてもよい。言い換えると、画素電極１３５Ａは、電荷輸送領域１４３Ａの一部のみ、及び電荷輸送領域１４３Ｂの一部のみを覆うように形成されていてもよい。この場合でも、リセットトランジスタ１１３及びクランプトランジスタ１１６に対する入射光の影響を低減できる。
また、図１７に示すように、画素電極１３５Ａは、平面視した場合に、電荷輸送領域１４３Ａ及び１４３Ｂとドレイン電極１３１Ａとソース電極１３１Ｂ及び１３１Ｃとの全てを覆うように形成されていてもよい。この構成により、リセットトランジスタ１１３及びに対する入射光の影響をより低減できる。
なお、画素電極１３５Ａに覆われる領域が、リセットトランジスタ１１３とクランプトランジスタ１１６とで異なってよい。例えば、画素電極１３５Ａは、リセットトランジスタ１１３の電荷輸送領域１４３Ａの全てと、クランプトランジスタ１１６のゲート電極１３３Ｂの全てとを覆うように形成されてもよい。また、上記の構成を、リセットトランジスタ１１３とクランプトランジスタ１１６との一方にのみ適用してもよい。言い換えると、画素電極１３５Ａは、リセットトランジスタ１１３及びクランプトランジスタ１１６の一方のみの領域（ゲート電極、電荷輸送領域、ソース電極及びドレイン電極の少なくとも一つを含む領域）を覆うように形成されてもよい。
（実施の形態５）
本実施の形態では、上記実施の形態４の変形例について説明する。
図１８は、本実施の形態に係る画素１０１Ｄの断面図である。図１８に示すように、画素１０１Ｄは、図１２に示す画素１０１Ｃの構成に加え、絶縁層１２５Ｅ及び１２５Ｆを備える。
絶縁層１２５Ｅは、絶縁層１２５Ｃ上に形成されている。また、この絶縁層１２５Ｅ上にリセットトランジスタ１１３及びクランプトランジスタ１１６が形成されている。絶縁層１２５Ｆは、絶縁層１２５Ｅ上に、リセットトランジスタ１１３及びクランプトランジスタ１１６を覆うように形成されている。また、絶縁層１２５Ｅ及び絶縁層１２５Ｆは、シリコン窒化物で構成される。なお、絶縁層１２５Ａ〜１２５Ｄは、例えば、シリコン酸化物で構成される。
以上の構成により、酸化物半導体トランジスタが、シリコン窒化膜の層により包まれる。これにより、上下の層から酸化物半導体層１３２への不純物（水素等）の拡散が抑制される。よって、リセットトランジスタ１１３及びクランプトランジスタ１１６の閾値電圧の変動を抑制できる。これにより、素子動作の信頼性が向上する。
なお、絶縁層１２５Ａ〜１２５Ｄの材料はシリコン酸化物に限定されず、一部の層がシリコン窒化物で構成されてもよい。
また、ここでは、実施の形態４の構成に対して、絶縁層１２５Ｅ及び１２５Ｆを設ける構成を説明したが、実施の形態１〜３の構成に対して同様の構成を適用してもよい。
（実施の形態６）
本実施の形態では、上記実施の形態１の変形例について説明する。なお、以下では、実施の形態１との相違点を主に説明し、重複する説明は省略する。
本実施の形態に係る固体撮像装置は、電荷蓄積部に接続されたダイオードを備える。これにより、電荷蓄積部の電圧が過剰に増加することを抑制できる。
以下、画素１０１Ｅの構成を説明する。図１９は、画素１０１Ｅの構成を示す回路図である。
図１９に示すように画素１０１Ｅは、図２に示す画素１０１の構成に加え、さらに、ダイオード１１７を備える。
ダイオード１１７は、アノードが電荷蓄積部１１２に接続されており、カソードに電圧Ｖｄｄ１が印加されている。電圧Ｖｄｄ１は、電荷蓄積部１１２の最大電圧を規定する。具体的には、電荷蓄積部１１２の電圧が、電圧Ｖｄｄ１とダイオード１１７の順方向電圧との和に達すると、電荷蓄積部１１２から、電圧Ｖｄｄ１が印加されている電圧線に向かって電流が流れる。これにより、電荷蓄積部１１２の電圧が過剰に高くなることを防止できる。
また、例えば、電圧Ｖｏｅ、リセット電圧Ｖｒｅｓｅｔ、電源電圧Ｖｄｄ及び電圧Ｖｄｄ１は、全画素１０１Ｅで共通に用いられる電圧である。
次に、画素１０１Ｅの断面構造を説明する。図２０は、画素１０１Ｅの断面図である。
ダイオード１１７は、半導体基板１２１に形成された拡散層１２２Ａを含む。例えば、半導体基板１２１はｎ型であり、拡散層１２２及び１２２Ａはｐ型である。
素子分離領域１２４は、半導体基板１２１に形成されており、トランジスタとダイオード１１７とを分離する。また、素子分離領域１２４は、隣接する画素１０１Ｅのトランジスタ及びダイオード１１７を分離する。なお、ここでは、素子を分離するためにＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いる例を示すが、ＰＮ接合分離等を用いてよい。
配線層１２６Ａは絶縁層１２５Ａ上に形成されている。コンタクト１２７Ａは、絶縁層１２５Ａ内に形成されており、拡散層１２２及び１２２Ａ並びにゲート電極１２３と、配線層１２６Ａとを電気的に接続する。絶縁層１２５Ｂは、絶縁層１２５Ａ上に、配線層１２６Ａを覆うように形成されている。
また、電荷蓄積部１１２は、画素電極１３５、リセットトランジスタ１１３のソース（電極１３１）、増幅トランジスタ１１４のゲート電極１２３、及びダイオード１１７（拡散層１２２Ａ）並びに、これらの間の配線（配線層及びコンタクト）の寄生容量で構成される。
以上のように、本実施の形態に係る固体撮像装置１００は、半導体基板１２１外に形成された光電変換部１１１を備える。また、光電変換部１１１と電荷蓄積部１１２との間に転送トランジスタを備えない。この構成では、転送トランジスタが設けられた構成に比べ、電荷蓄積部１１２に長い時間電荷が保持される。よって、電荷蓄積部１１２のリーク電流が特性に与える影響が大きい。上記の構成において、本実施の形態では、リセットトランジスタ１１３に、酸化物半導体で構成される酸化物半導体トランジスタを用いる。これにより、リセットトランジスタ１１３として、半導体基板１２１に形成されたシリコントランジスタを用いる場合に比べて、リーク電流を抑制できる。このように、本実施の形態に係る固体撮像装置１００は、電荷蓄積部１１２のリーク電流の影響が顕著になる場合において、そのリーク電流を抑制することができる。
さらに、本実施の形態に係る固体撮像装置１００では、電荷蓄積部１１２は、半導体基板１２１に形成されたダイオード１１７と電気的に接続されている。これにより、電荷蓄積部１１２の電圧が過剰に高くなることで、電荷蓄積部１１２に接続されている素子（例えば、増幅トランジスタ１１４）が破壊することを防止できる。
なお、上記説明では、電荷蓄積部１１２にダイオード１１７のアノードが接続されている例を述べたが、カソードが接続されていてもよい。言い換えると、電荷蓄積部１１２は、半導体基板１２１に形成された拡散層１２２Ａに電気的に接続されていればよい。この場合でも、ダイオード１１７のブレーク電圧以上の電圧が当該ダイオード１１７に印加された場合、当該ダイオード１１７に電流が流れる。これにより、電荷蓄積部１１２の電圧が過剰に高くなることを抑制できる。なお、アノードとは、ダイオード１１７を構成するＰ型半導体であり、カソードとはダイオード１１７を構成するＮ型半導体である。
また、上記説明では、ダイオード１１７に含まれる拡散層１２２Ａが直接半導体基板１２１に形成される例を述べたが、図２１に示すように、拡散層１２２Ａはウェル１５１内に形成されてもよい。つまり、ダイオード１１７は、拡散層１２２Ａと半導体基板１２１とで構成されてもよいし、拡散層１２２Ａとウェル１５１とで構成されてもよい。いずれの場合であっても拡散層１２２Ａは、ダイオード１１７の一部を構成する。
図２１に示す画素１０１Ｆは、図２０に示す構成に加え、さらに、ウェル１５１と、ウェルコンタクト１５２とを備える。ウェル１５１は、半導体基板１２１に形成されている。また、拡散層１２２Ａは、ウェル１５１内に形成されている。ウェルコンタクト１５２は、ウェル１５１内に形成されている拡散層である。このウェルコンタクト１５２には、図１９に示す電圧Ｖｄｄ１が印加される。例えば、半導体基板１２１はｐ型であり、ウェル１５１はｎ型であり、拡散層１２２Ａはｐ型であり、ウェルコンタクト１５２はｎ型である。つまり、ウェル１５１は第１導電型を有し、拡散層１２２Ａは第１導電型とは逆極性の第２導電型を有する。
なお、図２１に示す例では、シリコントランジスタ（増幅トランジスタ１１４及び選択トランジスタ１１５）が半導体基板１２１に直接形成されている例を示すが、シリコントランジスタは、半導体基板１２１に形成されたウェルに形成されていてもよい。この場合、シリコントランジスタが形成されているウェルと、ダイオード１１７が形成されているウェル１５１とは分離されている。
以上の構成により、ダイオード１１７を形成した場合でも、任意の極性（ｎ型又はｐ型）のシリコントランジスタ（増幅トランジスタ１１４及び選択トランジスタ１１５）を用いることができる。また、ダイオード１１７が形成されるウェル１５１の電圧を、シリコントランジスタが形成される半導体基板１２１（又はウェル）の電圧と独立して制御できる。これにより、ダイオード１１７のカソードに任意の電圧Ｖｄｄ１を印加できるので、電荷蓄積部１１２の電圧の最大値を任意に設定できる。
なお、図２２に示す画素１０１Ｇように、本実施の形態の構成に対して、上記実施の形態３と同様の変形例を適用してもよい。また、本実施の形態の構成に対して、実施の形態５と同様の変形例を適用してもよい。
以上、本開示の実施の形態に係る固体撮像装置について説明したが、本開示は、この実施の形態に限定されるものではない。
例えば、上記実施の形態に係る固体撮像装置は典型的には集積回路であるＬＳＩとして実現される。なお、固体撮像装置に含まれる処理部の一部のみが１チップ化されてもよい。
また、上記断面図及び平面図は、上記実施の形態に係る構成を模式的に示すものである。例えば、上記断面図及び平面図において、各構成要素の角部及び辺を直線的に記載しているが、角部及び辺が丸みをおびたものも本開示に含まれる。
また、上記回路図に示す回路構成は、一例であり、本開示は上記回路構成に限定されない。つまり、上記回路構成と同様に、本開示の特徴的な機能を実現できる回路も本開示に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子（トランジスタ）、抵抗素子、又は容量素子等の素子を接続したものも本開示に含まれる。言い換えると、上記実施の形態における「接続される」とは、２つの端子（ノード）が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの端子（ノード）が、素子を介して接続される場合も含む。
また、上記で用いた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。また、トランジスタ等のｎ型及びｐ型等は、本開示を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、上記で示した各構成要素の材料は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された材料に制限されない。
また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。
以上、一つまたは複数の態様に係る固体撮像装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
本開示は、固体撮像装置に適用できる。また、本開示は、固体撮像装置を備える、デジタルスチルカメラ及びデジタルビデオカメラ等の撮像装置に適用できる。
１００ 固体撮像装置
１０１、１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄ、１０１Ｅ、１０１Ｆ、１０１Ｇ 画素
１０２ 垂直走査部
１０３ カラム信号処理部
１０４ 水平読み出し部
１０５ リセット制御線
１０６ アドレス制御線
１０７ 垂直信号線
１０８ 水平出力端子
１１１ 光電変換部
１１２ 電荷蓄積部
１１３ リセットトランジスタ
１１４ 増幅トランジスタ
１１５ 選択トランジスタ
１１６ クランプトランジスタ
１１７ ダイオード
１２１ 半導体基板
１２２、１２２Ａ 拡散層
１２３ ゲート電極
１２４ 素子分離領域
１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅ、１２５Ｆ 絶縁層
１２６Ａ、１２６Ｂ 配線層
１２７Ａ、１２７Ｂ、１２７Ｃ、１２７Ｄ コンタクト
１３１ 電極
１３１Ａ ドレイン電極
１３１Ｂ、１３１Ｃ ソース電極
１３２ 酸化物半導体層
１３３、１３３Ａ、１３３Ｂ ゲート電極
１３５、１３５Ａ 画素電極
１３６ 光電変換層
１３７ 透明電極
１４１ ゲート電極層
１４２Ａ ドレイン電極層
１４２Ｂ ソース電極層
１４３、１４３Ａ、１４３Ｂ 電荷輸送領域
１５１ ウェル
１５２ ウェルコンタクト

Claims (11)

  1. 入射光を光電変換する光電変換部と、半導体基板に設けられ前記光電変換部の信号電荷を検出する電荷検出用トランジスタと、前記光電変換部の信号電圧を初期化するリセットトランジスタと、を含む単位画素セルを備え、
    前記光電変換部は、画素電極と、前記画素電極の上に配置された光電変換層と、を有し、
    前記画素電極は、前記電荷検出用トランジスタの上層に設けられ、
    前記リセットトランジスタは、前記電荷検出用トランジスタの上層、かつ前記画素電極の下層に設けられ、
    前記画素電極は、平面視した場合に、前記リセットトランジスタのゲート電極の全てを覆い、
    前記電荷検出用トランジスタのゲートは、前記画素電極、および前記リセットトランジスタのソース電極およびドレイン電極の一方と接続されており、
    前記画素電極と、前記リセットトランジスタのソース電極およびドレイン電極の前記一方とは、トランジスタを介さずに配線によって接続され、
    前記リセットトランジスタのソース電極およびドレイン電極の前記一方は、平面視した場合に、前記電荷検出用トランジスタのゲート電極の一部と重なる、
    撮像装置。
  2. 前記リセットトランジスタの半導体層は、前記半導体基板を構成する半導体に比べてバンドギャップが大きい半導体を主体とする、
    請求項１に記載の撮像装置。
  3. 前記画素電極は、平面視した場合に、前記リセットトランジスタのソース電極とドレイン電極との間の第１電荷輸送領域の全てを覆う、
    請求項１又は２に記載の撮像装置。
  4. 前記画素電極は、平面視した場合に、前記リセットトランジスタのソース電極及びドレイン電極を覆う、
    請求項３に記載の撮像装置。
  5. 前記信号電荷の少なくとも一部を蓄積する電荷蓄積部と、
    前記電荷検出用トランジスタの上層、かつ前記画素電極の下層に設けられたクランプトランジスタとをさらに備え、
    前記クランプトランジスタのソース及びドレインの一方とゲートとは、前記電荷蓄積部に接続されており、
    前記クランプトランジスタの半導体層は、前記半導体基板を構成する半導体に比べてバンドギャップが大きい半導体を主体とする、
    請求項１〜４のいずれか１項に記載の撮像装置。
  6. 前記リセットトランジスタと前記クランプトランジスタの各半導体層は、同一の酸化物半導体層に設けられている、
    請求項５に記載の撮像装置。
  7. 前記画素電極は、平面視した場合に、前記クランプトランジスタのゲート電極の全てを覆う、
    請求項５又は６に記載の撮像装置。
  8. 前記画素電極は、平面視した場合に、前記クランプトランジスタのソース電極とドレイン電極との間の第２電荷輸送領域の全てを覆う、
    請求項７に記載の撮像装置。
  9. 前記画素電極は、平面視した場合に、前記クランプトランジスタのソース電極及びドレイン電極の全てを覆う、
    請求項８に記載の撮像装置。
  10. 前記光電変換部は、前記半導体基板の上に多層配線構造を介して設けられ、
    前記リセットトランジスタの半導体層は、前記多層配線構造に含まれる下層配線層と上層配線層とのうち、前記上層配線層に設けられている、
    請求項１〜９のいずれか１項に記載の撮像装置。
  11. 前記上層配線層は、前記多層配線構造の最上層である、
    請求項１０に記載の撮像装置。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6128494B2 (ja) * 2012-06-27 2017-05-17 パナソニックＩｐマネジメント株式会社 固体撮像装置
US10014333B2 (en) * 2015-08-26 2018-07-03 Semiconductor Components Industries, Llc Back-side illuminated pixels with interconnect layers
JP2017103420A (ja) * 2015-12-04 2017-06-08 株式会社ニコン 撮像素子
KR102576338B1 (ko) 2017-01-04 2023-09-07 삼성전자주식회사 이미지 센서
EP3422413A1 (en) * 2017-06-26 2019-01-02 Nederlandse Organisatie voor toegepast- natuurwetenschappelijk onderzoek TNO Photodetector array and method of manufacturing the same, as well as an imaging device including the photodetector array
KR102324224B1 (ko) 2017-06-28 2021-11-10 삼성전자주식회사 이미지 센서 및 그것에 포함되는 전자 회로
JP2019056581A (ja) * 2017-09-20 2019-04-11 ソニーセミコンダクタソリューションズ株式会社 電荷検出センサおよび電位計測システム
KR20210046929A (ko) 2019-10-21 2021-04-29 삼성전자주식회사 이미지 센서

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244397A (ja) 1993-02-18 1994-09-02 Mitsubishi Electric Corp 固体撮像素子
JP3838806B2 (ja) * 1999-03-26 2006-10-25 株式会社東芝 信号増倍ｘ線撮像装置
JP4026377B2 (ja) * 2002-02-27 2007-12-26 株式会社島津製作所 放射線検出装置
EP1492334B1 (en) * 2002-04-04 2011-08-17 Sony Corporation Solid-state image pickup device
JP2006094263A (ja) 2004-09-27 2006-04-06 Fuji Photo Film Co Ltd 撮像装置
KR100851756B1 (ko) * 2007-06-08 2008-08-11 주식회사 동부하이텍 이미지 센서 및 그 제조방법
JP2011071482A (ja) * 2009-08-28 2011-04-07 Fujifilm Corp 固体撮像装置，固体撮像装置の製造方法，デジタルスチルカメラ，デジタルビデオカメラ，携帯電話，内視鏡
JP4444371B1 (ja) * 2009-09-01 2010-03-31 富士フイルム株式会社 撮像素子及び撮像装置
CN102598269B (zh) * 2009-11-06 2015-04-01 株式会社半导体能源研究所 半导体器件
JP2011129873A (ja) * 2009-11-17 2011-06-30 Sony Corp 固体撮像装置およびその製造方法、電子機器
JP2011119950A (ja) 2009-12-02 2011-06-16 Panasonic Corp 固体撮像装置および駆動方法
WO2011108374A1 (en) * 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR101874784B1 (ko) 2010-03-08 2018-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5479188B2 (ja) * 2010-03-31 2014-04-23 富士フイルム株式会社 電子装置
JP5312442B2 (ja) * 2010-12-22 2013-10-09 株式会社半導体エネルギー研究所 半導体装置、イメージセンサ及び撮影機器
JP5677103B2 (ja) 2011-01-20 2015-02-25 富士フイルム株式会社 固体撮像素子、固体撮像素子の駆動方法、撮像装置
JPWO2012117670A1 (ja) * 2011-03-01 2014-07-07 パナソニック株式会社 固体撮像装置
JP5971565B2 (ja) * 2011-06-22 2016-08-17 パナソニックＩｐマネジメント株式会社 固体撮像装置
US9236408B2 (en) * 2012-04-25 2016-01-12 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device including photodiode
CN107359172B (zh) * 2013-01-16 2021-01-19 索尼半导体解决方案公司 摄像装置

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