CN116438659A - 摄像装置 - Google Patents

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Abstract

摄像装置具备：光电转换部，通过光电转换而生成信号电荷；半导体基板，包括第1半导体层，该第1半导体层包含第1导电型的杂质；电荷积蓄区域，是第1半导体层内的第2导电型的杂质区域，且积蓄信号电荷；晶体管，包括第1半导体层内的第2导电型的第1杂质区域作为源极及漏极中的一方；以及截断构造，位于电荷积蓄区域与第1杂质区域之间。截断构造包括：第1半导体层内的第1导电型的第2杂质区域、以及杂质浓度与第2杂质区域不同的第1半导体层内的第1导电型的第3杂质区域。

Description

摄像装置
技术领域
本公开涉及摄像装置。
背景技术
在数字相机等中，广泛使用CCD(电荷耦合器件(Charge Coupled Device))图像传感器及CMOS(互补金属氧化物半导体(Complementary Metal Oxide Semiconductor))图像传感器。这些图像传感器具有被形成于半导体基板的光电二极管。
例如，如专利文献1所公开的那样，也提出了在半导体基板的上方配置光电转换层来替代光电二极管的构造。具有这样的构造的摄像装置有时被称为层叠型的摄像装置。在层叠型的摄像装置中，通过光电转换而生成的电荷作为信号电荷被临时地积蓄至形成于半导体基板的扩散区域等。与积蓄的电荷量相应的信号经由形成于半导体基板的CCD电路或者CMOS电路被读出。
在先技术文献
专利文献
专利文献1：国际公布第2012/147302号
发明内容
本发明所要解决的课题
在与表现图像的信号电荷不同的电荷向临时保持信号电荷的扩散区域流入的情况下，可能引起噪声而使所得到的图像产生劣化。如果能够抑制这样的意外的电荷移动则是有益的。以下，有时将这样的意外的电荷移动表现为暗电流或者漏电流。
本公开提供能够抑制暗电流的摄像装置。
用于解决课题的手段
本公开的一个方式所涉及的摄像装置具备：光电转换部，通过光电转换而生成信号电荷；半导体基板，包括第1半导体层，该第1半导体层包含第1导电型的杂质；电荷积蓄区域，是所述第1半导体层内的第2导电型的杂质区域，且积蓄所述信号电荷；晶体管，包括所述第1半导体层内的所述第2导电型的第1杂质区域作为源极及漏极中的一方；以及截断构造，位于所述电荷积蓄区域与所述第1杂质区域之间。所述截断构造包括：所述第1半导体层内的所述第1导电型的第2杂质区域；以及所述第1半导体层内的所述第1导电型的第3杂质区域，杂质浓度与所述第2杂质区域不同。
另外，概括或者具体的方式也可以通过元件、设备、模组、系统或者方法实现。另外，概括或者具体的方式也可以通过元件、设备、装置、模组、系统及方法的任意组合实现。
另外，公开的实施方式的追加性的效果及优点通过说明书及附图而明确。效果以及/或者优点通过说明书及附图所公开的各种实施方式或者特征而分别提供，为了得到其中1个以上而不需要全部的效果以及/或者优点。
发明效果
根据本公开，能够抑制暗电流。
附图说明
图1是表示本公开的实施方式1所涉及的摄像装置的例示性的构成的图。
图2是表示本公开的实施方式1所涉及的摄像装置的例示性的电路结构的示意图。
图3是示意性地表示本公开的实施方式1所涉及的摄像装置的像素的设备构造的一例的截面图。
图4是表示本公开的实施方式1所涉及的摄像装置的像素中的各元件的布局的一例的示意性平面图。
图5A是表示比较例所涉及的摄像装置的像素中的截断构造的电势的图。
图5B是表示本公开的实施方式1所涉及的摄像装置的像素中的截断构造的电势的图。
图6是表示本公开的实施方式1所涉及的摄像装置的像素中的暗电流对于截断构造的杂质浓度的依赖性的图。
图7是示意性地表示本公开的实施方式2所涉及的摄像装置的像素的设备构造的一例的截面图。
图8是表示本公开的实施方式2所涉及的摄像装置的像素中的各元件的布局的一例的示意性平面图。
图9是示意性地表示本公开的实施方式的变形例所涉及的摄像装置的像素的设备构造的一例的截面图。
具体实施方式
(本公开的概要)
本公开的一个方式的概要如下。
本公开的一个方式所涉及的摄像装置具备：光电转换部，通过光电转换而生成信号电荷；半导体基板，包括第1半导体层，该第1半导体层包含第1导电型的杂质；电荷积蓄区域，是所述第1半导体层内的第2导电型的杂质区域，且积蓄所述信号电荷；晶体管，包括所述第1半导体层内的所述第2导电型的第1杂质区域作为源极及漏极中的一方；以及截断构造，位于所述电荷积蓄区域与所述第1杂质区域之间。所述截断构造包括：所述第1半导体层内的所述第1导电型的第2杂质区域；以及所述第1半导体层内的所述第1导电型的第3杂质区域，杂质浓度与所述第2杂质区域不同。
像这样，截断构造在第2导电型的第1杂质区域与电荷积蓄区域之间，包括第1导电型的杂质浓度高的区域，由此，能够使第2导电型的第1杂质区域的pn结中产生的少数载流子的再结合加速，抑制少数载流子向电荷积蓄区域流入。因此，通过设置截断构造，能够抑制暗电流向电荷积蓄区域流动。
另一方面，在第1导电型的截断构造中未被再结合的少数载流子具有向杂质浓度变低的方向扩散的特性。因此，不仅有可能流入第1杂质区域，也有可能流入电荷积蓄区域。
相对于此，根据本公开的一个方式所涉及的摄像装置，在平面图中，所述第2杂质区域与所述电荷积蓄区域的距离也可以比所述第3杂质区域与所述电荷积蓄区域的距离短。另外，例如，所述第2杂质区域的杂质浓度也可以比所述第3杂质区域的杂质浓度高。
由此，第2杂质区域针对在第1杂质区域的pn结中产生的少数载流子作为扩散势垒发挥功能。因此，能够抑制少数载流子向电荷积蓄区域流入。因此，能够进一步抑制由于电荷积蓄区域中产生的暗电流引起的图像的劣化。
另外，例如，所述第2杂质区域也可以与所述第3杂质区域直接相接。
另外，例如，所述第1半导体层也可以包括：第2半导体层，包含所述第1导电型的杂质；以及第3半导体层，在平面图中与所述第2半导体层相邻，且杂质浓度与所述第2半导体层不同。所述电荷积蓄区域也可以被包括在所述第3半导体层内。所述第1杂质区域也可以被包括在所述第2半导体层内。所述第2杂质区域在平面图中，也可以与所述第2半导体层和所述第3半导体层的边界重叠。
由此，能够降低包围电荷积蓄区域的区域的杂质浓度，因此能够减小电荷积蓄区域的pn结漏。
另外，例如，所述半导体基板也可以还包括第4半导体层，该第4半导体层包含所述第2导电型的杂质，所述第1半导体层也可以位于所述光电转换部与所述第4半导体层之间。
由此，在第1杂质区域的pn结中产生的少数载流子易于经由杂质浓度低的第3半导体层向第4半导体层排出。因此，能够抑制少数载流子向电荷积蓄区域流入，能够进一步抑制暗电流。
另外，例如，所述第3半导体层的杂质浓度也可以比所述第2半导体层的杂质浓度低。
由此，通过降低第3半导体层的杂质浓度，能够减小第3半导体层内的电荷积蓄区域的pn结漏。由此，能够进一步抑制暗电流。
另外，例如，所述第2杂质区域的至少一部分、所述第3杂质区域的至少一部分、或者所述第2杂质区域的所述至少一部分及所述第3杂质区域的所述至少一部分双方也可以位于所述半导体基板的正面。
另外，例如，所述晶体管也可以包括与所述光电转换部电连接的第1栅极。
另外，例如在平面图中，所述第2杂质区域也可以包围所述电荷积蓄区域。
另外，例如，在平面图中，所述第3杂质区域也可以包围所述晶体管。
另外，例如在平面图中，所述第2杂质区域也可以与所述第3杂质区域不重叠。
在本公开中，电路、单元、装置、部件或部的全部或者一部分、或者框图的功能模块的全部或一部分也可以由包括半导体装置、半导体集成电路(IC)或者LSI(大规模集成电路(large scale integration))的一个或者多个电子电路执行。LSI或者IC既可以被集成于一个芯片，也可以将多个芯片组合而构成。例如，存储元件以外的功能模块也可以集成于一个芯片。在此，称为LSI或者IC，但叫法根据集成的程度而变化，也可以被称为系统LSI、VLSI(超大规模集成电路(Very Large Scale Integration))或ULSI(特大规模集成电路(UltraLarge Scale Integration))。在LSI的制造后被编程的现场可编程逻辑门阵列(FieldProgrammable Gate Array、FPGA)或者能够重构LSI内部的接合关系或设置LSI内部的电路划分的可重构逻辑器件(Reconfigurable Logic Device)也能够以相同的目的使用。
进而，电路、单元、装置、部件或部的全部或者一部分的功能或者操作能够通过软件处理来执行。在该情况下，软件被记录于一个或者多个ROM、光盘、硬盘驱动器等非易失性记录介质，在软件被处理装置(processor)执行时，由该软件确定的功能被处理装置(processor)及周边装置执行。系统或者装置也可以具备记录有软件的一个或多个非易失性记录介质、处理装置(processor)、以及所需的硬件设备例如接口。
以下，参照附图详细说明本公开的实施方式。此外，以下说明的实施方式均表示概括性或者具体性的例子。以下的实施方式中表示的数值、形状、材料、构成要素、构成要素的配置及连接方式、步骤、步骤的顺序等为一例，意图不在于限定本公开。本说明书中说明的各种方式只要不产生矛盾则能够相互组合。此外，关于以下实施方式中的构成要素之中独立权利要求中未记载的构成要素，作为任意的构成要素而被说明。在以下的说明中，具有实质上相同的功能的构成要素由共通的参照标记表示，有时省略说明。另外，为了避免附图变得过度复杂，有时省略一部分要素的图示。
另外，附图所示的各种要素不过为了理解本公开而示意性地示出，尺寸比及外观等可能与实物不同。也就是说，各图是示意图，不一定是严密的图示。从而，例如，在各图中比例尺等不必须一致。
另外，在本说明书中，平行或者均一等表示要素间的关系性的用语、以及圆形或矩形等表示要素的形状的用语、以及数值范围，并不是仅表示严格含义的表现，而是意味着也包含在实质上等同的范围、例如数％左右的差异的表现。
另外，在本说明书中，“上方”及“下方”这样的用语不是指绝对性的空间识别中的上方向(铅直上方)及下方向(铅直下方)，而用作基于层叠构成中的层叠顺序通过相对性的位置关系被规定的用语。具体而言，将摄像装置的受光侧设为“上方”，将受光侧的相反侧设为“下方”。关于各部件的“上表面”、“下表面”也同样，将与摄像装置的受光侧对置的面设为“上表面”，将与受光侧的相反侧对置的面设为“下表面”。此外，“上方”、“下方”、“上表面”及“下表面”等用语不过是用于指定部件间的相互的配置，其意图不在于限定摄像装置的使用时的姿态。另外，“上方”及“下方”这样的用语不仅适用于2个构成要素相互空开间隔配置且在2个构成要素之间存在别的构成要素的情况，而且也适用于2个构成要素相互紧贴配置且2个构成要素相接的情况。另外，在本说明书中，“平面图”是指从与半导体基板垂直的方向观察时的视图。
(实施方式1)
图1是表示本公开的实施方式1所涉及的摄像装置的例示性的构成的图。图1所示的摄像装置100具有被形成于半导体基板60的多个像素10及周边电路40。
各像素10包括光电转换部12。光电转换部12接受光的入射，产生正及负的电荷，典型地产生空穴-电子对。光电转换部12可以是包括被配置在半导体基板60的上方的光电转换层的光电转换构造、或者是被形成于半导体基板60的光电二极管。此外，在图1中，图示为各像素10的光电转换部12在空间上相互分离，但这不过是为了便于说明，多个像素10的光电转换部12也可以相互不隔开间隔而在半导体基板60上连续地配置。
在图1所示的例中，像素10以m行n列的多个行及列排列。在此，m、n独立地表现1以上的整数。像素10通过在半导体基板60上例如以2维排列，形成摄像区域R1。在各像素10例如具有被配置在半导体基板60的上方的光电转换部12的情况下，摄像区域R1可以被规定为半导体基板60之中的被光电转换部12覆盖的区域。
像素10的数量及配置不限定于图示的例子。例如，摄像装置100所包括的像素10的数量也可以是1个。在该例中，各像素10的中心位于正方格子的格点上，但例如也可以按照各像素10的中心位于三角格子、六角格子等的格点上的方式配置多个像素10。例如，也可以将像素10以1维排列，在该情况下，可以将摄像装置100用作线传感器。
在图1所例示的构成中，周边电路40包括垂直扫描电路42及水平信号读出电路44。如图1所例示的那样，周边电路40可以附加地包括控制电路46。另外，周边电路40例如也可以还包括向像素10等供给规定的电压的电压供给电路。周边电路40也可以还包括信号处理电路、输出电路等。周边电路40被配置在周边区域R2。周边区域R2是摄像区域R1的周围的区域。
垂直扫描电路42也被称为行扫描电路，相对于与多个像素10的各行对应地设置的地址信号线34连接。如后所述，与多个像素10的各行对应地设置的信号线不限定于地址信号线34，在垂直扫描电路42上，可以按多个像素10的每行连接有多个种类的信号线。水平信号读出电路44也被称为列扫描电路，相对于与多个像素10的各列对应地设置的垂直信号线35连接。
控制电路46接受从摄像装置100的例如外部赋予的指令数据、时钟等，对摄像装置100的整体进行控制。典型地，控制电路46具有定时发生器，向垂直扫描电路42、水平信号读出电路44、电压供给电路等供给驱动信号。在图1中，从控制电路46延伸的箭头示意性地表现输出信号从控制电路46的流动。控制电路46例如可以由包括1个以上的处理器的微控制器实现。控制电路46的功能既可以通过通用的处理电路与软件的组合来实现，也可以通过专用于这样的处理的硬件实现。
图2是示意性地表示本公开的实施方式1所涉及的摄像装置的例示性的电路结构的示意图。在图2中，为了避免附图变得复杂，代表性地表示了以2行2列排列的4个像素10。这些像素10各自是图1所示的像素10的一例。像素10各自具有光电转换部12，包括与光电转换部12电连接的信号检测电路14。如之后参照图3详细说明的那样，光电转换部12包括被配置在半导体基板60的上方的光电转换层12b。即，在此例示层叠型的摄像装置作为摄像装置100。
各像素10的光电转换部12与积蓄控制线31连接。在摄像装置100动作时，积蓄控制线31被施加规定的电压。例如，如果将通过光电转换而生成的正及负的电荷之中的正的电荷作为信号电荷利用，则在摄像装置100动作时，可以向积蓄控制线31施加例如10V左右的正电压。以下，例示利用空穴作为信号电荷的情况。
在图2所例示的构成中，信号检测电路14包括信号检测晶体管22、地址晶体管24及复位晶体管26。如之后参照附图详细说明的那样，信号检测晶体管22、地址晶体管24及复位晶体管26典型地是被形成于对光电转换部12进行支承的半导体基板60的场效应晶体管(FET：Field Effect Transistor)。以下只要没有特别说明，就说明使用N沟道MOSFET作为晶体管的例子。
如在图2中示意性地表示，信号检测晶体管22的栅极与光电转换部12电连接。在图示的例中，将信号检测晶体管22的栅极与光电转换部12连接的电荷积蓄节点FD具有临时保持由光电转换部12生成的电荷的功能。通过在动作时向积蓄控制线31施加规定的电压，能够例如将空穴作为信号电荷积蓄至电荷积蓄节点FD。如之后参照附图说明的那样，电荷积蓄节点FD包括被形成于半导体基板60的杂质区域作为其一部分。
信号检测晶体管22的漏极与在摄像装置100动作时向各像素10例如供给3.3V左右的电源电压VDD的电源布线32连接，源极经由地址晶体管24与垂直信号线35连接。信号检测晶体管22通过在漏极接受电源电压VDD的供给，输出与电荷积蓄节点FD中积蓄的信号电荷的量相应的信号电压。
在被连接于信号检测晶体管22与垂直信号线35之间的地址晶体管24的栅极上，连接有地址信号线34。垂直扫描电路42向地址信号线34施加对地址晶体管24的导通及关断进行控制的行选择信号。由此，能够向对应的垂直信号线35读出所选择的像素10的信号检测晶体管22的输出。此外，地址晶体管24的配置不限定于图2所示的例子，也可以处于信号检测晶体管22的漏极与电源布线32之间。
在各个垂直信号线35上连接有负载电路45及列信号处理电路47。负载电路45与信号检测晶体管22一起形成源极跟随器电路。列信号处理电路47也被称为行信号积蓄电路，进行以相关双采样为代表的噪音抑制信号处理及模拟-数字转换等。水平信号读出电路44从多个列信号处理电路47向水平共通信号线49顺次读出信号。负载电路45及列信号处理电路47可以是上述的周边电路40的一部分。
在复位晶体管26的栅极上，连接有与垂直扫描电路42连接的复位信号线36。复位信号线36与地址信号线34同样按多个像素10的每行设置。垂直扫描电路42通过向地址信号线34施加行选择信号，能够以行为单位选择作为复位对象的像素10，通过经由复位信号线36向复位晶体管26的栅极施加复位信号，能够切换被选择的行的复位晶体管26的导通及关断。通过将复位晶体管26设为导通，电荷积蓄节点FD的电位被复位。
在该例中，复位晶体管26的漏极及源极中的一方与电荷积蓄节点FD连接，漏极及源极中的另一方与按多个像素10的每列设置的反馈线53之中的对应的1条连接。即，在该例中，将反馈线53的电压作为使光电转换部12的电荷初始化的复位电压供给至电荷积蓄节点FD。
在图2所例示的构成中，摄像装置100具有将反相放大器50包含在反馈路径的一部分中的反馈电路16。如图2所示，反相放大器50按多个像素10的每列设置，上述的反馈线53与多个反相放大器50之中的对应的1个的输出端子连接。反相放大器50可以是上述的周边电路40的一部分。
如图所示，反相放大器50的反相输入端子与对应的列的垂直信号线35连接，在摄像装置100动作时，反相放大器50的非反相输入端子被供给例如作为1V或者1V附近的正电压的参照电压Vref。通过使地址晶体管24及复位晶体管26导通，能够形成使该像素10的输出负反馈的反馈路径，通过形成反馈路径，垂直信号线35的电压收敛于向反相放大器50的非反相输入端子的输入电压Vref。换言之，通过形成反馈路径，电荷积蓄节点FD的电压被复位为使得垂直信号线35的电压成为Vref的电压。作为电压Vref，可以使用电源电压及接地的范围内的任意大小的电压。通过形成反馈路径，能够减小伴随着复位晶体管26的关断而产生的复位噪声。利用反馈来抑制复位噪声的详细情况在专利文献1中说明。为了参考，将专利文献1的全部公开内容引用至本说明书中。
(像素10的设备构造)
图3是示意性地表示本公开的实施方式1所涉及的摄像装置100的像素10的设备构造的一例的截面图。像素10概略地包括半导体基板60、被配置在半导体基板60的上方的光电转换部12、以及导电构造89。如图所示，光电转换部12被覆盖半导体基板60的层间绝缘层90支承。导电构造89被配置在层间绝缘层90的内部。在图示的例中，层间绝缘层90包括多个绝缘层。导电构造89包括被配置在层间绝缘层90的内部的多个布线层各自的一部分。被配置在层间绝缘层90中的多个布线层例如可以包括：具有地址信号线34及复位信号线36等作为其一部分的布线层、具有垂直信号线35、电源布线32及反馈线53等作为其一部分的布线层。显然，层间绝缘层90中的绝缘层的数量及布线层的数量不限定于本例，能够任意地设定。
光电转换部12包括被形成在层间绝缘层90上的像素电极12a、被配置在光的入射侧的对置电极12c、以及被配置在像素电极12a与对置电极12c之间的光电转换层12b。光电转换层12b由有机材料或者非晶硅等无机材料形成，接受经由对置电极12c入射的光，并通过光电转换来生成正及负的电荷。光电转换层12b典型地跨多个像素10连续地形成。光电转换层12b在平面图中形成为将半导体基板60的摄像区域R1的大部分覆盖的1张平板状。也就是说，光电转换层12b由多个像素10共用。换言之，每个像素10所设置的光电转换部12具备光电转换层12b的按每个像素10而不同的部位。另外，光电转换层12b也可以包括由有机材料构成的层以及由无机材料构成的层。光电转换层12b也可以按每个像素10分离设置。
对置电极12c是由ITO(氧化铟锡(Indium Tin Oxide))等透明导电性材料形成的透光性的电极。本说明书中的用语“透光性”意味着透射光电转换层12b所能够吸收的波长的光的至少一部分，并不必须在可见光的整个波长范围中透射光。典型地，对置电极12c与光电转换层12b同样跨多个像素10连续地形成。也就是说，对置电极12c由多个像素10共用。换言之，每个像素10所设置的光电转换部12具备对置电极12c的按每个像素10而不同的部位。对置电极12c也可以按每个像素10分离设置。
在图3中省略了图示，对置电极12c与上述的积蓄控制线31连接。在摄像装置100动作时，通过对积蓄控制线31的电位进行控制来使对置电极12c的电位比像素电极12a的电位高，能够由像素电极12a选择性地收集通过光电转换而生成的正及负的电荷之中的正的电荷。通过以跨多个像素10连续的单一的层的形式来形成对置电极12c，能够向多个像素10的对置电极12c一并施加规定的电位。
像素电极12a是由铝、铜等金属、金属氮化物、或者通过掺杂杂质而被赋予导电性的多晶硅等形成的电极。像素电极12a通过与相邻的其他像素10的像素电极12a在空间上分离，从而与其他像素10的像素电极12a电分离。
导电构造89典型地包括由铜或钨等金属、或者金属氮化物或金属氧化物等金属化合物形成的多个布线及插塞、以及多晶硅插塞。导电构造89的一端与像素电极12a连接。通过将导电构造89的另一端与被形成于半导体基板60的电路元件连接，将光电转换部12的像素电极12a与半导体基板60上的电路相互电连接。
在此，关注于半导体基板60。如图3示意性地表示，半导体基板60包括支承基板61、以及被形成在支承基板61上的1个以上的半导体层。半导体基板60具有支承基板61上的n型半导体层62n、以及n型半导体层62n上的p型半导体层65p，作为1个以上的半导体层。支承基板61与p型半导体层65p通过具有较高的杂质浓度的p型区域64a相互电连接。
半导体基板60具有第1面、以及与该第1面相反侧的第2面。第1面是供光入射一侧的面。具体而言，第1面是半导体基板60所具有的多个面之中的设置有光电转换部12一侧的面。在本说明书中，半导体基板60的“正面”相当于第1面，“背面”相当于第2面。在图3中虽未图示，半导体基板60的设置有支承基板61一侧的面是第2面。
支承基板61包括第1导电型的杂质。在本实施方式中，第1导电型是p型。在此，例示p型硅基板作为支承基板61。支承基板61所包含的p型杂质例如是硼。
支承基板61与在图3中未图示的被设置在摄像区域R1的外侧的基板接点相连接。在摄像装置100动作时，经由基板接点，对支承基板61及p型半导体层65p的电位进行控制。
n型半导体层62n包含与第1导电型不同的第2导电型的杂质，是位于p型半导体层65p的与光电转换部12相反侧的第4半导体层的一例。n型半导体层62n位于p型半导体层65p与支承基板61之间。在本实施方式中，第2导电型是n型。n型半导体层62n所包含的n型杂质例如是磷。
在图3中省略了图示，在n型半导体层62n上连接有未图示的阱接点。阱接点被设置在摄像区域R1的外侧，在摄像装置100动作时，经由阱接点将n型半导体层62n的电位控制为一定。即，在摄像装置100动作时，n型半导体层62n被施加固定电位。通过设置n型半导体层62n，抑制少数载流子从支承基板61或者周边电路40向积蓄信号电荷的电荷积蓄区域67n流入。也就是说，通过在支承基板61与p型半导体层65p之间设置n型半导体层62n，能够抑制向电荷积蓄区域67n流动的暗电流。
p型半导体层65p是包含第1导电型的杂质的第1半导体层的一例。p型半导体层65p被设置为比n型半导体层62n更靠近半导体基板60的正面一侧。具体而言，p型半导体层65p在n型半导体层62n的上表面上接触设置。
n型半导体层62n及p型半导体层65p各自典型地通过将杂质向利用外延生长而形成的半导体膜进行离子注入而形成。
p型半导体层65p的杂质浓度比支承基板61的杂质浓度高。支承基板61的杂质浓度例如是10 15cm-3左右。p型半导体层65p的杂质浓度例如可以是10 17cm-3左右。
如图3示意性地表示，在半导体基板60的p型半导体层65p内，设置有多个杂质区域。具体而言，在p型半导体层65p，设置有电荷积蓄区域67n、以及杂质区域68an、杂质区域68bn、杂质区域68cn、杂质区域68dn及杂质区域68en。另外，在p型半导体层65p，设置有截断构造69。截断构造69包括元件分离区域69a及元件分离区域69b。关于截断构造69的详细情况在后文中说明。
电荷积蓄区域67n是p型半导体层65p内的第2导电型的杂质区域，是积蓄信号电荷的电荷积蓄区域的一例。n型的电荷积蓄区域67n被形成在半导体基板60的正面附近，其至少一部分位于半导体基板60的正面。在此，电荷积蓄区域67n包括第1区域67a、以及位于第1区域67a内而且杂质浓度比第1区域67a高的第2区域67b。第1区域67a的杂质浓度例如是1017cm-3左右，第2区域67b的杂质浓度例如是3×10 18cm-3左右。在此，“×”表示相乘。
在半导体基板60的正面上配置有绝缘层。在图3所示的例中，半导体基板60的光电转换部12侧的主面被第1绝缘层71、第2绝缘层72及第3绝缘层73覆盖。第1绝缘层71例如是硅的热氧化膜。第2绝缘层72例如是二氧化硅层，第3绝缘层73例如是硅氮化物层。第2绝缘层72也可以具有包括多个绝缘层的层叠构造，同样，第3绝缘层73也可以具有包括多个绝缘层的层叠构造。
第1绝缘层71、第2绝缘层72及第3绝缘层73的层叠构造在电荷积蓄区域67n的第2区域67b上具有接触孔h1。在图3所示的例中，作为导电构造89的一部分的接触插塞Cp1经由接触孔h1与第2区域67b连接，由此，电荷积蓄区域67n经由导电构造89与光电转换部12的像素电极12a电连接。在电荷积蓄区域67n中，积蓄由光电转换部12生成的信号电荷。
通过作为p阱的p型半导体层65p及n型的电荷积蓄区域67n之间的pn结而形成的结电容，具有作为临时保持信号电荷的电荷积蓄区域的功能。导电构造89及n型的电荷积蓄区域67n可以说构成上述的电荷积蓄节点FD的至少一部分。
此外，在电荷积蓄区域67n中形成第2区域67b并不是必须的。但是，通过将接触插塞Cp1与具有较高的杂质浓度的第2区域67b连接，能够得到减小接触电阻的效果。
在半导体基板60形成有上述的信号检测电路14。通过在相互相邻的像素10间配置有元件分离区域69a及元件分离区域69b，像素10中的信号检测电路14与相邻的其他像素10中的信号检测电路14被电分离。
信号检测电路14之中的复位晶体管26包括n型的电荷积蓄区域67n作为漏极区域及源极区域中的一方，而包括n型的杂质区域68an作为漏极区域及源极区域中的另一方。复位晶体管26还包括第1绝缘层71上的栅极电极26e，第1绝缘层71之中的位于栅极电极26e与半导体基板60之间的部分作为复位晶体管26的栅极绝缘膜发挥功能。
杂质区域68an被形成于p型半导体层65p。接触插塞Cp2经由接触孔h2与杂质区域68an连接。接触插塞Cp2与反馈线53电连接。
在p型半导体层65p还设置有n型的杂质区域68bn、杂质区域68cn、杂质区域68dn及杂质区域68en。杂质区域68bn是第1杂质区域的一例。杂质区域68an、杂质区域68bn、杂质区域68cn、杂质区域68dn及杂质区域68en的杂质浓度比电荷积蓄区域67n的第1区域67a的杂质浓度高。
信号检测晶体管22包括杂质区域68bn、杂质区域68cn、以及第1绝缘层71上的栅极电极22e。杂质区域68bn例如作为信号检测晶体管22的漏极区域发挥功能，杂质区域68cn例如作为信号检测晶体管22的源极区域发挥功能。在该例中，栅极电极22e与导电构造89之中的将像素电极12a与接触插塞Cp1相互连接的部分在地址信号线34及复位信号线36所位于的层中连接。换言之，导电构造89也与栅极电极22e电连接。栅极电极22e是与光电转换部12电连接的第1栅极的一例。
接触插塞Cp3经由接触孔h3与杂质区域68bn连接。作为源极跟随器电源的上述的电源布线32与接触插塞Cp3电连接。此外，电源布线32在图3中省略图示。
在半导体基板60还形成有地址晶体管24。地址晶体管24包括杂质区域68en、杂质区域68dn、以及第1绝缘层71上的栅极电极24e。n型的杂质区域68en例如作为地址晶体管24的漏极区域发挥功能，n型的杂质区域68dn例如作为地址晶体管24的源极区域发挥功能。第1绝缘层71之中的位于栅极电极24e与半导体基板60之间的部分，作为地址晶体管24的栅极绝缘膜发挥功能。
杂质区域68cn与杂质区域68en如图4所示在半导体基板60内分离设置，经由布线被电连接，但不限于此。杂质区域68cn与杂质区域68en也可以是在半导体基板60内连续的1个扩散区域。也就是说，信号检测晶体管22与地址晶体管24也可以共享1个扩散区域。由此，信号检测晶体管22与地址晶体管24相互电连接。如图3示意性地表示，接触插塞Cp4经由接触孔h4与杂质区域68dn连接。接触插塞Cp4与垂直信号线35电连接。
接下来，使用图3及图4详细说明截断构造69。
图4是示意性地表示本实施方式所涉及的摄像装置100的像素10中的各元件的布局的一例的平面图。像素10例如是3μm×3μm的正方形。此外，在上述的图3中，以信号检测晶体管22、地址晶体管24及复位晶体管26出现在1个截面中的方式对其进行了图示，但这不过是为了便于说明。因此，在沿着某条线将图4所示的元件布局截断时所得到的截面与图3所示的截面之间，可能产生不一致的部分。
如图3及图4所示，截断构造69包括元件分离区域69a和元件分离区域69b。
元件分离区域69a是包含第1导电型的杂质的第2杂质区域的一例。元件分离区域69b是包含第1导电型的杂质的第3杂质区域的一例。元件分离区域69a及元件分离区域69b在半导体基板60的正面附近相邻地形成。元件分离区域69a及元件分离区域69b在平面图中相互相邻，各自的至少一部分位于半导体基板60的正面。此外，元件分离区域69a与元件分离区域69b也可以在平面图中不接触，也可以以规定距离相离。
如图4所示，截断构造69位于电荷积蓄区域67n与信号检测晶体管22之间。具体而言，在平面图中，截断构造69的至少一部分位于电荷积蓄区域67n与信号检测晶体管22之间。元件分离区域69a被设置为在平面图中比元件分离区域69b更靠近电荷积蓄区域67n。具体而言，元件分离区域69a被设置为比元件分离区域69b更靠近包括电荷积蓄区域67n作为源极及漏极中的一方的复位晶体管26。
此外，在本说明书中，“A位于B与C之间”，意味着将B内的任意的点与C内的任意的点连结的多个线段之中的至少1个经过A。另外，“A被设置为比B更靠近C”，意味着A与C的距离比B与C的距离短。也就是说，在本实施方式中，元件分离区域69a与电荷积蓄区域67n的距离比元件分离区域69b与电荷积蓄区域67n的距离短。此外，“A与B的距离”，意味着A与B的最短距离，即A之中的最靠近B的部位与B之中的最靠近A的部位之间的距离。
如图4所示，在复位晶体管26的周围配置有元件分离区域69a。在信号检测晶体管22及地址晶体管24各自的周围配置有元件分离区域69b。在平面图中，元件分离区域69a及元件分离区域69b相互相邻，各晶体管相互被电分离。另外，元件分离区域69a及元件分离区域69b被配置为与各晶体管的源极及漏极的端部相离50nm左右。
具体而言，在平面图中，元件分离区域69a与电荷积蓄区域67n及杂质区域68an都不接触。例如，元件分离区域69a形成为与电荷积蓄区域67n及杂质区域68an分别以50nm左右相离。此外，元件分离区域69a与电荷积蓄区域67n及杂质区域68an各自的间隔既可以相互相同，也可以不同。
另外，元件分离区域69b与杂质区域68bn、杂质区域68cn、杂质区域68dn及杂质区域68en都不接触。例如，元件分离区域69b例如形成为与杂质区域68bn、杂质区域68cn、杂质区域68dn及杂质区域68en分别相离50nm左右。此外，元件分离区域69b与杂质区域68bn、杂质区域68cn、杂质区域68dn及杂质区域68en各自的间隔既可以相互相同，也可以不同。
元件分离区域69a与元件分离区域69b的杂质浓度相互不同。具体而言，元件分离区域69a的杂质浓度比元件分离区域69b的杂质浓度高。另外，元件分离区域69a及元件分离区域69b各自的杂质浓度比p型半导体层65p的杂质浓度高。例如，元件分离区域69b的杂质浓度为p型半导体层65p的杂质浓度的2倍以上或者5倍以上。另外，元件分离区域69a的杂质浓度为元件分离区域69b的杂质浓度的1.2倍以上或者1.5倍以上。元件分离区域69a的杂质浓度例如是1.3×10 18cm-3左右。元件分离区域69b的杂质浓度例如是7×10 17cm-3左右。在此，“×”表示相乘。
如上，在本实施方式中，在电荷积蓄区域67n与杂质区域68bn之间，配置有各自的杂质浓度不同的元件分离区域69a及元件分离区域69b。此时，在包括电荷积蓄区域67n作为源极及漏极中的一方的复位晶体管26的附近配置的元件分离区域69a的杂质浓度，比元件分离区域69b的杂质浓度高。
在此，基于电势的观点，说明截断构造69对暗电流的抑制效果。图5A及图5B分别是表示比较例及实施方式所涉及的摄像装置100的像素10中的截断构造69的电势的图。具体而言，图5A及图5B表示电荷积蓄区域67n、杂质区域68bn以及它们之间配置的截断构造69的电势。
此外，如图3及图4所示，电荷积蓄区域67n及杂质区域68bn各自与截断构造69不相接，在其间存在p型半导体层65p的一部分。在图5A及图5B中，对该p型半导体层65p的一部分省略图示。另外，在电荷积蓄区域67n与截断构造69的边界附近，也包括位于电荷积蓄区域67n与截断构造69之间的p型半导体层65p的一部分。在杂质区域68bn与截断构造69的边界附近，也同样包括位于杂质区域68bn与截断构造69之间的p型半导体层65p的一部分。
在图5A和图5B中，元件分离区域69a与元件分离区域69b的位置关系不同。在图5A所示的比较例中，杂质浓度低的元件分离区域69b位于比杂质浓度高的元件分离区域69a更靠近电荷积蓄区域67n的位置。这成为与图5B所示的实施方式相反的位置关系。
杂质区域68bn是信号检测晶体管22的漏极，被施加3.3V左右的电源电压VDD。因此，在杂质区域68bn与截断构造69的边界附近，由于高电场而发生碰撞电离，在截断构造69内产生少数载流子。少数载流子的大多数按照电场的朝向流向杂质区域68bn。但是，如果电源电压VDD超过3V而生成的少数载流子增多，则已知少数载流子不仅流向被配置在pn结的支承基板61侧的n型半导体层62n，而且也向电荷积蓄区域67n流入而使暗电流增加。
在此，利用各区域的电势，说明少数载流子向电荷积蓄区域67n流入的理由。如图5A所示的比较例那样，例如，在靠近电荷积蓄区域67n的元件分离区域69b的杂质浓度比元件分离区域69a的杂质浓度低的情况下，在杂质区域68bn与截断构造69的边界附近产生的少数载流子之中，未被杂质区域68bn吸收的少数载流子基于电势的朝向，成为不仅容易流向杂质区域68bn而且也容易流向电荷积蓄区域67n的电位梯度。这例如在元件分离区域69a与元件分离区域69b的杂质浓度相同的情况下也是同样的。
另一方面，在如本实施方式那样，靠近电荷积蓄区域67n的元件分离区域69a的杂质浓度比元件分离区域69b的杂质浓度高的情况下，如图5B所示，元件分离区域69a针对少数载流子的扩散起到势垒的作用。因此，少数载流子不容易向电荷积蓄区域67n流动，能够抑制暗电流。
另外，在图5B所示的构造中，能够降低元件分离区域69b的杂质浓度，因此能够减小杂质区域68bn中的pn结电场，从而对产生少数载流子自身进行抑制。由此，能够进一步减少向电荷积蓄区域67n流入的少数载流子，因此能够进一步抑制暗电流。
图6是表示本实施方式所涉及的摄像装置的像素中的暗电流对于截断构造69的杂质浓度的依赖性的图。在图6中，横轴表示元件分离区域69a相对于元件分离区域69b的杂质浓度的差量，数值越高，则表现为元件分离区域69a的杂质浓度越高。
如图6所示，可知随着元件分离区域69a的杂质浓度与元件分离区域69b相比变高，暗电流减小。
此外，在图3及图4中，在平面图中，元件分离区域69a及元件分离区域69b都被配置为与晶体管的漏极区域及源极区域以50nm左右的规定距离相离。这是因为，例如在漏极区域及源极区域与杂质浓度高的元件分离区域69a直接接触的情况下，pn结的耗尽区域中的电场强度变高而结漏增大，因此使得pn结的耗尽层与元件分离区域69a不重叠。
另外，在图5A中表示了本实施方式的比较例，但有时杂质浓度低的元件分离区域69b也可以比杂质浓度高的元件分离区域69a更靠近电荷积蓄区域67n。例如，元件分离区域69b的杂质区域低，因此抑制了由于元件分离区域69b与电荷积蓄区域67n的pn结引起的结漏。因此，在与杂质区域68bn中的结漏相比，电荷积蓄区域67n中的结漏占支配性的情况下，将杂质浓度低的元件分离区域69b配置为比杂质浓度高的元件分离区域69a更靠近电荷积蓄区域67n有时更能够抑制暗电流。
(实施方式2)
接下来，关于实施方式2进行说明。
在实施方式2中，与实施方式1相比，第1半导体层的构成不同。具体而言，在本实施方式中，第1半导体层包括杂质浓度不同的2个半导体层。以下，以与实施方式1的区别点为中心进行说明，省略或者简化共通点的说明。
图7是示意性地表示本实施方式所涉及的摄像装置的像素10A的设备构造的一例的截面图。图8是示意性地表示本实施方式所涉及的摄像装置的像素10A中的各元件的布局的一例的平面图。
图7所示的像素10A与图3所示的像素10之间的主要的区别点在于，在像素10A中，设置有p型半导体层65pA替代p型半导体层65p。p型半导体层65pA是第1半导体层的一例，包括p型半导体层65ap和p型半导体层65bp。
p型半导体层65bp是包含第1导电型的杂质的第2半导体层的一例。p型半导体层65bp被设置在p型半导体层65ap的周围。
p型半导体层65ap是包含第1导电型的杂质的第3半导体层的一例。p型半导体层65ap包括电荷积蓄区域67n。p型半导体层65ap在平面图中与p型半导体层65bp相邻。图7及图8所示的边界65c相当于p型半导体层65ap与p型半导体层65bp的接触部分。边界65c在平面图中与元件分离区域69a重叠。具体而言，边界65c与元件分离区域69a接触。也就是说，元件分离区域69a与p型半导体层65ap及p型半导体层65bp双方接触。
p型半导体层65ap的杂质浓度与p型半导体层65bp的杂质浓度不同。具体而言，p型半导体层65ap的杂质浓度比p型半导体层65bp的杂质浓度低。由此，能够降低包围电荷积蓄区域67n的区域的杂质浓度，因此能够减小电荷积蓄区域67n的pn结漏。p型半导体层65ap的杂质浓度例如与支承基板61的杂质浓度相同。另外，p型半导体层65bp的杂质浓度比元件分离区域69b的杂质浓度低。p型半导体层65bp的杂质浓度也可以与实施方式1所涉及的p型半导体层65p的杂质浓度相同。p型半导体层65ap的杂质浓度例如是10 16cm-3左右。另外，p型半导体层65bp的杂质浓度例如是10 17cm-3左右。
截断构造69的元件分离区域69a与电荷积蓄区域67n在平面图中例如以50nm等规定距离相离设置。在本实施方式中，电荷积蓄区域67n被杂质浓度低的p型半导体层65ap包围，与杂质浓度高的截断构造69不相接。由此，通过降低p型半导体层65ap的杂质浓度，能够缓和p型半导体层65ap与电荷积蓄区域67n之间的pn结的电场，因此能够减小pn结漏。
另外，在图7中，对各层及各区域的厚度强调地进行了图示，但元件分离区域69a与n型半导体层62n的距离比元件分离区域69a与电荷积蓄区域67n的距离短。因此，在杂质区域68bn与元件分离区域69b的结电场中产生的少数载流子在从与半导体基板60水平的方向观察时，在到达电荷积蓄区域67n之前，易于经由p型半导体层65ap向n型半导体层62n排出。因此，能够进一步减小暗电流。
此外，边界65c在平面图中也可以与元件分离区域69b重叠。边界65c在平面图中也可以位于杂质区域68bn与元件分离区域69b之间。也就是说，也可以是边界65c在平面图中与截断构造69不重叠，截断构造69仅与p型半导体层65ap接触而被其包围。
在上述情况下，通过减小电荷积蓄区域67n中的pn结漏以及提高少数载流子的排出性，也能够减小暗电流。此外，如果边界65c与杂质区域68bn重叠，则在像素间可能产生pn结漏的偏差。因此，通过以不与杂质区域68bn重叠的方式设置边界65c，能够抑制电气特性的偏差。
(变形例)
在实施方式2所涉及的摄像装置中，截断构造69具有杂质浓度相互不同的元件分离区域69a和元件分离区域69b，但不限定于此。例如，元件分离区域69a与元件分离区域69b的杂质浓度也可以相同。以下，使用图9说明实施方式的变形例所涉及的摄像装置的像素的设备构造。
图9是示意性地表示本变形例所涉及的摄像装置的像素10B的设备构造的一例的截面图。图9所示的像素10B与图7所示的像素10A之间的主要的区别点在于，在像素10B中，具备截断构造69B来替代截断构造69。
截断构造69B由杂质浓度在实质上均一的1个杂质区域构成。截断构造69B的杂质浓度比p型半导体层65ap及p型半导体层65bp中任一方的杂质浓度都高。截断构造69B的杂质浓度既可以与实施方式1及2所涉及的元件分离区域69a的杂质浓度相等，也可以与元件分离区域69b的杂质浓度相等。或者，截断构造69B的杂质浓度也可以比元件分离区域69a的杂质浓度高，比元件分离区域69b的杂质浓度低。例如，截断构造69B的杂质浓度是7×1017cm-3以上且1.3×10 18cm-3以下，但不限定于此。
截断构造69B与电荷积蓄区域67n在平面图中例如以50nm等规定距离相离设置。在本变形例中，电荷积蓄区域67n被杂质浓度低的p型半导体层65ap包围，与杂质浓度高的截断构造69B不相接。由此，通过降低p型半导体层65ap的杂质浓度，能够缓和p型半导体层65ap与电荷积蓄区域67n之间的pn结的电场，因此能够减小pn结漏。
另外，如图9所示，边界65c在平面图中与截断构造69B重叠。具体而言，边界65c与截断构造69B接触。也就是说，截断构造69B与p型半导体层65ap及p型半导体层65bp双方接触。
截断构造69B与n型半导体层62n的距离比截断构造69B与电荷积蓄区域67n的距离短。因此，在杂质区域68bn的附近产生的少数载流子易于经由低浓度的p型半导体层65ap向n型半导体层62n排出。由此，与如实施方式1那样p型半导体层65p为单一构造的情况相比，更能够抑制向电荷积蓄区域67n流动的少数载流子，能够抑制暗电流。
此外，边界65c与实施方式2同样，也可以在平面图中位于截断构造69B与杂质区域68bn之间。也就是说，也可以是边界65c在平面图中与截断构造69B不重叠，截断构造69B仅与p型半导体层65ap接触而被其包围。在该情况下，通过减小电荷积蓄区域67n中的pn结漏以及提高少数载流子的排出性，也能够减小暗电流。
(其他实施方式)
以上，关于1个或者多个方式所涉及的摄像装置，基于实施方式进行了说明，但本公开不限定于这些实施方式。只要不脱离本公开的主旨，对本实施方式施加了本领域技术人员所想到的各种变形而得到的方式、以及对不同实施方式中的构成要素进行组合而构筑的方式，都包含在本公开的范围内。
另外，上述的信号检测晶体管22、地址晶体管24及复位晶体管26各自既可以是N沟道MOSFET，也可以是P沟道MOSFET。在各晶体管是P沟道MOSFET的情况下，第1导电型的杂质是p型杂质，第2导电型的杂质是n型杂质。这些晶体管也不需要全部统一为N沟道MOSFET或者P沟道MOSFET中的某一方。在将像素中的各个晶体管设为N沟道MOSFET，并使用电子作为信号电荷的情况下，将这些晶体管各自中的源极及漏极的配置相互调换即可。
另外，上述的各实施方式在权利要求书或其等同的范围中能够进行各种变更、置换、附加、省略等。
工业实用性
本公开能够用作能够抑制暗电流的摄像装置，例如，能够用于相机、监视相机或者车载相机等所搭载的图像传感器等。
附图标记说明：
10、10A、10B 像素
12 光电转换部
12a 像素电极
12b 光电转换层
12c 对置电极
14 信号检测电路
16 反馈电路
22 信号检测晶体管
22e、24e、26e 栅极电极
24 地址晶体管
26 复位晶体管
31 积蓄控制线
32 电源布线
34 地址信号线
35 垂直信号线
36 复位信号线
40 周边电路
42 垂直扫描电路
44 水平信号读出电路
45 负载电路
46 控制电路
47 列信号处理电路
49 水平共通信号线
50 反相放大器
53 反馈线
60 半导体基板
61 支承基板
62n n型半导体层
65ap、65bp、65p、65pA p型半导体层
65c 边界
64a p型区域
67a 第1区域
67b 第2区域
67n 电荷积蓄区域
68an、68bn、68cn、68dn、68en 杂质区域
69、69B 截断构造
69a、69b 元件分离区域
71 第1绝缘层
72 第2绝缘层
73 第3绝缘层
89 导电构造
90 层间绝缘层
100 摄像装置
Cp1、Cp2、Cp3、Cp4 接触插塞
h1、h2、h3、h4 接触孔

Claims (11)

1.一种摄像装置，具备：
光电转换部，通过光电转换而生成信号电荷；
半导体基板，包括第1半导体层，该第1半导体层包含第1导电型的杂质；
电荷积蓄区域，是所述第1半导体层内的第2导电型的杂质区域，且积蓄所述信号电荷；
晶体管，包括所述第1半导体层内的所述第2导电型的第1杂质区域作为源极及漏极中的一方；以及
截断构造，位于所述电荷积蓄区域与所述第1杂质区域之间，
所述截断构造包括：
所述第1半导体层内的所述第1导电型的第2杂质区域；以及
所述第1半导体层内的所述第1导电型的第3杂质区域，杂质浓度与所述第2杂质区域不同。
2.如权利要求1所述的摄像装置，
在平面图中，所述第2杂质区域与所述电荷积蓄区域的距离比所述第3杂质区域与所述电荷积蓄区域的距离短，
所述第2杂质区域的杂质浓度比所述第3杂质区域的杂质浓度高。
3.如权利要求1或者2所述的摄像装置，
所述第2杂质区域与所述第3杂质区域直接相接。
4.如权利要求1至3中任一项所述的摄像装置，
所述第1半导体层包括：
第2半导体层，包含所述第1导电型的杂质；以及
第3半导体层，在平面图中与所述第2半导体层相邻，杂质浓度与所述第2半导体层不同，
所述电荷积蓄区域被包括在所述第3半导体层内，
所述第1杂质区域被包括在所述第2半导体层内，
所述第2杂质区域在平面图中与所述第2半导体层和所述第3半导体层之间的边界重叠。
5.如权利要求4所述的摄像装置，
所述半导体基板还包括第4半导体层，该第4半导体层包含所述第2导电型的杂质，
所述第1半导体层位于所述光电转换部与所述第4半导体层之间。
6.如权利要求4或者5所述的摄像装置，
所述第3半导体层的杂质浓度比所述第2半导体层的杂质浓度低。
7.如权利要求1至6中任一项所述的摄像装置，
所述第2杂质区域的至少一部分、所述第3杂质区域的至少一部分、或者所述第2杂质区域的所述至少一部分及所述第3杂质区域的所述至少一部分双方位于所述半导体基板的正面。
8.如权利要求1至7中任一项所述的摄像装置，
所述晶体管包括与所述光电转换部电连接的第1栅极。
9.如权利要求1至8中任一项所述的摄像装置，
在平面图中，所述第2杂质区域包围所述电荷积蓄区域。
10.如权利要求1至9中任一项所述的摄像装置，
在平面图中，所述第3杂质区域包围所述晶体管。
11.如权利要求1至10中任一项所述的摄像装置，
在平面图中，所述第2杂质区域与所述第3杂质区域不重叠。
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