WO2020170658A1 - 撮像装置 - Google Patents

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WO2020170658A1
WO2020170658A1 PCT/JP2020/001201 JP2020001201W WO2020170658A1 WO 2020170658 A1 WO2020170658 A1 WO 2020170658A1 JP 2020001201 W JP2020001201 W JP 2020001201W WO 2020170658 A1 WO2020170658 A1 WO 2020170658A1
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佐藤　好弘
義則 高見
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パナソニックＩｐマネジメント株式会社
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Definitions

  • the present disclosure relates to an imaging device.
  • CCD Charge Coupled Device
  • CMOS Complementary Metal Oxide Semiconductor
  • Patent Documents 1 and 2 a structure in which a photoelectric conversion part having a photoelectric conversion layer is arranged above a semiconductor substrate is proposed in Patent Documents 1 and 2, for example.
  • the image pickup device having such a structure is sometimes called a stacked image pickup device.
  • charges generated by photoelectric conversion are accumulated in a charge accumulation region (called “floating diffusion”).
  • a signal corresponding to the amount of charge accumulated in the charge accumulation region is read out via the CCD circuit or the CMOS circuit formed on the semiconductor substrate.
  • An imaging device includes a semiconductor substrate, a photoelectric conversion unit that converts incident light into electric charges, is located in the semiconductor substrate, is electrically connected to the photoelectric conversion unit, and has a first conductivity type.
  • a second impurity region located in the semiconductor substrate which is located in the semiconductor substrate and contains the first conductivity type impurity, and a second impurity region which is different from the first impurity region and located in the semiconductor substrate,
  • An imaging device is a semiconductor substrate, a photoelectric conversion unit that converts incident light into an electric charge, is located in the semiconductor substrate, and is electrically connected to the photoelectric conversion unit, A first impurity region containing an impurity of a first conductivity type, a second impurity region located in the semiconductor substrate, containing a impurity of the first conductivity type, and different from the first impurity region; And a sixth impurity region including the first conductivity type impurity and located between the first impurity region and the second impurity region in a plan view, and the sixth impurity region including the first conductivity type impurity.
  • a comprehensive or specific aspect may be realized by an element, a device, a module, a system or a method. Also, the generic or specific aspects may be implemented by any combination of elements, devices, modules, systems and methods.
  • FIG. 3 is a plan view showing an example of a layout of each element in the pixel according to the first embodiment of the present disclosure.
  • FIG. 3 is a schematic cross-sectional view showing an exemplary configuration of a pixel according to the first embodiment of the present disclosure.
  • FIG. 4 is a diagram showing a profile of impurity concentration obtained by simulation in a region close to the blocking structure shown in FIG. 3B.
  • FIG. 4 is a diagram showing a profile of impurity concentration obtained by simulation in a region close to the blocking structure shown in FIG. 3B.
  • FIG. 4 is a diagram showing a profile of impurity concentration obtained by simulation in a region close to the blocking structure shown in FIG. 3B.
  • FIG. 6 is a diagram showing the magnitude of leakage current to the charge storage region in comparison between the first embodiment and the reference example. It is a figure which compares and shows the electron current distribution in the cross section of the semiconductor substrate near a interruption
  • FIG. 14 is a plan view showing an example of a layout of each element in a pixel according to a first modified example of the first embodiment of the present disclosure.
  • FIG. 16 is a plan view showing an example of a layout of each element in a pixel according to a second modification example of the first embodiment of the present disclosure.
  • FIG. 11 is a schematic cross-sectional view showing an exemplary configuration of a pixel according to a second modification of the first embodiment of the present disclosure.
  • FIG. 14 is a plan view showing an example of a layout of each element in a pixel according to a first modified example of the first embodiment of the present disclosure.
  • FIG. 16 is a plan view showing an example of a layout of
  • FIG. 16 is a plan view showing an example of a layout of each element in a pixel according to a third modified example of the first embodiment of the present disclosure.
  • FIG. 14 is a schematic cross-sectional view showing an exemplary configuration of a pixel according to a fourth modified example of the first embodiment of the present disclosure.
  • FIG. 14 is a schematic cross-sectional view showing an exemplary configuration of a pixel according to a fourth modified example of the first embodiment of the present disclosure. It is a figure showing an example circuit composition of an imaging device concerning a 2nd embodiment of this indication.
  • FIG. 9 is a plan view showing an example of a layout of each element in a pixel according to the second embodiment of the present disclosure. It is a figure showing an example circuit composition of an imaging device concerning a 3rd embodiment of this indication.
  • FIG. 9 is a plan view showing an example of a layout of each element in a pixel according to a third embodiment of the present disclosure.
  • An imaging device includes a semiconductor substrate, a photoelectric conversion unit that converts incident light into electric charges, is located in the semiconductor substrate, is electrically connected to the photoelectric conversion unit, and has a first conductivity type.
  • a second impurity region located in the semiconductor substrate which is located in the semiconductor substrate and contains the first conductivity type impurity, and a second impurity region which is different from the first impurity region and located in the semiconductor substrate,
  • the impurity concentration of the second conductivity type in the first contact may be higher than the impurity concentration of the second conductivity type in a portion of the third impurity region located below the surface of the semiconductor substrate. ..
  • the imaging device further includes a voltage supply circuit that supplies a voltage to the first contact, and a well region that is located in the semiconductor substrate and that includes the second conductivity type impurity.
  • the second impurity region and the third impurity region may be located in the well region.
  • the voltage supplied to the first contact is applied to the well region via the third impurity region. Therefore, the first contact can be used as a substrate contact.
  • the imaging device may further include a first pixel, and the first pixel may include the first impurity region, the second impurity region, the third impurity region, and the first contact.
  • the imaging device further includes a first pixel and a second pixel different from the first pixel, the first pixel includes the first impurity region, and the second pixel is the second pixel. It may include two impurity regions.
  • the third impurity region is located between the pixels. Therefore, leakage current due to the mixture of minority carriers between pixels is suppressed.
  • the imaging device further includes a first pixel and a second pixel different from the first pixel, the first pixel having the first impurity region, the second impurity region, and the second impurity region.
  • a third impurity region and the first contact, the second pixel is located in the semiconductor substrate, and a fourth impurity region containing the first conductivity type impurity is located in the semiconductor substrate.
  • a second contact that is electrically connected to the second contact and that includes a semiconductor containing the impurity of the second conductivity type.
  • a second contact and a fifth impurity region similar to the first contact and the third impurity region are also formed at the boundary between two adjacent pixels. Therefore, the leak current is suppressed not only in the pixels but also between the pixels.
  • An imaging device is a semiconductor substrate, a photoelectric conversion unit that converts incident light into an electric charge, is located in the semiconductor substrate, and is electrically connected to the photoelectric conversion unit, A first impurity region containing an impurity of a first conductivity type, a second impurity region located in the semiconductor substrate, containing a impurity of the first conductivity type, and different from the first impurity region; And a sixth impurity region including the first conductivity type impurity and located between the first impurity region and the second impurity region in a plan view, and the sixth impurity region including the first conductivity type impurity.
  • the seventh impurity region is provided as the element isolation region, the minority carriers disappear due to recombination with electric charges of opposite polarity. That is, the movement of the minority carriers to the first impurity region is blocked by the third impurity region and the seventh impurity region, and as a result, the leak current due to the mixing of the minority carriers into the first impurity region is suppressed.
  • the impurity concentration of the first conductivity type in the third contact may be higher than the impurity concentration of the first conductivity type in a portion of the sixth impurity region located below the surface of the semiconductor substrate. ..
  • the impurity concentration on the surface of the semiconductor substrate in the sixth impurity region can be further increased. Therefore, it is possible to more reliably suppress the leakage current by the sixth impurity region.
  • a voltage supply circuit for supplying a voltage to the third contact, and a well region located in the semiconductor substrate and containing an impurity of the second conductivity type are further provided, and the first impurity region and the second impurity region are provided.
  • the sixth impurity region and the seventh impurity region may be located in the well region.
  • the third contact can be used as a substrate contact.
  • the imaging device further includes a first pixel and a second pixel different from the first pixel, the first pixel includes the first impurity region, and the second pixel is the second pixel. It may include two impurity regions.
  • the sixth impurity region is located between the pixels. Therefore, leakage current due to the mixture of minority carriers between pixels is suppressed.
  • the image pickup device further includes a first pixel and a second pixel different from the first pixel, and the first pixel includes the first impurity region, the second impurity region, and the second impurity region.
  • a sixth impurity region, the seventh impurity region, and the third contact, the second pixel is located in the semiconductor substrate, and the fourth impurity region includes the impurity of the first conductivity type.
  • An eighth impurity region may be included, and a ninth impurity region that is located between the fourth impurity region and the eighth impurity region in plan view and that includes the second conductivity type impurity may be included.
  • a fourth contact and an eighth impurity region similar to the third contact and the sixth impurity region are also formed on the boundary between two adjacent pixels. Therefore, the leak current is suppressed not only in the pixels but also between the pixels.
  • the imaging device is located in the semiconductor substrate, covers a first region including the second conductivity type impurity, and a second region including the first conductivity type impurity that covers the entire surface of the first region.
  • a region, and the well region may be located on the second region.
  • the second region containing the impurities of the first conductivity type is provided so as to cover the entire surface of the first region containing the impurities of the second conductivity type. Therefore, the inflow of minority carriers from the first region or the peripheral circuit is suppressed.
  • a term indicating a relationship between elements such as parallel or coincidence, a term indicating a shape of an element such as a circle or a rectangle, and a numerical range are not expressions expressing only a strict meaning. , Is a phrase meaning to include a substantially equivalent range, for example, a difference of about several percent.
  • the terms “upper” and “lower” do not refer to an upward direction (vertical upward) and a downward direction (vertical downward) in absolute space recognition, but are based on a stacking order in a stacked structure. Is used as a term defined by a relative positional relationship with. Specifically, the light-receiving side of the imaging device is "upper” and the side opposite to the light-receiving side is “down”. Similarly, regarding the “upper surface” and the “lower surface” of each member, the surface facing the light receiving side of the imaging device is the “upper surface”, and the surface facing the opposite side to the light receiving side is the “lower surface”.
  • FIG. 1 shows an exemplary configuration of an imaging device 100 according to the first embodiment of the present disclosure.
  • the imaging device 100 shown in FIG. 1 has a plurality of pixels 10 and peripheral circuits formed on a semiconductor substrate 60.
  • the pixels 10 are arranged in a plurality of rows and columns of m rows and n columns.
  • m and n independently represent an integer of 1 or more.
  • the pixels 10 form the imaging region R1 by being two-dimensionally arranged on the semiconductor substrate 60, for example.
  • the number and arrangement of the pixels 10 are not limited to the illustrated example.
  • the number of pixels 10 included in the imaging device 100 may be one.
  • the center of each pixel 10 is located on a grid point of a square lattice, but for example, a plurality of pixels are arranged so that the center of each pixel 10 is located on a grid point of a triangular lattice, a hexagonal lattice, or the like. 10 may be arranged.
  • the imaging device 100 can be used as a line sensor.
  • the peripheral circuit includes a vertical scanning circuit 42 and a horizontal signal reading circuit 44.
  • the peripheral circuit may additionally include a control circuit 46 and a voltage supply circuit 48.
  • the peripheral circuit may further include a signal processing circuit, an output circuit, and the like.
  • each circuit included in the peripheral circuit is provided on the semiconductor substrate 60. However, a part of the peripheral circuit may be arranged on another substrate different from the semiconductor substrate 60 on which the pixel 10 is formed.
  • the vertical scanning circuit 42 is also called a row scanning circuit and has a connection with the address signal line 34 provided corresponding to each row of the plurality of pixels 10. As described later, the signal line provided corresponding to each row of the plurality of pixels 10 is not limited to the address signal line 34, and the vertical scanning circuit 42 has a plurality of types of signals for each row of the plurality of pixels 10. Wires can be connected.
  • the horizontal signal readout circuit 44 is also called a column scanning circuit, and has a connection with the vertical signal line 35 provided corresponding to each column of the plurality of pixels 10.
  • the control circuit 46 receives command data, a clock, and the like given from the outside of the image pickup apparatus 100, and controls the entire image pickup apparatus 100.
  • the control circuit 46 has a timing generator and supplies a drive signal to the vertical scanning circuit 42, the horizontal signal reading circuit 44, the voltage supply circuit 48, and the like.
  • the arrow extending from the control circuit 46 schematically represents the flow of the output signal from the control circuit 46.
  • the control circuit 46 may be implemented by a microcontroller including, for example, one or more processors.
  • the function of the control circuit 46 may be realized by a combination of a general-purpose processing circuit and software, or may be realized by hardware specialized for such processing.
  • the voltage supply circuit 48 supplies a predetermined voltage to each pixel 10 via the voltage line 38.
  • the voltage supply circuit 48 is not limited to a specific power supply circuit, and may be a circuit that converts a voltage supplied from a power supply such as a battery into a predetermined voltage or a circuit that generates a predetermined voltage. Good.
  • the voltage supply circuit 48 may be a part of the vertical scanning circuit 42 described above. As schematically shown in FIG. 1, these circuits forming the peripheral circuit are arranged in the peripheral region R2 outside the imaging region R1.
  • FIG. 2 schematically shows an exemplary circuit configuration of the imaging device 100 according to the first embodiment of the present disclosure.
  • four pixels 10A arranged in 2 rows and 2 columns are shown as a representative.
  • Each of these pixels 10A is an example of the pixel 10 shown in FIG. 1, has a photoelectric conversion structure 12 as a photoelectric conversion unit, and includes a signal detection circuit 14A electrically connected to the photoelectric conversion structure 12.
  • the photoelectric conversion structure 12 includes a photoelectric conversion layer disposed above the semiconductor substrate 60. That is, here, as the image pickup apparatus 100, a stacked type image pickup apparatus is exemplified.
  • the photoelectric conversion structure 12 receives incident light and generates positive and negative charges, typically, a hole-electron pair.
  • the photoelectric conversion structure 12 may be a photoelectric conversion structure including a photoelectric conversion layer arranged above the semiconductor substrate 60 or a photodiode formed on the semiconductor substrate 60.
  • the photoelectric conversion structures 12 of the pixels 10A are illustrated as being spatially separated from each other, but this is merely for convenience of description, and the photoelectric conversion structures 12 of the plurality of pixels 10A are spaced apart from each other. It may be arranged continuously on the semiconductor substrate 60 without opening.
  • the imaging region R1 of FIG. 1 is defined as a region of the semiconductor substrate 60 covered by the photoelectric conversion structure. obtain.
  • the photoelectric conversion structure 12 of each pixel 10A has a connection with the storage control line 31.
  • a predetermined voltage is applied to the storage control line 31.
  • a positive voltage of, for example, about 10V is applied to the storage control line 31 during the operation of the imaging device 100. obtain.
  • a case where holes are used as signal charges will be exemplified.
  • the signal detection circuit 14A includes a signal detection transistor 22, an address transistor 24, and a reset transistor 26.
  • the signal detection transistor 22, the address transistor 24, and the reset transistor 26 are typically field effect transistors (FETs) formed on a semiconductor substrate 60 supporting the photoelectric conversion structure 12. : Field Effect Transistor).
  • FETs field effect transistors
  • N-channel MOSFET Metal Oxide Semiconductor FET
  • Which of the two diffusion layers of the FET corresponds to the source or the drain is determined by the polarity of the FET and the level of the potential at that time. Therefore, which is the source or the drain may vary depending on the operating state of the FET.
  • the gate of the signal detection transistor 22 is electrically connected to the photoelectric conversion structure 12.
  • the charge storage node FD is a node that connects the gate of the signal detection transistor 22 to the photoelectric conversion structure 12.
  • the charge storage node FD includes an impurity region formed in the semiconductor substrate 60. Included in the section. In the illustrated example, the charge storage node FD has a function of temporarily holding the charge generated by the photoelectric conversion structure 12.
  • the drain of the signal detection transistor 22 is connected to a power supply wiring 32 that supplies a power supply voltage VDD of, for example, about 3.3 V to each pixel 10A during operation of the image pickup apparatus 100, and the source is connected to the vertical signal line 35 via the address transistor 24. Connected to.
  • the signal detection transistor 22 outputs the signal voltage according to the amount of the signal charge accumulated in the charge accumulation node FD by receiving the power supply voltage VDD at the drain.
  • An address signal line 34 is connected to the gate of the address transistor 24 connected between the signal detection transistor 22 and the vertical signal line 35. Therefore, the vertical scanning circuit 42 applies the row selection signal for controlling the turning on and off of the address transistor 24 to the address signal line 34 so that the output of the signal detection transistor 22 of the selected pixel 10A is changed to the corresponding vertical signal line. 35 can be read.
  • the arrangement of the address transistor 24 is not limited to the example shown in FIG. 2 and may be between the drain of the signal detection transistor 22 and the power supply wiring 32.
  • a load circuit 45 and a column signal processing circuit 47 are connected to each of the vertical signal lines 35.
  • the load circuit 45 forms a source follower circuit together with the signal detection transistor 22.
  • the column signal processing circuit 47 is also called a row signal storage circuit and performs noise suppression signal processing represented by correlated double sampling and analog-digital conversion.
  • the horizontal signal reading circuit 44 sequentially reads signals from the plurality of column signal processing circuits 47 to the horizontal common signal line 49.
  • the load circuit 45 and the column signal processing circuit 47 can be a part of the peripheral circuits described above.
  • a reset signal line 36 having a connection with the vertical scanning circuit 42 is connected to the gate of the reset transistor 26.
  • the reset signal line 36 like the address signal line 34, is provided for each row of the plurality of pixels 10A.
  • the vertical scanning circuit 42 can select the pixels 10A to be reset in units of rows by applying a row selection signal to the address signal line 34, and reset the gate of the reset transistor 26 via the reset signal line 36. By applying the signal, the reset transistor 26 in the selected row can be turned on. When the reset transistor 26 is turned on, the potential of the charge storage node FD is reset.
  • one of the drain and the source of the reset transistor 26 is connected to the charge storage node FD, and the other of the drain and the source corresponds to one of the feedback lines 53 provided for each column of the plurality of pixels 10A. Connected to one. That is, in this example, the voltage of the feedback line 53 is supplied to the charge storage node FD as a reset voltage for initializing the charges of the photoelectric conversion structure 12.
  • the imaging device 100 has a feedback circuit 16A including the inverting amplifier 50 in a part of the feedback path.
  • the inverting amplifier 50 is provided for each column of the plurality of pixels 10A, and the above-described feedback line 53 is connected to a corresponding one output terminal of the plurality of inverting amplifiers 50. There is.
  • the inverting amplifier 50 may be part of the peripheral circuit described above.
  • the inverting input terminal of the inverting amplifier 50 is connected to the vertical signal line 35 of the corresponding column, and the non-inverting input terminal of the inverting amplifier 50 has a voltage of, for example, 1V or around 1V when the image pickup apparatus 100 operates.
  • a reference voltage Vref which is a positive voltage, is supplied.
  • the address transistor 24 and the reset transistor 26 By turning on the address transistor 24 and the reset transistor 26, a feedback path for negatively feeding back the output of the pixel 10A can be formed, and the voltage of the vertical signal line 35 causes the voltage of the inverting amplifier 50 to be generated. It converges to the input voltage Vref to the non-inverting input terminal.
  • the formation of the feedback path resets the voltage of the charge storage node FD to a voltage such that the voltage of the vertical signal line 35 becomes Vref.
  • Vref a voltage of any magnitude within the range of the power supply voltage and the ground can be used.
  • reset noise generated when the reset transistor 26 is turned off can be reduced. Details of reset noise suppression using feedback are described in WO 2012/147302. For reference, the entire disclosure content of WO 2012/147302 is incorporated herein by reference.
  • FIG. 3A shows an example of the layout of each element in the pixel 10A.
  • FIG. 3B schematically shows an example of the device structure of the pixel 10A.
  • FIG. 3A schematically shows the arrangement of each element formed on the semiconductor substrate 60 when the pixel 10A shown in FIG. 3B is viewed along the normal line direction of the semiconductor substrate 60. If the pixel 10A is cut and developed along the broken line 3B-3B in FIG. 3A, the cross section shown in FIG. 3B is obtained.
  • the pixel 10A schematically includes a semiconductor substrate 60, a photoelectric conversion structure 12 arranged above the semiconductor substrate 60, and a conductive structure 89.
  • the photoelectric conversion structure 12 is supported by an interlayer insulating layer 90 covering the semiconductor substrate 60, and the conductive structure 89 is arranged inside the interlayer insulating layer 90.
  • the interlayer insulating layer 90 includes a plurality of insulating layers, and the conductive structure 89 includes a part of each of the plurality of wiring layers arranged inside the interlayer insulating layer 90.
  • the wiring layers of a plurality of layers arranged in the interlayer insulating layer 90 include a wiring layer having the address signal line 34 and the reset signal line 36 as a part thereof, the vertical signal line 35, the power supply wiring 32, the feedback line 53, and the like. It may include a wiring layer partially provided. Needless to say, the number of insulating layers and the number of wiring layers in the interlayer insulating layer 90 are not limited to this example, and can be set arbitrarily.
  • the photoelectric conversion structure 12 is an example of a photoelectric conversion unit that converts incident light into electric charges, and includes a pixel electrode 12a formed on the interlayer insulating layer 90, a counter electrode 12c arranged on the light incident side, and these electrodes.
  • the photoelectric conversion layer 12b arranged between the electrodes is included.
  • the photoelectric conversion layer 12b of the photoelectric conversion structure 12 is formed of an organic material or an inorganic material such as amorphous silicon, receives light incident through the counter electrode 12c, and generates positive and negative charges by photoelectric conversion.
  • the photoelectric conversion layer 12b is typically continuously formed over the plurality of pixels 10A.
  • the photoelectric conversion layer 12b may include a layer made of an organic material and a layer made of an inorganic material.
  • the counter electrode 12c is a translucent electrode made of a transparent conductive material such as ITO.
  • the term “translucent” in this specification means that at least a part of light having a wavelength that can be absorbed by the photoelectric conversion layer 12b is transmitted, and it is essential that light is transmitted over the entire wavelength range of visible light. is not.
  • the counter electrode 12c is formed over the plurality of pixels 10A, similarly to the photoelectric conversion layer 12b.
  • the counter electrode 12c has a connection with the storage control line 31 described above.
  • the potential of the storage control line 31 is controlled to make the potential of the counter electrode 12c higher than the potential of the pixel electrode 12a, for example, so that positive and negative charges generated by photoelectric conversion are positive. Can be selectively collected by the pixel electrode 12a.
  • the counter electrode 12c By forming the counter electrode 12c in the form of a continuous single layer over the plurality of pixels 10A, it is possible to collectively apply a predetermined potential to the counter electrodes 12c of the plurality of pixels 10A.
  • the pixel electrode 12a is an electrode formed of a metal such as aluminum or copper, a metal nitride, or polysilicon to which conductivity is imparted by being doped with impurities.
  • the pixel electrode 12a is spatially separated from the pixel electrode 12a of another adjacent pixel 10A, and thus electrically separated from the pixel electrode 12a of the other pixel 10A.
  • the conductive structure 89 includes a plurality of wirings and a plug pa1 and a contact plug cp1, one end of which is connected to the pixel electrode 12a.
  • the plurality of wirings and the plug pa1 are typically formed of a metal such as copper or tungsten, or a metal compound such as a metal nitride or a metal oxide.
  • the contact plug cp1 is formed of, for example, polysilicon doped with p-type impurities. The same applies to other contact plugs described later.
  • the pixel electrode 12a of the photoelectric conversion structure 12 and the circuit on the semiconductor substrate 60 are electrically connected to each other. To be done.
  • the semiconductor substrate 60 includes a support substrate 61 and one or more semiconductor layers formed on the support substrate 61.
  • a p-type silicon substrate is exemplified as the support substrate 61.
  • the semiconductor substrate 60 includes a p-type semiconductor layer 61p on the support substrate 61, an n-type semiconductor layer 62n on the p-type semiconductor layer 61p, and a p-type semiconductor layer on the n-type semiconductor layer 62n.
  • 63p and a p-type semiconductor layer 65p as a first semiconductor layer located on the p-type semiconductor layer 63p.
  • the n-type is called the first conductivity type and the p-type is called the second conductivity type.
  • the p-type semiconductor layer 61p is an example of a first region located in the semiconductor substrate 60 and containing impurities of the second conductivity type.
  • the n-type semiconductor layer 62n is an example of a second region that covers the first region and contains an impurity of the first conductivity type.
  • the p-type semiconductor layer 65p and the p-type impurity region 66p described later form a well region located on the second region.
  • the p-type semiconductor layer 63p is formed over the entire surface of the support substrate 61.
  • Each of p-type semiconductor layer 61p, n-type semiconductor layer 62n, p-type semiconductor layer 63p and p-type semiconductor layer 65p is typically formed by ion implantation of impurities into a semiconductor layer formed by epitaxial growth.
  • the impurity concentration of the p-type semiconductor layer 65p is higher than that of the p-type semiconductor layer 61p.
  • the n-type semiconductor layer 62n as the second semiconductor layer is located between the p-type semiconductor layer 61p and the p-type semiconductor layer 63p.
  • a well contact (not shown) is connected to the n-type semiconductor layer 62n.
  • the well contact is provided outside the imaging region R1, and the potential of the n-type semiconductor layer 62n is controlled via the well contact during the operation of the imaging device 100.
  • the semiconductor substrate 60 also has a p-type region 64 provided between the p-type semiconductor layer 63p and the support substrate 61 so as to penetrate the p-type semiconductor layer 61p and the n-type semiconductor layer 62n.
  • the p-type region 64 has a higher impurity concentration than the p-type semiconductor layer 63p and the p-type semiconductor layer 65p, and electrically connects the p-type semiconductor layer 63p and the support substrate 61.
  • the support substrate 61 has a connection with a substrate contact (not shown in FIG. 3B) provided outside the imaging region R1. During operation of the imaging device 100, the potentials of the support substrate 61 and the p-type semiconductor layer 63p are controlled via the substrate contact.
  • the p-type semiconductor layer 65p so as to be in contact with the p-type semiconductor layer 63p, it is possible to control the potential of the p-type semiconductor layer 65p via the p-type semiconductor layer 63p during operation of the imaging device 100. is there.
  • the p-type semiconductor layer 65p has a p-type impurity region 66p having a lower impurity concentration, and an n-type impurity region 67n is formed in the p-type impurity region 66p.
  • the n-type impurity region 67n is an example of a first impurity region located in the semiconductor substrate 60, electrically connected to the photoelectric conversion structure 12, and containing an impurity of the first conductivity type.
  • the n-type impurity region 67n is formed in the vicinity of the surface of the semiconductor substrate 60, and at least a part thereof is located on the surface of the semiconductor substrate 60.
  • the n-type impurity region 67n includes a first region 67a and a second region 67b located in the first region 67a and having a relatively higher impurity concentration than the first region 67a.
  • An insulating layer is arranged on the main surface of the semiconductor substrate 60 on the photoelectric conversion structure 12 side.
  • the main surface of the semiconductor substrate 60 on the photoelectric conversion structure 12 side is covered with the first insulating layer 70 and the second insulating layer 71.
  • the first insulating layer 70 is, for example, a thermal oxide film of silicon.
  • the second insulating layer 71 is, for example, a silicon dioxide layer.
  • the second insulating layer 71 may have a laminated structure including a plurality of insulating layers.
  • the first insulating layer 70 has a contact hole h1 on the second region 67b of the n-type impurity region 67n.
  • the contact plug cp1 which is a part of the conductive structure 89 penetrates the contact hole h1 and is connected to the second region 67b, which causes the n-type impurity region 67n to pass through the conductive structure 89. It is electrically connected to the pixel electrode 12 a of the photoelectric conversion structure 12.
  • the junction capacitance formed by the pn junction between the p-type impurity region 66p as the p-well and the n-type impurity region 67n functions as a capacitance for accumulating at least a part of the signal charge, and thus the n-type impurity region 67n. Function as a charge storage region that temporarily holds signal charges. It can be said that the conductive structure 89 and the n-type impurity region 67n form at least a part of the charge storage node FD described above.
  • the potential of the p-type semiconductor layer 65p is controlled via the p-type semiconductor layer 63p during the operation of the imaging device 100. It is possible. By adopting such a structure, it is possible to arrange a region having a relatively low impurity concentration around the portion where the contact plug cp1 having electrical connection with the photoelectric conversion structure 12 and the semiconductor substrate 60 are in contact with each other. Become. In this example, the first region 67a and the p-type impurity region 66p are arranged around the second region 67b of the n-type impurity region 67n.
  • a pn junction between the n-type impurity region 67n and the p-type semiconductor layer 65p or the p-type impurity region 66p by disposing the first region 67a having a relatively low impurity concentration around the second region 67b.
  • the applied electric field strength can be relaxed. Since the electric field strength formed by the pn junction is relaxed, the effect of suppressing the leak current due to the electric field formed by the pn junction is obtained.
  • the formation of the second region 67b in the n-type impurity region 67n is not essential. However, by making the impurity concentration of the second region 67b, which is the connection portion between the contact plug cp1 and the semiconductor substrate 60, relatively high, the depletion layer around the contact portion between the contact plug cp1 and the semiconductor substrate 60 can be expanded. A suppressing effect is obtained, and a crystal defect of the semiconductor substrate 60 at the interface between the contact plug cp1 and the semiconductor substrate 60, in other words, an unintended effect on the n-type impurity region 67n as the charge storage region due to the interface state is not intended.
  • Inflow of charges and/or unintended outflow of charges from the n-type impurity region 67n can be suppressed. Further, by connecting the contact plug cp1 to the second region 67b having a relatively high impurity concentration, the effect of reducing the contact resistance can be obtained.
  • the signal detection circuit 14A described above is formed on the semiconductor substrate 60.
  • the signal detection circuit 14A in the pixel 10A is electrically separated from the signal detection circuit 14A in another adjacent pixel 10A by disposing the element isolation region 69 between the pixels 10A adjacent to each other.
  • the element isolation region 69 is, for example, a p-type impurity region.
  • the reset transistor 26 includes the n-type impurity region 67n as one of the drain region and the source region and the n-type impurity region 68an as the other of the drain region and the source region.
  • the reset transistor 26 further includes a gate electrode 26e on the first insulating layer 70, and a portion of the first insulating layer 70 located between the gate electrode 26e and the semiconductor substrate 60 is a gate insulating film of the reset transistor 26. Function as.
  • the n-type impurity region 68an is formed in the p-type semiconductor layer 65p, and is connected to the feedback line 53 via the contact plug cp2.
  • the p-type semiconductor layer 65p is also provided with n-type impurity regions 68bn, 68cn and 68dn.
  • the n-type impurity regions 68bn, 68cn, and 68dn are located in the semiconductor substrate 60, include an impurity of the first conductivity type, and are an example of a second impurity region different from the first impurity region.
  • the impurity concentration of the n-type impurity regions 68an, 68bn, 68cn, and 68dn is higher than the impurity concentration of the first region 67a of the n-type impurity region 67n.
  • the signal detection transistor 22 includes an n-type impurity region 68bn, an n-type impurity region 68cn, and a gate electrode 22e on the first insulating layer 70.
  • the gate electrode 22e is connected to a portion of the conductive structure 89 that connects the pixel electrode 12a and the contact plug cp1 to each other in the layer where the address signal line 34, the reset signal line 36, and the like are located.
  • the conductive structure 89 also has an electrical connection with the gate electrode 22e.
  • a contact plug cp3 is connected to the n-type impurity region 68bn as a drain region through the contact hole h3.
  • the above-mentioned power supply wiring 32 as a source follower power supply is connected to the contact plug cp3.
  • the n-type impurity region 68bn is arranged in the p-type semiconductor layer 65p apart from the n-type impurity region 67n serving as a charge storage region.
  • the impurity regions 69pa and 69pb are interposed between the n-type impurity region 68bn and the n-type impurity region 67n, whereby the n-type impurity region 68bn is electrically isolated from the n-type impurity region 67n.
  • Each of impurity regions 69pa and 69pb is a part of element isolation region 69 described above, and is typically a p-type impurity region.
  • the impurity concentration in the impurity regions 69pa and 69pb is higher than the impurity concentration in the p-type semiconductor layer 65p, and is, for example, in the range of 5 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the impurity regions 69pa and 69pb are separated from each other between the n-type impurity region 67n and the n-type impurity region 68bn, and the p-type semiconductor layer is formed. It is provided in 65p.
  • the blocking structure 28 is arranged in the region between the impurity region 69pa and the impurity region 69pb on the first insulating layer 70.
  • the blocking structure 28 is a structure including the semiconductor layer cp5 and the p-type impurity region 28a.
  • the semiconductor layer cp5 is covered by the laminated structure of the second insulating layer 71 and the third insulating layer 72.
  • the laminated structure of the second insulating layer 71 and the third insulating layer 72 also covers the gate electrode 26e of the reset transistor 26 and the gate electrodes 22e and 24e described later.
  • the semiconductor layer cp5 penetrates the contact hole h5 provided in the first insulating layer 70 and is connected to the p-type impurity region 28a in the semiconductor substrate 60.
  • the blocking structure 28 has a rectangular shape extending parallel to the column direction of the plurality of pixels 10A.
  • the signal detection transistor 22 and the address transistor 24 are linearly arranged along the vertical direction on the paper surface.
  • the drain region and the source region are electrically isolated from the drain region and the source region of the reset transistor 26 by an element isolation region 69 which includes the impurity region 69pa and the impurity region 69pb in a part thereof.
  • the blocking structure 28 includes the p-type impurity region 28a which is an example of the third impurity region.
  • the p-type impurity region 28a is formed in the p-type semiconductor layer 65p by diffusing the p-type impurity from the semiconductor layer cp5 which is polysilicon doped with the p-type impurity.
  • the p-type impurity region 28a is a high-concentration p-type impurity region near the surface of the semiconductor substrate.
  • the semiconductor layer cp5 is an example of a first contact located on the semiconductor substrate 60, electrically connected to the third impurity region, and including a semiconductor containing an impurity of the second conductivity type.
  • a relatively high voltage of about 3.3 V is applied to the n-type impurity region 68bn functioning as the drain region of the signal detection transistor 22 during operation of the image pickup device 100.
  • a relatively high voltage of about 3.3 V is applied to the n-type impurity region 68bn functioning as the drain region of the signal detection transistor 22 during operation of the image pickup device 100.
  • the blocking structure 28 is arranged between the n-type impurity region 68an as the drain region of the signal detection transistor 22 and the n-type impurity region 67n as the charge storage region for holding the signal charge. .. Therefore, for example, even if electrons that move by diffusion from the n-type impurity region 68bn toward the n-type impurity region 67n occur, such electrons are p-type formed directly below the semiconductor layer cp5 in the semiconductor substrate 60. Due to the potential barrier of the impurity region 28a, it cannot reach the other n-type impurity region, or can disappear by recombination with holes.
  • FIGS. 4A and 4B are diagrams showing impurity concentration profiles obtained by simulation in a region near the blocking structure 28 shown in FIG. 3B.
  • FIG. 4A shows a profile of impurity concentration in a cross-sectional view in a region near the blocking structure 28 in FIG. 3B.
  • FIG. 4A shows a profile of the impurity concentration in the depth direction of the semiconductor substrate 60 along the broken line in FIG. 4A.
  • FIG. 4B shows the profile of this embodiment and the profile of the reference example.
  • the reference example is an imaging device including only the p-type impurity region formed near the surface of the semiconductor substrate 60 as a blocking structure instead of the blocking structure 28 in the present embodiment.
  • the presence of the p-type impurity region 28a formed immediately below the semiconductor layer cp5 maximizes the impurity concentration on the surface of the semiconductor substrate 60, and the impurity concentration increases as the depth increases. Is reduced.
  • the impurity concentration of the second conductivity type in the semiconductor layer cp5 that is the first contact is the impurity concentration of the second conductivity type in the portion of the p-type impurity region 28a that is the third impurity region below the surface of the semiconductor substrate 60. Greater than.
  • the impurity concentration reaches a maximum at a position slightly deeper than the surface of the semiconductor substrate 60, and the impurity concentration decreases as the depth increases from that position.
  • the blocking structure 28 has the semiconductor layer cp5 that is polysilicon that is heavily doped with p-type impurities, and the p-type impurities are diffused from the semiconductor layer cp5 into the semiconductor substrate 60, so that p The type impurity region 28a is formed.
  • the semiconductor layer cp5 is not provided, and the p-type impurity region is formed by ion implantation into the semiconductor substrate 60.
  • the impurity concentration of the second conductivity type in the semiconductor layer cp5 which is the first contact is lower than the surface of the semiconductor substrate 60 in the p-type impurity region 28a which is the third impurity region.
  • the second conductivity type impurity concentration is suppressed more than in the reference example.
  • FIG. 5 is a diagram showing the magnitude of the leak current flowing from the n-type impurity region 68bn to the n-type impurity region 67n, obtained by simulation, in comparison between the first embodiment and the reference example. More specifically, FIG. 5 shows the magnitude of the leak current in the present embodiment and the reference example when the n-type impurity region 68bn is relatively small.
  • the vertical axis represents the ratio of currents flowing through the n-type impurity region 67n. Specifically, it shows INQ/(INL+IGW+INQ).
  • INQ, INL, and IGW are a current flowing through the n-type impurity region 67n, a current flowing through the n-type impurity region 68bn, and a current flowing through the n-type semiconductor layer 62n, respectively.
  • 0.5V is applied to the n-type impurity region 67n
  • 3.3V is applied to the n-type impurity region 68bn
  • 0.5V is applied to the n-type semiconductor layer 62n
  • 0V is applied to the p-type semiconductor layer 61p.
  • the reference example in this figure is the same as the reference example described in FIG. 4B.
  • the leak current due to the diffusion of electrons into the n-type impurity region 67n is suppressed in the present embodiment in which the blocking structure 28 has the semiconductor layer cp5, as compared with the reference example.
  • a similar tendency can be seen whether the n-type impurity region 68bn is relatively small or large.
  • FIG. 6 is a diagram showing an electron current distribution in a cross section of the semiconductor substrate 60 near the blocking structure 28, obtained by simulation. More specifically, part (a) of FIG. 6 shows the electron current distribution in the reference example, and part (b) of FIG. 6 shows the electron current distribution in the present embodiment.
  • the reference example in this figure is the same as the reference example described in FIG. 4B.
  • the arrow indicates the path of electron diffusion from the n-type impurity region 68bn.
  • FIG. 7 is a plan view showing an example of the layout of each element in the pixel 10B according to the first modification example of the first embodiment of the present disclosure.
  • this modification includes a semiconductor layer cp6 in addition to the blocking structure 28.
  • the semiconductor layer cp6 penetrates the contact hole h6 and is electrically connected to the p-type semiconductor layer 65p which is a p-type well.
  • the semiconductor layer cp6 is connected to the voltage supply circuit 48 via the voltage line 38.
  • the semiconductor layer cp6 can be used as a substrate contact. This eliminates the need to separately provide a substrate contact for fixing the potential of the support substrate 61 outside the imaging region, and thus the size of the entire imaging device can be reduced.
  • FIG. 8A is a plan view showing an example of the layout of each element in the pixel 10C according to the second modification example of the first embodiment of the present disclosure.
  • the semiconductor layer cp5 is connected to the voltage supply circuit 48 via the voltage line 38.
  • the potential of the p-type semiconductor layer 65p can be controlled to a desired value via the p-type impurity region 28a.
  • the blocking structure 28 can also be used as a substrate contact.
  • FIG. 8B is a schematic cross-sectional view showing an exemplary configuration of the pixel 10C.
  • FIG. 8B is a sectional view of the pixel 10C taken along the broken line 8B-8B in FIG. 8A and developed.
  • the semiconductor layer cp5 forming the blocking structure 28 is connected to the voltage line 38 via the plug pa8.
  • the p-type semiconductor layer 61p is an example of the first region located in the semiconductor substrate 60 and containing the impurity of the second conductivity type.
  • the n-type semiconductor layer 62n is an example of a second region that covers the entire surface of the first region and contains an impurity of the first conductivity type.
  • the p-type semiconductor layer 65p and the p-type impurity region 66p are an example of a well region located on the second region. That is, in this modification, the p-type region 64 shown in FIG. 3B is not provided.
  • the blocking structure 28 can be used not only for suppressing the leak current to the n-type impurity region 67n but also as a substrate contact.
  • the size can be smaller.
  • FIG. 9 is a plan view showing an example of the layout of each element in the pixel according to the third modification example of the first embodiment of the present disclosure.
  • blocking structures 28 and 281 are formed on the left and right sides of the n-type impurity region 67n, which is a charge storage region, in plan view. That is, in the above embodiment, the blocking structure 28 is provided only between the n-type impurity region 67n and the n-type impurity region 68bn in each pixel, but in the present modification, in addition to that, the n-type impurity region in the first pixel is n.
  • the blocking structure 281 is also provided between the type impurity region 67n and the n-type impurity region 68bn in the second pixel adjacent to the first pixel.
  • the blocking structure 281 is provided, for example, on the boundary between the first pixel and the second pixel.
  • the blocking structure 281 also has the same structure as the blocking structure 28. That is, the blocking structure 281 is a structure including the semiconductor layer cp5 and the p-type impurity region 28a.
  • the semiconductor layer cp5 that constitutes the blocking structure 281 is covered with the laminated structure of the second insulating layer 71 and the third insulating layer 72, penetrates the contact hole h5 provided in the first insulating layer 70, and is connected to the semiconductor substrate 60. Has been done. Then, a high-concentration p-type impurity region 28a is formed in the p-type semiconductor layer 65p immediately below the semiconductor layer cp5 that constitutes the blocking structure 281.
  • the n-type impurity region 68bn in the second pixel is an example of a fourth impurity region located in the semiconductor substrate 60 in the second pixel and containing a first conductivity type impurity.
  • the p-type impurity region 28a located immediately below the semiconductor layer cp5 forming the blocking structure 281 is located in the semiconductor substrate 60, is located between the first impurity region and the fourth impurity region in plan view, and It is an example of a fifth impurity region containing a conductivity type impurity.
  • the semiconductor layer cp5 that constitutes the blocking structure 281 is an example of a second contact that is located on the semiconductor substrate 60, is electrically connected to the fifth impurity region, and includes a semiconductor that contains impurities of the second conductivity type.
  • FIG. 10A is a schematic cross-sectional view showing an exemplary configuration of a pixel 10D according to a fourth modification of the first embodiment of the present disclosure
  • FIG. 10B is a schematic cross-sectional view of the first embodiment of the present disclosure. It is a typical sectional view showing an example composition of pixel 10E concerning the 4th modification.
  • a hatching portion with a diagonal line rising to the right indicates that a p-type impurity is contained
  • a hatched portion with a diagonal line descending to the right indicates that an n-type impurity is contained.
  • the pixel 10D shown in FIG. 10A does not include the element isolation region 69 between the n-type impurity region 67n and the n-type impurity region 68bn, unlike the first embodiment.
  • P-type impurity region 28a includes a p-type impurity having a polarity opposite to the conductivity type of n-type impurity region 67n and n-type impurity region 68bn. Therefore, the p-type impurity region 28pa can have not only the function of suppressing the leak current to the charge storage region but also the device isolation region. As a result, it is not necessary to separately provide an element isolation region, so that the number and amount of impurity implantation into the semiconductor substrate can be reduced. Therefore, damage to the semiconductor substrate due to the impurity implantation can be reduced.
  • the semiconductor layer cp5a forming the blocking structure 28 has the same conductivity type as that of the n-type impurity region 67n and the n-type impurity region 68bn. Including a semiconductor containing impurities. Further, the n-type impurity region 28b contains an n-type impurity. In this example, p-type impurity regions 69pa and 69pb are formed as element isolation regions, as in the first embodiment.
  • the n-type impurity region 67n is an example of a first impurity region located in the semiconductor substrate 60, electrically connected to the photoelectric conversion structure 12, and containing a first conductivity type impurity.
  • the n-type impurity region 68bn is an example of a second impurity region that is located in the semiconductor substrate 60, contains an impurity of the first conductivity type, and is different from the first impurity region.
  • the n-type impurity region 28b is located in the semiconductor substrate 60, is located between the first impurity region and the second impurity region in a plan view, and is an example of a sixth impurity region containing an impurity of the first conductivity type. ..
  • the semiconductor layer cp5a is an example of a third contact located on the semiconductor substrate 60, electrically connected to the sixth impurity region, and including a semiconductor containing an impurity of the first conductivity type.
  • the p-type impurity regions 69pa and 69pb forming the element isolation region are located in the semiconductor substrate 60, and are between the first impurity region and the sixth impurity region in plan view, and the second impurity region in plan view. It is an example of a seventh impurity region located between the sixth impurity region and containing an impurity of the second conductivity type different from the first conductivity type.
  • n-type impurity region 28b formed immediately below semiconductor layer cp5a is electrically separated from n-type impurity region 67n and n-type impurity region 68bn. To be separated. Further, the n-type impurity region 28b absorbs unnecessary charges moving toward the n-type impurity region 67n. Therefore, even with the blocking structure having such a structure, the leak current to the n-type impurity region 67n can be suppressed.
  • FIG. 11 is a diagram showing an exemplary circuit configuration of an image pickup apparatus according to the second embodiment of the present disclosure.
  • each pixel 10F includes an OF transistor 27 in the second embodiment.
  • the OF transistor 27 performs an overflow operation for releasing charges in order to prevent an excessive rise in the potential of the charge storage region.
  • One of the drain and the source of the OF transistor 27 is connected to the gate of the OF transistor 27 and is also connected to the charge storage node FD.
  • the other of the drain and the source of the OF transistor 27 is connected to the power supply wiring 33.
  • FIG. 12 is a plan view showing an example of the layout of each element in the pixel 10F according to the second embodiment of the present disclosure.
  • the difference from the first embodiment shown in FIG. 3A is that the OF transistor 27 and the power supply wiring 33 are added in the second embodiment.
  • the OF transistor 27 includes a gate electrode 27e and an n-type impurity region 68en as a source region. Further, the OF transistor 27 shares the n-type impurity region 67n with the reset transistor 26.
  • the n-type impurity region 68en is connected to the power supply wiring 33 via the semiconductor layer cp6.
  • FIG. 13 shows an exemplary configuration of an imaging device according to the third embodiment of the present disclosure.
  • each pixel 10G includes a photodiode formed in a semiconductor substrate as a photoelectric conversion structure 12A.
  • the signal detection circuit 14B is different from that of the first embodiment in that the signal detection circuit 14B includes a transfer transistor 29 for transferring the charge generated by the photodiode to the charge storage node FD.
  • FIG. 14 is a plan view showing an example of the layout of each element in the pixel 10G.
  • the transfer transistor 29 including the gate electrode 29e transfers the charges generated in the photoelectric conversion structure 12A to the n-type impurity region 67n.
  • a blocking structure 282 similar to that of the first embodiment is provided between the n-type impurity region 67n and the n-type impurity region 68bn.
  • the blocking structure 282 includes a semiconductor layer cp7 electrically connected to the p-type semiconductor layer 65p which is a p-type well. Further, similarly to the second modified example of the first embodiment, the semiconductor layer cp7 is connected to the voltage supply circuit 48 via the voltage line 38.
  • the blocking structure 282 Due to the blocking structure 282, the same effect as that of the first embodiment can be obtained even in the image pickup device including the photodiode in the semiconductor substrate. Further, similarly to the second modification of the first embodiment, the blocking structure 282 can be used as a substrate contact.
  • the imaging device according to the present disclosure has been described based on the embodiment and the modification, but the present disclosure is not limited to the embodiment and the modification.
  • various modifications conceived by those skilled in the art may be applied to the embodiments and modifications, and other embodiments may be constructed by combining some components of the embodiments and modifications. , Are within the scope of the present disclosure.
  • various modifications, replacements, additions, omissions, and the like can be made to the above-described embodiments and modified examples within the scope of the claims or the scope equivalent thereto.
  • each of the signal detection transistor 22, the address transistor 24, and the reset transistor 26 described above may be an N-channel MOSFET or a P-channel MOSFET. It is not necessary for all of these transistors to be either N-channel MOSFETs or P-channel MOSFETs.
  • the source and drain of each of these transistors may be replaced with each other.
  • the blocking structure is provided between n-type impurity region 68bn and n-type impurity region 67n in a plan view, but is not limited to this position. It may be arranged between n-type impurity region 67n and any impurity region that can be a carrier generation region. As a result, the blocking structure is provided in many paths that can flow into the charge storage region, and the leak current to the charge storage region can be further suppressed.
  • the semiconductor layer in the blocking structure is a linear rectangular region in plan view, but the shape is not limited to such a shape. It may have another shape such as an L shape, or may have a shape that extends longer than the above-described embodiment and modification.
  • the blocking structure is provided in many paths that can flow into the charge storage region, and the leak current to the charge storage region can be further suppressed.
  • an imaging device capable of capturing an image with high image quality while suppressing the influence of leak current.
  • the imaging device of the present disclosure is useful for, for example, an image sensor, a digital camera, and the like.
  • the imaging device of the present disclosure can be used for medical cameras, robot cameras, security cameras, cameras mounted on a vehicle, and the like.
  • Photoelectric conversion structure 14A, 14B Signal detection circuit 16A Feedback circuit 22 Signal detection transistor 22e Signal detection transistor gate electrode 24 Address transistor 24e Address transistor gate electrode 26 Reset transistor 26e Reset transistor gate electrode 27 OF transistor 27e OF transistor gate electrode 28, 281, 282 Breaking structure 28a p-type impurity region 28b n-type impurity region 29 transfer transistor 29e transfer transistor gate electrode 60 semiconductor substrate 61 supporting substrate 61p , 63p, 65p p-type semiconductor layer 62n n-type semiconductor layer 64 p-type region 66p p-type impurity region 67a, 67b, 67n, 68an, 68bn, 68cn, 68dn, 68en n-type impurity region 69 element isolation region 69pa, 69pb impurity region 70, 71, 72 Insulating layer 90 Interlayer insulating layer 100 Imaging device R1 Imaging region R2 Peripheral

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Abstract

本開示の一態様に係る撮像装置は、入射光を電荷に変換する光電変換部と、半導体基板中に位置し、光電変換部に電気的に接続され、第１導電型の不純物を含む第１不純物領域と、半導体基板中に位置し、第１導電型の不純物を含み、第１不純物領域とは異なる第２不純物領域と、半導体基板中に位置し、平面視において第１不純物領域と第２不純物領域の間に位置し、第１導電型とは異なる第２導電型の不純物を含む第３不純物領域と、半導体基板上に位置し、第３不純物領域に電気的に接続され、第２導電型の不純物を含む半導体を含む第１コンタクトと、を備える。

Description

撮像装置
　本開示は、撮像装置に関する。
　デジタルカメラなどにＣＣＤ（Charge Coupled Device）イメージセンサおよびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが広く用いられている。よく知られているように、これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。
　他方、光電変換層を有する光電変換部を半導体基板の上方に配置した構造が、例えば特許文献１及び２において提案されている。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置では、光電変換によって発生した電荷が、電荷蓄積領域（「フローティングディフュージョン」と呼ばれる）に蓄積される。電荷蓄積領域に蓄積された電荷量に応じた信号が、半導体基板に形成されたＣＣＤ回路またはＣＭＯＳ回路を介して読み出される。
国際公開第２０１４／００２３３０号 国際公開第２０１２／１４７３０２号
　画像を表現する信号電荷とは異なる電荷が、信号電荷を一時的に保持する拡散領域へ流入すると、ノイズの原因となり得る。ノイズは、得られる画像を劣化させる。このような意図しない電荷の移動を抑制できると有益である。以下では、このような、意図しない電荷の移動をリーク電流と表現することがある。
　本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。
　本開示の一態様に係る撮像装置は、半導体基板と、入射光を電荷に変換する光電変換部と、前記半導体基板中に位置し、前記光電変換部に電気的に接続され、第１導電型の不純物を含む第１不純物領域と、前記半導体基板中に位置し、前記第１導電型の不純物を含み、前記第１不純物領域とは異なる第２不純物領域と、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第２不純物領域との間に位置し、前記第１導電型とは異なる第２導電型の不純物を含む第３不純物領域と、前記半導体基板上に位置し、前記第３不純物領域に電気的に接続され、前記第２導電型の不純物を含む半導体を含む第１コンタクトと、を備える。
　また、本開示の他の一態様に係る撮像装置は、半導体基板と、入射光を電荷に変換する光電変換部と、前記半導体基板中に位置し、前記光電変換部に電気的に接続され、第１導電型の不純物を含む第１不純物領域と、前記半導体基板中に位置し、前記第１導電型の不純物を含み、前記第１不純物領域とは異なる第２不純物領域と、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第２不純物領域との間に位置し、前記第１導電型の不純物を含む第６不純物領域と、前記半導体基板上に位置し、前記第６不純物領域に電気的に接続され、前記第１導電型の不純物を含む半導体を含む第３コンタクトと、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第６不純物領域との間、および、平面視において前記第２不純物領域と前記第６不純物領域との間に位置し、前記第１導電型とは異なる第２導電型の不純物を含む第７不純物領域と、を備える。
　包括的または具体的な態様は、素子、デバイス、モジュール、システムまたは方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システムおよび方法の任意の組み合わせによって実現されてもよい。
　開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
　本開示によれば、リーク電流が抑制された撮像装置を提供できる。
本開示の第１の実施形態に係る撮像装置の例示的な構成を示す図である。 本開示の第１の実施形態に係る撮像装置の例示的な回路構成を示す図である。 本開示の第１の実施形態に係る画素における各素子のレイアウトの一例を示す平面図である。 本開示の第１の実施形態に係る画素の例示的な構成を示す模式的な断面図である。 図３Ｂに示される遮断構造に近い領域における、シミュレーションによって得られた不純物濃度のプロファイルを示す図である。 図３Ｂに示される遮断構造に近い領域における、シミュレーションによって得られた不純物濃度のプロファイルを示す図である。 電荷蓄積領域へのリーク電流の大きさについて、第１の実施形態と参考例とで比較して示す図である。 遮断構造に近い半導体基板の断面における電子電流分布について、第１の実施形態と参考例とで比較して示す図である。 本開示の第１の実施形態の第１の変形例に係る画素における各素子のレイアウトの一例を示す平面図である。 本開示の第１の実施形態の第２の変形例に係る画素における各素子のレイアウトの一例を示す平面図である。 本開示の第１の実施形態の第２の変形例に係る画素の例示的な構成を示す模式的な断面図である。 本開示の第１の実施形態の第３の変形例に係る画素における各素子のレイアウトの一例を示す平面図である。 本開示の第１の実施形態の第４の変形例に係る画素の例示的な構成を示す模式的な断面図である。 本開示の第１の実施形態の第４の変形例に係る画素の例示的な構成を示す模式的な断面図である。 本開示の第２の実施形態に係る撮像装置の例示的な回路構成を示す図である。 本開示の第２の実施形態に係る画素における各素子のレイアウトの一例を示す平面図である。 本開示の第３の実施形態に係る撮像装置の例示的な回路構成を示す図である。 本開示の第３の実施形態に係る画素における各素子のレイアウトの一例を示す平面図である。
　（本開示の概要）
　本開示の一態様の概要は以下のとおりである。
　本開示の一態様に係る撮像装置は、半導体基板と、入射光を電荷に変換する光電変換部と、前記半導体基板中に位置し、前記光電変換部に電気的に接続され、第１導電型の不純物を含む第１不純物領域と、前記半導体基板中に位置し、前記第１導電型の不純物を含み、前記第１不純物領域とは異なる第２不純物領域と、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第２不純物領域との間に位置し、前記第１導電型とは異なる第２導電型の不純物を含む第３不純物領域と、前記半導体基板上に位置し、前記第３不純物領域に電気的に接続され、前記第２導電型の不純物を含む半導体を含む第１コンタクトと、を備える。
　これにより、少数キャリアが第２不純物領域から第１不純物領域に向かう拡散によって移動しようとしても、第１コンタクトの直下に形成された第３不純物領域によるポテンシャル障壁によって、その移動が妨げられる。また、逆極性の電荷との再結合によって少数キャリアが消滅する。すなわち、第１不純物領域への少数キャリアの移動が第３不純物領域によって遮断され、その結果、第１不純物領域への少数キャリアの混入によるリーク電流が抑制される。
　ここで、前記第１コンタクト内の前記第２導電型の不純物濃度は、前記第３不純物領域の前記半導体基板表面より下方に位置する部分における前記第２導電型の不純物濃度よりも大きくてもよい。
　これにより、第３不純物領域の半導体基板表面の不純物濃度をより高くすることができる。よって、第３不純物領域によるリーク電流の抑制をより確実なものにできる。
　また、前記撮像装置は、前記第１コンタクトに電圧を供給する電圧供給回路、及び前記半導体基板中に位置し、前記第２導電型の不純物を含むウェル領域をさらに備え、前記第１不純物領域、前記第２不純物領域、および、前記第３不純物領域は、前記ウェル領域内に位置してもよい。
　これにより、第１コンタクトに供給された電圧は、第３不純物領域を介してウェル領域に印加される。よって、第１コンタクトを基板コンタクトとして用いることができる。
　また、前記撮像装置は、第１画素をさらに備え、前記第１画素は、前記第１不純物領域、前記第２不純物領域、前記第３不純物領域、及び前記第１コンタクトを含んでもよい。
　また、前記撮像装置は、第１画素と、前記第１画素とは異なる第２画素と、をさらに備え、前記第１画素は、前記第１不純物領域を含み、前記第２画素は、前記第２不純物領域を含んでもよい。
　これにより、第３不純物領域は、画素間に位置することになる。よって、画素間における少数キャリアの混入によるリーク電流が抑制される。
　また、前記撮像装置は、第１画素と、前記第１画素とは異なる第２画素と、をさらに備え、前記第１画素は、前記第１不純物領域と、前記第２不純物領域と、前記第３不純物領域と、前記第１コンタクトと、を含み、前記第２画素は、前記半導体基板中に位置し、前記第１導電型の不純物を含む第４不純物領域と、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第４不純物領域との間に位置し、前記第２導電型の不純物を含む第５不純物領域と、前記半導体基板上に位置し、前記第５不純物領域に電気的に接続され、前記第２導電型の不純物を含む半導体を含む第２コンタクトと、を含んでもよい。
　これにより、隣接する２つの画素の境界にも、第１コンタクトおよび第３不純物領域と同様の第２コンタクトおよび第５不純物領域が形成される。よって、画素内だけでなく、画素間におけるリーク電流も抑制される。
　また、本開示の他の一態様に係る撮像装置は、半導体基板と、入射光を電荷に変換する光電変換部と、前記半導体基板中に位置し、前記光電変換部に電気的に接続され、第１導電型の不純物を含む第１不純物領域と、前記半導体基板中に位置し、前記第１導電型の不純物を含み、前記第１不純物領域とは異なる第２不純物領域と、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第２不純物領域との間に位置し、前記第１導電型の不純物を含む第６不純物領域と、前記半導体基板上に位置し、前記第６不純物領域に電気的に接続され、前記第１導電型の不純物を含む半導体を含む第３コンタクトと、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第６不純物領域との間、および、平面視において前記第２不純物領域と前記第６不純物領域との間に位置し、前記第１導電型とは異なる第２導電型の不純物を含む第７不純物領域と、を備える。
　これにより、少数キャリアが第２不純物領域から第１不純物領域に向かう拡散によって移動しようとしても、第３コンタクトの直下に形成された第６不純物領域によるポテンシャル障壁によって、その移動が妨げられる。さらに、素子分離領域としての第７不純物領域が設けられているので、逆極性の電荷との再結合によって少数キャリアが消滅する。すなわち、第１不純物領域への少数キャリアの移動が第３不純物領域及び第７不純物領域によって遮断され、その結果、第１不純物領域への少数キャリアの混入によるリーク電流が抑制される。
　ここで、前記第３コンタクト内の前記第１導電型の不純物濃度は、前記第６不純物領域の前記半導体基板表面より下方に位置する部分における前記第１導電型の不純物濃度よりも大きくてもよい。
　これにより、第６不純物領域の半導体基板表面の不純物濃度をより高くすることができる。よって、第６不純物領域によるリーク電流の抑制をより確実なものにできる。
　また、前記第３コンタクトに電圧を供給する電圧供給回路、及び前記半導体基板中に位置し、前記第２導電型の不純物を含むウェル領域をさらに備え、前記第１不純物領域、前記第２不純物領域、前記第６不純物領域、および、前記第７不純物領域は、前記ウェル領域内に位置してもよい。
　これにより、第３コンタクトに供給された電圧は、第６不純物領域を介してウェル領域に印加される。よって、第３コンタクトを基板コンタクトとして用いることができる。
　また、前記撮像装置は、第１画素と、前記第１画素とは異なる第２画素と、をさらに備え、前記第１画素は、前記第１不純物領域を含み、前記第２画素は、前記第２不純物領域を含んでもよい。
　これにより、第６不純物領域は、画素間に位置することになる。よって、画素間における少数キャリアの混入によるリーク電流が抑制される。
　また、前記撮像装置は、第１画素と、前記第１画素とは異なる第２画素と、をさら備え、前記第１画素は、前記第１不純物領域と、前記第２不純物領域と、前記第６不純物領域と、前記第７不純物領域と、前記第３コンタクトと、を含み、前記第２画素は、前記半導体基板中に位置し、前記第１導電型の不純物を含む第４不純物領域と、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第４不純物領域との間に位置し、前記第１導電型の不純物を含む第８不純物領域と、前記半導体基板上に位置し、前記第８不純物領域に電気的に接続され、前記第１導電型の不純物を含む半導体を含む第４コンタクトと、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第８不純物領域との間、および、平面視において前記第４不純物領域と前記第８不純物領域との間に位置し、前記第２導電型の不純物を含む第９不純物領域と、を含んでもよい。
　これにより、隣接する２つの画素の境界にも、第３コンタクトおよび第６不純物領域と同様の第４コンタクトおよび第８不純物領域が形成される。よって、画素内だけでなく、画素間におけるリーク電流も抑制される。
　また、前記撮像装置は、前記半導体基板中に位置し、前記第２導電型の不純物を含む第１領域と、前記第１領域上の全面を覆い、前記第１導電型の不純物を含む第２領域と、をさらに備え、前記ウェル領域は、前記第２領域上に位置してもよい。
　これにより、第２導電型の不純物を含む第１領域の全面を覆い、第１導電型の不純物を含む第２領域が設けられる。よって、第１領域または周辺回路からの少数キャリアの流入が抑制される。
　以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。また、図面が過度に複雑になることを避けるために、一部の要素の図示を省略することがある。
　また、図面に示す各種の要素は、本開示の理解のために模式的に示したにすぎず、寸法比および外観などは実物と異なり得る。つまり、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。
　また、本明細書において、平行または一致などの要素間の関係性を示す用語、および、円形または矩形などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構造における積層順を基に相対的な位置関係により規定される用語として用いる。具体的には、撮像装置の受光側を「上方」とし、受光側と反対側を「下方」とする。各部材の「上面」、「下面」についても同様に、撮像装置の受光側に対向する面を「上面」とし、受光側と反対側に対向する面を「下面」とする。なお、「上方」、「下方」、「上面」および「下面」などの用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置の使用時における姿勢を限定する意図ではない。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。また、本明細書において、「平面視」とは、半導体基板に垂直な方向から見たときのことを言う。
　（第１の実施形態）
　図１は、本開示の第１の実施形態による撮像装置１００の例示的な構成を示す。図１に示す撮像装置１００は、半導体基板６０に形成された複数の画素１０および周辺回路を有する。
　図１に示す例では、画素１０が、ｍ行ｎ列の複数の行および列に配列されている。ここで、ｍ、ｎは、独立して１以上の整数を表す。画素１０は、半導体基板６０に例えば２次元に配列されることにより、撮像領域Ｒ１を形成する。
　画素１０の数および配置は、図示する例に限定されない。例えば、撮像装置１００に含まれる画素１０の数は、１つであってもよい。この例では、各画素１０の中心が正方格子の格子点上に位置しているが、例えば、各画素１０の中心が、三角格子、六角格子などの格子点上に位置するように複数の画素１０を配置してもよい。例えば、画素１０を１次元に配列することにより、撮像装置１００をラインセンサとして利用し得る。
　図１に例示する構成において、周辺回路は、垂直走査回路４２、水平信号読み出し回路４４を含む。図１に例示するように、周辺回路は、付加的に、制御回路４６および電圧供給回路４８を含み得る。周辺回路が、信号処理回路、出力回路などをさらに含んでいてもかまわない。図１に示す例では、周辺回路に含まれる各回路は、半導体基板６０上に設けられている。ただし、周辺回路の一部が、画素１０の形成された半導体基板６０とは異なる他の基板上に配置されることもあり得る。
　垂直走査回路４２は、行走査回路とも呼ばれ、複数の画素１０の各行に対応して設けられたアドレス信号線３４との接続を有する。後述するように、複数の画素１０の各行に対応して設けられる信号線は、アドレス信号線３４に限定されず、垂直走査回路４２には、複数の画素１０の行ごとに複数の種類の信号線が接続され得る。水平信号読み出し回路４４は、列走査回路とも呼ばれ、複数の画素１０の各列に対応して設けられた垂直信号線３５との接続を有する。
　制御回路４６は、撮像装置１００の例えば外部から与えられる指令データ、クロックなどを受け取って撮像装置１００全体を制御する。典型的には、制御回路４６は、タイミングジェネレータを有し、垂直走査回路４２、水平信号読み出し回路４４、電圧供給回路４８などに駆動信号を供給する。図１中、制御回路４６から延びる矢印は、制御回路４６からの出力信号の流れを模式的に表現している。制御回路４６は、例えば１以上のプロセッサを含むマイクロコントローラによって実現され得る。制御回路４６の機能は、汎用の処理回路とソフトウェアとの組み合わせによって実現されてもよいし、このような処理に特化したハードウェアによって実現されてもよい。
　電圧供給回路４８は、電圧線３８を介して、各画素１０に所定の電圧を供給する。電圧供給回路４８は、特定の電源回路に限定されず、バッテリーなどの電源から供給された電圧を所定の電圧に変換する回路であってもよいし、所定の電圧を生成する回路であってもよい。電圧供給回路４８は、上述の垂直走査回路４２の一部であってもよい。図１において模式的に示すように、周辺回路を構成するこれらの回路は、撮像領域Ｒ１の外側の周辺領域Ｒ２に配置される。
　図２は、本開示の第１の実施形態に係る撮像装置１００の例示的な回路構成を模式的に示す。図２では、図面が複雑となることを避けるために、２行２列に配列された４つの画素１０Ａが代表して示されている。これら画素１０Ａの各々は、図１に示す画素１０の一例であり、光電変換部としての光電変換構造１２を有し、光電変換構造１２に電気的に接続された信号検出回路１４Ａを含む。後に図面を参照して詳しく説明するように、光電変換構造１２は、半導体基板６０の上方に配置された光電変換層を含む。すなわち、ここでは、撮像装置１００として積層型の撮像装置を例示する。
　光電変換構造１２は、光の入射を受けて正および負の電荷、典型的には、正孔－電子対を発生させる。光電変換構造１２は、半導体基板６０の上方に配置された光電変換層を含む光電変換構造、あるいは、半導体基板６０に形成されたフォトダイオードであり得る。なお、図２では、各画素１０Ａの光電変換構造１２が空間的に互いに分離されて示されているが、これは説明の便宜に過ぎず、複数の画素１０Ａの光電変換構造１２が互いに間隔をあけずに半導体基板６０上に連続的に配置されることもあり得る。各画素１０Ａが、光電変換構造１２として例えば半導体基板６０の上方に光電変換構造を有する場合、図１の撮像領域Ｒ１は、半導体基板６０のうち、光電変換構造によって覆われている領域として規定され得る。
　各画素１０Ａの光電変換構造１２は、蓄積制御線３１との接続を有する。撮像装置１００の動作時、蓄積制御線３１には所定の電圧が印加される。例えば、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合であれば、撮像装置１００の動作時に蓄積制御線３１に例えば１０Ｖ程度の正電圧が印加され得る。以下では、信号電荷として正孔を利用する場合を例示する。
　図２に例示する構成において、信号検出回路１４Ａは、信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６を含む。後に図面を参照して詳しく説明するように、信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６は、典型的には、光電変換構造１２を支持する半導体基板６０に形成された電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。以下では、特に断りの無い限り、トランジスタとしてＮチャンネルＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＦＥＴ）を用いる例を説明する。なお、ＦＥＴの２つの拡散層のうちどちらがソースおよびドレインに該当するかは、ＦＥＴの極性およびその時点での電位の高低によって決定される。そのため、どちらがソースおよびドレインであるかはＦＥＴの作動状態によって変動しうる。
　図２において模式的に示すように、信号検出トランジスタ２２のゲートは、光電変換構造１２に電気的に接続されている。所定の電圧を動作時に蓄積制御線３１に印加することにより、例えば正孔を電荷蓄積ノードＦＤに信号電荷として蓄積することができる。ここで、電荷蓄積ノードＦＤは、信号検出トランジスタ２２のゲートを光電変換構造１２に接続するノードであり、後に図面を参照して説明するように、半導体基板６０に形成された不純物領域をその一部に含む。図示する例において、電荷蓄積ノードＦＤは、光電変換構造１２によって生成された電荷を一時的に保持する機能を有する。
　信号検出トランジスタ２２のドレインは、撮像装置１００の動作時に各画素１０Ａに例えば３．３Ｖ程度の電源電圧ＶＤＤを供給する電源配線３２に接続され、ソースは、アドレストランジスタ２４を介して垂直信号線３５に接続される。信号検出トランジスタ２２は、ドレインに電源電圧ＶＤＤの供給を受けることにより、電荷蓄積ノードＦＤに蓄積された信号電荷の量に応じた信号電圧を出力する。
　信号検出トランジスタ２２と垂直信号線３５との間に接続されたアドレストランジスタ２４のゲートには、アドレス信号線３４が接続されている。したがって、垂直走査回路４２は、アドレストランジスタ２４のオンおよびオフを制御する行選択信号をアドレス信号線３４に印加することにより、選択した画素１０Ａの信号検出トランジスタ２２の出力を、対応する垂直信号線３５に読み出すことができる。なお、アドレストランジスタ２４の配置は、図２に示す例に限定されず、信号検出トランジスタ２２のドレインと電源配線３２との間であってもよい。
　垂直信号線３５の各々には、負荷回路４５およびカラム信号処理回路４７が接続されている。負荷回路４５は、信号検出トランジスタ２２とともにソースフォロア回路を形成する。カラム信号処理回路４７は、行信号蓄積回路とも呼ばれ、相関２重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換などを行う。水平信号読み出し回路４４は、複数のカラム信号処理回路４７から水平共通信号線４９に信号を順次読み出す。負荷回路４５およびカラム信号処理回路４７は、上述の周辺回路の一部であり得る。
　リセットトランジスタ２６のゲートには、垂直走査回路４２との接続を有するリセット信号線３６が接続される。リセット信号線３６は、アドレス信号線３４と同様に複数の画素１０Ａの行ごとに設けられる。垂直走査回路４２は、アドレス信号線３４に行選択信号を印加することによってリセットの対象となる画素１０Ａを行単位で選択することができ、リセット信号線３６を介してリセットトランジスタ２６のゲートにリセット信号を印加することにより、選択された行のリセットトランジスタ２６をオンとすることができる。リセットトランジスタ２６がオンとされることにより、電荷蓄積ノードＦＤの電位がリセットされる。
　この例では、リセットトランジスタ２６のドレインおよびソースの一方は、電荷蓄積ノードＦＤに接続され、ドレインおよびソースの他方は、複数の画素１０Ａの列ごとに設けられたフィードバック線５３のうちの対応する１つに接続されている。すなわち、この例では、光電変換構造１２の電荷を初期化するリセット電圧として、フィードバック線５３の電圧が電荷蓄積ノードＦＤに供給される。
　図２に例示する構成において、撮像装置１００は、反転増幅器５０を帰還経路の一部に含むフィードバック回路１６Ａを有する。図２に示すように、反転増幅器５０は、複数の画素１０Ａの列ごとに設けられており、上述のフィードバック線５３は、複数の反転増幅器５０のうちの対応する１つの出力端子に接続されている。反転増幅器５０は、上述の周辺回路の一部であり得る。
　図示するように、反転増幅器５０の反転入力端子は、対応する列の垂直信号線３５に接続され、反転増幅器５０の非反転入力端子には、撮像装置１００の動作時、例えば１Ｖまたは１Ｖ近傍の正電圧である参照電圧Ｖｒｅｆが供給される。アドレストランジスタ２４およびリセットトランジスタ２６をオンとすることにより、その画素１０Ａの出力を負帰還させる帰還経路を形成することができ、帰還経路の形成により、垂直信号線３５の電圧が、反転増幅器５０の非反転入力端子への入力電圧Ｖｒｅｆに収束する。換言すれば、帰還経路の形成により、電荷蓄積ノードＦＤの電圧が、垂直信号線３５の電圧がＶｒｅｆとなるような電圧にリセットされる。電圧Ｖｒｅｆとしては、電源電圧および接地の範囲内の任意の大きさの電圧を用い得る。帰還経路の形成により、リセットトランジスタ２６のオフに伴って発生するリセットノイズを低減可能である。フィードバックを利用したリセットノイズの抑制の詳細は、国際公開第２０１２／１４７３０２号において説明されている。参考のために、国際公開第２０１２／１４７３０２号の開示内容の全てを本明細書に援用する。
　（画素１０Ａのデバイス構造）
　図３Ａは、画素１０Ａにおける各素子のレイアウトの一例を示す。図３Ｂは、画素１０Ａのデバイス構造の一例を模式的に示す。図３Ａは、図３Ｂに示す画素１０Ａを、半導体基板６０の法線方向に沿って見たときの、半導体基板６０に形成された各素子の配置を模式的に示している。図３Ａ中の３Ｂ－３Ｂ破線に沿って画素１０Ａを切断して展開すれば、図３Ｂに示す断面が得られる。
　図３Ｂを参照する。画素１０Ａは、概略的には、半導体基板６０と、半導体基板６０の上方に配置された光電変換構造１２と、導電構造８９とを含む。図示するように、光電変換構造１２は、半導体基板６０を覆う層間絶縁層９０に支持され、導電構造８９は、層間絶縁層９０の内部に配置されている。図示する例において、層間絶縁層９０は、複数層の絶縁層を含み、導電構造８９は、層間絶縁層９０の内部に配置された複数層の配線層の各一部を含む。層間絶縁層９０中に配置された複数層の配線層は、アドレス信号線３４およびリセット信号線３６などをその一部に有する配線層、垂直信号線３５、電源配線３２およびフィードバック線５３などをその一部に有する配線層などを含み得る。言うまでもないが、層間絶縁層９０中の絶縁層の数および配線層の数は、この例に限定されず、任意に設定可能である。
　光電変換構造１２は、入射光を電荷に変換する光電変換部の一例であり、層間絶縁層９０上に形成された画素電極１２ａ、光の入射側に配置された対向電極１２ｃ、および、これらの電極間に配置された光電変換層１２ｂを含む。光電変換構造１２の光電変換層１２ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成され、対向電極１２ｃを介して入射した光を受けて、光電変換により正および負の電荷を生成する。光電変換層１２ｂは、典型的には、複数の画素１０Ａにわたって連続的に形成される。光電変換層１２ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
　対向電極１２ｃは、ＩＴＯなどの透明導電性材料から形成された透光性の電極である。本明細書における「透光性」の用語は、光電変換層１２ｂが吸収可能な波長の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。典型的には、対向電極１２ｃは、光電変換層１２ｂと同様に、複数の画素１０Ａにわたって形成される。図３Ｂにおいて図示が省略されているが、対向電極１２ｃは、上述の蓄積制御線３１との接続を有する。撮像装置１００の動作時、蓄積制御線３１の電位を制御して対向電極１２ｃの電位を画素電極１２ａの電位よりも例えば高くすることにより、光電変換で生成された正および負の電荷のうち正の電荷を画素電極１２ａによって選択的に収集することができる。複数の画素１０Ａにわたって連続した単一の層の形で対向電極１２ｃを形成することにより、複数の画素１０Ａの対向電極１２ｃに一括して所定の電位を印加することが可能になる。
　画素電極１２ａは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される電極である。画素電極１２ａは、隣接する他の画素１０Ａの画素電極１２ａから空間的に分離されることにより、他の画素１０Ａの画素電極１２ａから電気的に分離される。
　導電構造８９は、複数の配線およびプラグｐａ１と、コンタクトプラグｃｐ１とを含み、その一端は、画素電極１２ａに接続されている。複数の配線およびプラグｐａ１は、典型的には、銅もしくはタングステンなどの金属、または、金属窒化物もしくは金属酸化物などの金属化合物から形成される。コンタクトプラグｃｐ１は、例えば、ｐ型不純物がドープされたポリシリコンで形成される。後述する他のコンタクトプラグについても同様である。後述するように、半導体基板６０に形成された回路素子に導電構造８９の他端が接続されることにより、光電変換構造１２の画素電極１２ａと半導体基板６０上の回路とが互いに電気的に接続される。
　ここで、半導体基板６０に注目する。図３Ｂに模式的に示すように、半導体基板６０は、支持基板６１と、支持基板６１上に形成された１以上の半導体層とを含む。ここでは、支持基板６１として、ｐ型シリコン基板を例示する。
　図３Ｂに例示する構成において、半導体基板６０は、支持基板６１上のｐ型半導体層６１ｐと、ｐ型半導体層６１ｐ上のｎ型半導体層６２ｎと、ｎ型半導体層６２ｎ上のｐ型半導体層６３ｐと、ｐ型半導体層６３ｐ上に位置する第１半導体層としてのｐ型半導体層６５ｐとを有する。
　なお、本実施の形態では、ｎ型を第１導電型、ｐ型を第２導電型と呼ぶ。ｐ型半導体層６１ｐは、半導体基板６０中に位置し、第２導電型の不純物を含む第１領域の一例である。また、ｎ型半導体層６２ｎは、第１領域を覆い、第１導電型の不純物を含む第２領域の一例である。また、ｐ型半導体層６５ｐと後述するｐ型不純物領域６６ｐとは、第２領域上に位置するウェル領域を構成している。
　典型的には、ｐ型半導体層６３ｐは、支持基板６１の全面にわたって形成される。ｐ型半導体層６１ｐ、ｎ型半導体層６２ｎ、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐの各々は、典型的には、エピタキシャル成長で形成した半導体層への不純物のイオン注入によって形成される。ｐ型半導体層６５ｐにおける不純物濃度は、ｐ型半導体層６１ｐの不純物濃度よりも高い。
　第２半導体層としてのｎ型半導体層６２ｎは、ｐ型半導体層６１ｐとｐ型半導体層６３ｐとの間に位置する。図３Ａにおいては図示が省略されているが、ｎ型半導体層６２ｎには、不図示のウェルコンタクトが接続される。ウェルコンタクトは、撮像領域Ｒ１の外側に設けられ、撮像装置１００の動作時、ｎ型半導体層６２ｎの電位は、ウェルコンタクトを介して制御される。ｎ型半導体層６２ｎを設けることにより、信号電荷を蓄積する電荷蓄積領域への支持基板６１または周辺回路からの少数キャリアの流入が抑制される。
　また、半導体基板６０は、ｐ型半導体層６１ｐおよびｎ型半導体層６２ｎを貫通するようにしてｐ型半導体層６３ｐおよび支持基板６１の間に設けられたｐ型領域６４を有する。ｐ型領域６４は、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐと比較して高い不純物濃度を有し、ｐ型半導体層６３ｐと支持基板６１とを電気的に接続する。支持基板６１は、図３Ｂにおいては不図示の、撮像領域Ｒ１の外側に設けられた基板コンタクトとの接続を有する。撮像装置１００の動作時、基板コンタクトを介して、支持基板６１およびｐ型半導体層６３ｐの電位が制御される。また、ｐ型半導体層６３ｐに接するようにｐ型半導体層６５ｐを配置することにより、撮像装置１００の動作時にｐ型半導体層６３ｐを介してｐ型半導体層６５ｐの電位を制御することが可能である。
　図３Ｂに例示する構成において、ｐ型半導体層６５ｐは、不純物の濃度がより低いｐ型不純物領域６６ｐを有し、ｐ型不純物領域６６ｐ中にｎ型不純物領域６７ｎが形成されている。ｎ型不純物領域６７ｎは、半導体基板６０中に位置し、光電変換構造１２に電気的に接続され、第１導電型の不純物を含む第１不純物領域の一例である。図３Ｂに模式的に示すように、ｎ型不純物領域６７ｎは、半導体基板６０の表面の近傍に形成されており、その少なくとも一部は、半導体基板６０の表面に位置している。ここでは、ｎ型不純物領域６７ｎは、第１領域６７ａと、第１領域６７ａ内に位置し、第１領域６７ａよりも相対的に不純物濃度の高い第２領域６７ｂとを含んでいる。
　半導体基板６０の光電変換構造１２側の主面上には、絶縁層が配置される。この例では、半導体基板６０の光電変換構造１２側の主面は、第１絶縁層７０および第２絶縁層７１によって覆われている。第１絶縁層７０は、例えばシリコンの熱酸化膜である。第２絶縁層７１は、例えば二酸化シリコン層である。第２絶縁層７１が、複数の絶縁層を含む積層構造を有していてもよい。
　第１絶縁層７０は、ｎ型不純物領域６７ｎの第２領域６７ｂ上にコンタクトホールｈ１を有する。図３Ｂに示す例では、導電構造８９の一部であるコンタクトプラグｃｐ１がコンタクトホールｈ１を貫通して第２領域６７ｂに接続され、これにより、ｎ型不純物領域６７ｎが、導電構造８９を介して光電変換構造１２の画素電極１２ａに電気的に接続されている。
　ｐウェルとしてのｐ型不純物領域６６ｐと、ｎ型不純物領域６７ｎとの間のｐｎ接合によって形成される接合容量が信号電荷の少なくとも一部を蓄積する容量として機能することにより、ｎ型不純物領域６７ｎは、信号電荷を一時的に保持する電荷蓄積領域として機能する。導電構造８９およびｎ型不純物領域６７ｎは、上述の電荷蓄積ノードＦＤの少なくとも一部を構成するといえる。
　上述したように、ｐ型半導体層６３ｐに隣接してｐ型半導体層６５ｐを配置することにより、撮像装置１００の動作時にｐ型半導体層６５ｐの電位を、ｐ型半導体層６３ｐを介して制御することが可能である。このような構造の採用により、光電変換構造１２との電気的接続を有するコンタクトプラグｃｐ１と半導体基板６０とが接触する部分の周囲に、相対的に不純物濃度の低い領域を配置することが可能になる。この例では、ｎ型不純物領域６７ｎの第２領域６７ｂの周囲に、第１領域６７ａおよびｐ型不純物領域６６ｐを配置している。相対的に不純物濃度の低い第１領域６７ａを第２領域６７ｂの周囲に配置することにより、ｎ型不純物領域６７ｎと、ｐ型半導体層６５ｐまたはｐ型不純物領域６６ｐとの間のｐｎ接合によって形成される電界強度を緩和し得る。ｐｎ接合によって形成される電界強度が緩和されることにより、ｐｎ接合によって形成される電界に起因するリーク電流を抑制する効果が得られる。
　なお、ｎ型不純物領域６７ｎにおける第２領域６７ｂの形成は必須ではない。ただし、コンタクトプラグｃｐ１と半導体基板６０との接続部分である第２領域６７ｂの不純物濃度を比較的高くすることにより、コンタクトプラグｃｐ１と半導体基板６０とが接触する部分の周囲の空乏層の広がりを抑制する効果が得られ、コンタクトプラグｃｐ１と半導体基板６０との界面における半導体基板６０の結晶欠陥、換言すれば、界面準位に起因する、電荷蓄積領域としてのｎ型不純物領域６７ｎへの意図しない電荷の流入および／またはｎ型不純物領域６７ｎからの意図しない電荷の流出を抑制し得る。また、比較的高い不純物濃度を有する第２領域６７ｂにコンタクトプラグｃｐ１を接続することにより、コンタクト抵抗を低減する効果も得られる。
　半導体基板６０には、上述の信号検出回路１４Ａが形成される。画素１０Ａ中の信号検出回路１４Ａは、互いに隣接する画素１０Ａ間に素子分離領域６９が配置されることにより、隣接する他の画素１０Ａ中の信号検出回路１４Ａから電気的に分離される。素子分離領域６９は、例えばｐ型の不純物領域である。
　信号検出回路１４Ａのうち、リセットトランジスタ２６は、ｎ型不純物領域６７ｎをドレイン領域およびソース領域の一方として含み、ｎ型不純物領域６８ａｎをドレイン領域およびソース領域の他方として含む。リセットトランジスタ２６は、さらに、第１絶縁層７０上のゲート電極２６ｅを含み、第１絶縁層７０のうちゲート電極２６ｅと半導体基板６０との間に位置する部分は、リセットトランジスタ２６のゲート絶縁膜として機能する。ｎ型不純物領域６８ａｎは、ｐ型半導体層６５ｐに形成されており、コンタクトプラグｃｐ２を介してフィードバック線５３に接続されている。
　ｐ型半導体層６５ｐには、ｎ型不純物領域６８ｂｎ、６８ｃｎおよび６８ｄｎも設けられる。ｎ型不純物領域６８ｂｎ、６８ｃｎおよび６８ｄｎは、半導体基板６０中に位置し、第１導電型の不純物を含み、第１不純物領域とは異なる第２不純物領域の一例である。なお、ｎ型不純物領域６８ａｎ、６８ｂｎ、６８ｃｎおよび６８ｄｎの不純物濃度は、ｎ型不純物領域６７ｎの第１領域６７ａの不純物濃度よりも高い。
　信号検出トランジスタ２２は、ｎ型不純物領域６８ｂｎと、ｎ型不純物領域６８ｃｎと、第１絶縁層７０上のゲート電極２２ｅとを含む。この例では、ゲート電極２２ｅは、アドレス信号線３４およびリセット信号線３６などが位置するレイヤーにおいて、導電構造８９のうち画素電極１２ａとコンタクトプラグｃｐ１とを互いに接続する部分に接続されている。換言すれば、導電構造８９は、ゲート電極２２ｅとの電気的接続も有している。
　ドレイン領域としてのｎ型不純物領域６８ｂｎには、コンタクトプラグｃｐ３がコンタクトホールｈ３を貫通して接続されている。コンタクトプラグｃｐ３には、ソースフォロワ電源としての上述の電源配線３２が接続される。
　図３Ｂに模式的に示すように、ｎ型不純物領域６８ｂｎは、電荷蓄積領域としてのｎ型不純物領域６７ｎから離してｐ型半導体層６５ｐ中に配置される。この例では、ｎ型不純物領域６８ｂｎと、ｎ型不純物領域６７ｎとの間に不純物領域６９ｐａおよび６９ｐｂが介在させられることにより、ｎ型不純物領域６８ｂｎがｎ型不純物領域６７ｎから電気的に分離されている。不純物領域６９ｐａおよび６９ｐｂの各々は、上述の素子分離領域６９の一部であり、典型的には、ｐ型の不純物領域である。不純物領域６９ｐａおよび６９ｐｂにおける不純物濃度は、ｐ型半導体層６５ｐの不純物濃度よりも高く、例えば、５×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下程度の範囲である。図示するように、半導体基板６０の主面に垂直な断面を見たとき、不純物領域６９ｐａおよび６９ｐｂは、ｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間において互いに分離してｐ型半導体層６５ｐ中に設けられている。
　さらにここでは、第１絶縁層７０上の、不純物領域６９ｐａと不純物領域６９ｐｂとの間の領域に遮断構造２８が配置されている。遮断構造２８は、半導体層ｃｐ５とｐ型不純物領域２８ａとを含む構造体である。図示するように、半導体層ｃｐ５は、第２絶縁層７１および第３絶縁層７２の積層構造によって覆われる。なお、この例では、第２絶縁層７１および第３絶縁層７２の積層構造は、リセットトランジスタ２６のゲート電極２６ｅおよび後述するゲート電極２２ｅ、２４ｅをも覆っている。半導体層ｃｐ５は、第１絶縁層７０に設けられたコンタクトホールｈ５を貫通して半導体基板６０中のｐ型不純物領域２８ａに接続されている。
　図３Ａに例示する構成において、遮断構造２８は、複数の画素１０Ａの列方向に平行に延びる矩形状を有する。なお、図３Ａに示す例では、信号検出トランジスタ２２およびアドレストランジスタ２４は、紙面における上下方向に沿って直線状に配置されている。これらのドレイン領域およびソース領域は、不純物領域６９ｐａおよび不純物領域６９ｐｂをその一部に含む素子分離領域６９によってリセットトランジスタ２６のドレイン領域およびソース領域から電気的に分離されている。
　（遮断構造の詳細）
　ここで、再び図３Ｂを参照して、遮断構造２８の詳細な構成を説明する。
　上述したように、遮断構造２８は、第３不純物領域の一例であるｐ型不純物領域２８ａを含む。ｐ型不純物領域２８ａは、ｐ型不純物がドープされたポリシリコンである半導体層ｃｐ５からｐ型不純物を拡散させることで、ｐ型半導体層６５ｐ内に、形成される。ｐ型不純物領域２８ａは、半導体基板の表面付近における高濃度のｐ型不純物領域である。なお、半導体層ｃｐ５は、半導体基板６０上に位置し、第３不純物領域に電気的に接続され、第２導電型の不純物を含む半導体を含む第１コンタクトの一例である。
　上述したように、信号検出トランジスタ２２のドレイン領域として機能するｎ型不純物領域６８ｂｎには、撮像装置１００の動作時、３．３Ｖ程度の比較的高い電圧が印加される。本発明者らの検討によると、高電圧が印加されるドレイン領域とその周囲との間に形成されるｐｎ接合で電子が生成されると、その一部が、素子分離領域の界面準位およびシリコン基板表面の界面準位を介した拡散によって電荷蓄積領域に流入することが生じ得る。このような余計な電荷の流入に起因するリーク電流は、得られる画像の劣化の原因となり得る。
　これに対し、ここでは、信号検出トランジスタ２２のドレイン領域としてのｎ型不純物領域６８ａｎと、信号電荷を保持する電荷蓄積領域としてのｎ型不純物領域６７ｎとの間に遮断構造２８を配置している。そのため、例えば、ｎ型不純物領域６８ｂｎからｎ型不純物領域６７ｎに向かって拡散によって移動する電子が生じても、このような電子は、半導体基板６０のうち半導体層ｃｐ５の直下に形成されたｐ型不純物領域２８ａによるポテンシャル障壁によって、他方のｎ型不純物領域に到達し得なくなる、または正孔との再結合によって消滅し得る。すなわち、ｎ型不純物領域６７ｎへの少数キャリアの移動が半導体層ｃｐ５の直下に形成されたｐ型不純物領域２８ａによって遮断され、その結果、ｎ型不純物領域６７ｎへの少数キャリアの混入によるリーク電流が抑制される。
　図４Ａ及び図４Ｂは、図３Ｂに示される遮断構造２８に近い領域における、シミュレーションによって得られた不純物濃度のプロファイルを示す図である。図４Ａは、図３Ｂにおける遮断構造２８に近い領域での断面視における不純物濃度のプロファイルを示す。ただし、図４Ａでは、遮断構造２８に対するｎ型不純物領域６８ｂｎおよびｎ型不純物領域６７ｎの位置関係が図３Ｂとは逆転している。図４Ｂは、図４Ａの破線における半導体基板６０の深さ方向における不純物濃度のプロファイルを示す。なお、図４Ｂには、本実施形態のプロファイルと、参考例のプロファイルが示されている。ここで、参考例は、本実施形態における遮断構造２８に代えて、半導体基板６０の表面近くに形成されたｐ型不純物領域のみを遮断構造として備える撮像装置である。
　図４Ｂに示されるように、本実施形態では、半導体層ｃｐ５の直下に形成されたｐ型不純物領域２８ａの存在により、半導体基板６０の表面において不純物濃度が最大となり、深さが増すに従って不純物濃度が低下する。そして、第１コンタクトである半導体層ｃｐ５内の第２導電型の不純物濃度は、第３不純物領域であるｐ型不純物領域２８ａの半導体基板６０の表面より下の部分の第２導電型の不純物濃度よりも大きい。一方、参考例では、半導体基板６０の表面よりも少し深い位置で不純物濃度が最大となり、その位置よりも深さが増すに従って不純物濃度が低下する。このような差異が生じる理由は、以下のように説明される。本実施形態では、遮断構造２８が、ｐ型不純物が高濃度にドープされたポリシリコンである半導体層ｃｐ５を有し、半導体層ｃｐ５からｐ型不純物が半導体基板６０の中に拡散することでｐ型不純物領域２８ａが形成される。一方で、参考例では、半導体層ｃｐ５が設けられず、半導体基板６０へのイオン注入によってｐ型不純物領域が形成されるためである。
　このように、本実施の形態では、第１コンタクトである半導体層ｃｐ５内の第２導電型の不純物濃度は、第３不純物領域であるｐ型不純物領域２８ａの半導体基板６０の表面より下の部分の第２導電型の不純物濃度よりも大きい。これにより、半導体基板６０の表面の界面準位を介した、ｎ型不純物領域６８ｂｎからｎ型不純物領域６７ｎへの電子の拡散によるリーク電流が参考例よりも抑制される。
　図５は、シミュレーションによって得られた、ｎ型不純物領域６８ｂｎからｎ型不純物領域６７ｎに流れるリーク電流の大きさについて、第１の実施形態と参考例とで比較して示す図である。より詳しくは、図５は、ｎ型不純物領域６８ｂｎが比較的小さい場合における本実施形態および参考例でのリーク電流の大きさを示す。縦軸は、ｎ型不純物領域６７ｎを流れる電流の比を示す。具体的には、ＩＮＱ／（ＩＮＬ＋ＩＧＷ＋ＩＮＱ）を示す。ＩＮＱ、ＩＮＬ、ＩＧＷは、それぞれ、ｎ型不純物領域６７ｎを流れる電流、ｎ型不純物領域６８ｂｎを流れる電流、ｎ型半導体層６２ｎを流れる電流である。シミュレーションでは、ｎ型不純物領域６７ｎに０．５Ｖ、ｎ型不純物領域６８ｂｎに３．３Ｖ、ｎ型半導体層６２ｎに０．５Ｖ、ｐ型半導体層６１ｐに０Ｖを印加した場合を想定している。また、本図における参考例は、図４Ｂで説明した参考例と同じである。
　図５から分かるように、ｎ型不純物領域６７ｎへの電子の拡散によるリーク電流は、遮断構造２８が半導体層ｃｐ５を有する本実施形態では、参考例に比べ、抑制されている。ｎ型不純物領域６８ｂｎが比較的小さい場合であっても大きい場合であっても同様の傾向が見て取れる。
　図６は、シミュレーションによって得られた、遮断構造２８に近い半導体基板６０の断面における電子電流分布について示す図である。より詳しくは、図６の部分（ａ）は、参考例での電子電流分布を示し、図６の部分（ｂ）は、本実施形態での電子電流分布を示す。なお、本図における参考例は、図４Ｂで説明した参考例と同じである。図６の部分（ａ）および部分（ｂ）において、矢印は、ｎ型不純物領域６８ｂｎからの電子拡散の経路を示す。
　ｎ型不純物領域６８ｂｎからｎ型不純物領域６７ｎへの電子電流分布に着目する。図６の部分（ａ）に示される参考例では、ｎ型不純物領域６７ｎに近い領域では高い値での分布が見られるのに対して、図６の部分（ｂ）に示される本実施形態では、ｎ型不純物領域６７ｎに近い領域では極めて低い値での分布が見られる。本実施形態では、半導体層ｃｐ５の直下に形成されたｐ型不純物領域２８ａによって、ｎ型不純物領域６８ｂｎからｎ型不純物領域６７ｎに流れる電子電流が抑制されることがわかる。
　（第１の実施形態の第１の変形例）
　図７は、本開示の第１の実施形態の第１の変形例に係る画素１０Ｂにおける各素子のレイアウトの一例を示す平面図を示す。本変形例では、第１の実施形態と異なり、遮断構造２８に加えて半導体層ｃｐ６を備えている。半導体層ｃｐ６は、コンタクトホールｈ６を貫通して、ｐ型ウェルであるｐ型半導体層６５ｐに電気的に接続されている。また、半導体層ｃｐ６は、電圧線３８を介して電圧供給回路４８に接続されている。電圧供給回路４８から、半導体層ｃｐ６に電圧を供給することにより、ｐ型半導体層６５ｐの電位を所望の値に制御できる。言い換えると、半導体層ｃｐ６を基板コンタクトとして用いることができる。これにより、支持基板６１の電位を固定するための基板コンタクトを撮像領域外に別途設ける必要がなくなるため、撮像装置全体のサイズを小さくすることができる。
　（第１の実施形態の第２の変形例）
　図８Ａは、本開示の第１の実施形態の第２の変形例に係る画素１０Ｃにおける各素子のレイアウトの一例を示す平面図を示す。図３Ａに示される第１の実施形態と異なる点は、半導体層ｃｐ５が電圧線３８を介して電圧供給回路４８に接続されていることである。電圧供給回路４８から半導体層ｃｐ５に電圧を供給することで、ｐ型不純物領域２８ａを介してｐ型半導体層６５ｐの電位を所望の値に制御できる。言い換えると、遮断構造２８を、基板コンタクトとして併用できる。
　図８Ｂは、画素１０Ｃの例示的な構成を示す模式的な断面図である。図８Ｂは、図８Ａ中の８Ｂ－８Ｂ破線に沿って画素１０Ｃを切断して展開した断面図である。本図に示されるように、遮断構造２８を構成する半導体層ｃｐ５は、プラグｐａ８を介して、電圧線３８に接続されている。また、本変形例では、ｐ型半導体層６１ｐは、半導体基板６０中に位置し、第２導電型の不純物を含む第１領域の一例である。ｎ型半導体層６２ｎは、第１領域上の全面を覆い、第１導電型の不純物を含む第２領域の一例である。そして、ｐ型半導体層６５ｐとｐ型不純物領域６６ｐとは、第２領域上に位置するウェル領域の一例である。つまり、本変形例では、図３Ｂに示されたｐ型領域６４が設けられていない。
　このような構造により、遮断構造２８を、ｎ型不純物領域６７ｎへのリーク電流を抑制のためだけでなく、基板コンタクトとしても用いることができる。これにより、本変形例では、図３Ｂに示されたｐ型領域６４がないことから分かるように、支持基板６１の電位を固定するための基板コンタクトを別途設ける必要がなくなるため、撮像装置全体のサイズをより小さくすることができる。
　（第１の実施形態の第３の変形例）
　図９は、本開示の第１の実施形態の第３の変形例に係る画素における各素子のレイアウトの一例を示す平面図を示す。本変形例では、平面視において、電荷蓄積領域であるｎ型不純物領域６７ｎの左右両側に、遮断構造２８および２８１が形成されている。つまり、上記実施形態では、各画素におけるｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間にだけに遮断構造２８が設けられたが、本変形例では、それに加えて、第１画素におけるｎ型不純物領域６７ｎと、第１画素に隣接する第２画素におけるｎ型不純物領域６８ｂｎとの間にも遮断構造２８１が設けられている。遮断構造２８１は、例えば、第１画素と第２画素との境界上に設けられる。
　遮断構造２８１も、遮断構造２８と同じ構造を有する。つまり、遮断構造２８１は、半導体層ｃｐ５とｐ型不純物領域２８ａとを含む構造体である。遮断構造２８１を構成する半導体層ｃｐ５は、第２絶縁層７１および第３絶縁層７２の積層構造によって覆われ、第１絶縁層７０に設けられたコンタクトホールｈ５を貫通して半導体基板６０に接続されている。そして、遮断構造２８１を構成する半導体層ｃｐ５の直下のｐ型半導体層６５ｐ内には、高濃度のｐ型不純物領域２８ａが形成されている。
　なお、第２画素におけるｎ型不純物領域６８ｂｎは、第２画素における、半導体基板６０中に位置し、第１導電型の不純物を含む第４不純物領域の一例である。遮断構造２８１を構成する半導体層ｃｐ５の直下に位置するｐ型不純物領域２８ａは、半導体基板６０中に位置し、平面視において第１不純物領域と第４不純物領域との間に位置し、第２導電型の不純物を含む第５不純物領域の一例である。遮断構造２８１を構成する半導体層ｃｐ５は、半導体基板６０上に位置し、第５不純物領域に電気的に接続され、第２導電型の不純物を含む半導体を含む第２コンタクトの一例である。
　本変形例によれば、画素内で生じ得るリーク電流だけでなく、隣接する画素からの少数キャリアの混入によるリーク電流が抑制される。
　（第１の実施形態の第４の変形例）
　図１０Ａは、本開示の第１の実施形態の第４の変形例に係る画素１０Ｄの例示的な構成を示す模式的な断面図であり、図１０Ｂは、本開示の第１の実施形態の第４の変形例に係る画素１０Ｅの例示的な構成を示す模式的な断面図である。なお、図１０Ａ及び図１０Ｂにおいて、右上がり斜線のハッチング箇所はｐ型の不純物を含むことを示し、右下がり斜線のハッチング箇所はｎ型の不純物を含むことを示す。
　図１０Ａに示される画素１０Ｄは、第１の実施形態と異なり、ｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間に素子分離領域６９を備えない。ｐ型不純物領域２８ａは、ｎ型不純物領域６７ｎおよびｎ型不純物領域６８ｂｎの導電型とは反対極性であるｐ型の不純物を含む。したがって、ｐ型不純物領域２８ｐａに、電荷蓄積領域へのリーク電流を抑制する機能だけでなく、素子分離領域も兼ねさせることができる。これにより、素子分離領域を別途設ける必要がなくなるため、半導体基板への不純物注入の回数および量を少なくすることができる。したがって、不純物注入による半導体基板へのダメージを低減することができる。
　図１０Ｂに示される画素１０Ｅでは、第１の実施形態と異なり、遮断構造２８を構成する半導体層ｃｐ５ａは、ｎ型不純物領域６７ｎおよびｎ型不純物領域６８ｂｎの導電型と同極性である、ｎ型の不純物を含む半導体を含む。また、ｎ型不純物領域２８ｂは、ｎ型の不純物を含む。なお、この例では、第１の実施形態と同様に、素子分離領域として、ｐ型の不純物領域６９ｐａおよび６９ｐｂが形成されている。
　つまり、画素１０Ｅでは、ｎ型不純物領域６７ｎは、半導体基板６０中に位置し、光電変換構造１２に電気的に接続され、第１導電型の不純物を含む第１不純物領域の一例である。ｎ型不純物領域６８ｂｎは、半導体基板６０中に位置し、第１導電型の不純物を含み、第１不純物領域とは異なる第２不純物領域の一例である。ｎ型不純物領域２８ｂは、半導体基板６０中に位置し、平面視において第１不純物領域と第２不純物領域との間に位置し、第１導電型の不純物を含む第６不純物領域の一例である。半導体層ｃｐ５ａは、半導体基板６０上に位置し、第６不純物領域に電気的に接続され、第１導電型の不純物を含む半導体を含む第３コンタクトの一例である。素子分離領域を構成するｐ型の不純物領域６９ｐａおよび６９ｐｂは、半導体基板６０中に位置し、平面視において第１不純物領域と第６不純物領域との間、および、平面視において第２不純物領域と第６不純物領域との間に位置し、第１導電型とは異なる第２導電型の不純物を含む第７不純物領域の一例である。素子分離領域を構成するｐ型の不純物領域６９ｐａおよび６９ｐｂの存在によって、半導体層ｃｐ５ａの直下に形成されたｎ型不純物領域２８ｂは、ｎ型不純物領域６７ｎおよびｎ型不純物領域６８ｂｎとは電気的に分離される。また、ｎ型不純物領域２８ｂは、ｎ型不純物領域６７ｎへ向かって移動する不要な電荷を吸収する。したがって、このような構造の遮断構造であってもｎ型不純物領域６７ｎへのリーク電流を抑制することができる。
　（第２の実施形態）
　図１１は、本開示の第２の実施形態による撮像装置の例示的な回路構成を示す図である。第１の実施形態との主な相違点は、第２の実施形態では、各画素１０Ｆが、ＯＦトランジスタ２７を備えている点である。ＯＦトランジスタ２７は、電荷蓄積領域の過剰な電位上昇を防止するため、電荷を逃がすオーバーフロー動作を行う。ＯＦトランジスタ２７のドレインおよびソースの一方は、ＯＦトランジスタ２７のゲートと接続され、かつ、電荷蓄積ノードＦＤと接続されている。ＯＦトランジスタ２７のドレインおよびソースの他方は、電源配線３３に接続されている。これにより、電荷蓄積ノードＦＤに過剰に電荷が蓄積された場合に、過剰な電荷がＯＦトランジスタ２７を介して電源配線３３に排出される。したがって、電荷蓄積ノードＦＤの過剰な電位上昇が防止される。これにより、飽和レベル以上の強い入射光により発生した電荷が隣接画素にあふれ出す現象であるブルーミングが抑制される。
　図１２は、本開示の第２の実施形態に係る画素１０Ｆにおける各素子のレイアウトの一例を示す平面図である。図３Ａに示される第１の実施形態との相違点は、第２の実施形態では、ＯＦトランジスタ２７および電源配線３３が追加されている点である。ＯＦトランジスタ２７は、ゲート電極２７ｅおよびソース領域としてのｎ型不純物領域６８ｅｎを備える。また、ＯＦトランジスタ２７は、ｎ型不純物領域６７ｎをリセットトランジスタ２６と共有する。ｎ型不純物領域６８ｅｎは半導体層ｃｐ６を介して電源配線３３に接続される。
　（第３の実施形態）
　図１３は、本開示の第３の実施形態による撮像装置の例示的な構成を示す。第１の実施形態との主な相違点は、第３の実施形態では、各画素１０Ｇが、光電変換構造１２Ａとして、半導体基板中に形成されたフォトダイオードを備えている点である。また、信号検出回路１４Ｂが、フォトダイオードで生成された電荷を電荷蓄積ノードＦＤに転送するための転送トランジスタ２９を備えている点でも第１の実施形態と異なる。
　図１４は、画素１０Ｇにおける各素子のレイアウトの一例を示す平面図である。第３の実施形態では、ゲート電極２９ｅを備える転送トランジスタ２９により、光電変換構造１２Ａで生成された電荷がｎ型不純物領域６７ｎに転送される。第１の実施形態と同様に、ｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間に第１の実施形態と同様の遮断構造２８２が設けられる。遮断構造２８２はｐ型ウェルであるｐ型半導体層６５ｐに電気的に接続される半導体層ｃｐ７を備える。さらに、第１の実施形態の第２の変形例と同様に、半導体層ｃｐ７は、電圧線３８を介して電圧供給回路４８と接続されている。
　遮断構造２８２により、半導体基板中にフォトダイオードを備える撮像装置においても、第１の実施形態と同様の効果が得られる。また、第１の実施形態の第２の変形例と同様に、遮断構造２８２を基板コンタクトとしても用いることができる。
　以上に説明したように、本開示の実施形態および変形例によれば、リーク電流による影響を抑制し得るので、高画質で撮像を行うことが可能な撮像装置が提供される。
　なお、本開示に係る撮像装置について、実施の形態および変形例に基づいて説明したが、本開示は、これらの実施の形態および変形例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態および変形例に施したもの、並びに実施の形態および変形例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲に含まれる。また、上記の各実施形態および変形例は、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　たとえば、上述の信号検出トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６の各々は、ＮチャンネルＭＯＳＦＥＴであってもよいし、ＰチャンネルＭＯＳＦＥＴであってもよい。これらのトランジスタの全てがＮチャンネルＭＯＳＦＥＴまたはＰチャンネルＭＯＳＦＥＴのいずれかに統一されている必要もない。画素中トランジスタの各々をＮチャンネルＭＯＳＦＥＴとし、信号電荷として電子を用いる場合には、これらのトランジスタの各々におけるソースおよびドレインの配置を互いに入れ替えればよい。
　また、上記実施の形態および変形例では、遮断構造は、平面視において、ｎ型不純物領域６８ｂｎとｎ型不純物領域６７ｎとの間に設けられたが、この位置に限定されない。ｎ型不純物領域６７ｎと、キャリア発生領域となり得るあらゆる不純物領域との間に配置されてもよい。これにより、電荷蓄積領域に流入し得る多くの経路に遮断構造が設けられることとなり、より電荷蓄積領域へのリーク電流が抑制され得る。
　また、上記実施の形態および変形例では、遮断構造中の半導体層は、平面視において、直線状の矩形領域であったが、このような形状に限られない。Ｌ字等の他の形状であってもよいし、上記実施の形態および変形例よりも長く延びる形状であってもよい。これにより、電荷蓄積領域に流入し得る多くの経路に遮断構造が設けられることとなり、より電荷蓄積領域へのリーク電流が抑制され得る。
　本開示の実施形態によれば、リーク電流による影響を抑制して高画質で撮像が可能な撮像装置が提供される。本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。
　１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、１０Ｇ　　画素
　１２　　光電変換構造
　１４Ａ、１４Ｂ　　信号検出回路
　１６Ａ　　フィードバック回路
　２２　　信号検出トランジスタ
　２２ｅ　　信号検出トランジスタのゲート電極
　２４　　アドレストランジスタ
　２４ｅ　　アドレストランジスタのゲート電極
　２６　　リセットトランジスタ
　２６ｅ　　リセットトランジスタのゲート電極
　２７　　ＯＦトランジスタ
　２７ｅ　　ＯＦトランジスタのゲート電極
　２８、２８１、２８２　　遮断構造
　２８ａ　　ｐ型不純物領域
　２８ｂ　　ｎ型不純物領域
　２９　　転送トランジスタ
　２９ｅ　　転送トランジスタのゲート電極
　６０　　半導体基板
　６１　　支持基板
　６１ｐ、６３ｐ、６５ｐ　　ｐ型半導体層
　６２ｎ　　ｎ型半導体層
　６４　　ｐ型領域
　６６ｐ　　ｐ型不純物領域
　６７ａ、６７ｂ、６７ｎ、６８ａｎ、６８ｂｎ、６８ｃｎ、６８ｄｎ、６８ｅｎ　　ｎ型不純物領域
　６９　　素子分離領域
　６９ｐａ、６９ｐｂ　　不純物領域
　７０、７１、７２　　絶縁層
　９０　　層間絶縁層
　１００　　撮像装置
　Ｒ１　　撮像領域
　Ｒ２　　周辺領域
　ｃｐ１、ｃｐ２、ｃｐ３　　コンタクトプラグ
　ｃｐ５、ｃｐ６、ｃｐ７、ｃｐ５ａ　　半導体層
　ｈ１、ｈ２、ｈ３、ｈ４、ｈ５、ｈ６　　コンタクトホール
　ｐａ１、ｐａ２、ｐａ３、ｐａ４、ｐａ４、ｐａ６、ｐａ７、ｐａ８　　プラグ

Claims (12)

  1. 　半導体基板と、
    　入射光を電荷に変換する光電変換部と、
    　前記半導体基板中に位置し、前記光電変換部に電気的に接続され、第１導電型の不純物を含む第１不純物領域と、
    　前記半導体基板中に位置し、前記第１導電型の不純物を含み、前記第１不純物領域とは異なる第２不純物領域と、
    　前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第２不純物領域との間に位置し、前記第１導電型とは異なる第２導電型の不純物を含む第３不純物領域と、
    　前記半導体基板上に位置し、前記第３不純物領域に電気的に接続され、前記第２導電型の不純物を含む半導体を含む第１コンタクトと、
    　を備える撮像装置。
  2. 　前記第１コンタクト内の前記第２導電型の不純物濃度は、前記第３不純物領域の前記半導体基板表面より下方に位置する部分における前記第２導電型の不純物濃度よりも大きい、
    　請求項１に記載の撮像装置。
  3. 　前記第１コンタクトに電圧を供給する電圧供給回路、及び
    　前記半導体基板中に位置し、前記第２導電型の不純物を含むウェル領域をさらに備え、
    　前記第１不純物領域、前記第２不純物領域、および、前記第３不純物領域は、前記ウェル領域内に位置する、
    　請求項１または２に記載の撮像装置。
  4. 　第１画素をさらに備え、
    　前記第１画素は、前記第１不純物領域、前記第２不純物領域、前記第３不純物領域、及び前記第１コンタクトを含む、
    　請求項１から３のいずれか一項に記載の撮像装置。
  5. 　第１画素と、前記第１画素とは異なる第２画素と、をさらに備え、
    　前記第１画素は、前記第１不純物領域を含み、
    　前記第２画素は、前記第２不純物領域を含む、
    　請求項１から３のいずれか一項に記載の撮像装置。
  6. 　第１画素と、前記第１画素とは異なる第２画素と、をさらに備え、
    　前記第１画素は、前記第１不純物領域と、前記第２不純物領域と、前記第３不純物領域と、前記第１コンタクトと、を含み、
    　前記第２画素は、
    　　前記半導体基板中に位置し、前記第１導電型の不純物を含む第４不純物領域と、
    　　前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第４不純物領域との間に位置し、前記第２導電型の不純物を含む第５不純物領域と、
    　　前記半導体基板上に位置し、前記第５不純物領域に電気的に接続され、前記第２導電型の不純物を含む半導体を含む第２コンタクトと、を含む、
    　請求項１から３のいずれか一項に記載の撮像装置。
  7. 　半導体基板と、
    　入射光を電荷に変換する光電変換部と、
    　前記半導体基板中に位置し、前記光電変換部に電気的に接続され、第１導電型の不純物を含む第１不純物領域と、
    　前記半導体基板中に位置し、前記第１導電型の不純物を含み、前記第１不純物領域とは異なる第２不純物領域と、
    　前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第２不純物領域との間に位置し、前記第１導電型の不純物を含む第６不純物領域と、
    　前記半導体基板上に位置し、前記第６不純物領域に電気的に接続され、前記第１導電型の不純物を含む半導体を含む第３コンタクトと、
    　前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第６不純物領域との間、および、平面視において前記第２不純物領域と前記第６不純物領域との間に位置し、前記第１導電型とは異なる第２導電型の不純物を含む第７不純物領域と、
    　を備える撮像装置。
  8. 　前記第３コンタクト内の前記第１導電型の不純物濃度は、前記第６不純物領域の前記半導体基板表面より下方に位置する部分における前記第１導電型の不純物濃度よりも大きい、
    　請求項７に記載の撮像装置。
  9. 　前記第３コンタクトに電圧を供給する電圧供給回路、及び
    　前記半導体基板中に位置し、前記第２導電型の不純物を含むウェル領域をさらに備え、
    　前記第１不純物領域、前記第２不純物領域、前記第６不純物領域、および、前記第７不純物領域は、前記ウェル領域内に位置する、
    　請求項７または８に記載の撮像装置。
  10. 　第１画素と、前記第１画素とは異なる第２画素と、をさらに備え、
    　前記第１画素は、前記第１不純物領域を含み、
    　前記第２画素は、前記第２不純物領域を含む、
    　請求項７から９のいずれか一項に記載の撮像装置。
  11. 　第１画素と、前記第１画素とは異なる第２画素と、をさら備え、
    　前記第１画素は、前記第１不純物領域と、前記第２不純物領域と、前記第６不純物領域と、前記第７不純物領域と、前記第３コンタクトと、を含み、
    　前記第２画素は、
    　　前記半導体基板中に位置し、前記第１導電型の不純物を含む第４不純物領域と、
    　　前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第４不純物領域との間に位置し、前記第１導電型の不純物を含む第８不純物領域と、
    　　前記半導体基板上に位置し、前記第８不純物領域に電気的に接続され、前記第１導電型の不純物を含む半導体を含む第４コンタクトと、
    　　前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第８不純物領域との間、および、平面視において前記第４不純物領域と前記第８不純物領域との間に位置し、前記第２導電型の不純物を含む第９不純物領域と、を含む、
    　請求項７から９のいずれか一項に記載の撮像装置。
  12. 　前記半導体基板中に位置し、前記第２導電型の不純物を含む第１領域と、
    　前記第１領域上の全面を覆い、前記第１導電型の不純物を含む第２領域と、をさらに備え、
    　前記ウェル領域は、前記第２領域上に位置する、
    　請求項３または９に記載の撮像装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022118617A1 (ja) * 2020-12-02 2022-06-09 パナソニックＩｐマネジメント株式会社 撮像装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6216565A (ja) * 1985-07-16 1987-01-24 Olympus Optical Co Ltd 固体撮像素子
JPH06268924A (ja) * 1993-03-16 1994-09-22 Toshiba Corp 固体撮像装置及びその駆動方法
WO2012176390A1 (ja) * 2011-06-23 2012-12-27 パナソニック株式会社 固体撮像装置
WO2013190759A1 (ja) * 2012-06-21 2013-12-27 パナソニック株式会社 固体撮像素子及びその製造方法
JP2016063216A (ja) * 2014-09-12 2016-04-25 パナソニックＩｐマネジメント株式会社 撮像装置
JP2016127058A (ja) * 2014-12-26 2016-07-11 パナソニックＩｐマネジメント株式会社 撮像装置
WO2016194653A1 (ja) * 2015-06-05 2016-12-08 ソニー株式会社 撮像素子、電子機器、並びに、製造装置および方法
JP2019024075A (ja) * 2017-07-24 2019-02-14 パナソニックＩｐマネジメント株式会社 撮像装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016134396A (ja) * 2015-01-15 2016-07-25 キヤノン株式会社 撮像装置の製造方法及び撮像装置
JP2017152669A (ja) * 2016-02-25 2017-08-31 パナソニックＩｐマネジメント株式会社 撮像装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6216565A (ja) * 1985-07-16 1987-01-24 Olympus Optical Co Ltd 固体撮像素子
JPH06268924A (ja) * 1993-03-16 1994-09-22 Toshiba Corp 固体撮像装置及びその駆動方法
WO2012176390A1 (ja) * 2011-06-23 2012-12-27 パナソニック株式会社 固体撮像装置
WO2013190759A1 (ja) * 2012-06-21 2013-12-27 パナソニック株式会社 固体撮像素子及びその製造方法
JP2016063216A (ja) * 2014-09-12 2016-04-25 パナソニックＩｐマネジメント株式会社 撮像装置
JP2016127058A (ja) * 2014-12-26 2016-07-11 パナソニックＩｐマネジメント株式会社 撮像装置
WO2016194653A1 (ja) * 2015-06-05 2016-12-08 ソニー株式会社 撮像素子、電子機器、並びに、製造装置および方法
JP2019024075A (ja) * 2017-07-24 2019-02-14 パナソニックＩｐマネジメント株式会社 撮像装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022118617A1 (ja) * 2020-12-02 2022-06-09 パナソニックＩｐマネジメント株式会社 撮像装置

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