JP2019024075A - 撮像装置 - Google Patents

Abstract

【課題】暗電流を抑制することができる撮像装置を提供する。【解決手段】本開示の撮像装置１００Ａは、半導体基板６０と、複数の画素１０Ａとを備える撮像装置１００Ａであって、複数の画素１０Ａのそれぞれは、光を電荷に変換する光電変換部１２と、半導体基板６０中に位置し、電荷を蓄積する第１拡散領域６７ｎと、半導体基板６０中に位置する第２拡散領域６８ａｎと、をソースおよびドレインとして含むリセットトランジスタ２６と、を備え、第１拡散領域６７ｎおよび第２拡散領域６８ａｎは、第１導電型の不純物を含み、第１拡散領域６７ｎの第１導電型の不純物濃度は、第２拡散領域６８ａｎの第１導電型の不純物濃度よりも小さい。【選択図】図４

Description

本開示は、撮像装置に関する。

デジタルカメラなどにＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサおよびＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが広く用いられている。よく知られているように、これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。

他方、光電変換層を有する光電変換部を半導体基板の上方に配置した構造が提案されている（例えば特許文献１、２）。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置では、光電変換によって発生した電荷が、電荷蓄積領域（「ＦＤ：フローティングディフュージョン」と呼ばれる）に蓄積される。電荷蓄積領域に蓄積された電荷量に応じた信号が、半導体基板に形成されたＣＣＤ回路またはＣＭＯＳ回路を介して読み出される。

国際公開第２０１４／００２３３０号 国際公開第２０１２／１４７３０２号

積層型の撮像装置では、電荷蓄積領域からの、または、電荷蓄積領域へのリーク電流（以下、「暗電流」と呼ぶことがある）により、得られる画像に劣化が生じることがある。このようなリーク電流を低減できると有益である。

そこで、本開示では、暗電流を抑制することが望まれている。

本開示の一態様に係る撮像装置は、半導体基板と、複数の画素とを備える撮像装置であって、前記複数の画素のそれぞれは、光を電荷に変換する光電変換部と、前記半導体基板中に位置し、前記電荷を蓄積する第１拡散領域と、前記半導体基板中に位置する第２拡散領域と、をソースおよびドレインとして含む第１トランジスタと、を備え、前記第１拡散領域および前記第２拡散領域は、第１導電型の不純物を含み、前記第１拡散領域の前記第１導電型の不純物濃度は、前記第２拡散領域の前記第１導電型の不純物濃度よりも小さい。

本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。

包括的または具体的な態様は、素子、デバイス、モジュール、システムまたは方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システムおよび方法の任意の組み合わせによって実現されてもよい。

開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。

本開示によれば、暗電流を抑制することができる撮像装置を提供できる。

図１は、実施の形態に係る撮像装置の構成図である。 図２は、実施の形態に係る撮像装置の回路構成を示す図である。 図３は、実施の形態における画素内のレイアウトを示す平面図である。 図４は、実施の形態における画素のデバイス構造の概略断面図である。 図５は、実施の形態の変形例１に係る撮像装置の回路構成を示す図である。 図６は、実施の形態の変形例１における画素内のレイアウトを示す平面図である。 図７は、実施の形態の変形例１における画素のデバイス構造の概略断面図である。 図８は、実施の形態の変形例２における画素内のレイアウトを示す平面図である。 図９は、実施の形態の変形例３における画素の回路構成を示す図である。 図１０は、実施の形態の変形例３における画素内のレイアウトを示す平面図である。

本開示の一態様の概要は以下のとおりである。

本開示の一態様に係る撮像装置は、半導体基板と、複数の画素とを備える撮像装置であって、前記複数の画素のそれぞれは、光を電荷に変換する光電変換部と、前記半導体基板中に位置し、前記電荷を蓄積する第１拡散領域と、前記半導体基板中に位置する第２拡散領域と、をソースおよびドレインとして含む第１トランジスタと、を備え、前記第１拡散領域および前記第２拡散領域は、第１導電型の不純物を含み、前記第１拡散領域の前記第１導電型の不純物濃度は、前記第２拡散領域の前記第１導電型の不純物濃度よりも小さい。さらに、本開示の一態様に係る撮像装置では、前記複数の画素のそれぞれは、前記第１トランジスタとは異なるトランジスタであって、前記半導体基板中に位置し、前記第１導電型の不純物を含む第３拡散領域をソースまたはドレインとして含む第２トランジスタを備え、前記第１拡散領域の前記第１導電型の不純物濃度は、前記第３拡散領域の前記第１導電型の不純物濃度よりも小さくてもよい。また、本開示の一態様に係る撮像装置では、前記複数の画素のそれぞれは、前記第１トランジスタとは異なるトランジスタであって、前記半導体基板中に位置し、前記第１拡散領域をソースまたはドレインとして含む第３トランジスタを備えてもよい。

このように、第１拡散領域に含まれる第１導電型の不純物濃度が画素内の他の第１導電型の不純物を含む拡散領域の不純物濃度よりも小さくなる。これにより、第１拡散領域と半導体基板との接合部における接合濃度が小さくなるため、第１拡散領域におけるリーク電流が低減される。

本開示の一態様に係る撮像装置は、前記半導体基板に垂直な方向から見たとき、前記第１拡散領域の面積は、前記第２拡散領域の面積よりも小さくてもよい。この場合、前記第１拡散領域および前記第２拡散領域の面積は、前記半導体基板に垂直な方向から見たとき、前記第１拡散領域および前記第２拡散領域はそれぞれ前記第１トランジスタのゲート電極と重なる部分の面積を除いてもよい。

これにより、第１拡散領域と半導体基板との接合部に形成される空乏層、特に、半導体基板の表面における空乏層の面積を小さくすることができる。半導体基板の表面近傍は、結晶欠陥が大きくなるため、ここに空乏層が形成されると、リーク電流が大きくなる。したがって、半導体基板の表面における空乏層の面積を小さくすることにより、リーク電流を低減することができる。

本開示の一態様に係る撮像装置は、前記複数の画素のそれぞれは、前記第１拡散領域に接続される第１プラグと、前記第２拡散領域に接続される第２プラグと、を備え、前記第１トランジスタは、ゲート電極を備え、前記第１プラグと前記ゲート電極との距離は、前記第２プラグと前記ゲート電極との距離よりも小さくてもよい。

これにより、第１拡散領域の第１プラグから第１トランジスタのゲート電極までの距離が短くなるため、第１拡散領域の抵抗値の上昇を低減することができる。

本開示の一態様に係る撮像装置では、前記複数の画素のそれぞれは、前記第１トランジスタと、当該画素が備える他のトランジスタとを分離する分離領域を備え、前記分離領域は、前記第１導電型とは異なる第２導電型の不純物を含み、前記半導体基板の表面において前記第１拡散領域と前記分離領域とは接触していなくてもよい。

このように、リーク電流が最も生じやすい半導体基板の表面において、第１導電型の不純物を含む第１拡散領域と、第１導電型とは異なる第２導電型の不純物を含む分離領域とが接触しないため、半導体基板表面の接合部におけるリーク電流を低減することができる。

本開示の一態様に係る撮像装置では、前記半導体基板は第２導電型の不純物を含み、前記第１拡散領域に含まれる前記第１導電型の不純物および前記半導体基板に含まれる前記第２導電型の不純物の濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上５×１０^１６ａｔｏｍｓ／ｃｍ^３以下であってもよい。

このように第１導電型および第２導電型の不純物の濃度を小さくすることにより、第１拡散領域と半導体基板との接合部における電界強度の上昇を抑制することができ、リーク電流を低減することができる。

本開示の一態様に係る撮像装置は、前記半導体基板に垂直な方向から見たとき、前記第１拡散領域は円形であってもよい。

これにより、半導体基板の表面における第１拡散領域の面積が小さくなるため、半導体基板の表面の接合部に形成される空乏層の面積を小さくすることができる。これにより、リーク電流を低減することができる。

以下、図面を参照しながら、本開示の実施の形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。各図において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、重複する説明を省略または簡略化することがある。

また、図面に示す各種の要素は、本開示の理解のために模式的に示したにすぎず、寸法比および外観などは実物と異なり得る。

なお、本明細書において、撮像装置の受光側を「上方」とし、受光側と反対側を「下方」とする。各部材の「上面」、「下面」についても同様に、撮像装置の受光側に対向する面を「上面」とし、受光側と反対側に対向する面を「下面」とする。なお、「上方」、「下方」、「上面」および「下面」などの用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置の使用時における姿勢を限定する意図ではない。

（実施の形態）
図１は、本実施の形態に係る撮像装置の構成図である。図１に示すように、本実施の形態に係る撮像装置１００Ａは、半導体基板６０に形成された複数の画素１０Ａおよび周辺回路４０を有する。各画素１０Ａは、半導体基板６０の上方に配置された光電変換部１２を含む。つまり、本開示に係る撮像装置の一例として、積層型の撮像装置１００Ａについて説明する。

図１に示す例では、画素１０Ａが、ｍ行ｎ列（ｍ、ｎは、２以上の整数である。）のマトリクス状に配置されている。画素１０Ａは、半導体基板６０に例えば２次元に配列されることにより、撮像領域Ｒ１を形成する。上述したように、各画素１０Ａは、半導体基板６０の上方に配置された光電変換部１２を含んでいる。そのため、撮像領域Ｒ１は、半導体基板６０のうち、光電変換部１２によって覆われている領域として規定される。なお、図１では、各画素１０Ａの光電変換部１２は、説明を容易にする観点から、空間的に互いに分離されて示されているが、複数の画素１０Ａの光電変換部１２は、互いに間隔をあけずに半導体基板６０上に配置され得る。

画素１０Ａの数および配置は、図示する例に限定されない。例えば、撮像装置１００Ａに含まれる画素１０Ａの数は、１つであってもよい。この例では、各画素１０Ａの中心が正方格子の格子点上に位置しているが、画素１０Ａの配置はそのようになっていなくともよい。例えば、各中心が、三角格子、六角格子などの格子点上に位置するように複数の画素１０Ａを配置してもよい。画素１０Ａを１次元に配列すれば、撮像装置１００Ａをラインセンサとして利用し得る。

図１に例示する構成では、周辺回路４０は、垂直走査回路（「行走査回路」とも呼ばれる。）４６および水平信号読み出し回路（「列走査回路」とも呼ばれる。）４８を含んでいる。垂直走査回路４６は、複数の画素１０Ａの各行に対応して設けられたアドレス信号線３４との接続を有する。水平信号読み出し回路４８は、複数の画素１０Ａの各列に対応して設けられた垂直信号線３５との接続を有する。図１において模式的に示すように、これらの回路は、撮像領域Ｒ１の外側の周辺領域Ｒ２に配置される。周辺回路４０が、信号処理回路、出力回路、制御回路、および、各画素１０Ａに所定の電圧を供給する電源などをさらに含んでいてもよい。周辺回路４０の一部が、画素１０Ａの形成された半導体基板６０とは異なる他の基板上に配置されていてもよい。

図２は、実施の形態に係る撮像装置１００Ａの回路構成を示す図である。図２では、図面が複雑となることを避けるために、図１に示す複数の画素１０Ａのうち、２行２列に配列された４つの画素１０Ａを示している。

各画素１０Ａの光電変換部１２は、光の入射を受けて正および負の電荷（典型的には正孔−電子対）を発生させる。各画素１０Ａの光電変換部１２は、蓄積制御線３９との接続を有しており、撮像装置１００Ａの動作時、蓄積制御線３９には所定の電圧が印加される。所定の電圧を蓄積制御線３９に印加することにより、光電変換によって生成された正および負の電荷のうち、一方の電荷を選択的に電荷蓄積領域に蓄積することができる。以下では、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合を例示する。

各画素１０Ａは、光電変換部１２に電気的に接続された信号検出回路１４を含む。図２に例示する構成において、信号検出回路１４は、増幅トランジスタ２２（「読み出しトランジスタ」とも呼ばれる。）およびリセットトランジスタ２６を含む。この例では、信号検出回路１４は、さらに、アドレストランジスタ（「行選択トランジスタ」とも呼ばれる。）２４を含んでいる。後に図面を参照して詳しく説明するように、信号検出回路１４の増幅トランジスタ２２、リセットトランジスタ２６およびアドレストランジスタ２４は、典型的には、光電変換部１２を支持する半導体基板６０に形成された電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。以下では、特に断りの無い限り、トランジスタとしてＮチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる例を説明する。なお、ＦＥＴの２つの拡散層のうちどちらがソースおよびドレインに該当するかは、ＦＥＴの極性およびその時点での電位の高低によって決定される。そのため、どちらがソースおよびドレインであるかはＦＥＴの作動状態によって変動しうる。

図２において模式的に示すように、増幅トランジスタ２２のゲートは、光電変換部１２に電気的に接続されている。光電変換部１２によって生成された電荷は、光電変換部１２と増幅トランジスタ２２との間の電荷蓄積ノード（「フローティングディフュージョンノード」とも呼ばれる。）ＮＤと接続された電荷蓄積領域に蓄積される。なお、電荷蓄積ノードＮＤとは、電荷蓄積領域と増幅トランジスタ２２のゲートと光電変換部１２の下部電極とを電気的に接続している配線、および電荷蓄積領域をいう。

増幅トランジスタ２２のドレインは、撮像装置１００Ａの動作時に各画素１０Ａに所定の電源電圧ＶＤＤ（例えば３．３Ｖ程度）を供給する電源配線（ソースフォロア電源とも呼ばれる。）３２に接続される。換言すれば、増幅トランジスタ２２は、光電変換部１２によって生成された信号電荷の量に応じた信号電圧を出力する。増幅トランジスタ２２のソースは、アドレストランジスタ２４のドレインに接続される。

アドレストランジスタ２４のソースには、垂直信号線３５が接続される。図示するように、垂直信号線３５は、複数の画素１０Ａの列ごとに設けられており、垂直信号線３５の各々には、負荷回路４２およびカラム信号処理回路（「行信号蓄積回路」とも呼ばれる。）４４が接続されている。負荷回路４２は、増幅トランジスタ２２とともにソースフォロア回路を形成する。

アドレストランジスタ２４のゲートには、アドレス信号線３４が接続されている。アドレス信号線３４は、複数の画素１０Ａの行ごとに設けられる。アドレス信号線３４は、垂直走査回路４６に接続されており、垂直走査回路４６は、アドレストランジスタ２４のオンおよびオフを制御する行選択信号をアドレス信号線３４に印加する。これにより、読み出し対象の行が垂直方向（列方向）に走査され、読み出し対象の行が選択される。垂直走査回路４６は、アドレス信号線３４を介してアドレストランジスタ２４のオンおよびオフを制御することにより、選択した画素１０Ａの増幅トランジスタ２２の出力を、対応する垂直信号線３５に読み出すことができる。アドレストランジスタ２４の配置は、図２に示す例に限定されず、増幅トランジスタ２２のドレインと電源配線３２との間であってもよい。

アドレストランジスタ２４を介して垂直信号線３５に出力された、画素１０Ａからの信号電圧は、垂直信号線３５に対応して複数の画素１０Ａの列ごとに設けられた複数のカラム信号処理回路４４のうち、対応するカラム信号処理回路４４に入力される。カラム信号処理回路４４および負荷回路４２は、上述の周辺回路４０の一部であり得る。

カラム信号処理回路４４は、相関２重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）などを行う。カラム信号処理回路４４は、水平信号読み出し回路４８に接続されている。水平信号読み出し回路４８は、複数のカラム信号処理回路４４から水平共通信号線４９に信号を順次読み出す。

図２に例示する構成において、信号検出回路１４は、ドレインが電荷蓄積ノードＮＤに接続されたリセットトランジスタ２６を含む。リセットトランジスタ２６のゲートには、垂直走査回路４６との接続を有するリセット信号線３６が接続される。リセット信号線３６は、アドレス信号線３４と同様に複数の画素１０Ａの行ごとに設けられる。垂直走査回路４６は、アドレス信号線３４に行選択信号を印加することにより、リセットの対象となる画素１０Ａを行単位で選択することができる。また、垂直走査回路４６は、リセットトランジスタ２６のオンおよびオフを制御するリセット信号を、リセット信号線３６を介してリセットトランジスタ２６のゲートに印加することにより、選択された行のリセットトランジスタ２６をオンとすることができる。リセットトランジスタ２６がオンとされることにより、電荷蓄積ノードＮＤの電位がリセットされる。

この例では、リセットトランジスタ２６のソースが、複数の画素１０Ａの列ごとに設けられたフィードバック線５３のうちの１つに接続されている。すなわち、この例では、光電変換部１２の電荷を初期化するリセット電圧として、フィードバック線５３の電圧が電荷蓄積ノードＮＤに供給される。ここでは、上述のフィードバック線５３は、複数の画素１０Ａの列ごとに設けられた反転増幅器５０のうちの対応する１つにおける出力端子に接続されている。反転増幅器５０は、上述の周辺回路４０の一部であり得る。

複数の画素１０Ａの列のうちの１つに注目する。図示するように、反転増幅器５０の反転入力端子は、その列の垂直信号線３５に接続されている。また、反転増幅器５０の出力端子と、その列に属する１以上の画素１０Ａとが、フィードバック線５３を介して接続されている。撮像装置１００Ａの動作時、反転増幅器５０の非反転入力端子には、所定の電圧Ｖｒｅｆ（例えば１Ｖまたは１Ｖ近傍の正電圧）が供給される。その列に属する１以上の画素１０Ａのうちの１つを選択し、アドレストランジスタ２４およびリセットトランジスタ２６をオンとすることにより、その画素１０Ａの出力を負帰還させる帰還経路を形成することができる。帰還経路の形成により、垂直信号線３５の電圧が、反転増幅器５０の非反転入力端子への入力電圧Ｖｒｅｆに収束する。換言すれば、帰還経路の形成により、電荷蓄積ノードＮＤの電圧が、垂直信号線３５の電圧がＶｒｅｆとなるような電圧にリセットされる。電圧Ｖｒｅｆとしては、電源電圧（例えば３．３Ｖ）および接地電圧（０Ｖ）の範囲内の任意の大きさの電圧を用い得る。反転増幅器５０をフィードバックアンプと呼んでもよい。このように、撮像装置１００Ａは、反転増幅器５０を帰還経路の一部に含むフィードバック回路１６を有する。

よく知られているように、トランジスタのオンまたはオフに伴い、ｋＴＣノイズと呼ばれる熱ノイズが発生する。リセットトランジスタのオンまたはオフに伴って発生するノイズは、リセットノイズと呼ばれる。電荷蓄積領域の電位のリセット後、リセットトランジスタをオフとすることによって発生したリセットノイズは、信号電荷の蓄積前の電荷蓄積領域に残留してしまう。しかしながら、リセットトランジスタのオフに伴って発生するリセットノイズは、フィードバックを利用することによって低減することが可能である。フィードバックを利用したリセットノイズの抑制の詳細は、国際公開第２０１２／１４７３０２号において説明されている。参考のために、国際公開第２０１２／１４７３０２号の開示内容の全てを本明細書に援用する。

図２に例示する構成では、帰還経路の形成により、熱ノイズの交流成分がリセットトランジスタ２６のソースにフィードバックされる。図２に例示する構成では、リセットトランジスタ２６のオフの直前まで帰還経路が形成されるので、リセットトランジスタ２６のオフに伴って発生するリセットノイズを低減することが可能である。

図３は、実施の形態における画素１０Ａ内のレイアウトを示す平面図である。図４は、画素１０Ａのデバイス構造の概略断面図である。図３は、図４に示す画素１０Ａを、半導体基板６０に垂直な方向から見たときの、半導体基板６０に形成された各素子（増幅トランジスタ２２、アドレストランジスタ２４、およびリセットトランジスタ２６など）の配置を模式的に示している。ここでは、増幅トランジスタ２２およびアドレストランジスタ２４は、紙面における上下方向に沿って直線状に配置されている。

図４は、実施の形態における画素１０Ａのデバイス構造の概略断面図である。図４は、図３中のＡ−Ａ線に沿って画素１０Ａを切断し、矢印方向に展開した場合の断面図である。

なお、図３および図４において、ｎ型不純物領域である第１拡散領域６７ｎは、リセットトランジスタ２６のドレイン領域であり、電荷蓄積領域（ＦＤ）である。

図３および図４に示すように、本実施の形態に係る撮像装置１００Ａにおける画素１０Ａは、半導体基板中に位置し、第１導電型（以下、ｎ型と称する。）の不純物を含み、光電変換部１２によって変換された光電荷を蓄積する第１拡散領域６７ｎをソースおよびドレインの一方とし、ｎ型不純物を含むｎ型不純物領域である第２拡散領域６８ａｎをソースおよびドレインの他方として含む第１トランジスタ（ここでは、リセットトランジスタ２６）と、を備える。本実施の形態では、第１拡散領域６７ｎのｎ型不純物の濃度は、第２拡散領域６８ａｎのｎ型不純物の濃度よりも小さい。

さらに、画素１０Ａは、リセットトランジスタ２６とは異なる第２トランジスタ（ここでは、増幅トランジスタ２２またはアドレストランジスタ２４）を備え、第２トランジスタは、半導体基板６０中に位置し、ｎ型不純物を含む第３拡散領域（以下、他のｎ型不純物領域６８ｂｎ、６８ｃｎ、６８ｄｎ）をソースまたはドレインとして含む。このとき、第１拡散領域６７ｎのｎ型不純物の濃度は、他のｎ型不純物領域６８ｂｎ、６８ｃｎおよび６８ｄｎ（以下、６８ｂｎ〜６８ｄｎ）のｎ型不純物の濃度よりも小さくてもよい。このとき、第１拡散領域６７ｎのｎ型不純物の濃度は、少なくとも第２拡散領域６８ａｎおよび他のｎ型不純物領域６８ｂｎ〜６８ｄｎのｎ型不純物の濃度の１／１０よりも小さく、１／１５よりも小さい。これにより、第１拡散領域６７ｎと半導体基板６０との接合部における接合濃度が小さくなるため、接合部における電界強度を緩和することができる。そのため、電荷蓄積領域である第１拡散領域６７ｎからの、または、第１拡散領域６７ｎへのリーク電流が低減される。

また、本実施の形態に係る撮像装置１００Ａでは、半導体基板６０は第２導電型（以下、ｐ型と称する。）の不純物を含み、第１拡散領域６７ｎに含まれるｎ型不純物および半導体基板６０に含まれるｐ型不純物の濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上５×１０^１６ａｔｏｍｓ／ｃｍ^３以下であってもよい。これにより、第１拡散領域６７ｎと半導体基板６０との接合濃度が小さくなり、接合部における電界強度の上昇を抑制することができる。そのため、接合部におけるリーク電流を低減することができる。

図４に模式的に示すように、画素１０Ａは、概略的には、半導体基板６０と、半導体基板６０の上方に配置された光電変換部１２と、配線構造８０とを含む。配線構造８０は、光電変換部１２と半導体基板６０との間に形成された層間絶縁層９０内に配置され、半導体基板６０に形成された増幅トランジスタ２２と光電変換部１２とを電気的に接続する構造を含む。ここでは、層間絶縁層９０は、絶縁層９０ａ、９０ｂ、９０ｃおよび９０ｄ（以下、９０ａ〜９０ｄ）の４層の絶縁層を含む積層構造を有し、配線構造８０は、配線層８０ａ、８０ｂ、８０ｃおよび８０ｄ（以下、８０ａ〜８０ｄ）の４層の配線層と、これらの配線層間に配置されたプラグｐａ１、ｐａ２、ｐｂ、ｐｃおよびｐｄを有する。また、配線層８０ａは、コンタクトプラグｃｐ１、ｃｐ２、ｃｐ３、ｃｐ４、ｃｐ５、ｃｐ６およびｃｐ７（以下、ｃｐ１〜ｃｐ７）を含む。なお、言うまでもないが、層間絶縁層９０中の絶縁層の数および配線構造８０中の配線層の数は、この例に限定されず、任意に設定可能である。

光電変換部１２は、層間絶縁層９０上に配置される。光電変換部１２は、層間絶縁層９０上に形成された画素電極１２ａ、画素電極１２ａに対向する透明電極１２ｃ、および、これらの電極間に配置された光電変換層１２ｂを含む。光電変換部１２の光電変換層１２ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成され、透明電極１２ｃを介して入射した光を受けて、光電変換により正および負の電荷を生成する。光電変換層１２ｂは、典型的には、複数の画素１０Ａにわたって形成される。また、光電変換層１２ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。

透明電極１２ｃは、ＩＴＯなどの透明な導電性材料から形成され、光電変換層１２ｂの受光面側に配置される。透明電極１２ｃは、典型的には、光電変換層１２ｂと同様に、複数の画素１０Ａにわたって形成される。図４において図示が省略されているが、透明電極１２ｃは、上述の蓄積制御線３９との接続を有する。撮像装置１００Ａの動作時、蓄積制御線３９の電位を制御して透明電極１２ｃの電位と画素電極１２ａの電位とを異ならせることにより、光電変換で生成された信号電荷を画素電極１２ａによって収集することができる。例えば、透明電極１２ｃの電位が画素電極１２ａの電位よりも高くなるように、蓄積制御線３９の電位を制御する。具体的には、例えば１０Ｖ程度の正電圧を蓄積制御線３９に印加する。このことにより、光電変換層１２ｂで発生した正孔―電子対のうち、正孔を画素電極１２ａによって収集することができる。画素電極１２ａで収集された信号電荷は、配線構造８０を介して第１拡散領域６７ｎに蓄積される。

画素電極１２ａは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される電極である。画素電極１２ａは、隣接する他の画素１０Ａの画素電極１２ａから空間的に分離されることにより、他の画素１０Ａの画素電極１２ａから電気的に分離されている。

半導体基板６０は、支持基板６１と、支持基板６１上に形成された１以上の半導体層とを含む。ここでは、支持基板６１として、ｐ型シリコン（Ｓｉ）基板を例示する。この例では、半導体基板６０は、支持基板６１上のｐ型半導体層６１ｐ、ｐ型半導体層６１ｐ上のｎ型半導体層６２ｎ、ｎ型半導体層６２ｎ上のｐ型半導体層６３ｐおよびｐ型半導体層６３ｐ上のｐ型半導体層６５ｐを有する。ｐ型半導体層６３ｐは、支持基板６１の全面にわたって形成される。ｐ型半導体層６５ｐは、ｐ型半導体層６５ｐよりも不純物の濃度が低いｐ型不純物領域６６ｐと、ｐ型不純物領域６６ｐ中に形成された第１拡散領域６７ｎと、第２拡散領域６８ａｎ、およびｎ型不純物領域６８ｂｎ〜６８ｄｎと、素子分離領域６９とを有する。

ｐ型半導体層６１ｐ、ｎ型半導体層６２ｎ、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐの各々は、典型的には、エピタキシャル成長で形成した半導体層への不純物のイオン注入によって形成される。ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐにおける不純物濃度は、互いに同程度であり、かつ、ｐ型半導体層６１ｐの不純物濃度よりも高い。ｐ型半導体層６１ｐおよびｐ型半導体層６３ｐの間に配置されたｎ型半導体層６２ｎは、信号電荷を蓄積する電荷蓄積領域である第１拡散領域６７ｎへの、支持基板６１または周辺回路４０からの少数キャリアの流入を抑制する。撮像装置１００Ａの動作時、ｎ型半導体層６２ｎの電位は、撮像領域Ｒ１（図１参照）の外側に設けられるウェルコンタクト（不図示）を介して制御される。

また、この例では、半導体基板６０は、ｐ型半導体層６１ｐおよびｎ型半導体層６２ｎを貫通するようにしてｐ型半導体層６３ｐおよび支持基板６１の間に設けられたｐ型領域６４を有する。ｐ型領域６４は、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐと比較して高い不純物濃度を有し、ｐ型半導体層６３ｐと支持基板６１とを電気的に接続する。撮像装置１００Ａの動作時、ｐ型半導体層６３ｐおよび支持基板６１の電位は、撮像領域Ｒ１の外側に設けられる基板コンタクト（不図示）を介して制御される。ｐ型半導体層６３ｐに接するようにｐ型半導体層６５ｐを配置することにより、撮像装置１００Ａの動作時に、ｐ型半導体層６５ｐの電位を、ｐ型半導体層６３ｐを介して制御することが可能である。

半導体基板６０には、増幅トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６が形成される。リセットトランジスタ２６は、第１拡散領域６７ｎおよび第２拡散領域６８ａｎと、半導体基板６０上に形成された絶縁層７０と、絶縁層７０上のゲート電極２６ｅとを含んでいる。第１拡散領域６７ｎおよび第２拡散領域６８ａｎは、リセットトランジスタ２６のドレイン領域およびソース領域としてそれぞれ機能する。第１拡散領域６７ｎは、光電変換部１２によって生成された信号電荷を一時的に蓄積する電荷蓄積領域として機能する。

増幅トランジスタ２２は、ｎ型不純物領域６８ｂｎおよび６８ｃｎと、絶縁層７０の一部と、絶縁層７０上のゲート電極２２ｅとを含んでいる。ｎ型不純物領域６８ｂｎおよび６８ｃｎは、増幅トランジスタ２２のドレイン領域およびソース領域としてそれぞれ機能する。

ｎ型不純物領域６８ｂｎと、第１拡散領域６７ｎの間には素子分離領域６９が配置される。素子分離領域６９は、例えばｐ型の不純物拡散領域である。素子分離領域６９により、増幅トランジスタ２２とリセットトランジスタ２６とが電気的に分離される。

図４において模式的に示すように、第１拡散領域６７ｎと素子分離領域６９とは、第１拡散領域６７ｎがｐ型不純物領域６６ｐ中に形成されることにより、互いに接しないように配置される。例えば、素子分離領域６９としてｐ型不純物層を用いた場合、第１拡散領域６７ｎと素子分離領域６９とが接していると、接合部におけるｐ型不純物濃度およびｎ型不純物濃度の双方が高くなる。そのため、第１拡散領域６７ｎと素子分離領域６９との接合部周辺に、この高い接合濃度に起因したリーク電流が発生しやすい。換言すれば、第１拡散領域６７ｎと素子分離領域６９とが互いに接しないように配置されることで、素子分離領域６９に高濃度のｐ型不純物層を用いても、ｐｎ接合濃度の上昇を抑制し、リーク電流を抑制することができる。また、素子分離領域６９としてＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いる方法があるが、この場合もＳＴＩ側壁部での結晶欠陥に起因したリーク電流を低減するために、第１拡散領域６７ｎとＳＴＩとが互いに接しないように配置されることが望ましい。

素子分離領域６９は、互いに隣接する画素１０Ａ間にも配置されており、これらの間で、信号検出回路１４同士を電気的に分離する。ここでは、素子分離領域６９は、増幅トランジスタ２２およびアドレストランジスタ２４の組の周囲と、リセットトランジスタ２６の周囲とに設けられる。

アドレストランジスタ２４は、ｎ型不純物領域６８ｃｎおよび６８ｄｎと、絶縁層７０の一部と、絶縁層７０上のゲート電極２４ｅとを含んでいる。この例では、アドレストランジスタ２４は、ｎ型不純物領域６８ｃｎを増幅トランジスタ２２と共有することにより、増幅トランジスタ２２に電気的に接続されている。ｎ型不純物領域６８ｃｎは、アドレストランジスタ２４のドレイン領域として機能し、ｎ型不純物領域６８ｄｎは、アドレストランジスタ２４のソース領域として機能する。

この例では、リセットトランジスタ２６のゲート電極２６ｅ、増幅トランジスタ２２のゲート電極２２ｅおよびアドレストランジスタ２４のゲート電極２４ｅを覆うように絶縁層７２が設けられている。絶縁層７２は、例えば、シリコン酸化膜である。この例では、さらに、絶縁層７２と、ゲート電極２６ｅ、ゲート電極２２ｅおよびゲート電極２４ｅとの間に絶縁層７１が介在している。絶縁層７１は、例えば、シリコン酸化膜である。絶縁層７１は、複数の絶縁層を含む積層構造を有していてもよい。同様に、上述の絶縁層７２も、複数の絶縁層を含む積層構造を有し得る。

絶縁層７２および絶縁層７１の積層構造は、複数のコンタクトホールを有する。ここでは、絶縁層７２および絶縁層７１に、コンタクトホールｈ１〜ｈ７が設けられている。コンタクトホールｈ１〜ｈ４は、それぞれ、第１拡散領域６７ｎ、第２拡散領域６８ａｎ、および他のｎ型不純物領域６８ｂｎおよび６８ｄｎに重なる位置に形成されている。コンタクトホールｈ１〜ｈ４の位置には、それぞれ、コンタクトプラグｃｐ１〜ｃｐ４が配置されている。コンタクトホールｈ５〜ｈ７は、それぞれ、ゲート電極２６ｅ、ゲート電極２２ｅおよびゲート電極２４ｅに重なる位置に形成されている。コンタクトホールｈ５〜ｈ７の位置には、それぞれ、コンタクトプラグｃｐ５〜ｃｐ７が配置されている。

図４に例示する構成において、配線層８０ａは、コンタクトプラグｃｐ１〜ｃｐ７を有する層であり、典型的には、ｎ型不純物がドープされたポリシリコン層である。配線層８０ａは、配線構造８０に含まれる配線層のうち、半導体基板６０の最も近くに配置されている。配線層８０ｂならびにプラグｐａ１およびｐａ２は、絶縁層９０ａ内に配置されている。プラグｐａ１は、コンタクトプラグｃｐ１と配線層８０ｂとを接続しており、プラグｐａ２は、コンタクトプラグｃｐ６と配線層８０ｂとを接続している。つまり、第１拡散領域６７ｎと増幅トランジスタ２２のゲート電極２２ｅとは、コンタクトプラグｃｐ１およびｃｐ６、プラグｐａ１およびｐａ２、ならびに、配線層８０ｂを介して互いに電気的に接続されている。

配線層８０ｂは、絶縁層９０ａ内に配置されており、上述の垂直信号線３５、アドレス信号線３４、電源配線３２、リセット信号線３６およびフィードバック線５３などをその一部に含み得る。垂直信号線３５、アドレス信号線３４、電源配線３２、リセット信号線３６およびフィードバック線５３は、それぞれ、コンタクトプラグｃｐ４、ｃｐ７、ｃｐ３、ｃｐ５およびｃｐ２を介して、ｎ型不純物領域６８ｄｎ、ゲート電極２４ｅ、ｎ型不純物領域６８ｂｎ、ゲート電極２６ｅおよび第２拡散領域６８ａｎに接続される。

絶縁層９０ｂ内に配置されたプラグｐｂは、配線層８０ｂと配線層８０ｃとを接続している。同様に、絶縁層９０ｃ内に配置されたプラグｐｃは、配線層８０ｃと配線層８０ｄとを接続している。絶縁層９０ｄ内に配置されたプラグｐｄは、配線層８０ｄと光電変換部１２の画素電極１２ａとを接続している。配線層８０ｂ〜８０ｄ、および、プラグｐａ１、ｐａ２、ｐｂ〜ｐｄは、典型的には、銅またはタングステンなどの金属、金属窒化物、または金属酸化物などの金属化合物などから形成される。

プラグｐａ１、ｐａ２、ｐｂ〜ｐｄ、配線層８０ｂ〜８０ｄ、コンタクトプラグｃｐ１、ｃｐ６は、光電変換部１２と半導体基板６０に形成された信号検出回路１４とを電気的に接続する。プラグｐａ１、ｐａ２、ｐｂ〜ｐｄ、配線層８０ｂ〜８０ｄ、コンタクトプラグｃｐ１、ｃｐ６、光電変換部１２の画素電極１２ａ、増幅トランジスタ２２のゲート電極２２ｅ、および、第１拡散領域６７ｎは、光電変換部１２によって生成された信号電荷（ここでは正孔）を蓄積する電荷蓄積領域として機能する。

ここで、半導体基板６０に形成されたｎ型不純物領域に着目する。半導体基板６０に形成されたｎ型不純物領域のうち、第１拡散領域６７ｎは、ｐウェルとしてのｐ型半導体層６５ｐ内に形成されたｐ型不純物領域６６ｐ内に配置される。第１拡散領域６７ｎは、半導体基板６０の表面の近傍に形成されており、その少なくとも一部は、半導体基板６０の表面に位置している。ｐ型不純物領域６６ｐおよび第１拡散領域６７ｎの間のｐｎ接合によって形成される接合容量は、信号電荷の少なくとも一部を蓄積する容量として機能し、電荷蓄積領域の一部を構成する。

図４に例示する構成において、第１拡散領域６７ｎは、第１領域６７ａおよび第２領域６７ｂを含む。第１拡散領域６７ｎの第１領域６７ａの不純物濃度は、第２拡散領域６８ａｎ、および他のｎ型不純物領域６８ｂｎ〜６８ｄｎよりも低い。第１拡散領域６７ｎ中の第２領域６７ｂは、第１領域６７ａ内に形成されており、第１領域６７ａよりも高い不純物濃度を有する。また、第２領域６７ｂ上にコンタクトホールｈ１が位置しており、コンタクトホールｈ１を介して第２領域６７ｂにコンタクトプラグｃｐ１が接続されている。

上述したように、ｐ型半導体層６３ｐに隣接してｐ型半導体層６５ｐを配置することにより、撮像装置１００Ａの動作時にｐ型半導体層６５ｐの電位をｐ型半導体層６３ｐを介して制御することが可能である。このような構造の採用により、光電変換部１２との電気的接続を有するコンタクトプラグｃｐ１と、半導体基板６０とが接触する部分（ここでは第１拡散領域６７ｎの第２領域６７ｂ）の周囲に、相対的に不純物濃度の低い領域（ここでは第１拡散領域６７ｎの第１領域６７ａおよびｐ型不純物領域６６ｐ）を配置することが可能になる。第１拡散領域６７ｎにおける第２領域６７ｂの形成は必須ではない。しかしながら、コンタクトプラグｃｐ１と半導体基板６０との接続部分である第２領域６７ｂの不純物濃度を比較的高くすることにより、コンタクトプラグｃｐ１と半導体基板６０との接続部分の周囲に空乏層が広がること（空乏化）を抑制する効果が得られる。このように、コンタクトプラグｃｐ１と半導体基板６０とが接触する部分の周囲の空乏化を抑制することにより、コンタクトプラグｃｐ１と半導体基板６０との界面における半導体基板６０の結晶欠陥（界面準位といってもよい）に起因するリーク電流を抑制し得る。また、比較的高い不純物濃度を有する第２領域６７ｂにコンタクトプラグｃｐ１を接続することにより、コンタクト抵抗を低減する効果が得られる。

また、この例では、第１拡散領域６７ｎの第２領域６７ｂとｐ型不純物領域６６ｐとの間に、第２領域６７ｂよりも不純物濃度の低い第１領域６７ａが介在し、第１拡散領域６７ｎの第２領域６７ｂとｐ型半導体層６５ｐとの間にも第１領域６７ａが介在している。第２領域６７ｂの周囲に相対的に不純物濃度の低い第１領域６７ａを配置することにより、第１拡散領域６７ｎとｐ型半導体層６５ｐまたはｐ型不純物領域６６ｐとのｐｎ接合によって形成される電界強度を緩和し得る。この電界強度が緩和されることにより、ｐｎ接合によって形成される電界に起因するリーク電流が抑制される。

図３において模式的に示すように、画素１０Ａは、第１拡散領域６７ｎおよび第２拡散領域６８ａｎをソースおよびドレインとして備えるリセットトランジスタ２６と、当該画素１０Ａが備える他のトランジスタ（ここでは、増幅トランジスタ２２およびアドレストランジスタ２４）とを分離する分離領域（以下、素子分離領域６９と称する。）を備える。素子分離領域６９は、例えば、ｎ型とは異なる第２導電型（以下、ｐ型と称する。）の不純物を含む。このとき、第１拡散領域６７ｎと、第１拡散領域６７ｎの周囲に形成された素子分離領域６９とは、半導体基板６０の表面において互いに接しないように配置されている。

具体的には、第１拡散領域６７ｎは、ｐ型半導体層６５ｐよりも不純物の濃度が低いｐ型不純物領域６６ｐ中に形成される。この第１拡散領域６７ｎとｐ型不純物領域６６ｐとの間に空乏層領域が形成される。一般的に、半導体基板６０の内部における結晶欠陥密度よりも、半導体基板６０の表面付近における結晶欠陥密度の方が高い。そのため、第１拡散領域６７ｎとｐ型不純物領域６６ｐとが接合する接合部（ｐｎ接合部）に形成される空乏層領域のうち、半導体基板６０の内部のｐｎ接合部に形成される空乏層領域よりも、半導体基板６０の表面付近の接合部に形成される空乏層領域の方がリーク電流は大きくなる。

また、半導体基板６０の表面の接合部に形成される空乏層領域（以下、界面空乏層とする。）の面積が増大すると、リーク電流が増大し易い。このため、半導体基板６０の表面に露出する界面空乏層の面積を最小にすることが望ましい。この界面空乏層の面積を小さくするために、半導体基板６０に垂直な方向から見たとき、第１拡散領域６７ｎの面積は、第２拡散領域６８ａｎよりも小さくなるように形成してもよい。例えば、半導体基板６０に垂直な方向から見たとき、第１拡散領域６７ｎの面積は、第２拡散領域６８ａｎの面積の１／２以下であってもよい。また、このとき、第１拡散領域６７ｎのチャネル幅方向の幅は、第２拡散領域６８ａｎのチャネル幅方向の幅の１／２以下であってもよい。なお、第１拡散領域６７ｎおよび第２拡散領域６８ａｎは、チャネル幅方向の幅およびチャネル長方向の長さのどちらか一方が同じ大きさであってもよい。また、画素１０Ａ内の他のｎ型不純物領域６８ｂｎ〜６８ｄｎについても同様に、半導体基板６０に垂直な方向から見たとき、第１拡散領域６７ｎの面積は、他のｎ型不純物領域６８ｂｎ〜６８ｄｎの面積よりも小さくなるように形成されてもよい。

また、第１拡散領域６７ｎおよび第２拡散領域６８ａｎの面積は、半導体基板に垂直な方向から見たとき、第１拡散領域６７ｎおよび第２拡散領域６８ａｎはそれぞれリセットトランジスタ２６のゲート電極２６ｅと重なる部分の面積を除いてもよい。同様に、他のｎ型不純物領域６８ｂｎ〜６８ｄｎの面積についても、半導体基板６０に垂直な方向から見たとき、他のｎ型不純物領域６８ｂｎ〜６８ｄｎがそれぞれ増幅トランジスタ２２のゲート電極２２ｅおよびアドレストランジスタ２４のゲート電極２４ｅと重なる部分の面積を除いてもよい。半導体基板６０に垂直な方向から見たとき、これらのトランジスタのゲート電極２２ｅ、２４ｅ、２６ｅと重なる部分は、ゲート電極２２ｅ、２４ｅおよび２６ｅと重ならない部分に比べて、製造時に損傷を受けにくい。製造時に受ける損傷の例としては、ドライエッチング工程で用いるプラズマ処理によるものや、レジストを剥離する際のアッシング処理によるものが挙げられる。このことから、ゲート電極２２ｅ、２４ｅ、２６ｅと重なる部分においては、リーク電流が発生しにくい。したがって、界面空乏層の面積を小さくする上では、第１拡散領域６７ｎおよび他のｎ型不純物領域６８ｂｎ〜６８ｄｎについて、ゲート電極と重なっていない部分の面積の影響だけを考慮してもよいためである。

また、第１拡散領域６７ｎの面積を小さくすることにより、第１拡散領域６７ｎに形成されたコンタクトホールｈ１とゲート電極２６ｅとの間の距離は、例えば、第２拡散領域６８ａｎに形成されたコンタクトホールｈ２とゲート電極２６ｅとの間の距離よりも小さくなる。上述したように第１拡散領域６７ｎは不純物濃度が低いため、第２拡散領域６８ａｎよりも抵抗値が高くなる。したがって、コンタクトホールｈ１とゲート電極２６ｅとの距離を小さくすることにより、第１拡散領域６７ｎでの電流経路が短くなるため、第１拡散領域６７ｎでの抵抗値が小さくなる。なお、他のｎ型不純物領域６８ｂｎおよび６８ｄｎについても同様に、第１拡散領域６７ｎに形成されたコンタクトホールｈ１とゲート電極２６ｅとの距離は、これらのｎ型不純物領域６８ｂｎおよび６８ｄｎに形成されたコンタクトホールｈ３およびｈ４とゲート電極２２ｅおよび２４ｅとの距離よりも小さくてもよい。

（変形例１）
図５は、本実施の形態の変形例１に係る撮像装置１００Ｂの回路構成を示す図である。図５に示す画素１０Ｂと、図２に示す画素１０Ａとの間の主な相違点は、半導体基板６０に焼付き防止用トランジスタ２８が形成されている点である。以下、実施の形態と異なる点を中心に説明し、共通点についての詳細な説明は省略する。

図５に示すように、電荷蓄積ノードＮＤは、リセットトランジスタ２６のドレインと、増幅トランジスタ２２のゲートと、光電変換部１２の下部電極と、焼付き防止用トランジスタ２８のソースおよびゲートとを電気的に接続している。ここで、リセットトランジスタ２６のドレインは、電荷蓄積領域である第１拡散領域６７ｎである。焼付き防止用トランジスタ２８のソースは、ＶＤＤ配線または焼付き防止用トランジスタ２８専用の電源線４１に接続されている。ここで、光電変換膜１２ｂに過大光が入射すると、第１拡散領域６７ｎの電位がＶＤＤを超える可能性がある。焼付き防止用トランジスタ２８の閾値電圧を、第１拡散領域６７ｎの電位がＶＤＤと等しくなった場合に、オンするように設定しておくことにより、過剰な電荷を第１拡散領域６７ｎから電源線４１に逃がすことができる。その結果、焼付きなどの故障を防止できる。

図６は、本実施の形態の変形例１における画素１０Ｂ内のレイアウトを示す平面図である。図６に示すように、本変形例における画素１０Ｂは、さらに、第１トランジスタ（ここでは、リセットトランジスタ２６）とは異なる第３トランジスタ（ここでは、焼付き防止用トランジスタ２８）を備える。焼付き防止用トランジスタ２８は、ゲート電極２８ｅ、ソース領域およびドレイン領域を含んでいる。ここで、第１拡散領域６７ｎは、焼付き防止用トランジスタ２８のドレイン領域として機能する。なお、第１拡散領域６７ｎはリセットトランジスタ２６のドレイン領域としても機能する。このように、上記２つのトランジスタにおいて、第１拡散領域６７ｎは、ドレイン領域として共有されている。ｎ型不純物領域６８ｅｎは、焼付き防止用トランジスタ２８のソース領域として機能する。

ここで、第１拡散領域６７ｎのｎ型不純物の濃度は、ｎ型不純物領域６８ｅｎのｎ型不純物濃度よりも小さくてもよい。これにより、第１拡散領域６７ｎのｎ型不純物の濃度は、画素１０Ｂ内の他のｎ型不純物領域６８ｂｎ〜６８ｅｃのｎ型不純物の濃度よりも小さくなる。このことにより、第１拡散領域６７ｎと半導体基板６０との接合濃度が小さくなるため、リーク電流を低減することができる。

図７は、本変形例における画素のデバイス構造の概略断面図である。図７に示すように、焼付き防止用トランジスタ２８のゲート電極２８ｅは、絶縁層７０を介して半導体基板６０上に形成されている。ｎ型不純物領域６８ｅｎは、半導体基板６０の表面に形成されている。

光電変換膜１２ｂに過大光が入射すると、第１拡散領域６７ｎの電位は、透明電極１２ｃに印加されているバイアス電圧と同程度まで上昇する。このような過電圧が第１拡散領域６７ｎに印加されると、第１拡散領域６７ｎが破壊されてしまう、または、増幅トランジスタ２２の絶縁層７０が破壊されてしまう恐れがある。その結果、焼付きなどの故障が発生する。

一方本変形例によれば、暗電流を抑制でき、且つ、過大光が入射した場合でも過電圧による各トランジスタの故障を防止できる。

（変形例２）
図８は、本実施の形態の変形例２に係る撮像装置１００Ｃにおける画素１０Ｃ内のレイアウトを示す平面図である。本変形例では、半導体基板６０に垂直な方向から見たとき、第１拡散領域（ＦＤ）６７ｎが円形である点で、画素１０Ａとは異なっている。以下、実施の形態と異なる点を中心に説明し、共通点についての詳細な説明は省略する。

本変形例では、上述のとおり、半導体基板６０に垂直な方向から見たとき、第１拡散領域（ＦＤ）６７ｎは円形である。これにより、第１拡散領域６７ｎの半導体基板６０の表面における面積は、矩形状に形成される場合に比べ、小さくなる。そのため、半導体基板６０の表面において、第１拡散領域６７ｎと半導体基板６０との接合部に形成される界面空乏層の面積は小さくなる。これにより、接合部におけるリーク電流を低減することができる。

なお、本変形例では、実施の形態に係る撮像装置１００Ａと同様に、焼付き防止用トランジスタ２８を備えていないが、変形例１に係る撮像装置１００Ｂのように焼付き防止用トランジスタ２８を備えてもよい。これにより、光電変換部１２に過大光が入射されても、過電圧による各トランジスタの故障を防止できる。

（変形例３）
図９は、本実施の形態の変形例３に係る撮像装置１００Ｄにおける画素１０Ｄの回路構成を示す図である。図１０は、本変形例における画素１０Ｄ内のレイアウトを示す平面図である。上記実施の形態および変形例では、光電変換膜を利用した光電変換部を有する撮像装置を例に説明したが、本変形例では、フォトダイオードを光電変換部として用いる撮像装置を例に説明する。

図９および図１０に示すように、本変形例における画素１０Ｄは、フォトダイオード１３と、転送トランジスタ２７と、を備える。フォトダイオード１３は、ｎ型不純物領域６８ｆｎと、ｎ型不純物領域６８ｆｎの上方に位置するピニング層（不図示）とを有する。ピニング層は、ｐ型不純物領域である。フォトダイオード１３は、露光時間中に受光した光を光電変換して電荷を生成する。所定の露光時間終了後に、転送信号線３７を介して転送トランジスタ２７をオンにさせる転送信号が転送トランジスタ２７のゲートに印加される。そのことによって転送トランジスタ２７がオン状態となり、フォトダイオード１３が生成した電荷が電荷蓄積ノードＮＤに転送される。増幅トランジスタ２２は、電荷蓄積ノードＮＤに転送された電荷に対応する信号を垂直信号線３５（不図示）へ出力する。垂直信号線３５に出力された信号は、ＡＤ変換部（不図示）へ供給されてＡＤ変換される。

図１０に示すように、転送トランジスタ２７は、第１拡散領域６７ｎとｎ型不純物領域６８ｆｎとを、ソースおよびドレインとして含んでいる。また、転送トランジスタ２７は、ゲート電極２７ｅを含んでいる。転送トランジスタ２７は、第１拡散領域６７ｎを、ソースおよびドレインの一方としてリセットトランジスタ２６との間で共有している。

また、図９に示すように、電荷蓄積ノードＮＤは、リセットトランジスタ２６のドレインと、増幅トランジスタ２２のゲートと、転送トランジスタ２７のソースとを電気的に接続している。ここで、図１０におけるリセットトランジスタ２６のドレインは、電荷蓄積領域である第１拡散領域６７ｎである。

本変形例では、上記実施の形態および変形例と同様に、画素１０Ｄは、半導体基板中に位置し、ｎ型の不純物を含み、フォトダイオード１３によって変換された光電荷を蓄積する第１拡散領域６７ｎをソースおよびドレインの一方とし、ｎ型の不純物を含むｎ型不純物領域である第２拡散領域６８ａｎをソースおよびドレインの他方として含む第１トランジスタ（ここでは、リセットトランジスタ２６）と、を備える。このとき、第１拡散領域６７ｎのｎ型不純物の濃度は、第２拡散領域６８ａｎのｎ型不純物の濃度よりも小さい。これにより、第１拡散領域６７ｎと半導体基盤との接合部における接合濃度が小さくなるため、第１拡散領域６７ｎにおけるリーク電流が低減される。

さらに、画素１０Ｄは、リセットトランジスタ２６とは異なる第２トランジスタ（ここでは、増幅トランジスタ２２）を備え、第２トランジスタは、半導体基板６０中に位置し、ｎ型不純物を含む第３拡散領域（以下、他のｎ型不純物領域６８ｂｎおよび６８ｃｎ）をソースまたはドレインとして含む。このとき、第１拡散領域６７ｎのｎ型不純物の濃度は、他のｎ型不純物領域６８ｂｎおよび６８ｃｎのｎ型不純物の濃度よりも小さくてもよい。このとき、第１拡散領域６７ｎのｎ型不純物の濃度は、少なくとも第２拡散領域６８ａｎおよび他のｎ型不純物領域６８ｂｎおよび６８ｃｎのｎ型不純物の濃度の１／１０よりも小さく、１／１５よりも小さい。これにより、第１拡散領域６７ｎと半導体基板６０との接合部における接合濃度が小さくなるため、接合部における電界強度を緩和することができる。そのため、電荷蓄積領域である第１拡散領域６７ｎからの、または、第１拡散領域６７ｎへのリーク電流が低減される。

また、本変形例に係る撮像装置１００Ｄでは、半導体基板６０はｐ型不純物を含み、第１拡散領域６７ｎに含まれるｎ型不純物および半導体基板６０に含まれるｐ型不純物の濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上５×１０^１６ａｔｏｍｓ／ｃｍ^３以下であってもよい。これにより、第１拡散領域６７ｎと半導体基板６０との接合濃度が小さくなり、接合部における電界強度の上昇を抑制することができる。そのため、接合部におけるリーク電流を低減することができる。

また、半導体基板６０の表面の接合部に形成される空乏層領域（以下、界面空乏層とする。）の面積が増大すると、リーク電流が増大し易い。このため、半導体基板６０の表面に露出する界面空乏層の面積を最小にすることが望ましい。この界面空乏層の面積を小さくするために、半導体基板６０に垂直な方向から見たとき、第１拡散領域６７ｎの面積は、第２拡散領域６８ａｎよりも小さくなるように形成してもよい。例えば、半導体基板６０に垂直な方向から見たとき、第１拡散領域６７ｎの面積は、第２拡散領域６８ａｎの面積の１／２以下であってもよい。また、このとき、第１拡散領域６７ｎのチャネル幅方向の幅は、第２拡散領域６８ａｎのチャネル幅方向の幅の１／２以下であってもよい。なお、第１拡散領域６７ｎおよび第２拡散領域６８ａｎは、チャネル幅方向の幅およびチャネル長方向の長さのどちらか一方が同じ大きさであってもよい。また、画素１０Ｄ内の他のｎ型不純物領域６８ｂｎおよび６８ｃｎについても同様に、半導体基板６０に垂直な方向から見たとき、第１拡散領域６７ｎの面積は、他のｎ型不純物領域６８ｂｎおよび６８ｃｎの面積よりも小さくなるように形成されてもよい。

また、第１拡散領域６７ｎおよび第２拡散領域６８ａｎの面積は、半導体基板に垂直な方向から見たとき、第１拡散領域６７ｎおよび第２拡散領域６８ａｎはそれぞれリセットトランジスタ２６のゲート電極２６ｅと重なる部分の面積を除いてもよい。同様に、他のｎ型不純物領域６８ｂｎおよび６８ｃｎの面積についても、半導体基板６０に垂直な方向から見たとき、他のｎ型不純物領域６８ｂｎおよび６８ｃｎがそれぞれ増幅トランジスタ２２のゲート電極２２ｅと重なる部分の面積を除いてもよい。半導体基板６０に垂直な方向から見たとき、これらのトランジスタのゲート電極２２ｅおよび２６ｅと重なる部分は、ゲート電極２２ｅおよび２６ｅと重ならない部分に比べて、製造時に損傷を受けにくい。製造時に受ける損傷の例としては、ドライエッチング工程で用いるプラズマ処理によるものや、レジストを剥離する際のアッシング処理によるものが挙げられる。このことから、ゲート電極２２ｅおよび２６ｅと重なる部分においては、リーク電流が発生しにくい。したがって、界面空乏層の面積を小さくする上では、第１拡散領域６７ｎおよび他のｎ型不純物領域６８ｂｎおよび６８ｃｎについて、ゲート電極と重なっていない部分の面積の影響だけを考慮してもよいためである。

また、第１拡散領域６７ｎの面積を小さくすることにより、第１拡散領域６７ｎに形成されたコンタクトホールｈ１とゲート電極２６ｅとの間の距離は、例えば、第２拡散領域６８ａｎに形成されたコンタクトホールｈ２とゲート電極２６ｅとの間の距離よりも小さくなる。上述したように第１拡散領域６７ｎは不純物濃度が低いため、第２拡散領域６８ａｎよりも抵抗値が高くなる。したがって、コンタクトホールｈ１とゲート電極２６ｅとの距離を小さくすることにより、第１拡散領域６７ｎでの電流経路が短くなるため、第１拡散領域６７ｎでの抵抗値が小さくなる。なお、他のｎ型不純物領域６８ｂｎおよび６８ｃｎについても同様に、第１拡散領域６７ｎに形成されたコンタクトホールｈ１とゲート電極２６ｅとの距離は、これらのｎ型不純物領域６８ｂｎおよび６８ｃｎに形成されたコンタクトホールｈ３およびｈ９とゲート電極２２ｅとの距離よりも小さくてもよい。

以上、本開示に係る撮像装置について、実施の形態および変形例に基づいて説明したが、本開示は、これらの実施の形態および変形例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態および変形例に施したものや、実施の形態および変形例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲に含まれる。

また、本開示の実施形態および変形例によれば、リーク電流による影響を低減し得るので、高画質で撮像を行うことが可能な撮像装置が提供される。なお、上述の増幅トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６および焼付き防止用トランジスタ２８の各々は、ＮチャネルＭＯＳであってもよいし、ＰチャネルＭＯＳであってもよい。各トランジスタがＰチャネルＭＯＳである場合、第１導電型の不純物がｐ型不純物であり、第２導電型の不純物がｎ型不純物である。これらのトランジスタの全てがＮチャネルＭＯＳまたはＰチャネルＭＯＳのいずれかに統一されている必要もない。画素中のトランジスタの各々をＮチャネルＭＯＳとし、信号電荷として電子を用いる場合には、これらのトランジスタの各々におけるソースおよびドレインの配置を互いに入れ替えればよい。

本開示によれば、暗電流による影響を抑制して高画質で撮像が可能な撮像装置が提供される。本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。

１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ 画素
１２ 光電変換部
１３ フォトダイオード
１４ 信号検出回路
１６ フィードバック回路
２２ 増幅トランジスタ
２２ｅ、２４ｅ、２６ｅ、２７ｅ、２８ｅ ゲート電極
２４ アドレストランジスタ
２６ リセットトランジスタ
２７ 転送トランジスタ
２８ 焼付き防止用トランジスタ
３２ 電源配線
３５ 垂直信号線
３６ リセット信号線
４０ 周辺回路
４２ 負荷回路
４４ カラム信号処理回路
４８ 水平信号読み出し回路
５０ 反転増幅器
５３ フィードバック線
６０ 半導体基板
６１ 支持基板
６１ｐ、６３ｐ、６５ｐ ｐ型半導体層
６２ｎ ｎ型半導体層
６４ ｐ型領域
６６ｐ ｐ型不純物領域
６７ａ 第１領域
６７ｂ 第２領域
６７ｎ 第１拡散領域
６８ａｎ 第２拡散領域
６８ｂｎ、６８ｃｎ、６８ｄｎ、６８ｅｎ、６８ｆｎ ｎ型不純物領域
６９ 素子分離領域
７０、７１、７２、９０ａ、９０ｂ、９０ｃ、９０ｄ 絶縁層
８０ 配線構造
８０ａ、８０ｂ、８０ｃ、８０ｄ 配線層
９０ 層間絶縁層
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ 撮像装置
Ｒ１ 撮像領域
Ｒ２ 周辺領域
ｃｐ１、ｃｐ２、ｃｐ３、ｃｐ４、ｃｐ５、ｃｐ６、ｃｐ７、ｃｐ８ コンタクトプラグ
ｈ１、ｈ２、ｈ３、ｈ４、ｈ５、ｈ６、ｈ７、ｈ８、ｈ９ コンタクトホール
ｐａ１、ｐａ２、ｐｂ、ｐｃ、ｐｄ プラグ

Claims (9)

1. 半導体基板と、
   複数の画素とを備える撮像装置であって、
   前記複数の画素のそれぞれは、
   光を電荷に変換する光電変換部と、
   前記半導体基板中に位置し、前記電荷を蓄積する第１拡散領域と、前記半導体基板中に位置する第２拡散領域と、をソースおよびドレインとして含む第１トランジスタと、
   を備え、
   前記第１拡散領域および前記第２拡散領域は、第１導電型の不純物を含み、
   前記第１拡散領域の前記第１導電型の不純物濃度は、前記第２拡散領域の前記第１導電型の不純物濃度よりも小さい、
   撮像装置。
2. さらに、
   前記複数の画素のそれぞれは、
   前記第１トランジスタとは異なるトランジスタであって、前記半導体基板中に位置し、前記第１導電型の不純物を含む第３拡散領域をソースまたはドレインとして含む第２トランジスタを備え、
   前記第１拡散領域の前記第１導電型の不純物濃度は、前記第３拡散領域の前記第１導電型の不純物濃度よりも小さい、
   請求項１に記載の撮像装置。
3. さらに、
   前記複数の画素のそれぞれは、
   前記第１トランジスタとは異なるトランジスタであって、前記半導体基板中に位置し、前記第１拡散領域をソースまたはドレインとして含む第３トランジスタを備える、
   請求項１または請求項２に記載の撮像装置。
4. 前記半導体基板に垂直な方向から見たとき、
   前記第１拡散領域の面積は、前記第２拡散領域の面積よりも小さい、
   請求項１から請求項３のいずれか一項に記載の撮像装置。
5. 前記第１拡散領域および前記第２拡散領域の面積は、前記半導体基板に垂直な方向から見たとき、前記第１拡散領域および前記第２拡散領域はそれぞれ前記第１トランジスタのゲート電極と重なる部分の面積を除く、
   請求項４に記載の撮像装置。
6. 前記複数の画素のそれぞれは、
   前記第１拡散領域に接続される第１プラグと、
   前記第２拡散領域に接続される第２プラグと、
   を備え、
   前記第１トランジスタは、ゲート電極を備え、
   前記第１プラグと前記ゲート電極との距離は、
   前記第２プラグと前記ゲート電極との距離よりも小さい、
   請求項１から請求項５のいずれか一項に記載の撮像装置。
7. 前記複数の画素のそれぞれは、
   前記第１トランジスタと、当該画素が備える他のトランジスタとを分離する分離領域を備え、
   前記分離領域は、前記第１導電型とは異なる第２導電型の不純物を含み、
   前記半導体基板の表面において前記第１拡散領域と前記分離領域とは接触していない、
   請求項１から請求項６のいずれか一項に記載の撮像装置。
8. 前記半導体基板は第２導電型の不純物を含み、
   前記第１拡散領域に含まれる前記第１導電型の不純物および前記半導体基板に含まれる前記第２導電型の不純物の濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上５×１０^１６ａｔｏｍｓ／ｃｍ^３以下である、
   請求項１から請求項７のいずれか一項に記載の撮像装置。
9. 前記半導体基板に垂直な方向から見たとき、前記第１拡散領域は円形である、
   請求項１から請求項８のいずれか一項に記載の撮像装置。

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