KR20140020947A - 고체 촬상 소자 및 촬상 장치 - Google Patents
고체 촬상 소자 및 촬상 장치 Download PDFInfo
- Publication number
- KR20140020947A KR20140020947A KR1020137025687A KR20137025687A KR20140020947A KR 20140020947 A KR20140020947 A KR 20140020947A KR 1020137025687 A KR1020137025687 A KR 1020137025687A KR 20137025687 A KR20137025687 A KR 20137025687A KR 20140020947 A KR20140020947 A KR 20140020947A
- Authority
- KR
- South Korea
- Prior art keywords
- pixel
- pixels
- impurity region
- transistor
- protection circuit
- Prior art date
Links
- 238000003384 imaging method Methods 0.000 title claims abstract description 30
- 239000007787 solid Substances 0.000 title description 4
- 238000006243 chemical reaction Methods 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 239000004065 semiconductor Substances 0.000 claims abstract description 38
- 238000009825 accumulation Methods 0.000 claims abstract description 21
- 239000012535 impurity Substances 0.000 claims description 70
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 239000010408 film Substances 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14641—Electronic components shared by two or more pixel-elements, e.g. one amplifier shared by two pixel elements
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
과대 광이 입사된 경우의 고장 방지, 화소 사이즈 축소가 가능한 적층형의 고체 촬상 소자를 제공한다. 반도체 기판 상방에 형성된 광전 변환부 (P) 와 반도체 기판에 형성된 MOS 형의 신호 판독 회로 (S) 를 포함하는 화소 (100) 가 어레이상으로 배치된 고체 촬상 소자이다. 신호 판독 회로 (S) 는, 화소 전극 (1) 으로 이동한 정공이 축적되는 전하 축적부 (4) 와, 전하 축적부 (4) 에 게이트 전극 (71) 이 전기적으로 접속되고 전하 축적부 (4) 의 전위에 따른 신호를 출력하는 출력 트랜지스터 (7) 와, 게이트 전극 (71) 의 전위가 소정 값 이상이 되는 것을 방지하는 보호 트랜지스터 (6) 를 포함한다. 보호 트랜지스터 (6) 는 전원에 접속되는 소스 영역 (62) 을 갖고, 출력 트랜지스터 (7) 는 상기 전원에 접속되는 드레인 영역 (72) 을 갖고, 인접하는 2 개의 화소 (100) 에 소스 영역 (62) 과 드레인 영역 (72) 이 1 개씩 포함되도록, 당해 2 개의 화소 (100) 에 있어서 소스 영역 (62) 과 드레인 영역 (72) 이 공통화되어 있다.
Description
본 발명은, 반도체 기판 상방에 형성된 광전 변환부와, 상기 광전 변환부에서 발생한 전하에 따른 신호를 판독하는 상기 반도체 기판에 형성된 MOS 형의 신호 판독 회로를 포함하는 화소가 어레이상으로 배치된 고체 촬상 소자 및 그것을 구비하는 촬상 장치에 관한 것이다.
최근의 고체 촬상 소자의 고감도화, 다화소화에 대응하기 위해, 실리콘 기판 상방에 1 쌍의 전극과 이들 사이에 놓인 광전 변환층을 포함하는 광전 변환부를 형성하고, 이 광전 변환층에서 발생한 전하를 당해 1 쌍의 전극의 일방으로부터 실리콘 기판으로 이동시켜 축적하고, 이 축적 전하에 따른 신호를 실리콘 기판에 형성한 신호 판독 회로로 판독하는 광전 변환층 적층형의 고체 촬상 소자가 주목되고 있다 (특허문헌 1 참조).
특허문헌 1 에는, 광전 변환층 적층형의 고체 촬상 소자에 있어서, 실리콘 기판 상방의 광전 변환층에서 발생한 전하 중 정공을 실리콘 기판 내의 전하 축적부에 축적하고, 이 전하 축적부에 축적된 정공에 따른 신호를 신호 판독 회로에 의해 판독하는 구성이 개시되어 있다. 이와 같은 구성에 의해, 광전 변환층에 유기 재료를 사용한 경우에도, 감도 저하 및 분광 감도의 브로드화를 방지하는 것이 가능해졌다.
특허문헌 1 에 기재된 고체 촬상 소자는, 광전 변환층에서 발생한 정공을 실리콘 기판 내의 p 형 불순물층으로 이루어지는 전하 축적부에 축적하고, p 채널 MOS 트랜지스터에 의해 당해 정공에 따른 신호를 판독하는 것이다. 정공에 따른 신호의 판독 방식으로는 여러 가지의 것을 생각할 수 있다. 예를 들어, 광전 변환층에서 발생한 정공을 실리콘 기판 내의 n 형 불순물층으로 이루어지는 전하 축적부에 축적하고, n 채널 MOS 트랜지스터에 의해 당해 정공에 따른 신호를 판독하는 구성을 생각할 수 있다.
그러나, 이 구성에서는, 광전 변환층에 과대 광이 입사된 경우, 전하 축적부의 전위가 n 채널 MOS 트랜지스터 등을 파괴하는 전압까지 상승할 우려가 있다. 이 파괴를 방지하기 위해, 특허문헌 2 에는 신호 판독 회로에 보호 회로를 형성하는 구성이 기재되어 있다.
특허문헌 2 에 기재된 신호 판독 회로에서는, 보호 회로를 형성하는 만큼 화소 사이즈가 커진다. 다화소화에 대응하기 위해서는 화소 사이즈의 축소가 요구되기 때문에, 화소 사이즈의 증가를 초래하지 않고, 보호 회로를 도입할 수 있는 기술이 요구되고 있다. 그러나, 특허문헌 2 에는 화소 사이즈를 축소하는 것에 대해서는 고려되어 있지 않다.
본 발명은, 상기 사정을 감안하여 이루어진 것으로, 과대 광이 입사된 경우의 고장을 방지할 수 있고, 또한 화소 사이즈를 축소할 수 있는 적층형의 고체 촬상 소자와 이것을 구비하는 촬상 장치를 제공하는 것을 목적으로 한다.
본 발명의 고체 촬상 소자는, 반도체 기판 상방에 형성된 광전 변환부와, 상기 광전 변환부에서 발생한 전하에 따른 신호를 판독하는 상기 반도체 기판에 형성된 MOS 형의 신호 판독 회로를 포함하는 화소가 어레이상으로 배치된 고체 촬상 소자로서, 상기 광전 변환부는, 상기 반도체 기판 상방에 형성되고 상기 화소마다 분할되는 화소 전극과, 상기 화소 전극 상방에 형성되는 대향 전극과, 상기 화소 전극과 상기 대향 전극 사이에 형성되는 광전 변환층을 포함하고, 상기 광전 변환층에서 발생한 전하 중 정공이 상기 화소 전극으로 이동하도록, 상기 신호 판독 회로의 전원 전압보다 높은 바이어스 전압이 상기 대향 전극에는 인가되고, 상기 신호 판독 회로는, 상기 반도체 기판 내에 형성되고 상기 화소 전극으로 이동한 정공이 축적되는 전하 축적부와, 상기 전하 축적부에 게이트 전극이 전기적으로 접속되고, 상기 전하 축적부의 전위에 따른 신호를 출력하는 출력 트랜지스터와, 상기 게이트 전극의 전위가 소정 값 이상이 되는 것을 방지하는 보호 회로를 포함하고, 상기 보호 회로는, 전원에 접속되는 상기 반도체 기판 내에 형성된 불순물 영역을 갖고, 상기 출력 트랜지스터는, 상기 전원에 접속되는 상기 반도체 기판 내에 형성된 불순물 영역을 갖고, 인접하는 2 개의 상기 화소마다 상기 전원에 접속되는 상기 반도체 기판 내에 형성된 불순물 영역이 2 개 존재하도록, 상기 보호 회로의 상기 불순물 영역 및 상기 출력 트랜지스터의 상기 불순물 영역이 당해 2 개의 화소에서 공통화되어 있는 것이다.
본 발명의 촬상 장치는 상기 고체 촬상 소자를 구비하는 것이다.
본 발명에 의하면, 과대 광이 입사된 경우의 고장을 방지할 수 있고, 또한 화소 사이즈를 축소할 수 있는 적층형의 고체 촬상 소자와 이것을 구비하는 촬상 장치를 제공할 수 있다.
도 1 은, 본 발명의 일 실시형태를 설명하기 위한 광전 변환층 적층형의 고체 촬상 소자에 있어서의 화소의 기본 구성을 나타내는 도면이다.
도 2 는, 도 1 에 나타내는 화소의 평면 레이아웃을 나타내는 도면이다.
도 3 은, 도 1 에 나타내는 화소 (100) 가 어레이상으로 복수 배치되는 고체 촬상 소자에 있어서의 신호 판독 회로를 구성하는 소자의 불순물 영역을 공통화한 경우의 레이아웃예를 나타내는 도면이다.
도 4 는, 도 3 에 나타내는 2 개의 화소 (100) 의 회로도이다.
도 5 는, 도 3 의 레이아웃을 이용한 2 × 2 화소의 평면 레이아웃예를 나타내는 도면이다.
도 6 은, 도 1 에 나타내는 화소 (100) 가 어레이상으로 복수 배치되는 고체 촬상 소자에 있어서의 신호 판독 회로를 구성하는 소자의 불순물 영역을 공통화한 경우의 레이아웃예를 나타내는 도면이다.
도 7 은, 도 6 에 나타내는 2 개의 화소 (100) 의 회로도이다.
도 8 은, 도 6 의 레이아웃을 이용한 2 × 2 화소의 평면 레이아웃예를 나타내는 도면이다.
도 9 는, 도 6 의 레이아웃을 이용한 4 × 2 화소의 평면 레이아웃예를 나타내는 도면이다.
도 10 은, 보호 회로로서 다이오드를 사용하는 경우의 도 4 의 회로도에 대응하는 도면이다.
도 11 은, 보호 회로로서 다이오드를 사용하는 경우의 도 7 의 회로도에 대응하는 도면이다.
도 12 는, 도 3 에 나타내는 레이아웃예의 변형예를 나타내는 도면이다.
도 13 은, 도 6 에 나타내는 레이아웃예의 변형예를 나타내는 도면이다.
도 2 는, 도 1 에 나타내는 화소의 평면 레이아웃을 나타내는 도면이다.
도 3 은, 도 1 에 나타내는 화소 (100) 가 어레이상으로 복수 배치되는 고체 촬상 소자에 있어서의 신호 판독 회로를 구성하는 소자의 불순물 영역을 공통화한 경우의 레이아웃예를 나타내는 도면이다.
도 4 는, 도 3 에 나타내는 2 개의 화소 (100) 의 회로도이다.
도 5 는, 도 3 의 레이아웃을 이용한 2 × 2 화소의 평면 레이아웃예를 나타내는 도면이다.
도 6 은, 도 1 에 나타내는 화소 (100) 가 어레이상으로 복수 배치되는 고체 촬상 소자에 있어서의 신호 판독 회로를 구성하는 소자의 불순물 영역을 공통화한 경우의 레이아웃예를 나타내는 도면이다.
도 7 은, 도 6 에 나타내는 2 개의 화소 (100) 의 회로도이다.
도 8 은, 도 6 의 레이아웃을 이용한 2 × 2 화소의 평면 레이아웃예를 나타내는 도면이다.
도 9 는, 도 6 의 레이아웃을 이용한 4 × 2 화소의 평면 레이아웃예를 나타내는 도면이다.
도 10 은, 보호 회로로서 다이오드를 사용하는 경우의 도 4 의 회로도에 대응하는 도면이다.
도 11 은, 보호 회로로서 다이오드를 사용하는 경우의 도 7 의 회로도에 대응하는 도면이다.
도 12 는, 도 3 에 나타내는 레이아웃예의 변형예를 나타내는 도면이다.
도 13 은, 도 6 에 나타내는 레이아웃예의 변형예를 나타내는 도면이다.
이하, 본 발명의 일 실시형태를 설명하기 위한 광전 변환층 적층형의 고체 촬상 소자에 대해 도면을 참조하여 설명한다. 이하에 설명하는 고체 촬상 소자는 이차원 어레이상으로 배치된 복수의 화소를 갖는다. 그리고, 각 화소가 반도체 기판 상방에 형성된 광전 변환부와, 당해 광전 변환부에서 발생한 전하에 따른 신호를 판독하는 당해 반도체 기판에 형성된 MOS 형의 신호 판독 회로를 포함하고, 신호 판독 회로를 구성하는 소자의 불순물 영역의 일부가 인접하는 2 개의 화소에서 공통화되어 있다. 이와 같은 구성에 의해 화소 사이즈를 축소할 수 있다.
먼저, 본 실시형태에서 설명하는 고체 촬상 소자의 1 화소의 전제가 되는 구성을 설명한다.
도 1 은, 본 발명의 일 실시형태를 설명하기 위한 광전 변환층 적층형의 고체 촬상 소자에 있어서의 화소의 기본 구성을 나타내는 도면이다.
도 1 에 나타내는 화소 (100) 는, 실리콘 등의 반도체 기판 상방에 형성되는 광전 변환부 (P) 와, 당해 반도체 기판에 형성된 MOS 형의 신호 판독 회로 (S) 를 구비한다.
광전 변환부 (P) 는, 반도체 기판 상방에 형성된 화소 전극 (1) 과, 화소 전극 (1) 상방에 형성된 대향 전극 (2) 과, 화소 전극 (1) 과 대향 전극 (2) 사이에 형성된 광전 변환층 (3) 을 포함한다.
대향 전극 (2) 에는 그 상방으로부터 광이 입사된다. 대향 전극 (2) 은, 광전 변환층 (3) 에 광을 입사시킬 필요가 있기 때문에, 입사광에 대해 투명한 ITO 등의 도전성 재료로 구성된다. 대향 전극 (2) 은, 모든 화소 (100) 에서 공통된 1 장 구성이지만, 화소 (100) 마다 분할되어 있어도 된다.
화소 전극 (1) 은 화소 (100) 마다 분할된 박막 전극으로, 투명 또는 불투명의 도전성 재료 (ITO 나 알루미늄이나 질화티탄 등) 로 구성된다.
광전 변환층 (3) 은, 입사광 중 특정한 파장역을 흡수하고, 흡수된 광량에 따른 전하를 발생시키는 유기 또는 무기의 광전 변환 재료를 포함하여 구성된 층이다. 광전 변환층 (3) 과 대향 전극 (2) 사이, 또는 광전 변환층 (3) 과 화소 전극 (1) 사이에는, 전극으로부터 광전 변환층 (3) 에 전하가 주입되는 것을 억제하는 전하 블로킹층이 형성되어 있어도 된다.
광전 변환층 (3) 에서 발생한 전하 중 정공이 화소 전극 (1) 으로 이동하고, 전자가 대향 전극 (2) 로 이동하도록, 대향 전극 (2) 에는 바이어스 전압이 인가된다. 광전 변환층 (3) 이 충분히 높은 감도를 발현하도록, 바이어스 전압에는 신호 판독 회로 (S) 의 전원 전압 (VDD) (예를 들어 3 V) 보다 높은 전압 (5 ∼ 20 V 정도, 예를 들어 10 V) 이 사용된다.
신호 판독 회로 (S) 는, 화소 전극 (1) 과 전기적으로 접속되고, 화소 전극 (1) 으로 이동한 정공을 축적하는 불순물 영역으로 이루어지는 전하 축적부 (4) 와, 전하 축적부 (4) 의 전위를 소정의 리셋 전위로 리셋하기 위한 리셋 트랜지스터 (5) 와, 전하 축적부 (4) 에 게이트 전극이 접속되고, 전하 축적부 (4) 의 전위에 따른 신호를 출력하는 출력 트랜지스터 (7) 와, 출력 트랜지스터 (7) 로부터 출력되는 신호를 신호 출력선 (9) 에 선택적으로 출력하는 행 선택 트랜지스터 (8) 와, 출력 트랜지스터 (7) 의 게이트 전극의 전위가 소정 값 이상이 되는 것을 방지하기 위한 보호 회로로서의 보호 트랜지스터 (6) 를 구비한다.
도 2 는, 도 1 에 나타내는 화소에 있어서 신호 판독 회로 (S) 를 구성하는 소자의 불순물 영역을 전용으로 형성한 경우의 레이아웃예를 나타내는 평면 모식도이다. 도 2 에 있어서 해칭을 부여한 영역은, 신호 판독 회로 (S) 를 구성하는 소자의 반도체 기판 내에 형성되는 n 형 불순물 영역을 나타내고 있다.
도 2 에 나타내는 바와 같이, 신호 판독 회로 (S) 가 형성되는 영역 (101) 은 사각형이고, 이 사각형 (101) 의 면적이 화소 (100) 의 사이즈가 된다.
사각형 영역 (101) 중 좌측 상부에는 보호 트랜지스터 (6) 의 소스 영역 (62) 이 형성되어 있다.
사각형 영역 (101) 중 우측 상부에는 출력 트랜지스터 (7) 의 드레인 영역 (72) 이 형성되어 있다.
사각형 영역 (101) 중 좌측 하부에는 리셋 트랜지스터 (5) 의 드레인 영역 (52) 이 형성되어 있다.
사각형 영역 (101) 중 우측 하부에는 행 선택 트랜지스터 (8) 의 소스 영역 (82) 이 형성되어 있다.
소스 영역 (62) 과 드레인 영역 (52) 사이에는 전하 축적부 (4) 가 형성되어 있다.
드레인 영역 (72) 과 소스 영역 (82) 사이에는 출력 트랜지스터 (7) 의 소스 영역 및 행 선택 트랜지스터 (8) 의 드레인 영역이 되는 불순물 영역 (73) 이 형성되어 있다.
전하 축적부 (4) 와 소스 영역 (62) 사이의 반도체 기판 상에는, 도시 생략한 절연막을 개재하여, 보호 트랜지스터 (6) 의 게이트 전극 (61) (도 2 에서는 "보호" 로 기재) 이 형성되어 있다.
불순물 영역 (73) 과 드레인 영역 (72) 사이의 반도체 기판 상에는, 도시 생략한 절연막을 개재하여, 출력 트랜지스터 (7) 의 게이트 전극 (71) (도 2 에서는 "출력" 으로 기재) 이 형성되어 있다.
보호 트랜지스터 (6) 의 게이트 전극 (61) 과 출력 트랜지스터 (7) 의 게이트 전극 (71) 은, 동일한 재료에 의해 일체적으로 형성되어 있어도 되고, 별체로서 형성되어 있어도 된다. 보호 트랜지스터 (6) 의 게이트 전극 (61) 과 출력 트랜지스터 (7) 의 게이트 전극 (71) 에는 도전성 부재 (90) 가 접속되고, 이 도전성 부재 (90) 와 전하 축적부 (4) 가 배선 (91) 에 의해 전기적으로 접속되어 있다.
보호 트랜지스터 (6) 의 소스 영역 (62) 에는 배선 (H1) 이 접속되어 있다. 이 배선 (H1) 이 보호 트랜지스터 (6) 에 전원 전압 (VDD) 을 공급하는 전원에 접속되어 있다.
출력 트랜지스터 (7) 의 드레인 영역 (72) 에는 배선 (H2) 이 접속되고, 이 배선 (H2) 이 출력 트랜지스터 (7) 에 전원 전압 (VDD) 을 공급하는 전원 (보호 트랜지스터 (6) 의 소스 영역 (62) 에 접속되는 전원과 동일한 전원) 에 접속되어 있다.
전하 축적부 (4) 와 드레인 영역 (52) 사이의 반도체 기판 상에는, 도시 생략한 절연막을 개재하여, 리셋 트랜지스터 (5) 의 게이트 전극 (51) (도 2 에서는 "RG" 로 기재) 이 형성되어 있다.
불순물 영역 (73) 과 소스 영역 (82) 사이의 반도체 기판 상에는, 도시 생략한 절연막을 개재하여, 행 선택 트랜지스터 (8) 의 게이트 전극 (81) (도 2 에서는 "행 선택" 으로 기재) 이 형성되어 있다.
리셋 트랜지스터 (5) 의 게이트 전극 (51) 에는 리셋 제어선 (RS) 이 접속되어 있다.
행 선택 트랜지스터 (8) 의 게이트 전극 (81) 에는 행 선택 제어선 (RW) 이 접속되어 있다.
리셋 트랜지스터 (5) 의 드레인 영역 (52) 에는 배선 (H3) 이 접속되어 있다. 배선 (H3) 에는 리셋 전원이 접속되어 있다.
행 선택 트랜지스터 (8) 의 소스 영역 (82) 에는 배선 (H4) 이 접속되어 있다. 배선 (H4) 에는 도 1 에 나타내는 신호 출력선 (9) 이 접속되어 있다.
또한, 신호 판독 회로 (S) 에 있어서, 보호 트랜지스터 (6) 의 소스 영역 (62) 과 출력 트랜지스터 (7) 의 드레인 영역 (72) 은 동일한 전원이 접속되는 불순물 영역이기 때문에, 화소 (100) 내에 있어서 이들을 공통화할 수도 있다.
그러나, 화소 (100) 내에서 보호 트랜지스터 (6) 의 소스 영역 (62) 과 출력 트랜지스터 (7) 의 드레인 영역 (72) 을 공통화하면, 그 밖의 소자의 레이아웃이 어려워지고, 결과적으로 화소 사이즈가 커진다. 그 때문에, 신호 판독 회로 (S) 를 구성하는 소자의 불순물 영역을 1 개의 화소 (100) 에서 전용으로 형성하는 경우에는, 도 2 와 같은 레이아웃을 채용하는 것이 바람직하다.
도 2 에 나타내는 화소의 레이아웃을 전제로 한 경우, 인접하는 2 개의 화소 (100) 에서 신호 판독 회로 (S) 를 구성하는 소자의 불순물 영역의 일부를 공통화하는 것이 용이해져, 추가적인 화소 사이즈의 축소가 가능하다. 이하에서는, 인접하는 2 개의 화소 (100) 에서 신호 판독 회로 (S) 를 구성하는 소자의 불순물 영역의 일부를 공통화하는 구체예에 대해 설명한다.
(제 1 레이아웃예)
도 3 은, 도 1 에 나타내는 화소 (100) 가 어레이상으로 복수 배치되는 고체 촬상 소자에 있어서의 신호 판독 회로를 구성하는 소자의 불순물 영역을 공통화한 경우의 레이아웃예를 나타내는 도면으로, 세로 방향으로 인접하는 2 개의 화소 (100) 의 신호 판독 회로 (S) 의 평면 레이아웃예를 나타내는 것이다. 도 4 는, 도 3 에 나타내는 2 개의 화소 (100) 의 회로도이다. 또한, 도 3 에 있어서, 배선 (H1 ∼ H4) 에 대해서는 부호를 생략하였다.
도 3 의 레이아웃은, 도 2 의 화소 (100) 와, 도 2 의 레이아웃을 상하 반전시킨 화소 (100) 가 보호 트랜지스터 (6) 의 게이트 전극 (61) 끼리, 출력 트랜지스터 (7) 의 게이트 전극 (71) 끼리가 마주 보도록 배치된 것이다. 또한, 2 개의 화소 (100) 의 양방의 보호 트랜지스터 (6) 의 소스 영역 (62) 이 공통화되어 있고, 2 개의 화소 (100) 의 양방의 출력 트랜지스터 (7) 의 드레인 영역 (72) 이 공통화되어 있다.
도 3 에 나타내는 바와 같이, 도 2 에 나타내는 화소를 2 개, 보호 트랜지스터 (6) 의 소스 영역 및 출력 트랜지스터 (7) 의 드레인 영역측을 축으로 하여 서로 반전시켜 배치함으로써, 2 개의 화소의 보호 트랜지스터 (6) 의 소스 영역끼리를 공통화하고, 2 개의 화소의 출력 트랜지스터 (7) 의 드레인 영역끼리를 공통화하는 것이 가능해진다. 이 레이아웃에 의하면, 인접하는 2 개의 화소 (100) 에서 신호 판독 회로 (S) 를 구성하는 소자의 불순물 영역의 일부의 공통화를 실시하지 않는 경우 (도 2 의 레이아웃) 와 비교하여, 1 개의 화소 (100) 당의 면적을 17 % 삭감할 수 있다.
도 5 는, 도 3 의 레이아웃을 이용한 2 × 2 화소의 레이아웃예를 나타내는 도면이다. 또한, 도 5 에 있어서, 배선 (H1 ∼ H4) 과 각 트랜지스터의 게이트 전극에 대해서는 부호를 생략하였다.
도 5 의 레이아웃은, 도 3 에 나타내는 2 개의 화소 (100) 의 오른쪽 옆에 이 2 개의 화소 (100) 를 좌우 반전시킨 레이아웃의 2 개의 화소 (100) 가 배치되고, 좌우로 인접하는 2 개의 화소 (100) 에서 행 선택 제어선 (RW) 이 공통화되어 있는 것이다. 도 5 에 있어서, 좌우로 나열된 2 개의 화소 (100) 의 행 선택 트랜지스터 (8) 의 게이트 전극은 일체적으로 형성해도 된다. 도 5 의 레이아웃에 의하면, 추가적인 화소 사이즈의 삭감이 가능해진다.
(제 2 레이아웃예)
도 6 은, 도 1 에 나타내는 화소 (100) 가 어레이상으로 복수 배치되는 고체 촬상 소자에 있어서의 신호 판독 회로 (S) 를 구성하는 소자의 불순물 영역의 일부를 공통화한 경우의 레이아웃예를 나타내는 도면으로, 세로 방향으로 인접하는 2 개의 화소 (100) 의 신호 판독 회로 (S) 의 평면 레이아웃예를 나타내는 것이다. 도 7 은, 도 6 에 나타내는 2 개의 화소 (100) 의 회로도이다. 도 6 에 있어서, 배선 (H1 ∼ H4) 에 대해서는 부호를 생략하였다.
도 6 의 레이아웃은, 도 2 의 레이아웃의 화소 (100) 와, 도 2 의 레이아웃을 180 도 회전시킨 레이아웃의 화소 (100) 가 보호 트랜지스터 (6) 의 게이트 전극 (61) 과 출력 트랜지스터 (7) 의 게이트 전극 (71) 이 마주 보도록 배치된 것이다. 또한, 2 개의 화소 (100) 중, 상측에 배치된 화소 (100) 의 보호 트랜지스터 (6) 의 소스 영역 (62) 과 하측에 배치된 화소 (100) 의 출력 트랜지스터 (7) 의 드레인 영역 (72) 이 공통화되어 있고, 상측에 배치된 화소 (100) 의 출력 트랜지스터 (7) 의 드레인 영역 (72) 과 하측에 배치된 화소 (100) 의 보호 트랜지스터 (6) 의 소스 영역 (62) 이 공통화되어 있다.
또, 도 6 에 있어서, 2 개의 화소 (100) 의 각각의 출력 트랜지스터 (7) 의 게이트 전극 (71) 은, 각각의 행 선택 트랜지스터 (8) 의 게이트 전극 (81) 측에 시프트되어 있고, 불순물 영역 (73) 의 면적이 도 2 와 비교하여 작아져 있다. 불순물 영역 (62, 72) 은, 도 2 의 레이아웃과 크기는 동일하기 때문에, 도 6 의 레이아웃에 의하면, 불순물 영역 (73) 이 작아져 있는 만큼 도 2 의 레이아웃과 비교하여 1 개의 화소 (100) 당의 면적을 20 % 삭감할 수 있다.
또한, 도 3 의 레이아웃에 있어서도, 게이트 전극 (71) 을 시프트시켜 불순물 영역 (73) 을 작게 하는 것은 가능하다. 그러나, 배선이 접속되는 반도체 기판 내의 불순물 영역의 면적은 더 이상 작게 하는 것은 어렵기 때문에, 도 3 에 있어서 드레인 영역 (52), 전하 축적부 (4), 소스 영역 (62) 의 면적을 작게 하는 것은 어렵다. 따라서, 불순물 영역 (73) 을 작게 할 수 있어도, 사각형 영역 (101) 의 세로 방향의 길이는 변함없어, 화소 사이즈를 이 이상 작게 하는 것은 어렵다.
한편, 도 6 의 레이아웃에 의하면, 불순물 영역 (73) 의 면적이 작아진 결과, 사각형 영역 (101) 을 세로 방향으로 줄이는 것이 용이하기 때문에, 사각형 영역 (101) 의 면적을 작게 할 수 있다. 이와 같이, 도 6 의 레이아웃에 의하면, 도 3 의 레이아웃보다 화소 사이즈를 축소할 수 있다.
도 6 에 나타내는 바와 같이, 도 2 에 나타내는 화소를 2 개, 2 개의 화소의 일방이 타방에 대해 180 도 회전한 형태로 배치함으로써, 2 개의 화소의 보호 트랜지스터 (6) 의 소스 영역과 출력 트랜지스터 (7) 의 드레인 영역을 공통화하는 것이 가능해져, 화소 사이즈의 축소가 가능해진다.
도 8 은, 도 6 의 레이아웃을 이용한 2 × 2 화소의 레이아웃예를 나타내는 도면이다. 또한, 도 8 에 있어서, 배선 (H1 ∼ H4) 과 각 트랜지스터의 게이트 전극에 대해서는 부호를 생략하였다.
도 8 의 레이아웃은, 도 6 에 나타내는 2 개의 화소 (100) 의 오른쪽 옆에 이 2 개의 화소 (100) 를 좌우 반전시킨 2 개의 화소 (100) 가 배치되고, 좌우로 인접하는 2 개의 화소 (100) 에서, 행 선택 제어선 (RW) 과 리셋 제어선 (RS) 의 각각이 공통화되어 있는 것이다. 도 8 에 있어서, 좌우로 나열된 2 개의 화소 (100) 의 행 선택 트랜지스터 (8) 및 리셋 트랜지스터 (5) 의 각각의 게이트 전극은 일체적으로 형성해도 된다. 도 8 의 레이아웃에 의하면, 화소를 효율적으로 집적할 수 있기 때문에 다화소화가 가능해진다.
도 9 는, 도 6 의 레이아웃을 이용한 4 × 2 화소의 레이아웃예를 나타내는 도면이다. 또한, 도 9 에 있어서, 배선 (H1 ∼ H4) 과 각 트랜지스터의 게이트 전극에 대해서는 부호를 생략하였다.
도 9 에 있어서, 상측 4 개의 화소 (100) 는 도 8 의 레이아웃과 동일하다. 하측 4 개의 화소 (100) 는 도 8 의 레이아웃을 상하 반전시킨 것이다. 도 9 에 있어서 세로 방향으로 인접하는 2 개의 화소 (100) 중, 리셋 트랜지스터 (5) 의 게이트 전극 (51) 끼리가 마주 보고, 또한 행 선택 트랜지스터 (8) 의 게이트 전극 (81) 끼리가 마주 보는 2 개의 화소 (100) 에서는, 리셋 트랜지스터 (5) 의 드레인 영역 (52) 과 행 선택 트랜지스터 (8) 의 소스 영역 (82) 이 공통화되어 있다.
도 9 에 나타내는 8 개의 화소 (100) 를 1 유닛으로 하여, 이 유닛을 이차원상으로 나열하고, 리셋 트랜지스터 (5) 의 드레인 영역 (52) 끼리, 행 선택 트랜지스터 (8) 의 소스 영역 (82) 끼리가 서로 마주 보는 2 개의 화소 (100) 에 있어서는, 리셋 트랜지스터 (5) 의 드레인 영역 (52) 과, 행 선택 트랜지스터 (8) 의 소스 영역 (82) 을 공통화함으로써, 도 8 의 레이아웃과 비교하여 추가적인 화소 사이즈의 삭감이 가능해진다. 도 9 의 레이아웃에 의하면, 도 2 의 레이아웃과 비교하여 1 개의 화소 (100) 당의 면적을 36 % 삭감할 수 있다.
여기까지는, 출력 트랜지스터 (7) 의 게이트 전극 (71) 의 전위가 소정 값 이상이 되는 것을 방지하기 위한 보호 회로로서 보호 트랜지스터 (6) 를 예로 하여 설명하였다. 보호 회로로는 트랜지스터에 한정되지 않고, 예를 들어 다이오드를 사용해도 된다.
도 10 은, 보호 회로로서 다이오드를 사용하는 경우의 도 4 의 회로도에 대응하는 도면이다. 도 10 은, 보호 트랜지스터 (6) 가 보호 다이오드 (6') 로 변경된 점을 제외하고는, 도 4 에 나타내는 회로도와 동일한 것이다.
보호 다이오드 (6') 는, 반도체 기판 내에 형성된 불순물 영역에 의해 구성된다. 보호 다이오드 (6') 의 불순물 영역인 애노드에는 출력 트랜지스터 (7) 의 드레인 영역에 접속되는 전원과 동일한 전원이 배선에 의해 접속되고, 보호 다이오드 (6') 의 불순물 영역인 캐소드는, 출력 트랜지스터 (7) 의 게이트 전극 (71) 에 배선에 의해 접속되어 있다.
도 10 의 예에서는, 인접하는 2 개의 화소 (100) 의 각각의 보호 다이오드 (6') 의 애노드 (전원이 접속되는 불순물 영역) 이 공통화되어 있고, 이로써 화소 사이즈의 축소화가 도모되고 있다.
또한, 도 11 에 나타내는 바와 같이, 인접하는 2 개의 화소 (100) 에 있어서, 보호 다이오드 (6') 의 애노드와 출력 트랜지스터 (7) 의 드레인 영역 (72) 이 공통화되는 구성이라고 해도, 도 7 에 나타내는 회로와 동일하게 화소 사이즈의 축소가 가능하다.
(제 3 레이아웃예)
도 12 는, 도 3 에 나타내는 레이아웃예의 변형예를 나타내는 도면이다. 도 12 에 나타내는 레이아웃은, 반도체 기판 내의 보호 트랜지스터 (6) 의 소스 영역 (62) 과 출력 트랜지스터 (7) 의 드레인 영역 (72) 사이에 이들 소스 영역 (62) 과 드레인 영역 (72) 을 연결하는 n 형 불순물 영역으로 이루어지는 연결 영역 (120) 이 추가된 점을 제외하고는, 도 3 에 나타내는 레이아웃과 동일하다.
도 12 의 레이아웃이어도 화소 사이즈는 도 3 과 변함없기 때문에, 도 2 의 레이아웃과 비교하여 화소 사이즈의 축소가 가능해진다. 또, 도 12 의 레이아웃에 의하면, 화소 사이의 기생 용량을 조정하는 것이 가능하다.
또한, 도 12 의 레이아웃에 있어서는, 소스 영역 (62) 과 드레인 영역 (72) 의 각각에 전원 (VDD) 에 접속되는 배선이 접속되어 있지만, 소스 영역 (62), 드레인 영역 (72) 및 연결 영역 (120) 중 어느 1 개에 전원 (VDD) 에 접속되는 배선이 접속되어 있는 구성으로 해도 된다. 이로써 배선 수의 삭감이 가능해진다.
또, 소스 영역 (62), 드레인 영역 (72) 및 연결 영역 (120) 은, 모두 n 형 불순물 영역으로 이루어지기 때문에 일체적으로 형성하는 것이 가능하다. 소스 영역 (62), 드레인 영역 (72) 및 연결 영역 (120) 이 일체적으로 형성된 경우에는, 이 일체적으로 형성된 n 형 불순물 영역 중 전하 축적부 (4) 와 대향하는 부분이 보호 트랜지스터 (6) 의 소스 영역으로서 기능하고, 일체적으로 형성된 n 형 불순물 영역 중 불순물 영역 (73) 과 대향하는 부분이 출력 트랜지스터 (7) 의 드레인 영역으로서 기능하고, 그 이외의 부분이 연결 영역으로서 기능한다.
(제 4 레이아웃예)
도 13 은, 도 6 에 나타내는 레이아웃예의 변형예를 나타내는 도면이다. 도 13 에 나타내는 레이아웃은, 반도체 기판 내의 보호 트랜지스터 (6) 의 소스 영역 (62) (출력 트랜지스터 (7) 의 드레인 영역 (72)) 과 출력 트랜지스터 (7) 의 드레인 영역 (72) (보호 트랜지스터 (6) 의 소스 영역 (62)) 사이에 이들 영역을 연결하는 n 형 불순물 영역으로 이루어지는 연결 영역 (130) 이 추가된 점을 제외하고는, 도 6 에 나타내는 레이아웃과 동일하다.
도 13 의 레이아웃이어도 화소 사이즈는 도 6 과 변함없기 때문에, 도 2 의 레이아웃과 비교하여 화소 사이즈의 축소가 가능해진다. 또, 도 12 의 레이아웃과 동일한 효과를 얻을 수 있다.
이상의 설명에서는, 표준적인 디자인 룰에 따라 레이아웃을 실시한 경우를 예시하였지만, 전용 프로세스를 구축하고, 전용의 디자인 룰을 적용함으로써, 추가적인 화소 사이즈의 축소가 가능해진다. 이 경우에도, 표준의 프로세스 룰을 사용한 경우와 동일한 효과를 얻을 수 있다.
전용 프로세스 및 전용 디자인 룰로는, 트랜지스터의 소스 영역, 드레인 영역에 있어서의 배선의 접속 부분과 게이트 전극의 거리를 국소적으로 짧게 하거나, 트랜지스터의 채널 영역과 겹치는 게이트 전극 상에 배선과의 접속부를 형성하거나 하는 것을 생각할 수 있다.
또, 본 명세서에서는 광전 변환부 (P) 로부터 취출하여 전하 축적부 (4) 에 축적하는 전하를 정공으로 하고, 신호 판독 회로 (S) 의 트랜지스터를 전부 n 채널 MOS 트랜지스터로 형성하는 구성으로 하였지만, 광전 변환부 (P) 로부터 취출하는 전하를 전자로 하고, 신호 판독 회로 (S) 를 전부 p 채널 MOS 트랜지스터로 형성하는 구성으로 해도 된다. 이 경우, 대향 전극에는 신호 판독 회로의 기준 전압 (예를 들어 0 V) 보다 낮은 값 (예를 들어 -10 V) 을 인가한다. 이 경우에도, 보호 회로에 의해 과대 광에 대한 내성을 강하게 할 수 있음과 함께, 상기 서술해 온 레이아웃을 채용함으로써 화소 사이즈의 축소가 가능해진다.
이상 설명해 온 바와 같이, 본 명세서에는 이하의 사항이 개시되어 있다.
개시된 고체 촬상 소자는, 반도체 기판 상방에 형성된 광전 변환부와, 상기 광전 변환부에서 발생한 전하에 따른 신호를 판독하는 상기 반도체 기판에 형성된 MOS 형의 신호 판독 회로를 포함하는 화소가 어레이상으로 배치된 고체 촬상 소자로서, 상기 광전 변환부는, 상기 반도체 기판 상방에 형성되고 상기 화소마다 분할되는 화소 전극과, 상기 화소 전극 상방에 형성되는 대향 전극과, 상기 화소 전극과 상기 대향 전극 사이에 형성되는 광전 변환층을 포함하고, 상기 광전 변환층에서 발생한 전하 중 정공이 상기 화소 전극으로 이동하도록, 상기 신호 판독 회로의 전원 전압보다 높은 바이어스 전압이 상기 대향 전극에는 인가되고, 상기 신호 판독 회로는, 상기 반도체 기판 내에 형성되고 상기 화소 전극으로 이동한 정공이 축적되는 전하 축적부와, 상기 전하 축적부에 게이트 전극이 전기적으로 접속되고, 상기 전하 축적부의 전위에 따른 신호를 출력하는 출력 트랜지스터와, 상기 게이트 전극의 전위가 소정 값 이상이 되는 것을 방지하는 보호 회로를 포함하고, 상기 보호 회로는, 전원에 접속되는 상기 반도체 기판 내에 형성된 불순물 영역을 갖고, 상기 출력 트랜지스터는, 상기 전원에 접속되는 상기 반도체 기판 내에 형성된 불순물 영역을 갖고, 인접하는 2 개의 상기 화소마다 상기 전원에 접속되는 상기 반도체 기판 내에 형성된 불순물 영역이 2 개 존재하도록, 상기 보호 회로의 상기 불순물 영역 및 상기 출력 트랜지스터의 상기 불순물 영역이 당해 2 개의 화소에서 공통화되어 있는 것이다.
개시된 고체 촬상 소자는, 인접하는 2 개의 상기 화소의 일방의 화소의 상기 보호 회로의 불순물 영역과, 당해 2 개의 화소의 타방의 화소의 상기 출력 트랜지스터의 불순물 영역이 공통화되어 있고, 인접하는 2 개의 상기 화소의 일방의 화소의 상기 출력 트랜지스터의 불순물 영역과, 당해 2 개의 화소의 타방의 화소의 상기 보호 회로의 불순물 영역이 공통화되어 있는 것이다.
개시된 고체 촬상 소자는, 인접하는 2 개의 상기 화소의 일방의 화소의 상기 보호 회로의 불순물 영역과, 당해 2 개의 화소의 타방의 화소의 상기 보호 회로의 불순물 영역이 공통화되어 있고, 인접하는 2 개의 상기 화소의 일방의 화소의 상기 출력 트랜지스터의 불순물 영역과, 당해 2 개의 화소의 타방의 화소의 상기 출력 트랜지스터의 불순물 영역이 공통화되어 있는 것이다.
개시된 고체 촬상 소자는, 상기 보호 회로는 MOS 트랜지스터에 의해 구성되고, 상기 MOS 트랜지스터의 소스 영역이 상기 보호 회로의 불순물 영역이고, 상기 MOS 트랜지스터의 게이트 전극과 드레인 영역은, 각각 상기 전하 축적부에 전기적으로 접속되는 것이다.
개시된 고체 촬상 소자는, 상기 보호 회로는 다이오드에 의해 구성되고, 상기 다이오드의 애노드가 상기 보호 회로의 불순물 영역이고, 상기 다이오드의 캐소드가 상기 전하 축적부에 전기적으로 접속되는 것이다.
개시된 촬상 장치는 상기 고체 촬상 소자를 구비하는 것이다.
산업상 이용가능성
본 발명에 의하면, 과대 광이 입사된 경우의 고장을 방지할 수 있고, 또한 화소 사이즈를 축소할 수 있는 적층형의 고체 촬상 소자와 이것을 구비하는 촬상 장치를 제공할 수 있다.
본 발명을 상세하게 또 특정한 실시양태를 참조하여 설명하였지만, 본 발명의 정신과 범위를 일탈하지 않고 여러 가지 변경이나 수정을 가할 수 있는 것은 당업자에게 있어 분명하다. 본 출원은, 2011년 3월 29일 출원된 일본 출원 (일본 특허출원 2011-72364) 에 기초하는 것으로, 그 내용은 여기에 참조로서 받아들여진다.
P : 광전 변환부
S : 신호 판독 회로
1 : 화소 전극
2 : 대향 전극
3 : 광전 변환층
4 : 전하 축적부
6 : 보호 트랜지스터
7 : 출력 트랜지스터
61 : 보호 트랜지스터의 게이트 전극
62 : 보호 트랜지스터의 소스 영역
71 : 출력 트랜지스터의 게이트 전극
72 : 출력 트랜지스터의 드레인 영역
73 : 출력 트랜지스터의 소스 영역
S : 신호 판독 회로
1 : 화소 전극
2 : 대향 전극
3 : 광전 변환층
4 : 전하 축적부
6 : 보호 트랜지스터
7 : 출력 트랜지스터
61 : 보호 트랜지스터의 게이트 전극
62 : 보호 트랜지스터의 소스 영역
71 : 출력 트랜지스터의 게이트 전극
72 : 출력 트랜지스터의 드레인 영역
73 : 출력 트랜지스터의 소스 영역
Claims (6)
- 반도체 기판 상방에 형성된 광전 변환부와, 상기 광전 변환부에서 발생한 전하에 따른 신호를 판독하는 상기 반도체 기판에 형성된 MOS 형의 신호 판독 회로를 포함하는 화소가 어레이상으로 배치된 고체 촬상 소자로서,
상기 광전 변환부는, 상기 반도체 기판 상방에 형성되고 상기 화소마다 분할되는 화소 전극과, 상기 화소 전극 상방에 형성되는 대향 전극과, 상기 화소 전극과 상기 대향 전극 사이에 형성되는 광전 변환층을 포함하고,
상기 광전 변환층에서 발생한 전하 중 정공이 상기 화소 전극으로 이동하도록, 상기 신호 판독 회로의 전원 전압보다 높은 바이어스 전압이 상기 대향 전극에는 인가되고,
상기 신호 판독 회로는, 상기 반도체 기판 내에 형성되고 상기 화소 전극으로 이동한 정공이 축적되는 전하 축적부와, 상기 전하 축적부에 게이트 전극이 전기적으로 접속되고, 상기 전하 축적부의 전위에 따른 신호를 출력하는 출력 트랜지스터와, 상기 게이트 전극의 전위가 소정 값 이상이 되는 것을 방지하는 보호 회로를 포함하고,
상기 보호 회로는, 전원에 접속되는 상기 반도체 기판 내에 형성된 불순물 영역을 갖고,
상기 출력 트랜지스터는, 상기 전원에 접속되는 상기 반도체 기판 내에 형성된 불순물 영역을 갖고,
인접하는 2 개의 상기 화소마다 상기 전원에 접속되는 상기 반도체 기판 내에 형성된 불순물 영역이 2 개 존재하도록, 상기 보호 회로의 상기 불순물 영역 및 상기 출력 트랜지스터의 상기 불순물 영역이 당해 2 개의 화소에서 공통화되어 있는, 고체 촬상 소자. - 제 1 항에 있어서,
인접하는 2 개의 상기 화소의 일방의 화소의 상기 보호 회로의 불순물 영역과, 당해 2 개의 화소의 타방의 화소의 상기 출력 트랜지스터의 불순물 영역이 공통화되어 있고,
인접하는 2 개의 상기 화소의 일방의 화소의 상기 출력 트랜지스터의 불순물 영역과, 당해 2 개의 화소의 타방의 화소의 상기 보호 회로의 불순물 영역이 공통화되어 있는, 고체 촬상 소자. - 제 1 항에 있어서,
인접하는 2 개의 상기 화소의 일방의 화소의 상기 보호 회로의 불순물 영역과, 당해 2 개의 화소의 타방의 화소의 상기 보호 회로의 불순물 영역이 공통화되어 있고,
인접하는 2 개의 상기 화소의 일방의 화소의 상기 출력 트랜지스터의 불순물 영역과, 당해 2 개의 화소의 타방의 화소의 상기 출력 트랜지스터의 불순물 영역이 공통화되어 있는, 고체 촬상 소자. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 보호 회로는 MOS 트랜지스터에 의해 구성되고,
상기 MOS 트랜지스터의 소스 영역이 상기 보호 회로의 불순물 영역이고,
상기 MOS 트랜지스터의 게이트 전극과 드레인 영역은, 각각 상기 전하 축적부에 전기적으로 접속되는, 고체 촬상 소자. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 보호 회로는 다이오드에 의해 구성되고,
상기 다이오드의 애노드가 상기 보호 회로의 불순물 영역이고,
상기 다이오드의 캐소드가 상기 전하 축적부에 전기적으로 접속되는, 고체 촬상 소자. - 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 고체 촬상 소자를 구비하는, 촬상 장치.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011072364A JP5449242B2 (ja) | 2011-03-29 | 2011-03-29 | 固体撮像素子及び撮像装置 |
JPJP-P-2011-072364 | 2011-03-29 | ||
PCT/JP2011/076558 WO2012132099A1 (ja) | 2011-03-29 | 2011-11-17 | 固体撮像素子及び撮像装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20140020947A true KR20140020947A (ko) | 2014-02-19 |
KR101607737B1 KR101607737B1 (ko) | 2016-03-30 |
Family
ID=46929898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020137025687A KR101607737B1 (ko) | 2011-03-29 | 2011-11-17 | 고체 촬상 소자 및 촬상 장치 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9143713B2 (ko) |
JP (1) | JP5449242B2 (ko) |
KR (1) | KR101607737B1 (ko) |
WO (1) | WO2012132099A1 (ko) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9967501B2 (en) | 2014-10-08 | 2018-05-08 | Panasonic Intellectual Property Management Co., Ltd. | Imaging device |
CN105744183B (zh) | 2014-12-26 | 2020-08-11 | 松下知识产权经营株式会社 | 摄像装置 |
JP6782431B2 (ja) * | 2016-01-22 | 2020-11-11 | パナソニックIpマネジメント株式会社 | 撮像装置 |
CN112788224B (zh) | 2016-01-29 | 2023-04-04 | 松下知识产权经营株式会社 | 摄像装置 |
CN107195645B (zh) | 2016-03-14 | 2023-10-03 | 松下知识产权经营株式会社 | 摄像装置 |
CN110880520A (zh) | 2018-09-06 | 2020-03-13 | 松下知识产权经营株式会社 | 摄像装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6160281A (en) | 1997-02-28 | 2000-12-12 | Eastman Kodak Company | Active pixel sensor with inter-pixel function sharing |
JP3421580B2 (ja) * | 1998-06-22 | 2003-06-30 | 株式会社東芝 | 撮像装置 |
JP4723789B2 (ja) * | 2001-10-03 | 2011-07-13 | 株式会社東芝 | X線平面検出器 |
JP2007081137A (ja) | 2005-09-14 | 2007-03-29 | Fujifilm Corp | 光電変換素子及び固体撮像素子 |
JP4769535B2 (ja) * | 2005-10-06 | 2011-09-07 | 富士フイルム株式会社 | 固体撮像素子 |
JP2008005155A (ja) * | 2006-06-21 | 2008-01-10 | Sharp Corp | 増幅型固体撮像装置およびその駆動方法、電子情報機器 |
US7916195B2 (en) | 2006-10-13 | 2011-03-29 | Sony Corporation | Solid-state imaging device, imaging apparatus and camera |
JP2008124237A (ja) * | 2006-11-13 | 2008-05-29 | Sony Corp | 撮像装置およびカメラ |
JP5267503B2 (ja) * | 2010-05-17 | 2013-08-21 | ソニー株式会社 | 固体撮像装置 |
-
2011
- 2011-03-29 JP JP2011072364A patent/JP5449242B2/ja active Active
- 2011-11-17 WO PCT/JP2011/076558 patent/WO2012132099A1/ja active Application Filing
- 2011-11-17 KR KR1020137025687A patent/KR101607737B1/ko active IP Right Grant
-
2013
- 2013-09-26 US US14/038,391 patent/US9143713B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012209342A (ja) | 2012-10-25 |
KR101607737B1 (ko) | 2016-03-30 |
US9143713B2 (en) | 2015-09-22 |
JP5449242B2 (ja) | 2014-03-19 |
US20140027618A1 (en) | 2014-01-30 |
WO2012132099A1 (ja) | 2012-10-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9653498B2 (en) | Imaging device having electrode overlying photoelectric conversion layer and having electrical contact to electrode | |
US10186533B2 (en) | Solid-state imaging device, camera module and electronic apparatus | |
JP5529613B2 (ja) | 光電変換装置及び撮像システム | |
US10498995B2 (en) | Solid state imaging apparatus including photodetecting section | |
KR101607737B1 (ko) | 고체 촬상 소자 및 촬상 장치 | |
US20070164332A1 (en) | Shared-pixel-type image sensors for controlling capacitance of floating diffusion region | |
TWI413241B (zh) | Solid-state imaging device | |
KR20120023547A (ko) | 고체 촬상 소자 및 카메라 시스템 | |
JP2013118345A (ja) | 固体撮像装置、カメラおよび固体撮像装置の設計方法 | |
WO2022209681A1 (ja) | 光検出装置及び電子機器 | |
US10741600B2 (en) | Imaging device including semiconductor substrate and pixel | |
JP2019212901A (ja) | 撮像装置 | |
KR101613343B1 (ko) | 고체 촬상 소자 및 촬상 장치 | |
JP2015130533A (ja) | 固体撮像装置及びカメラ | |
KR101455517B1 (ko) | 고체 촬상 장치 | |
JP7411916B2 (ja) | 撮像装置 | |
CN110970453A (zh) | 摄像装置 | |
JP6355401B2 (ja) | 固体撮像装置及びカメラ | |
WO2020170658A1 (ja) | 撮像装置 | |
JP5231179B2 (ja) | 撮像素子 | |
WO2022118617A1 (ja) | 撮像装置 | |
WO2022196155A1 (ja) | 撮像装置及びその駆動方法 | |
CN112422859B (zh) | 一种图像传感器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20190306 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20200303 Year of fee payment: 5 |