以下、本発明の実施形態について図面を参照して説明する。
図1は、本発明の第1の実施形態を適用したCMOS撮像素子の全体構成を模式的に示す構成図である。
CMOS撮像素子10は、受光部11、垂直シフトレジスタ12、相関二重サンプリング/サンプルホールド(CDS/SH)回路13、水平シフトレジスタ14、水平出力線15によって構成される。受光部11と垂直シフトレジスタ12は直接接続され、水平出力線15はCDS/SH回路13を介して受光部11に接続される。
受光部11の撮像面には複数の画素20がマトリックス状に配列される。個々の画素20において信号電荷が生成される。被写体像全体の画像信号は撮像面すべての画素20の信号電荷に相当する画素信号の集合により構成される。生成した画素信号の読出しは画素20毎に行われる。読出しを行う画素20は垂直シフトレジスタ12及び水平シフトレジスタ14により直接的あるいは間接的に選択される。
垂直シフトレジスタ12により画素20の行が選択される。選択された画素20から出力される画素信号が、垂直出力線(図1において図示せず)を介してCDS/SH回路13により相関二重サンプリングされる。
さらにCDS/SH回路13に保持される画素信号は水平シフトレジスタ14により選択され、水平出力線15に出力される。水平出力線15に出力された画素信号は、例えば、信号処理を行う信号処理回路(図示せず)に送られ、所定の処理が行われて被写体像全体の画像信号に加工される。
画素の構成についてさらに詳細に説明する。図2は受光部11における画素20の構成を示す回路図である。画素20にはPD21(光電変換素子)、第1、第2のFD22a、22b(第1、第2のキャパシタ)、転送トランジスタ23、分断トランジスタ24、リセットトランジスタ25、増幅トランジスタ26、および行選択トランジスタ27が設けられる。
PD21は、転送トランジスタ23を介して第1のFD22aに接続される。また、第1のFD22aは、分断トランジスタ24を介して第2のFD22bに接続される。第2のFD22bは増幅トランジスタ26のゲートに接続される。増幅トランジスタ26のソースは、行選択トランジスタ27を介して垂直出力線28に接続される。
PD21では画素20毎の受光量に応じて電荷が発生し、発生した電荷が蓄積される。転送トランジスタ23がONになるときに、PD21に蓄積された信号電荷が第1のFD22aに転送される。また、分断トランジスタ24がONになるときに、第1のFD22aに転送された信号電荷の一部が第2のFD22bに転送される。
なお、第1、第2のFD22a、22bの電位は蓄積する電荷に応じて変わる。また、分断トランジスタ24がONになるとき、第1のFD22aに転送または蓄積されていた信号電荷の一部が第2のFD22bに転送され、第1、第2のFD22a、22bは等電位となる。
増幅トランジスタ26によって、第2のFD22bの電位に応じた信号電位が画素信号として出力可能となる。行選択トランジスタ27がONになるときに、増幅トランジスタ26によって出力可能となった画素信号が、垂直出力線28に出力される。
転送トランジスタ23、分断トランジスタ24、および行選択トランジスタ27のゲートは、それぞれ転送制御線(図2において図示せず)、分断制御線(図2において図示せず)、および行選択制御線(図2において図示せず)に接続される。転送制御線、分断制御線、および行選択制御線それぞれには、垂直シフトレジスタ12からHIGH、LOWが切替わる転送信号Φt、分断信号Φsp、および行選択信号Φslが流される。
なお、転送制御線、分断制御線、および行選択制御線は、画素20が並ぶ行毎にそれぞれ設けられる。同じ行に配置される画素20の転送トランジスタ23、分断トランジスタ24、および行選択トランジスタ27のゲートは、それぞれ同じ転送制御線、分断制御線、および行選択制御線に接続され、同じタイミングでON/OFFが切替えられる。
第1のFD22aは、リセットトランジスタ25を介して電圧源Vddに接続される。リセットトランジスタ25がONになるときに、第1のFD22aに蓄積された電荷は電圧源Vddに掃出されてリセットされる。また、分断トランジスタ24をONにしながらリセットトランジスタ25をONにすることにより、第2のFD22bに蓄積された電荷も電圧源Vddに掃出されてリセットされる。
第1、第2のFD22a、22bがリセットされることにより、第1、第2のFD22a、22bの電位は電圧源Vddの電位からリセットトランジスタ25の閾値電圧を引いた電位にリセットされる。
リセットトランジスタ25のOFF状態での電位障壁は、分断トランジスタ24のOFF状態での電位障壁より低くなるように、形成される。なお、電位障壁の調整は、ゲート電極に対向するp型半導体にドープする不純物の濃度を変えることにより調整される。
リセットトランジスタ25のゲートは、リセット信号線(図2において図示せず)に接続される。リセット信号線には、HIGH、LOWの切替わるリセット信号Φrが垂直シフトレジスタ12から流される。
リセット信号線は、画素20が並ぶ行毎に設けられる。同じ行に配置される画素20のリセットトランジスタ25のゲートは、同じリセット信号線に接続され、同じタイミングでON/OFFが切替えられる。
垂直出力線28は、受光部11を垂直に延びる線であり、同じ列の複数の画素20の行選択トランジスタ27に接続される。垂直出力線28は、受光面の上方において電流源Issに接続される。各行の垂直出力線28は、受光面の下方において別々にCDS/SH回路13に接続される。
CDS/SH回路13には、リセット時の画素信号であるリセット画素信号と信号電荷蓄積時の画素信号である混入画素信号を保持する別々のキャパシタ(図示せず)が設けられる。
CDS/SH回路13に入力されるプレホールド信号ΦshpがHIGHであるときに、リセット画素信号を保持するキャパシタ(図示せず)に垂直出力線28の電位に相当する画素信号が保持される。CDS/SH回路13に入力されるデータホールド信号ΦshdがHIGHであるときに、混入画素信号を保持するキャパシタ(図示せず)に垂直出力線28の電位に相当する画素信号が保持される。なお、プレホールド信号Φshpおよびデータホールド信号Φshdは垂直シフトレジスタ12から出力される。
CDS/SH回路13の出力端子からは、混入画素信号からリセット画素信号を減じたデータ画素信号が出力される。CDS/SH回路13の出力端子は、列選択トランジスタ16を介して水平出力線15に接続される。したがって、列選択トランジスタ16をONにすることにより、データ画素信号が水平出力線15を介してCMOS撮像素子10から出力される。
なお、列選択トランジスタ16のゲートは、列選択信号線(図示せず)に接続される。列選択信号線にはHIGH、LOWが切替わる列選択信号Φscが接続される。各列選択トランジスタ16には、水平シフトレジスタ14から定められたタイミングで列選択信号Φscが流される。
上述のような構成であるCMOS撮像素子10の撮像時の動作を図3のタイミングチャートを用いて説明する。併せて、各タイミングにおいてPD21、および第1、第2のFD22a、22bに蓄積される電荷を図4〜図7のポテンシャルイメージを用いて説明する。
なお、図4〜図7において、PD21と第1のFD22aとを隔てる第1の壁部W1は転送トランジスタ23のゲートを表している。また、第1のFD22aと第2のFD22bとを隔てる第2の壁部W2は分断トランジスタ24のゲートを表している。また、第1のFD22aと電圧源Vddとを隔てる第3の壁部W3はリセットトランジスタ25のゲートを表している。
なお、図4は各トランジスタをOFFにして受光していない状態におけるPD21、第1、第2のFD22a、22bに蓄積される電荷を示している。前述のように、リセットトランジスタ25の電位障壁が分断トランジスタ24の電位障壁より低いことは、図4において第2の壁部W2が第3の壁部W3より高いことにより表される。
画素20が選択される前、即ち行選択信号ΦslがLOWであるt1のタイミングにおいて、リセット信号Φrおよび分断信号ΦspがHIGHに維持される(図3参照)。この状態において、第1、第2のFD22a、22bはリセットされ第1、第2のFD22a、22bに蓄積されていた信号電荷は電圧源Vddに排出される(図5参照)。このとき、第1、第2のFD22a、22bの電位は電圧源Vddの電位と略等電位である。なお、図5においてPD21は受光により生ずる信号電荷SCを蓄積中である。
タイミングt2において、行選択信号ΦslがHIGHに切替えられ、画素信号を出力させる画素20が選択される(図3参照)。なお、行選択信号Φslは、相関二重サンプリングが終了するまでHIGHに維持される。また、リセット信号Φrおよび分断信号ΦspがLOWに切替えられ、第1、第2のFD22a、22bの電位は電圧源Vddの電位からリセットノイズに相当する電位を減じた電位となる(図6ノイズ電荷成分NC参照)。
タイミングt3において、プレホールド信号ΦshpがHIGHに切替えられる(図3参照)。分断トランジスタ24はOFFであるので、第2のFD22bの電位に応じた電位信号がノイズ画素信号としてCDS/SH回路13に入力され、サンプルホールドされる。
タイミングt4において、分断信号ΦspがHIGHに切替えられ、第1、第2のFD22a、22b間が導通される。また、転送信号ΦtがHIGHに切替えられ、PD21に蓄積された信号電荷SCが第1のFD22a、および第1のFD22aを介して第2のFD22bに転送される(図7参照)。
タイミングt5において、データホールド信号ΦshdがHIGHに切替えられ(図3参照)、第2のFD22bの電位に応じた電位信号が混入画素信号としてCDS/SH回路13に入力されサンプルホールドされる。CDS/SH回路13により、サンプルホールドされた混入画素信号からノイズ画素信号が減じられ、データ画素信号が生成される。
タイミングt6では、1列目の列選択信号ΦscがHIGHに切替えられ、データ画素信号がCDS/SH回路13から読出され、CMOS撮像素子10から出力される。また、t6のタイミングの前に、行選択信号ΦslはLOWに切替えられる。以後、2、3、…、最終列の列選択信号Φscが順番にHIGHに切替えられ、データ画素信号が順番にCMOS撮像素子10から出力される。
上述の図5のポテンシャルイメージは、PD21が飽和しない程度の光量の光を受光したときのPD21、第1、第2のFD22a、22bの電荷の蓄積状態を示している。ところで、PD21に光量の極めて大きな光が入射するときのPD21および第1、第2のFD22a、22bに蓄積される電荷について、図8を用いて説明する。
大きな光量の光を受光すると、PD21から飽和する信号電荷SCが転送トランジスタ23から漏れ、すなわち第1の壁部W1を超えて、第1のFD22aに侵入する。上述のタイミングt1では、第1のFD22aに侵入する信号電荷はそのまま電圧源Vddに排出されるので、第1、第2のFD22a、22bの電位は電圧源Vddと等電位となる。
次にt2においてリセット信号ΦrをLOWに切替えると、転送トランジスタ23から漏れてくる信号電荷が排出されないので、第1のFD22aに信号電荷が蓄積されていく。前述のようにOFFの状態におけるリセットトランジスタ25の電位障壁が分断トランジスタ24の電位障壁より低いので、第1のFD22aに蓄積された信号電荷SCは、分断トランジスタ24から漏れることと無く、リセットトランジスタ25から電圧源Vddに漏れ出される(図9参照)。
したがって、第2のFD22bの電位は、通常の光を受光するときと同様に、電圧源Vddの電位からリセットノイズに相当する電位を減じた電位となる。したがって、リセット終了後の第2のFD22bの電位は受光する光の光量に影響されない。前述のようにリセット画素信号は第2のFD22bの電位信号なので、リセット画素信号も受光する光の光量に影響されずに、本来のリセット時の信号レベルのままCDS/SH回路13に送信される。
以上のように第1の実施形態のCMOS撮像素子10によれば、リセット画素信号はリセット時の信号レベルを維持したままCDS/SH回路13に送信されるので、黒化現象の発生が防止される。
また、従来のCMOS撮像素子では、PDから信号電荷が転送されるFDは1つであり、転送ゲート電極を挟んでPDに隣接させる必要があった。一方、本実施形態では、電位が画素信号として出力される第2のFD22bを、後述するように、PD21に隣接しない構造で製造することが可能である。また、第2のFD22bの表面積を単一のFDを用いるときに比べて小さくすることが出来る。PD21からの第2のFD22bの離間、および第2のFD22bの小型化により、第2のFD22bへの光漏れが防がれる。
次に、図10〜図15を用いて、画素20の構造について説明する。図10は受光部11の厚さ方向の断面を示す。基板層BLの受光面側に、第1、第2の配線層L1、L2を順番に重ねることによって、受光部11が形成される。
基板層BLは、基板30、ゲートGによって構成される。基板30は、p型半導体層31、n型半導体層32、および素子分離領域33によって構成される。p型半導体層31の受光面側の表面の一部に、複数の領域に分かれたn型半導体層32が埋設される。一つの領域のn型半導体層32の表面をp型半導体層31によって覆うことにより、埋込みPD21が形成される。
また、2つの別の領域のn型半導体層32の間における基板30の表面が、SiO2などの絶縁膜(図示せず)を介してゲートGに接合される。2つの異なるn型半導体層32、これらのn型半導体層32に挟まれるp型半導体層31、及びゲートGによってMOSFETが形成される。
また、p型半導体層31は、受光面側から見てPD21、n型半導体層32、及びゲートGが接合される領域以外の領域において素子分離領域33に接合される。
図11は単位画素に相当する基板30の平面を示す。基板30には画素20毎に、埋込みPD21、およびp型半導体層31にn型半導体層32を埋設させて形成される第1〜第6のn型半導体領域34n1〜34n6が設けられる。PD21及び第1〜第6のn型半導体領域34n1〜34n6は互いに離間するように配置される。なお、第2のn型半導体領域34n2は隣接する第6のn型半導体領域34n6と一体的に形成される。
なお、PD21と第1のn型半導体領域34n1に挟まれる第1のp型半導体領域35p1、第1、第2のn型半導体領域34n1、34n2に挟まれる第2のp型半導体領域35p2、第1、第3のn型半導体領域34n1、34n3に挟まれる第3のp型半導体領域35p3、第4、第5のn型半導体領域34n4、34n5に挟まれる第4のp型半導体領域35p4、および第5、第6のn型半導体領域34n5、34n6に挟まれる第5のp型半導体領域35p5ではp型半導体層31が露出しており、後述するようにゲートGが設けられる領域である。また、基板30において、PD21、第1〜第6のn型半導体領域34n1〜34n6、および第1〜第5のp型半導体領域35p1〜35p5以外の領域は、素子分離領域33である(図10参照)。
図12は基板30に対するゲートの配置を示す。なお、図11において示したPD21、および第1〜第6のn型半導体領域34n1〜34n6は、図12において破線を用いて表示する。
第1〜第5のp型半導体領域35p1〜35p6それぞれに、SiO2などの絶縁膜を介して転送ゲートTG、リセットゲートRG、分断ゲートSPG、行選択ゲートSLG、および増幅ゲートAMPGを配置することにより、転送トランジスタ23、リセットトランジスタ25、分断トランジスタ24、行選択トランジスタ27、および増幅トランジスタ26が形成される。
なお、図13に示すように、転送ゲートTGは垂直シフトレジスタ12から行方向に沿って延ばされる。同じ行のすべての画素20には同じ転送ゲートTGが配置される。転送ゲートTGは転送制御線として用いられ、前述の転送信号Φtが流される。
なお、第1、第3のn型半導体領域34n1、34n3は、転送され蓄積される電荷に応じて電位が変わり、第1、第2のFD22a、22bとして機能する。
図14は、第1の配線層L1を構成する配線の配置を示す。なお、図12において示したPD21、第1〜第6のn型半導体領域34n1〜34n6、転送ゲートTG、リセットゲートRG、分断ゲートSPG、行選択ゲートSLG、および増幅ゲートAMPG、は、図14において破線を用いて表示する。
第1の配線層L1は、垂直出力線28、電源線36、および第1〜第3の層内接続線37s1〜37s3によって構成される。
垂直出力線28は前述のように受光部11の垂直方向に延びる出力線であって、各画素20の行選択トランジスタ27のソースである第4のn型半導体領域34n4に接続される。なお、垂直出力線28と第4のn型半導体領域34n4とは、受光部11の厚さ方向に延びる第1の層間接続線38t1によって接続される。
また、以下の説明における第2〜第9の層間接続線38t2〜38t9は、第1の層間接続線38t1と同様に、受光部11の厚さ方向に延びる接続線であり、基板層BL、および第1、第2の配線層L1、L2を接続するために用いられる。
また、電源線36は各列において垂直に延びるように設けられる。電源線36は第2の層間接続線38t2によって第2のn型半導体領域34n2または第6のn型半導体領域34n6に接続される。なお、電源線36の電位はVddに維持され、画素20に対する電圧源Vddとして用いられる。
また、第1の層内接続線37s1は、第3の層間接続線38t3によって第3のn型半導体領域34n3に、第4の層間接続線38t4によって増幅ゲートAMPGに接続される。
また、第2の層内接続線37s2は、第5の層間接続線38t5によってリセットゲートRGに接続される。なお、後述するように、第2の層内接続線37s2は、第2の配線層L2を構成するリセット制御線(図14において図示せず)に接続される。
また、第3の層内接続線37s3は、第6の層間接続線38t6によって行選択ゲートSLGに接続される。なお、後述するように、第3の層内接続線37s3は、第2の配線層L2を構成する行選択制御線(図14において図示せず)に接続される。
図15は、第2の配線層L2に設けられる配線の配置を示す。なお、図14において示したPD21、第1〜第6のn型半導体領域34n1〜34n6、転送ゲートTG、リセットゲートRG、分断ゲートSPG、行選択ゲートSLG、増幅ゲートAMPG、垂直出力線28、電源線36、および第1〜第3の層内接続線37s1〜37s3は、図15において破線を用いて表示する。
第2の配線層L2は、リセット制御線39r、分断制御線39sp、および行選択制御線39slによって構成される。なお、リセット制御線39r、分断制御線39sp、および行選択制御線39slは、リセットトランジスタ25、分断トランジスタ24、および行選択トランジスタ27それぞれに、前述のリセット信号Φr、分断信号Φsp、および行選択信号Φslを送信するための制御線である。
リセット制御線39rは、第7の層間接続線38t7によって第2の層内接続線37s2に接続される。したがって、リセット制御線39rは、第2の層内接続線37sを介してリセットゲートRGに接続される。
また、分断制御線39spは、第8の層間接続線38t8によって分断ゲートSPGに接続される。
また、行選択制御線39slは、第9の層間接続線38t9によって第3の層内接続線37s3に接続される。したがって、行選択制御線39slは、第3の層内接続線37s3を介して行選択ゲートSLGに接続される。
以上のようなCMOS撮像素子10の構造上の効果について、以下に説明する。通常のCMOS撮像素子の各画素には、スイッチに用いられるトランジスタとして転送トランジスタ、リセットトランジスタ、および行選択トランジスタの3種類のトランジスタが設けられる。それゆえ、それぞれのトランジスタのON/OFFの切替をするための信号を流す制御線は1行毎に3本必要である。
一方、本実施形態では、上述のトランジスタに加えて、分断トランジスタ24が各画素20に設けられるため、分断トランジスタ24の分断信号Φspを流す制御線が必要となるため、1行毎に4本必要である。
受光面上に形成する制御線の太さおよび制御線同士の間隔は製造上の下限値がある。4本の制御線をすべて第2の配線層L2に配置すると、図16に示すように、1本の制御線39をPD21の上に設けざるを得なくなり、PD21に十分な光量の光を受光させられなくなる点で問題となる。
しかし、第1の実施形態では、基板層BLに形成される転送ゲートTGをそのまま転送制御線として用いるので、第2の配線層L2に設ける制御線を減らすことが可能であって、PD21が光を受光する領域を広く維持することが可能となる。
次に、本発明の第2の実施形態を適用したCMOS撮像素子について説明する。第2の実施形態では、第1、第2のFD、リセットトランジスタ、分断トランジスタ、増幅トランジスタ、および行選択トランジスタを垂直方向に連続して並ぶ4画素に共用させる構成において、第1の実施形態と異なる。以下に、第1の実施形態と異なる点を中心に説明する。なお、第1の実施形態と同じ機能を有する部位には、同じ符号を付する。
図17に示すように、第1の実施形態と異なり、第2の実施形態のCMOS撮像素子100には、受光部11の受光面には複数の画素ブロック200Bがマトリックス状に配列される。また、各画素ブロック200bの内部には4つの画素が配置される。
第1の実施形態と異なり、第2の実施形態では全画素読出しだけでなく、加算読出しも可能である。なお、全画素読出しとは、生成した画素信号を画素200毎に読出すことである。また、加算読出しとは、同じ画素ブロック200B内の画素200の画素信号を加算し、加算された画素信号を画素ブロック200B毎に読出すことである。
読出しを行う画素200は垂直シフトレジスタ12および水平シフトレジスタ14により選択される。また、加算読出しを行うときの加算動作および読出しを行なう画素ブロック200Bの選択も垂直シフトレジスタ12および水平シフトレジスタ14により実行される。
受光部11の構成についてさらに詳細に説明する。図18は画素ブロック200Bの回路構成を示す回路図である。前述のように、受光部11には、複数の画素ブロック200Bがマトリックス状に配置される。
また、画素ブロック200B内部には、4個の画素200が1列に並ぶように配置される。さらに、画素ブロック200Bには、第1、第2のFD22a、22b、リセットトランジスタ25、分断トランジスタ24、増幅トランジスタ26、および行選択トランジスタ27が設けられる。
各画素200には、PD21と転送トランジスタ23とが設けられる。転送トランジスタ23を制御するための転送制御線(図示せず)は行毎に設けられる。例えば、上から1、2、3、4行目の画素200の転送トランジスタ23には、転送信号Φt1、Φt2、Φt3、Φt4が入力される。
同じ画素ブロック200Bの各画素200の4つの転送トランジスタ23はFD線29に並列に接続される。FD線29は、第1のFD22aに接続される。また、第1のFD22aは、分断トランジスタ24を介して第2のFD22bに接続される。第2のFD22bは増幅トランジスタ26のゲートに接続される。増幅トランジスタ26のソースは、行選択トランジスタ27を介して垂直出力線28に接続される。
同じ画素ブロック200Bの各画素200におけるPD21が蓄積する信号電荷が、転送トランジスタ23により第1のFD22aに転送される。なお、転送トランジスタ23を導通させる時期を調整することにより、各画素200の信号電荷の個別読出しまたは加算読出しのいずれかを実行可能である。
なお、第1の実施形態と同様に、分断トランジスタ24が導通するときに、第1のFD22aに転送された信号電荷の一部が、第2のFD22bに転送される。また、第1の実施形態と同様に、第1、第2のFD22a、22bの電位は蓄積する電荷に応じて変わる。
増幅トランジスタ26によって、第2のFD22bの電位に応じた信号電位が画素信号として出力可能となる。行選択トランジスタ27がONになるときに、増幅トランジスタ26によって出力可能となった画素信号が、垂直出力線28に出力される。
分断トランジスタ24および行選択トランジスタ27のゲートは、それぞれ分断制御線(図示せず)および行選択制御線(図示せず)に接続される。分断制御線、および行選択制御線それぞれには、垂直シフトレジスタ12からHIGH、LOWが切替わる分断信号Φsp、および行選択信号Φslが流される。
なお、分断制御線および行選択制御線は、画素ブロック200Bが並ぶ行毎にそれぞれ設けられる。同じ行に配置される画素ブロック200Bの分断トランジスタ24および行選択トランジスタ27のゲートは、それぞれ同じ分断制御線および行選択制御線に接続され、同じタイミングでON/OFFが切替えられる。
FD線29は、リセットトランジスタ25を介して電圧源Vddに接続される。第1の実施形態と同様に、リセットトランジスタ25がONになるときに、第1のFD22aに蓄積された電荷は電圧源Vddに掃き出されてリセットされる。また、第1の実施形態と同様に、分断トランジスタ24をONにしながらリセットトランジスタ25をONにすることにより、第2のFD22bに蓄積された電荷も電圧源Vddに吐き出されてリセットされる。
なお、第1の実施形態と同様に、リセットトランジスタ25の電位障壁は、分断トランジスタ24の電位障壁より低くなるように、形成される。
リセットトランジスタ25のゲートは、リセット制御線(図示せず)に接続される。リセット制御線には、HIGH、LOWの切替わるリセット信号Φrが垂直シフトレジスタ12から流される。リセット制御線は、画素ブロック200Bが並ぶ行毎に設けられる。同じ行に配置される画素ブロック200Bのリセットトランジスタ15のゲートは、同じリセット制御線に接続され、同じタイミングでON/OFFが切替えられる。
垂直出力線28は、受光部11を垂直に延びる線であり、同じ列の複数の画素ブロック200Bにおける行選択トランジスタ27に接続される。垂直出力線28は、受光面の上方において電流源Issに接続される。各行の垂直出力線28は、受光面の下方において別々にCDS/SH回路13に接続される。
第1の実施形態と同様に、CDS/SH回路13により、リセット画素信号と混入画素信号とに対して相関二重サンプリングが施される。相関二重サンプリングにより、データ画素信号が出力可能となる。第1の実施形態と同様に、データ画素信号は、列選択トランジスタ16および水平出力線15を介してCMOS撮像素子100から出力される。
上述のような構成であるCMOS撮像素子100の全画素読出し時の動作を図19のタイミングチャートを用いて説明する。
画素ブロック200Bが選択される前、即ち行選択信号ΦslがLOWであるt1のタイミングにおいて、リセット信号Φrおよび分断信号ΦspがHIGHに維持される。第1の実施形態と同じく、この状態において第1、第2のFD22a、22bはリセットされ第1、第2のFD22a、22bに蓄積されていた信号電荷は電圧源Vddに排出される。
タイミングt2において、行選択信号ΦslがHIGHに切替えられ、画素信号を出力させる画素ブロック200Bが選択される。なお、行選択信号Φslは、相関二重サンプリングが終了するまでHIGHに維持される。また、リセット信号Φrおよび分断信号ΦspがLOWに切替えられる。
タイミングt3において、プレホールド信号ΦshpがHIGHに切替えられる。分断トランジスタ24はOFFであるので、第2のFD22bの電位に応じた電位信号がノイズ画素信号としてCDS/SH回路13に入力され、サンプルホールドされる。
タイミングt4において、分断信号ΦspがHIGHに切替えられ、第1、第2のFD22a、22b間が導通される。また、画素ブロック200Bの第1行目の転送信号Φt1がHIGHに切替えられ、画素ブロック200Bの第1行目の画素200のPD21に蓄積された信号電荷が第1のFD22a、および第1のFD22aを介して第2のFD22bに転送される。
タイミングt5において、データホールド信号ΦshdがHIGHに切替えられ、第2のFD22bの電位に応じた電位信号が混入画素信号としてCDS/SH回路13に入力されサンプルホールドされる。CDS/SH回路13により、サンプルホールドされた混入画素信号からノイズ画素信号が減じられ、データ画素信号が生成される。
タイミングt6では、1列目の列選択信号ΦscがHIGHに切替えられ、データ画素信号がCDS/SH回路13から読出され、CMOS撮像素子100から出力される。また、t6のタイミングの前に、行選択信号Φslは一旦LOWに切替えられる。以後、2、3、…、最終列の列選択信号Φscが順番にHIGHに切替えられ、データ画素信号が順番にCMOS撮像素子100から出力される。
最終列の列選択信号ΦscがHIGHからLOWに切替えられた後のタイミングt7では、タイミングt2で選択された行と同じ画素ブロック200Bの行の行選択信号ΦslがHIGHに、リセット信号Φrおよび分断信号ΦspがLOWに切替えられる。タイミングt8では、タイミングt3と同じく、プレホールド信号ΦshpがHIGHに切替えられる。
タイミングt9では、タイミングt4と同じく、分断信号ΦspがHIGHに切替えられる。一方、タイミングt4と異なり、画素ブロック200Bの第2行目の転送信号Φt2がHIGHに切替えられ、画素ブロック200Bの第2行目の画素200のPD21に蓄積された信号電荷が第1のFD22a、および第1のFD22aを介して第2のFD22bに転送される。
以後は、タイミングt5、タイミングt6と同様にして、データ画素信号が順番にCMOS撮像素子100から出力される。
以後タイミングt2〜t6と同様の動作を実行しながら、第3、第4行目の転送信号をHIGHに切替える(タイミングt10、タイミングt11参照)ことにより、単一の行の画素ブロック200Bの4行に並ぶ画素200からデータ画素信号が出力される。
上述のような構成であるCMOS撮像素子200の加算読出し時の動作を図20のタイミングチャートを用いて説明する。
加算読出しにおいては、同じ画素ブロック200Bの1、3行目の画素200の信号電荷が同時に第1、第2のFD22a、22bに転送され、1、3行目の画素200の信号電荷の合計に応じたデータ画素信号が出力される。また、同じ画素ブロック200Bの2、4行目の画素200の信号電荷が第1、第2のFD22a、22bに転送され、2、4行目の画素200の信号電荷の合計に応じたデータ画素信号が出力される。
プレホールド信号をHIGHに切替えるまでは(図19タイミングt1〜タイミングt3参照)、全画素読出しとまったく同じ動作が実行される。
プレホールド信号をHIGHに切替えた後のタイミングt1(図20参照)において、分断信号ΦspがHIGHに切替えられ、第1、第2のFD22a、22b間が導通される。また、画素ブロック200Bの第1、第3行目の転送信号Φt1、Φt3がHIGHに切替えられ、画素ブロック200Bの第1、第3行目の画素200のPD21に蓄積された信号電荷が第1、第2のFD22a、22bに転送される。
以後は、全画素読出しとまったく同じ動作が実行され、全列における加算されたデータ画素信号が順番にCMOS撮像素子100から出力される。同じ行の画素ブロック200B内の第1、第3行目の画素200からの加算化した画素信号の出力が終わると、またプレホールド信号をHIGHに切替えるまで、全画素読出しとまったく同じ動作が実行される(図19タイミングt7、タイミングt8参照)。
プレホールド信号をHIGHに切替えた後のタイミングt2において、分断信号ΦspがHIGHに切替えられ、第1、第2のFD22a、22b間が導通される。また、画素ブロック200Bの第2、第4行目の転送信号Φt2、Φt4がHIGHに切替えられ、画素ブロック200Bの第2、第4行目の画素200のPD21に蓄積された信号電荷が第1、第2のFD22a、22bに転送される。
以後は、全画素読出しとまったく同じ動作が実行され、全列における加算されたデータ画素信号が順番にCMOS撮像素子100から出力される。
以上のような構成である第2の実施形態のCMOS撮像素子100によっても、リセット画素信号はリセット時の信号レベルを維持したままCDS/SH回路13に送信されるので、黒化現象の発生が防止される。
また、リセットトランジスタ25、分断トランジスタ24、増幅トランジスタ26、および行選択トランジスタ27を4つの画素200に対して、一つずつ共用させる構成なので、受光部11の表面積に占めるPD21の開口の面積の割合を増加させることが可能である。
また、第1の実施形態と異なり、CMOS撮像素子100に全画素読出し、または加算読出しを実行させることが可能となる。
次に、図21〜図24を用いて、画素ブロック200Bの構造について説明する。第2の実施形態のCMOS撮像素子100の受光部11も、第1の実施形態と同様に、基板層BL上に、第1、第2の配線層L1、L2を重ねることによって形成される(図10参照)。
また、第1の実施形態と同じく、基板層BLはp、n型半導体層31、32および素子分離領域33を有する基板30とゲートGとによって構成される。また、第1の実施形態と同じく、基板30には埋込みPD21が形成される。
図21は、画素ブロック200Bに相当する基板30の平面図である。画素ブロック200Bは、列方向に連続する4つの単位画素領域40上に形成される。単位画素領域40内に単一の画素200が形成される。
画素200毎に埋込みPD21、およびp型半導体層31にn型半導体層32を埋設させて形成される第1のn型半導体領域340n1が設けられる。また、PD21と第1のn型半導体領域340p1とに挟まれる第1のp型半導体領域350p1はp型半導体層31が露出しており、転送ゲート(図21において図示せず)が設けられる。
また、画素ブロック200Bにおける上から1行目の単位画素領域40内には、第2、第3のn型半導体領域340n2、340n3、2行目の単位画素領域40内には、第4、第5のn型半導体領域340n4、340n5、3行目の単位画素領域40内には、第6、第7のn型半導体領域340n6、340n7、4行目の単位画素領域40内には、第8、第9のn型半導体領域340n8、340n9が設けられる。
なお、第2〜第9のn型半導体領域340n2〜340n9は、画素200の列方向に平行となるように配置される。また、第2、第4、第6、および第8のn型半導体領域340n2、340n4、340n6、340n8は、それぞれの単位画素領域40の中で相対的に同じ位置に設けられる。また、第3、第5、第7、第9のn型半導体領域340n3、340n5、340n7、340n9は、それぞれの単位画素領域40の中で相対的に同じ位置に設けられる。
また、第2、第3のn型半導体領域340n2、340n3に挟まれる第2のp型半導体領域350p2、第4、第5のn型半導体領域340n4、340n5に挟まれる第3のp型半導体領域350p3、第6、第7のn型半導体領域340n6、340n7に挟まれる第4のp型半導体領域350p4、第8、第9のn型半導体領域340n8、340n9に挟まれる第5のp型半導体領域350p5にはp型半導体層が露出しており、後述のようにゲートGが設けられる。
基板30表面において、PD21、第1〜第9のn型半導体領域340n1〜340n9、および第1〜第5のp型半導体領域350p1〜350p5以外の領域は素子分離領域33である。
図22は、基板30に対するゲートの配置を示す。前述のように、第1のp型半導体領域350p1には、SiO2などの絶縁膜を介して転送ゲートTGが設けられる。また、第2、第3、第4、第5のp型半導体領域350p2、350p3、350p4、350p5それぞれには、絶縁膜を介してリセットゲートRG、分断ゲートSPG、増幅ゲートAMPG、および行選択ゲートSLGが配置される。
図23は、第1の配線層L1を構成する配線の配置を示す。第1の配線層L1は、FD線29、垂直出力線28、第1〜第6の層内接続線370s1〜370s6によって構成される。
FD線29は、列方向に延びる線であって、同じ画素ブロック200Bの4つの画素200の転送トランジスタ23のソースである第1のn型半導体領域340n1に接続される。なお、FD線29と第1のn型半導体領域340n1は、第1の層間接続線380t1によって接続される。
また、以下の説明における第2〜第16の層間接続線380t2〜380t16は、第1の層間接続線380t1と同様に、受光部11の厚さ方向に延びる接続線であり、基板層BL、および第1、第2の配線層L1、L2を接続するために用いられる。また、FD線29は、第2の層間接続線380t2によりリセットトランジスタ25のソースである第3のn型半導体領域340n3に接続される。
垂直出力線28も列方向に延びる線であって、同じ列に配置される画素ブロック200Bの行選択トランジスタ27のソースである第9のn型半導体領域340n9に第3の層間接続線380t3によって接続される。また、垂直出力線28は、同じ列に配置される画素ブロック200Bの分断トランジスタ24のドレインである第4のn型半導体領域340n4に第4の層間接続線380t4によって接続される。
第1の層内接続線370s1は、第5の層間接続線380t5によって分断トランジスタ24のソースである第5のn型半導体領域340n5に、また第6の層間接続線380t6によって増幅ゲートAMPGに接続される。
第2の層内接続線370s2は、第7の層間接続線380t7によって増幅トランジスタ26のソースである第7のn型半導体領域340n7に、また第8の層間接続線380t8によって行選択トランジスタ27のドレインである第8のn型半導体領域340n8に接続される。
第3の層内接続線370s3は、第9の層間接続線380t9によって各画素200の転送ゲートTGに接続される。第4の層内接続線370s4は、第10の層間接続線380t10によってリセットゲートRGに接続される。第5の層内接続線370s5は、第11の層間接続線380t11によって分断ゲートSPGに接続される。第6の層内接続線370s6は、第12の層間接続線380t12によって行選択ゲートSLGに接続される。
図24は、第2の配線層L2を構成する配線の配置を示す。第2の配線層L2は、転送制御線39t、リセット制御線39r、分断制御線39sp、および行選択制御線39slによって構成される。なお、基板30を接地するための接地線39g、およびFD線29と垂直出力線28との間を遮光するための遮光板39shも第2の配線層L2に配置される。
転送制御線39tは行方向に延びる制御線であり、画素200が並ぶ行毎に設けられ、第13の層間接続線380t13によって第3の層内接続線370s3に接続される。したがって、転送制御線39tは第3の層内接続線370s3を介して、転送ゲートTGに接続される。
リセット制御線39rは行方向に延びる制御線であり、画素ブロック200Bの1行目の画素200が並ぶ行毎に設けられ、第14の層間接続線380t14によって第4の層内接続線370s4に接続される。したがって、リセット制御線39rは第4の層内接続線370s4を介してリセットゲートRGに接続される。
分断制御線39spは行方向に延びる制御線であり、画素ブロック200Bの2行目の画素200が並ぶ行毎に設けられ、第15の層間接続線380t15によって第5の層内接続線370s5に接続される。したがって、分断制御線39spは第5の層内接続線370s5を介して分断ゲートSPGに接続される。
行選択制御線39slは行方向に延びる制御線であり、画素ブロック200Bの4行目の画素200が並ぶ行毎に設けられ、第16の層間接続線380t16によって第6の層内接続線370s6に接続される。したがって、行選択制御線39slは第6の層内接続線370s6を介して行選択ゲートSLGに接続される。
なお、前述の接地線39gは行方向に延び、画素ブロック200Bの3行目の画素200が並ぶ行毎に設けられる。基板30と接地線39gとを接続することにより、基板30が接地される。
以上のような第2の実施形態のCMOS撮像素子100の構造によれば、リセットトランジスタ25、分断トランジスタ24、増幅トランジスタ26、および行選択トランジスタ27を4つの画素200で共用しながら、単位画素領域40に設けられるトランジスタの個数を一致させることが可能になる。
例えば、画素ブロック200Bの1行目の単位画素領域40には転送トランジスタ23とリセットトランジスタ25とが、2行目の単位画素領域40には転送トランジスタ23と分断トランジスタ24とが、3行目の単位画素領域40には転送トランジスタ23と増幅トランジスタ26とが、4行目の単位画素領域40には転送トランジスタ23と行選択トランジスタ27とが設けられる。
このように、単位画素領域40に設けられるトランジスタの個数を一致させることにより、PD21の開口率を増加させることが可能である。一部の単位画素領域40に多くのトランジスタが形成されると、当該単位画素領域40においてPD21を形成する領域が狭くなる。一方で、本実施形態では、共用するトランジスタが分散されるので、PD21の開口率を増加可能となる。
また、単位画素領域40に設けられるトランジスタの個数を一致させることにより、全画素200に対して規則的なトランジスタの配置が可能となるため、各画素200の特性のバラつきが改善される。
また、以上のような第2の実施形態のCMOS撮像素子100の構造によれば、第2〜第9のn型半導体領域340n2〜340n9が画素200の列方向に平行となるように配置されることにより、4つの画素200で共用されるリセットトランジスタ25、分断トランジスタ24、増幅トランジスタ26、および行選択トランジスタ27は同じ向きになるように、形成される。
CMOS撮像素子の製造においては、層毎に異なるフォトマスクを用いて露光することにより各層が形成される。半導体基板形成時とゲート電極形成時との間にフォトマスクの位置ズレが生じるが、これらのトランジスタの向きが同じであれば位置ズレの影響も同じとなる。それゆえ、画素信号のばらつきの発生を防ぐことが可能になる。
また、以上のような第2の実施形態のCMOS撮像素子100の構造によれば、分断トランジスタ24、増幅トランジスタ26、および行選択トランジスタ27が順番に連続して並ぶように形成されるので、PD21の開口率が改善される。
前述のように、増幅トランジスタ26は分断トランジスタ24と行選択トランジスタ27とに接続されるので、第1の配線層L1に増幅トランジスタ26と分断トランジスタ24とを接続する接続線および増幅トランジスタ26と行選択トランジスタ27とを接続する接続線が形成される必要がある。
したがって、分断トランジスタ24、増幅トランジスタ26、および行選択トランジスタ27の配置の順番の変更する場合には、図25に示すように、増幅トランジスタ26と分断トランジスタ24とを接続する層内接続線370’、および増幅トランジスタ26と行選択トランジスタ27とを接続する層内接続線370”が2列に並ぶため、PD21’の行方向の長さが短くなる。
また、これらの間にリセットトランジスタ25などを配置する場合には、図26に示すように、リセットトランジスタ25とFD線29との接続点41’、および増幅トランジスタ26と分断トランジスタ37と接続する層内接続線370”を重ねないようにするためにFD線29と垂直出力線28との間隔を広げる必要がある。したがって、PD21’の行方向の長さが短くなる。
一方、本実施形態では、前述のように分断トランジスタ24、増幅トランジスタ26、および行選択トランジスタ27が順番に連続して並ぶので、PD21を行方向に長くすることが可能であり、開口率の増加が可能である。
なお、第1、第2の実施形態では、OFFにしているときの電位障壁がリセットトランジスタ25より分断トランジスタ24の方が低くなるように形成される。しかし、分断トランジスタ24をOFFにしているときの電位障壁をどのように定めてもよい。分断トランジスタ24をOFFにしているときの電位障壁は、リセットトランジスタ25と同じでも、高くてもよい。
PD21から漏れ出た信号電荷がさらに第1のFD22aから溢れる前に、第2のFD22bからリセット画素信号を出力できれば黒化現象を防止することは可能である。ただし、PD21から信号電荷が漏れ出す場合には、第1、第2のFD22a、22bのリセット後からリセット画素信号を出力する前に第1のFD22aから信号電荷が溢れる可能性が高い。したがって、第1、第2の実施形態のように、OFFにしているときの電位障壁がリセットトランジスタ25より低くなるように、分断トランジスタ24を形成することが好ましい。
また、第1の実施形態では転送ゲートTGを転送制御線として用いる構成であるが、図16に示すように、転送制御線を第2の配線層L2に設ける構成であってもよい。転送制御線を第2の配線層L2に設けても、黒化現象を防ぐことは可能である。ただし、第1の実施形態のように転送ゲートTGを転送制御線として用いることが、開口率を増加させるために好ましい。
また、第2の実施形態では、リセットトランジスタ25、分断トランジスタ24、増幅トランジスタ26、および行選択トランジスタ27が同じ画素ブロック200Bの4つの画素200に別々に分散させて配置される構成であるが、分散させなくてもよい。分散させなくても、黒化現象を防ぐことは可能である。ただし、第2の実施形態のように、4つのトランジスタを画素ブロック200Bの中で分散させて配置させることが、開口率を増加させるために好ましい。
また、第2の実施形態では、リセットトランジスタ25、分断トランジスタ24、増幅トランジスタ26、および行選択トランジスタ27が同じ向きとなるように形成される構成であるが、同じ向きでなくてもよい。同じ向きでなくても、黒化現象を防止することは可能である。ただし、第2の実施形態のように、同じ向きを向くようにリセットトランジスタ25、分断トランジスタ24、増幅トランジスタ26、および行選択トランジスタ27を形成することが、画素信号のバラつきを防ぐために好ましい。
また、第2の実施形態において、分断トランジスタ24、増幅トランジスタ26、および行選択トランジスタ27が順番に連続して並ぶように配置される構成であるが、順番が異なっていてもよいし、連続していなくてもよい。このような順番で連続して並ぶように配置されなくても、黒化現象を防ぐことは可能である。ただし、第2の実施形態のように、これらのトランジスタを順番に連続して並ぶように配置することが、開口率の増加のために好ましい。
また、第1、第2の実施形態において、画素20、200に第1、第2のFD22a、22bを形成したが、フローティングゲートであってもよく、転送された信号電荷に応じて電位が変わるいかなるキャパシタであってもよい。
また、第1、第2の実施形態において、受光部11の各トランジスタはMOSFETであるが、他のいかなるトランジスタであってもよい。さらに、本実施形態において、受光部11に設けられたトランジスタはnチャンネル型であるが、pチャンネル型であってもよい。ただし、pチャンネル型である場合は、各トランジスタの接続において電圧の高低を入れ替える必要がある。
また、第1、第2の実施形態における撮像素子はCMOS撮像素子であるが、他のXYアドレス方式の撮像素子にも適用可能である。