KR20240010546A - 광 검출 장치 및 전자 기기 - Google Patents
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Abstract
능동 소자의 배치 자유도를 높인다. 광 검출 장치는, 두께 방향에서 서로 반대측에 위치하는 제1면 및 제2면을 갖는 반도체층과, 반도체층에 마련되고, 또한 반도체층의 두께 방향으로 연신되는 제1 분리 영역으로 구획된 광전 변환 셀을 구비하고 있다. 그리고, 광전 변환 셀은, 각각이 반도체층에 평면으로 보아 서로 인접하여 마련되고, 또한 각각이 광전 변환부 및 전송 트랜지스터를 갖는 제1 광전 변환 영역 및 제2 광전 변환 영역과, 평면으로 보아 제1 광전 변환 영역과 제2 광전 변환 영역의 사이에 배치되고, 또한 반도체층의 두께 방향으로 연신되는 제2 분리 영역과, 반도체층의 제1면측에 제3 분리 영역으로 구획되어서 마련되고, 또한 화소 트랜지스터가 마련된 소자 형성 영역을 포함하고, 소자 형성 영역이, 평면으로 보아 제1 및 제2 광전 변환 영역에 걸쳐서 연신되어 있다.
Description
본 기술(본 개시에 관한 기술)은, 광 검출 장치 및 전자 기기에 관한 것으로, 특히, 위상차 검출 화소를 갖는 광 검출 장치 및 전자 기기에 적용하여 유효한 기술에 관한 것이다.
광 검출 장치로서, 고체 촬상 장치가 알려져 있다. 이 개체 촬상 장치에 있어서는, 하나의 온 칩 렌즈의 하측에 광전 변환 소자를 복수개 매립함으로써 퓨필 분할을 행하는 방식이 있으며, 예를 들어 SLR 카메라나 스마트폰 등의 전자 기기의 내장 카메라용 광 검출 장치에 채용되어 있다. 또한, 광 검출 장치에는, 위상차 검출 시에, 하나의 온 칩 렌즈 아래에 배치된 복수의 광전 변환 소자에서 광전 변환된 신호 전하를, 각각 독립된 신호로서 판독함으로써 위상차 검출을 행하는 방식이 알려져 있다.
이러한 종류의 고체 촬상 장치는, 반도체층을, 이 반도체층의 두께 방향으로 신장되는 화소 분리 영역에서 화소마다 구획한 광전 변환 셀을 구비하고 있다. 그리고, 광전 변환 셀을, 반도체층의 두께 방향으로 연신되는 화소내 분리 영역에서 복수의 광전 변환 영역으로 구획하고, 이 복수의 광전 변환 영역 각각에 광전 변환부, 전송 트랜지스터 및 전하 보유 영역(플로팅 디퓨전: Floating Diffusion)을 배치하고 있다.
한편, 광전 변환 셀의 광 입사면측과는 반대측에는, 소자 분리 영역으로 구획된 소자 형성 영역이 마련되어 있고, 이 소자 형성 영역에, 판독 회로에 포함되는 증폭 트랜지스터, 전송 트랜지스터, 리셋 트랜지스터 등의 화소 트랜지스터가 배치되어 있다.
또한, 화소 분리 영역, 화소내 분리 영역 및 소자 분리 영역을 갖는 고체 촬상 장치에 대해서는, 특허문헌 1에 개시되어 있다.
그런데, 고체 촬상 장치에서는, 고화질화에 수반하는 화소수의 증가에 의해, 화소의 미세화가 요구되고 있다. 그러나, 화소의 미세화에 수반하여, 전송 트랜지스터나, 판독 회로에 포함되는 화소 트랜지스터 등의 능동 소자를 광전 변환 셀 내에 배치하는 것이 어려워진다. 특히, 화소내 분리 영역을 포함하는 광전 변환 셀에 있어서는, 화소내 분리 영역에 능동 소자를 배치하는 것이 곤란하므로, 능동 소자의 배치 자유도가 보다 낮다.
본 기술의 목적은, 능동 소자의 배치 자유도를 높이는 것에 있다.
(1) 본 기술의 일 양태에 관한 광 검출 장치는,
두께 방향에서 서로 반대측에 위치하는 제1면 및 제2면을 갖는 반도체층과,
상기 반도체층에 마련되고, 또한 상기 반도체층의 두께 방향으로 연신되는 제1 분리 영역으로 구획된 광전 변환 셀을 구비하고 있다.
그리고, 상기 광전 변환 셀은,
각각이 상기 반도체층에 평면으로 보아 서로 인접하여 마련되고, 또한 각각이 광전 변환부 및 전송 트랜지스터를 갖는 제1 광전 변환 영역 및 제2 광전 변환 영역과,
평면으로 보아 상기 제1 광전 변환 영역과 상기 제2 광전 변환 영역의 사이에 배치되고, 또한 상기 반도체층의 두께 방향으로 연신되는 제2 분리 영역과,
상기 반도체층의 상기 제1면측에 제3 분리 영역으로 구획되어서 마련되고, 또한 화소 트랜지스터가 마련된 소자 형성 영역을 포함하고,
상기 소자 형성 영역은, 평면으로 보아 상기 제1 및 제2 광전 변환 영역에 걸쳐서 연신되어 있다.
(2) 본 기술의 다른 양태에 관한 광전 변환 장치는,
두께 방향에서 서로 반대측에 위치하는 제1면 및 제2면을 갖는 반도체층과,
상기 반도체층에 마련되고, 또한 상기 반도체층의 두께 방향으로 연신되는 제1 분리 영역으로 구획된 광전 변환 셀을 구비하고 있다.
그리고, 상기 광전 변환 셀은,
각각이 상기 반도체층에 평면으로 보아 서로 인접하여 마련되고, 또한 각각이 광전 변환부 및 전송 트랜지스터를 갖는 제1 광전 변환 영역 및 제2 광전 변환 영역과,
평면으로 보아 상기 제1 광전 변환 영역과 상기 제2 광전 변환 영역의 사이에 마련되고, 또한 상기 반도체층의 두께 방향으로 연신되는 제2 분리 영역과,
상기 반도체층의 상기 제1면측에 제3 분리 영역으로 구획되어서 마련되고, 또한 화소 트랜지스터가 마련된 소자 형성 영역과,
상기 반도체층의 제1면측에 마련된 전하 보유 영역과,
상기 소자 형성 영역, 상기 제1 광전 변환 영역 및 상기 제2 광전 변환 영역 각각에 걸쳐서 상기 반도체층에 마련된 제1 도전형 반도체 영역과,
상기 반도체 영역 내에 마련된 제1 도전형 콘택트 영역을 포함한다.
그리고, 상기 전하 보유 영역 및 상기 콘택트 영역 중 적어도 어느 한 쪽은, 상기 제1 및 제2 광전 변환 영역에서 공유되고, 또한 평면으로 보아 상기 제1 광전 변환 영역과 상기 제2 광전 변환 영역의 사이에 배치되어 있다.
(3) 본 기술의 다른 양태에 관한 광 검출 장치는,
평면으로 보아 분리 영역을 개재해서 서로 인접하여 배치되고, 또한 각각에 광전 변환부 및 전송 트랜지스터가 마련된 복수의 광전 변환 셀을 갖는 반도체층과,
평면으로 보아 상기 복수의 광전 변환 셀 각각의 상기 분리 영역측에 각각 마련된 반도체 영역과,
일부가 상기 분리 영역에 매립되고, 또한 평면으로 보아 상기 분리 영역을 걸쳐서 상기 복수의 광전 변환 셀 각각의 상기 반도체 영역에 접속된 도전 패드를 구비하고 있다.
(4) 본 기술의 다른 양태에 관한 광 검출 장치는,
두께 방향에서 서로 반대측에 위치하는 제1면 및 제2면을 갖는 반도체층과,
상기 반도체층에 소자 분리 영역으로 구획되어서 마련된 광전 변환 셀을 구비하고,
상기 광전 변환 셀은, 상기 반도체층의 상기 제1면측에 전송 트랜지스터, 전하 보유 영역 및 콘택트 영역을 가짐과 함께, 상기 제2면측에 광전 변환부를 갖고,
상기 분리 영역은, 평면으로 보아 상기 전하 보유 영역이 접촉하는 제1 부분과, 상기 콘택트 영역이 접촉하고, 또한 상기 제1 부분보다도 폭이 좁은 제2 부분을 갖는다.
(5) 본 기술의 다른 양태에 관한 광 검출 장치는,
각각 2개의 광전 변환 영역과 2개의 전송 트랜지스터와 2개의 전하 보유 영역을 갖는 화소를 4화소 갖는 화소 단위를 구비하고,
상기 화소 단위의 각 화소의 전하 보유 영역은, 서로 전기적으로 접속되어 있다.
(6) 본 기술의 다른 양태에 관한 광 검출 장치는,
2차원상으로 마련된 복수의 화소를 갖고,
상기 복수의 화소 각각의 화소 내에, 소자 분리 영역에 의해 구획된 5개의 반도체 영역을 갖는다.
(7) 본 기술의 다른 형태에 관한 광 검출 장치는,
2차원상으로 마련된 복수의 화소를 갖고,
상기 화소 내에, 소자 분리 영역에 의해 구획된 5개의 반도체 영역을 갖고,
상기 5개의 반도체 영역은,
제1 전송 트랜지스터가 마련된 제1 반도체 영역과,
제2 전송 트랜지스터가 마련된 제2 반도체 영역과,
상기 제1 및 제2 전송 트랜지스터 이외의 제1 화소 트랜지스터가 마련된 제3 반도체 영역과,
상기 제1 및 제2 전송 트랜지스터 이외의 제2 화소 트랜지스터가 마련된 제4 반도체 영역과,
p형 반도체 영역
을 갖는다.
(8) 본 기술의 다른 형태에 관한 광 검출 장치는,
반도체 기판에 마련된 제1 화소와,
상기 제1 화소와 인접하는 화소를 분리하는 제1 영역과, 화소 내에 마련된 광전 변환부가 평면으로 보아 차단된 제2 영역을 포함하는 트렌치를 갖고,
평면으로 보아 상기 제2 영역은, 상기 제1 화소에 마련된 제1 플로팅 디퓨전 영역과 제2 플로팅 디퓨전 영역의 사이에 제1 부분을 갖고,
상기 평면으로 보아 상기 제2 영역은, 제1 화소에 마련된 제1트랜지스터와 제2 트랜지스터의 사이에 제2 부분을 갖고,
상기 평면으로 보아 상기 제1 부분과 상기 제2 부분의 사이에 콘택트 영역이 마련되어 있다.
(9) 본 기술의 다른 형태에 관한 광 검출 장치는,
반도체 기판에 마련된 제1 화소와,
상기 제1 화소와 인접하는 화소를 분리하는 분리 영역을 갖고,
평면으로 보아 상기 제1 화소는, 상기 분리 영역의 제1 내지 제4 부분에 둘러싸이고,
상기 평면으로 보아 상기 제1 부분과 상기 제3 부분의 사이에 마련된 제5 부분과 제6 부분을 갖고,
상기 평면으로 보아 상기 제5 부분과 상기 제6 부분의 사이에 콘택트 영역이 마련되고,
상기 제5 부분은 상기 제1 부분과 접하고, 상기 제6 부분은 상기 제3 부분과 접하고 있다.
(10) 본 기술의 다른 양태에 관한 전자 기기는, 상기 (1) 내지 (9)의 어느 것에 기재된 광 검출 장치와, 피사체로부터의 상 광을 상기 광 검출 장치의 촬상면 상에 결상시키는 광학 렌즈와, 상기 광 검출 장치로부터 출력되는 신호에 신호 처리를 행하는 신호 처리 회로를 구비하고 있다.
도 1은 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 일 구성예를 도시하는 칩 레이아웃도이다.
도 2는 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 일 구성예를 도시하는 블록도이다.
도 3은 본 기술의 제1 실시 형태에 관한 화소 및 판독 회로의 일 구성예를 도시하는 등가 회로도이다.
도 4는 본 기술의 제1 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 5는 도 4의 A3-A3 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 6은 도 4의 B3-B3 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 7은 도 4의 C3-C3 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 8은 본 기술의 제2 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 9는 본 기술의 제3 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 10은 본 기술의 제4 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 11은 본 기술의 제5 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 12는 본 기술의 제6 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 13은 본 기술의 제7 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 14는 본 기술의 제8 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 15는 본 기술의 제9 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 16은 본 기술의 제10 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 17은 본 기술의 제11 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 18은 본 기술의 제12 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 19는 본 기술의 제13 실시 형태에 관한 고체 촬상 장치의 화소 블록 및 판독 회로의 일 구성예를 도시하는 등가 회로도이다.
도 20은 본 기술의 제13 실시 형태에 관한 고체 촬상 장치의 화소 블록의 모식적인 평면도이다.
도 21a는 도 20에 도시하는 화소 블록에 포함되는 화소의 모식적인 평면도이다.
도 21b는 도 20에 도시하는 화소 블록에 포함되는 화소의 모식적인 평면도이다.
도 21c는 도 20에 도시하는 화소 블록에 포함되는 화소의 모식적인 평면도이다.
도 21d는 도 20에 도시하는 화소 블록에 포함되는 화소의 모식적인 평면도이다.
도 22는 도 20에 도시하는 화소 블록의 결선 상태를 도시하는 모식적인 평면도이다.
도 23은 도 22의 일부를 확대한 모식적인 평면도이다.
도 24는 도 22의 일부를 확대한 모식적인 평면도이다.
도 25는 본 기술의 제14 실시 형태에 관한 고체 촬상 장치의 화소 블록 및 판독 회로의 일 구성예를 도시하는 등가 회로도이다.
도 26은 본 기술의 제14 실시 형태에 관한 고체 촬상 장치의 화소 블록의 모식적인 평면도이다.
도 27은 도 26에 도시하는 화소 블록에 포함되는 화소의 모식적인 평면도이다.
도 28은 본 기술의 제15 실시 형태에 관한 고체 촬상 장치의 화소 블록의 결선 상태를 도시하는 모식적인 평면도이다.
도 29는 도 28의 일부를 확대한 모식적인 평면도이다.
도 30은 본 기술의 제16 실시 형태에 관한 고체 촬상 장치의 화소 블록 및 판독 회로의 일 구성예를 도시하는 등가 회로도이다.
도 31은 본 기술의 제16 실시 형태에 관한 고체 촬상 장치의 화소 블록의 모식적인 평면도이다.
도 32는 본 기술의 제16 실시 형태에 관한 고체 촬상 장치의 화소 블록의 결선 상태를 도시하는 모식적인 평면도이다.
도 33은 본 기술의 제17 실시 형태에 관한 고체 촬상 장치의 화소 블록의 일 구성예를 도시하는 모식적인 평면도이다.
도 34는 본 기술의 제18 실시 형태에 관한 고체 촬상 장치의 화소 블록의 일 구성예를 도시하는 모식적인 평면도이다.
도 35는 본 기술의 제19 실시 형태에 관한 고체 촬상 장치의 화소 블록 및 판독 회로의 일 구성예를 도시하는 등가 회로도이다.
도 36은 본 기술의 제19 실시 형태에 관한 고체 촬상 장치의 화소 블록의 일 구성예를 도시하는 모식적인 평면도이다.
도 37은 도 35의 제1 부분을 확대한 모식적인 평면도이다.
도 38은 도 35의 제2 부분을 확대한 모식적인 평면도이다.
도 39는 도 35의 제3 부분을 확대한 모식적인 평면도이다.
도 40은 도 36의 A36-A36 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 41은 도 36의 B36-B36 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 42a는 도 37의 A37-A37 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 42b는 도 37의 B37-B37 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 42c는 도 37의 C37-C37 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 42d는 도 37의 D37-D37 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 43a는 도 38의 A38-A38 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 43b는 도 38의 B38-B38 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 43c는 도 38의 C38-C38 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 44는 도 39의 A39-A39 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 45는 본 기술의 제19 실시 형태에 관한 변형예를 도시하는 화소 블록의 모식적인 평면도이다.
도 46은 본 기술의 제20 실시 형태에 관한 고체 촬상 장치의 화소 블록의 모식적인 평면도이다.
도 47은 도 46의 A46-A46 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 48은 본 기술의 제21 실시 형태에 관한 고체 촬상 장치의 화소 블록 및 판독 회로의 일 구성예를 도시하는 등가 회로도이다.
도 49는 본 기술의 제21 실시 형태에 관한 고체 촬상 장치의 화소 블록의 모식적인 평면도이다.
도 50은 본 기술의 제21 실시 형태에 관한 고체 촬상 장치의 회로 블록의 모식적인 평면도이다.
도 51은 본 기술의 제21 실시 형태에 관한 고체 촬상 장치의 회로 블록의 전하 보유 영역 및 콘택트 영역의 배치를 도시하는 모식적인 평면도이다.
도 52는 도 49의 A49-A49 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 53은 도 52의 일부를 확대한 모식적 단면도이다.
도 54는 본 기술의 제22 실시 형태에 관한 고체 촬상 장치의 화소 블록의 일 구성예를 도시하는 모식적인 평면도이다.
도 55는 본 기술의 제23 실시 형태에 관한 전자 기기의 개략 구성을 도시하는 도면이다.
도 56은 본 기술의 제14 실시 형태에 관한 제1 변형예를 도시하는 화소 블록의 모식적인 평면도이다.
도 57은 본 기술의 제14 실시 형태에 관한 제2 변형예를 도시하는 화소 블록의 모식적인 평면도이다.
도 58은 본 기술의 제14 실시 형태에 관한 제3 변형예를 도시하는 화소 블록의 모식적인 평면도이다.
도 59는 본 기술의 제14 실시 형태에 관한 제4 변형예를 도시하는 화소 블록의 모식적인 평면도이다.
도 2는 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 일 구성예를 도시하는 블록도이다.
도 3은 본 기술의 제1 실시 형태에 관한 화소 및 판독 회로의 일 구성예를 도시하는 등가 회로도이다.
도 4는 본 기술의 제1 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 5는 도 4의 A3-A3 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 6은 도 4의 B3-B3 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 7은 도 4의 C3-C3 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 8은 본 기술의 제2 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 9는 본 기술의 제3 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 10은 본 기술의 제4 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 11은 본 기술의 제5 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 12는 본 기술의 제6 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 13은 본 기술의 제7 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 14는 본 기술의 제8 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 15는 본 기술의 제9 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 16은 본 기술의 제10 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 17은 본 기술의 제11 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 18은 본 기술의 제12 실시 형태에 관한 화소의 일 구성예를 도시하는 모식적인 평면도이다.
도 19는 본 기술의 제13 실시 형태에 관한 고체 촬상 장치의 화소 블록 및 판독 회로의 일 구성예를 도시하는 등가 회로도이다.
도 20은 본 기술의 제13 실시 형태에 관한 고체 촬상 장치의 화소 블록의 모식적인 평면도이다.
도 21a는 도 20에 도시하는 화소 블록에 포함되는 화소의 모식적인 평면도이다.
도 21b는 도 20에 도시하는 화소 블록에 포함되는 화소의 모식적인 평면도이다.
도 21c는 도 20에 도시하는 화소 블록에 포함되는 화소의 모식적인 평면도이다.
도 21d는 도 20에 도시하는 화소 블록에 포함되는 화소의 모식적인 평면도이다.
도 22는 도 20에 도시하는 화소 블록의 결선 상태를 도시하는 모식적인 평면도이다.
도 23은 도 22의 일부를 확대한 모식적인 평면도이다.
도 24는 도 22의 일부를 확대한 모식적인 평면도이다.
도 25는 본 기술의 제14 실시 형태에 관한 고체 촬상 장치의 화소 블록 및 판독 회로의 일 구성예를 도시하는 등가 회로도이다.
도 26은 본 기술의 제14 실시 형태에 관한 고체 촬상 장치의 화소 블록의 모식적인 평면도이다.
도 27은 도 26에 도시하는 화소 블록에 포함되는 화소의 모식적인 평면도이다.
도 28은 본 기술의 제15 실시 형태에 관한 고체 촬상 장치의 화소 블록의 결선 상태를 도시하는 모식적인 평면도이다.
도 29는 도 28의 일부를 확대한 모식적인 평면도이다.
도 30은 본 기술의 제16 실시 형태에 관한 고체 촬상 장치의 화소 블록 및 판독 회로의 일 구성예를 도시하는 등가 회로도이다.
도 31은 본 기술의 제16 실시 형태에 관한 고체 촬상 장치의 화소 블록의 모식적인 평면도이다.
도 32는 본 기술의 제16 실시 형태에 관한 고체 촬상 장치의 화소 블록의 결선 상태를 도시하는 모식적인 평면도이다.
도 33은 본 기술의 제17 실시 형태에 관한 고체 촬상 장치의 화소 블록의 일 구성예를 도시하는 모식적인 평면도이다.
도 34는 본 기술의 제18 실시 형태에 관한 고체 촬상 장치의 화소 블록의 일 구성예를 도시하는 모식적인 평면도이다.
도 35는 본 기술의 제19 실시 형태에 관한 고체 촬상 장치의 화소 블록 및 판독 회로의 일 구성예를 도시하는 등가 회로도이다.
도 36은 본 기술의 제19 실시 형태에 관한 고체 촬상 장치의 화소 블록의 일 구성예를 도시하는 모식적인 평면도이다.
도 37은 도 35의 제1 부분을 확대한 모식적인 평면도이다.
도 38은 도 35의 제2 부분을 확대한 모식적인 평면도이다.
도 39는 도 35의 제3 부분을 확대한 모식적인 평면도이다.
도 40은 도 36의 A36-A36 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 41은 도 36의 B36-B36 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 42a는 도 37의 A37-A37 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 42b는 도 37의 B37-B37 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 42c는 도 37의 C37-C37 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 42d는 도 37의 D37-D37 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 43a는 도 38의 A38-A38 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 43b는 도 38의 B38-B38 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 43c는 도 38의 C38-C38 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 44는 도 39의 A39-A39 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 45는 본 기술의 제19 실시 형태에 관한 변형예를 도시하는 화소 블록의 모식적인 평면도이다.
도 46은 본 기술의 제20 실시 형태에 관한 고체 촬상 장치의 화소 블록의 모식적인 평면도이다.
도 47은 도 46의 A46-A46 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 48은 본 기술의 제21 실시 형태에 관한 고체 촬상 장치의 화소 블록 및 판독 회로의 일 구성예를 도시하는 등가 회로도이다.
도 49는 본 기술의 제21 실시 형태에 관한 고체 촬상 장치의 화소 블록의 모식적인 평면도이다.
도 50은 본 기술의 제21 실시 형태에 관한 고체 촬상 장치의 회로 블록의 모식적인 평면도이다.
도 51은 본 기술의 제21 실시 형태에 관한 고체 촬상 장치의 회로 블록의 전하 보유 영역 및 콘택트 영역의 배치를 도시하는 모식적인 평면도이다.
도 52는 도 49의 A49-A49 절단선을 따른 단면 구조를 도시하는 모식적 단면도이다.
도 53은 도 52의 일부를 확대한 모식적 단면도이다.
도 54는 본 기술의 제22 실시 형태에 관한 고체 촬상 장치의 화소 블록의 일 구성예를 도시하는 모식적인 평면도이다.
도 55는 본 기술의 제23 실시 형태에 관한 전자 기기의 개략 구성을 도시하는 도면이다.
도 56은 본 기술의 제14 실시 형태에 관한 제1 변형예를 도시하는 화소 블록의 모식적인 평면도이다.
도 57은 본 기술의 제14 실시 형태에 관한 제2 변형예를 도시하는 화소 블록의 모식적인 평면도이다.
도 58은 본 기술의 제14 실시 형태에 관한 제3 변형예를 도시하는 화소 블록의 모식적인 평면도이다.
도 59는 본 기술의 제14 실시 형태에 관한 제4 변형예를 도시하는 화소 블록의 모식적인 평면도이다.
이하, 도면을 참조하여 본 기술의 실시 형태를 상세하게 설명한다.
이하의 설명에서 참조하는 도면의 기재에 있어서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 단, 도면은 모식적인 것이며, 두께와 평면 치수의 관계, 각 층의 두께의 비율 등은 현실의 것과는 다른 것에 유의해야 한다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작하여 판단해야 하는 것이다.
또한, 도면 상호간에 있어서도 서로의 치수 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다. 또한, 본 명세서 중에 기재된 효과는 어디까지나 예시이며 한정되는 것은 아니고, 또한 다른 효과가 있어도 된다.
또한, 이하의 실시 형태는, 본 기술의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것이며, 구성을 하기의 것에 특정하는 것은 아니다. 즉, 본 기술의 기술적 사상은, 특허 청구 범위에 기재된 기술적 범위 내에서, 다양한 변경을 가할 수 있다.
또한, 이하의 설명에서의 상하 등의 방향의 정의는, 단순히 설명의 편의상의 정의이며, 본 기술의 기술적 사상을 한정하는 것은 아니다. 예를 들어, 대상을 90° 회전하여 관찰하면 상하는 좌우로 변환되어 읽혀지고, 180° 회전하여 관찰하면 상하는 반전되어 읽혀지는 것은 물론이다.
또한, 이하의 실시 형태에서는, 제1 도전형이 p형, 제2 도전형이 n형인 경우에 대하여 예시적으로 설명하지만, 도전형을 역의 관계로 선택하여, 제1 도전형을 n형, 제2 도전형을 p형으로 해도 상관없다.
또한, 이하의 실시 형태에서는, 공간 내에서 서로 직교하는 3방향에 있어서, 동일 평면 내에서 서로 직교하는 제1 방향 및 제2 방향을 각각 X 방향, Y 방향으로 하고, 제1 방향 및 제2 방향 각각과 직교하는 제3 방향을 Z 방향으로 한다. 그리고, 이하의 실시 형태에서는, 후술하는 반도체층(21)의 두께 방향을 Z 방향으로서 설명한다.
〔제1 실시 형태〕
이 실시 형태 1에서는, 광 검출 장치로서, 이면 조사형 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서인 고체 촬상 장치에 본 기술을 적용한 일례에 대하여 설명한다.
≪고체 촬상 장치의 전체 구성≫
먼저, 고체 촬상 장치(1A)의 전체 구성에 대하여 설명한다.
도 1에 도시하는 바와 같이, 본 기술의 제1 실시 형태에 관한 고체 촬상 장치(1A)는, 평면으로 보았을 때의 이차원 평면 형상이 사각형인 반도체 칩(2)을 주체로 구성되어 있다. 즉, 고체 촬상 장치(1A)는, 반도체 칩(2)에 탑재되어 있다. 이 고체 촬상 장치(1A)(201)는, 도 55에 도시하는 바와 같이, 광학 렌즈(202)를 통해서 피사체로부터의 상 광(입사광(206))을 도입하고, 촬상면 상에 결상된 입사광(206)의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다.
도 1에 도시하는 바와 같이, 고체 촬상 장치(1A)가 탑재된 반도체 칩(2)은, 서로 직교하는 X 방향 및 Y 방향을 포함하는 이차원 평면에 있어서, 중앙부에 마련된 사각형의 화소 영역(2A)과, 이 화소 영역(2A)의 외측에 화소 영역(2A)을 둘러싸도록 하여 마련된 주변 영역(2B)을 구비하고 있다.
화소 영역(2A)은, 예를 들어 도 55에 도시하는 광학 렌즈(광학계)(202)에 의해 집광되는 광을 수광하는 수광면이다. 그리고, 화소 영역(2A)에는, X 방향 및 Y 방향을 포함하는 이차원 평면에 있어서 복수의 화소(3)가 행렬상으로 배치되어 있다. 바꾸어 말하면, 화소(3)는, 이차원 평면 내에서 서로 직교하는 X 방향 및 Y 방향 각각의 방향으로 반복 배치되어 있다.
도 1에 도시하는 바와 같이, 주변 영역(2B)에는, 복수의 본딩 패드(14)가 배치되어 있다. 복수의 본딩 패드(14) 각각은, 예를 들어, 반도체 칩(2)의 이차원 평면에서의 4개의 변 각각의 변을 따라 배열되어 있다. 복수의 본딩 패드(14) 각각은, 반도체 칩(2)을 외부 장치와 전기적으로 접속할 때 사용되는 입출력 단자이다.
<로직 회로>
도 2에 도시하는 바와 같이, 반도체 칩(2)은, 수직 구동 회로(4), 칼럼 신호 처리 회로(5), 수평 구동 회로(6), 출력 회로(7) 및 제어 회로(8) 등을 포함하는 로직 회로(13)를 구비하고 있다. 로직 회로(13)는, 전계 효과 트랜지스터로서, 예를 들어, n채널 도전형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 및 p채널 도전형 MOSFET를 갖는 CMOS(Complementary MOS) 회로로 구성되어 있다.
수직 구동 회로(4)는, 예를 들어 시프트 레지스터에 의해 구성되어 있다. 수직 구동 회로(4)는, 원하는 화소 구동선(10)을 순차 선택하고, 선택한 화소 구동선(10)에 화소(3)를 구동하기 위한 펄스를 공급하여, 각 화소(3)를 행 단위로 구동한다. 즉, 수직 구동 회로(4)는, 화소 영역(2A)의 각 화소(3)를 행 단위로 순차 수직 방향으로 선택 주사하고, 각 화소(3)의 광전 변환 소자가 수광량에 따라서 생성한 신호 전하에 기초하는 화소(3)로부터의 화소 신호를, 수직 신호선(11)을 통해서 칼럼 신호 처리 회로(5)에 공급한다.
칼럼 신호 처리 회로(5)는, 예를 들어 화소(3)의 열마다 배치되어 있고, 1행분의 화소(3)로부터 출력되는 신호에 대하여 화소 열마다 노이즈 제거 등의 신호 처리를 행한다. 예를 들어 칼럼 신호 처리 회로(5)는, 화소 고유의 고정 패턴 노이즈를 제거하기 위한 CDS(Correlated Double Sampling: 상관 2중 샘플링) 및 AD(Analog Digital) 변환 등의 신호 처리를 행한다.
수평 구동 회로(6)는, 예를 들어 시프트 레지스터에 의해 구성되어 있다. 수평 구동 회로(6)는, 수평 주사 펄스를 칼럼 신호 처리 회로(5)에 순차 출력함으로써, 칼럼 신호 처리 회로(5) 각각을 차례로 선택하여, 칼럼 신호 처리 회로(5) 각각으로부터 신호 처리가 행해진 화소 신호를 수평 신호선(12)에 출력시킨다.
출력 회로(7)는, 칼럼 신호 처리 회로(5) 각각으로부터 수평 신호선(12)을 통해서 순차적으로 공급되는 화소 신호에 대하여, 신호 처리를 행하여 출력한다. 신호 처리로서는, 예를 들어, 버퍼링, 흑색 레벨 조정, 열 변동 보정, 각종 디지털 신호 처리 등을 사용할 수 있다.
제어 회로(8)는, 수직 동기 신호, 수평 동기 신호 및 마스터 클럭 신호에 기초하여, 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등의 동작의 기준이 되는 클럭 신호나 제어 신호를 생성한다. 그리고, 제어 회로(8)는, 생성한 클럭 신호나 제어 신호를, 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등에 출력한다.
<화소>
도 3에 도시한 바와 같이, 복수의 화소(3) 각각의 화소(3)는, 광전 변환 셀(22A)을 구비하고 있다. 광전 변환 셀(22A)은, 2개의 광전 변환 영역(23L 및 23R)을 구비하고 있다. 제1 광전 변환 영역(23L)은, 광전 변환 소자(PD1)와, 이 광전 변환 소자(PD1)에서 광전 변환된 신호 전하를 보유(축적)하는 전하 보유 영역(플로팅 디퓨전: Floating Diffusion)(FD1)과, 이 광전 변환 소자(PD1)에서 광전 변환된 신호 전하를 전하 축적 영역(FD1)에 전송하는 전송 트랜지스터(TR1)를 구비하고 있다. 제2 광전 변환 영역(23R)에서도 마찬가지로, 광전 변환 소자(PD2)와, 이 광전 변환 소자(PD2)에서 광전 변환된 신호 전하를 보유(축적)하는 전하 보유 영역(FD2)과, 이 광전 변환 소자(PD2)에서 광전 변환된 신호 전하를 전하 축적 영역(FD2)에 전송하는 전송 트랜지스터(TR2)를 구비하고 있다.
2개의 광전 변환 소자(PD1, PD2) 각각은, 수광량에 따른 신호 전하를 생성한다. 또한, 2개의 광전 변환 소자(PD1, PD2) 각각은, 생성한 신호 전하를 일시적으로 보유(축적)한다. 광전 변환 소자(PD1)는, 캐소드측이 전송 트랜지스터(TR1)의 소스 영역과 전기적으로 접속되고, 애노드측이 기준 전위선(예를 들어 접지)과 전기적으로 접속되어 있다. 광전 변환 소자(PD2)는, 캐소드측이 전송 트랜지스터(TR2)의 소스 영역과 전기적으로 접속되고, 애노드측이 기준 전위선(예를 들어 접지)과 전기적으로 접속되어 있다. 광전 변환 소자(PD1, PD2)로서는, 예를 들어 포토다이오드가 사용되고 있다.
2개의 전송 트랜지스터(TR1 및 TR2)에 있어서, 전송 트랜지스터(TR1)는, 소스 영역이 광전 변환 소자(PD1)의 캐소드측과 전기적으로 접속되고, 드레인 영역이 전하 보유 영역(FD1)과 전기적으로 접속되어 있다. 그리고, 전송 트랜지스터(TR1)의 게이트 전극은, 화소 구동선(10)(도 2 참조) 중 전송 트랜지스터 구동선과 전기적으로 접속되어 있다. 전송 트랜지스터(TR2)는, 소스 영역이 광전 변환 소자(PD2)의 캐소드측과 전기적으로 접속되고, 드레인 영역이 전하 보유 영역(FD2)과 전기적으로 접속되어 있다. 그리고, 전송 트랜지스터(TR2)의 게이트 전극은, 화소 구동선(10) 중 전송 트랜지스터 구동선과 전기적으로 접속되어 있다.
2개의 전하 보유 영역(FD1 및 FD2)에 있어서, 전하 보유 영역(FD1)은, 광전 변환 소자(PD1)로부터 전송 트랜지스터(TR1)를 통해서 전송된 신호 전하를 일시적으로 축적하여 보유한다. 전하 보유 영역(FD2)은, 광전 변환 소자(PD2)로부터 전송 트랜지스터(TR2)를 통해서 전송된 신호 전하를 일시적으로 축적하여 보유한다.
도 3에 도시한 바와 같이, 2개의 전하 보유 영역(FD1, FD2) 각각에는, 판독 회로(15)의 입력단이 접속되어 있다. 판독 회로(15)는, 전하 보유 영역(FD1, FD2)에 보유된 신호 전하를 판독하여, 신호 전하에 기초하는 화소 신호를 출력한다. 판독 회로(15)는, 이것에 한정되지 않지만, 예를 들어 2개의 화소(3), 바꾸어 말하면 2개의 광전 변환 셀(22A)에서 공유되어 있다. 그리고, 판독 회로(15)는, 증폭 트랜지스터(AMP), 선택 트랜지스터(SEL) 및 리셋 트랜지스터(RST)를 구비하고 있다. 이들 트랜지스터(AMP, SEL, RST)는, 후술하는 화소 트랜지스터(Qt)(도 4 참조)로 구성되어 있다.
증폭 트랜지스터(AMP)는, 소스 영역이 선택 트랜지스터(SEL)의 드레인 영역과 전기적으로 접속되고, 드레인 영역이 전원선(VDD) 및 리셋 트랜지스터(RST)의 드레인 영역과 전기적으로 접속되어 있다. 그리고, 증폭 트랜지스터(AMP)의 게이트 전극은, 2개의 광전 변환 셀(22A) 각각의 전하 보유 영역(FD1, FD2) 및 리셋 트랜지스터(RST)의 소스 영역과 각각 전기적으로 접속되어 있다.
선택 트랜지스터(SEL)는, 소스 영역이 수직 신호선(11)(VSL)과 전기적으로 접속되고, 드레인 영역이 증폭 트랜지스터(AMP)의 소스 영역과 전기적으로 접속되어 있다. 그리고, 선택 트랜지스터(SEL)의 게이트 전극은, 화소 구동선(10)(도 2 참조) 중 선택 트랜지스터 구동선과 전기적으로 접속되어 있다.
리셋 트랜지스터(RST)는, 소스 영역이, 2개의 광전 변환 셀(22A)의 전하 보유 영역(FD1, FD2) 및 증폭 트랜지스터(AMP)의 게이트 전극과 각각 전기적으로 접속되고, 드레인 영역이 전원선(VDD) 및 증폭 트랜지스터(AMP)의 드레인 영역과 각각 전기적으로 접속되어 있다. 그리고, 리셋 트랜지스터(RST)의 게이트 전극은, 화소 구동선(10)(도 2 참조)과 전기적으로 접속되어 있다.
전송 트랜지스터(TR1)는, 전송 트랜지스터(TR1)가 온 상태로 되면, 광전 변환 소자(PD1)에서 생성된 신호 전하를 전하 보유 영역(FD1)에 전송한다. 전송 트랜지스터(TR2)는, 전송 트랜지스터(TR2)가 온 상태로 되면, 광전 변환 소자(PD2)에서 생성된 신호 전하를 전하 보유 영역(FD2)에 전송한다.
리셋 트랜지스터(RST)는, 리셋 트랜지스터(RST)가 온 상태로 되면, 전하 보유 영역(FD1, FD2)의 전위(신호 전하)를 전원선(VDD)의 전위로 리셋한다. 선택 트랜지스터(SEL)는, 판독 회로(15)로부터의 화소 신호의 출력 타이밍을 제어한다.
증폭 트랜지스터(AMP)는, 화소 신호로서, 전하 보유 영역(FD1, FD2)에 보유된 신호 전하의 레벨에 따른 전압의 신호를 생성한다. 증폭 트랜지스터(AMP)는, 소스 폴로워형 앰프를 구성하고 있으며, 광전 변환 소자(PD1, PD2)에서 생성된 신호 전하의 레벨에 따른 전압의 화소 신호를 출력하는 것이다. 증폭 트랜지스터(AMP)는, 선택 트랜지스터(SEL)가 온 상태로 되면, 전하 보유 영역(FD1, FD2)의 전위를 증폭하여, 그 전위에 따른 전압을, 수직 신호선(11)(VSL)을 통해서 칼럼 신호 처리 회로(5)에 출력한다.
여기서, 이 제1 실시 형태의 고체 촬상 장치(1A)를 구비하는 전자 기기에서는, 2개의 광전 변환 소자(PD1, PD2) 각각으로부터 신호 전하를 화소(3)마다 판독하여, 그 위상차를 검출한다. 포커스가 맞은 경우에는, 광전 변환 소자(PD1)와 광전 변환 소자(PD2)에 모이는 신호 전하의 양에 차가 생기지 않는다. 이에 반해, 포커스가 맞지 않은 경우에는, 광전 변환 소자(PD1)에 모이는 신호 전하의 양(Q1)과, 광전 변환 소자(PD2)에 모이는 신호 전하의 양(Q2)의 사이에 차가 생긴다. 그리고, 포커스가 맞지 않은 경우, 전자 기기에서는, Q1과 Q2를 일치시키도록 대상물 렌즈를 조작하는 등의 조작을 행한다. 이것이 오토 포커스이다.
≪고체 촬상 장치의 구체적인 구성≫
이어서, 반도체 칩(2)(고체 촬상 장치(1A))의 구체적인 구성에 대해서, 도 4 내지 도 7을 사용하여 설명한다. 또한, 도면을 보기 쉽게 하기 위해서, 도 4 내지 도 7에서는, 후술하는 다층 배선층의 도시를 생략하고 있다. 또한, 도 4는 도 1에 대하여 상하가 반전되어 있다. 즉, 도 1은, 반도체 칩(2)의 광 입사면측이 그려져 있지만, 도 4는, 도 1에 도시하는 반도체 칩(2)의 광 입사면측과는 반대측(다층 배선층측)에서 보았을 때의 평면도이다.
<반도체 칩>
도 4 내지 도 7에 도시하는 바와 같이, 반도체 칩(2)은, 두께 방향(Z 방향)에 있어서 서로 반대측에 위치하는 제1면(S1) 및 제2면(S2)을 갖는 반도체층(21)과, 이 반도체층(21)에 마련되고, 또한 이 반도체층(21)의 두께 방향(Z 방향)으로 연신되는 제1 분리 영역으로서의 화소 분리 영역(31)으로 구획된 광전 변환 셀(22A)을 구비하고 있다. 광전 변환 셀(22A)은, 화소(3)마다 마련되어 있다. 즉, 복수의 화소(3) 각각은, 광전 변환 셀(22A)을 구비하고 있다. 반도체층(21)은, 예를 들어 단결정 실리콘으로 구성되어 있다.
또한, 반도체 칩(2)은, 반도체층(21)의 제2면(S2)측에, 이 제2면(S2)측으로부터 순차 적층된 컬러 필터(51) 및 마이크로렌즈(온 칩 렌즈)(52)를 더 구비하고 있다.
또한, 반도체 칩(2)은, 도시하지 않지만, 반도체층(21)의 제1면(S1)측에 마련된 절연층 및 배선층을 포함하는 다층 배선층을 더 구비하고 있다.
컬러 필터(51) 및 마이크로렌즈(52)는, 각각 화소(3)(광전 변환 셀(22A))마다 마련되어 있다. 컬러 필터(51)는, 반도체 칩(2)의 광 입사면측으로부터 입사한 입사광을 색 분리한다. 마이크로렌즈(52)는, 조사광을 집광하고, 집광한 광을 화소(3)(광전 변환 셀(22A))에 효율적으로 입사시킨다. 또한, 하나의 컬러 필터(51) 및 마이크로렌즈(52)는, 후술하는 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R) 양쪽을 덮도록 마련되어 있다.
여기서, 반도체층(21)의 제1면(S1)을 소자 형성면 또는 주면, 제2면(S2)측을 광 입사면 또는 이면이라고 칭하는 경우도 있다. 이 제1 실시 형태의 고체 촬상 장치(1A)는, 반도체층(21)의 제2면(광 입사면, 이면)(S2)측으로부터 입사한 광을, 반도체층(21)에 마련된 광전 변환 셀(22A)의 광전 변환부(25)(광전 변환 소자(PD1))에서 광전 변환한다.
<광전 변환 셀>
도 4 내지 도 7에 도시하는 바와 같이, 광전 변환 셀(22A)은, 평면으로 보아 X 방향으로 서로 인접하여 반도체층(21)에 배치된 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)을 포함한다. 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R) 각각은, 광전 변환부(25) 및 전송 트랜지스터(TR1, TR2)를 갖는다.
또한, 광전 변환 셀(22A)은, 평면으로 보아 제1 광전 변환 영역(23L)과 제2 광전 변환 영역(23R)의 사이에 배치되고, 또한 반도체층(21)의 두께 방향(Z 방향)으로 연신되는 제2 분리 영역으로서의 화소내 분리 영역(32)을 더 포함한다.
또한, 광전 변환 셀(22A)은, 반도체층(21)의 제1면(S1)측의 표층부에 제3 분리 영역으로서의 소자 분리 영역(표면 분리 영역)(33)으로 구획되어서 마련되고, 또한 화소 트랜지스터(Qt)가 마련된 섬상의 소자 형성 영역(활성 영역)(21a)을 더 포함한다.
또한, 광전 변환 셀(22A)은, 제1 광전 변환 영역(23L)에 있어서, 반도체층(21)의 제1면(S1)측의 표층부에 소자 분리 영역(33)으로 구획되어서 마련되고, 또한 상술한 전송 트랜지스터(TR1)가 마련된 섬상의 소자 형성 영역(21b1)과, 제2 광전 변환 영역(23R)에 있어서, 반도체층(21)의 제1면(S1)측의 표층부에 소자 분리 영역(33)으로 구획되어서 마련되고, 또한 상술한 전송 트랜지스터(TR2)가 마련된 섬상의 소자 형성 영역(21b2)을 더 포함한다.
또한, 광전 변환 셀(22A)은, 반도체층(21)의 제1면(S1)측의 표층부에 소자 분리 영역(33)으로 구획되어서 마련된 섬상의 급전 영역(21z)을 더 포함한다.
또한, 광전 변환 셀(22A)은, 반도체층(21)의 제1면(S1)측의 표층부에 마련된 전하 보유 영역(FD1, FD2)을 더 포함한다.
또한, 광전 변환 셀(22A)은, 소자 형성 영역(21a, 21b1, 21b2), 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R) 각각에 걸쳐서 마련된 p형(제1 도전형) 반도체 영역(24)과, 이 p형 반도체 영역(24) 내에 마련된 p형 콘택트 영역(48)을 더 포함한다.
도 4에 도시하는 바와 같이, 광전 변환 셀(22A)은, 4개의 변을 갖는 사각형의 평면 패턴으로 되어 있다. 그리고, 광전 변환 셀(22A)은, 상세하게 도시하고 있지 않지만, 평면으로 보아 X 방향 및 Y 방향 각각의 방향으로 화소 분리 영역(31)을 개재해서 화소(3)마다 반복 배치되어 있다.
<화소 분리 영역>
도 4 내지 도 7에 도시하는 바와 같이, 화소 분리 영역(31)은, 반도체층(21)의 제2면(S2)측으로부터 제1면(S1)측을 향해서 연신되고, 이차원 평면에 있어서 서로 인접하는 화소(3)간 및 광전 변환 셀(22A)간을 전기적 및 광학적으로 분리하고 있다. 화소 분리 영역(31)은, 이것에 한정되지 않지만, 예를 들어, 반도체층(21)의 제2면(S2)으로부터 제1면(S1)측을 향해서 연신되는 홈부 내에 절연막이 매립되고, 또한 반도체층(21)의 제1면(S1)측의 소자 분리 영역(33)과 일체화된 트렌치 분리 구조로 되어 있다.
도 4에 도시하는 바와 같이, 하나의 광전 변환 셀(22A)(화소(3))에 대응하는 화소 분리 영역(31)은, 평면으로 보아 평면 형상이 사각형인 환상 평면 패턴(링상 평면 패턴)으로 되어 있다. 그리고, 복수의 화소(3)(광전 변환 셀(22A))가 배치된 화소 영역(2A)에 대응하는 화소 분리 영역(31)은, 사각형의 환상 평면 패턴 중에 격자상 평면 패턴을 갖는 복합 평면 패턴으로 되어 있다. 즉, 화소 분리 영역(31)은, 반도체층(21)을 광전 변환 셀(22A)(화소(3))마다 분리하고 있다. 그리고, 광전 변환 셀(22A)은, 제1 및 제2 광전 변환 영역(23L, 23R)이 배열된 배열 방향(X 방향)으로 연신되는 2개의 화소 분리 영역(31)과, 제1 및 제2 광전 변환 영역(23L, 23R)의 배열 방향(X 방향)과 직교하는 방향(Y 방향)으로 연신되는 2개의 화소 분리 영역(31)으로 둘러싸여 있다. 바꾸어 말하면, 광전 변환 셀(22A)은, 제1 및 제2 광전 변환 영역(23L, 23R)의 배열 방향에 있어서 서로 반대측에 위치하는 2개의 화소 분리 영역(31)과, 제1 및 제2 광전 변환 영역(23L, 23R)의 배열 방향(X 방향)과 직교하는 방향(Y 방향)에 있어서 서로 반대측에 위치하는 2개의 화소 분리 영역(31)으로 둘러싸여 있다.
여기서, 광전 변환 셀(22A)을 구획하는 화소 분리 영역(31)에 있어서, 광전 변환 셀(22A)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31)을 화소 분리 영역(31a 및 31b)이라고 칭하는 경우도 있다. 또한, 광전 변환 셀(22A)을 사이에 두고 Y 방향으로 연신되는 2개의 화소 분리 영역(31)을 화소 분리 영역(31c 및 31d)이라고 칭하는 경우도 있다.
<화소내 분리 영역>
도 4 내지 도 7에 도시하는 바와 같이, 화소내 분리 영역(32)은, 평면으로 보아 광전 변환 셀(22A)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31a, 31b) 각각의 중간부로부터 내측(광전 변환 셀(22A)측)을 향해서 돌출되어, 서로 이격되어 있다. 즉, 광전 변환 셀(22A)은, X 방향에 있어서 서로 인접하는 제1 광전 변환 영역(23L)과 제2 광전 변환 영역(23R)이, X 방향으로 연신되는 2개의 화소 분리 영역(31a, 31b) 각각의 중간부로부터 내측으로 돌출되는 2개의 화소내 분리 영역(32)으로 선택적으로 칸막이되어 있다.
2개의 화소내 분리 영역(32)은, 이것에 한정되지 않지만, 화소 분리 영역(31)과 마찬가지로, 예를 들어, 반도체층(21)의 제2면(S2)으로부터 제1면(S1)측을 향해서 연신되는 홈부 내에 절연막이 매립되고, 또한 반도체층(21)의 제1면(S1)측의 소자 분리 영역(33)과 일체화된 트렌치 분리 구조로 되어 있다.
<소자 분리 영역>
도 4 내지 도 7에 도시하는 바와 같이, 소자 분리 영역(33)은, 반도체층(21)의 제1면(S1)측의 표층부에 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에 걸쳐서 마련되어 있다. 또한, 소자 분리 영역(33)은, 복수의 광전 변환 셀(22A)에 걸쳐서 마련되어 있다. 그리고, 소자 분리 영역(33)은, 평면으로 보아 화소 분리 영역(31) 및 화소내 분리 영역(32) 각각과 중첩하고 있다. 그리고, 소자 분리 영역(33)은, 화소 분리 영역(31) 및 화소내 분리 영역(32) 각각과 반도체층(21)의 깊이 방향에 있어서 서로 접촉하여, 일체화되어 있다. 소자 분리 영역(33)은, 이것에 한정되지 않지만, 예를 들어, 반도체층(21)의 제1면(S1)으로부터 깊이 방향으로 오목해지는 얕은 홈부 내에 절연막이 매립된 STI(Shallow Trench Isolation) 구조로 되어 있다.
<광전 변환부>
도 5 내지 도 7에 도시하는 바와 같이, 제1 및 제2 광전 변환 영역(23L, 23R) 각각의 광전 변환부(25)는, 반도체층(21)의 제1면(S1)으로부터 두께 방향(Z 방향)으로 이격되어, 제2면(S2)측에 치우쳐서 마련되어 있다. 또한, 제1 및 제2 광전 변환 영역(23L, 23R) 각각의 광전 변환부(25)는, 도 4 및 도 5에 도시한 바와 같이, Y 방향의 양단부측이 화소내 분리 영역(32) 및 p형 반도체 영역(24)으로 칸막이되어 있다. 또한, 제1 및 제2 광전 변환 영역(23L, 23R) 각각의 광전 변환부(25)는, 도 6 및 도 7에 도시하는 바와 같이, 2개의 화소내 분리 영역(32)의 사이에서 일체로 되어 있다. 그리고, 각각의 광전 변환부(25)는, n형(제2 도전형) 반도체 영역(26)을 포함하고, 상술한 광전 변환 소자(PD1, PD2)를 구성하고 있다.
<p형 반도체 영역>
도 4 내지 도 7에 도시하는 바와 같이, p형 반도체 영역(24)은, 광전 변환 셀(22A)마다 마련되고, 화소 분리 영역(31) 및 소자 분리 영역(33)으로 이웃의 광전 변환 셀(22A)의 p형 반도체 영역(24)과 전기적으로 분리되어 있다.
p형 반도체 영역(24)은, 상술한 바와 같이, 소자 형성 영역(21a, 21b1, 21b2), 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R) 각각에 걸쳐서 마련되어 있다. 구체적으로는, p형 반도체 영역(24)은, 도 5 내지 도 7에 도시하는 바와 같이, 소자 형성 영역(21a, 21b1, 21b2) 및 급전 영역(21z)을 포함하는 반도체층(21)의 제1면(S1)의 표층부에 마련되어 있다. 또한, p형 반도체 영역(24)은, 도 6 및 도 7에 도시하는 바와 같이, 2개의 화소내 분리 영역(32)의 사이를 가로질러, 제1 및 제2 광전 변환 영역(23L, 23R) 각각에 걸쳐서 마련되어 있다. 또한, p형 반도체 영역(24)은, 제1 및 제2 광전 변환 영역(23L, 23R) 각각의 광전 변환부(25)와, 반도체층(21)의 제1면(S1)의 사이에 마련되어 있다. 그리고, p형 반도체 영역(24)은, 제1 및 제2 광전 변환 영역(23L, 23R) 각각의 광전 변환부(25)와, 화소 분리 영역(31) 및 화소내 분리 영역(32)의 사이에도 마련되어 있다. 이 제1 및 제2 광전 변환 영역(23L, 23R) 각각의 광전 변환부(25)와, 화소 분리 영역(31) 및 화소내 분리 영역(32) 각각의 사이에 마련된 p형의 반도체 영역(24)은, 반도체층(21)의 제1면(S1)측으로부터 제2면(S2)측에 걸쳐서 마련되어 있다. 즉, 제1 및 제2 광전 변환 영역(23L, 23R) 각각의 광전 변환부(25)는, 소자 분리 영역(33)측의 상면 및 화소 분리 영역(31)측의 측면이 p형 반도체 영역(24)으로 덮여 있다. 그리고, 각각의 광전 변환부(25)는, 화소 분리 영역(31), 화소내 분리 영역(32) 및 소자 분리 영역(33) 각각으로부터 p형 반도체 영역(24)을 개재해서 이격되어 있다.
p형 반도체 영역(24)은, 하나의 반도체 영역, 혹은 복수의 반도체 영역에 의해 구성되어 있다. p형 반도체 영역(24)은, 광전 변환부(25)의 n형 반도체 영역(26)과 pn 접합부를 광전 변환 셀(22A)마다 구성하고 있다.
<소자 형성 영역(21b1 및 21b2)>
도 4에 도시하는 바와 같이, 소자 형성 영역(21b1 및 21b2) 각각은, 평면으로 보아 X 방향으로 서로 인접하여 배치되어 있다. 그리고, 소자 형성 영역(21b1 및 21b2) 각각은, 소자 형성 영역(21a)보다도, 광전 변환 셀(22A)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31) 중 다른 쪽의 화소 분리 영역(31)측에 배치되어 있다.
도 5에 도시한 바와 같이, 소자 형성 영역(21b1)은, 제1 광전 변환 영역(23L)에 있어서, 광전 변환부(25)와 중첩하고 있다. 소자 형성 영역(21b2)은, 제2 광전 변환 영역(23R)에 있어서, 광전 변환부(25)와 중첩하고 있다. 그리고, 도 4 및 도 5에 도시한 바와 같이, 소자 형성 영역(21b1)에는, 전송 트랜지스터(TR1) 및 전하 보유 영역(FD1)이 마련되어 있다. 마찬가지로, 소자 형성 영역(21b2)에도, 전송 트랜지스터(TR2) 및 전하 보유 영역(FD2)이 마련되어 있다.
<전하 보유 영역>
도 5에 도시한 바와 같이, 2개의 전하 보유 영역(FD1, FD2) 각각은, 반도체층(21)의 제1면(S1)측에 마련되고, p형 반도체 영역(24)을 개재하여 광전 변환부(25)와 중첩하고 있다. 그리고, 도 4에 도시하는 바와 같이, 전하 보유 영역(FD1)은, 제1 광전 변환 영역(23L)에 있어서, 광전 변환 셀(22A)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31a, 31b) 중 다른 쪽의 화소 분리 영역(31b)과, 이 다른 쪽의 화소 분리 영역(31b)의 중간부로부터 내측으로 돌출되는 화소내 분리 영역(32)이 이루는 각부측에 배치되어 있다. 또한, 전하 보유 영역(FD2)에서도, 제1 광전 변환 영역(23R)에 있어서, 전하 보유 영역(FD1)과 마찬가지로, 광전 변환 셀(22A)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31) 중 다른 쪽의 화소 분리 영역(31b)과, 이 다른 쪽의 화소 분리 영역(31b)의 중간부로부터 내측으로 돌출되는 화소내 분리 영역(32)이 이루는 각부측에 배치되어 있다. 전하 축적 영역(FD1, FD2)은, n형 반도체 영역(26)보다도 불순물 농도가 높은 n형 반도체 영역으로 구성되어 있다.
<전송 트랜지스터>
도 5에 도시한 바와 같이, 전송 트랜지스터(TR1, TR2) 각각은, 반도체층(21)의 제1면(S1)측에 마련된 게이트 홈부(41)와, 이 게이트 홈부(41) 내의 측벽 및 저벽을 따라 마련된 게이트 절연막(42)과, 이 게이트 절연막(42)을 개재하여 게이트 홈부(41)에 마련된 게이트 전극(43)을 포함한다. 또한, 전송 트랜지스터(TR1, TR2)는, 게이트 전극(43)의 측벽에 게이트 절연막(42)을 개재하여 배열되는 p형 반도체 영역(24)을 포함하는 채널 형성 영역과, 소스 영역으로서 기능하는 광전 변환부(25)와, 드레인 영역으로서 기능하는 전하 보유 영역(FD1, FD2)을 포함한다.
도 5에 도시한 바와 같이, 게이트 전극(43)은, 게이트 홈부(41) 중에 게이트 절연막(42)을 개재하여 마련된 제1 부분(버티컬 게이트 전극부)과, 이 제1 부분과 일체로 성형되고, 또한 게이트 홈부(41)의 밖에 마련된 제2 부분을 포함한다. 게이트 절연막(42)은, 예를 들어 산화실리콘막으로 구성되어 있다. 게이트 전극(43)은, 예를 들어 저항값을 저감하는 불순물이 도입된 다결정 실리콘막으로 구성되어 있다.
도 5에 도시한 바와 같이, 전송 트랜지스터(TR1, TR2)는, 드레인 영역으로서 기능하는 전하 보유 영역(FD1, FD2)과, 소스 영역으로서 기능하는 광전 변환부(25)가, 채널 형성 영역의 p형 반도체 영역(24)을 개재하여 반도체층(21)의 깊이 방향을 따라 배치되어 있다. 즉, 이 제1 실시 형태의 전송 트랜지스터(TR1, TR2)는, 반도체층(21)의 깊이 방향으로 소스 영역 및 드레인 영역이 배치된 종형 구조로 되어 있다. 이 종형 구조의 전송 트랜지스터(TR1, TR2)는, 광전 변환 셀(22A)(화소(3))의 미세화에 유용하다.
도 4에 도시하는 바와 같이, 제1 광전 변환 영역(23L)의 전송 트랜지스터(TR1)는, 평면으로 보아 광전 변환 셀(22A)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31a, 31b) 중 다른 쪽의 화소 분리 영역(31b)과, 광전 변환 셀(22A)을 사이에 두고 Y 방향으로 연신되는 2개의 화소 분리 영역(31c, 31d) 중 한쪽의 화소 분리 영역(31c)이 이루는 각부측에 배치되어 있다. 그리고, 제2 광전 변환 영역(23R)의 전송 트랜지스터(TR2)는, 평면으로 보아 광전 변환 셀(22A)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31a, 31b) 중 다른 쪽의 화소 분리 영역(31b)과, 광전 변환 셀(22A)을 사이에 두고 Y 방향으로 연신되는 2개의 화소 분리 영역(31c, 31d) 중 다른 쪽의 화소 분리 영역(31d)이 이루는 각부측에 배치되어 있다.
<소자 형성 영역(21a)>
도 4에 도시하는 바와 같이, 소자 형성 영역(21a)은, 소자 형성 영역(21b1 및 21b2)보다도, 광전 변환 셀(22A)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31a, 31b) 중 한쪽의 화소 분리 영역(31a)측에 배치되어 있다. 그리고, 소자 형성 영역(21a)은, 평면으로 보아 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에 걸쳐서 연신되어 있다.
도 4 및 도 7에 도시하는 바와 같이, 소자 형성 영역(21a)은, 평면으로 보아 2개의 화소내 분리 영역(32)의 사이를 X 방향을 따라 가로지르는 제1 부분(21a1)과, 이 제1 부분(21a1)의 X 방향의 일단부측 및 타단부측 각각으로부터 제1 부분(21a1)의 전송 트랜지스터(TR)측, 바꾸어 말하면 제1 부분(21a1)의 소자 형성 영역(21b1 및 21b2)측과는 반대측을 향하여 연신되는 한 쌍의 제2 부분(21a2)을 포함한다. 즉, 이 제1 실시 형태의 소자 형성 영역(21a)은, 이것에 한정되지 않지만, 평면으로 보아 2개의 굴곡부를 포함하고, 또한 소자 형성 영역(21b1, 21b2)측, 바꾸어 말하면 X 방향으로 연신되는 2개의 화소 분리 영역(31a, 31b) 중 한쪽의 화소 분리 영역(31a)측이 개방된 역U자 형상의 평면 패턴으로 되어 있다.
도 4 및 도 7에 도시하는 바와 같이, 소자 형성 영역(21a)에는, 2개의 화소 트랜지스터(Qt)가 마련되어 있다. 2개의 화소 트랜지스터(Qt) 중 한쪽은, 소자 형성 영역(21a)의 2개의 각부 중 한쪽에 배치되어 있다. 2개의 화소 트랜지스터(Qt) 중 다른 쪽은, 소자 형성 영역(21a)의 2개의 각부 중 다른 쪽의 각부에 배치되어 있다. 바꾸어 말하면, 한쪽의 화소 트랜지스터(Qt)는, 소자 형성 영역(21a)의 제1 부분(21a1) 및 한쪽의 제2 부분(21a2)에 걸쳐서 배치되어 있다. 또한, 다른 쪽의 화소 트랜지스터(Qt)는, 소자 형성 영역(21a)의 제1 부분(21a1) 및 다른 쪽의 제2 부분(21a2)에 걸쳐서 배치되어 있다. 즉, 광전 변환 셀(22A)은, 제1 및 제2 광전 변환 영역(23L, 23R) 각각에 화소 트랜지스터(Qt)가 마련되어 있다.
도 4 및 도 7에 도시하는 바와 같이, 2개의 화소 트랜지스터(Qt) 각각은, 반도체층(21)의 제1면(S1)측의 소자 형성 영역(21a) 상에 마련된 게이트 절연막(44)과, 소자 형성 영역(21a) 상에 게이트 절연막(44)을 개재하여 마련된 게이트 전극(45)을 포함한다. 또한, 2개의 화소 트랜지스터(Qt) 각각은, 게이트 전극(45) 바로 아래의 p형 반도체 영역(24)에 채널(도통로)이 형성되는 채널 형성 영역과, 이 채널 형성 영역을 사이에 두고 채널 길이 방향(게이트 길이 방향)으로 서로 이격되어 p형 반도체 영역(24) 내에 마련되고, 또한 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 주 전극 영역(46 및 47)을 더 포함한다. 이 2개의 화소 트랜지스터(Q) 각각은, 채널 형성 영역에 형성되는 채널을 게이트 전극(45)에 인가되는 게이트 전압에 의해 제어한다.
도 4 및 도 7에 도시하는 바와 같이, 2개의 화소 트랜지스터(Qt)는, 각각의 한쪽의 주 전극 영역(46)을 공유하고 있다. 즉, 2개의 화소 트랜지스터(Qt)는, 각각의 한쪽의 주 전극 영역(46)을 공유한 직렬 접속으로 소자 형성 영역(21a)에 탑재되어 있다.
2개의 화소 트랜지스터(Qt)가 공유하는 한쪽의 주 전극 영역(46)은, 2개의 화소 트랜지스터(Qt) 각각의 게이트 전극(45)에 대하여 자기 정합으로 소자 형성 영역(21a)의 제1 부분(21a1)에 형성되고, 광전 변환부(25)의 n형 반도체 영역(26)보다도 불순물 농도가 높은 반도체 영역을 포함한다. 2개의 화소 트랜지스터(Qt) 중 한쪽(제1 광전 변환 영역(23L)측)의 화소 트랜지스터(Qt)에 포함되는 다른 쪽의 주 전극 영역(47)은, 이 한쪽의 화소 트랜지스터(Qt)의 게이트 전극(45)에 대하여 자기 정합으로 소자 형성 영역(21a)의 한쪽의 제2 부분(21a2)에 형성되고, 또한 광전 변환부(25)의 n형 반도체 영역(26)보다도 불순물 농도가 높은 반도체 영역을 포함한다. 2개의 화소 트랜지스터(Q) 중 다른 쪽(제2 광전 변환 영역(23L)측)의 화소 트랜지스터(Qt)에 포함되는 다른 쪽의 주 전극 영역(47)은, 다른 쪽의 화소 트랜지스터(Q)의 게이트 전극(45)에 대하여 자기 정합으로 소자 형성 영역(21a)의 다른 쪽의 제2 부분(21a2)에 형성되고, 또한 광전 변환부(25)의 n형 반도체 영역(26)보다도 불순물 농도가 높은 반도체 영역을 포함한다.
<급전 영역>
도 4 및 도 6에 도시하는 바와 같이, 급전 영역(21z)은, 평면으로 보아 소자 형성 영역(21b1과 21b2)의 사이에 배치되어 있다. 또한, 급전 영역(21z)은, 평면으로 보아 2개의 화소내 분리 영역(32)의 사이에 배치되어 있다. 그리고, 급전 영역(21z)에는, p형 콘택트 영역(48)이 마련되어 있다. 즉, p형 콘택트 영역(48)은, 평면으로 보아 2개의 화소내 분리 영역(32)의 사이에 배치되고, 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에서 공유되어 있다.
p형 콘택트 영역(48)은, p형 반도체 영역(24)보다도 불순물 농도가 높은 p형 반도체 영역(불순물 영역)을 포함한다. 이 p형 콘택트 영역(48)에는, 전원 전위로서 기준 전위가 인가된다. 그리고, p형 콘택트 영역(48)을 개재하여 p형 반도체 영역(24)이 기준 전위에 전위 고정된다. 이 제1 실시 형태에서는, 기준 전위로서, 예를 들어 0V의 Vss 전위가 인가된다. 즉, p형 콘택트 영역(48)은, 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에서 공유되어 있다. 그리고, 제1 및 제2 광전 변환 영역(23L, 23R) 각각에 있어서, p형 반도체 영역(24)은 p형 콘택트 영역을 통해서 기준 전위가 인가되어, 기준 전위에 전위 고정된다.
<제1 광전 변환 영역과 제2 광전 변환 영역의 사이의 신호 전하의 흐름>
도 6 및 7에 도시하는 바와 같이, p형 반도체 영역(24) 및 n형 반도체 영역(26) 각각은, 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R) 각각에 걸쳐서 연신되고, 또한 평면으로 보아 2개의 화소내 분리 영역(32)의 사이를 가로지르고 있다. 그리고, 2개의 화소내 분리 영역(32)의 사이가 오버플로 패스로서 기능한다.
2개의 화소내 분리 영역(32)의 사이는, 제1 포텐셜 장벽의 형성이 가능하다. 제1 광전 변환 영역(23L)의 전송 트랜지스터(TR1)는, 광전 변환부(25)로부터 전하 보유 영역(FD1)에 신호 전하를 전송하지 않을 때, 제1 포텐셜 장벽보다도 높은 제2 포텐셜 장벽의 형성이 가능하다. 또한, 제2 광전 변환 영역(23R)의 전송 트랜지스터(TR2)는, 광전 변환부(25)로부터 전하 보유 영역(FD2)에 신호 전하를 전송하지 않을 때, 제1 포텐셜 장벽보다도 높은 제2 포텐셜 장벽의 형성이 가능하다.
제1 및 제2 광전 변환 영역(23L, 23R) 각각의 광전 변환부(25)는, 제1 포텐셜 장벽의 높이까지 독립적으로 신호 전하를 축적할 수 있다. 그리고, 축적된 신호 전하의 양이 제1 포텐셜 장벽의 높이를 초과하면, 2개의 화소내 분리 영역(32)의 사이의 오버플로 패스를 통해서, 제1 및 제2 광전 변환 영역(23L, 23R) 각각의 광전 변환부(25)의 한쪽에서 다른 쪽으로 신호 전하가 흐른다.
<제1 실시 형태의 주된 효과>
이어서, 이 제1 실시 형태의 주된 효과에 대하여 설명한다.
도 4에 도시하는 바와 같이, 이 제1 실시 형태에 관한 고체 촬상 장치(1A)는, 소자 분리 영역(33)으로 구획된 소자 형성 영역(21a)이 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에 걸쳐서 연신되어 있으므로, 평면으로 보아 2개의 화소내 분리 영역(32)의 사이를 화소 트랜지스터(Qt)의 배치 영역으로서 활용할 수 있다. 그 결과, 화소 트랜지스터(Qt) 및 전송 트랜지스터(TR1, TR2)를 포함하는 능동 소자의 광전 변환 셀(22) 내에서의 배치 자유도를 높이는 것이 가능하게 된다.
또한, 광전 변환 셀(22) 내에서의 능동 소자의 배치 자유도를 높일 수 있으므로, 광전 변환 셀(22)을 포함하는 화소(3)의 미세화를 도모하는 것이 가능하게 된다.
또한, 도 4에 도시하는 바와 같이, 이 제1 실시 형태에 관한 고체 촬상 장치(1A)는, 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에서 공유된 p형 콘택트 영역(48)을, 평면으로 보아 2개의 화소내 분리 영역(32)의 사이에 배치하고 있으므로, 제1 및 제2 광전 변환 영역(23L, 23R) 각각에 콘택트 영역(48)을 개별로 배치하는 경우와 비교하여, 화소 트랜지스터(Qt) 및 전송 트랜지스터(TR1, TR2)를 포함하는 능동 소자의 광전 변환 셀(22) 내에서의 배치 자유도를 높일 수 있다.
또한, 이 제1 실시 형태에 관한 고체 촬상 장치(1A)는, 소자 형성 영역(21a)의 배치 및 콘택트 영역(48)의 배치 양쪽을 조합하여 채용하고 있으므로, 소자 형성 영역(21a)의 배치 및 콘택트 영역(48)의 배치 중 어느 한쪽을 채용하는 경우와 비교하여, 능동 소자의 배치 자유도를 보다 한층 높이는 것이 가능하게 됨과 함께, 광전 변환 셀(22)을 포함하는 화소(3)의 미세화를 보다 한층 도모하는 것이 가능하게 된다.
또한, 이 제1 실시 형태에 관한 고체 촬상 장치(1A)는, 제1 광전 변환 영역(23L)에 배치된 화소 트랜지스터(Qt)의 한쪽의 주 전극 영역(46)과, 제2 광전 변환 영역(23R)에 배치된 화소 트랜지스터(Qt)의 한쪽의 주 전극 영역(46)을 평면으로 보아 2개의 화소내 분리 영역(32)의 사이에서 공유하고 있다. 이 때문에, 제1 광전 변환 영역(23L)에 배치된 화소 트랜지스터(Qt)의 한쪽의 주 전극 영역(46)과, 제2 광전 변환 영역(23R)에 배치된 화소 트랜지스터(Qt)의 한쪽의 주 전극 영역(46)을 개별로 마련하는 경우와 비교하여, 광전 변환 셀(22A) 내에서의 능동 소자의 배치 자유도를, 보다 한층 높이는 것이 가능하게 된다.
또한, 광전 변환 셀(22A)(화소(3))의 평면 사이즈를 크게 하지 않고, 화소 트랜지스터(Qt)의 게이트 면적(게이트 길이(Lg)×게이트 폭(Wg))을 크게 할 수 있어, 광전 변환 셀(22A)을 포함하는 화소(3)의 평면 사이즈의 증가를 억제하면서 저노이즈화를 도모할 수 있다.
〔제2 실시 형태〕
이 제2 실시 형태에 관한 고체 촬상 장치는, 상술한 제1 실시 형태의 도 4에 도시하는 광전 변환 셀(22A) 대신에 도 8에 도시하는 광전 변환 셀(22B)을 구비하고 있다. 제2 실시 형태의 도 8에 도시하는 광전 변환 셀(22B)은, 기본적으로 상술한 제1 실시 형태의 도 4에 도시하는 광전 변환 셀(22A)과 마찬가지의 구성으로 되어 있으며, 평면 패턴이 다르게 되어 있다.
즉, 도 4에 도시하는 제1 실시 형태의 광전 변환 셀(22A)은, 상술한 바와 같이, 소자 분리 영역(33)으로 구획된 소자 형성 영역(21a, 21b1 및 21b2)과, 소자 분리 영역(33)으로 구획된 하나의 급전 영역(21z)을 포함하는 평면 패턴으로 되어 있다. 그리고, 소자 형성 영역(21a)의 일단부측(제1 광전 변환 영역(23L)측) 및 타단부측(제2 광전 변환 영역(23R)측) 각각에 화소 트랜지스터(Qt)가 마련되고, 소자 형성 영역(21b1 및 21b2) 각각에 전송 트랜지스터(TR1, TR2) 및 전하 보유 영역(FD1, FD2)이 마련되어 있다. 그리고, 급전 영역(21z)이 평면으로 보아 2개의 화소내 분리 영역(32)의 사이에 배치되고, 이 급전 영역(21z)에 제1 및 제2 광전 변환 영역(23L, 23R)에서 공유된 콘택트 영역(48)이 마련되어 있다.
이에 반해, 도 8에 도시하는 바와 같이, 이 제2 실시 형태의 광전 변환 셀(22B)은, 소자 분리 영역(33)으로 구획되고, 또한 제1 및 제2 광전 변환 영역(23L, 23R)에 걸쳐서 배치된 하나의 소자 형성 영역(21c)과, 소자 분리 영역(33)으로 구획되고, 또한 제1 및 제2 광전 변환 영역(23L, 23R) 각각에 배치된 2개의 급전 영역(21z)을 포함하는 평면 패턴으로 되어 있다. 그리고, 이 하나의 소자 형성 영역(21c)에, 제1 및 제2 광전 변환 영역(23L, 23R) 각각의 전송 트랜지스터(TR1, TR2) 및 전하 보유 영역(FD1, FD2)과, 2개의 화소 트랜지스터(Qt)가 마련되어 있다. 그리고, 2개의 급전 영역(21z) 각각에 p형 콘택트 영역(48)이 마련되어 있다.
도 8에 도시하는 바와 같이, 소자 형성 영역(21c)은, 제1 및 제2 광전 변환 영역(23L, 23R)에 걸쳐서 연신되고, 또한 평면으로 보아 2개의 화소내 분리 영역(32)의 사이를 가로지르는 제1 부분(21c1)과, 이 제1 부분(21c1)의 X 방향의 일단부측 및 타단부측 각각으로부터, 광전 변환 셀(22B)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31a 및 31b) 중 한쪽의 화소 분리 영역(31a)측에 돌출되는 한 쌍의 제2 부분(21c2)을 포함한다. 또한, 소자 형성 영역(21c)은, 제1 부분(21c1)의 X 방향의 일단부측 및 타단부측 각각으로부터, 광전 변환 셀(22B)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31) 중 다른 쪽의 화소 분리 영역(31b)측으로 돌출되는 한 쌍의 제3 부분(21c3)을 더 포함한다. 한 쌍의 제2 부분(21c2)은, 평면으로 보아 2개의 화소내 분리 영역(32) 중 한쪽(화소 분리 영역(31a)측)의 화소내 분리 영역(32)의 양측에 배치되어 있다. 한 쌍의 제3 부분(21c3)은, 평면으로 보아 2개의 화소내 분리 영역(32) 중 다른 쪽(화소 분리 영역(31b)측)의 화소내 분리 영역(32)의 양측에 배치되어 있다. 즉, 이 제2 실시 형태의 소자 형성 영역(21c)은, 보는 방식을 바꾸면, 도 4에 도시하는 제1 실시 형태의 소자 형성 영역(21a, 21b1 및 21b2)을 일체화한 H자 형상의 평면 패턴으로 되어 있다.
소자 형성 영역(21c)은, 상세하게 도시되지 않았지만, 도 5 내지 도 7에 도시하는 제1 실시 형태의 소자 형성 영역(21a 및 21b1, 21b2)과 마찬가지로, 반도체층(21)의 제1면(S1)측의 표층부에 마련되어 있음과 함께, 반도체층(21)의 두께 방향(Z 방향)에 있어서, p형 반도체 영역(24)을 개재하여 제1 및 제2 광전 변환 영역(23L, 23R) 각각의 광전 변환부(25)와 중첩하고 있다.
도 8에 도시하는 바와 같이, 2개의 급전 영역(21z)에 있어서, 한쪽(제1 광전 변환 영역(23L)측)의 급전 영역(21z)은, 소자 형성 영역(21c)의 한 쌍의 제2 부분(21c2) 중 한쪽(제1 광전 변환 영역(23L)측)의 제2 부분(21c2)과, 화소 분리 영역(31)(31a)의 사이에 배치되어 있다. 다른 쪽(제2 광전 변환 영역(23R)측)의 급전 영역(21z)은, 소자 형성 영역(21c)의 한 쌍의 제2 부분(21c2) 중 다른 쪽(제2 광전 변환 영역(23R)측)의 제2 부분(21c2)과, 화소 분리 영역(31)(31a)의 사이에 배치되어 있다.
2개의 화소 트랜지스터(Qt)에 있어서, 한쪽(제1 광전 변환 영역(23L)측)의 화소 트랜지스터(Qt)는, 소자 형성 영역(21c)의 제1 부분(21c1) 및 한쪽의 제2 부분(21c2)에 걸쳐서 배치되어 있다. 다른 쪽(제2 광전 변환 영역(23R)측)의 화소 트랜지스터(Qt)는, 소자 형성 영역(21c)의 제1 부분(21c1) 및 다른 쪽의 제2 부분(21c2)에 걸쳐서 배치되어 있다.
2개의 전하 보유 영역(FD1, FD2)에 있어서, 한쪽(제1 광전 변환 영역(23L)측)의 전하 보유 영역(FD1)은, 소자 형성 영역(21c)의 한쪽의 제3 부분(21c3)의 선단부에 배치되어 있다. 다른 쪽(제2 광전 변환 영역(23R)측)의 전하 보유 영역(FD2)은, 소자 형성 영역(21c)의 다른 쪽의 제3 부분(21c3)의 선단부에 배치되어 있다.
2개의 전송 트랜지스터(TR1, TR2)에 있어서, 한쪽(제1 광전 변환 영역(23L)측)의 전송 트랜지스터(TR1)는, 소자 형성 영역(21c)의 제1 부분(21c1) 및 한쪽의 제3 부분(21c3)에 걸쳐서 배치되어 있다. 다른 쪽(제2 광전 변환 영역(23R)측)의 화소 트랜지스터(Qt2)는, 소자 형성 영역(21c)의 제1 부분(21c1) 및 다른 쪽의 제3 부분(21c3)에 걸쳐서 배치되어 있다.
이 제2 실시 형태의 광전 변환 셀(22B)에 있어서도, 소자 형성 영역(21c)이 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에 걸쳐서 연신되고, 또한 평면으로 보아 2개의 화소내 분리 영역(32)의 사이를 가로지르고 있다. 따라서, 이 제2 실시 형태에 관한 고체 촬상 장치에서도, 상술한 제1 실시 형태에 관한 고체 촬상 장치(1A)와 마찬가지의 효과가 얻어진다.
또한, 전송 트랜지스터(TR1, TR2)와, 전하 보유 영역(FD1, FD2)의 사이가 소자 분리 영역(33)으로 분리되어 있지 않은, 바꾸어 말하면, 전송 트랜지스터(TR1, TR2)와, 전하 보유 영역(FD1, FD2)의 사이에 소자 분리 영역(33)이 마련되어 있지 않으므로, 전송 트랜지스터(TR1, TR2)에 의한 신호 전하의 전송이 용이해진다.
또한, 이 제2 실시 형태의 광전 변환 셀(22B)은, 소자 분리 영역(33)으로 구획된 하나의 소자 형성 영역(21c)에, 제1 광전 변환 영역(23L)의 전송 트랜지스터(TR1) 및 전하 보유 영역(FD1)과, 제2 광전 변환 영역(23R)의 전송 트랜지스터(TR2) 및 전하 보유 영역(FD2)을 배치하고 있으므로, 상술한 제1 실시 형태의 광전 변환 셀(22A)과 비교하여, 광전 변환 셀(22A) 내에서의 능동 소자의 배치 자유도를, 보다 한층 높이는 것이 가능하다.
또한, 이 제2 실시 형태의 광전 변환 셀(22B)에 있어서도, 2개의 화소내 분리 영역(32)의 사이가 오버플로 패스로서 기능한다.
또한, 이 제2 실시 형태의 광전 변환 셀(22B)에서도, 상술한 제1 실시 형태의 광전 변환 셀(22A)과 마찬가지로, 도 4 내지 도 7에 도시하는 p형 반도체 영역(24), 광전 변환부(25) 및 n형 반도체 영역(26)을 구비하고 있다.
〔제3 실시 형태〕
이 제3 실시 형태에 관한 고체 촬상 장치는, 상술한 제1 실시 형태의 도 4에 도시하는 광전 변환 셀(22A) 대신에 도 9에 도시하는 광전 변환 셀(22C)을 구비하고 있다. 도 9에 도시하는 제3 실시 형태의 광전 변환 셀(22C)은, 기본적으로 제1 실시 형태의 광전 변환 셀(22A)과 마찬가지의 구성으로 되어 있으며, 평면 패턴이 다르게 되어 있다.
즉, 도 9에 도시하는 바와 같이, 이 제3 실시 형태에 관한 광전 변환 셀(22C)은, 소자 분리 영역(33)으로 구획된 소자 형성 영역(21a)의 2개의 제2 부분(21a2)에 있어서, 한쪽의 제2 부분(21a2)의 Y 방향의 길이가 다른 쪽의 제2 부분(21a2)의 Y 방향의 길이 보다도 짧게 되어 있다. 그리고, 평면으로 보아, 이 한쪽의 제2 부분(21a2)과, 광전 변환 셀(22C)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31) 중 한쪽의 화소 분리 영역(31a)의 사이에, 소자 분리 영역(33)으로 구획된 급전 영역(21z)이 마련되어 있다. 그리고, 이 급전 영역(21z)에 p형 콘택트 영역(48)이 마련되어 있다.
또한, 이 제3 실시 형태에 관한 광전 변환 셀(22C)은, 2개의 소자 형성 영역(21b1, 21b2) 각각이 사각형의 평면 패턴으로 되어 있다. 그리고, 제1 광전 변환 영역(23L)에 있어서, 소자 형성 영역(21b1)의 화소 분리 영역(31b)측에 전하 보유 영역(FD1)이 마련되고, 소자 형성 영역(21b1)의 화소 분리 영역(31c)측에 전송 트랜지스터(TR1)가 마련되어 있다. 또한, 제2 광전 변환 영역(23R)에 있어서, 소자 형성 영역(21b2)의 화소 분리 영역(31b)측에 전하 보유 영역(FD2)이 마련되고, 소자 형성 영역(21b2)의 화소 분리 영역(31d)측에 전송 트랜지스터(TR2)가 마련되어 있다.
이 제3 실시 형태에 관한 광전 변환 셀(22C)에 있어서도, 소자 형성 영역(21a)이 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에 걸쳐서 연신되고, 또한 평면으로 보아 2개의 화소내 분리 영역(32)의 사이를 가로지르고 있다. 따라서, 이 제3 실시 형태에 관한 고체 촬상 장치에서도, 상술한 제1 실시 형태에 관한 고체 촬상 장치(1A)와 마찬가지의 효과가 얻어진다.
또한, 이 제3 실시 형태에 관한 광전 변환 셀(22C)에서는, p형 콘택트 영역(48)이 제1 광전 변환 영역(23L)에만 마련되어 있다. 이 때문에, 제2 광전 변환 영역(23R)의 화소 트랜지스터(Qt)의 게이트 면적(게이트 길이(Lg)×게이트 폭(Wg))을 제1 광전 변환 영역(23L)의 화소 트랜지스터(Qt)의 게이트 면적보다도 크게 할 수 있어, 저노이즈화를 도모하는 것이 가능하게 된다. 이 화소 트랜지스터(Qt)의 저노이즈화는, 게이트 면적이 큰 쪽의 화소 트랜지스터(Qt)를 판독 회로에 포함되는 증폭 트랜지스터로서 이용하는 경우에 특히 유용하다.
또한, 이 제3 실시 형태의 광전 변환 셀(22C)에 있어서도, 2개의 화소내 분리 영역(32)의 사이가 오버플로 패스로서 기능한다.
또한, 이 제3 실시 형태의 광전 변환 셀(22C)에서도, 상술한 제1 실시 형태의 광전 변환 셀(22A)과 마찬가지로, 도 4 내지 도 7에 도시하는 p형 반도체 영역(24), 광전 변환부(25) 및 n형 반도체 영역(26)을 구비하고 있다.
또한, 이 제3 실시 형태에서는, 소자 형성 영역(21a)의 한 쌍의 제2 부분(21a2)에 있어서, 제1 광전 변환 영역(23L)측의 제2 부분(21a2)의 Y 방향의 길이를 제2 광전 변환 영역(23R)측의 제2 부분(21a2)의 Y 방향의 길이보다도 짧게 한 경우에 대하여 설명했지만, 본 기술은 이 제3 실시 형태에 한정되지 않는다. 예를 들어, 소자 형성 영역(21a)의 한 쌍의 제2 부분(21a2)에 있어서, 제2 광전 변환 영역(23R)측의 제2 부분(21a2)의 Y 방향의 길이를 제1 광전 변환 영역(23L)측의 제2 부분(21a2)의 Y 방향의 길이보다도 짧게 해도 된다. 이 경우, 평면으로 보아 Y 방향의 길이가 짧은 쪽의 제2 부분(21a2)과 화소 분리 영역(31a)의 사이에 급전 영역(21z) 및 콘택트 영역(48)을 배치한다. 요컨대, 소자 형성 영역(21a)의 한 쌍의 제2 부분(21a2) 중 어느 한쪽의 제2 부분(21a2)의 Y 방향의 길이를 다른 쪽의 제2 부분(21a2)의 Y 방향의 길이보다도 짧게 하고, Y 방향의 길이보다 짧은 쪽의 제2 부분(21a2)과 화소 분리 영역(31a)의 사이에, 제1 및 제2 광전 변환 영역(23L, 23R)에서 공유하는 콘택트 영역(48)을 배치한다.
〔제4 실시 형태〕
이 제4 실시 형태에 관한 고체 촬상 장치는, 상술한 제1 실시 형태의 도 4에 도시하는 광전 변환 셀(22A) 대신에 도 10에 도시하는 광전 변환 셀(22D)을 구비하고 있다. 도 10에 도시하는 제4 실시 형태의 광전 변환 셀(22D)은, 기본적으로 도 4에 도시하는 제1 실시 형태의 광전 변환 셀(22A)과 마찬가지의 구성으로 되어 있으며, 평면 패턴 및 화소내 분리 영역의 구성이 다르게 되어 있다.
즉, 도 10에 도시하는 바와 같이, 이 제4 실시 형태의 광전 변환 셀(22D)은, 소자 분리 영역(33)으로 구획되고, 또한 제1 및 제2 광전 변환 영역(23L, 23R)에 걸쳐서 배치된 소자 형성 영역(21d 및 21e)과, 소자 분리 영역(33)으로 구획되고, 또한 제1 및 제2 광전 변환 영역(23L, 23R) 각각에 배치된 2개의 급전 영역(21z)을 포함하는 평면 패턴으로 되어 있다. 그리고, 소자 형성 영역(21d)에 2개의 화소 트랜지스터(Qt)가 마련되어 있다. 그리고, 소자 형성 영역(21e)에 2개의 전송 트랜지스터(TR1, TR2)와, 하나의 전하 보유 영역(FD)이 마련되어 있다. 그리고, 2개의 급전 영역(21z) 각각에 p형 콘택트 영역(48)이 마련되어 있다.
또한, 도 10에 도시하는 바와 같이, 이 제4 실시 형태의 광전 변환 셀(22D)은, 제1 광전 변환 영역(23L)과 제2 광전 변환 영역(23R)의 사이에 배치되고, 또한 반도체층(21)의 두께 방향으로 연신되는 제2 분리 영역으로서, 도 4에 도시하는 제1 실시 형태의 화소내 분리 영역(32) 대신에 화소내 분리 영역(34)을 포함한다.
도 10에 도시하는 바와 같이, 화소내 분리 영역(34)은, 평면으로 보아 제1 광전 변환 영역(23L)과 제2 광전 변환 영역(23R)의 사이에 배치되고, 광전 변환 셀(22D)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31a, 31b) 각각으로부터 이격되어 있다. 즉, 이 제4 실시 형태의 광전 변환 셀(22D)은, X 방향에 있어서 서로 인접하는 제1 광전 변환 영역(23L)과 제2 광전 변환 영역(23Lb)이, X 방향으로 연신되는 2개의 화소 분리 영역(31a, 31b) 각각으로부터 이격되는 화소내 분리 영역(34)으로 선택적으로 칸막이되어 있다.
화소내 분리 영역(34)은, 상세하게 도시하고 있지 않지만, 상술한 제1 실시 형태의 도 5 내지 도 7을 참조하여 설명하면, 제1 실시 형태의 화소내 분리 영역(32)과 마찬가지로, 예를 들어, 반도체층(21)의 제2면(S2)으로부터 제1면(S1)측을 향해서 연신되는 홈부 내에 절연막이 매립되고, 또한 반도체층(21)의 제1면(S1)측의 소자 분리 영역(33)과 일체화된 트렌치 분리 구조로 되어 있다.
도 10에 도시하는 바와 같이, 소자 형성 영역(21d)은, 소자 형성 영역(21e)보다도, 평면으로 보아 광전 변환 셀(22D)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31a, 31b) 중 한쪽의 화소 분리 영역(31a)측에 배치되어 있다. 그리고, 소자 형성 영역(21e)은, 소자 형성 영역(21d)보다도, 평면으로 보아 광전 변환 셀(22D)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31a, 31b) 중 다른 쪽의 화소 분리 영역(31b)측에 배치되어 있다. 소자 형성 영역(21d 및 21e) 각각은, 상세하게 도시하고 있지 않지만, 도 5 내지 도 7에 도시하는 제1 실시 형태의 소자 형성 영역(21a 및 21b1, 21b2)과 마찬가지로, 반도체층(21)의 제1면(S1)측의 표층부에 마련되어 있음과 함께, 반도체층(21)의 두께 방향(Z 방향)에 있어서, p형 반도체 영역(24)을 개재하여 제1 및 제2 광전 변환 영역(23L, 23R) 각각의 광전 변환부(25)와 중첩하고 있다.
도 10에 도시하는 바와 같이, 소자 형성 영역(21d)은, 제1 및 제2 광전 변환 영역(23L, 23R)에 걸쳐서 X 방향으로 연신되고, 또한 평면으로 보아 화소내 분리 영역(34)과, X 방향으로 연신되는 2개의 화소 분리 영역(31a, 31b) 중 한쪽의 화소 분리 영역(31a)의 사이를 가로지르는 제1 부분(21d1)과, 이 제1 부분(21d1)의 X 방향의 일단부측 및 타단부측 각각으로부터, 한쪽의 화소 분리 영역(31a)측과는 반대측, 바꾸어 말하면 소자 형성 영역(21e)측에 돌출되는 한 쌍의 제2 부분(21d2)을 포함한다. 그리고, 한 쌍의 제2 부분(21d2) 각각은, 평면으로 보아 화소내 분리 영역(34)의 양측에 각각 소자 분리 영역(33)을 개재하여 배치되어 있다. 즉, 소자 형성 영역(21d)은, 평면으로 보아 소자 형성 영역(21e)측, 바꾸어 말하면 X 방향으로 연신되는 2개의 화소 분리 영역(31a, 31b) 중 다른 쪽의 화소 분리 영역(31b)측이 개방된 U자 형상의 평면 패턴으로 되어 있다.
도 10에 도시하는 바와 같이, 소자 형성 영역(21d)에는, 2개의 화소 트랜지스터(Qt)가 마련되어 있다. 2개의 화소 트랜지스터(Qt) 중 한쪽은, 소자 형성 영역(21d)의 2개의 각부 중 한쪽에 배치되어 있다. 2개의 화소 트랜지스터(Qt) 중 다른 쪽은, 소자 형성 영역(21d)의 2개의 각부 중 다른 쪽의 각부에 배치되어 있다. 바꾸어 말하면, 한쪽의 화소 트랜지스터(Qt)는, 소자 형성 영역(21d)의 제1 부분(21d1) 및 한쪽의 제2 부분(21d2)에 걸쳐서 배치되어 있다. 또한, 다른 쪽의 화소 트랜지스터(Qt)는, 소자 형성 영역(21d)의 제1 부분(21d1) 및 다른 쪽의 제2 부분(21d2)에 걸쳐서 배치되어 있다. 즉, 이 제4 실시 형태의 광전 변환 셀(22A)도, 제1 및 제2 광전 변환 영역(23L, 23R) 각각에 화소 트랜지스터(Qt)가 마련되어 있다.
도 10에 도시하는 바와 같이, 소자 형성 영역(21e)은, 제1 및 제2 광전 변환 영역(23L, 23R) 각각에 걸쳐서 연신되고, 또한 평면으로 보아 화소내 분리 영역(34)과, 광전 변환 셀(22D)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31a, 31b) 중 다른 쪽의 화소 분리 영역(31b)의 사이를 가로지르는 제1 부분(21e1)과, 이 제1 부분(21e1)의 X 방향의 일단부측 및 타단부측 각각에서, 다른 쪽의 화소 분리 영역(31b)과는 반대측, 바꾸어 말하면 소자 형성 영역(21d)측에 돌출되는 한 쌍의 제2 부분(21e2)을 포함한다. 그리고, 한 쌍의 제2 부분(21e2) 각각은, 평면으로 보아 화소내 분리 영역(34)의 양측에 각각 소자 분리 영역(33)을 개재하여 배치되어 있다. 즉, 소자 형성 영역(21e)은, 평면으로 보아 소자 형성 영역(21d)측, 바꾸어 말하면 X 방향으로 연신되는 2개의 화소 분리 영역(31) 중 한쪽의 화소 분리 영역(31)(31a)측이 개방된 역U자 형상의 평면 패턴으로 되어 있다. 그리고, 소자 형성 영역(21e)의 한 쌍의 제2 부분(21e2)은, 평면으로 보아 소자 분리 영역(33)을 개재하여 소자 형성 영역(21d)의 한 쌍의 제2 부분(21d2)과 인접하고 있다.
도 10에 도시하는 바와 같이, 소자 형성 영역(21e)에는, 2개의 전송 트랜지스터(Qt)와, 하나의 전하 보유 영역(FD)이 마련되어 있다. 2개의 전송 트랜지스터(Qt) 중, 한쪽의 전송 트랜지스터(Qt)는 제1 광전 변환 영역(23L)에 배치되고, 다른 쪽의 전송 트랜지스터(Qt)는 제2 광전 변환 영역(23R)에 배치되어 있다.
한쪽(제1 광전 변환 영역(23L))의 전송 트랜지스터(Qt)는, 광전 변환 셀(22D)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31a, 31b) 중 다른 쪽의 화소 분리 영역(31b)과, 광전 변환 셀(22D)을 사이에 두고 Y 방향으로 연신되는 2개의 화소 분리 영역(31c, 31d) 중 한쪽의 화소 분리 영역(31c)이 이루는 각부측에 배치되어 있다. 그리고, 이 각부와 한쪽의 전송 트랜지스터(Qt)의 사이에, 2개의 급전 영역(21z) 중 한쪽의 급전 영역(21z)이 배치되어 있다. 그리고, 이 한쪽의 급전 영역(21z)에 p형 콘택트 영역(48)이 마련되어 있다.
다른 쪽(제2 광전 변환 영역(23R))의 전송 트랜지스터(Qt)는, 광전 변환 셀(22D)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31a, 31b) 중 다른 쪽의 화소 분리 영역(31b)과, 광전 변환 셀(22D)을 사이에 두고 Y 방향으로 연신되는 2개의 화소 분리 영역(31c, 31d) 중 다른 쪽의 화소 분리 영역(31d)이 이루는 각부측에 배치되어 있다. 그리고, 이 각부와 다른 쪽의 전송 트랜지스터(Qt)의 사이에, 2개의 급전 영역 중의 다른 쪽의 급전 영역(21z)이 배치되어 있다. 그리고, 이 다른 쪽의 급전 영역(21z)에 p형 콘택트 영역(48)이 마련되어 있다.
상세하게 도시하고 있지 않지만, 이 제4 실시 형태의 광전 변환 셀(22D)에서도, 도 4 내지 도 7에 도시하는 상술한 제1 실시 형태의 광전 변환 셀(22A)과 마찬가지로, 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에 걸쳐서 p형 반도체 영역(24)이 마련되어 있다. 그리고, 이 제4 실시 형태의 p형 반도체 영역은, 상술한 제1 실시 형태의 p형 반도체 영역(24)과는 달리, 광전 변환 셀(22D)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31a, 31b) 각각과 화소내 분리 영역(34)의 사이를 가로지르고 있다. 그리고, 2개의 급전 영역(21z) 각각의 콘택트 영역(p형 반도체 영역)(48)은, 반도체층의 제1면(S1)측에서, p형 반도체 영역(24) 내에 마련되어 있다.
도 10에 도시하는 바와 같이, n형 전하 보유 영역(FD)은, 소자 형성 영역(21e)의 제1 부분(21e1)이며, 광전 변환 셀(22)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31a, 31b) 중 다른 쪽의 화소 분리 영역(31b)과, 화소내 분리 영역(34)의 사이에 마련되어 있다. 이 n형 전하 보유 영역(FD)은, 제1 및 제2 광전 변환 영역(23L, 23R) 각각에서 공유되어 있다. 그리고, 이 전하 보유 영역(FD)은, 제1 및 제2 광전 변환 영역(23L, 23R) 각각의 전송 트랜지스터(TR1, TR2)의 드레인 영역으로서 기능하고, 각각의 광전 변환부(25)(제1 실시 형태의 도 5 참조)로부터 각각의 전송 트랜지스터(TR1, TR2)를 통해서 전송된 신호 전하를 보유한다. 그리고, 이 제4 실시 형태의 광전 변환 셀(22D)은, X 방향으로 연신되는 2개의 화소 분리 영역(31)(31a, 31b) 각각과 화소내 분리 영역(34)의 사이가 오버플로 패스로서 기능한다.
이 제4 실시 형태의 광전 변환 셀(22D)은, 상술한 제1 실시 형태의 광전 변환 셀(22A)과 마찬가지로, 소자 형성 영역(21d)이 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에 걸쳐서 연신되고, 또한 평면으로 보아 화소 분리 영역(31)(31a, 31b)과 화소내 분리 영역(34)의 사이를 가로지르고 있다. 따라서, 이 제4 실시 형태에 관한 고체 촬상 장치에서도, 상술한 제1 실시 형태에 관한 고체 촬상 장치(1A)와 마찬가지의 효과가 얻어진다.
또한, 이 제4 실시 형태의 광전 변환 셀(22D)은, 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에서 1개의 n형 전하 보유 영역(FD)을 공유하고 있다. 그리고, 이 n형 전하 보유 영역(FD)은, 평면으로 보아 화소 분리 영역(31)(31b)과 화소내 분리 영역(34)의 사이에 배치되어 있다. 따라서, 이 제4 실시 형태의 광전 변환 셀(22D)은, 제1 및 제2 광전 변환 영역(23L, 23R) 각각에 n형 전하 축적 영역(FD)을 배치하는 경우와 비교하여, 화소 트랜지스터(Qt) 및 전송 트랜지스터(TR1, TR2)를 포함하는 능동 소자의 광전 변환 셀(22) 내에서의 배치 자유도를 높이는 것이 가능하게 된다.
또한, 이 제4 실시 형태의 광전 변환 셀(22D)은, 소자 형성 영역(21d)의 배치 및 전하 보유 영역(FD)의 배치 양쪽을 조합하여 채용하고 있으므로, 소자 형성 영역(21d)의 배치 및 전하 보유 영역(FD)의 배치 중 어느 한쪽을 채용하는 경우와 비교하여, 화소 트랜지스터(Qt) 및 전송 트랜지스터(TR1, TR2)를 포함하는 능동 소자의 광전 변환 셀(22) 내에서의 배치 자유도를, 보다 한층 높이는 것이 가능하게 된다.
또한, 이 제4 실시 형태의 광전 변환 셀(22D)에서는, 화소내 분리 영역(34)과 화소 분리 영역(31)(31a, 31b)의 사이가 오버플로 패스로서 기능한다.
또한, 이 제4 실시 형태의 광전 변환 셀(22D)에서도, 상술한 제1 실시 형태의 광전 변환 셀(22A)과 마찬가지로, 도 4 내지 도 7에 도시하는 p형 반도체 영역(24), 광전 변환부(25) 및 n형 반도체 영역(26)을 구비하고 있다.
〔제5 실시 형태〕
이 제5 실시 형태에 관한 고체 촬상 장치는, 기본적으로 상술한 제4 실시 형태에 관한 고체 촬상 장치와 마찬가지의 구성으로 되어 있으며, 광전 변환 셀의 평면 패턴이 다르게 되어 있다.
즉, 이 제5 실시 형태에 관한 고체 촬상 장치는, 상술한 제4 실시 형태의 도 10에 도시하는 광전 변환 셀(22D) 대신에 도 11에 도시하는 광전 변환 셀(22E)을 구비하고 있다. 이 제5 실시 형태의 도 10에 도시하는 광전 변환 셀(22E)은, 기본적으로 상술한 제4 실시 형태의 도 10에 도시하는 광전 변환 셀(22D)과 마찬가지의 구성으로 되어 있으며, 평면 패턴이 다르게 되어 있다.
즉, 도 11에 도시한 바와 같이, 이 제5 실시 형태의 광전 변환 셀(22E)은, 소자 분리 영역(33)으로 구획되고, 또한 제1 및 제2 광전 변환 영역(23L, 23R) 각각에 서로 분리하여 배치된 2개의 소자 형성 영역(21f)과, 소자 분리 영역(33)으로 구획되고, 또한 제1 및 제2 광전 변환 영역(23L, 23R) 각각에 걸쳐서 배치된 소자 형성 영역(21e)을 갖는 평면 패턴으로 되어 있다. 또한, 이 제5 실시 형태의 광전 변환 셀(22E)은, 광전 변환 셀(22E)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31)(31a, 31b) 중 한쪽의 화소 분리 영역(31)(31a)과, 화소내 분리 영역(34)의 사이에 배치된 급전 영역(21z)을 포함하는 평면 패턴으로 되어 있다. 그리고, 2개의 소자 형성 영역(21f) 각각에 화소 트랜지스터(Qt)가 마련되어 있다. 그리고, 급전 영역(21z)에 p형 콘택트 영역(p형 반도체 영역)(48)이 마련되어 있다.
도 11에 도시한 바와 같이, 2개의 소자 형성 영역(21f) 각각은, 평면으로 보아 Y 방향으로 연신되고, 또한 화소내 분리 영역(34) 및 급전 영역(21z)을 사이에 두고 서로 인접하여 배치되어 있다. 그리고, 화소 트랜지스터(Qt)는, 소스 영역 및 드레인 영역이 Y 방향으로 배열되는 배향으로 2개의 소자 형성 영역(21f) 각각에 마련되어 있다.
도 11에 도시한 바와 같이, 이 제5 실시 형태의 소자 형성 영역(21e)은, 도 10에 도시하는 상술한 제4 실시 형태의 소자 형성 영역(21e)과는 평면 패턴이 약간 다르지만, 도 10에 도시하는 소자 형성 영역(21e)과 마찬가지로, 제1 부분(21e1)과, 한 쌍의 제2 부분(21e2)을 포함한다. 그리고, 이 제5 실시 형태의 소자 형성 영역(21e)에서도, 도 10에 도시하는 제4 실시 형태의 소자 형성 영역(21e)과 마찬가지의 배치로 2개의 전송 트랜지스터(TR1, TR2) 및 1개의 전하 보유 영역(FD)이 마련되어 있다.
도 11에 도시한 바와 같이, 이 제5 실시 형태의 콘택트 영역(48)은, 상술한 제4 실시 형태의 도 10에 도시하는 콘택트 영역(48)과는 달리, 평면으로 보아 광전 변환 셀(22E)을 사이에 두고 X 방향으로 연신되는 2개의 화소 분리 영역(31)(31a, 31b) 중 한쪽의 화소 분리 영역(31)(31a)과 화소내 분리 영역(34)의 사이에 배치되고, 제1 및 제2 광전 변환 영역(23L, 23R)에서 공유되어 있다.
소자 형성 영역(21f 및 21e) 각각은, 상세하게 도시하고 있지 않지만, 도 5 내지 도 7에 도시하는 제1 실시 형태의 소자 형성 영역(21a 및 21b1, 21b2)과 마찬가지로, 반도체층(21)의 제1면(S1)측의 표층부에 마련되어 있음과 함께, 반도체층(21)의 두께 방향(Z 방향)에 있어서, p형 반도체 영역(24)을 개재하여 제1 및 제2 광전 변환 영역(23L, 23R) 각각의 광전 변환부(25)와 중첩하고 있다.
또한, 상술한 제4 실시 형태에서는, 도 11에 도시한 바와 같이, 평면으로 보아 화소 분리 영역(31b)과 화소 분리 영역(31c)이 이루는 각부측, 및 화소 분리 영역(31b)과 화소 분리 영역(31d)이 이루는 각부측에 각각 급전 영역(21z) 및 p형 콘택트 영역(48)을 배치하고 있다. 이에 반해, 이 제5 실시 형태에서는, 각각의 각부측에의 급전 영역(21z) 및 콘택트 영역(48)의 배치는 행하고 있지 않고, 제1 및 제2 광전 변환 영역(23L, 23R)에서 공유된 급전 영역(21z) 및 콘택트 영역(48)을 화소내 분리 영역(34)과 화소 분리 영역(31a)의 사이에 배치하고 있다.
이 제5 실시 형태에 관한 광전 변환 셀(22E)은, 상술한 제4 실시 형태와 마찬가지로, 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)이 공유하는 n형 전하 보유 영역(FD)을, 평면으로 보아 화소 분리 영역(31)(31b)과 화소내 분리 영역(34)의 사이에 배치하고 있으므로, 제1 및 제2 광전 변환 영역(23L, 23R) 각각에 n형 전하 축적 영역(FD)을 배치하는 경우와 비교하여, 화소 트랜지스터(Qt) 및 전송 트랜지스터(TR1, TR2)를 포함하는 능동 소자의 광전 변환 셀(22) 내에서의 배치 자유도를 높일 수 있다.
또한, 이 제5 실시 형태의 광전 변환 셀(22E)은, 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)이 공유하는 p형 콘택트 영역(48)을, 평면으로 보아 화소 분리 영역(31)(31a)과 화소내 분리 영역(34)의 사이에 배치하고 있으므로, 제1 및 제2 광전 변환 영역(23L, 23R) 각각에 p형 콘택트 영역(48)을 배치하는 경우와 비교하여, 화소 트랜지스터(Qt) 및 전송 트랜지스터(TR1, TR2)를 포함하는 능동 소자의 광전 변환 셀(22) 내에서의 배치 자유도를 높일 수 있다.
또한, 이 제5 실시 형태의 광전 변환 셀(22E)은, n형 전하 보유 영역(FD)의 배치 및 p형 콘택트 영역(48)의 배치 양쪽을 조합하여 채용하고 있으므로, n형 전하 보유 영역(FD)의 배치 및 p형 콘택트 영역(48)의 배치 중 어느 한쪽을 채용하는 경우와 비교하여, 화소 트랜지스터(Qt) 및 전송 트랜지스터(TR1, TR2)를 포함하는 능동 소자의 광전 변환 셀(22) 내에서의 배치 자유도를, 보다 한층 높이는 것이 가능하게 된다.
또한, 이 제5 실시 형태의 광전 변환 셀(22E)에서도, 화소내 분리 영역(34)과 화소 분리 영역(31a, 31b)의 사이가 오버플로 패스로서 기능한다.
또한, 이 제5 실시 형태의 광전 변환 셀(22E)에서도, 상술한 제1 실시 형태의 광전 변환 셀(22A)과 마찬가지로, 도 4 내지 도 7에 도시하는 p형 반도체 영역(24), 광전 변환부(25) 및 n형 반도체 영역(26)을 구비하고 있다.
〔제6 실시 형태〕
이 제6 실시 형태에 관한 고체 촬상 장치는, 도 10에 도시하는 제4 실시 형태의 광전 변환 셀(22D) 대신에 도 12에 도시하는 광전 변환 셀(22F)을 구비하고 있다. 도 12에 도시하는 제6 실시 형태의 광전 변환 셀(22F)은, 기본적으로 도 10에 도시하는 제4 실시 형태에 관한 광전 변환 셀(22D)과 마찬가지의 구성으로 되어 있으며, 평면 패턴이 다르게 되어 있다.
즉, 도 10에 도시하는 제4 실시 형태의 광전 변환 셀(22D)은, 평면으로 보아 화소 분리 영역(31)(31b)측의 2개의 각부측 각각에 급전 영역(21z) 및 p형 콘택트 영역(48)을 배치한 평면 패턴으로 되어 있다.
이에 반해, 도 12에 도시하는 바와 같이, 이 제6 실시 형태의 광전 변환 셀(22F)은, 평면으로 보아 화소내 분리 영역(34)을 사이에 두고 제1 및 제2 광전 변환 영역(23L, 23R) 각각에 소자 분리 영역(33)으로 구획된 급전 영역(21z)이 마련되어 있다. 그리고, 이 2개의 급전 영역(21z) 각각에는 p형 콘택트 영역(48)이 마련되어 있다.
2개의 p형 콘택트 영역(48) 중, 한쪽(제1 광전 변환 영역(23L)측)의 p형 콘택트 영역(48)은, 제1 광전 변환 영역(23L)에 있어서, 평면으로 보아 소자 형성 영역(21d)의 한쪽의 제2 부분(21d2)과, 소자 형성 영역(21e)의 한쪽의 제2 부분(21e2)의 사이에 배치되어 있다. 또한, 다른 쪽(제2 광전 변환 영역(23R)측)의 p형 콘택트 영역(48)은, 제2 광전 변환 영역(23R)에 있어서, 평면으로 보아 소자 형성 영역(21d)의 다른 쪽의 제2 부분(21d2)과, 소자 형성 영역(21e)의 다른 쪽의 제2 부분(21e2)의 사이에 배치되어 있다.
이 제6 실시 형태의 광전 변환 셀(22F)은, 상술한 제4 실시 형태와 마찬가지로, 소자 형성 영역(21d)이 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에 걸쳐서 연신되고, 또한 평면으로 보아 화소 분리 영역(31)(31a, 31b)과 화소내 분리 영역(34)의 사이를 가로지르고 있다.
또한, 이 제6 실시 형태의 광전 변환 셀(22F)은, 상술한 제4 실시 형태와 마찬가지로, 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)이 공유하는 n형의 전하 보유 영역(FD)을, 평면으로 보아 화소 분리 영역(31)(31b)과 화소내 분리 영역(34)의 사이에 배치하고 있다.
그리고, 이 제6 실시 형태의 광전 변환 셀(22F)에서도, 소자 형성 영역(21d)의 배치 및 전하 보유 영역(FD)의 배치 양쪽을 조합하여 채용하고 있다.
따라서, 이 제6 실시 형태의 광전 변환 셀(22F)에서도, 상술한 제4 실시 형태의 광전 변환 셀(22D)과 마찬가지의 효과가 얻어진다.
또한, 이 제6 실시 형태의 광전 변환 셀(22F)에서도, 화소내 분리 영역(34)과 화소 분리 영역(31)(31a, 31b)의 사이가 오버플로 패스로서 기능한다.
또한, 이 제6 실시 형태의 광전 변환 셀(22F)에서도, 상술한 제1 실시 형태의 광전 변환 셀(22A)과 마찬가지로, 도 4 내지 도 7에 도시하는 p형 반도체 영역(24), 광전 변환부(25) 및 n형 반도체 영역(26)을 구비하고 있다.
〔제7 실시 형태〕
이 제7 실시 형태에 관한 고체 촬상 장치는, 도 12에 도시하는 제6 실시 형태의 광전 변환 셀(22F) 대신에 도 13에 도시하는 광전 변환 셀(22G)을 구비하고 있다. 도 13에 도시하는 제7 실시 형태의 광전 변환 셀(22G)은, 기본적으로 도 12에 도시하는 제6 실시 형태의 광전 변환 셀(22F)과 마찬가지의 구성으로 되어 있으며, 평면 패턴이 다르게 되어 있다.
즉, 도 13에 도시하는 바와 같이, 이 제7 실시 형태에 관한 광전 변환 셀(22G)은, 소자 분리 영역(33)으로 구획된 소자 형성 영역(21d)의 한 쌍의 제2 부분(21d2)에 있어서, 다른 쪽(제2 광전 변환 영역(23R)측)의 제2 부분(21a2)의 Y 방향의 길이가 한쪽(제1 광전 변환 영역(23L)측)의 제2 부분(21a2)의 Y 방향의 길이보다도 길게 되어 있다. 그리고, 평면으로 보아, 한쪽의 제2 부분(21a2)과, 소자 형성 영역(21e)의 한 쌍의 제2 부분(21e2) 중 한쪽의 제2 부분(21e2)의 사이에, 소자 분리 영역(33)으로 구획된 급전 영역(21z)이 마련되어 있다. 그리고, 이 급전 영역(21z)에 p형 콘택트 영역(48)이 마련되어 있다.
또한, 이 제7 실시 형태에 관한 광전 변환 셀(22G)은, 소자 형성 영역(22d)의 제2 광전 변환 영역(23R)측의 각부에 배치된 화소 트랜지스터(Qt)의 게이트 면적이, 소자 형성 영역(22d)의 제1 광전 변환 영역(23L)측의 각부에 배치된 화소 트랜지스터(Qt)의 게이트 면적보다도 크게 되어 있다.
이 제7 실시 형태에 관한 광전 변환 셀(22G)에서도, 소자 형성 영역(21d)이 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에 걸쳐서 연신되고, 또한 평면으로 보아 화소 분리 영역(31)(31a)과 화소내 분리 영역(34)의 사이를 가로지르고 있다. 따라서, 이 제7 실시 형태의 광전 변환 셀(22G)에서도, 상술한 제6 실시 형태의 광전 변환 셀(22F)과 마찬가지의 효과가 얻어진다.
〔제8 실시 형태〕
이 제8 실시 형태에 관한 고체 촬상 장치는, 도 14에 도시하는 광전 변환 셀(22H)을 구비하고 있다. 이 제8 실시 형태의 광전 변환 셀(22H)은, 기본적으로 상술한 제1 실시 형태의 도 4에 도시하는 광전 변환 셀(22A)과 마찬가지의 구성으로 되어 있으며, 평면 패턴이 다르게 되어 있다.
즉, 도 14에 도시하는 바와 같이, 이 제8 실시 형태의 광전 변환 셀(22H)은, 도 4에 도시하는 2개의 소자 형성 영역(21b1, 21b2)과, 하나의 급전 영역(21z)을 포함하고, 또한 도 4에 도시하는 소자 형성 영역(21a) 대신에, 도 11에 도시하는 2개의 소자 형성 영역(21f)을 포함한다. 그리고, 급전 영역(21z)에 p형 콘택트 영역(48)이 마련되어 있다.
즉, 이 제8 실시 형태의 광전 변환 셀(22H)은, 소자 분리 영역(33)에 의해 구획된 5개의 반도체 영역을 포함한다. 구체적으로는, 5개의 반도체 영역은, 2개의 p형 반도체 영역(24 및 24)과, 2조의 한 쌍의 주 전극 영역(n형 반도체 영역)(46 및 47)과, 1개의 p형 콘택트 영역(p형 반도체 영역)(48)을 포함한다.
그리고, 표현을 바꾸면, 5개의 반도체 영역은, 제1 전송 트랜지스터(전송 트랜지스터(TR1))가 마련된 제1 반도체 영역(p형 반도체 영역(24))과, 제2 전송 트랜지스터(전송 트랜지스터(TR2))가 마련된 제2 반도체 영역(p형 반도체 영역(24))을 포함한다. 또한, 5개의 반도체 영역은, 제1 및 제2 전송 트랜지스터(전송 트랜지스터(TR1 및 TR2)) 이외의 제1 화소 트랜지스터(화소 트랜지스터(Qt))가 마련된 제3 반도체 영역(한 쌍의 주 전극 영역(n형 반도체 영역)(46 및 47))과, 제1 및 제2 전송 트랜지스터(전송 트랜지스터(TR1 및 TR2)) 이외의 제2 화소 트랜지스터(화소 트랜지스터(Qt))가 마련된 제4 반도체 영역(한 쌍의 주 전극 영역(n형 반도체 영역)(46 및 47))과, p형 반도체 영역(p형 콘택트 영역(48))을 포함한다.
도 14에 도시하는 바와 같이, 이 제8 실시 형태의 급전 영역(21z) 및 콘택트 영역(48)은, 평면으로 보아 2개의 화소내 분리 영역(32)의 사이에 배치되고, 도 4에 도시하는 제1 실시 형태의 급전 영역(21z) 및 p형 콘택트 영역(48)보다도 Y 방향의 길이가 길게 되어 있다. 그리고, 이 제8 실시 형태의 2개의 소자 형성 영역(21f)은, 급전 영역(21z), 콘택트 영역(48) 및 화소 분리 영역(31a)측의 화소내 분리 영역(32)을 사이에 두고 X 방향으로 서로 인접하여 제1 및 제2 광전 변환 영역(23L, 23R)에 개별로 배치되어 있다. 또한, 이 제8 실시 형태의 2개의 소자 형성 영역(21b1, 21b2)은, 급전 영역(21z), 콘택트 영역(48) 및 화소 분리 영역(31b)측의 화소내 분리 영역(32)을 사이에 두고 X 방향으로 서로 인접하여 제1 및 제2 광전 변환 영역(23L, 23R)에 개별로 배치되어 있다.
이 제8 실시 형태의 광전 변환 셀(22H)에서도, 상술한 제1 실시 형태와 마찬가지로, 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에서 공유된 p형 콘택트 영역(48)을, 평면으로 보아 2개의 화소내 분리 영역(32)의 사이에 배치하고 있으므로, 제1 및 제2 광전 변환 영역(23L, 23R) 각각에 콘택트 영역(48)을 개별로 배치하는 경우와 비교하여, 화소 트랜지스터(Qt) 및 전송 트랜지스터(TR1, TR2)를 포함하는 능동 소자의 광전 변환 셀(22) 내에서의 배치 자유도를 높일 수 있다.
또한, 이 제8 실시 형태에 관한 고체 촬상 장치는, 표현(보는 방식)을 바꾸었을 경우, 도 14, 도 5 내지 도 7을 참조하여 설명하면, 이하의 구성을 포함한다.
즉, 이 제8 실시 형태에 관한 고체 촬상 장치는, 반도체 기판으로서의 반도체층(21)에 마련된 제1 화소(화소(3))와, 이 제1 화소와 평면으로 보아 서로 이웃하는(인접하는) 다른 화소(3)를 분리하는 제1 영역(평면 형상이 사각형 부분의 화소 분리 영역(31))과, 제1 화소 내에 마련된 광전 변환부(25)가 평면으로 보아 차단된 제2 영역(화소 이내 부분의 화소내 분리 영역(32))을 포함하는 트렌치를 구비하고 있다. 여기서, 트렌치는, 도 5 내지 도 7에 도시하는 반도체층(21)의 두께 방향으로 연신되어, 반도체층(21)의 제1면(S1) 및 제2면(S2)에 걸쳐서 관통하는 구성과, 반도체층(21)의 두께 방향으로 연신되어, 반도체층(21)의 제1면(S1) 및 제2면(S2) 중 적어도 어느 한 쪽의 면으로부터 이격되는 구성을 포함한다. 이 제8 실시 형태에서는, 트렌치는, 이것에 한정되지 않지만, 예를 들어 반도체층(21)을 관통하고 있다.
그리고, 평면으로 보아 제2 영역은, 제1 화소(화소(3))에 마련된 제1 플로팅 디퓨전 영역(전하 보유 영역(FD1))과, 제2 플로팅 디퓨전 영역(전하 보유 영역(FD2))의 사이에 제1 부분(한쪽의 화소내 분리 영역(32))을 갖는다. 또한, 평면으로 보아 제2 영역은, 제1 화소(화소(3))에 마련된 제1 트랜지스터(한쪽의 화소 트랜지스터(Qt))와 제2 트랜지스터(다른 쪽의 화소 트랜지스터(Qt))의 사이에 제2 부분(다른 쪽의 화소내 분리 영역(32))을 갖는다.
그리고, 평면으로 보아 제2 영역의 제1 부분(한쪽의 화소내 분리 영역(32))과, 제2 영역의 제2 부분(화소내 분리 영역(32))의 사이에 p형 콘택트 영역(48)이 마련되어 있다.
평면으로 보아 제2 영역의 제1 부분(한쪽의 화소내 분리 영역(32))과, 콘택트 영역(48)과, 제2 영역의 제2 부분(다른 쪽의 화소내 분리 영역(32))은, 이 순서로 Y 방향(제1 방향)을 따라 배열되어 있다.
제1 트랜지스터(한쪽의 화소 트랜지스터(Qt))의 한쪽의 주 전극 영역(제1 콘택트)(46)과, 게이트 전극(45)과, 다른 쪽의 주 전극 영역(제2 콘택트)(47)은, 이 순서로 Y 방향(제1 방향)을 따라 배열되어 있다.
제2 트랜지스터(다른 쪽의 화소 트랜지스터(Qt))의 한쪽의 주 전극 영역(제3 콘택트)(46)과, 게이트 전극(45)과, 다른 쪽의 주 전극 영역(제4 콘택트)(47)은, 이 순서로 Y 방향(제1 방향)을 따라 배열되어 있다.
콘택트 영역(48)은, 화소(3)의 중심에 마련되고, p형 반도체 영역(불순물 영역)으로 구성되어 있다.
또한 표현(보는 방식)을 바꾸었을 경우, 이 제8 실시 형태에 관한 고체 촬상 장치는, 반도체 기판에 마련된 제1 화소(화소(3))와, 이 제1 화소와 평면으로 보아 서로 이웃하는(인접하는) 다른 화소(3)를 분리하는 분리 영역을 갖는다. 분리 영역은, 평면으로 보아 Y 방향에 있어서 서로 반대측에 위치하는 제1 부분(화소 분리 영역(31a)) 및 제2 부분(화소 분리 영역(31b))과, X 방향에 있어서 서로 반대측에 위치하는 제3 부분(화소 분리 영역(31a)) 및 제4 부분(화소 분리 영역(31b))과, 평면으로 보아 제1 부분(화소 분리 영역(31a))과 제2 부분(화소 분리 영역(31b))의 사이에 마련된 제5 부분(한쪽의 화소내 분리 영역(32)) 및 제6 부분(다른 쪽의 화소내 분리 영역(32))을 포함한다. 제1 부분(화소 분리 영역(31a))과 제2 부분(화소 분리 영역(31b))은 대향하고, 제3 부분(화소 분리 영역(31c))과 제4 부분(화소 분리 영역(31d))은 대향하고 있다.
그리고, 평면으로 보아 제1 화소(화소(3))는, 분리 영역의 제1 부분 내지 제4 부분(화소 분리 영역(31a 내지 31d))에 둘러싸여 있다.
그리고, 평면으로 보아 제5 부분(한쪽의 화소내 분리 영역(32))과 제6 부분(다른 쪽의 화소내 분리 영역(32))의 사이에 p형 콘택트 영역(48)이 마련되어 있다.
그리고, 제5 부분(한쪽의 화소내 분리 영역(32))은 제1 부분(화소 분리 영역(31a))과 접하고, 제6 부분(다른 쪽의 화소내 분리 영역(32))은 제2 부분(화소 분리 영역(31b))과 접하고 있다.
평면으로 보아 제1 부분(화소 분리 영역(31a))과 제5 부분(한쪽의 화소내 분리 영역(32))이 이루는 각(각도)은 수직이며, 또한, 평면으로 보아 제2 부분(화소 분리 영역(31b))과 제6 부분(다른 쪽의 화소내 분리 영역(32))이 이루는 각(각도)도 수직이다. 바꾸어 말하면, 평면으로 보아 제5 부분(한쪽의 화소내 분리 영역(32))은 제1 부분(화소 분리 영역(31a))에 대하여 수직으로 돌출되고, 또한, 제6 부분(다른 쪽의 화소내 분리 영역(32))은 제2 부분(화소 분리 영역(31a))에 대하여 수직으로 돌출된다. 이 제5 부분(한쪽의 화소내 분리 영역(32)) 및 제6 부분(다른 쪽의 화소내 분리 영역(32))은 「돌기부」 혹은 「볼록부」로서 기능하고, 「돌기부」 혹은 「볼록부」라고 표현할 수 있다.
평면으로 보아 제5 부분(한쪽의 화소내 분리 영역(32))과, 콘택트 영역(48)과, 제6 부분(다른 쪽의 화소내 분리 영역(32))은, 이 순서로 Y 방향(제1 방향)을 따라 배열되어 있다.
제1 트랜지스터(한쪽의 화소 트랜지스터(Qt))의 제1 콘택트(주 전극 영역(46))와, 게이트 전극(45)과, 제2 콘택트(주 전극 영역(47))는, 이 순서로 Y 방향(제1 방향)을 따라 배열되어 있다.
평면으로 보아 제2 트랜지스터(다른 쪽의 화소 트랜지스터(Qt))의 제3 콘택트(주 전극 영역(46))와, 게이트 전극(45)과, 제4 콘택트(주 전극 영역(47))는, 이 순서로 Y 방향(제1 방향)을 따라 배열되어 있다.
콘택트 영역(48)은, 화소(3)의 중심에 마련되고, p형 반도체 영역(불순물 영역)으로 구성되어 있다.
〔제9 실시 형태〕
이 제9 실시 형태에 관한 고체 촬상 장치는, 상술한 제1 실시 형태의 도 4에 도시하는 광전 변환 셀(22A) 대신에 도 15에 도시하는 광전 변환 셀(22I)을 구비하고 있다. 도 15에 도시하는 제9 실시 형태의 광전 변환 셀(22I)은, 기본적으로 상술한 제1 실시 형태의 도 4에 도시하는 광전 변환 셀(22A)과 마찬가지의 구성으로 되어 있으며, 평면 패턴이 다르게 되어 있다.
즉, 도 15에 도시하는 바와 같이, 이 제9 실시 형태의 광전 변환 셀(22I)은, 도 4에 도시하는 2개의 소자 형성 영역(21b1, 21b2)과, 도 4에 도시하는 제1 실시 형태의 급전 영역(21z) 대신에 상술한 제2 실시 형태의 도 8에 도시하는 2개의 급전 영역(21z)을 포함한다. 또한, 이 제9 실시 형태의 광전 변환 셀(22I)은, 도 4에 도시하는 소자 형성 영역(21a) 대신에, 도 15에 도시하는 바와 같이, 소자 분리 영역(33)으로 구획된 소자 형성 영역(21g)을 포함한다. 그리고, 2개의 급전 영역(21z) 각각에 p형 콘택트 영역(48)이 마련되어 있다.
도 15에 도시하는 바와 같이, 이 제9 실시 형태의 2개의 소자 형성 영역(21b1, 21b2)은, 상술한 제1 실시 형태와 마찬가지로, 화소 분리 영역(31b)측의 화소내 분리 영역(32)을 사이에 두고 X 방향으로 서로 인접하여 제1 및 제2 광전 변환 영역(23L, 23R)에 개별로 배치되어 있다. 또한, 이 제9 실시 형태의 2개의 급전 영역(21z)은, 상술한 제2 실시 형태와 마찬가지로, 화소 분리 영역(31a)측의 화소내 분리 영역(32)을 사이에 두고 X 방향으로 서로 인접하여 제1 및 제2 광전 변환 영역(23L, 23R)에 개별로 배치되어 있다.
도 15에 도시하는 바와 같이, 소자 형성 영역(21g)은, 평면으로 보아, 제1 광전 변환 영역(23L)의 소자 형성 영역(21b1)과 급전 영역(21z)의 사이, 2개의 화소내 분리 영역(32)의 사이, 및 제2 광전 변환 영역(23R)의 소자 형성 영역(21b1)과 급전 영역(21z)의 사이에 걸쳐서 배치되어 있다. 그리고, 소자 형성 영역(21g)에는 1개의 화소 트랜지스터(Qt)가 마련되어 있다. 화소 트랜지스터(Qt)는, 게이트 전극(45)이 평면으로 보아 2개의 화소내 분리 영역(32)을 가로질러서, 한쪽의 주 전극 영역(47)이 소자 형성 영역(21g)의 제1 광전 변환 영역(23L)측에 마련되고, 다른 쪽의 주 전극 영역(47)이 소자 형성 영역(21g)의 제2 광전 변환 영역(23R)측에 마련되어 있다.
이 제9 실시 형태의 광전 변환 셀(22I)에서도, 제1 실시 형태의 광전 변환 셀(22A)과 마찬가지로, 소자 형성 영역(21g)이 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에 걸쳐서 연신되고, 또한 평면으로 보아 화소내 분리 영역(32)의 사이를 가로지르고 있다. 따라서, 이 제9 실시 형태에 관한 고체 촬상 장치에서도, 상술한 제1 실시 형태에 관한 고체 촬상 장치(1A)와 마찬가지의 효과가 얻어진다.
〔제10 실시 형태〕
이 제10 실시 형태에 관한 고체 촬상 장치는, 상술한 제6 실시 형태의 도 12에 도시하는 광전 변환 셀(22F) 대신에 도 16에 도시하는 광전 변환 셀(22J)을 구비하고 있다. 도 16에 도시하는 제10 실시 형태의 광전 변환 셀(22J)은, 기본적으로 도 12에 도시하는 제6 실시 형태의 광전 변환 셀(22F)과 마찬가지의 구성으로 되어 있으며, 평면 패턴이 다르게 되어 있다.
즉, 도 16에 도시하는 바와 같이, 이 제10 실시 형태의 광전 변환 셀(22J)은, 도 12에 도시하는 제6 실시 형태의 소자 형성 영역(21e) 및 2개의 급전 영역(21z)과, 도 12에 도시하는 제6 실시 형태의 소자 형성 영역(21d) 대신에 도 15에 도시하는 제9 실시 형태의 소자 형성 영역(21g)을 포함한다. 그리고, 이 제10 실시 형태의 소자 형성 영역(21e)의 한 쌍의 제2 부분(21e2)의 Y 방향의 길이는, 제6 실시 형태의 소자 형성 영역(21e)의 한 쌍의 제2 부분(21e2)의 Y 방향의 길이보다도 길게 되어 있다. 그리고, 이 제10 실시 형태의 2개의 급전 영역(21z)은, 평면으로 보아 제6 실시 형태의 2개의 급전 영역(21z)보다도 화소 분리 영역(31a)측에 배치되어 있다. 그리고, 소자 형성 영역(21g)은, 화소내 분리 영역(34)과, X 방향으로 연신되는 2개의 화소 분리 영역(31) 중 한쪽의 화소 분리 영역(31)(31a)의 사이에 배치되어 있다.
이 제10 실시 형태의 광전 변환 셀(22J)은, 상술한 제6 실시 형태와 마찬가지로, 소자 형성 영역(21g)이 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에 걸쳐서 연신되고, 또한 평면으로 보아 화소 분리 영역(31)(31a)과 화소내 분리 영역(34)의 사이를 가로지르고 있다.
또한, 이 제10 실시 형태의 광전 변환 셀(22J)은, 상술한 제6 실시 형태와 마찬가지로, 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)이 공유하는 n형 전하 보유 영역(FD)을, 평면으로 보아 화소 분리 영역(31b)과 화소내 분리 영역(34)의 사이에 배치하고 있다.
그리고, 이 제10 실시 형태의 광전 변환 셀(22J)에서도, 소자 형성 영역(21g)의 배치 및 전하 보유 영역(FD)의 배치 양쪽을 조합하여 채용하고 있다.
따라서, 이 제10 실시 형태의 광전 변환 셀(22J)에서도, 상술한 제6 실시 형태의 광전 변환 셀(22F)과 마찬가지의 효과가 얻어진다.
〔제11 실시 형태〕
이 제11 실시 형태에 관한 고체 촬상 장치는, 상술한 제7 실시 형태의 도 13에 도시하는 광전 변환 셀(22G) 대신에 도 17에 도시하는 광전 변환 셀(22K)을 구비하고 있다. 도 17에 도시하는 제11 실시 형태의 광전 변환 셀(22K)은, 기본적으로 도 13에 도시하는 제7 실시 형태의 광전 변환 셀(22G)과 마찬가지의 구성으로 되어 있으며, 평면 패턴이 다르게 되어 있다.
즉, 도 17에 도시하는 바와 같이, 이 제11 실시 형태의 광전 변환 셀(22K)은, 도 13에 도시하는 제7 실시 형태의 소자 형성 영역(21e) 및 급전 영역(21z)과, 도 13에 도시하는 제7 실시 형태의 소자 형성 영역(21d) 대신에, 소자 분리 영역(33)으로 구획된 소자 형성 영역(21h)을 포함한다. 그리고, 소자 형성 영역(21h)에 1개의 화소 트랜지스터(Qt)가 마련되어 있다. 그리고, 급전 영역(21z)에는, p형 콘택트 영역(48)이 마련되어 있다.
도 17에 도시하는 바와 같이, 이 제11 실시 형태의 소자 형성 영역(21h)은, 제1 및 제2 광전 변환 영역(23L, 23R)에 걸쳐서 연신되고, 화소 분리 영역(31)(31a)과 화소내 분리 영역(34)의 사이를 가로지르고 있다. 소자 형성 영역(21h)은, 평면으로 보아 화소 분리 영역(31a)과 화소내 분리 영역(34)의 사이를 가로지르는 제1 부분(21h1)과, 이 제1 부분(21h1)의 일단부측 및 타단부측 중 어느 한쪽으로부터, 화소 분리 영역(31a)측과는 반대측, 바꾸어 말하면 소자 형성 영역(21e)측을 향해서 연신되는 제2 부분(21h2)을 포함한다. 이 제11 실시 형태에서는, 제2 부분(21h2)은, 제1 부분(21h1)의 타단부측(제2 광전 변환 영역(23R)측)으로부터 소자 형성 영역(21e)측을 향해서 연신되어 있다.
소자 형성 영역(21h)은, 상세하게 도시하고 있지 않지만, 도 5 내지 도 7에 도시하는 제1 실시 형태의 소자 형성 영역(21a 및 21b1, 21b2)과 마찬가지로, 반도체층(21)의 제1면(S1)측의 표층부에 마련되어 있음과 함께, 반도체층(21)의 두께 방향(Z 방향)에 있어서, p형 반도체 영역(24)을 개재하여 제1 및 제2 광전 변환 영역(23L, 23R) 각각의 광전 변환부(25)와 중첩하고 있다.
도 17에 도시하는 바와 같이, 화소 트랜지스터(Qt)는, 게이트 전극(45)이 화소 분리 영역(31a)과 화소내 분리 영역(34)의 사이를 가로질러서, 한쪽의 주 전극 영역(47)이 소자 형성 영역(21h)의 제1 광전 변환 영역(23L)측에 마련되고, 다른 쪽의 주 전극 영역(47)이 소자 형성 영역(21h)의 제2 광전 변환 영역(23R)측에 마련되어 있다.
이 제11 실시 형태의 광전 변환 셀(22K)은, 상술한 제7 실시 형태와 마찬가지로, 소자 형성 영역(21h)이 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에 걸쳐서 연신되고, 또한 평면으로 보아 화소 분리 영역(31)(31a)과 화소내 분리 영역(34)의 사이를 가로지르고 있다.
또한, 이 제11 실시 형태의 광전 변환 셀(22K)은, 상술한 제7 실시 형태와 마찬가지로, 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)이 공유하는 n형 전하 보유 영역(FD)을, 평면으로 보아 화소 분리 영역(31)(31b)과 화소내 분리 영역(34)의 사이에 배치하고 있다.
그리고, 이 제11 실시 형태의 광전 변환 셀(22K)에서도, 소자 형성 영역(21h)의 배치 및 전하 보유 영역(FD)의 배치 양쪽을 조합하여 채용하고 있다.
따라서, 이 제11 실시 형태의 광전 변환 셀(22K)에서도, 상술한 제7 실시 형태의 광전 변환 셀(22G)과 마찬가지의 효과가 얻어진다.
〔제12 실시 형태〕
이 제12 실시 형태에 관한 고체 촬상 장치는, 도 18에 도시하는 광전 변환 셀(22L)을 구비하고 있다. 도 18에 도시하는 제12 실시 형태의 광전 변환 셀(22L)은, 기본적으로 상술한 제7 실시 형태의 도 13에 도시하는 광전 변환 셀(22G)과 마찬가지의 구성으로 되어 있으며, 소자 형성 영역(22d)에 마련되는 화소 트랜지스터(Qt)의 개수가 다르게 되어 있다.
즉, 상술한 제7 실시 형태의 도 13에 도시하는 광전 변환 셀(22G)은, 소자 형성 영역(21d)에 2개의 화소 트랜지스터(Qt)를 마련하고 있다.
이에 반해, 도 18에 도시하는 바와 같이, 이 제12 실시 형태의 광전 변환 셀(22L)은, 소자 형성 영역(21d)의 2개의 각부 중 어느 한쪽의 각부에 화소 트랜지스터(Qt)를 배치하고 있다. 이 제12 실시 형태에서는, 소자 형성 영역(21d)의 제2 광전 변환 영역(23R)측의 각부에 화소 트랜지스터(Qt)를 배치하고 있다.
이 제12 실시 형태의 광전 변환 셀(22L)에서도, 상술한 제7 실시 형태의 광전 변환 셀(22G)과 마찬가지의 효과가 얻어진다.
〔제13 실시 형태〕
이 제13 실시 형태에서는, 4개의 화소를 포함하는 화소 블록(화소 단위)마다 판독 회로가 마련된 고체 촬상 장치에 대하여 설명한다.
이 제13 실시 형태에 관한 고체 촬상 장치(1B)는, 도 19에 도시하는 화소 블록(화소 단위)(61B) 및 판독 회로(15B)를 구비하고 있다.
도 19 및 도 20에 도시하는 바와 같이, 화소 블록(61B)은, 복수의 화소(3)를 포함한다. 이 제13 실시 형태에서는, 화소 블록(61B)은, 이것에 한정되지 않지만, 예를 들어, 평면으로 보아 X 방향 및 Y 방향 각각의 방향으로 2개씩의 2×2배열로 배치된 4개의 화소(3)(3a, 3b, 3c, 3d)를 포함한다. 도 19 및 도 20에서는 주로 1개의 화소 블록(61B)을 도시하고 있지만, 화소 블록(61B)은, X 방향 및 Y 방향 각각의 방향으로 반복 배치되어 있다.
4개의 화소(3)(3a, 3b, 3c, 3d) 중, 화소(3a)는, 도 21a에 도시하는 광전 변환 셀(22M1)을 포함한다. 화소(3b)는, 도 21b에 도시하는 광전 변환 셀(22M2)을 포함한다. 화소(3c)는, 도 21c에 도시하는 광전 변환 셀(22M3)을 포함한다. 화소(3d)는, 도 22d에 도시하는 광전 변환 셀(22M4)을 포함한다. 광전 변환 셀(22M1, 22M2, 22M3 및 22M4) 각각은, 기본적으로 상술한 제1 실시 형태의 도 4에 도시하는 광전 변환 셀(22A)과 마찬가지의 구성으로 되어 있으며, 급전 영역(21z)의 배치가 다르게 되어 있다. 또한, 광전 변환 셀(22M1)에서는, 소자 형성 영역(21a)에 화소 트랜지스터(Qt)로서 1개의 리셋 트랜지스터(RST)가 배치되고, 광전 변환 셀(22M2, 22M3 및 22M4) 각각에는, 상술한 제1 실시 형태의 도 4에 도시하는 광전 변환 셀(22A)과 마찬가지로, 소자 형성 영역(21a)에 화소 트랜지스터(Qt)로서 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)가 배치되어 있다. 즉, 광전 변환 셀(22M1)은, 능동 소자로서 리셋 트랜지스터(RST)를 포함하고, 광전 변환 셀(22M2, 22M3 및 22M4) 각각은, 능동 소자로서 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)를 포함한다. 그리고, 이들 트랜지스터(AMP, SEL, RST)는, 상술한 제1 실시 형태의 도 7에 도시하는 화소 트랜지스터(Qt)와 마찬가지의 구성으로 되어 있다.
도 21a 내지 도 21d에 도시하는 바와 같이, 광전 변환 셀(22M1, 22M2, 22M3 및 22M4) 각각은, 평면으로 보아 소자 형성 영역(21b1, 21b2)측이며 2개의 각부측에 각각 급전 영역(21z)이 배치되어 있다. 그리고, 각각의 급전 영역(21z)에는 p형 콘택트 영역(48)이 마련되어 있다. 즉, 광전 변환 셀(22M1, 22M2, 22M3 및 22M4) 각각은, 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R) 각각에, 급전 영역(21z) 및 콘택트 영역(48)이 배치되어 있다.
도 21a에 도시하는 바와 같이, 화소(3a)의 광전 변환 셀(22M1)은, 이것에 한정되지 않지만, 예를 들어 제2 광전 변환 영역(23R)측에 리셋 트랜지스터(RST)(Qt)가 배치되고, 제1 광전 변환 영역(23L)측에서는 화소 트랜지스터의 배치가 생략되어 있다.
도 22b에 도시하는 바와 같이, 화소(3b)의 광전 변환 셀(22M2)은, 이것에 한정되지 않지만, 예를 들어, 제1 광전 변환 영역(23L)측에 증폭 트랜지스터(AMP)가 배치되고, 제2 광전 변환 영역(23R)측에 선택 트랜지스터(SEL)가 배치되어 있다.
도 22c에 도시하는 바와 같이, 화소(3c)의 광전 변환 셀(22M3)은, 이것에 한정되지 않지만, 예를 들어, 제1 광전 변환 영역(23L)측에 증폭 트랜지스터(AMP)가 배치되고, 제2 광전 변환 영역(23R)측에 선택 트랜지스터(SEL)가 배치되어 있다.
도 22d에 도시하는 바와 같이, 화소(3d)의 광전 변환 셀(22M4)은, 이것에 한정되지 않지만, 예를 들어, 제1 광전 변환 영역(23L)측에 선택 트랜지스터(SEL)가 배치되고, 제2 광전 변환 영역(23R)측에 증폭 트랜지스터(AMP)가 배치되어 있다.
즉, 광전 변환 셀(22M2 및 22M3)과, 광전 변환 셀(22M4)은, 제1 및 제2 광전 변환 영역(23L, 23R)에 배치되는 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)가 반대로 되어 있다.
<광전 변환 셀의 배향>
도 20에 도시하는 바와 같이, 화소(3a)의 광전 변환 셀(22M1)과, 화소(3b)의 광전 변환 셀(22M2)은, X 방향에 있어서, 화소(3a)의 제2 광전 변환 영역(23R)과 화소(3b)의 제1 광전 변환 영역(23L)이 서로 인접하여 배치되어 있다. 즉, 화소(3a)의 리셋 트랜지스터(RST)와, 화소(3b)의 증폭 트랜지스터(AMP)가, X 방향에 있어서 서로 인접하고 있다.
또한, 도 20에 도시하는 바와 같이, 화소(3c)의 광전 변환 셀(22M3)과, 화소(3d)의 광전 변환 셀(22M4)은, X 방향에 있어서, 화소(3c)의 제1 광전 변환 영역(23L)과 화소(3d)의 제2 광전 변환 영역(23R)이 서로 인접하고 있다. 즉, 화소(3c)의 증폭 트랜지스터(AMP)와, 화소(3d)의 증폭 트랜지스터(AMP)가, X 방향에 있어서 서로 인접하고 있다.
또한, 화소(3a)의 광전 변환 셀(22M1)과, 화소(3c)의 광전 변환 셀(22M3)은, Y 방향에 있어서, 화소(3a)의 제1 광전 변환 영역(23L)과 화소(3c)의 제2 광전 변환 영역(23R)이 서로 인접하고 있음과 함께, 화소(3a)의 제2 광전 변환 영역(23R)과 화소(3c)의 제1 광전 변환 영역(23L)이 서로 인접하고 있다. 즉, 도 23에 도시하는 바와 같이, 화소(3a)의 전하 보유 영역(FD1, FD2) 및 2개의 콘택트 영역(48)과, 화소(3c)의 전하 보유 영역(FD1, FD2) 및 2개의 콘택트 영역(48)이, Y 방향에 있어서 각각 서로 인접하고 있다.
또한, 도 20에 도시하는 바와 같이, 화소(3b)의 광전 변환 셀(22M2)과, 화소(3d)의 광전 변환 셀(22M4)은, Y 방향에 있어서, 화소(3b)의 제1 광전 변환 영역(23L)과 화소(3d)의 제2 광전 변환 영역(23R)이 서로 인접하고 있음과 함께, 화소(3a)의 제2 광전 변환(23R)과 화소(3c)의 제1 광전 변환 영역(23L)이 서로 인접하고 있다. 즉, 도 23에 도시하는 바와 같이, 화소(3b)의 전하 보유 영역(FD1, FD2) 및 2개의 콘택트 영역(48)과, 화소(3d)의 전하 보유 영역(FD1, FD2) 및 2개의 콘택트 영역(48)이, Y 방향에 있어서, 각각 화소 분리 영역(31)을 개재하여 서로 인접하고 있다.
<판독 회로>
도 19에 도시하는 바와 같이, 4개의 화소(3a, 3b, 3c, 3d) 각각의 전하 보유 영역(FD1, FD2)에는, 도전 경로(63)를 통해서 판독 회로(15B)의 입력단이 접속되어 있다. 판독 회로(15B)는, 4개의 화소(3a, 3b, 3c, 3d) 각각의 전하 보유 영역(FD1, FD2)에 보유된 신호 전하를 판독하여, 신호 전하에 기초하는 화소 신호를 출력한다. 판독 회로(15B)는, 4개의 화소(3a, 3b, 3c, 3d)(8개의 광전 변환 영역)에서 공유되고, 화소 블록(61B)마다 마련되어 있다.
판독 회로(15B)는, 이것에 한정되지 않지만, 리셋 트랜지스터(RST)와, 3개의 증폭단 셀(Pc1, Pc2 및 Pc3)을 구비하고 있다. 3개의 증폭단 셀(Pc1, Pc2 및 Pc3) 각각은, 직렬로 접속된 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)를 포함한다.
판독 회로(15B)는, 도 20에 도시하는 회로 블록(62B)에 포함되는 화소 트랜지스터(Qt)로 구성되어 있다. 회로 블록(62B)은, 이것에 한정되지 않지만, Y 방향으로 서로 인접하여 배치된 2개의 화소 블록(61B)에 있어서, 한쪽의 화소 블록(61B)의 화소(3a) 및 화소(3b)에 배치된 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)와, 다른 쪽의 화소 블록(61B)의 화소(3c) 및 화소(3d)에 배치된 2개의 증폭 트랜지스터(AMP) 및 2개의 선택 트랜지스터(SEL)를 포함한다. 즉, 회로 블록(62B)은 Y 방향으로 서로 인접하는 2개의 화소 블록(61B)에 걸쳐서 배치되어 있다.
도 19에 도시하는 3개의 증폭단 셀(Pc1, Pc2 및 Pc3) 중, 하나의 증폭단 셀(Pc1)은, 예를 들어, 도 19 및 도 21b에 도시하는 바와 같이, 한쪽의 화소 블록(61B)의 화소(3b)의 소자 형성 영역(21a)에 한쪽의 주 전극 영역(46)을 공유하여 배치된 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)를 포함한다. 그리고, 나머지 2개의 증폭단 셀(Pc2 및 Pc3)은, 도 19, 도 21c 및 도 21d에 도시하는 바와 같이, 다른 쪽의 화소 블록(61B)의 화소(3c) 및 화소(3d) 각각에 한쪽의 주 전극 영역(46)을 공유하여 배치된 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)를 포함한다.
이 제13 실시 형태의 판독 회로(15B)에 있어서, 도 19에 도시하는 바와 같이, 3개의 증폭단 셀(Pc1, Pc2, Pc3) 각각의 증폭 트랜지스터(AMP)는, 소스 영역이 각각의 선택 트랜지스터(SEL)의 드레인 영역과 전기적으로 접속되고, 드레인 영역이 전원선(VDD) 및 리셋 트랜지스터(RST)의 드레인 영역과 전기적으로 접속되어 있다. 그리고, 3개의 증폭단 셀(Pc1, Pc2, Pc3) 각각의 증폭 트랜지스터(AMP)의 게이트 전극은, 4개의 화소(3a, 3b, 3c, 3d) 각각의 광전 변환 셀(22M1, 22M2, 22M3, 22M4)의 전하 보유 영역(FD1, FD2) 및 리셋 트랜지스터(RST)의 소스 영역과 각각 전기적으로 접속되어 있다.
또한, 3개의 증폭단 셀(Pc1, Pc2, Pc3) 각각의 선택 트랜지스터(SEL)는, 각각의 소스 영역이 수직 신호선(11)(VSL)과 전기적으로 접속되고, 각각의 게이트 전극끼리 전기적으로 접속되어 있다.
즉, 화소 블록(화소 단위)(61B)은, 4개의 각 화소(3)(3a, 3b, 3c, 3d)의 전하 보유 영역(FD1과 FD2)이 서로 전기적으로 접속되어 있다. 그리고, 화소 블록(61B)은, 8개의 전하 보유 영역(FD1, FD2)이 서로 전기적으로 접속되어 있다. 그리고, 8개의 전하 보유 영역(FD1, FD2) 각각은, 증폭단 셀(Pc1)의 증폭 트랜지스터(AMP)(제1 증폭 트랜지스터)의 게이트 전극과 전기적으로 접속되어 있다. 그리고, 8개의 전하 보유 영역(FD1, FD2) 각각은, 증폭단 셀(Pc1)의 증폭 트랜지스터(AMP)(제1 증폭 트랜지스터), 증폭단 셀(Pc2)의 증폭 트랜지스터(AMP)(제2 증폭 트랜지스터) 및 증폭단 셀(Pc3)의 증폭 트랜지스터(AMP)(제3 증폭 트랜지스터) 각각의 게이트 전극과 전기적으로 접속되어 있다.
<결선 상태>
이어서, 화소 블록(51B)의 결선 상태에 대해서, 도 22 내지 도 24를 사용하여 설명한다. 도 23 및 도 24는, 도 22의 일부를 확대한 도면이며, 이하의 설명에서는 주로 도 23 및 도 24를 사용하여 설명한다.
도 23에 도시하는 바와 같이, 화소(3a)의 제1 광전 변환 영역(23L)의 전하 보유 영역(FD1)과, 화소(3c)의 제2 광전 변환 영역(23R)의 전하 보유 영역(FD2)에, 배선(63f1)이 전기적으로 접속되어 있다. 또한, 화소(3a)의 제2 광전 변환 영역(23R)의 전하 보유 영역(FD2)과, 화소(3c)의 제1 광전 변환 영역(23L)의 전하 보유 영역(FD1)에, 배선(63f2)이 전기적으로 접속되어 있다. 그리고, 화소(3a) 및 화소(3c) 각각의 제1 및 제2 광전 변환 영역(23L, 23R)에 있어서, 각각의 전송 트랜지스터(TR1, TR2)의 게이트 전극(43)에, 각각 개별로 배선(63g)이 전기적으로 접속되어 있다.
또한, 화소(3b)의 제1 광전 변환 영역(23L)의 전하 보유 영역(FD1)과, 화소(3d)의 제2 광전 변환 영역(23R)의 전하 보유 영역(FD2)에, 배선(63f3)이 전기적으로 접속되어 있다. 또한, 화소(3b)의 제2 광전 변환 영역(23R)의 전하 보유 영역(FD2)과, 화소(3d)의 제1 광전 변환 영역(23L)의 전하 보유 영역(FD1)에, 배선(63f4)이 전기적 접속되어 있다. 그리고, 화소(3c) 및 화소(3d) 각각의 제1 및 제2 광전 변환 영역(23L, 23R)에 있어서, 각각의 전송 트랜지스터(TR1, TR2)의 게이트 전극(43)에, 각각 개별로 배선(63g)이 전기적으로 접속되어 있다.
그리고, 이 배선(63f1, 63f2, 63f3, 63f4)과, 각각의 배선(63g)은, 예를 들어 1층째의 금속 배선층에 나란히, 바꾸어 말하면 병행하여 마련되어 있다. 그리고, 배선(63f1, 63f2, 63f3, 63f4) 및 각각의 배선(63g)은 층간 절연막으로 덮여 있다. 이 때문에, 화소(3a) 내지 화소(3d)에 있어서, 전송 트랜지스터(TR1, TR2) 각각의 게이트 전극(43)과, 전하 보유 영역(FD1, FD2)의 사이의 용량을 증가시켜서, 전하 보유 영역(FD1, FD2)의 승압이 가능하게 된다.
도 23에 도시하는 바와 같이, 화소(3a)의 제2 광전 변환 영역(23R) 및 화소(3c)의 제1 광전 변환 영역(23L) 각각의 콘택트 영역(48)에 배선(63vs1)이 전기적으로 접속되어 있다. 또한, 화소(3b)의 제1 광전 변환 영역(23L) 및 화소(3d)의 제1 광전 변환 영역(23L) 각각의 콘택트 영역(48)에, 배선(63vs2)이 전기적으로 접속되어 있다.
그리고, 이 배선(63vs1, 63vs2)은, Y 방향으로 연신되고, 또한 X 방향으로 배열되어 예를 들어 다층 배선층의 1층째의 금속 배선층에 마련되어 있다. 그리고, 평면으로 보아 X 방향으로 연신되는 화소 분리 영역(31)과 Y 방향으로 연신되는 화소 분리 영역(31)의 교차부에서 일체화되어 있다. 그리고, 배선(63vs1, 63vs2)은 층간 절연막으로 덮여 있다. 그리고, 배선(63vs1, 63vs2)에는, 제1 기준 전위로서 예를 들어 0V가 인가된다.
도 23에 도시하는 바와 같이, 배선(63vs1, 63vs2)은, X 방향으로 서로 인접하는 화소(3a) 및 화소(3b)에 있어서, 평면으로 보아 한쪽의 화소(3a)의 전하 보유 영역(FD1, FD2)과 다른 쪽의 화소(3b)의 전하 보유 영역(FD1, FD2)의 사이에 배치되어 있다. 또한, 배선(63vs1, 63vs2)은, X 방향에 있어서 서로 인접하는 화소(3c) 및 화소(3d)에 있어서, 평면으로 보아 한쪽의 화소(3c)의 전하 보유 영역(FD1, FD2)과 다른 쪽의 화소(3d)의 전하 보유 영역(FD1, FD2)의 사이에 배치되어 있다. 따라서, X 방향으로 서로 인접하는 한쪽의 화소(3a, 3c)의 전하 보유 영역(FD1, FD2)과, 다른 쪽의 화소(3b, 3d)의 전하 보유 영역(FD1, FD2)의 사이를 배선(63vs1, 63vs2)으로 실드할 수 있다.
도 24에 도시하는 바와 같이, Y 방향으로 서로 인접하는 2개의 화소 블록(61B)에 있어서, 하나의 회로 블록(62B) 내에서 다른 쪽의 화소 블록(61B)의 화소(3c)의 선택 트랜지스터(SEL)의 게이트 전극(45)에 배선(63s1)이 전기적으로 접속되어 있다. 또한, 다른 쪽의 화소 블록(61B)의 화소(3d) 및 한쪽의 화소 블록(61B)의 화소(3b) 각각의 선택 트랜지스터(SEL)의 게이트 전극(45)에, 배선(63s2)이 전기적으로 접속되어 있다. 또한, 3개의 증폭 트랜지스터(AMP) 각각의 게이트 전극(45)에 배선(63a)이 전기적으로 접속되어 있다. 그리고, 배선(63s1), 배선(63s2) 및 배선(63a)은, 예를 들어 다층 배선층의 1층째의 금속 배선층에 마련되고, Y 방향으로 연신되어 있다.
도 24에 도시하는 바와 같이, 배선(63a)은, 평면으로 보아 배선(63s1)과 배선(63s2)의 사이에 배치되어 있다. 바꾸어 말하면, 배선(63s1)과 배선(63s2)은, 평면으로 보아 배선(63a)을 사이에 두도록 하여 배치되어 있다. 따라서, 화소(3a 및 3c) 각각의 전하 보유 영역(FD1, FD2)과, 화소(3b 및 3d) 각각의 전하 보유 영역(FD1, FD2)의 신호 간섭을 저감하는 것이 가능하게 된다.
도 24에 도시하는 바와 같이, 배선(63a)은, 평면으로 보아, 화소(3a)와 화소(3b)의 사이를 Y 방향으로 연신되는 간선부(63a1)와, 이 간선부(63a1)로부터 화소(3a)측에 연신되어 화소(3a)의 리셋 트랜지스터(RST)의 주 전극 영역(47)과 전기적으로 접속된 간선부(63a2)와, 이 간선부(63a1)로부터 화소(3c)측에 연신되어 화소(3c)의 증폭 트랜지스터(AMP)의 게이트 전극(45)과 전기적으로 접속된 간선부(63a3)를 포함한다. 그리고, 배선(63a)은, 도 23에 도시하는 바와 같이, 배선(63f2 및 63f3)과 일체화되어 있다. 즉, 배선(63a)은, 도 19에 도시하는 도전 경로(63)에 포함되고, 4개의 화소(3a, 3b, 3c, 3d) 각각의 전하 보유 영역(FD1, FD2)과 전기적으로 접속되며, 또한 판독 회로(15B)의 3개의 증폭단 셀(Pc1, Pc2, Pc3) 각각의 증폭 트랜지스터(AMP)의 게이트 전극 및 리셋 트랜지스터(RST)의 소스 영역과 전기적으로 접속되어 있다.
한편, 배선(63s1)은, 도 24에 도시하는 바와 같이, 평면으로 보아 화소(3a)와 화소(3c)에 걸쳐서 Y 방향으로 연신되는 간선부(63s11)와, 평면으로 보아 이 간선부(63s11)로부터 화소(3b) 및 화소(3d)측을 향해서 배선(63a)의 2개의 간선부(63a2, 63a3)의 사이를 연신하는 간선부(63s12)를 포함한다. 이와 같이, 평면으로 보아 배선(63s1)(간선부(63s12))이 배선(63a)(2개의 간선부(63a2))의 사이를 연신함으로써, 배선(63a) 및 승압 배선(63s) 각각에 기생 용량이 부가되므로, 선택 트랜지스터(SEL)-증폭 트랜지스터(AMP)간 용량을 증가시켜서, 전하 보유 영역(FD1, FD2)의 승압이 가능하게 된다.
이 제13 실시 형태에 관한 고체 촬상 장치(1B)에서도, 광전 변환 셀(22M1, 22M2, 22M3, 22M4) 각각의 소자 형성 영역(21a)이 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에 걸쳐서 연신되고, 또한 평면으로 보아 2개의 화소내 분리 영역(32)의 사이를 가로지르고 있다. 따라서, 이 제13 실시 형태에 관한 고체 촬상 장치(1B)에서도, 상술한 제1 실시 형태에 관한 고체 촬상 장치(1A)와 마찬가지의 효과가 얻어진다.
〔제14 실시 형태〕
본 기술의 제14 실시 형태에 관한 고체 촬상 장치(1C)는, 기본적으로 상술한 제13 실시 형태에 관한 고체 촬상 장치(1B)와 마찬가지의 구성으로 되어 있으며, 이하의 구성이 다르게 되어 있다.
즉, 본 기술의 제14 실시 형태에 관한 고체 촬상 장치(1C)는, 상술한 제13 실시 형태의 도 19에 도시하는 판독 회로(15B), 화소 블록(61B) 및 회로 블록(62B) 대신에 도 25에 도시하는 판독 회로(15C), 화소 블록(화소 단위)(61C) 및 회로 블록(62C)를 구비하고 있다.
도 25 및 도 26에 도시하는 바와 같이, 이 제14 실시 형태의 화소 블록(61C)은, 화소(3a)가 광전 변환 셀(22M5)을 포함한다. 광전 변환 셀(22M5)은, 기본적으로 화소(3b)의 광전 변환 셀(22M2)과 마찬가지의 구성으로 되어 있고, 소자 형성 영역(21a)에 배치되는 화소 트랜지스터가 다르게 되어 있다. 즉, 광전 변환 셀(22M5)은, 도 27에 도시하는 바와 같이, 제1 광전 변환 영역(23L)측에 화소 트랜지스터(Qt)로서 전환 트랜지스터(FDG)가 배치되고, 제2 광전 변환 영역(23R)측에 화소 트랜지스터(Qt)로서 리셋 트랜지스터(RST)가 배치되어 있다.
도 26에 도시하는 바와 같이, 화소(3a)의 광전 변환 셀(22M5)과, 화소(3c)의 광전 변환 셀(22M2)은, X 방향에 있어서, 화소(3a)의 제2 광전 변환 영역(23R)과 화소(3b)의 제1 광전 변환 영역(23L)이 서로 인접하여 배치되어 있다. 또한, 화소(3a)의 광전 변환 셀(22M5)과, 화소(3c)의 광전 변환 셀(22M2)은, Y 방향에 있어서, 화소(3a)의 제1 광전 변환 영역(23L)과 화소(3c)의 제2 광전 변환 영역(23R)이 서로 인접하고 있음과 함께, 화소(3a)의 제2 광전 변환(23R)과 화소(3c)의 제1 광전 변환 영역(23L)이 서로 인접하고 있다.
도 25에 도시하는 바와 같이, 4개의 화소(3a, 3b, 3c, 3d) 각각의 전하 보유 영역(FD1, FD2)에는, 도전 경로(63)를 통해서 판독 회로(15C)의 입력단이 접속되어 있다. 판독 회로(15C)는, 4개의 화소(3a, 3b, 3c, 3d) 각각의 전하 보유 영역(FD1, FD2)에 보유된 신호 전하를 판독하여, 신호 전하에 기초하는 화소 신호를 출력한다. 판독 회로(15C)는, 4개의 화소(3a, 3b, 3c, 3d)에서 공유되며, 화소 블록(61C)마다 마련되어 있다.
판독 회로(15C)는, 이것에 한정되지 않지만, 전환 트랜지스터(FDG) 및 리셋 트랜지스터(RST)와, 3개의 증폭단 셀(Pc1, Pc2 및 Pc3)을 구비하고 있다. 3개의 증폭단 셀(Pc1, Pc2 및 Pc3) 각각은, 직렬로 접속된 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)를 포함한다.
판독 회로(15C)는, 도 26에 도시하는 회로 블록(62C)에 포함되는 트랜지스터로 구성되어 있다. 회로 블록(62C)은, 이것에 한정되지 않지만, Y 방향으로 서로 인접하여 배치된 2개의 화소 블록(61C)에 있어서, 한쪽의 화소 블록(61C)의 화소(3a) 및 화소(3b)에 배치된 전환 트랜지스터(FDG), 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)와, 다른 쪽의 화소 블록(61C)의 화소(3c) 및 화소(3d)에 배치된 2개의 증폭 트랜지스터(AMP) 및 2개의 선택 트랜지스터(SEL)를 포함한다. 즉, 회로 블록(62C)은 Y 방향으로 서로 인접하는 2개의 화소 블록(61C)에 걸쳐서 배치되어 있다. 3개의 증폭단 셀(Pc1, Pc2 및 Pc3) 중, 하나의 증폭단 셀(Pc1)은, 한쪽의 화소 블록(61C)의 화소(3b)에 직렬 접속으로 배치된 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)를 포함하고, 나머지 2개의 증폭단 셀(Pc2 및 Pc3)은 다른 쪽의 화소 블록(61C)의 화소(3c) 및 화소(3d) 각각에 직렬 접속으로 배치된 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)를 포함한다.
도 25에 도시하는 바와 같이, 전환 트랜지스터(FDG)는, 소스 영역이 광전 변환 셀(22M2 내지 22M4 및 22M5) 각각의 전하 보유 영역(FD1, FD2)과 전기적으로 접속되어 있음과 함께, 증폭단 셀(Pc1 내지 Pc3) 각각의 증폭 트랜지스터(AMP)의 게이트 전극과 전기적으로 접속되어 있다. 그리고, 전환 트랜지스터(FDG)는, 드레인 영역이 리셋 트랜지스터(RST)의 소스 영역과 전기적으로 접속되어 있다. 그리고, 전환 트랜지스터(FDG)의 게이트 전극은, 도 2를 참조하여 설명하면, 화소 구동선(10) 중 전환 트랜지스터 구동선과 전기적으로 접속되어 있다. 전환 트랜지스터(FDG)는, 전하 보유 영역(FD1, FD2)에 의한 전하 보유, 바꾸어 말하면 도전 경로(63)에 의한 전하 보유를 제어함과 함께, 증폭 트랜지스터(AMP)에서 증폭되는 전위에 따른 전압의 증배율을 조정한다.
즉, 화소 블록(61C)의 8개의 전하 보유 영역(DF1, FD2) 각각은, 전환 트랜지스터(FDG)와 전기적으로 접속되고, 그리고, 이 전환 트랜지스터(FDG)를 통해서 리셋 트랜지스터(RST)와 전기적으로 접속되어 있다.
또한, 도 25에 도시하는 바와 같이, 전환 트랜지스터(FDG)와 리셋 트랜지스터(RST)의 사이의 접속 노드부에는, 용량(Ce)이 접속되어 있다. 이 용량(Ce)은, 수동 소자로서의 용량 소자에 의해 형성되는 용량이나, 서로 인접하는 배선에 의해 형성되는 배선 용량을 포함한다.
이 제14 실시 형태에 관한 고체 촬상 장치(1C)에서도, 광전 변환 셀(22M2 내지 22M5) 각각의 소자 형성 영역(21a)이 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에 걸쳐서 연신되고, 또한 평면으로 보아 2개의 화소내 분리 영역(32)(도 22 참조)의 사이를 가로지르고 있다. 따라서, 이 제14 실시 형태에 관한 고체 촬상 장치(1C)에서도, 상술한 제1 실시 형태에 관한 고체 촬상 장치(1A)와 마찬가지의 효과가 얻어진다.
〔제15 실시 형태〕
본 기술의 제15 실시 형태에 관한 고체 촬상 장치(1D)는, 기본적으로 상술한 제13 실시 형태에 관한 고체 촬상 장치(1B)와 마찬가지의 구성으로 되어 있으며, 이하의 구성이 다르게 되어 있다.
즉, 도 28 및 도 29에 도시하는 바와 같이, 이 제15 실시 형태에 관한 고체 촬상 장치(1D)는, 배선(63f1), 배선(63f2), 배선(63f3) 및 배선(63f4)의 결선 형태가 다르게 되어 있다. 기타 구성은 상술한 제1 실시 형태와 마찬가지이다.
도 28 및 도 29에 도시하는 2×2배열의 4개의 화소(3a, 3b, 3c, 3d) 중, Y 방향으로 서로 대향하는 화소(3a) 및 화소(3c)에 있어서, 화소(3a)의 제1 광전 변환 영역(23L)과, 화소(3c)의 제1 광전 변환 영역(23R)은, 평면으로 보아 비스듬히 대향하고 있다. 그리고, 도 29에 도시하는 바와 같이, 배선(63f1)은, 화소(3a)의 제1 광전 변환 영역(23L)의 전하 보유 영역(FD1)과, 화소(3c)의 제1 광전 변환 영역(23L)의 전하 보유 영역(FD1)을 전기적으로 접속하고 있다. 또한, 배선(63f2)은, 화소(3a)의 제2 광전 변환 영역(23R)의 전하 보유 영역(FD2)과, 화소(3c)의 제2 광전 변환 영역(23R)의 전하 보유 영역(FD2)을 전기적으로 접속하고 있다. 그리고, 배선(63f1)과 배선(63f2)은, 이차원 평면 내에서 X자상으로 교차하여, 화소(3a 및 3c) 각각의 전하 보유 영역(FD1, FD2)과 전기적으로 접속되어 있다.
또한, 도 28 및 도 29에 도시하는 2×2배열의 4개의 화소(3a, 3b, 3c, 3d) 중, Y 방향으로 서로 대향하는 화소(3b) 및 화소(3d)에 있어서, 화소(3b)의 제1 광전 변환 영역(23L)과, 화소(3d)의 제1 광전 변환 영역(23R)은, 평면으로 보아 비스듬히 대향하고 있다. 그리고, 도 29에 도시하는 바와 같이, 배선(63f3)은, 화소(3b)의 제1 광전 변환 영역(23L)의 전하 보유 영역(FD1)과, 화소(3d)의 제1 광전 변환 영역(23L)의 전하 보유 영역(FD1)을 전기적으로 접속하고 있다. 또한, 배선(63f4)은, 화소(3a)의 제2 광전 변환 영역(23R)의 전하 보유 영역(FD2)과, 화소(3d)의 제2 광전 변환 영역(23R)의 전하 보유 영역(FD2)을 전기적으로 접속하고 있다. 그리고, 배선(63f3)과 배선(63f4)은, 이차원 평면 내에서 X자상으로 교차하여, 화소(3b 및 3d) 각각의 전하 보유 영역(FD1, FT2)과 전기적으로 접속되어 있다.
이와 같이, 배선(63f1)과 배선(63f2)을 교차시킴으로써, Y 방향으로 서로 인접하는 화소(3a) 및 화소(3c) 각각의 전하 보유 영역(FD1, FD2)을 최단 배선 길이로 전기적으로 접속할 수 있어, 전송 트랜지스터(TR1, TR2)와 전하 보유 영역(FD1, FD2)의 사이의 기생 용량을 저감시킬 수 있다. 또한, 배선(63f3)과 배선(63f4)을 교차시킴으로써, Y 방향으로 서로 인접하는 화소(3b) 및 화소(3d) 각각의 전하 보유 영역(FD1, FD2)을 최단 배선 길이로 전기적으로 접속할 수 있어, 전송 트랜지스터(TR1, TR2)와 전하 보유 영역(FD1, FD2)의 사이의 기생 용량을 저감시킬 수 있다. 이에 의해, 광전 변환 효율을 높게 하는 것이 가능하게 된다.
또한, 이 실시 형태에서는, 화소(3a)가 도 21a에 도시하는 광전 변환 셀(22M1)을 포함하는 경우에 대하여 설명했지만, 이 배선(63f1, 63f3)과 배선(63f2, 63f4)을 교차시키는 기술은, 상술한 제14 실시 형태와 같이, 화소(3a)가 도 21b에 도시하는 광전 변환 셀(22M2)을 포함하는 경우에도 적용하는 것이 가능하다.
〔제16 실시 형태〕
본 기술의 제16 실시 형태에 관한 고체 촬상 장치(1E)는, 기본적으로 상술한 제14 실시 형태에 관한 고체 촬상 장치(1C)와 마찬가지의 구성으로 되어 있으며, 화소 블록 및 판독 회로의 구성이 다르게 되어 있다.
즉, 이 제16 실시 형태에 관한 고체 촬상 장치(1E)는, 상술한 제14 실시 형태의 도 25에 도시하는 화소 블록(61C), 판독 회로(15C) 및 회로 블록(62C) 대신에, 도 30 및 도 31에 도시하는 화소 블록(61E), 판독 회로(15E) 및 회로 블록(62E)를 구비하고 있다.
도 31에 도시하는 바와 같이, 이 제16 실시 형태의 화소 블록(61E)은, Y 방향을 따라 배열된 3개의 화소(3)(3e, 3f, 3g)를 포함한다. 도 31에서는 하나의 화소 블록(61E)을 예시하고 있지만, 화소 블록(61E)은, 도 2를 참조하여 설명하면, 화소 영역(2A)에 있어서, X 방향 및 Y 방향 각각의 방향으로 반복 배치되어 있다.
도 31에 도시하는 바와 같이, 화소(3e)는 광전 변환 셀(22N1)을 포함하고, 화소(3f)는 광전 변환 셀(22N2)을 포함하고, 화소(3g)는 광전 변환 셀(22N3)을 포함한다. 이 광전 변환 셀(22N1, 22N2, 22N3) 각각은, 기본적으로 상술한 제14 실시 형태의 도 27에 도시하는 광전 변환 셀(22M5)과 마찬가지의 구성으로 되어 있고, 소자 형성 영역(21a)에 배치된 화소 트랜지스터의 종류나, 배치의 배향이 다르게 되어 있다.
도 31에 도시하는 바와 같이, 화소(3e)의 광전 변환 셀(22N1)은, 화소 트랜지스터로서, 소자 형성 영역(21a)의 제1 광전 변환 영역(23L)측에 배치된 증폭 트랜지스터(AMP)와, 소자 형성 영역(21a)의 제2 광전 변환 영역(23R)측에 배치된 선택 트랜지스터(SEL)를 포함한다.
도 31에 도시하는 바와 같이, 화소(3f)의 광전 변환 셀(22N2)은, 화소 트랜지스터로서, 소자 형성 영역(21a)의 제1 광전 변환 영역(23L)측에 배치된 선택 트랜지스터(SEL)와, 소자 형성 영역(21a)의 제2 광전 변환 영역(23R)측에 배치된 증폭 트랜지스터(AMP)를 포함한다.
도 31에 도시하는 바와 같이, 화소(3g)의 광전 변환 셀(22N3)은, 화소 트랜지스터로서, 소자 형성 영역(21a)의 제1 광전 변환 영역(23L)측에 배치된 전환 트랜지스터(FDG)와, 소자 형성 영역(21a)의 제2 광전 변환 영역(23R)측에 배치된 리셋 트랜지스터(RST)를 포함한다.
화소(3e)의 광전 변환 셀(22N1)과, 화소(3f)의 광전 변환 셀(22N2)은, Y 방향에 있어서, 평면으로 보아 증폭 트랜지스터(AMP)끼리 및 선택 트랜지스터(SEL)끼리 서로 대향하는 배향으로 배치되어 있다.
화소(3f)의 광전 변환 셀(22N2)과, 화소(3g)의 광전 변환 셀(22N3)은, Y 방향에 있어서, 화소(3f)의 제1 광전 변환 영역(23L)과 화소(3g)의 제2 광전 변환 영역(23R)이 서로 인접하고 있음과 함께, 화소(3f)의 제2 광전 변환(23R)과 화소(3g)의 제1 광전 변환 영역(23L)이 서로 인접하고 있다. 즉, 화소(3f)의 전하 보유 영역(FD1, FD2) 및 2개의 콘택트 영역(48)과, 화소(3g)의 전하 보유 영역(FD1, FD2) 및 2개의 콘택트 영역(48)이, Y 방향에 있어서 각각 서로 인접하고 있다.
<판독 회로>
도 30에 도시하는 바와 같이, 3개의 화소(3e, 3f, 3g) 각각의 전하 보유 영역(FD1, FD2)에는, 도전 경로(63)를 통해서 판독 회로(15E)의 입력단이 접속되어 있다. 판독 회로(15E)는, 3개의 화소(3e, 3f, 3g) 각각의 전하 보유 영역(FD1, FD2)에 보유된 신호 전하를 판독하여, 신호 전하에 기초하는 화소 신호를 출력한다. 판독 회로(15E)는, 3개의 화소(3e, 3f, 3g)(6개의 광전 변환 영역)에서 공유되고, 화소 블록(61E)마다 마련되어 있다.
판독 회로(15E)는, 이것에 한정되지 않지만, 전환 트랜지스터(FDG)와, 리셋 트랜지스터(RST)와, 2개의 증폭단 셀(Pc1 및 Pc2)을 구비하고 있다. 이 판독 회로(15E)는, 기본적으로 상술한 제14 실시 형태의 도 25에 도시하는 판독 회로(15C)와 마찬가지의 구성으로 되어 있으며, 증폭단 셀의 개수가 다르게 되어 있다.
판독 회로(15E)는, 도 31에 도시하는 회로 블록(62E)에 포함되는 화소 트랜지스터로 구성되어 있다. 회로 블록(62E)은, 상술한 제14 실시 형태의 도 26에 도시하는 회로 블록(62C)와는 달리, 하나의 화소 블록(61E) 내의 화소(3e, 3f, 3g)에 배치된 전환 트랜지스터(FDG), 리셋 트랜지스터(RST), 2개의 증폭 트랜지스터(AMP) 및 2개의 선택 트랜지스터(SEL)를 포함한다.
<결선 상태>
이어서, 화소 블록의 결선 상태에 대해서, 도 32를 사용하여 설명한다.
도 32에 도시하는 바와 같이, 화소(3f)의 광전 변환 셀(22N2)의 2개의 전하 보유 영역(FD1, FD2)과, 화소(3g)의 광전 변환 셀(22N3)의 2개의 전하 보유 영역(FD1, FD2)에, 배선(63f5)이 전기적으로 접속되어 있다. 또한, 화소(3e)의 광전 변환 셀(22N2)의 2개의 전하 보유 영역(FD1, FD2)에 배선(63f6)이 전기적으로 접속되어 있다. 이 배선(63f5) 및 배선(63f6) 각각은, 예를 들어 다층 배선층의 제1 금속 배선층에 마련되고, 층간 절연막으로 덮여 있다.
배선(63f5)과 배선(63f6)은, 예를 들어 다층 배선층의 제2층째의 금속 배선층에 마련된 64f를 통해서 전기적으로 접속되어 있다. 미세한 화소(3)에서는, 공유 영역의 이차원 평면의 폭이 좁아, 배선을 설치하는 것이 어려워지므로, Y 방향에 있어서 이격된 배선(64f5)과 배선(64f6)을, 제2층째의 배선(64f)을 사용하여 전기적으로 접속하는 것이 바람직하다.
도 32에 도시하는 바와 같이, 화소 블록(61E)에는, 배선(63g1), 배선(63g2) 및 승압 배선(63s)이 배치되어 있다. 배선(63g1)은, 화소(3e)의 증폭 트랜지스터(AMP)의 게이트 전극(45)과 전기적으로 접속되어 있다. 배선(63g2)은, 화소(3f)의 증폭 트랜지스터(AMP)의 게이트 전극(45)과 전기적으로 접속되어 있다. 승압 배선(63s)은, 상세하게 도시하고 있지 않지만, 배선(63f5) 및 배선(63f6)과 전기적으로 접속되어 있다. 그리고, 배선(63g1), 배선(63g2) 및 승압 배선(63s)은, 예를 들어 다층 배선층의 제1 금속 배선층에 나란히 마련되어 있다. 그리고, 이들 배선(63g1), 배선(63g2) 및 승압 배선(63s)은, 층간 절연막으로 덮여 있다. 이 때문에, 도 30에 도시하는 도전 경로(63)에 부가되는 용량이 증가하여, 전하 보유 영역(FD1, FD2)의 승압이 가능하게 된다.
도 32에 도시하는 바와 같이, 이 실시 형태에서도, 배선(63vs1, 63vs2)이 마련되어 있다. 이 배선(63vs1, 63vs2)은, 상세하게 도시하고 있지 않지만, X 방향으로 서로 인접하는 화소 블록간(61E)에 있어서, 한쪽의 화소 블록(61E)의 전하 보유 영역(FD1, FD2)과, 다른 쪽의 화소 블록(61E)의 전하 보유 영역(FD1, FD2)의 사이에 배치되어 있다. 따라서, X 방향으로 서로 인접하는 화소 블록(61E)간에 있어서, 한쪽의 화소 블록(61E)의 전하 보유 영역(FD1, FD2)과, 다른 쪽의 화소 블록(61E)의 전하 보유 영역(FD1, FD2)의 사이를 배선(63vs1, 63vs2)으로 실드할 수 있다.
이 제16 실시 형태에 관한 고체 촬상 장치(1E)에서도, 광전 변환 셀(22N1, 22N2, 22N3) 각각의 소자 형성 영역(21a)이 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에 걸쳐서 연신되고, 또한 평면으로 보아 2개의 화소내 분리 영역(32)의 사이를 가로지르고 있다. 따라서, 이 제16 실시 형태에 관한 고체 촬상 장치(1E)에서도, 상술한 제1 실시 형태에 관한 고체 촬상 장치(1A)와 마찬가지의 효과가 얻어진다.
〔제17 실시 형태〕
본 기술의 제17 실시 형태에 관한 고체 촬상 장치(1F)는, 기본적으로 상술한 제13 실시 형태와 마찬가지의 구성으로 되어 있으며, 화소의 광전 변환 셀의 구성이 다르게 되어 있다.
즉, 이 제17 실시 형태에 관한 고체 촬상 장치(1F)는, 도 20에 도시하는 화소 블록(61B) 대신에 도 33에 도시하는 화소 블록(61F)을 구비하고 있다.
화소 블록(62F)은, 예를 들어, 평면으로 보아 X 방향 및 Y 방향 각각의 방향으로 2개씩의 2×2배열로 배치된 4개의 화소(3)(3a1, 3b1, 3c1, 3d1)를 포함한다. 도 33에서는 주로 하나의 화소 블록(61F)을 도시하고 있지만, 화소 블록(61F)은, X 방향 및 Y 방향 각각의 방향으로 반복 배치되어 있다.
도 33에 도시하는 바와 같이, 4개의 화소(3)(3a1, 3b1, 3c1, 3d1) 중, 화소(3a1)는, 광전 변환 셀(22P1)을 포함한다. 화소(3b1)는, 광전 변환 셀(22P2)을 포함한다. 화소(3c1)는, 광전 변환 셀(22P3)을 포함한다. 화소(3d1)는, 광전 변환 셀(22P4)을 포함한다. 광전 변환 셀(22P1, 22P2, 22P3 및 22P4) 각각은, 기본적으로 상술한 제6 실시 형태의 도 12에 도시하는 광전 변환 셀(22F)과 마찬가지의 구성으로 되어 있고, 소자 형성 영역(21d)에 배치된 화소 트랜지스터의 종류나, 배치 배향이 다르게 되어 있다. 기타 구성은, 상술한 제13 실시 형태와 마찬가지이다.
도 33에 도시하는 바와 같이, 화소(3a1)의 광전 변환 셀(22P1)은, 화소 트랜지스터로서, 소자 형성 영역(21d)의 제2 광전 변환 영역(23R)측에 배치된 증폭 트랜지스터(AMP)를 포함하고, 소자 형성 영역(21d)의 제1 광전 변환 영역(23L)측에는 화소 트랜지스터는 배치되어 있지 않다.
도 33에 도시하는 바와 같이, 화소(3b1)의 광전 변환 셀(22P2)은, 화소 트랜지스터로서, 소자 형성 영역(21d)의 제1 광전 변환 영역(23L)측에 배치된 증폭 트랜지스터(AMP)와, 소자 형성 영역(21d)의 제2 광전 변환 영역(23R)측에 배치된 선택 트랜지스터(SEL)를 포함한다.
도 33에 도시하는 바와 같이, 화소(3c1)의 광전 변환 셀(22P3)은, 화소 트랜지스터로서, 소자 형성 영역(21d)의 제1 광전 변환 영역(23L)측에 배치된 증폭 트랜지스터(AMP)와, 소자 형성 영역(21d)의 제2 광전 변환 영역(23R)측에 배치된 선택 트랜지스터(SEL)를 포함한다.
도 33에 도시하는 바와 같이, 화소(3d1)의 광전 변환 셀(22P4)은, 화소 트랜지스터로서, 소자 형성 영역(21d)의 제1 광전 변환 영역(23L)측에 배치된 선택 트랜지스터(SEL)와, 소자 형성 영역(21d)의 제2 광전 변환 영역(23R)측에 배치된 증폭 트랜지스터(AMP)를 포함한다.
도 33에 도시하는 바와 같이, 화소(3a1)의 광전 변환 셀(22P1)과, 화소(3b1)의 광전 변환 셀(22P2)은, X 방향에 있어서, 화소(3a1)의 제2 광전 변환 영역(23R)과 화소(3b1)의 제1 광전 변환 영역(23L)이 서로 인접하여 배치되어 있다. 즉, 화소(3a1)의 리셋 트랜지스터(RST)와, 화소(3b1)의 증폭 트랜지스터(AMP)가, X 방향에 있어서 서로 인접하고 있다.
또한, 도 33에 도시하는 바와 같이, 화소(3c1)의 광전 변환 셀(22P3)과, 화소(3d1)의 광전 변환 셀(22P4)은, X 방향에 있어서, 화소(3c1)의 제1 광전 변환 영역(23L)과 화소(3d1)의 제2 광전 변환 영역(23R)이 서로 인접하고 있다. 즉, 화소(3c1)의 증폭 트랜지스터(AMP)와, 화소(3d1)의 증폭 트랜지스터(AMP)가, X 방향에 있어서 서로 인접하고 있다.
또한, 화소(3a1)의 광전 변환 셀(22P1)과, 화소(3c1)의 광전 변환 셀(22P3)은, Y 방향에 있어서, 화소(3a1)의 제1 광전 변환 영역(23L)과 화소(3c1)의 제2 광전 변환 영역(23R)이 서로 인접하고 있음과 함께, 화소(3a1)의 제2 광전 변환 영역 (23R)과 화소(3c1)의 제1 광전 변환 영역(23L)이 서로 인접하고 있다. 즉, 도 33에 도시하는 바와 같이, 화소(3a1)의 전하 보유 영역(FD)과, 화소(3c1)의 전하 보유 영역(FD)이, Y 방향에 있어서 각각 서로 인접하고 있다.
또한, 도 33에 도시하는 바와 같이, 화소(3b1)의 광전 변환 셀(22P2)과, 화소(3d1)의 광전 변환 셀(22P4)은, Y 방향에 있어서, 화소(3b1)의 제1 광전 변환 영역(23L)과 화소(3d1)의 제2 광전 변환 영역(23R)이 서로 인접하고 있음과 함께, 화소(3a1)의 제2 광전 변환 영역(23R)과 화소(3c1)의 제1 광전 변환 영역(23L)이 서로 인접하고 있다. 즉, 도 33에 도시하는 바와 같이, 화소(3b1)의 전하 보유 영역(FD)과, 화소(3d1)의 전하 보유 영역(FD)이, Y 방향에 있어서, 각각 화소 분리 영역(31)을 개재해서 서로 인접하고 있다.
이 제17 실시 형태에 관한 고체 촬상 장치(1F)에서도, 광전 변환 셀(22P1, 22P2, 22P3, 22P4) 각각의 소자 형성 영역(21d)이 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에 걸쳐서 연신되고, 또한 평면으로 보아 화소 분리 영역(31)과 화소내 분리 영역(32)의 사이를 가로지르고 있다. 따라서, 이 제17 실시 형태에 관한 고체 촬상 장치(1F)에서도, 상술한 제1 실시 형태에 관한 고체 촬상 장치(1A)와 마찬가지의 효과가 얻어진다.
〔제18 실시 형태〕
본 기술의 제18 실시 형태에 관한 고체 촬상 장치(1G)는, 기본적으로 상술한 제16 실시 형태에 관한 고체 촬상 장치(1E)와 마찬가지의 구성으로 되어 있으며, 화소의 광전 변환 셀의 구성이 다르게 되어 있다.
즉, 이 제18 실시 형태에 관한 고체 촬상 장치(1G)는, 도 31에 도시하는 화소 블록(61E) 대신에 도 34에 도시하는 화소 블록(61G)을 구비하고 있다.
도 34에 도시하는 바와 같이, 이 제18 실시 형태의 화소 블록(61G)은, Y 방향을 따라 배열된 3개의 화소(3)(3e1, 3f1, 3g1)를 포함한다. 도 34에서는 하나의 화소 블록(61G)을 예시하고 있지만, 화소 블록(61G)은, 도 2를 참조하여 설명하면, 화소 영역(2A)에 있어서, X 방향 및 Y 방향 각각의 방향으로 반복 배치되어 있다.
도 34에 도시하는 바와 같이, 화소(3e1)는 광전 변환 셀(22Q1)을 포함하고, 화소(3f1)는 광전 변환 셀(22Q2)을 포함하고, 화소(3g1)는 광전 변환 셀(22Q3)을 포함한다. 이 광전 변환 셀(22Q1, 22Q2, 22Q3) 각각은, 기본적으로 상술한 제6 실시 형태의 도 12에 도시하는 광전 변환 셀(22F)과 마찬가지의 구성으로 되어 있으며, 소자 형성 영역(21d)에 배치된 화소 트랜지스터의 종류나, 배치의 배향이 다르게 되어 있다.
도 34에 도시하는 바와 같이, 화소(3e1)의 광전 변환 셀(22Q1)은, 화소 트랜지스터로서, 소자 형성 영역(21d)의 제1 광전 변환 영역(23L)측에 배치된 증폭 트랜지스터(AMP)와, 소자 형성 영역(21a)의 제2 광전 변환 영역(23R)측에 배치된 선택 트랜지스터(SEL)를 포함한다.
도 31에 도시하는 바와 같이, 화소(3f1)의 광전 변환 셀(22Q2)은, 화소 트랜지스터로서, 소자 형성 영역(21d)의 제1 광전 변환 영역(23L)측에 배치된 선택 트랜지스터(SEL)와, 소자 형성 영역(21d)의 제2 광전 변환 영역(23R)측에 배치된 증폭 트랜지스터(AMP)를 포함한다.
도 31에 도시하는 바와 같이, 화소(3g1)의 광전 변환 셀(22Q3)은, 화소 트랜지스터로서, 소자 형성 영역(21d)의 제1 광전 변환 영역(23L)측에 배치된 전환 트랜지스터(FDG)와, 소자 형성 영역(21d)의 제2 광전 변환 영역(23R)측에 배치된 리셋 트랜지스터(RST)를 포함한다.
화소(3e1)의 광전 변환 셀(22Q1)과, 화소(3f1)의 광전 변환 셀(22Q2)은, Y 방향에 있어서, 평면으로 보아 증폭 트랜지스터(AMP)끼리 및 선택 트랜지스터(SEL)끼리 서로 대향하는 배향으로 배치되어 있다.
화소(3f1)의 광전 변환 셀(22Q2)과, 화소(3g1)의 광전 변환 셀(22Q3)은, Y 방향에 있어서, 화소(3f1)의 제1 광전 변환 영역(23L)과 화소(3g1)의 제2 광전 변환 영역(23R)이 서로 인접하고 있음과 함께, 화소(3f1)의 제2 광전 변환(23R)과 화소(3g1)의 제1 광전 변환 영역(23L)이 서로 인접하고 있다. 즉, 화소(3f1)의 전하 보유 영역(FD) 및 2개의 전송 트랜지스터(TR1, TR2)와, 화소(3g1)의 전하 보유 영역(FD) 및 2개의 전송 트랜지스터(TR1, TR2)가, Y 방향에 있어서, 각각 서로 인접하고 있다.
이 제18 실시 형태에 관한 고체 촬상 장치(1G)에서도, 광전 변환 셀(22Q1, 22Q2, 22Q3, 22Q4) 각각의 소자 형성 영역(21d)이 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에 걸쳐서 연신되고, 또한 평면으로 보아 화소 분리 영역(31)과 화소내 분리 영역(32)의 사이를 가로지르고 있다. 따라서, 이 제18 실시 형태에 관한 고체 촬상 장치(1G)에서도, 상술한 제1 실시 형태에 관한 고체 촬상 장치(1A)와 마찬가지의 효과가 얻어진다.
〔제19 실시 형태〕
본 기술의 제19 실시 형태에 관한 고체 촬상 장치(1H)는, 기본적으로 상술한 제13 실시 형태에 관한 고체 촬상 장치(1B)와 마찬가지의 구성으로 되어 있으며, 이하의 구성이 다르게 되어 있다.
즉, 본 기술의 제19 실시 형태에 관한 고체 촬상 장치(1H)는, 상술한 제13 실시 형태의 도 19 및 도 20에 도시하는 화소 블록(61B) 및 회로 블록(62B) 대신에, 도 35 및 도 36에 도시하는 화소 블록(61H) 및 회로 블록(62H)을 구비하고 있다.
또한, 본 기술의 제19 실시 형태에 관한 고체 촬상 장치(1H)는, 도 36 내지 도 39에 도시하는 바와 같이, 중계 배선(71), 도전 패드(72), 중계 배선(73) 및 도전 패드(74)를 구비하고 있다.
도 35에 도시하는 바와 같이, 화소 블록(61H)은, 복수의 화소(3)를 포함한다. 이 제19 실시 형태에서는, 화소 블록(61H)은, 이것에 한정되지 않지만, 예를 들어, 평면으로 보아 X 방향 및 Y 방향 각각의 방향으로 2개씩의 2×2배열로 배치된 4개의 화소(3)(3a2, 3b2, 3c2, 3d2)를 포함한다. 도 36에서는 주로 하나의 화소 블록(61H)를 도시하고 있지만, 화소 블록(61H)은, X 방향 및 Y 방향 각각의 방향으로 반복 배치되어 있다.
도 36 내지 도 39에 도시하는 바와 같이, 4개의 화소(3)(3a2, 3b2, 3c2, 3d2) 중, 화소(3a2)는, 광전 변환 셀(22R1)을 포함한다. 화소(3b2)는, 광전 변환 셀(22R2)을 포함한다. 화소(3c2)는, 광전 변환 셀(22R3)을 포함한다. 화소(3d2)는, 광전 변환 셀(22R4)을 포함한다. 이 광전 변환 셀(22R1, 22R2, 22R3 및 22R4) 각각은, 기본적으로 상술한 제13 실시 형태의 도 21a 내지 도 21d에 도시하는 광전 변환 셀(22M1, 22M2, 22M3 및 22M4)과 마찬가지의 구성으로 되어 있고, 소자 형성 영역(21b1, 21b2)의 평면 패턴이 다르게 되어 있음과 함께, 전송 트랜지스터(TR1, TR2), 전하 보유 영역(FD1, FD2) 및 급전 영역(21z)의 배치가 다르게 되어 있다.
도 36, 도 37 및 도 39에 도시하는 바와 같이, 광전 변환 셀(22R1, 22R2, 22R3 및 22R4) 각각은, 평면으로 보아 소자 형성 영역(21a)측이며, 화소내 분리 영역(32)의 양측에, 각각 급전 영역(21z)이 배치되어 있다. 그리고, 각각의 급전 영역(21z)에는 p형 콘택트 영역(48)이 마련되어 있다. 즉, 광전 변환 셀(22R1, 22R2, 22R3 및 22R4) 각각은, 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R) 각각에, 급전 영역(21z) 및 콘택트 영역(48)이 배치되어 있다.
또한, 도 36 및 도 38에 도시하는 바와 같이, 광전 변환 셀(22R1, 22R2, 22R3 및 22R4) 각각은, 평면으로 보아 전송 트랜지스터(TR1, TR2)의 게이트 전극(43)과 화소내 분리 영역(32)의 사이에 전하 보유 영역(FD1, FD2)이 배치되어 있다.
또한, 도 36 및 도 38에 도시하는 바와 같이, 광전 변환 셀(22R1 및 22R3) 각각의 전송 트랜지스터(TR1, TR2)는, 평면으로 보아 광전 변환 셀(22R1)과 광전 변환 셀(22R3)의 사이의 화소 분리 영역(31)을 사이에 두도록 하여 서로 인접해서(대향해서) 배치되어 있다. 마찬가지로, 광전 변환 셀(22R2 및 22R4) 각각의 전송 트랜지스터(TR1, TR2)에 있어서도, 평면으로 보아 광전 변환 셀(22R2)과 광전 변환 셀(22R4)의 사이의 화소 분리 영역(31)을 사이에 두도록 하여 서로 인접해서(대향해서) 배치되어 있다.
도 37에 도시하는 바와 같이, 화소(3a2)의 광전 변환 셀(22R1)은, 이것에 한정되지 않지만, 예를 들어 제2 광전 변환 영역(23R)측에 선택 트랜지스터(SEL)(Qt)가 배치되고, 제1 광전 변환 영역(23L)측에서는 화소 트랜지스터의 배치가 생략되어 있다.
도 37에 도시하는 바와 같이, 화소(3b2)의 광전 변환 셀(22R2)은, 이것에 한정되지 않지만, 예를 들어, 제1 광전 변환 영역(23L)측에 증폭 트랜지스터(AMP)가 배치되고, 제2 광전 변환 영역(23R)측에 선택 트랜지스터(SEL)가 배치되어 있다.
도 39에 도시하는 바와 같이, 화소(3c2)의 광전 변환 셀(22R3)은, 이것에 한정되지 않지만, 예를 들어, 제1 광전 변환 영역(23L)측에 증폭 트랜지스터(AMP)가 배치되고, 제2 광전 변환 영역(23R)측에 선택 트랜지스터(SEL)가 배치되어 있다.
도 39에 도시하는 바와 같이, 화소(3d2)의 광전 변환 셀(22R4)은, 이것에 한정되지 않지만, 예를 들어, 제1 광전 변환 영역(23L)측에 선택 트랜지스터(SEL)가 배치되고, 제2 광전 변환 영역(23R)측에 증폭 트랜지스터(AMP)가 배치되어 있다.
<광전 변환 셀의 배향>
도 36 및 도 37에 도시하는 바와 같이, 화소(3a2)의 광전 변환 셀(22R1)과, 화소(3b2)의 광전 변환 셀(22R2)은, X 방향에 있어서, 화소(3a2)의 제2 광전 변환 영역(23R)과 화소(3b2)의 제1 광전 변환 영역(23L)이 서로 인접하여 배치되어 있다. 즉, 화소(3a2)의 리셋 트랜지스터(RST)와, 화소(3b2)의 증폭 트랜지스터(AMP)가, X 방향에 있어서 서로 인접하고 있다.
또한, 도 36 및 도 39에 도시하는 바와 같이, 화소(3c2)의 광전 변환 셀(22R3)과, 화소(3d2)의 광전 변환 셀(22R4)은, X 방향에 있어서, 화소(3c2)의 제1 광전 변환 영역(23L)과 화소(3d2)의 제2 광전 변환 영역(23R)이 서로 인접하고 있다. 즉, 화소(3c2)의 증폭 트랜지스터(AMP)와, 화소(3d2)의 증폭 트랜지스터(AMP)가, X 방향에 있어서 서로 인접하고 있다.
또한, 도 36 및 도 38에 도시하는 바와 같이, 화소(3a2)의 광전 변환 셀(22R1)과, 화소(3c2)의 광전 변환 셀(22R3)은, Y 방향에 있어서, 화소(3a2)의 제1 광전 변환 영역(23L)과 화소(3c2)의 제2 광전 변환 영역(23R)이 서로 인접하고 있음과 함께, 화소(3a2)의 제2 광전 변환 영역(23R)과 화소(3c2)의 제1 광전 변환 영역(23L)이 서로 인접하고 있다. 즉, 도 38에 도시하는 바와 같이, 화소(3a2)의 전하 보유 영역(FD1, FD2)과, 화소(3c2)의 전하 보유 영역(FD1, FD2)이, Y 방향에 있어서, 평면으로 보아 각각 화소 분리 영역(31)을 개재하여 서로 인접하고 있다.
또한, 도 36 및 도 38에 도시하는 바와 같이, 화소(3b2)의 광전 변환 셀(22R2)과, 화소(3d2)의 광전 변환 셀(22R4)은, Y 방향에 있어서, 화소(3b2)의 제1 광전 변환 영역(23L)과 화소(3d2)의 제2 광전 변환 영역(23R)이 서로 인접하고 있음과 함께, 화소(3a2)의 제2 광전 변환 영역(23R)과 화소(3c2)의 제1 광전 변환 영역(23L)이 서로 인접하고 있다. 즉, 도 38에 도시하는 바와 같이, 화소(3b2)의 전하 보유 영역(FD1, FD2)과, 화소(3d2)의 전하 보유 영역(FD1, FD2)이, Y 방향에 있어서, 평면으로 보아 각각 화소 분리 영역(31)을 개재하여 서로 인접하고 있다.
또한, 상세하게 도시하고 있지 않지만, 도 37 및 도 39를 참조하여 설명하면, Y 방향으로 배열된 2개의 화소 블록(61H)에 있어서, Y 방향으로 서로 인접하는 화소(3a2)의 급전 영역(21z)과, 화소(3c2)의 급전 영역(21z)은, 평면으로 보아 각각 화소 분리 영역(31)을 개재하여 서로 인접하고 있다. 또한, Y 방향으로 배열된 2개의 화소 블록(61H)에 있어서, Y 방향으로 서로 인접하는 화소(3b2)의 급전 영역(21z)과, 화소(3d2)의 급전 영역(21z)은, 평면으로 보아 각각 화소 분리 영역(31)을 개재하여 서로 인접하고 있다. 도 37 및 도 39에서는, 화소 분리 영역(31)과 화소내 분리 영역(32)이 교차하는 교차부를 둘러싸는 4개의 각부 각각에 급전 영역(21z)이 배치된 상태를 도시하고 있다. 그리고, 이 4개의 급전 영역(21z) 각각에 p형 콘택트 영역(48)이 마련되어 있다. 즉, 화소 분리 영역(31)과 화소내 분리 영역(32)의 교차부를 둘러싸도록 하여 4개의 콘택트 영역(48)이 배치되어 있다.
<판독 회로>
도 35에 도시하는 바와 같이, 4개의 화소(3a2, 3b2, 3c2, 3d2) 각각의 전하 보유 영역(FD1, FD2)에는, 도전 경로(63)를 통해서 판독 회로(15B)의 입력단이 접속되어 있다. 판독 회로(15B)는, 4개의 화소(3a2, 3b2, 3c2, 3d2) 각각의 전하 보유 영역(FD1, FD2)에 보유된 신호 전하를 판독하여, 신호 전하에 기초하는 화소 신호를 출력한다. 판독 회로(15B)는, 4개의 화소(3a2, 3b2, 3c2, 3d2)(8개의 광전 변환 영역)에서 공유되고, 화소 블록(61H)마다 마련되어 있다.
판독 회로(15B)는, 상술한 제13 실시 형태의 도 19에 도시하는 판독 회로(15B)와 마찬가지의 구성으로 되어 있다. 이 제19 실시 형태의 판독 회로(15B)는, 도 35에 도시하는 회로 블록(62E)에 포함되는 화소 트랜지스터로 구성되어 있다. 회로 블록(62H)은, 상술한 제13 실시 형태의 도 20에 도시하는 회로 블록(62B)과는 달리, 하나의 화소 블록(61H) 내의 화소(3a2, 3b2, 3c2, 3d2)에 배치된 전환 트랜지스터(FDG), 리셋 트랜지스터(RST), 2개의 증폭 트랜지스터(AMP) 및 2개의 선택 트랜지스터(SEL)를 포함한다.
도 40 및 도 41에 도시하는 바와 같이, 이 제19 실시 형태의 화소 분리 영역(31)은, 이것에 한정되지 않지만, 상술한 제1 실시 형태의 도 5 내지 도 7에 도시하는 화소 분리 영역(31)과는 달리, 반도체층(21)의 두께 방향(Z 방향)으로 소자 분리 영역(33)을 관통하고 있다. 또한, 이 제19 실시 형태의 화소 분리 영역(31)은, 이것에 한정되지 않지만, 반도체층(21)의 깊이 방향으로 연신되는 도전막의 양측을 절연막으로 끼운 3층 구조로 되어 있다. 도시하고 있지 않지만, 이 제19 실시 형태의 화소내 분리 영역(32)에서도, 반도체층(21)의 두께 방향으로 소자 분리 영역(33)을 관통하고 있다. 이 제19 실시 형태의 화소내 분리 영역(32)에서도, 이것에 한정되지 않지만, 반도체층(21)의 깊이 방향으로 연신되는 도전막의 양측을 절연막으로 끼운 3층 구조로 해도 된다.
또한, 도 40 및 도 41에 도시하는 바와 같이, 이 실시 형태에서도, 소자 형성 영역(21a, 21b2) 및 급전 영역(21z)은, 평면으로 보아 p형 반도체 영역(24)을 개재하여 광전 변환부(25)와 중첩하고 있다. 또한, 도시하고 있지 않지만, 소자 형성 영역(21b1)에서도, 평면으로 보아 p형 반도체 영역(24)을 개재하여 광전 변환부(25)와 중첩하고 있다.
<중계 배선, 도전 패드>
도 37에 도시하는 바와 같이, 중계 배선(71)은, 2개의 도전 패드(71a 및 71b)와, 이 2개의 도전 패드(71a, 71b)를 연결하는 연결부(71c)를 구비하고 있다. 도전 패드(71a)는 연결부의 일단부측에 연결되고, 도전 패드(71b)는 연결부(71c)의 타단부측에 연결되어 있다. 이 중계 배선(71)은, 평면으로 보아 화소 분리 영역(31)과 중첩하고, X 방향을 따라 연신되어 있다.
도 37에 도시하는 바와 같이, 도전 패드(71a)는, 평면으로 보아 광전 변환 셀(22R1)(화소(3a2))의 소자 형성 영역(21a)측에서 화소 분리 영역(31)과 화소내 분리 영역(32)이 교차하는 부분에 배치되어 있다. 그리고, 도전 패드(71a)는, 화소내 분리 영역(32)을 X 방향으로 걸쳐서, 이 화소내 분리 영역(32)의 양측에 배치된 2개의 p형 콘택트 영역(48)과 중첩하여, 전기적 및 기계적으로 접속되어 있다. 또한, 도전 패드(71a)는, 화소 분리 영역(31)의 광전 변환 셀(22R1)측과는 반대측의 광전 변환 셀(Y 방향에서 인접하는 다른 화소 블록의 광전 변환 셀(22R3))에 광전 변환 셀(22R1)의 화소내 분리 영역(32)과 인접하는 화소내 분리 영역(32)을 걸쳐서, 이 화소내 분리 영역(32)의 양측에 배치된 2개의 p형 콘택트 영역(48)과 중첩하여, 전기적 및 기계적으로 접속되어 있다. 즉, 도전 패드(71a)는, 화소 분리 영역(31) 및 화소내 분리 영역(32)을 포함하는 분리 영역을 X 방향 및 Y 방향 각각의 방향으로 걸쳐서, 이 분리 영역의 양측에 배치된 복수의 p형 콘택트 영역(48)과 중첩하여, 전기적 및 기계적으로 접속되어 있다. 이 실시 형태에서는, X 방향으로 연신되는 화소 분리 영역(31)과 Y 방향으로 연신되는 화소내 분리 영역(32)이 교차하는 교차부를 둘러싸도록 하여 배치된 4개의 콘택트 영역(48) 각각에 화소 분리 영역(31) 및 화소내 분리 영역(32)을 걸쳐서 도전 패드(71a)가 전기적 및 기계적으로 접속되어 있다.
도 42a에 도시하는 바와 같이, 도전 패드(71a)는, 화소 분리 영역(31) 내에 위치하는 동체부(71a1)와, 이 동체부(71a1)로부터 화소 분리 영역(31)의 외측으로 돌출되고, 또한 동체부(71a1)보다도 폭이 넓은 헤드부(71a2)를 갖는다. 동체부(71a1)는 콘택트 영역(48)의 측벽과 접촉하여, 전기적 및 기계적으로 접속되어 있다. 헤드부(71a2)는 콘택트 영역(48)의 상면(표층면)과 접촉하여, 전기적 및 기계적으로 접속되어 있다. 즉, 동체부(71a1)와 이 동체부(71a1)보다도 폭이 넓은 헤드부(71a2)를 갖는 형상으로 도전 패드(71a)를 구성하고, 동체부(71a1) 및 헤드부(71a2)가 콘택트 영역(48)과 접촉하도록 동체부(71a1)를 화소 분리 영역(31) 내에 배치함으로써, 콘택트 영역(48)과 도전 패드(71a)의 접촉 면적이 커진다.
도 37에 도시하는 바와 같이, 연결부(71c)는, 화소 분리 영역(31) 상을 화소(3a2)와 화소(3b2)에 걸쳐서 연신되어 있다. 연결부(71c)는, 도 42b에 도시하는 바와 같이, 반도체층(21)의 두께 방향에 있어서, 화소 분리 영역(31)의 내외에 걸쳐서 연신되어 있다. 그리고, 연결부(71c)는, 화소 분리 영역(31)의 내부에 위치하는 부분의 폭이 화소 분리 영역(31)의 폭보다도 작게 되어 있어, 화소 분리 영역(31)의 절연막에 의해 반도체층(21)의 반도체로부터 절연 분리되어 있다.
도 37에 도시하는 바와 같이, 도전 패드(71b)는, 평면으로 보아 광전 변환 셀(22R2)(화소(3a2))의 소자 형성 영역(21a)측에서 화소 분리 영역(31)과 화소내 분리 영역(32)이 교차하는 부분에 배치되어 있다. 그리고, 도전 패드(71b)는, 화소내 분리 영역(32)을 X 방향으로 걸쳐서, 이 화소내 분리 영역(32)의 양측에 배치된 2개의 p형 콘택트 영역(48)과 중첩하여, 전기적 및 기계적으로 접속되어 있다. 또한, 도전 패드(71b)는, 화소 분리 영역(31)의 광전 변환 셀(22R2)측과는 반대측의 광전 변환 셀(Y 방향으로 인접하는 다른 화소 블록의 광전 변환 셀(22R4))에 광전 변환 셀(22R2)의 화소내 분리 영역(32)과 인접하는 화소내 분리 영역(32)을 걸쳐서, 이 화소내 분리 영역(32)의 양측에 배치된 2개의 p형 콘택트 영역(48)과 중첩하여, 전기적 및 기계적으로 접속되어 있다. 즉, 도전 패드(71b)는, 화소 분리 영역(31) 및 화소내 분리 영역(32)을 포함하는 분리 영역을 X 방향 및 Y 방향 각각의 방향으로 걸쳐서, 이 분리 영역의 양측에 배치된 복수의 p형 콘택트 영역(48)과 중첩하여, 전기적 및 기계적으로 접속되어 있다. 이 실시 형태에서는, X 방향으로 연신되는 화소 분리 영역(31)과 Y 방향으로 연신되는 화소내 분리 영역(32)이 교차하는 교차부를 둘러싸도록 하여 배치된 4개의 콘택트 영역(48) 각각에 화소 분리 영역(31) 및 화소내 분리 영역(32)을 걸쳐서 도전 패드(71b)가 전기적 및 기계적으로 접속되어 있다.
도 42c에 도시하는 바와 같이, 도전 패드(71b)는, 화소 분리 영역(31) 내에 위치하는 동체부(71b1)와, 이 동체부(71b1)로부터 화소 분리 영역(31)의 외측으로 돌출되고, 또한 동체부(71b1)보다도 폭이 넓은 헤드부(71b2)를 갖는다. 동체부(71b1)는 콘택트 영역(48)의 측벽과 접촉하여, 전기적 및 기계적으로 접속되어 있다. 헤드부(71b2)는 콘택트 영역(48)의 상면(표층면)과 접촉하여, 전기적 및 기계적으로 접속되어 있다. 즉, 도전 패드(71b)에서도, 상술한 도전 패드(71a)와 마찬가지로, 동체부(71b1) 및 헤드부(71b2)가 콘택트 영역(48)과 접촉하도록 동체부(71b1)를 화소 분리 영역(31) 내에 배치함으로써, 콘택트 영역(48)과 도전 패드(71b)의 접촉 면적이 커진다.
도시하고 있지 않지만, 중계 배선(71)의 도전 패드(71a 및 71b) 중 적어도 어느 한 쪽은, 상층의 층간 절연막에 매립된 콘택트 전극을 통해서, 층간 절연막 상의 배선과 전기적으로 접속되어 있다. 그리고, 이 배선에는, 전원 전위로서 제1 기준 전위가 인가된다. 그리고, 이 배선으로부터 도전 플러그를 통해서 중계 배선(71)에 제1 기준 전위가 공급되어, 중계 배선(71)의 도전 패드(71a 및 71b) 각각에 접속된 복수의 콘택트 영역(48)(p형 반도체 영역)이 제1 기준 전위로 전위 고정된다. 제1 기준 전위로서는, 예를 들어 0V의 VSS 전위가 인가된다.
도 37에 도시하는 바와 같이, 도전 패드(72)는, 화소(3a2)의 광전 변환 셀(22R1)과 화소(3b2)의 광전 변환 셀(22R2)의 사이의 화소 분리 영역(31)을 X 방향으로 걸쳐서, 이 화소 분리 영역(31)의 양측에 배치된 반도체 영역과 전기적 및 기계적으로 접속되어 있다. 구체적으로는, 도전 패드(72)는, 화소 분리 영역(31)의 광전 변환 셀(22R1)측에 배치된 리셋 트랜지스터(RST)의 주 전극 영역(47)과, 화소 분리 영역(31)의 광전 변환 셀(22R2)측에 배치된 증폭 트랜지스터(AMP)의 주 전극 영역(47)에 중첩하여, 전기적 및 기계적으로 접속되어 있다.
도 42d에 도시하는 바와 같이, 도전 패드(72)는, 화소 분리 영역(31) 내에 위치하는 동체부(72a)와, 이 동체부(72a)로부터 화소 분리 영역(31)의 외측으로 돌출되고, 또한 동체부(72a)보다도 폭이 넓은 헤드부(72b)를 갖는다. 동체부(72a)는 주 전극 영역(47)(n형 반도체 영역)의 측벽과 접촉하여, 전기적 및 기계적으로 접속되어 있다. 헤드부(72b)는 주 전극 영역(47)의 상면(표층면)과 접촉하여, 전기적 및 기계적으로 접속되어 있다. 즉, 도전 패드(72)에서도, 상술한 도전 패드(71a)와 마찬가지로, 동체부(72a) 및 헤드부(72b)가 주 전극 영역(47)과 접촉하도록 동체부(72a)를 화소 분리 영역(31) 내에 배치함으로써, 주 전극 영역(47)과 도전 패드(72)의 접촉 면적이 커진다.
도시하고 있지 않지만, 도전 패드(72)는, 상층의 층간 절연막에 매립된 콘택트 전극을 통해서, 층간 절연막 상의 배선과 전기적으로 접속되어 있다. 그리고, 이 배선에는, 전원 전위로서, 제1 기준 전위와는 다른 제2 기준 전위가 인가된다. 그리고, 이 배선으로부터 도전 플러그를 통해서 도전 패드(72)에 제2 기준 전위가 공급되어, 도전 패드(72)에 접속된 복수의 주 전극 영역(47)(n형 반도체 영역)이 제2 기준 전위로 전위 고정된다. 제2 기준 전위로서는, 예를 들어 3.0V의 VDD 전위가 인가된다.
도 38에 도시하는 바와 같이, 중계 배선(73)은, 2개의 도전 패드(73a 및 73b)와, 이 2개의 도전 패드(73a, 73b)를 연결하는 연결부(73c)를 구비하고 있다. 도전 패드(73a)는 연결부(73c)의 일단부측에 연결되고, 도전 패드(73b)는 연결부(73c)의 타단부측에 연결되어 있다. 도전 패드(73a)와 도전 패드(73b)는, 연결부를 통해서 전기적 및 기계적으로 접속되어 있다. 이 중계 배선(73)은, 평면으로 보아 화소 분리 영역(31)과 중첩하여, X 방향을 따라 연신되어 있다.
도 38에 도시하는 바와 같이, 도전 패드(73a)는, 평면으로 보아 광전 변환 셀(22R1)(화소(3a2))의 소자 형성 영역(21b1, 21b2)측에서 화소 분리 영역(31)과 화소내 분리 영역(32)이 교차하는 부분에 배치되어 있다. 그리고, 도전 패드(73a)는, 화소내 분리 영역(32)을 X 방향으로 걸쳐서, 이 화소내 분리 영역(32)의 양측에 배치된 2개의 n형 전하 보유 영역(FD1, FD2)과 중첩하여, 전기적 및 기계적으로 접속되어 있다. 또한, 도전 패드(73a)는, 평면으로 보아 광전 변환 셀(22R3)(화소(3c2))의 소자 형성 영역(21b1, 21b2)측에서 화소 분리 영역(31)과 화소내 분리 영역(32)이 교차하는 부분에 배치되어 있다. 그리고, 도전 패드(73a)는, 화소내 분리 영역(32)을 X 방향으로 걸쳐서, 이 화소내 분리 영역(32)의 양측에 배치된 2개의 n형 전하 보유 영역(FD1, FD2)과 중첩하여, 전기적 및 기계적으로 접속되어 있다. 즉, 도전 패드(73a)는, 화소 분리 영역(31) 및 화소내 분리 영역(32)을 포함하는 분리 영역을 X 방향 및 Y 방향 각각의 방향으로 걸쳐서, 이 분리 영역의 양측에 배치된 복수의 n형 전하 보유 영역(FD1, FD2)과 중첩하여, 전기적 및 기계적으로 접속되어 있다. 이 실시 형태에서는, X 방향으로 연신되는 화소 분리 영역(31)과 Y 방향으로 연신되는 화소내 분리 영역(32)이 교차하는 교차부를 둘러싸도록 하여 배치된 4개의 전하 보유 영역(FD1, FD2) 각각에 화소 분리 영역(31) 및 화소내 분리 영역(32)을 걸쳐서 도전 패드(73a)가 전기적 및 기계적으로 접속되어 있다.
도 43a에 도시하는 바와 같이, 도전 패드(73a)는, 화소 분리 영역(31) 내에 위치하는 동체부(73a1)와, 이 동체부(73a1)로부터 화소 분리 영역(31)의 외측으로 돌출되고, 또한 동체부(73a1)보다도 폭이 넓은 헤드부(73a2)를 갖는다. 동체부(73a1)는 전하 보유 영역(FD1, FD2)의 측벽과 접촉하여, 전기적 및 기계적으로 접속되어 있다. 헤드부(73a2)는 전하 보유 영역(FD1, FD2)의 상면(표층면)과 접촉하여, 전기적 및 기계적으로 접속되어 있다. 즉, 이 도전 패드(73a)에서도, 상술한 도전 패드(71a)와 마찬가지로, 동체부(73a1) 및 헤드부(73a2)가 전하 보유 영역(FD1, FD2)과 접촉하도록 동체부(73a1)를 화소 분리 영역(31) 내에 배치함으로써, 전하 보유 영역(FD1, FD2)과 도전 패드(73a)의 접촉 면적이 커진다.
도 38에 도시하는 바와 같이, 연결부(73c)는, 화소 분리 영역(31) 상을 화소(3a2 및 3c2)와 화소(3b2 및 3d2)에 걸쳐서 연신되어 있다. 연결부(73c)는, 도 43b에 도시하는 바와 같이, 반도체층(21)의 두께 방향에 있어서, 화소 분리 영역(31)의 내외에 걸쳐서 연신되어 있다. 그리고, 연결부(73c)는, 화소 분리 영역(31)의 내부에 위치하는 부분의 폭이 화소 분리 영역(31)의 폭보다도 작게 되어 있어, 화소 분리 영역(31)의 절연막에 의해 반도체층(21)의 반도체로부터 절연 분리되어 있다.
도 38에 도시하는 바와 같이, 도전 패드(73b)는, 평면으로 보아 광전 변환 셀(22R2)(화소(3b2))의 소자 형성 영역(21b1, 21b2)측에서 화소 분리 영역(31)과 화소내 분리 영역(32)이 교차하는 부분에 배치되어 있다. 그리고, 도전 패드(73b)는, 화소내 분리 영역(32)을 X 방향으로 걸쳐서, 이 화소내 분리 영역(32)의 양측에 배치된 2개의 n형 전하 보유 영역(FD1, FD2)과 중첩하여, 전기적 및 기계적으로 접속되어 있다. 또한, 도전 패드(73b)는, 평면으로 보아 광전 변환 셀(22R4)(화소(3d2))의 소자 형성 영역(21b1, 21b2)측에서 화소 분리 영역(31)과 화소내 분리 영역(32)이 교차하는 부분에 배치되어 있다. 그리고, 도전 패드(73b)는, 화소내 분리 영역(32)을 X 방향으로 걸쳐서, 이 화소내 분리 영역(32)의 양측에 배치된 2개의 n형 전하 보유 영역(FD1, FD2)과 중첩하여, 전기적 및 기계적으로 접속되어 있다. 즉, 도전 패드(73b)는, 화소 분리 영역(31) 및 화소내 분리 영역(32)을 포함하는 분리 영역을 X 방향 및 Y 방향 각각의 방향으로 걸쳐서, 이 분리 영역의 양측에 배치된 복수의 n형 전하 보유 영역(FD1, FD2)과 중첩하여, 전기적 및 기계적으로 접속되어 있다. 이 실시 형태에서는, X 방향으로 연신되는 화소 분리 영역(31)과 Y 방향으로 연신되는 화소내 분리 영역(32)이 교차하는 교차부를 둘러싸도록 하여 배치된 4개의 전하 보유 영역(FD1, FD2) 각각에 화소 분리 영역(31) 및 화소내 분리 영역(32)을 걸쳐서 도전 패드(73b)가 전기적 및 기계적으로 접속되어 있다.
도 43c에 도시하는 바와 같이, 도전 패드(73b)는, 화소 분리 영역(31) 내에 위치하는 동체부(73b1)와, 이 동체부(73b1)로부터 화소 분리 영역(31)의 외측으로 돌출되고, 또한 동체부(73b1)보다도 폭이 넓은 헤드부(73b2)를 갖는다. 동체부(73b1)는 전하 보유 영역(FD1, FD2)의 측벽과 접촉하여, 전기적 및 기계적으로 접속되어 있다. 헤드부(73b2)는 전하 보유 영역(FD1, FD2)의 상면(표층면)과 접촉하여, 전기적 및 기계적으로 접속되어 있다. 즉, 도전 패드(73b)에서도, 상술한 도전 패드(71a)와 마찬가지로, 동체부(73b1) 및 헤드부(73b2)가 전하 보유 영역(FD1, FD2)과 접촉하도록 동체부(73b1)를 화소 분리 영역(31) 내에 배치함으로써, 전하 보유 영역(FD1, FD2)과 도전 패드(73b)의 접촉 면적이 커진다.
도시하고 있지 않지만, 도전 패드(73a 및 73b) 중 적어도 어느 한쪽은, 상층의 층간 절연막에 매립된 콘택트 전극을 통해서, 층간 절연막 상의 배선과 전기적으로 접속되어 있다. 그리고, 이 콘택트 전극 및 배선, 그리고 중계 배선(73)은 도 35에 도시하는 도전 경로(63)에 포함된다. 그리고, 중계 배선의 도전 패드(73a 및 73b) 각각에 접속된 복수의 전하 보유 영역(FD1, FD2)은, 중계 배선(73), 콘택트 전극 및 배선을 포함하는 도전 경로(63)를 통해서, 도 35에 도시하는 판독 회로(15)와 전기적으로 접속되어 있다.
중계 배선(71), 도전 패드(72), 중계 배선(73) 및 도전 패드(74) 각각은, 이것에 한정되지 않지만, 예를 들어, 저항값을 저감하는 불순물이 도입된 다결정 실리콘막으로 구성되어 있다.
도 39에 도시하는 바와 같이, 도전 패드(74)는, 화소(3c2)의 광전 변환 셀(22R3)과 화소(3d2)의 광전 변환 셀(22R4)의 사이의 화소 분리 영역(31)을 X 방향으로 걸쳐서, 이 화소 분리 영역(31)의 양측에 배치된 반도체 영역과 전기적 및 기계적으로 접속되어 있다. 구체적으로는, 도전 패드(74)는, 화소 분리 영역(31)의 광전 변환 셀(22R3)측에 배치된 증폭 트랜지스터(AMP)의 주 전극 영역(47)과, 화소 분리 영역(31)의 광전 변환 셀(22R4)측에 배치된 증폭 트랜지스터(AMP)의 주 전극 영역(47)에 중첩하여, 전기적 및 기계적으로 접속되어 있다.
도전 패드(74)는, 도시하고 있지 않지만, 상술한 도전 패드(72)와 마찬가지의 구성으로 되어 있다. 그리고, 도전 패드(74)는, 도전 패드(72)와 마찬가지로, 상층의 배선으로부터 콘택트 전극(도전 플러그)을 통해서 도전 패드(72)에 제2 기준 전위가 공급되어, 도전 패드(72)에 접속된 복수의 주 전극 영역(47)(n형 반도체 영역)이 제2 기준 전위로 전위 고정된다. 도전 패드(74)에서도, 상술한 도전 패드(72)와 마찬가지로, 주 전극 영역(47)과 도전 패드(72)의 접촉 면적이 커진다.
도 39에 도시하는 바와 같이, 광전 변환 셀(22R3)(화소(3c2))의 증폭 트랜지스터(AMP)와, 광전 변환 셀(22R4)(화소(3d2))의 증폭 트랜지스터(AMP)는, 광전 변환 셀(22R3)과, 광전 변환 셀(22R4)의 사이의 화소 분리 영역(31)을 X 방향으로 걸쳐서, 광전 변환 셀(22R3) 및 광전 변환 셀(22R4)에 걸쳐서 배치된 게이트 전극(45a)을 공유하고 있다.
도 44에 도시하는 바와 같이, 게이트 전극(45a)은, 화소 분리 영역(31) 내에 게이트 절연막(44)을 개재하여 p형 반도체 영역(24)과 인접하는 동체부(45a1)와, 이 동체부(45b1)로부터 화소 분리 영역(31)의 외측으로 돌출되고, 게이트 절연막(44)을 개재하여 p형 반도체 영역(24)과 인접하고, 또한 동체부(45a1)보다도 폭이 넓은 헤드부(45a2)를 갖는다.
<제19 실시 형태의 주된 효과>
이어서, 이 제19 실시 형태의 주된 효과에 대하여 설명한다.
이 제19 실시 형태에 관한 고체 촬상 장치(1H)에서도, 광전 변환 셀(22R1, 22R2, 22R3, 22R4) 각각의 소자 형성 영역(21a)이 제1 광전 변환 영역(23L) 및 제2 광전 변환 영역(23R)에 걸쳐서 연신되고, 또한 평면으로 보아 2개의 화소내 분리 영역(32)의 사이를 가로지르고 있다. 따라서, 이 제19 실시 형태에 관한 고체 촬상 장치(1H)에서도, 상술한 제19 실시 형태에 관한 고체 촬상 장치(1A)와 마찬가지의 효과가 얻어진다.
또한, 이 실시 형태에 관한 고체 촬상 장치(1H)는, 도전 패드(71a, 71b)가 화소 분리 영역(31) 및 화소내 분리 영역(32)을 포함하는 분리 영역을 X 방향 및 Y 방향 각각의 방향으로 걸쳐서, 이 분리 영역의 양측에 배치된 복수의 p형 콘택트 영역(p형 반도체 영역)(48)과 접속되어 있다. 이 경우, 도전 패드(71a, 71b)에 하나의 콘택트 전극을 접속함으로써 도전 패드(71a, 71b)와 접속된 복수의 콘택트 영역(48)에 전위를 공급할 수 있다. 이에 의해, 복수의 콘택트 영역(48)마다 콘택트 전극을 접속하는 경우와 비교하여, 콘택트 영역(48)과 콘택트 전극의 어긋남을 콘택트 영역(48)마다 고려할 필요가 없어지기 때문에, 콘택트 영역(48)의 평면 사이즈(점유 면적)를 작게 하는 것이 가능하게 되어, 화소 트랜지스터(Qt)(AMP, SEL, RST) 및 전송 트랜지스터(TR1, TR2)를 포함하는 능동 소자의 광전 변환 셀(22R1, 22R2, 22R3, 22R4)(화소(3a2, 3b2, 3c2, 3d2)) 내에서의 배치 자유도를 높이는 것이 가능하게 된다.
또한, 광전 변환 셀(22R1, R2, R3, R4) 내에서의 능동 소자의 배치 자유도를 높일 수 있으므로, 광전 변환 셀(22R1, R2, R3, R4)을 포함하는 화소(3a2, 3b2, 3c2, 3d2)의 미세화를 도모하는 것이 가능하게 된다.
또한, 도전 패드(71a)는, 동체부(71a1) 및 헤드부(71a2)가 콘택트 영역(48)과 접촉하도록 동체부(71a1)를 화소 분리 영역(31) 내에 배치함으로써, 콘택트 전극(48)과 도전 패드(71a)의 접촉 면적이 커진다. 이 때문에, 콘택트 전극과 도전 패드(71a)의 콘택트 저항을 낮출 수 있어, 콘택트 전극과 도전 패드(71a)의 콘택트 저항을 확보하면서 콘택트 영역의 평면 사이즈를 작게 하는 것이 가능하게 된다. 마찬가지로, 도전 패드(71b)에서도, 콘택트 전극과 도전 패드(71b)의 콘택트 저항을 확보하면서 콘택트 영역(48)의 평면 사이즈를 작게 하는 것이 가능하게 된다.
또한, 도전 패드(71a)와 도전 패드(71b)는, 연결부를 통해서 전기적으로 접속되어 있다. 따라서, 도전 패드(71a) 및 도전 패드(71b) 중 어느 한쪽에 콘택트 전극을 접속함으로써, 도전 패드(71a)와 접속된 복수의 콘택트 영역에 전위를 공급할 수 있음과 함께, 도전 패드(71b)와 접속된 복수의 도전 패드에 전위를 공급할 수 있다. 이에 의해, 상층의 배선층에서의 배선의 설치 자유도가 높아진다.
또한, 도전 패드(72)는, 화소(3a2)의 광전 변환 셀(22R1)과 화소(3b2)의 광전 변환 셀(22R2)의 사이의 화소 분리 영역(31)을 Y 방향으로 걸쳐서, 이 화소 분리 영역(31)의 양측에 배치된 주 전극 영역(반도체 영역)(47)과 접속되어 있다. 따라서, 이 도전 패드(72)에서도, 주 전극 영역(47)마다 콘택트 전극을 접속하는 경우와 비교하여, 주 전극 영역(47)과 콘택트 전극의 어긋남을 주 전극 영역(47)마다 고려할 필요가 없어지기 때문에, 주 전극 영역(47)의 평면 사이즈(점유 면적)를 작게 하는 것이 가능하게 되어, 화소 트랜지스터(Qt)(AMP, SEL, RST) 및 전송 트랜지스터(TR1, TR2)를 포함하는 능동 소자의 광전 변환 셀(22R1, R2, R3, R4)(화소(3a2, 3b2, 3c2, 3d2)) 내에서의 배치 자유도를 높이는 것이 가능하게 된다.
이 도전 패드(72)도, 상술한 도전 패드(71a 및 71b)와 마찬가지로 동체부(72a) 및 폭이 넓은 헤드부(72b)를 갖는 형상으로 되어 있으므로, 동체부(72a) 및 헤드부(72b)가 주 전극 영역(47)과 접촉하도록 동체부(72a)를 화소 분리 영역(31) 내에 배치함으로써, 주 전극 영역(47)과 도전 패드(72)의 접촉 면적이 커진다. 이 때문에, 주 전극 영역(47)과 도전 패드(72)의 콘택트 저항을 낮출 수 있어, 주 전극 영역(47)과 도전 패드(72)의 콘택트 저항을 확보하면서 주 전극 영역(47)의 평면 사이즈를 작게 하는 것이 가능하게 된다.
또한, 도전 패드(73a, 73b)는, 화소 분리 영역(31) 및 화소내 분리 영역(32)을 포함하는 분리 영역을 X 방향 및 Y 방향 각각의 방향으로 걸쳐서, 이 분리 영역의 양측에 배치된 복수의 전하 보유 영역(n형 반도체 영역)(FD1, FD2)과 접속되어 있다. 따라서, 이 도전 패드(73a, 73b)에서도, 상술한 도전 패드(71a, 71b)와 마찬가지로, 복수의 전하 보유 영역(FD1, FD2)마다 콘택트 전극을 접속하는 경우와 비교하여, 전하 보유 영역(FD1, FD2)과 콘택트 전극의 어긋남을 전하 보유 영역(FD1, FD2)마다 고려할 필요가 없어지기 때문에, 전하 보유 영역(FD1, FD2)의 평면 사이즈(점유 면적)를 작게 하는 것이 가능하게 되어, 화소 트랜지스터(Qt)(AMP, SEL, RST) 및 전송 트랜지스터(TR1, TR2)를 포함하는 능동 소자의 광전 변환 셀(22R1, R2, R3, R4)(화소(3a2, 3b2, 3c2, 3d2)) 내에서의 배치 자유도를 높이는 것이 가능하게 된다. 또한, 광전 변환 셀(22R1, R2, R3, R4) 내에서의 능동 소자의 배치 자유도를 높일 수 있으므로, 광전 변환 셀(22R1, R2, R3, R4)을 포함하는 화소(3a2, 3b2, 3c2, 3d2)의 미세화를 도모하는 것이 가능하게 된다.
이 도전 패드(73a)에서도, 상술한 도전 패드(71a 및 71b)와 마찬가지로 동체부(73a1) 및 폭이 넓은 헤드부(7a2)를 갖는 형상으로 되어 있으므로, 동체부(73a1) 및 헤드부(73a2)가 전하 보유 영역(FD1, FD2)과 접촉하도록 동체부(73a1)를 화소 분리 영역(31) 내에 배치함으로써, 전하 보유 영역(FD1, FD2)과 도전 패드(73a)의 접촉 면적이 커진다. 이 때문에, 전하 보유 영역(FD1, FD2)과 도전 패드(73a)의 콘택트 저항을 낮출 수 있어, 콘택트 전극과 도전 패드(73a)의 콘택트 저항을 확보하면서 전하 보유 영역(FD1, FD2)의 평면 사이즈를 작게 하는 것이 가능하게 된다. 마찬가지로, 도전 패드(73b)에서도, 전하 보유 영역(FD1, FD2)과 도전 패드(73a)의 콘택트 저항을 확보하면서 콘택트 영역(48)의 평면 사이즈를 작게 하는 것이 가능하게 된다.
또한, 도전 패드(73a)와 도전 패드(73b)는, 연결부(73c)를 통해서 전기적으로 접속되어 있다. 따라서, 도전 패드(73a) 및 도전 패드(73b) 중 어느 한쪽에 콘택트 전극을 접속함으로써, 도전 패드(73a)와 접속된 복수의 전하 보유 영역(FD1, FD2)에 전위를 공급할 수 있음과 함께, 도전 패드(73b)와 접속된 복수의 전하 보유 영역(FD1, FD2)에 전위를 공급할 수 있다. 이에 의해, 상층의 배선층에서의 배선의 설치 자유도가 높아진다.
또한, 광전 변환 셀(22R3)(화소(3c2))의 증폭 트랜지스터(AMP)와, 광전 변환 셀(224)(화소(3d2))의 증폭 트랜지스터(AMP)는, 화소 분리 영역(31)을 X 방향으로 걸쳐서, 게이트 전극(45a)을 공유하고 있다. 따라서, 화소 분리 영역(31) 상에서 게이트 전극(45a)에 콘택트 전극을 접속할 수 있어, 상층의 배선층에서의 배선의 설치 자유도가 높아진다.
또한, 게이트 전극(45a)은, 동체부(72a) 및 폭이 넓은 헤드부(72b)를 갖는 형상으로 되어 있으므로, 동체부(72a) 및 헤드부(72b)가 게이트 절연막을 개재하여 p형 반도체 영역과 마주보도록, 동체부(72a)를 화소 분리 영역(31) 내에 배치함으로써, 증폭 트랜지스터(AMP)의 게이트 폭(Wg)을 길게 할 수 있어, 증폭 트랜지스터(AMP)의 평면 사이즈를 크게 하지 않고, 저노이즈화를 도모하는 것이 가능하게 된다.
또한, 소자 형성 영역(21a)의 배치와, 도전 패드(71a, 71b, 72, 73a, 73b)의 어느 것의 접속 형태를 조합함으로써, 능동 소자의 배치 자유도를 보다 한층 높이는 것이 가능하게 됨과 함께, 광전 변환 셀을 포함하는 화소(3)의 미세화를 보다 한층 도모하는 것이 가능하게 된다.
또한, 광전 변환 셀 내에서의 능동 소자의 배치 자유도가 높아짐으로써, 동일한 화소(3)의 평면 사이즈에 있어서 광전 변환부의 체적을 크게 할 수 있어, 포화 신호량(Qs)을 개선하는 것이 가능하게 된다.
또한, 상술한 실시 형태 19에 있어서, 화소(3a2)의 광전 변환 셀(22R1)은, 제1 광전 변환 영역(23L)측의 화소 트랜지스터의 배치를 생략하고 있지만, 레이아웃의 대칭성을 확보하기 위해서, 변형예의 도 45에 도시하는 바와 같이, 광전 변환 셀(22R1)의 제1 광전 변환 영역(23L)측에 더미의 게이트 전극(45b)을 마련해도 된다.
또한, 판독 회로의 소자 구성에 의해 광전 변환 셀(22R1)의 제1 광전 변환 영역(23L)측에, 전환 트랜지스터를 배치해도 된다.
〔제20 실시 형태〕
이 제20 실시 형태에서는, 제1층째의 배선층의 배선과 도전 패드의 접속 상태에 대하여 설명한다.
도 46은, 도 36에 도시하는 화소 블록(61H)이 X 방향으로 2개 배열된 도면이다. 또한, 2개의 화소 블록(61H) 중, 한쪽의 화소 블록(61H1)에는, 중계 배선(73)이 마련되어 있지만, 다른 쪽의 화소 블록(61H2)에는, 중계 배선(73)으로서가 아니라, 도전 패드(73a 및 73b)가 각각 독립적으로 마련되어 있다.
도 46에 도시하는 바와 같이, 2개의 화소 블록(61H1, 61H2)에는 배선(77), 배선(78) 및 배선(79)이 설치되어 있다. 배선(77)은, 도 47에 도시하는 바와 같이, 층간 절연막(75) 상의 제1 배선층에 마련되어 있다. 도시하고 있지 않지만, 마찬가지로, 배선(78) 및 배선(79)도 제1층째의 배선층에 마련되어 있다.
도 46에 도시하는 바와 같이, 배선(77)은, 화소 블록(61H1)과 화소 블록(61H2)의 사이의 화소 분리 영역(31) 상을 Y 방향을 따라 연신되어 있다. 또한, 배선(77)은, 2개의 화소 블록(61H)(61H1, 61H2)을 사이에 두고 X 방향으로 연신되는 화소 분리 영역(31) 상을 X 방향을 따라 연신되어 있다.
그리고, 도 47에 도시하는 바와 같이, 배선(77)은, 화소 분리 영역(31) 상에서, 층간 절연막(75)에 매립된 콘택트 전극(도전 플러그)(76)을 통해서 도전 패드(71b)와 전기적 및 기계적으로 접속되어 있다. 또한, 배선(77)은, 상세하게 도시하고 있지 않지만, 화소 분리 영역(31) 상에서, 층간 절연막(75)에 매립된 콘택트 전극(76)을 통해서 도전 패드(71b)와 전기적으로 접속되어 있다. 콘택트 전극(76)은, 도 47에 도시하는 바와 같이, 평면에서 화소 분리 영역(31)과 적어도 일부가 중첩하는 위치에서 도전 패드(71b)와 접속되어 있는 것이 바람직하다. 이와 같이, 원래 데드 스페이스이었던 화소 분리 영역(31) 상에서 도전 패드(71b)에 콘택트 전극(76)을 통해서 배선(77)을 접속함으로써, 배선의 설치 자유도가 높아진다.
도 46에 도시하는 바와 같이, 배선(78)은, 한쪽의 화소 블록(61H1)에 배치되어 있다. 배선(78)은, 평면으로 보아 도전 패드(73b) 상을 Y 방향으로 가로질러서, Y 방향으로 배열된 2개의 광전 변환 셀(22R2 및 22R4) 상(화소(3b2 및 3d2) 상)을 연신하고 있다. 그리고, 배선(78)은, 상세하게 도시하고 있지 않지만, 도전 패드(71b)와 마찬가지로, 화소 분리 영역(31) 상에서 콘택트 전극(76)을 통해서 도전 패드(73b)와 전기적으로 접속되어 있다. 그리고, 배선(78)은, Y 방향으로 연신되는 부분의 광전 변환 셀(22R2)측의 일단부로부터 광전 변환 셀(22R1)측을 향해서 굴곡되어, 광전 변환 셀(22R2)에 있어서, 증폭 트랜지스터(AMP)의 게이트 전극(45) 상을 연신하고 있다. 그리고, 배선(78)은, 상세하게 도시하고 있지 않지만, 광전 변환 셀(22R2)에 배치된 증폭 트랜지스터(AMP)의 게이트 전극(45)과 콘택트 전극을 통해서 전기적으로 접속되어 있다. 또한, 배선(78)은, Y 방향으로 연신되는 부분의 광전 변환 셀(22R4)측의 타단부로부터 광전 변환 셀(22R3)측을 향해서 굴곡되고, 광전 변환 셀(22R4)에 있어서, 증폭 트랜지스터(AMP)의 게이트 전극(45) 상을 연신하고 있다. 그리고, 배선(78)은, 상세하게 도시하고 있지 않지만, 광전 변환 셀(22R4)에 배치된 증폭 트랜지스터(AMP)의 게이트 전극(45)과 콘택트 전극을 통해서 전기적으로 접속되어 있다.
이와 같이, 원래 데드 스페이스이었던 화소 분리 영역(31) 상에서 도전 패드(73b)에 콘택트 전극을 통해서 배선(78)을 접속함으로써, 배선(78)의 설치 자유도가 높아진다.
도 46에 도시하는 바와 같이, 배선(79)은, 다른 쪽의 화소 블록(61H2)에 배치되어 있다. 배선(79)은, 평면으로 보아 패드(73b) 상을 Y 방향으로 가로질러서, Y 방향으로 배열된 2개의 광전 변환 셀(22R2 및 22R4) 상(화소(3b2 및 3d2) 상)을 연신하고 있다. 그리고, 배선(79)은, 상세하게 도시하고 있지 않지만, 도전 패드(71b)와 마찬가지로, 화소 분리 영역(31) 상에서 콘택트 전극(76)을 통해서 도전 패드(73b)와 전기적 및 기계적으로 접속되어 있다. 그리고, 배선(79)은, Y 방향으로 연신되는 부분의 광전 변환 셀(22R2)측의 일단부로부터 광전 변환 셀(22R1)측을 향해서 굴곡되어, 광전 변환 셀(22R2)에 있어서, 증폭 트랜지스터(AMP)의 게이트 전극(45) 상을 연신하고 있다. 그리고, 배선(79)은, 상세하게 도시하고 있지 않지만, 광전 변환 셀(22R2)에 배치된 증폭 트랜지스터(AMP)의 게이트 전극(45)과 콘택트 전극을 통해서 전기적으로 접속되어 있다. 또한, 배선(79)은, Y 방향으로 연신되는 부분의 광전 변환 셀(22R4)측의 타단부로부터 광전 변환 셀(22R3)측을 향해서 굴곡하고, 광전 변환 셀(22R4 및 22R3) 각각의 증폭 트랜지스터(AMP)의 게이트 전극(45) 상을 연신하고 있다. 그리고, 배선(79)은, 상세하게 도시하고 있지 않지만, 광전 변환 셀(22R4 및 22R3) 각각에 배치된 증폭 트랜지스터(AMP)의 게이트 전극(45)과 콘택트 전극을 통해서 각각 전기적으로 접속되어 있다.
또한, 배선(79)은, 광전 변환 셀(22R3 및 22R4)에 걸쳐서 연신되는 부분의 광전 변환 셀(22R3)측의 일단부로부터 광전 변환 셀(22R1)측을 향해서 굴곡되어, 도전 패드(73a) 상에서 종단하고 있다. 그리고, 배선(79)은, 상세하게 도시하고 있지 않지만, 도전 패드(71b)와 마찬가지로, 화소 분리 영역(31) 상에서 콘택트 전극(76)을 통해서 도전 패드(73a)와 전기적으로 접속되어 있다.
이와 같이, 원래 데드 스페이스이었던 화소 분리 영역(31) 상에서 도전 패드(73b)에 콘택트 전극을 통해서 배선(79)을 접속하고, 화소 분리 영역(31) 상에서 도전 패드(73a)에 콘택트 전극을 통해서 배선(79)을 접속함으로써, 배선(79)의 설치 자유도가 높아진다.
〔제21 실시 형태〕
본 기술의 제21 실시 형태에 관한 고체 촬상 장치(1J)는, 도 48 및 도 49에 도시하는 화소 블록(61J) 및 판독 회로(15J)를 구비하고 있다.
도 49에 도시하는 바와 같이, 화소 블록(61J)은, 복수의 화소(3)를 포함한다. 이 제21 실시 형태에서는, 화소 블록(61J)은, 이것에 한정되지 않지만, 예를 들어, 평면으로 보아 X 방향 및 Y 방향 각각의 방향으로 2개씩의 2×2배열로 배치된 4개의 화소(3)(3a3, 3b3, 3c3, 3d3)를 포함한다. 도 49에서는 주로 하나의 화소 블록(61J)을 도시하고 있지만, 화소 블록(61J)은, X 방향 및 Y 방향 각각의 방향으로 반복 배치되어 있다.
도 48에 도시하는 바와 같이, 4개의 화소(3a3, 3b3, 3c3, 3d3) 각각은, 광전 변환 셀(22S)을 포함한다. 광전 변환 셀(22S)은, 광전 변환 소자(PD)와, 이 광전 변환 소자(PD)에서 광전 변환된 신호 전하를 보유(축적)하는 전하 보유 영역(플로팅 디퓨전: Floating Diffusion)(FD)과, 이 광전 변환 소자(PD)에서 광전 변환된 신호 전하를 전하 보유 영역(FD)에 전송하는 전송 트랜지스터(TR)를 구비하고 있다. 이 실시 형태의 광전 변환 셀(22S)은, 상술한 제1 실시 형태의 광전 변환 셀(22A)과는 달리, 하나의 광전 변환 영역(22S)을 구비하고 있다.
광전 변환 소자(PD)는, 수광량에 따른 신호 전하를 생성한다. 광전 변환 소자(PD)는, 캐소드측이 전송 트랜지스터(TR)의 소스 영역과 전기적으로 접속되고, 애노드측이 기준 전위선(예를 들어 접지)과 전기적으로 접속되어 있다. 광전 변환 소자(PD)로서는, 예를 들어 포토 다이오드가 사용되고 있다.
전송 트랜지스터(TR)의 드레인 영역은, 전하 축적 영역(FD)과 전기적으로 접속되어 있다. 전송 트랜지스터(TR)의 게이트 전극은, 화소 구동선(10)(도 2 참조) 중 전송 트랜지스터 구동선과 전기적으로 접속되어 있다. 전하 축적 영역(FD)은, 광전 변환 소자(PD)로부터 전송 트랜지스터(TR)를 통해서 전송된 신호 전하를 일시적으로 축적하여 보유한다.
도 48에 도시하는 바와 같이, 4개의 화소(3a3, 3b3, 3c3, 3d3) 각각의 전하 보유 영역(FD)에는, 판독 회로(15J)의 입력단이 접속되어 있다. 판독 회로(15J)는 4개의 화소(3a3, 3b3, 3c3, 3d3) 각각의 전하 보유 영역(FD)에 보유된 신호 전하를 판독하여, 신호 전하에 기초하는 화소 신호를 출력한다. 판독 회로(15J)는, 하나의 화소 블록(61J)에 포함되는 4개의 화소(3a3, 3b3, 3c3, 3d3)(4개의 광전 변환 셀(22S))에서 공유되며, 화소 블록(61J)마다 마련되어 있다.
판독 회로(15J)는, 이것에 한정되지 않지만, 전환 트랜지스터(FDG)와, 리셋 트랜지스터(RST)와, 하나의 증폭단 셀(Pc1)을 구비하고 있다. 이 판독 회로(15J)는, 기본적으로 상술한 제14 실시 형태의 도 25에 도시하는 판독 회로(15C)와 마찬가지의 구성으로 되어 있으며, 증폭단 셀의 개수가 다르게 되어 있다.
판독 회로(15J)는, 도 50에 도시하는 회로 블록(62J)에 포함되는 화소 트랜지스터로 구성되어 있다. 회로 블록(62J)은, 상술한 제14 실시 형태의 도 25에 도시하는 회로 블록(62C)과는 달리, 하나의 화소 블록(61J)마다 마련된 전환 트랜지스터(FDG), 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)를 포함한다. 그리고, 이들 화소 트랜지스터(FDG, RST, AMP, SEL)는, 나중에 상세하게 설명하지만, 광전 변환 소자(PD) 및 전송 트랜지스터(TR)를 갖는 반도체층(101)에 절연층(130)을 개재하여 적층된 반도체층(140)에 마련되어 있다.
≪고체 촬상 장치의 구체적인 구성≫
이어서, 이 실시 형태의 고체 촬상 장치(1J)의 구체적인 구성에 대하여 설명한다.
도 52에 도시하는 바와 같이, 고체 촬상 장치(1J)는, 두께 방향에서 서로 반대측에 위치하는 제1면(S1) 및 제2면(S2)을 갖는 반도체층(101)과, 이 반도체층(101)에 분리 영역(110)으로 구획되어서 마련된 광전 변환 셀(22S)을 구비하고 있다.
또한, 고체 촬상 장치(1J)는, 반도체층(101)의 제1면(S1)측에 절연층(130)을 개재하여 적층된 반도체층(140)을 구비하고 있다. 또한, 고체 촬상 장치(1J)는, 반도체층(101)의 제2면(S2)측에, 이 제2면(S2)측으로부터 순차 적층된 평탄화막(161), 차광막(162), 컬러 필터(163) 및 마이크로렌즈(164)를 구비하고 있다.
평탄화막(161)은, 반도체층(101)의 제2면(S2)측에, 반도체층(101)의 제2면(S2)을 덮도록 해서 마련되고, 반도체층(101)의 제2면(S2)측을 평탄화하고 있다. 차광막(162)은, 인접하는 화소(3)를 칸막이하도록, 평면으로 보았을 때의 평면 패턴이 격자상 평면 패턴으로 되어 있다.
컬러 필터(163) 및 마이크로렌즈(164)는, 각각 화소(3)마다 마련되어 있다. 컬러 필터(163)는, 반도체층(101)의 광 입사면측으로부터 입사한 입사광을 색 분리한다. 마이크로렌즈(164)는, 조사광을 집광하고, 집광한 광을 화소(3)에 효율적으로 입사시킨다.
여기서, 반도체층(101)의 제1면(S1)을 소자 형성면 또는 주면, 제2면(S2)측을 광 입사면 또는 이면이라고 칭하는 경우도 있다. 이 실시 형태의 고체 촬상 장치(1J)는, 반도체층(101)의 제2면(광 입사면, 이면)(S2)측으로부터 입사한 광을, 반도체층(101)에 마련된 광전 변환부(103)(광전 변환 소자(PD))에서 광전 변환한다. 반도체층(101)은, 예를 들어 단결정 실리콘을 포함하는 p형 반도체 기판으로 구성되어 있다.
<분리 영역>
도 52에 도시하는 바와 같이, 분리 영역(110)은, 반도체층(101)의 제1면(S1)측으로부터 제2면(S2)측을 향해서 연신되고, 이차원 평면에 있어서 서로 인접하는 화소(3)간을 전기적 및 광학적으로 분리하고 있다. 분리 영역(110)은, 이것에 한정되지 않지만, 예를 들어, 반도체층(101)의 제1면(S1)으로부터 제2면(S2)측을 향해서 연신되는 홈부 내에 절연막이 매립된 트렌치 분리 구조로 되어 있다. 이 실시 형태에서는, 분리 영역(110)은, 이것에 한정되지 않지만, 예를 들어 반도체층(101)의 제1면(S1) 및 제2면(S2)에 걸쳐서 연신되어 있다.
도 49에 도시하는 바와 같이, 하나의 화소(3)(하나의 광전 변환 셀(22S))에 대응하는 분리 영역(110)은, 평면으로 보았을 때의 평면 형상이 사각형의 환상 평면 패턴(링상 평면 패턴)으로 되어 있다. 그리고, 화소 블록(61J)의 4개 화소(3)(3a3, 3b3, 3c3, 3d3)에 대응하는 분리 영역(110)은, 평면으로 보아 4개의 화소(3)의 주위를 둘러싸는 사각형의 환상 평면 패턴 중에 격자상 평면 패턴을 갖는 복합 평면 패턴으로 되어 있다.
도 52에 도시하는 바와 같이, 광전 변환 셀(22S)은, 화소(3)마다 마련되어 있다. 도 52에서는, 도 49에 도시하는 하나의 화소 블록(61J)에 포함되는 4개의 화소(3a3, 3b3, 3c3, 3d3) 중, 2개의 화소(3a3, 3b3)를 도시하고 있다.
도 52에 도시하는 바와 같이, 광전 변환 셀(22S)은, p형 반도체 영역(102)을 갖는다. 또한, 광전 변환 셀(22S)은, 반도체층(101)의 제1면(S1)측에 전송 트랜지스터(TR), 전하 보유 영역(FD) 및 콘택트 영역(121)을 가짐과 함께, 반도체층(101)의 제2면(S2)측에 광전 변환부(103)를 갖는다. 또한, 광전 변환 셀(22S)은, p형 반도체 영역(105) 및 피닝막(106)을 갖는다.
<광전 변환부>
광전 변환부(103)는, p형 반도체 영역(102)으로 주위를 둘러싸고 있다. 광전 변환부(103)는, n형 반도체 영역(104)을 포함한다. 그리고, 이 광전 변환부(103)는, 상술한 광전 변환 소자(PD)를 구성하고 있다.
<p형 반도체 영역>
도 52에 도시하는 바와 같이, p형 반도체 영역(102)은, 광전 변환부(103)와, 반도체층(101)의 제1면(S1)의 사이 및 광전 변환부(103)와 반도체층(101)의 제2면(S2)의 사이에 각각 마련되어 있다. 또한, p형 반도체 영역(102)은, 광전 변환부(103)와, 분리 영역(110)의 사이에도 마련되어 있다.
<전송 트랜지스터>
도 52에 도시하는 바와 같이, 전송 트랜지스터(TR)는, 반도체층(101)의 제1면(S1)측에 게이트 절연막을 개재하여 마련된 게이트 전극(124)과, 게이트 전극(124)의 바로 아래의 p형 반도체 영역(102)에 채널이 형성되는 채널 형성 영역과, 소스 영역으로서 기능하는 광전 변환부(103)와, 드레인 영역으로서 기능하는 전하 보유 영역(FD)을 포함한다. 게이트 절연막은, 예를 들어 산화실리콘막으로 구성되어 있다. 게이트 전극(124)은, 예를 들어, 저항값을 저감하는 불순물이 도입된 다결정 실리콘막으로 구성되어 있다. 전송 트랜지스터(TR)는, 전계 효과 트랜지스터이며, 예를 들어 MOSFET로 구성되어 있다. 전송 트랜지스터(TR)는, MISFET로 구성해도 상관없다.
도 49에 도시하는 바와 같이, 화소 블록(61J)에 포함되는 4개의 광전 변환 셀(22S)(화소(3a3, 3b3, 3c3, 3d3)) 각각의 전송 트랜지스터(TR)는, 평면으로 보아 각각의 광전 변환 셀(22S)(화소(3a3, 3b3, 3c3, 3d3))의 중심으로부터 각부측에 치우쳐서 배치되어 있다. 그리고, 이 4개의 광전 변환 셀(22S) 각각의 전송 트랜지스터(TR)는, 2×2배열의 4개의 광전 변환 셀(22S)(4개의 화소(3a3, 3b3, 3c3, 3d3))로 둘러싸인 중앙부측에 치우쳐서 배치되어 있다. 즉, 4개의 화소(3)(4개의 화소(3a3, 3b3, 3c3, 3d3)) 각각의 전송 트랜지스터(TR)의 게이트 전극(124)은, X 방향 및 Y 방향 각각의 방향에 있어서 서로 인접하고 있다.
<전하 보유 영역>
도 52에 도시하는 바와 같이, 전하 보유 영역(FD)은, 반도체층(101)의 제1면(S1)측에서 p형 반도체 영역(102) 내에 마련되고, p형 반도체 영역(102)을 개재하여 광전 변환부(103)로부터 이격되어 있다. 전하 보유 영역(FD)은, 예를 들어 광전 변환부(103)보다도 불순물 농도가 높은 n형 반도체 영역으로 구성되어 있다. 전하 보유 영역(FD)은, 전하를 보유함과 함께, 후술하는 도전 패드(122)와의 오믹 콘택트 저항을 저감한다.
도 51에 도시하는 바와 같이, 전하 보유 영역(FD)은, X 방향으로 연신되는 분리 영역(110)과, Y 방향으로 연신되는 분리 영역(110)이 교차하는 교차부 중, 4개의 화소(3)(4개의 광전 변환 셀(22S))를 1단위로 하는 화소 블록(61J)의 중앙부에 위치하는 제1 교차부(111a)에 접하여 마련되어 있다. 즉, 화소 블록(61J)에 포함되는 4개의 화소(3) 각각의 전하 보유 영역(FD)은, 제1 교차부(111a)를 둘러싸도록 하여 배치되고, 평면으로 보아 분리 영역(110)을 개재하여 서로 인접하고 있다.
<콘택트 영역>
도 52에 도시하는 바와 같이, p형 콘택트 영역(121)은, 반도체층(101)의 제1면(S1)측에서 p형 반도체 영역(102) 내에 마련되고, p형 반도체 영역(102)과 전기적으로 접속되어 있다. 콘택트 영역(121)은, p형 반도체 영역(102)보다도 불순물 농도가 높은 p형 반도체 영역으로 구성되고, 후술하는 도전 패드(123)와의 오믹 콘택트 저항을 저감한다.
도 51에 도시하는 바와 같이, p형 콘택트 영역(121)은, X 방향으로 연신되는 분리 영역(110)과, Y 방향으로 연신되는 분리 영역(110)이 교차하는 교차부 중, 4개의 화소(3)(4개의 광전 변환 셀(22S))를 1단위로 하는 화소 블록(61J)의 각부에 위치하는 제2 교차부(111b)에 접하여 마련되어 있다. 즉, 화소 블록(61J)에 포함되는 4개의 화소(3) 각각의 콘택트 영역(121)은, 제2 교차부(111b)를 둘러싸도록 하여 배치되고, 평면으로 보아 분리 영역(110)을 개재하여 서로 인접하고 있다.
도 49 및 도 52에 도시하는 바와 같이, 화소 블록(61J)에 있어서, 분리 영역(110)의 제1 교차부(111a)를 개재하여 배치된 4개의 광전 변환 셀(22S) 각각의 전하 보유 영역(FD)에는, 분리 영역(110)의 제1 교차부(111a)를 걸쳐서 상술한 도전 패드(122)가 전기적 및 기계적으로 접속되어 있다. 또한, 화소 블록(61J)의 각부에 있어서, 분리 영역(110)의 제2 교차부(111b)를 개재하여 배치된 4개의 광전 변환 셀(22S) 각각의 콘택트 영역(121)에는, 분리 영역(110)의 제2 교차부(111b)를 걸쳐서 상술한 도전 패드(123)가 전기적 및 기계적으로 접속되어 있다. 도전 패드(122 및 123) 각각은, 예를 들어 저항값을 저감하는 불순물이 도입된 다결정 실리콘막으로 구성되어 있다.
도 51에 도시하는 바와 같이, 분리 영역(110)은, 평면으로 보아 전하 보유 영역(FD)과의 접촉을 제1 부분(110a)과, 콘택트 영역(121)과의 접촉을 포함하고, 또한 제1 부분(110a)의 폭(W1)보다도 폭(W2)이 좁은 제2 부분(110b)을 갖는다. 분리 영역(110)의 제1 부분(110a)은, 평면으로 보아 전하 보유 영역(FD)과 접하는 부분보다도 길게 구성되고, 전하 보유 영역(FD)이 접촉하는 부분보다도 연신 방향으로 돌출되어 있다. 이 분리 영역(110)의 제1 부분(110a)과 제2 부분(110b)의 비율은, 하나의 광전 변환 셀(22S)을 둘러싸는 순환 평면 패턴에 있어서, 제2 부분(110b)쪽이 크다.
도 53에 도시하는 바와 같이, 분리 영역(110)의 제1 부분(110a)은, 반도체층(101)의 제1면(S1)측에 마련된 헤드부(표면부)(110a1)와, 반도체층(101)의 두께 방향(Z 방향)으로 헤드부(110a1)보다도 깊은 위치에 헤드부(110a1)와 접해서 마련되고, 또한 헤드부(110a1)보다도 폭이 좁은 동체부(심층부)(110a2)를 포함한다. 헤드부(110a1)는, 반도체층(101)의 깊이 방향으로 전하 보유 영역(FD)보다도 길게, 즉 깊게 되어 있다.
도 52에 도시하는 바와 같이, p형 반도체 영역(105)은, 반도체층(101)의 깊이 방향으로 분리 영역(110)의 측벽을 따라 연신되어, p형 반도체 영역(102)과 접하고 있다. 그리고, p형 반도체 영역(105)은, 분리 영역(110)의 제1 부분(110a)에서는, 헤드부(110a1)와 동체부(110a2)의 단차부로부터 반도체층(101)의 제2면(S2)측을 향해서 연신되고, 제2 부분(110b)에서는, 콘택트 영역(121)과 접촉하여, 콘택트 영역(121)으로부터 반도체층(101)의 제2면(S2)측을 향해서 연신되어 있다. 즉, p형 반도체 영역(105)은, 제1 부분(110a)의 동체부(110a2) 및 제2 부분(110b) 각각과 인접하여 반도체층(101)의 깊이 방향으로 연신되어 있다. 이 p형 반도체 영역(105)은, 평면으로 보아 광전 변환부(103)의 주위를 둘러싸고, 암전류의 발생을 제어하는 피닝층으로서 기능한다. p형 반도체 영역(105)은, p형 반도체 영역(102)보다도 불순물 농도가 높고, p형 콘택트 영역(121)보다도 불순물 농도가 낮다.
도 52 및 도 53에 도시하는 바와 같이, 피닝막(106)은, 분리 영역(110)과 p형 반도체 영역 및 p형 콘택트 영역의 사이에 개재되어, 암전류의 발생을 제어한다. 피닝막(106)으로서는, 예를 들어, 산화하프늄(HfO2)이나, 산화탄탈(Ta2O5) 등을 사용할 수 있다.
또한, 이 실시 형태에서는 피닝막(106)을 마련하고 있지만, 피닝막(106)을 마련하지 않는 경우, p형 반도체 영역(105)은, 분리 영역(110)의 제1 부분(110a)의 동체부(110a2) 및 제2 부분(110b) 각각과 접하여 반도체층(101)의 두께 방향으로 연신된다.
도 52에 도시하는 바와 같이, 절연층(130)은, 도전 패드(122 및 123), 그리고 전송 트랜지스터(TR)의 게이트 전극(124)을 덮고 있다. 절연층(130)은, 예를 들어, 산화실리콘(SiO)막, 질화실리콘(SiN)막 또는 탄질화실리콘(SiON) 중 1개, 또는, 이들 중 2개 이상을 적층한 적층막으로 구성되어 있다.
도 52에 도시하는 바와 같이, 반도체층(140)은, 반도체를 포함하는 섬상의 소자 형성 영역(142a 및 142b)과, 이 소자 형성 영역(142a)과 소자 형성 영역(142b)의 사이를 매립하도록 해서 마련된 절연막(143)과, 소자 형성 영역(142a 및 142b) 각각의 절연층(130)측에 마련된 절연막(141)을 포함한다. 이 소자 형성 영역(142a 및 142b)은, 화소 블록(61J)마다 마련되어 있다.
도 50 및 도 52에 도시하는 바와 같이, 소자 형성 영역(142a)에는, 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)가 직렬 접속으로 배치되어 있다. 소자 형성 영역(142b)에는, 전환 트랜지스터(FDG) 및 리셋 트랜지스터(RST)가 직렬 접속으로 배치되어 있다. 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)는, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 주 전극 영역 중 한쪽이 공유되어 있다. 또한, 전환 트랜지스터(FDG) 및 리셋 트랜지스터(RST)에서도, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 주 전극 영역 중 한쪽이 공유되어 있다. 또한, 도 50에서는, 증폭 트랜지스터(AMP), 선택 트랜지스터(SEL), 전환 트랜지스터(FDG) 및 리셋 트랜지스터와 RST 각각의 게이트 전극(145a, 145s, 145f 및 145r)을 도시하고 있다. 또한, 도 52에서는, 증폭 트랜지스터(AMP) 및 리셋 트랜지스터(RST) 각각의 게이트 전극(145a 및 145r)을 도시하고 있다.
도 52에 도시하는 바와 같이, 반도체층(140)은, 절연층(146)으로 덮여 있다.
도전 패드(122)에는, 절연층(146)의 표면으로부터 도전 패드(122)의 표면에 도달하는 접속 구멍에 매립된 콘택트 전극(147a)이 전기적 및 기계적으로 접속되어 있다. 도전 패드(123)에는, 절연층(146)의 표면으로부터 도전 패드(123)의 표면에 도달하는 접속 구멍에 매립된 콘택트 전극(147b)이 전기적 및 기계적으로 접속되어 있다. 전송 트랜지스터(TR)의 게이트 전극(124)에는, 절연층(146)의 표면으로부터 도전 패드(122)의 표면에 도달하는 접속 구멍에 매립된 콘택트 전극(147a)이 전기적 및 기계적으로 접속되어 있다.
도 52에 도시하는 바와 같이, 증폭 트랜지스터(AMP)의 게이트 전극(145a)에는, 절연층(146)의 표면으로부터 게이트 전극(145a)에 도달하는 접속 구멍에 매립된 콘택트 전극이 접속되어 있다. 리셋 트랜지스터(RST)의 게이트 전극(145r)에는, 절연층(146)의 표면으로부터 게이트 전극(145r)에 도달하는 접속 구멍에 매립된 콘택트 전극(147e)이 접속되어 있다. 도시하고 있지 않지만, 마찬가지로, 선택 트랜지스터(SEL) 및 전환 트랜지스터(FDG) 각각의 게이트 전극에도, 절연층(146)의 표면으로부터 게이트 전극에 도달하는 접속 구멍에 매립된 콘택트 전극이 접속되어 있다.
콘택트 전극(147b)에는, 전원 전위로서 기준 전위가 인가된다. 그리고, 콘택트 전극(147b), 도전 패드(123) 및 콘택트 영역(121)을 개재하여 각 화소(3)의 p형 반도체 영역(102)이 기준 전위에 전위 고정된다. 이 제1 실시 형태에서는, 기준 전위로서, 예를 들어 0V의 Vss 전위가 인가된다.
<제21 실시 형태의 효과>
이 제21 실시 형태의 고체 촬상 장치(1J)는, 분리 영역(110)이 평면으로 보아 전하 보유 영역과의 접촉을 포함하는 제1 부분(110a)과, 콘택트 영역(121)과의 접촉을 포함하고, 또한 제1 부분(110a)의 폭(W1)보다도 폭(W2)이 좁은 제2 부분(110b)을 갖는다. 이에 의해, 암전류를 억제하면서도, 광전 변환부(103)(광전 변환 소자(PD))의 면적을 최대화할 수 있다. 또한, 광전 변환 셀(22S)을 제1 부분으로 둘러싸는 경우와 비교하여, 평면으로 보았을 때의 제2 부분의 길이에 상당하는 분만큼 광전 변환 셀(22S)의 평면적이 증가하므로, 전송 트랜지스터(TR)를 포함하는 능동 소자의 광전 변환 셀(22S) 내에서의 배치 자유도를 높이는 것이 가능하게 된다.
이 실시 형태에서는, 광전 변환 셀 및 전송 트랜지스터와, 판독 회로를 구성하는 화소 트랜지스터를 다른 반도체층에 마련한 고체 촬상 장치(1J)에 대하여 설명하고 있지만, 상술한 실시 형태와 같이, 하나의 반도체층에, 광전 변환 셀, 전송 트랜지스터, 화소 트랜지스터를 마련하는 고체 촬상 장치에서는, 능동 소자가 밀집하기 때문에, 이 실시 형태와 같이, 전하 보유 영역과의 접촉을 포함하는 제1 부분보다도, 콘택트 영역과의 접촉을 포함하는 제2 부분의 폭을 좁게 하는 것은 특히 유효하다.
또한, 동일한 평면 사이즈에 있어서 광전 변환부의 체적을 크게 할 수 있어, 포화 신호량을 개선하는 것이 가능하게 된다.
또한, 도전 패드(123)와 콘택트 영역(121)의 접지 면적이 커져서, 도전 패드(123)를 사용한 도전 경로의 저항을 작게 할 수 있다.
또한, 분리 영역(110)의 제1 부분(110a)은, 반도체층(101)의 두께 방향에 있어서, 전하 보유 영역(FD)과의 접촉을 포함하는 헤드부(110a1)의 폭보다도 동체부(110a2)의 폭을 좁게 하고 있으므로, 헤드부(110a1)의 폭으로 반도체층의 두께 방향으로 분리 영역을 구성한 경우와 비교하여, 광전 변환부(103)의 체적을 크게 할 수 있어, 보다 포화 신호량(Qs)을 개선하는 것이 가능하게 된다.
〔제22 실시 형태〕
이 제22 실시 형태에 관한 고체 촬상 장치(1K)는, 도 54에 도시하는 바와 같이, 화소(3)에 포함되는 광전 변환 셀(22T)이 화소내 분리 영역에서 2개의 영역으로 구획되어 있다. 그리고, 광전 변환 셀(22T)은, 상술한 제21 실시 형태의 도 51에 도시하는 광전 변환 셀(22S)과 마찬가지로, 제1 부분 및 제2 부분을 갖는 분리 영역(110)으로 구획되어 있다.
이 제2 실시 형태의 고체 촬상 장치(1K)에서도, 상술한 제21 실시 형태와 마찬가지의 효과가 얻어진다.
〔제23 실시 형태〕
≪전자 기기에의 응용예≫
본 기술(본 개시에 관한 기술)은, 예를 들어, 디지털 스틸 카메라, 디지털 비디오 카메라 등의 촬상 장치, 촬상 기능을 구비한 휴대 전화기, 또는 촬상 기능을 구비한 다른 기기와 같은 각종 전자 기기에 적용할 수 있다.
도 55는, 본 기술의 제23 실시 형태에 관한 전자 기기(예를 들어, 카메라)의 개략 구성을 도시하는 도면이다.
도 55에 도시하는 바와 같이, 전자 기기(200)는, 고체 촬상 장치(201)와, 광학 렌즈(202)와, 셔터 장치(203)와, 구동 회로(204)와, 신호 처리 회로(205)를 구비하고 있다. 이 전자 기기(200)는, 고체 촬상 장치(201)로서 본 기술의 제1 실시 형태 내지 제22 실시 형태에 관한 고체 촬상 장치(1A, 1B, 1C, 1D, 1E, 1F, 1G, 1H, 1H, 1J)를 전자 기기(예를 들어 카메라)에 사용한 경우의 실시 형태를 나타낸다.
광학 렌즈(202)는, 피사체로부터의 상 광(입사광(206))을 고체 촬상 장치(201)의 촬상면 상에 결상시킨다. 이에 의해, 고체 촬상 장치(201) 내에 일정 기간에 걸쳐 신호 전하가 축적된다. 셔터 장치(203)는, 고체 촬상 장치(201)에의 광 조사 기간 및 차광 기간을 제어한다. 구동 회로(204)는, 고체 촬상 장치(201)의 전송 동작 및 셔터 장치(203)의 셔터 동작을 제어하는 구동 신호를 공급한다. 구동 회로(204)로부터 공급되는 구동 신호(타이밍 신호)에 의해, 고체 촬상 장치(201)의 신호 전송을 행한다. 신호 처리 회로(205)는, 고체 촬상 장치(201)로부터 출력되는 신호(화소 신호)에 각종 신호 처리를 행한다. 신호 처리가 행해진 영상 신호는, 메모리 등의 기억 매체에 기억되거나, 혹은 모니터에 출력된다.
이와 같은 구성에 의해, 제23 실시 형태의 전자 기기(200)에서는, 고체 촬상 장치(201)에 있어서 광 반사 억제부에 의해, 차광막이나, 공기층과 접하는 절연막에서의 광 반사를 억제시키고 있기 때문에, 플레어를 억제할 수 있어, 화질의 향상을 도모할 수 있다.
또한, 고체 촬상 장치(1A 내지 1J)를 적용할 수 있는 전자 기기(200)로서는, 카메라에 한정되는 것은 아니고, 다른 전자 기기에도 적용할 수 있다. 예를 들어, 휴대 전화기나 태블릿 단말기 등의 모바일 기기용 카메라 모듈 등의 촬상 장치에 적용해도 된다.
또한, 본 기술은, 상술한 이미지 센서로서의 고체 촬상 장치 외에, ToF(Time of Flight) 센서라고 호칭되며, 거리를 측정하는 측거 센서 등도 포함하는 광 검출 장치 전반에 적용할 수 있다. 측거 센서는, 물체를 향해서 조사광을 발광하고, 그 조사광이 물체의 표면에서 반사되어서 돌아오는 반사광을 검출하여, 조사광이 발광되고 나서 반사광이 수광될 때까지의 비행 시간에 기초하여 물체까지의 거리를 산출하는 센서이다. 이 측거 센서의 소자 분리 영역의 구조로서, 상술한 소자 분리 영역의 구조를 채용할 수 있다.
〔제14 실시 형태의 변형예〕
도 45에 도시하는 바와 같이, 상술한 제19 실시 형태의 변형예에서는, 화소(3a2)의 소자 형성 영역(21a)에 더미의 게이트 전극(45b)을 마련하고 있다. 이 더미의 게이트 전극(45b), 즉 더미 트랜지스터를 마련하는 기술은, 도 25 내지 도 27에 도시하는 상술한 제14 실시 형태에도 적용이 가능한 것은 물론이다.
예를 들어, 상술한 제14 실시 형태의 제1 변형예로서, 도 56에 도시하는 바와 같이, 화소(3c)의 소자 형성 영역(21a)에, 도 26의 선택 트랜지스터(SEL) 대신에 더미 트랜지스터(DMT)를 마련함과 함께, 화소(3b)의 소자 형성 영역(21a)에, 도 26의 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL) 대신에 2개의 더미 트랜지스터(DMT)를 마련해도 된다.
또한, 상술한 제14 실시 형태의 제2 변형예로서, 도 57에 도시하는 바와 같이, 화소(3c)의 소자 형성 영역(21a)에, 도 26의 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL) 대신에 2개의 더미 트랜지스터(DMT)를 마련함과 함께, 화소(3b)의 소자 형성 영역(21a)에, 도 26의 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL) 대신에 2개의 더미 트랜지스터(DMT)를 마련해도 된다.
또한, 상술한 제14 실시 형태의 제3 변형예로서, 도 58에 도시하는 바와 같이, 화소(3c)의 소자 형성 영역(21a)에, 도 26의 증폭 트랜지스터(AMP) 대신에 더미 트랜지스터(DMT)를 마련함과 함께, 화소(3b)의 소자 형성 영역(21a)에, 도 26의 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL) 대신에 2개의 더미 트랜지스터(DMT)를 마련해도 된다.
또한, 상술한 제14 실시 형태의 제4 변형예로서, 도 59에 도시하는 바와 같이, 화소(3d)의 소자 형성 영역(21a)에, 도 26의 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL) 대신에 2개의 더미 트랜지스터(DMT)를 마련함과 함께, 화소(3b)의 소자 형성 영역(21a)에, 도 26의 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL) 대신에 2개의 더미 트랜지스터(DMT)를 마련해도 된다.
즉, 회로 블록(62C)은, 화소 트랜지스터로서의 더미 트랜지스터(DMT)를 갖고 있어도 된다. 더미 트랜지스터(DMT)의 개수는, 제14 실시 형태의 제1 내지 제4 변형예에 한정되는 것은 아니고, 회로 블록(62C)은, 적어도 증폭 트랜지스터(AMP), 선택 트랜지스터(SEL), 리셋 트랜지스터(RST) 및 전환 트랜지스터(FDG)가 하나씩 포함되어 있으면 된다.
또한, 더미 트랜지스터(DMT)는, 상술한 제13 실시 형태에서도 적용이 가능하다.
또한, 이 제14 실시 형태의 제1 내지 제4 변형예에 관한 고체 촬상 장치에서도, 상술한 제23 실시 형태에 관한 전자 기기에 적용이 가능한 것은 물론이다.
또한, 본 기술은, 이하와 같은 구성으로 해도 된다.
(1) 두께 방향에서 서로 반대측에 위치하는 제1면 및 제2면을 갖는 반도체층과,
상기 반도체층에 마련되고, 또한 상기 반도체층의 두께 방향으로 연신되는 제1 분리 영역으로 구획된 광전 변환 셀을 구비하고,
상기 광전 변환 셀은,
각각이 상기 반도체층에 평면으로 보아 서로 인접하여 마련되고, 또한 각각이 광전 변환부 및 전송 트랜지스터를 갖는 제1 광전 변환 영역 및 제2 광전 변환 영역과,
평면으로 보아 상기 제1 광전 변환 영역과 상기 제2 광전 변환 영역의 사이에 배치되고, 또한 상기 반도체층의 두께 방향으로 연신되는 제2 분리 영역과,
상기 반도체층의 상기 제1면측에 제3 분리 영역으로 구획되어서 마련되고, 또한 화소 트랜지스터가 마련된 소자 형성 영역을 포함하고,
상기 소자 형성 영역은, 평면으로 보아 상기 제1 및 제2 광전 변환 영역에 걸쳐서 연신되어 있는, 광 검출 장치.
(2) 상기 광전 변환 셀은, 사각형의 평면 패턴으로 구성되고,
상기 제2 분리 영역은, 평면으로 보아 상기 광전 변환 셀을 사이에 두고 서로 반대측에 위치하는 2개의 상기 제1 분리 영역 각각으로부터 내측으로 돌출되어 마련되고,
상기 소자 형성 영역은, 평면으로 보아 2개의 상기 제2 분리 영역의 사이를 가로지르고 있는, 상기 (1)에 기재된 광 검출 장치.
(3) 상기 소자 형성 영역은,
2개의 상기 제2 분리 영역의 사이를 가로지르는 제1 부분과,
상기 제1 부분의 일단부측 및 타단부측 각각으로부터 상기 제1 부분의 상기 전송 트랜지스터측과는 반대측으로 연신되는 한 쌍의 제2 부분을 포함하는 상기 (1) 또는 (2)에 기재된 광 검출 장치.
(4) 상기 광전 변환 셀은,
상기 소자 형성 영역, 상기 제1 및 제2 광전 변환 영역 각각에 걸쳐서 상기 반도체층에 마련된 제1 도전형 반도체 영역과,
상기 제1 반도체 영역 내에 마련된 제1 도전형 콘택트 영역을 또한 포함하고,
상기 콘택트 영역은, 평면으로 보아 2개의 상기 제2 분리 영역의 사이에 배치되어 있는, 상기 (1) 내지 (3)의 어느 것에 기재된 광 검출 장치.
(5) 상기 제1 및 제2 광전 변환 영역 각각의 상기 전송 트랜지스터는, 상기 소자 형성 영역에 마련되어 있는, 상기 (1) 내지 (4)의 어느 것에 기재된 광 검출 장치.
(6) 상기 소자 형성 영역, 상기 제1 및 상기 제2 광전 변환 영역 각각에 걸쳐서 상기 반도체층에 마련된 제1 도전형 반도체 영역과,
상기 제1 반도체 영역 내에 마련된 제1 도전형 콘택트 영역을 또한 포함하고,
상기 콘택트 영역은, 평면으로 보아 적어도 상기 한 쌍의 제2 부분 중 어느 한쪽과 상기 제1 분리 영역의 사이에 배치되어 있는, 상기 (1) 내지 (5)의 어느 것에 기재된 광 검출 장치.
(7) 상기 화소 트랜지스터는, 상기 제1 및 제2 광전 변환 영역 각각에 마련되어 있는, 상기 (1) 내지 (6)의 어느 것에 기재된 광 검출 장치.
(8) 상기 제1 분리 영역 및 상기 제2 분리 영역 각각은, 상기 제3 분리 영역과 일체화하고 있는, 상기 (1) 내지 (7)의 어느 것에 기재된 광 검출 장치.
(9) 두께 방향에서 서로 반대측에 위치하는 제1면 및 제2면을 갖는 반도체층과,
상기 반도체층에 마련되고, 또한 상기 반도체층의 두께 방향으로 연신되는 제1 분리 영역으로 구획된 광전 변환 셀을 구비하고,
상기 광전 변환 셀은,
각각이 상기 반도체층에 평면으로 보아 서로 인접하여 마련되고, 또한 각각이 광전 변환부 및 전송 트랜지스터를 갖는 제1 광전 변환 영역 및 제2 광전 변환 영역과,
평면으로 보아 상기 제1 광전 변환 영역과 상기 제2 광전 변환의 사이에 마련되고, 또한 상기 반도체층의 두께 방향으로 연신되는 제2 분리 영역과,
상기 반도체층의 상기 제1면측에 제3 분리 영역으로 구획되어서 마련되고, 또한 화소 트랜지스터가 마련된 소자 형성 영역과,
상기 반도체층의 제1면측에 마련된 전하 보유 영역과,
상기 소자 형성 영역, 상기 제1 광전 변환 영역 및 상기 제2 광전 변환 영역에 걸쳐서 상기 반도체층에 마련된 제1 도전형 반도체 영역과,
상기 반도체 영역 내에 마련된 제1 도전형 콘택트 영역을 포함하고,
상기 전하 보유 영역 및 상기 콘택트 영역 중 적어도 어느 한 쪽은, 상기 제1 및 제2 광전 변환 영역에서 공유되고, 또한 평면으로 보아 상기 제1 광전 변환 영역과 상기 제2 광전 변환 영역의 사이에 배치되어 있는, 광 검출 장치.
(10) 상기 광전 변환 셀은, 평면으로 보았을 때의 평면 패턴이 사각형으로 구성되고,
상기 제2 분리 영역은, 평면으로 보아 상기 광전 변환 셀을 사이에 두고 서로 반대측에 위치하는 2개의 상기 제1 분리 영역 각각으로부터 이격되어 마련되어 있는, 상기 (9)에 기재된 광 검출 장치.
(11) 상기 전하 보유 영역은, 평면으로 보아 2개의 상기 제1 분리 영역의 한쪽과 상기 제2 분리 영역의 사이에 배치되고,
상기 콘택트 영역은, 평면으로 보아 2개의 상기 제1 분리 영역의 다른 쪽과 상기 제2 분리 영역의 사이에 배치되어 있는, 상기 (9) 또는 (10)에 기재된 광 검출 장치.
(12) 상기 소자 형성 영역 및 상기 화소 트랜지스터는, 상기 제1 및 제2 광전 변환 영역 각각에 개별로 마련되어 있는, 상기 (9) 내지 (11)의 어느 것에 기재된 광 검출 장치.
(13) 상기 전하 보유 영역은, 2개의 상기 제1 분리 영역 중 한쪽과 상기 제2 분리 영역의 사이에 마련되고,
상기 소자 형성 영역은, 평면으로 보아 2개의 상기 제1 분리 영역 중 다른 쪽과 상기 제2 분리 영역의 사이를 가로지르고, 또한 상기 제1 및 제2 광전 변환 영역에 걸쳐서 연신되어 있는, (9) 내지 (12)의 어느 것에 기재된 광 검출 장치.
(14) 상기 소자 형성 영역은,
상기 다른 쪽의 제1 분리 영역과 상기 제2 분리 영역의 사이를 가로지르는 제1 부분과,
상기 제1 부분의 일단부측 및 타단부측 각각으로부터 상기 제1 부분의 상기 다른 쪽의 제1 분리 영역측과는 반대측으로 연신되는 한 쌍의 제2 부분
을 포함하는, 상기 (10)에 기재된 광 검출 장치.
(15) 상기 화소 트랜지스터는, 상기 제1 및 제2 광전 변환 영역 각각에 마련되어 있는, 상기 (9) 내지 (14)의 어느 것에 기재된 광 검출 장치.
(16) 평면으로 보아 분리 영역을 개재하여 서로 인접해서 배치되고, 또한 각각에 광전 변환부 및 전송 트랜지스터가 마련된 복수의 광전 변환 셀을 갖는 반도체층과,
평면으로 보아 상기 복수의 광전 변환 셀 각각의 상기 분리 영역측에 각각 마련된 반도체 영역과,
일부가 상기 분리 영역에 매립되고, 또한 평면으로 보아 상기 분리 영역을 걸쳐서 상기 복수의 광전 변환 셀 각각의 상기 반도체 영역에 접속된 도전 패드
를 구비하고 있는 광 검출 장치.
(17) 상기 도전 패드는, 상기 분리 영역 내에 위치하는 동체부와, 상기 동체부로부터 상기 소자 분리 영역의 외측으로 돌출되고, 또한 상기 동체부보다도 폭이 넓게 구성된 헤드부를 포함하고,
상기 반도체 영역은, 상기 동체부 및 상기 헤드부 각각과 접속되어 있는, 상기 (16)에 기재된 광 검출 장치.
(18) 상기 반도체 영역은, 전하 보유 영역, 제1 기준 전위가 인가되는 제1 콘택트 영역 및 상기 제1 기준 전위와는 다른 제2 기준 전위가 인가되는 제2 콘택트 영역의 어느 것인, 상기 (16) 또는 (17)에 기재된 광 검출 장치.
(19) 2개의 상기 도전 패드와, 2개의 상기 도전 패드를 연결하는 연결부를 포함하는 중계 배선을 더 구비하고 있는, 상기 (16) 내지 (18)의 어느 것에 기재된, 광 검출 장치.
(20) 상기 복수의 광전 변환 셀 각각은, 상기 분리 영역을 걸쳐서 각각의 상기 광전 변환 셀 내에 배치된 게이트 전극을 공유하는 화소 트랜지스터를 더 갖는, 상기 (16) 내지 (19)의 어느 것에 기재된 광 검출 장치.
(21) 상기 게이트 전극은, 상기 분리 영역 내에 게이트 절연막을 개재하여 상기 반도체층과 인접하는 동체부와, 상기 동체부로부터 상기 분리 영역의 외측으로 돌출되고, 상기 게이트 절연막을 개재하여 상기 반도체층과 인접하고, 또한 상기 동체부보다도 폭이 넓은 헤드부를 갖는, 상기 (20)에 기재된 광 검출 장치.
(22) 두께 방향에서 서로 반대측에 위치하는 제1면 및 제2면을 갖는 반도체층과,
상기 반도체층에 소자 분리 영역으로 구획되어서 마련된 광전 변환 셀을 구비하고,
상기 광전 변환 셀은, 상기 반도체층의 상기 제1면측에 전송 트랜지스터, 전하 보유 영역 및 콘택트 영역을 가짐과 함께, 상기 제2면측에 광전 변환부를 갖고,
상기 분리 영역은, 평면으로 보아 상기 전하 보유 영역이 접촉하는 제1 부분과, 상기 콘택트 영역이 접촉하고, 또한 상기 제1 부분보다도 폭이 좁은 제2 부분
을 갖는 광 검출 장치.
(23) 상기 분리 영역의 평면으로 보았을 때의 상기 제1 부분과 상기 제2 부분의 비율은, 상기 제2 부분쪽이 큰, 상기 (22)에 기재된 광 검출 장치.
(24) 상기 분리 영역의 상기 제1 부분은, 상기 반도체층의 제1면측에 마련된 표면부와, 상기 반도체층의 두께 방향으로 상기 표면부보다도 깊은 위치에 상기 표면부에 접하여 마련되고, 또한 상기 표면부보다도 폭이 좁은 심층부를 포함하는, 상기 (22) 또는 (23)에 기재된 광 검출 장치.
(25) 상기 광전 변환부는, 제1 반도체 영역을 포함하고,
상기 광전 변환 셀은, 상기 제1 부분의 상기 심층부 및 상기 제2 부분 각각과 인접하여 상기 반도체층의 두께 방향으로 연신되고, 상기 제1 반도체 영역과는 반대 도전형의 제2 반도체 영역을 더 갖는, 상기 (22) 내지 (24)의 어느 것에 기재된 광 검출 장치.
(26) 상기 광전 변환 셀은, 상기 제1 부분의 상기 심층부 및 상기 제2 부분 각각과, 상기 제2 반도체 영역의 사이에 피닝막을 더 갖는, 상기 (22) 내지 (25)의 어느 것에 기재된 광 검출 장치.
(27) 각각 2개의 광전 변환 영역과 2개의 전송 트랜지스터와 2개의 전하 보유 영역을 갖는 화소를 4화소 갖는 화소 단위를 구비하고,
상기 화소 단위의 각 화소의 전하 보유 영역은, 서로 전기적으로 접속되어 있는, 광 검출 장치.
(28) 상기 화소 단위의 8개의 전하 보유 영역이 전기적으로 접속되어 있는, 상기 (27)에 기재된 광 검출 장치.
(29) 상기 8개의 전하 보유 영역은, 제1 증폭 트랜지스터에 접속되어 있는, 상기 (27) 또는 (28)에 기재된 광 검출 장치.
(30) 상기 8개의 전하 보유 영역은, 상기 제1 증폭 트랜지스터 및 제2 증폭 트랜지스터에 접속되어 있는, 상기 (27) 내지 (29)의 어느 것에 기재된 광 검출 장치.
(31) 상기 8개의 전하 보유 영역은, 전환 트랜지스터에 접속되고, 상기 전환 트랜지스터를 통해서 리셋 트랜지스터에 접속되어 있는, 상기 (27) 내지 (30)의 어느 것에 기재된 광 검출 장치.
(32) 상기 전환 트랜지스터와 상기 리셋 트랜지스터의 사이에 접속된 용량을 갖는, 상기 (31)에 기재된 광 검출 장치.
(33) 상기 화소 단위의 4개 화소는, 제1 화소와 제2 화소와 제3 화소와 제4 화소를 갖고,
상기 제1 화소는, 제1과 제2 전하 보유 영역을 포함하고,
상기 제2 화소는, 제3과 제4 전하 보유 영역을 포함하고,
상기 제3 화소는, 제5와 제6 전하 보유 영역을 포함하고,
상기 제4 화소는, 제7과 제8 전하 보유 영역을 포함하고,
상기 제1 전하 보유 영역과 상기 제5 전하 보유 영역을 연결하는 제1선과, 상기 제2 전하 보유 영역과 상기 제6 전하 보유 영역을 연결하는 제2선은 병행이며,
상기 제1 전하 보유 영역과 상기 제2 전하 보유 영역을 연결하는 제3선과, 상기 제5 전하 보유 영역과 상기 제6 전하 보유 영역을 연결하는 제4선은 병행인, 상기 (27) 내지 (32)의 어느 것에 기재된 광 검출 장치.
(34) 2차원상으로 마련된 복수의 화소를 갖고,
상기 복수의 화소 각각의 화소 내에, 소자 분리 영역에 의해 구획된 5개의 반도체 영역을 갖는 광 검출 장치.
(35) 상기 5개의 반도체 영역의 2개의 영역은 전송 트랜지스터가 마련되어 있는 영역인, 상기 (34)에 기재된 광 검출 장치.
(36) 상기 5개의 반도체 영역의 2개의 영역은 화소 트랜지스터가 마련되어 있는 영역인, 상기 (34) 또는 (35)에 기재된 광 검출 장치.
(37) 상기 화소 트랜지스터는, 선택 트랜지스터, 증폭 트랜지스터, 리셋 트랜지스터의 어느 것을 포함하는, 상기 (36)에 기재된 광 검출 장치.
(38) 상기 5개의 반도체 영역의 1개의 영역은 p형 반도체 영역인, 상기 (35) 내지 (37)의 어느 것에 기재된 광 검출 장치.
(39) 상기 p형 반도체 영역에는, 전원 전위로서 기준 전위가 인가되는, 상기 (38)에 기재된 광 검출 장치.
(40) 상기 기준 전위는 OV인, 상기 (39)에 기재된 광 검출 장치.
(41) 상기 5개의 반도체 영역의 2개의 영역은 화소 트랜지스터가 마련되어 있는 영역이며,
상기 p형 반도체 영역은, 상기 화소 트랜지스터가 마련되어 있는 영역의 사이에 마련되어 있는, 상기 (38)에 기재된 광 검출 장치.
(42) 상기 소자 분리 영역은 STI인, 상기 (34) 내지 (41)의 어느 것에 기재된 광 검출 장치.
(43) 2차원상으로 마련된 복수의 화소를 갖고,
상기 화소 내에, 소자 분리 영역에 의해 구획된 5개의 반도체 영역을 갖고,
상기 5개의 반도체 영역은,
제1 전송 트랜지스터가 마련된 제1 반도체 영역과,
제2 전송 트랜지스터가 마련된 제2 반도체 영역과,
상기 제1 및 제2 전송 트랜지스터 이외의 제1 화소 트랜지스터가 마련된 제3 반도체 영역과,
상기 제1 및 제2 전송 트랜지스터 이외의 제2 화소 트랜지스터가 마련된 제4 반도체 영역과,
p형 반도체 영역
을 갖는 광 검출 장치.
(44) 상기 제1 혹은 제2 화소 트랜지스터는 선택 트랜지스터, 증폭 트랜지스터, 리셋 트랜지스터의 어느 것인, 상기 (43)에 기재된 광 검출 장치.
(45) 상기 p형 반도체 영역에는, 전원 전위로서 기준 전위가 인가되는, 상기 (44) 또는 (44)에 기재된 광 검출 장치.
(46) 상기 기준 전위는 OV인, 상기 (45)에 기재된 광 검출 장치.
(47) 상기 p형 반도체 영역은, 상기 제3 반도체 영역과 상기 제4 반도체 영역의 사이에 마련되어 있는, 상기 (43) 내지 (46)의 어느 것에 기재된 광 검출 장치.
(48) 상기 소자 분리 영역은 STI인, 상기 (43) 내지 (47)의 어느 것에 기재된 광 검출 장치.
(49) 반도체 기판에 마련된 제1 화소와,
상기 제1 화소와 인접하는 화소를 분리하는 제1 영역과, 상기 제1 화소 내에 마련된 광전 변환부가 평면으로 보아 차단된 제2 영역을 포함하는 트렌치를 갖고,
평면으로 보아 상기 제2 영역은, 상기 제1 화소에 마련된 제1 플로팅 디퓨전 영역과 제2 플로팅 디퓨전 영역의 사이에 제1 부분을 갖고,
상기 평면으로 보아 상기 제2 영역은, 상기 제1 화소에 마련된 제1 트랜지스터와 제2 트랜지스터의 사이에 제2 부분을 갖고,
상기 평면으로 보아 상기 제1 부분과 상기 제2 부분의 사이에 콘택트 영역이 마련된 광 검출 장치.
(50) 상기 평면으로 보아 상기 제1 부분과, 상기 콘택트 영역과, 상기 제2 부분은, 이 순번으로 제1 방향을 따라 배열되어 있는, 상기 (49)에 기재된 광 검출 장치.
(51) 제1 트랜지스터의 제1 콘택트, 게이트 전극, 제2 콘택트는, 이 순번으로 상기 제1 방향을 따라 배열되어 있는, 상기 (50)에 기재된 광 검출 장치.
(52) 제2 트랜지스터의 제3 콘택트, 게이트 전극, 제4 콘택트는, 이 순번으로 상기 제1 방향을 따라 배열되어 있는, 상기 (51)에 기재된 광 검출 장치.
(53) 상기 트렌치는 상기 반도체 기판을 관통하고 있는, 상기 (49) 내지 (52)의 어느 것에 기재된 광 검출 장치.
(54) 상기 제1 화소의 중심에 상기 콘택트 영역이 마련되어 있는, 상기 (49) 내지 (53)의 어느 것에 기재된 광 검출 장치.
(55) 상기 콘택트 영역은 p형 불순물 영역인, 상기 (49) 내지 (54)의 어느 것에 기재된 광 검출 장치.
(56) 반도체 기판에 마련된 제1 화소와,
상기 제1 화소와 인접하는 화소를 분리하는 분리 영역을 갖고,
평면으로 보아 상기 제1 화소는, 상기 분리 영역의 제1 내지 제4 부분에 둘러싸이고,
상기 분리 영역은, 상기 평면으로 보아 상기 제1 부분과 상기 제3 부분의 사이에 마련된 제5 부분과 제6 부분을 갖고,
상기 평면으로 보아 상기 제5 부분과 상기 제6 부분의 사이에 콘택트 영역이 마련되고,
상기 제5 부분은 상기 제1 부분과 접하고, 상기 제6 부분은 상기 제3 부분과 접하고 있는, 광 검출 장치.
(57) 상기 제1 부분과 상기 제5 부분이 이루는 각은 수직인, 상기 (56)에 기재된 광 검출 장치.
(58) 상기 제1 부분과 상기 제3 부분은 대향하고 있는, 상기 (56) 또는 (57)에 기재된 광 검출 장치.
(59) 상기 평면으로 보아 상기 제5 부분과, 상기 콘택트 영역과, 상기 제6 부분은, 이 순번으로 제1 방향을 따라 배열되어 있는, 상기 (56) 내지 (58)의 어느 것에 기재된 광 검출 장치.
(60) 상기 제1 화소는, 상기 제6 부분의 양측에 마련된 제1 트랜지스터와 제2 트랜지스터를 갖고,
상기 제1 트랜지스터의 제1 콘택트, 게이트 전극, 제2 콘택트는, 이 순번으로 상기 제1 방향을 따라 배열되어 있는, 상기 (59)에 기재된 광 검출 장치.
(61) 상기 제2 트랜지스터의 제3 콘택트, 게이트 전극, 제4 콘택트는, 이 순번으로 상기 제1 방향을 따라 배열되어 있는, 상기 (60)에 기재된 광 검출 장치.
(62) 상기 트렌치는 상기 반도체 기판을 관통하고 있는, 상기 (56) 내지 (61)의 어느 것에 기재된 광 검출 장치.
(63) 상기 제1 화소의 중심에 상기 콘택트 영역이 마련되어 있는, 상기 (56) 내지 (62)의 어느 것에 기재된 광 검출 장치.
(64) 상기 콘택트 영역은 p형 불순물 영역인, 상기 (56) 내지 (63)의 어느 것에 기재된 광 검출 장치.
(65) 상기 (1), (9), (16), (22), (27), (34), (43), (49) 및 (56)의 어느 것에 기재된 광 검출 장치와, 피사체로부터의 상 광을 상기 광 검출 장치의 촬상면 상에 결상시키는 광학 렌즈와, 상기 광 검출 장치로부터 출력되는 신호에 신호 처리를 행하는 신호 처리 회로를 구비하고 있는 전자 기기.
본 기술의 범위는, 도시되고 기재된 예시적인 실시 형태에 한정되는 것은 아니고, 본 기술이 목적으로 하는 것과 균등한 효과를 가져오는 모든 실시 형태도 포함한다. 또한, 본 기술의 범위는, 청구항에 의해 정의되는 발명의 특징의 조합에 한정되는 것은 아니고, 모든 개시된 각각의 특징 중 특정 특징의 모든 원하는 조합에 의해 정의될 수 있다.
1: 고체 촬상 장치
2: 반도체 칩
2A: 화소 영역 2B: 주변 영역
3, 3a, 3b, 3c, 3d: 화소 4: 수직 구동 회로
5: 칼럼 신호 처리 회로 6: 수평 구동 회로
7: 출력 회로 8: 제어 회로
10: 화소 구동선 12: 수평 신호선
13: 로직 회로 14: 본딩 패드
15: 판독 회로 21: 반도체층
21a, 21b1, 21b2, 21c, 21d: 소자 형성 영역(활성 영역)
21z: 급전 영역
22A, 22B, 22C, 22D, 22E, 22F, 22G, 22H, 22I, 22J, 22K, 22L, 22M1, 22M2, 22M3, 22M4, 22M5: 광전 변환 셀
23L: 제1 광전 변환 영역 23R: 제2 광전 변환 영역
24: p형 반도체 영역 25: 광전 변환부
26: n형 반도체 영역 31: 화소 분리 영역(제1 분리 영역)
32: 화소내 분리 영역(제2 분리 영역)
33: 소자 분리 영역(제3 분리 영역) 41: 게이트 홈부
42: 게이트 절연막 43: 게이트 전극
44: 게이트 절연막 45: 게이트 전극
46, 47: 주 전극 영역 48: 콘택트 영역
51: 컬러 필터 52: 마이크로렌즈
71, 73: 중계 배선 71a, 72, 73a, 73b: 도전 패드
71c, 73c: 연결부 AMP: 증폭 트랜지스터
FD, FD1, FD2: 전하 보유 영역(플로팅 디퓨전)
FDG: 전환 트랜지스터 RST: 리셋 트랜지스터
SEL: 선택 트랜지스터 TR1, TR2: 전송 트랜지스터
2A: 화소 영역 2B: 주변 영역
3, 3a, 3b, 3c, 3d: 화소 4: 수직 구동 회로
5: 칼럼 신호 처리 회로 6: 수평 구동 회로
7: 출력 회로 8: 제어 회로
10: 화소 구동선 12: 수평 신호선
13: 로직 회로 14: 본딩 패드
15: 판독 회로 21: 반도체층
21a, 21b1, 21b2, 21c, 21d: 소자 형성 영역(활성 영역)
21z: 급전 영역
22A, 22B, 22C, 22D, 22E, 22F, 22G, 22H, 22I, 22J, 22K, 22L, 22M1, 22M2, 22M3, 22M4, 22M5: 광전 변환 셀
23L: 제1 광전 변환 영역 23R: 제2 광전 변환 영역
24: p형 반도체 영역 25: 광전 변환부
26: n형 반도체 영역 31: 화소 분리 영역(제1 분리 영역)
32: 화소내 분리 영역(제2 분리 영역)
33: 소자 분리 영역(제3 분리 영역) 41: 게이트 홈부
42: 게이트 절연막 43: 게이트 전극
44: 게이트 절연막 45: 게이트 전극
46, 47: 주 전극 영역 48: 콘택트 영역
51: 컬러 필터 52: 마이크로렌즈
71, 73: 중계 배선 71a, 72, 73a, 73b: 도전 패드
71c, 73c: 연결부 AMP: 증폭 트랜지스터
FD, FD1, FD2: 전하 보유 영역(플로팅 디퓨전)
FDG: 전환 트랜지스터 RST: 리셋 트랜지스터
SEL: 선택 트랜지스터 TR1, TR2: 전송 트랜지스터
Claims (8)
- 각각 2개의 광전 변환 영역과 2개의 전송 트랜지스터와 2개의 전하 보유 영역을 갖는 화소를 4화소 갖는 화소 단위를 구비하고,
상기 화소 단위의 각 화소의 전하 보유 영역은, 서로 전기적으로 접속되어 있는, 광 검출 장치. - 제1항에 있어서, 상기 화소 단위의 8개의 전하 보유 영역이 전기적으로 접속되어 있는, 광 검출 장치.
- 제1항에 있어서, 상기 8개의 전하 보유 영역은, 제1 증폭 트랜지스터에 접속되어 있는, 광 검출 장치.
- 제1항에 있어서, 상기 8개의 전하 보유 영역은, 상기 제1 증폭 트랜지스터 및 제2 증폭 트랜지스터에 접속되어 있는, 광 검출 장치.
- 제1항에 있어서, 상기 8개의 전하 보유 영역은, 전환 트랜지스터에 접속되고, 상기 전환 트랜지스터를 통해서 리셋 트랜지스터에 접속되어 있는, 광 검출 장치.
- 제5항에 있어서, 상기 전환 트랜지스터와 상기 리셋 트랜지스터의 사이에 접속된 용량을 갖는, 광 검출 장치.
- 제1항에 있어서, 상기 화소 단위의 4개 화소는, 제1 화소와 제2 화소와 제3 화소와 제4 화소를 갖고,
상기 제1 화소는, 제1과 제2 전하 보유 영역을 포함하고,
상기 제2 화소는, 제3과 제4 전하 보유 영역을 포함하고,
상기 제3 화소는, 제5와 제6 전하 보유 영역을 포함하고,
상기 제4 화소는, 제7과 제8 전하 보유 영역을 포함하고,
상기 제1 전하 보유 영역과 상기 제5 전하 보유 영역을 연결하는 제1선과, 상기 제2 전하 보유 영역과 상기 제6 전하 보유 영역을 연결하는 제2선은 병행이며,
상기 제1 전하 보유 영역과 상기 제2 전하 보유 영역을 연결하는 제3선과, 상기 제5 전하 보유 영역과 상기 제6 전하 보유 영역을 연결하는 제4선은 병행인, 광 검출 장치. - 제1항에 있어서, 상기 2개의 광전 변환 영역, 상기 2개의 전송 트랜지스터와 상기 2개의 전하 보유 영역은, 평면으로 보아 하나의 마이크로렌즈와 중첩하도록 마련되는, 광 검출 장치.
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