WO2022209681A1 - 光検出装置及び電子機器 - Google Patents

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transistor
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浩史 山下
知大 冨田
晴美 田中
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L27/14641—Electronic components shared by two or more pixel-elements, e.g. one amplifier shared by two pixel elements

Definitions

  • the present technology (technology according to the present disclosure) relates to a photodetection device and an electronic device, and more particularly to a technology effectively applied to a photodetection device and an electronic device having phase difference detection pixels.
  • a solid-state imaging device is known as a photodetector.
  • this solid-state imaging device there is a method of dividing the pupil by embedding a plurality of photoelectric conversion elements under one on-chip lens.
  • phase difference detection is performed by reading out, as independent signals, signal charges photoelectrically converted by a plurality of photoelectric conversion elements arranged under one on-chip lens during phase difference detection. It is known how to do it.
  • a solid-state imaging device of this type includes a photoelectric conversion cell in which a semiconductor layer is partitioned for each pixel by a pixel isolation region extending in the thickness direction of the semiconductor layer. Then, the photoelectric conversion cell is partitioned into a plurality of photoelectric conversion regions by an intra-pixel separation region extending in the thickness direction of the semiconductor layer, and each of the plurality of photoelectric conversion regions includes a photoelectric conversion portion, a transfer transistor, and a charge holding region ( Floating Diffusion) is placed.
  • an element formation region separated by an element isolation region is provided on the side opposite to the light incident surface side of the photoelectric conversion cell.
  • Pixel transistors such as reset transistors are arranged.
  • a solid-state imaging device having a pixel isolation region, an in-pixel isolation region, and an element isolation region is disclosed in Patent Document 1.
  • the purpose of this technology is to increase the degree of freedom in placing active elements.
  • a photodetector according to an aspect of the present technology, a semiconductor layer having a first surface and a second surface located opposite to each other in a thickness direction; a photoelectric conversion cell provided in the semiconductor layer and partitioned by a first isolation region extending in a thickness direction of the semiconductor layer.
  • the photoelectric conversion cell is a first photoelectric conversion region and a second photoelectric conversion region, each provided adjacent to each other in plan view in the semiconductor layer and each having a photoelectric conversion portion and a transfer transistor; a second isolation region disposed between the first photoelectric conversion region and the second photoelectric conversion region in plan view and extending in the thickness direction of the semiconductor layer; an element formation region provided on the first surface side of the semiconductor layer and partitioned by a third isolation region and provided with a pixel transistor; The element formation region extends across the first and second photoelectric conversion regions in plan view.
  • a photoelectric conversion device a semiconductor layer having a first surface and a second surface located opposite to each other in a thickness direction; a photoelectric conversion cell provided in the semiconductor layer and separated by a first isolation region extending in a thickness direction of the semiconductor layer.
  • the photoelectric conversion cell is a first photoelectric conversion region and a second photoelectric conversion region, each provided adjacent to each other in plan view in the semiconductor layer and each having a photoelectric conversion portion and a transfer transistor; a second separation region provided between the first photoelectric conversion region and the second photoelectric conversion region in plan view and extending in the thickness direction of the semiconductor layer; an element formation region provided on the first surface side of the semiconductor layer and partitioned by a third separation region and provided with a pixel transistor; a charge retention region provided on the first surface side of the semiconductor layer; a semiconductor region of a first conductivity type provided in the semiconductor layer over each of the element formation region, the first photoelectric conversion region, and the second photoelectric conversion region; a first conductivity type contact region provided in the semiconductor region. At least one of the charge retention region and the contact region is shared between the first and second photoelectric conversion regions, and is between the first photoelectric conversion region and the second photoelectric conversion region in plan view. are placed in
  • a photodetector according to another aspect of the present technology, a semiconductor layer having a plurality of photoelectric conversion cells arranged adjacent to each other with an isolation region interposed therebetween in plan view and each provided with a photoelectric conversion portion and a transfer transistor; a semiconductor region provided on the isolation region side of each of the plurality of photoelectric conversion cells in plan view; a conductive pad partially embedded in the isolation region and connected to the semiconductor region of each of the plurality of photoelectric conversion cells across the isolation region in plan view.
  • a photodetector a semiconductor layer having a first surface and a second surface located opposite to each other in a thickness direction; and a photoelectric conversion cell provided in the semiconductor layer so as to be partitioned by an element isolation region,
  • the photoelectric conversion cell has a transfer transistor, a charge retention region, and a contact region on the first surface side of the semiconductor layer, and has a photoelectric conversion unit on the second surface side,
  • the isolation region has a first portion in contact with the charge retention region in plan view, and a second portion in contact with the contact region and having a narrower width than the first portion.
  • a photodetector according to another aspect of the present technology, A pixel unit having four pixels each having two photoelectric conversion regions, two transfer transistors, and two charge retention regions, The charge holding regions of each pixel in the pixel unit are electrically connected to each other.
  • a photodetector having a plurality of pixels arranged two-dimensionally, Each pixel of the plurality of pixels has five semiconductor regions partitioned by an element isolation region.
  • a photodetector having a plurality of pixels arranged two-dimensionally, The pixel has five semiconductor regions partitioned by element isolation regions, The above five semiconductor regions are a first semiconductor region provided with a first transfer transistor; a second semiconductor region provided with a second transfer transistor; a third semiconductor region provided with a first pixel transistor other than the first and second transfer transistors; a fourth semiconductor region provided with a second pixel transistor other than the first and second transfer transistors; a p-type semiconductor region; have
  • a photodetector a first pixel provided on a semiconductor substrate; a trench that includes a first region that separates the first pixel from an adjacent pixel and a second region that blocks the photoelectric conversion portion provided in the pixel in plan view;
  • the second region has a first portion between a first floating diffusion region and a second floating diffusion region provided in the first pixel, the second region in plan view has a second portion between a first transistor and a second transistor provided in the first pixel;
  • a contact region is provided between the first portion and the second portion in plan view.
  • a photodetector according to another aspect of the present technology, a first pixel provided on a semiconductor substrate; a separation region that separates the first pixel and adjacent pixels; In plan view, the first pixel is surrounded by the first to fourth portions of the isolation region, having a fifth portion and a sixth portion provided between the first portion and the third portion in plan view; A contact region is provided between the fifth portion and the sixth portion in plan view, The fifth portion is in contact with the first portion, and the sixth portion is in contact with the third portion.
  • An electronic device includes the photodetector according to any one of (1) to (9) above, and image light from a subject is focused on an imaging surface of the photodetector. An optical lens for imaging and a signal processing circuit for performing signal processing on a signal output from the photodetector are provided.
  • FIG. 1 is a chip layout diagram showing a configuration example of a solid-state imaging device according to a first embodiment of the present technology
  • FIG. 1 is a block diagram showing a configuration example of a solid-state imaging device according to a first embodiment of the present technology
  • FIG. 1 is an equivalent circuit diagram showing a configuration example of a pixel and a readout circuit according to the first embodiment of the present technology
  • FIG. It is a schematic plan view showing one configuration example of a pixel according to the first embodiment of the present technology.
  • FIG. 5 is a schematic cross-sectional view showing a cross-sectional structure along the A3-A3 cutting line in FIG. 4
  • FIG. 5 is a schematic cross-sectional view showing a cross-sectional structure along the B3-B3 cutting line in FIG.
  • FIG. 5 is a schematic cross-sectional view showing a cross-sectional structure along the C3-C3 cutting line in FIG. 4; It is a schematic plan view showing a configuration example of a pixel according to a second embodiment of the present technology. It is a schematic plan view showing one configuration example of a pixel according to a third embodiment of the present technology.
  • FIG. 11 is a schematic plan view showing one configuration example of a pixel according to a fourth embodiment of the present technology;
  • FIG. 13 is a schematic plan view showing one configuration example of a pixel according to a fifth embodiment of the present technology;
  • FIG. 11 is a schematic plan view showing one configuration example of a pixel according to a sixth embodiment of the present technology;
  • FIG. 21 is a schematic plan view showing one configuration example of a pixel according to a seventh embodiment of the present technology
  • FIG. 20 is a schematic plan view showing one configuration example of a pixel according to an eighth embodiment of the present technology
  • FIG. 21 is a schematic plan view showing one configuration example of a pixel according to a ninth embodiment of the present technology
  • FIG. 20 is a schematic plan view showing one configuration example of a pixel according to a tenth embodiment of the present technology
  • FIG. 21 is a schematic plan view showing one configuration example of a pixel according to an eleventh embodiment of the present technology
  • FIG. 22 is a schematic plan view showing one configuration example of a pixel according to a twelfth embodiment of the present technology
  • FIG. 20 is an equivalent circuit diagram showing one configuration example of a pixel block and a readout circuit of a solid-state imaging device according to a thirteenth embodiment of the present technology
  • FIG. 20 is a schematic plan view of a pixel block of a solid-state imaging device according to a thirteenth embodiment of the present technology
  • 21 is a schematic plan view of pixels included in the pixel block shown in FIG. 20
  • FIG. 21 is a schematic plan view of pixels included in the pixel block shown in FIG. 20
  • FIG. 21 is a schematic plan view of pixels included in the pixel block shown in FIG. 20
  • FIG. 21 is a schematic plan view of pixels included in the pixel block shown in FIG. 20
  • FIG. 21 is a schematic plan view showing a connection state of the pixel blocks shown in FIG.
  • FIG. 20 is a schematic plan view enlarging a part of FIG.
  • FIG. 23 is a schematic plan view enlarging a part of FIG. 22
  • FIG. 21 is an equivalent circuit diagram showing one configuration example of a pixel block and a readout circuit of a solid-state imaging device according to a fourteenth embodiment of the present technology
  • FIG. 22 is a schematic plan view of a pixel block of a solid-state imaging device according to a fourteenth embodiment of the present technology
  • 27 is a schematic plan view of pixels included in the pixel block shown in FIG. 26
  • FIG. FIG. 20 is a schematic plan view showing a connection state of pixel blocks of a solid-state imaging device according to a fifteenth embodiment of the present technology
  • FIG. 29 is a schematic plan view enlarging a part of FIG. 28;
  • FIG. 20 is an equivalent circuit diagram showing one configuration example of a pixel block and a readout circuit of a solid-state imaging device according to a sixteenth embodiment of the present technology;
  • FIG. 20 is a schematic plan view of a pixel block of a solid-state imaging device according to a sixteenth embodiment of the present technology;
  • FIG. 20 is a schematic plan view showing a connection state of pixel blocks of a solid-state imaging device according to a sixteenth embodiment of the present technology;
  • FIG. 20 is a schematic plan view showing one configuration example of a pixel block of a solid-state imaging device according to a seventeenth embodiment of the present technology;
  • FIG. 20 is an equivalent circuit diagram showing one configuration example of a pixel block and a readout circuit of a solid-state imaging device according to a sixteenth embodiment of the present technology;
  • FIG. 20 is a schematic plan view of a pixel block of a solid-
  • FIG. 20 is a schematic plan view showing a structural example of a pixel block of a solid-state imaging device according to an eighteenth embodiment of the present technology
  • FIG. 20 is an equivalent circuit diagram showing a configuration example of a pixel block and a readout circuit of a solid-state imaging device according to a nineteenth embodiment of the present technology
  • FIG. 20 is a schematic plan view showing one configuration example of a pixel block of a solid-state imaging device according to a nineteenth embodiment of the present technology
  • FIG. 36 is a schematic plan view enlarging the first portion of FIG. 35
  • FIG. 36 is a schematic plan view enlarging the second portion of FIG. 35
  • 36 is a schematic plan view enlarging the third portion of FIG. 35
  • FIG. 37 is a schematic cross-sectional view showing a cross-sectional structure along the A36-A36 cutting line in FIG. 36;
  • FIG. 37 is a schematic cross-sectional view showing the cross-sectional structure along the B36-B36 cutting line in FIG. 36;
  • FIG. 38 is a schematic cross-sectional view showing the cross-sectional structure along the A37-A37 cutting line of FIG. 37;
  • FIG. 38 is a schematic cross-sectional view showing the cross-sectional structure along the B37-B37 cutting line of FIG. 37;
  • FIG. 38 is a schematic cross-sectional view showing the cross-sectional structure along the C37-C37 cutting line in FIG. 37;
  • FIG. 37 is a schematic cross-sectional view showing a cross-sectional structure along the A36-A36 cutting line in FIG. 36;
  • FIG. 37 is a schematic cross-sectional view showing the cross-sectional structure along the B36-B36 cutting line in FIG. 36;
  • FIG. 38 is a schematic
  • FIG. 38 is a schematic cross-sectional view showing the cross-sectional structure along the D37-D37 cutting line of FIG. 37;
  • FIG. 39 is a schematic cross-sectional view showing a cross-sectional structure along the A38-A38 cutting line of FIG. 38;
  • FIG. 39 is a schematic cross-sectional view showing a cross-sectional structure along the B38-B38 cutting line of FIG. 38;
  • FIG. 39 is a schematic cross-sectional view showing a cross-sectional structure along the C38-C38 cutting line in FIG. 38;
  • FIG. 40 is a schematic cross-sectional view showing a cross-sectional structure along the A39-A39 cutting line in FIG. 39;
  • FIG. 20 is a schematic plan view of a pixel block showing a modification according to the nineteenth embodiment of the present technology
  • FIG. 20 is a schematic plan view of a pixel block of a solid-state imaging device according to a twentieth embodiment of the present technology
  • FIG. 47 is a schematic cross-sectional view showing the cross-sectional structure along the A46-A46 cutting line in FIG. 46
  • FIG. 21 is an equivalent circuit diagram showing one configuration example of a pixel block and a readout circuit of a solid-state imaging device according to a twenty-first embodiment of the present technology
  • FIG. 21 is a schematic plan view of a pixel block of a solid-state imaging device according to a twenty-first embodiment of the present technology
  • FIG. 21 is a schematic plan view of a pixel block of a solid-state imaging device according to a twenty-first embodiment of the present technology
  • FIG. 21 is a schematic plan view of a circuit block of a solid-state imaging device according to a twenty-first embodiment of the present technology
  • FIG. 21 is a schematic plan view showing the arrangement of charge holding regions and contact regions of a circuit block of a solid-state imaging device according to a twenty-first embodiment of the present technology
  • FIG. 50 is a schematic cross-sectional view showing the cross-sectional structure along the A49-A49 cutting line in FIG. 49
  • FIG. 53 is a schematic cross-sectional view enlarging a part of FIG. 52
  • FIG. 20 is a schematic plan view showing one configuration example of a pixel block of a solid-state imaging device according to a twenty-second embodiment of the present technology
  • FIG. 23 is a diagram showing a schematic configuration of an electronic device according to a twenty-third embodiment of the present technology
  • FIG. 20 is a schematic plan view of a pixel block showing a first modified example according to the fourteenth embodiment of the present technology
  • FIG. 22 is a schematic plan view of a pixel block showing a second modification according to the fourteenth embodiment of the present technology
  • FIG. 20 is a schematic plan view of a pixel block showing a third modified example according to the fourteenth embodiment of the present technology
  • FIG. 20 is a schematic plan view of a pixel block showing a fourth modified example according to the fourteenth embodiment of the present technology
  • the first conductivity type is p-type and the second conductivity type is n-type will be exemplified.
  • the type and the second conductivity type may be p-type.
  • the first direction and the second direction which are orthogonal to each other in the same plane, are the X direction and the Y direction, respectively.
  • a third direction orthogonal to each of the second directions is the Z direction.
  • the thickness direction of the semiconductor layer 21, which will be described later, will be described as the Z direction.
  • CMOS complementary metal oxide semiconductor
  • a solid-state imaging device 1A mainly includes a semiconductor chip 2 having a rectangular two-dimensional planar shape when viewed from above. That is, the solid-state imaging device 1A is mounted on the semiconductor chip 2.
  • FIG. 55 this solid-state imaging device 1A (201) takes in image light (incident light 206) from an object through an optical lens 202, and measures the light quantity of the incident light 206 formed on the imaging surface. Each pixel is converted into an electric signal and output as a pixel signal.
  • a semiconductor chip 2 on which a solid-state imaging device 1A is mounted has a square-shaped pixel region 2A provided in the center and this A peripheral region 2B is provided outside the pixel region 2A so as to surround the pixel region 2A.
  • the pixel region 2A is a light receiving surface that receives light condensed by an optical lens (optical system) 202 shown in FIG. 55, for example.
  • a plurality of pixels 3 are arranged in a matrix on a two-dimensional plane including the X direction and the Y direction.
  • the pixels 3 are repeatedly arranged in the X direction and the Y direction that are orthogonal to each other within the two-dimensional plane.
  • a plurality of bonding pads 14 are arranged in the peripheral region 2B.
  • Each of the plurality of bonding pads 14 is arranged, for example, along each of four sides in the two-dimensional plane of the semiconductor chip 2 .
  • Each of the plurality of bonding pads 14 is an input/output terminal used when electrically connecting the semiconductor chip 2 to an external device.
  • the semiconductor chip 2 includes a logic circuit 13 including a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a control circuit 8 and the like.
  • the logic circuit 13 is composed of a CMOS (Complementary MOS) circuit having, for example, an n-channel conductivity type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and a p-channel conductivity type MOSFET as field effect transistors.
  • CMOS Complementary MOS
  • the vertical driving circuit 4 is composed of, for example, a shift register.
  • the vertical drive circuit 4 sequentially selects desired pixel drive lines 10, supplies pulses for driving the pixels 3 to the selected pixel drive lines 10, and drives the pixels 3 in row units. That is, the vertical drive circuit 4 sequentially selectively scans the pixels 3 in the pixel region 2A in the vertical direction row by row, and outputs signals from the pixels 3 based on the signal charges generated by the photoelectric conversion elements of the pixels 3 according to the amount of received light.
  • a pixel signal is supplied to the column signal processing circuit 5 through the vertical signal line 11 .
  • the column signal processing circuit 5 is arranged, for example, for each column of the pixels 3, and performs signal processing such as noise removal on the signals output from the pixels 3 of one row for each pixel column.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion for removing pixel-specific fixed pattern noise.
  • the horizontal driving circuit 6 is composed of, for example, a shift register.
  • the horizontal driving circuit 6 sequentially outputs a horizontal scanning pulse to the column signal processing circuit 5 to select each of the column signal processing circuits 5 in order, and the pixels subjected to the signal processing from each of the column signal processing circuits 5 are selected.
  • a signal is output to the horizontal signal line 12 .
  • the output circuit 7 performs signal processing on pixel signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 12 and outputs the processed signal.
  • signal processing for example, buffering, black level adjustment, column variation correction, and various digital signal processing can be used.
  • the control circuit 8 generates a clock signal and a control signal that serve as references for the operation of the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, etc. based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock signal. Generate. The control circuit 8 then outputs the generated clock signal and control signal to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • each pixel 3 of the plurality of pixels 3 has a photoelectric conversion cell 22A.
  • the photoelectric conversion cell 22A has two photoelectric conversion regions 23L and 23R.
  • the first photoelectric conversion region 23L includes a photoelectric conversion element PD1, a charge holding region (floating diffusion) FD1 for holding (accumulating) signal charges photoelectrically converted by the photoelectric conversion element PD1, and the photoelectric conversion element PD1. and a transfer transistor TR1 for transferring the signal charge photoelectrically converted in the charge storage region FD1.
  • a photoelectric conversion element PD2 in the second photoelectric conversion region 23R, a photoelectric conversion element PD2, a charge holding region FD2 for holding (accumulating) signal charges photoelectrically converted by the photoelectric conversion element PD2, and photoelectrically converted by the photoelectric conversion element PD2. a transfer transistor TR2 that transfers the received signal charge to the charge accumulation region FD2.
  • Each of the two photoelectric conversion elements PD1 and PD2 generates signal charges according to the amount of light received. Each of the two photoelectric conversion elements PD1 and PD2 temporarily holds (accumulates) the generated signal charge.
  • the photoelectric conversion element PD1 has a cathode side electrically connected to the source region of the transfer transistor TR1, and an anode side electrically connected to a reference potential line (for example, ground).
  • the photoelectric conversion element PD2 has a cathode side electrically connected to the source region of the transfer transistor TR2, and an anode side electrically connected to a reference potential line (for example, ground). Photodiodes, for example, are used as the photoelectric conversion elements PD1 and PD2.
  • the transfer transistor TR1 has a source region electrically connected to the cathode side of the photoelectric conversion element PD1 and a drain region electrically connected to the charge holding region FD1.
  • a gate electrode of the transfer transistor TR1 is electrically connected to a transfer transistor drive line among the pixel drive lines 10 (see FIG. 2).
  • the transfer transistor TR2 has a source region electrically connected to the cathode side of the photoelectric conversion element PD2, and a drain region electrically connected to the charge holding region FD2.
  • a gate electrode of the transfer transistor TR2 is electrically connected to a transfer transistor drive line among the pixel drive lines 10 .
  • the charge holding region FD1 temporarily accumulates and holds signal charges transferred from the photoelectric conversion element PD1 via the transfer transistor TR1.
  • the charge holding region FD2 temporarily accumulates and holds signal charges transferred from the photoelectric conversion element PD2 via the transfer transistor TR2.
  • the input stage of the readout circuit 15 is connected to each of the two charge holding regions FD1 and FD2.
  • the readout circuit 15 reads the signal charges held in the charge holding regions FD1 and FD2 and outputs pixel signals based on the signal charges.
  • the readout circuit 15 is shared by, but not limited to, two pixels 3, in other words, two photoelectric conversion cells 22A.
  • the readout circuit 15 includes an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST. These transistors (AMP, SEL, RST) are composed of pixel transistors Qt (see FIG. 4), which will be described later.
  • the amplification transistor AMP has a source region electrically connected to the drain region of the selection transistor SEL, and a drain region electrically connected to the power line VDD and the drain region of the reset transistor RST.
  • the gate electrode of the amplification transistor AMP is electrically connected to the charge holding regions FD1 and FD2 of the two photoelectric conversion cells 22A and the source region of the reset transistor RST.
  • the selection transistor SEL has a source region electrically connected to the vertical signal line 11 (VSL) and a drain region electrically connected to the source region of the amplification transistor AMP.
  • a gate electrode of the select transistor SEL is electrically connected to a select transistor drive line among the pixel drive lines 10 (see FIG. 2).
  • the reset transistor RST has a source region electrically connected to the charge holding regions FD1 and FD2 of the two photoelectric conversion cells 22A and the gate electrode of the amplification transistor AMP, respectively, and a drain region connected to the power line VDD and the drain of the amplification transistor AMP. are electrically connected to each other.
  • a gate electrode of the reset transistor RST is electrically connected to the pixel drive line 10 (see FIG. 2).
  • the transfer transistor TR1 When the transfer transistor TR1 is turned on, the transfer transistor TR1 transfers the signal charge generated by the photoelectric conversion element PD1 to the charge holding region FD1. When the transfer transistor TR2 is turned on, the transfer transistor TR2 transfers the signal charge generated by the photoelectric conversion element PD2 to the charge holding region FD2.
  • the reset transistor RST resets the potential (signal charge) of the charge holding regions FD1 and FD2 to the potential of the power supply line VDD when the reset transistor RST is turned on.
  • the selection transistor SEL controls the output timing of the pixel signal from the readout circuit 15 .
  • the amplification transistor AMP generates, as a pixel signal, a voltage signal corresponding to the level of the signal charge held in the charge holding regions FD1 and FD2.
  • the amplification transistor AMP constitutes a source follower type amplifier, and outputs a pixel signal having a voltage corresponding to the level of the signal charge generated by the photoelectric conversion elements PD1 and PD2.
  • the selection transistor SEL is turned on, the amplification transistor AMP amplifies the potentials of the charge holding regions FD1 and FD2, and applies a voltage corresponding to the potential to the column signal processing circuit 5 via the vertical signal line 11 (VSL). output to
  • signal charges are read out from each of the two photoelectric conversion elements PD1 and PD2 for each pixel 3, and the phase difference is detected.
  • the focus is correct, there is no difference in the amount of signal charge accumulated in the photoelectric conversion element PD1 and the photoelectric conversion element PD2.
  • the focus is not correct, a difference occurs between the amount Q1 of signal charges accumulated in the photoelectric conversion element PD1 and the amount Q2 of signal charges accumulated in the photoelectric conversion element PD2.
  • the electronic device performs an operation such as operating the object lens so as to match Q1 and Q2. This is autofocus.
  • FIG. 4 shows the illustration of a multilayer wiring layer, which will be described later, is omitted in FIGS. 4 is upside down with respect to FIG. 1 shows the light incident surface side of the semiconductor chip 2, but FIG. 4 shows the semiconductor chip 2 when viewed from the side opposite to the light incident surface side (multilayer wiring layer side) shown in FIG. is a plan view of the.
  • the semiconductor chip 2 includes a semiconductor layer 21 having a first surface S1 and a second surface S2 located opposite to each other in the thickness direction (Z direction), and a semiconductor layer 21 having a first surface S1 and a second surface S2. 21 and photoelectric conversion cells 22 ⁇ /b>A partitioned by pixel separation regions 31 as first separation regions extending in the thickness direction (Z direction) of the semiconductor layer 21 .
  • a photoelectric conversion cell 22 ⁇ /b>A is provided for each pixel 3 . That is, each of the plurality of pixels 3 has a photoelectric conversion cell 22A.
  • the semiconductor layer 21 is made of single crystal silicon, for example.
  • the semiconductor chip 2 further includes a color filter 51 and a microlens (on-chip lens) 52 which are sequentially stacked from the second surface S2 side of the semiconductor layer 21 on the second surface S2 side.
  • the semiconductor chip 2 further includes a multilayer wiring layer including an insulating layer and a wiring layer provided on the first surface S1 side of the semiconductor layer 21 (not shown).
  • a color filter 51 and a microlens 52 are provided for each pixel 3 (photoelectric conversion cell 22A).
  • the color filter 51 color-separates incident light incident from the light incident surface side of the semiconductor chip 2 .
  • the microlenses 52 condense the irradiation light and allow the condensed light to enter the pixels 3 (photoelectric conversion cells 22A) efficiently.
  • one color filter 51 and one microlens 52 are provided so as to cover both a first photoelectric conversion region 23L and a second photoelectric conversion region 23R, which will be described later.
  • the first surface S1 of the semiconductor layer 21 is sometimes called an element formation surface or main surface, and the second surface S2 side is sometimes called a light incident surface or back surface.
  • the solid-state imaging device 1A of the first embodiment converts light incident from the second surface (light incident surface, back surface) S2 side of the semiconductor layer 21 into a photoelectric conversion unit of a photoelectric conversion cell 22A provided in the semiconductor layer 21. 25 (photoelectric conversion element PD1) performs photoelectric conversion.
  • the photoelectric conversion cell 22A includes a first photoelectric conversion region 23L and a second photoelectric conversion region 23R arranged in the semiconductor layer 21 adjacent to each other in the X direction in plan view.
  • Each of the first photoelectric conversion region 23L and the second photoelectric conversion region 23R has a photoelectric conversion unit 25 and transfer transistors TR1 and TR2.
  • the photoelectric conversion cell 22A is arranged between the first photoelectric conversion region 23L and the second photoelectric conversion region 23R in a plan view, and is a second separation region extending in the thickness direction (Z direction) of the semiconductor layer 21. Further includes an intra-pixel isolation region 32 as .
  • the photoelectric conversion cell 22A is provided on the surface layer portion of the semiconductor layer 21 on the side of the first surface S1 so as to be partitioned by an element isolation region (surface isolation region) 33 as a third isolation region, and the pixel transistor Qt is provided. It further includes an island-shaped device formation region (active region) 21a.
  • the photoelectric conversion cell 22A is provided in the first photoelectric conversion region 23L in the surface layer portion on the first surface S1 side of the semiconductor layer 21 so as to be partitioned by the element isolation region 33, and is provided with the above-described transfer transistor TR1.
  • the transfer transistor TR2 is provided in the surface layer portion on the first surface S1 side of the semiconductor layer 21 so as to be partitioned by the element isolation region 33. and an island - shaped element formation region 21b2 provided with a .
  • the photoelectric conversion cell 22A further includes an island-shaped power supply region 21z provided on the surface layer portion of the semiconductor layer 21 on the side of the first surface S1 and partitioned by the element isolation region 33 .
  • the photoelectric conversion cell 22A further includes charge holding regions FD1 and FD2 provided in the surface layer portion of the semiconductor layer 21 on the side of the first surface S1.
  • the photoelectric conversion cell 22A is a p-type (first conductivity type) semiconductor provided over each of the element forming regions 21a, 21b 1 , 21b 2 , the first photoelectric conversion region 23L, and the second photoelectric conversion region 23R. Further includes a region 24 and a p-type contact region 48 provided within the p-type semiconductor region 24 .
  • the photoelectric conversion cell 22A has a square planar pattern with four sides. Although not shown in detail, the photoelectric conversion cells 22A are repeatedly arranged for each pixel 3 via the pixel isolation region 31 in each of the X direction and the Y direction in plan view.
  • the pixel separation region 31 extends from the second surface S2 side of the semiconductor layer 21 toward the first surface S1 side, and extends between the pixels 3 adjacent to each other on a two-dimensional plane and between the pixels 3 adjacent to each other.
  • the photoelectric conversion cells 22A are electrically and optically separated from each other.
  • the pixel separation region 31 is not limited to this, but for example, an insulating film is embedded in a groove portion extending from the second surface S2 of the semiconductor layer 21 toward the first surface S1 side, and an insulating film is embedded in the groove portion.
  • the trench isolation structure is integrated with the element isolation region 33 on the side of the surface S1 of 1. As shown in FIG.
  • the pixel isolation region 31 corresponding to one photoelectric conversion cell 22A has a square planar planar shape (ring-shaped planar pattern) in plan view.
  • a pixel separation region 31 corresponding to a pixel region 2A in which a plurality of pixels 3 (photoelectric conversion cells 22A) are arranged has a composite plane pattern having a lattice plane pattern in a rectangular annular plane pattern. . That is, the pixel separation region 31 separates the semiconductor layer 21 for each photoelectric conversion cell 22A (pixel 3).
  • the photoelectric conversion cell 22A includes two pixel separation regions 31 extending in the arrangement direction (X direction) in which the first and second photoelectric conversion regions 23L and 23R are arranged, the first and second photoelectric conversion regions 23L, 23R are surrounded by two pixel isolation regions 31 extending in a direction (Y direction) perpendicular to the arrangement direction (X direction) of 23R.
  • the photoelectric conversion cell 22A consists of two pixel separation regions 31 located opposite to each other in the arrangement direction of the first and second photoelectric conversion regions 23L and 23R, and the first and second photoelectric conversion regions 23L and 23R. are surrounded by two pixel isolation regions 31 located on opposite sides in a direction (Y direction) perpendicular to the arrangement direction (X direction) of the pixels.
  • the two pixel separation regions 31 extending in the X direction with the photoelectric conversion cell 22A interposed therebetween may be called pixel separation regions 31a and 31b.
  • the two pixel separation regions 31 extending in the Y direction with the photoelectric conversion cell 22A interposed therebetween may be called pixel separation regions 31c and 31d.
  • the intra-pixel separation region 32 extends inward from the intermediate portion of each of the two pixel separation regions 31a and 31b extending in the X direction across the photoelectric conversion cell 22A in plan view (photoelectric conversion cell 22A). conversion cell 22A side) and are spaced apart from each other. That is, in the photoelectric conversion cell 22A, the first photoelectric conversion region 23L and the second photoelectric conversion region 23Lb, which are adjacent to each other in the X direction, extend from the intermediate portions of the two pixel separation regions 31a and 31b extending in the X direction. It is selectively partitioned by two intra-pixel separation regions 32 protruding in the direction.
  • the two in-pixel isolation regions 32 are, but not limited to, insulated in grooves extending from the second surface S2 toward the first surface S1 of the semiconductor layer 21, similarly to the pixel isolation regions 31, for example.
  • a trench isolation structure is formed by embedding a film and integrating with the element isolation region 33 on the first surface S1 side of the semiconductor layer 21 .
  • the element isolation region 33 is provided in the surface layer portion of the semiconductor layer 21 on the side of the first surface S1 over the first photoelectric conversion region 23L and the second photoelectric conversion region 23R. . Moreover, the element isolation region 33 is provided over the plurality of photoelectric conversion cells 22A. The element isolation region 33 overlaps with each of the pixel isolation region 31 and the in-pixel isolation region 32 in plan view. The element isolation region 33 is in contact with and integrated with each of the pixel isolation region 31 and the in-pixel isolation region 32 in the depth direction of the semiconductor layer 21 .
  • the element isolation region 33 has, but is not limited to, an STI (Shallow Trench Isolation) structure in which an insulating film is embedded in a shallow trench recessed in the depth direction from the first surface S1 of the semiconductor layer 21, for example. .
  • STI Shallow Trench Isolation
  • each of the photoelectric conversion portions 25 of the first and second photoelectric conversion regions 23L and 23R is separated from the first surface S1 of the semiconductor layer 21 in the thickness direction (Z direction). , is biased toward the second surface S2.
  • each of the photoelectric conversion portions 25 of the first and second photoelectric conversion regions 23L and 23R has an intra-pixel separation region 32 and a p-type semiconductor region 24 on both end sides in the Y direction.
  • the photoelectric conversion portions 25 of the first and second photoelectric conversion regions 23L and 23R are integrated between the two intra-pixel separation regions 32, as shown in FIGS.
  • Each photoelectric conversion unit 25 includes an n-type (second conductivity type) semiconductor region 26, and constitutes the photoelectric conversion elements PD1 and PD2 described above.
  • the p-type semiconductor region 24 is provided for each photoelectric conversion cell 22A. is electrically isolated from
  • the p-type semiconductor region 24 is provided over each of the element formation regions 21a, 21b 1 , 21b 2 , the first photoelectric conversion region 23L and the second photoelectric conversion region 23R.
  • the p-type semiconductor region 24 is the surface layer of the first surface S1 of the semiconductor layer 21 including the element forming regions 21a, 21b 1 , 21b 2 and the feeding region 21z. provided in the department.
  • the p-type semiconductor region 24 is provided across the two in-pixel isolation regions 32 and over the first and second photoelectric conversion regions 23L and 23R. ing.
  • the p-type semiconductor region 24 is provided between the photoelectric conversion portion 25 of each of the first and second photoelectric conversion regions 23L and 23R and the first surface S1 of the semiconductor layer 21 .
  • the p-type semiconductor region 24 is also provided between the photoelectric conversion portion 25 of each of the first and second photoelectric conversion regions 23L and 23R and the pixel isolation region 31 and the intra-pixel isolation region 32 .
  • the p semiconductor regions 24 provided between the photoelectric conversion portions 25 of the first and second photoelectric conversion regions 23L and 23R and the pixel isolation regions 31 and the in-pixel isolation regions 32 are the semiconductor layers 21 is provided from the first surface S1 side to the second surface S2 side.
  • the photoelectric conversion portion 25 of each of the first and second photoelectric conversion regions 23L and 23R is covered with the p-type semiconductor region 24 on the upper surface on the element isolation region 33 side and the side surface on the pixel isolation region 31 side.
  • Each photoelectric conversion section 25 is separated from each of the pixel isolation region 31 , the in-pixel isolation region 32 and the element isolation region 33 via the p-type semiconductor region 24 .
  • the p-type semiconductor region 24 is composed of one semiconductor region or a plurality of semiconductor regions.
  • the p-type semiconductor region 24 and the n-type semiconductor region 26 of the photoelectric conversion unit 25 form a pn junction for each photoelectric conversion cell 22A.
  • Electrode forming regions 21b 1 and 21b 2 are arranged adjacent to each other in the X direction in plan view.
  • Each of the element formation regions 21b1 and 21b2 is positioned closer to the other pixel separation region 31 of the two pixel separation regions 31 extending in the X direction with the photoelectric conversion cell 22A interposed than the element formation region 21a. are placed.
  • the element formation region 21b1 overlaps the photoelectric conversion section 25 in the first photoelectric conversion region 23L.
  • the element forming region 21b2 overlaps the photoelectric conversion section 25 in the second photoelectric conversion region 23R.
  • the element forming region 21b1 is provided with a transfer transistor TR1 and a charge holding region FD1.
  • a transfer transistor TR2 and a charge holding region FD2 are also provided in the element forming region 21b2.
  • each of the two charge holding regions FD1 and FD2 is provided on the first surface S1 side of the semiconductor layer 21, and overlaps the photoelectric conversion portion 25 with the p-type semiconductor region 24 interposed therebetween.
  • the charge holding region FD1 is the pixel separation of the other of the two pixel separation regions 31a and 31b extending in the X direction with the photoelectric conversion cell 22A interposed therebetween in the first photoelectric conversion region 23L. It is arranged on the corner side formed by the region 31b and the in-pixel separation region 32 protruding inward from the middle portion of the other pixel separation region 31b.
  • the charge storage regions FD1 and FD2 are composed of n-type semiconductor regions having a higher impurity concentration than the n-type semiconductor region 26 .
  • each of the transfer transistors TR1 and TR2 is provided along the gate trench portion 41 provided on the first surface S1 side of the semiconductor layer 21 and along the sidewall and bottom wall of the gate trench portion 41. and a gate electrode 43 provided in the gate trench 41 with the gate insulating film 42 interposed therebetween.
  • the transfer transistors TR1 and TR2 each include a channel forming region formed of the p-type semiconductor region 24 arranged on the side wall of the gate electrode 43 with the gate insulating film 42 interposed therebetween, a photoelectric conversion portion 25 functioning as a source region, and a drain region. and functional charge retention regions FD1, FD2.
  • the gate electrode 43 is formed integrally with a first portion (vertical gate electrode portion) provided in the gate groove portion 41 with the gate insulating film 42 interposed therebetween, and and a second portion provided outside the gate trench portion 41 .
  • the gate insulating film 42 is composed of, for example, a silicon oxide film.
  • the gate electrode 43 is composed of, for example, a polycrystalline silicon film doped with an impurity that reduces the resistance value.
  • the transfer transistors TR1 and TR2 As shown in FIG. 5, in the transfer transistors TR1 and TR2, the charge holding regions FD1 and FD2 functioning as drain regions and the photoelectric conversion portion 25 functioning as the source region form a p-type semiconductor region 24 as a channel forming region. It is arranged along the depth direction of the semiconductor layer 21 via. That is, the transfer transistors TR1 and TR2 of the first embodiment have a vertical structure in which the source region and the drain region are arranged in the depth direction of the semiconductor layer 21 . The vertical structure transfer transistors TR1 and TR2 are useful for miniaturization of the photoelectric conversion cell 22A (pixel 3).
  • the transfer transistor TR1 of the first photoelectric conversion region 23L is the other pixel separation region of the two pixel separation regions 31a and 31b extending in the X direction with the photoelectric conversion cell 22A interposed therebetween in plan view. 31b and one pixel separation region 31c of two pixel separation regions 31c and 31d extending in the Y direction with the photoelectric conversion cell 22A interposed therebetween.
  • the transfer transistor TR2 of the second photoelectric conversion region 23R includes two pixel separation regions 31a and 31b extending in the X direction across the photoelectric conversion cell 22A in plan view, and the other pixel separation region 31b and the photoelectric conversion region 31b. It is arranged on the corner side formed by the other pixel separation region 31d of the two pixel separation regions 31c and 31d extending in the Y direction with the cell 22A interposed therebetween.
  • the element formation region 21a is one pixel of the two pixel separation regions 31a and 31b extending in the X direction with the photoelectric conversion cell 22A interposed therebetween, rather than the element formation regions 21b1 and 21b2. It is arranged on the separation region 31a side.
  • the element formation region 21a extends across the first photoelectric conversion region 23L and the second photoelectric conversion region 23R in plan view.
  • the element formation region 21a includes a first portion 21a1 crossing between the two in-pixel isolation regions 32 along the X direction in a plan view, and an X direction of the first portion 21a1.
  • a pair of electrodes extending from each of the one end side and the other end side of the direction toward the transfer transistor TR side of the first portion 21a- 1 , in other words, the side opposite to the element isolation regions 21b- 1 and 21b- 2 of the first portion 21a- 1 . and a second portion 21a2 of. That is, although not limited to this, the element forming region 21a of the first embodiment includes two bent portions in a plan view and extends in the element forming regions 21b 1 and 21b 2 side, in other words, in the X direction.
  • the two pixel separation regions 31a and 31b have an inverted U-shaped plane pattern in which one of the pixel separation regions 31a and 31b is opened.
  • two pixel transistors Qt are provided in the element formation region 21a.
  • One of the two pixel transistors Qt is arranged at one of the two corners of the element formation region 21a.
  • the other of the two pixel transistors Qt is arranged at the other of the two corners of the element formation region 21a.
  • one pixel transistor Qt is arranged over the first portion 21a- 1 and one second portion 21a- 2 of the element formation region 21a.
  • the other pixel transistor Qt is arranged over the first portion 21a- 1 and the other second portion 21a- 2 of the element formation region 21a. That is, the photoelectric conversion cell 22A is provided with a pixel transistor Qt in each of the first and second photoelectric conversion regions 23L, 23L.
  • each of the two pixel transistors Qt includes a gate insulating film 44 provided on the element formation region 21a on the first surface S1 side of the semiconductor layer 21, and a gate insulating film 44 provided on the element formation region 21a. and a gate electrode 45 provided through a gate insulating film 44 .
  • Each of the two pixel transistors Qt has a channel formation region in which a channel (conducting path) is formed in the p-type semiconductor region 24 immediately below the gate electrode 45, and a channel formation region sandwiching the channel formation region in the channel length direction (gate length direction). a pair of main electrode regions 46 and 47 spaced apart from each other in the p-type semiconductor region 24 and functioning as source and drain regions.
  • Each of these two pixel transistors Q controls the channel formed in the channel forming region by the gate voltage applied to the gate electrode 45 .
  • two pixel transistors Qt share one main electrode region 46 of each. That is, the two pixel transistors Qt are mounted in the element formation region 21a in series connection sharing one main electrode region 46 of each.
  • One main electrode region 46 shared by the two pixel transistors Qt is formed in the first portion 21a1 of the element forming region 21a in self-alignment with the gate electrode 45 of each of the two pixel transistors Qt, and serves as a photoelectric conversion portion.
  • 25 includes a semiconductor region having a higher impurity concentration than the n-type semiconductor region 26 .
  • the other main electrode region 47 included in the pixel transistor Qt on one of the two pixel transistors Qt (first photoelectric conversion region 23L side) is self-aligned with the gate electrode 45 of the one pixel transistor Qt.
  • a semiconductor region is formed in one second portion 21 a 2 of the formation region 21 a and has a higher impurity concentration than the n-type semiconductor region 26 of the photoelectric conversion section 25 .
  • the other main electrode region 47 included in the pixel transistor Qt on the other side of the two pixel transistors Q (on the side of the second photoelectric conversion region 23L) is self-aligned with the gate electrode 45 of the other pixel transistor Q to form an element. It includes a semiconductor region formed in the other second portion 21 a 2 of the region 21 a and having a higher impurity concentration than the n-type semiconductor region 26 of the photoelectric conversion portion 25 .
  • the power supply region 21z is arranged between the element formation regions 21b- 1 and 21b- 2 in plan view. Further, the power feeding region 21z is arranged between the two in-pixel separation regions 32 in plan view.
  • a p-type contact region 48 is provided in the power supply region 21z. That is, the p-type contact region 48 is arranged between the two in-pixel isolation regions 32 in plan view, and is shared by the first photoelectric conversion region 23L and the second photoelectric conversion region 23R.
  • the p-type contact region 48 includes a p-type semiconductor region (impurity region) having a higher impurity concentration than the p-type semiconductor region 24 .
  • a reference potential is applied to the p-type contact region 48 as a power supply potential. Then, the p-type semiconductor region 24 is fixed at the reference potential via the p-type contact region 48 .
  • a Vss potential of 0 V is applied as the reference potential. That is, the p-type contact region 48 is shared by the first photoelectric conversion region 23L and the second photoelectric conversion region 23R. In each of the first and second photoelectric conversion regions 23L and 23R, the p-type semiconductor region 24 is applied with a reference potential through the p-type contact region and fixed at the reference potential.
  • each of the p-type semiconductor region 24 and the n-type semiconductor region 26 extends over each of the first photoelectric conversion region 23L and the second photoelectric conversion region 23L. , crosses between two intra-pixel isolation regions 32 .
  • the space between the two intra-pixel isolation regions 32 functions as an overflow path.
  • a first potential barrier can be formed between the two intra-pixel isolation regions 32 .
  • the transfer transistor TR1 of the first photoelectric conversion region 23L can form a second potential barrier higher than the first potential barrier when not transferring signal charges from the photoelectric conversion unit 25 to the charge holding region FD1.
  • the transfer transistor TR2 of the second photoelectric conversion region 23R can form a second potential barrier higher than the first potential barrier when not transferring signal charges from the photoelectric conversion portion 25 to the charge holding region FD2.
  • the photoelectric conversion units 25 of the first and second photoelectric conversion regions 23L and 23R can independently accumulate signal charges up to the height of the first potential barrier. Then, when the amount of the accumulated signal charge exceeds the height of the first potential barrier, each of the first and second photoelectric conversion regions 23L and 23R passes through the overflow path between the two intra-pixel isolation regions 32. A signal charge flows from one side of the photoelectric conversion portion 25 to the other side.
  • the element formation region 21a partitioned by the element isolation region 33 extends over the first photoelectric conversion region 23L and the second photoelectric conversion region 23R. Therefore, the space between the two in-pixel isolation regions 32 can be utilized as an arrangement region for the pixel transistor Qt in plan view. As a result, it becomes possible to increase the degree of freedom in arranging the active elements, including the pixel transistor Qt and the transfer transistors TR1 and TR2, within the photoelectric conversion cell 22 . In addition, since the degree of freedom in arranging the active elements in the photoelectric conversion cells 22 can be increased, it is possible to miniaturize the pixels 3 including the photoelectric conversion cells 22 .
  • the p-type contact region 48 shared by the first photoelectric conversion region 23L and the second photoelectric conversion region 23R is Since it is arranged between the two in-pixel isolation regions 32, the pixel transistor Qt and the transfer transistor Qt are smaller than the case where the contact regions 48 are individually arranged in each of the first and second photoelectric conversion regions 23L and 23R. It is possible to increase the degree of freedom in arranging the active elements including TR1 and TR2 within the photoelectric conversion cell 22 .
  • the solid-state imaging device 1A according to the first embodiment employs both the arrangement of the element formation regions 21a and the arrangement of the contact regions 48 in combination, the arrangement of the element formation regions 21a and the arrangement of the contact regions 48 As compared with the case of adopting either one of the above, it is possible to further increase the degree of freedom in arranging the active elements, and it is possible to further miniaturize the pixels 3 including the photoelectric conversion cells 22. .
  • the solid-state imaging device 1A includes one main electrode region 46 of the pixel transistor Qt arranged in the first photoelectric conversion region 23L and the pixel transistor Qt arranged in the second photoelectric conversion region 23R. and one main electrode region 46 are shared between the two in-pixel separation regions 32 in plan view. Therefore, one main electrode region 46 of the pixel transistor Qt arranged in the first photoelectric conversion region 23L and one main electrode region 46 of the pixel transistor Qt arranged in the second photoelectric conversion region 23R are separately provided. Compared to the case, it is possible to further increase the freedom of arrangement of the active elements in the photoelectric conversion cell 22A.
  • the gate area (gate length Lg ⁇ gate width Wg) of the pixel transistor Qt can be increased without increasing the planar size of the photoelectric conversion cell 22A (pixel 3). Noise reduction can be achieved while suppressing an increase in planar size.
  • the solid-state imaging device includes a photoelectric conversion cell 22B shown in FIG. 8 instead of the photoelectric conversion cell 22A shown in FIG. 4 of the first embodiment.
  • a photoelectric conversion cell 22B shown in FIG. 8 of the second embodiment basically has the same configuration as the photoelectric conversion cell 22A shown in FIG. 4 of the above-described first embodiment, but differs in plane pattern.
  • the photoelectric conversion cell 22A of the first embodiment shown in FIG . It is a planar pattern including one power feeding region 21z.
  • a pixel transistor Qt is provided on each of one end side (first photoelectric conversion region 23L side) and the other end side ( second photoelectric conversion region 23R side) of the element formation region 21a. Transfer transistors TR1 and TR2 and charge holding regions FD1 and FD2 are provided respectively.
  • a power supply region 21z is arranged between the two in-pixel isolation regions 32 in plan view, and a contact region 48 shared by the first and second photoelectric conversion regions 23L and 23R is provided in the power supply region 21z. .
  • the photoelectric conversion cell 22B of the second embodiment is partitioned by the element isolation region 33 and arranged over the first and second photoelectric conversion regions 23L and 23R.
  • the planar pattern includes one element formation area 21c and two power supply areas 21z partitioned by the element isolation area 33 and arranged in each of the first and second photoelectric conversion areas 23L and 23R.
  • transfer transistors TR1 and TR2 and charge holding regions FD1 and FD2 of the first and second photoelectric conversion regions 23L and 23R, and two pixel transistors Qt are provided.
  • a p-type contact region 48 is provided in each of the two power supply regions 21z.
  • the element forming region 21c extends over the first and second photoelectric conversion regions 23L and 23R and is a first portion 21c1 that crosses between the two in-pixel isolation regions 32 in plan view. and one of the two pixel separation regions 31a and 31b extending in the X direction with the photoelectric conversion cell 22B interposed from each of one end side and the other end side of the first portion 21c1 in the X direction. and a pair of second portions 21c2 protruding toward 31a.
  • the element formation region 21c is the other of the two pixel separation regions 31 extending in the X direction with the photoelectric conversion cell 22B interposed from each of one end side and the other end side in the X direction of the first portion 21c1.
  • the element forming region 21c of the second embodiment is an H-shaped planar pattern that integrates the element forming regions 21a, 21b1 and 21b2 of the first embodiment shown in FIG. ing.
  • the element formation region 21c is located on the first surface S1 side of the semiconductor layer 21, similarly to the element formation regions 21a, 21b 1 and 21b 2 of the first embodiment shown in FIGS. , and in the thickness direction (Z direction) of the semiconductor layer 21, the photoelectric conversion portions 25 of each of the first and second photoelectric conversion regions 23L and 23R via the p-type semiconductor region 24. It is superimposed with
  • one power feeding region 21z (on the side of the first photoelectric conversion region 23L) is one of the pair of second portions 21c2 of the element forming region 21c (the first photoelectric conversion region 21c). It is arranged between the second portion 21c2 of the conversion region 23L side) and the pixel separation region 31 (31a).
  • the other (second photoelectric conversion region 23R side) feeding region 21z includes the other (second photoelectric conversion region 23R side) second portion 21c2 of the pair of second portions 21c2 of the element forming region 21c, and the pixel It is arranged between the isolation region 31 (31a).
  • one pixel transistor Qt (on the first photoelectric conversion region 23L side) is arranged over the first portion 21c- 1 and one second portion 21c- 2 of the element forming region 21c.
  • the pixel transistor Qt on the other side (on the side of the second photoelectric conversion region 23R) is arranged over the first portion 21c- 1 and the other second portion 21c- 2 of the element forming region 21c.
  • one charge holding region FD1 (on the side of the first photoelectric conversion region 23L) is arranged at the tip of one third portion 21c3 of the element formation region 21c.
  • the other (second photoelectric conversion region 23R side) charge holding region FD2 is arranged at the tip of the other third portion 21c3 of the element formation region 21c.
  • the transfer transistor TR1 on one side is arranged over the first portion 21c- 1 and the third portion 21c- 3 on one side of the element formation region 21c.
  • the pixel transistor Qt2 on the other side is arranged over the first portion 21c- 1 and the other third portion 21c- 3 of the element forming region 21c.
  • the element formation region 21c extends over the first photoelectric conversion region 23L and the second photoelectric conversion region 23R, and is between the two in-pixel separation regions 32 in plan view. crossing the Therefore, also in the solid-state imaging device according to the second embodiment, the same effects as those of the solid-state imaging device 1A according to the first embodiment can be obtained.
  • the transfer transistors TR1, TR2 and the charge holding regions FD1, FD2 are not separated by the element isolation regions 33.
  • the transfer transistors TR1, TR2 and the charge holding regions FD1, FD2 Since the element isolation region 33 is not provided, signal charges can be easily transferred by the transfer transistors TR1 and TR2.
  • the transfer transistor TR1 and the charge holding region FD1 of the first photoelectric conversion region 23L and the second photoelectric conversion region FD1 and the transfer transistor TR1 of the first photoelectric conversion region 23L Since the transfer transistor TR2 and the charge holding region FD2 are arranged in the conversion region 23R, compared with the photoelectric conversion cell 22A of the above-described first embodiment, the degree of freedom of arrangement of active elements in the photoelectric conversion cell 22A is increased. , can be raised further.
  • the space between the two intra-pixel isolation regions 32 functions as an overflow path.
  • the solid-state imaging device includes a photoelectric conversion cell 22C shown in FIG. 9 instead of the photoelectric conversion cell 22A shown in FIG. 4 of the first embodiment.
  • a photoelectric conversion cell 22C of the third embodiment shown in FIG. 9 basically has the same configuration as that of the photoelectric conversion cell 22A of the first embodiment, but has a different planar pattern.
  • one of the second portions 21a 2 is shorter than the length of the other second portion 21a 2 in the Y direction.
  • element isolation is provided between the one second portion 21a 2 and one pixel isolation region 31a of the two pixel isolation regions 31 extending in the X direction with the photoelectric conversion cell 22C interposed therebetween.
  • a power supply region 21z partitioned by the region 33 is provided.
  • a p-type contact region 48 is provided in the power supply region 21z.
  • each of the two element forming regions 21b 1 and 21b 2 has a square planar pattern.
  • the charge holding region FD1 is provided on the pixel isolation region 31b side of the element formation region 21b1
  • the transfer transistor TR1 is provided on the pixel isolation region 31c side of the element formation region 21b1.
  • a charge holding region FD2 is provided on the pixel isolation region 31b side of the element formation region 21b2
  • a transfer transistor TR2 is provided on the pixel isolation region 31d side of the element formation region 21b2.
  • the element formation region 21a extends over the first photoelectric conversion region 23L and the second photoelectric conversion region 23R, and the two in-pixel separation regions 32 are separated from each other in plan view. crossing the gap. Therefore, also in the solid-state imaging device according to the third embodiment, effects similar to those of the solid-state imaging device 1A according to the above-described first embodiment can be obtained.
  • the p-type contact region 48 is provided only in the first photoelectric conversion region 23L. Therefore, the gate area (gate length Lg ⁇ gate width Wg) of the pixel transistor Qt in the second photoelectric conversion region 23R can be made larger than the gate area of the pixel transistor Qt in the first photoelectric conversion region 23L, thereby reducing noise. It becomes possible to plan This noise reduction of the pixel transistor Qt is particularly useful when the pixel transistor Qt having a larger gate area is used as an amplifying transistor included in the readout circuit.
  • the space between the two intra-pixel isolation regions 32 functions as an overflow path.
  • the Y-direction length of the second portion 21a2 on the first photoelectric conversion region 23L side is set to the second photoelectric conversion region 23R side length.
  • the present technology is not limited to this third embodiment.
  • the Y-direction length of the second portion 21a2 on the second photoelectric conversion region 23R side is equal to that of the second portion 21a2 on the first photoelectric conversion region 23L side. It may be shorter than the length in the Y direction.
  • the power supply region 21z and the contact region 48 are arranged between the second portion 21a2, which is shorter in the Y direction in plan view, and the pixel isolation region 31a.
  • the length in the Y direction of one of the pair of second portions 21a 2 of the element formation region 21a is made shorter than the length in the Y direction of the other second portion 21a 2
  • a contact region 48 shared by the first and second photoelectric conversion regions 23L and 23R is arranged between the second portion 21a2 having the shorter length and the pixel separation region 31a.
  • the solid-state imaging device includes a photoelectric conversion cell 22D shown in FIG. 10 instead of the photoelectric conversion cell 22A shown in FIG. 4 of the first embodiment.
  • the photoelectric conversion cell 22D of the fourth embodiment shown in FIG. 10 has basically the same configuration as the photoelectric conversion cell 22A of the first embodiment shown in FIG. different.
  • the element forming regions are partitioned by the element isolation region 33 and arranged over the first and second photoelectric conversion regions 23L and 23R. 21d and 21e, and two power feeding regions 21z partitioned by the element isolation region 33 and arranged in each of the first and second photoelectric conversion regions 23L and 23R.
  • Two pixel transistors Qt are provided in the element formation region 21d.
  • Two transfer transistors TR1 and TR2 and one charge holding region FD are provided in the element formation region 21e.
  • a p-type contact region 48 is provided in each of the two power feeding regions 21z.
  • the photoelectric conversion cell 22D of the fourth embodiment is arranged between the first photoelectric conversion region 23L and the second photoelectric conversion region 23R, and is arranged in the thickness direction of the semiconductor layer 21.
  • an intra-pixel isolation region 34 is included in place of the intra-pixel isolation region 32 of the first embodiment shown in FIG.
  • the in-pixel separation region 34 is arranged between the first photoelectric conversion region 23L and the second photoelectric conversion region 23R in plan view, and extends in the X direction with the photoelectric conversion cell 22D interposed therebetween. separated from each of the two pixel isolation regions 31a and 31b. That is, in the photoelectric conversion cell 22D of the fourth embodiment, the first photoelectric conversion region 23L and the second photoelectric conversion region 23Lb, which are adjacent to each other in the X direction, are divided into two pixel separation regions 31a and 31b extending in the X direction. They are selectively partitioned by intra-pixel isolation regions 34 spaced apart from each.
  • the insulating film is embedded in the groove portion extending from the second surface S2 of the semiconductor layer 21 toward the first surface S1 side, and is integrated with the element isolation region 33 on the first surface S1 side of the semiconductor layer 21. It has a trench isolation structure.
  • the element formation region 21d is the pixel separation of one of the two pixel separation regions 31a and 31b extending in the X direction with the photoelectric conversion cell 22D interposed therebetween in a plan view, rather than the element formation region 21e. It is arranged on the side of the region 31a.
  • the element formation region 21e is arranged on the other pixel separation region 31b side of the two pixel separation regions 31a and 31b extending in the X direction with the photoelectric conversion cell 22D interposed therebetween in a plan view, rather than the element formation region 21d.
  • each of the element formation regions 21d and 21e is the first region of the semiconductor layer 21 similar to the element formation regions 21a, 21b 1 and 21b 2 of the first embodiment shown in FIGS. , and in the thickness direction (Z direction) of the semiconductor layer 21, each of the first and second photoelectric conversion regions 23L and 23R via the p-type semiconductor region 24. It overlaps with the photoelectric conversion section 25 .
  • the element forming region 21d extends in the X direction across the first and second photoelectric conversion regions 23L and 23R, and in a plan view, the in-pixel separation region 34 and the 2 regions extending in the X direction.
  • Each of the pair of second portions 21d2 is arranged on both sides of the intra-pixel isolation region 34 via the element isolation region 33 in plan view.
  • the element formation region 21d is U-shaped in plan view, with the other pixel separation region 31b side of the two pixel separation regions 31a and 31b extending in the X direction being open. It has a flat pattern.
  • two pixel transistors Qt are provided in the element formation region 21d.
  • One of the two pixel transistors Qt is arranged at one of the two corners of the element formation region 21d.
  • the other of the two pixel transistors Qt is arranged at the other of the two corners of the element formation region 21d.
  • one pixel transistor Qt is arranged over the first portion 21d- 1 and one second portion 21d- 2 of the element formation region 21d.
  • the other pixel transistor Qt is arranged over the first portion 21d- 1 and the other second portion 21d- 2 of the element formation region 21d. That is, the photoelectric conversion cell 22A of the fourth embodiment also has a pixel transistor Qt in each of the first and second photoelectric conversion regions 23L and 23L.
  • the element forming region 21e extends over each of the first and second photoelectric conversion regions 23L and 23R, and sandwiches the intra-pixel separation region 34 and the photoelectric conversion cell 22D in plan view.
  • Each of the pair of second portions 21e2 is arranged on both sides of the intra-pixel isolation region 34 via the element isolation region 33 in plan view.
  • the element formation region 21e is an inverted U-shape in which the element formation region 21d side in plan view, in other words, one pixel separation region 31 (31a) side of the two pixel separation regions 31 extending in the X direction is open. It has a planar pattern of shape.
  • the pair of second portions 21e2 of the element forming region 21e are adjacent to the pair of second portions 21d2 of the element forming region 21d with the element isolation region 33 interposed therebetween in plan view.
  • two transfer transistors Qt and one charge holding region FD are provided in the element formation region 21e.
  • one transfer transistor Qt is arranged in the first photoelectric conversion region 23L, and the other transfer transistor Qt is arranged in the second photoelectric conversion region 23R.
  • One (first photoelectric conversion region 23L) transfer transistor Qt includes two pixel separation regions 31a and 31b extending in the X direction with the photoelectric conversion cell 22D interposed therebetween. is arranged on the corner side formed by one pixel separation region 31c of the two pixel separation regions 31c and 31d extending in the Y direction with the .
  • One power supply region 21z of the two power supply regions 21z is arranged between this corner and one transfer transistor Qt.
  • a p-type contact region 48 is provided in one of the power supply regions 21z.
  • the other (second photoelectric conversion region 23R) transfer transistor Qt is composed of two pixel separation regions 31a and 31b extending in the X direction with the photoelectric conversion cell 22D interposed therebetween. of the two pixel separation regions 31c and 31d extending in the Y-direction with the pixel separation region 31c and the other pixel separation region 31d therebetween. Between this corner and the other transfer transistor Qt, the other power feeding region 21z of the two power feeding regions is arranged. A p-type contact region 48 is provided in the other power supply region 21z.
  • a p-type semiconductor region 24 is provided over the second photoelectric conversion region 23R.
  • the p-type semiconductor region of the fourth embodiment has two pixel separation regions 31a extending in the X direction with the photoelectric conversion cell 22D interposed therebetween. , 31 b and the intra-pixel isolation region 34 .
  • a contact region (p-type semiconductor region) 48 of each of the two power supply regions 21z is provided in the p-type semiconductor region 24 on the first surface S1 side of the semiconductor layer.
  • the n-type charge holding region FD is a first portion 21e1 of the element formation region 21e, and is composed of two pixel separation regions 31a and 31b extending in the X direction with the photoelectric conversion cell 22 interposed therebetween. It is provided between the other pixel isolation region 31 b and the intra-pixel isolation region 34 .
  • This n-type charge holding region FD is shared by each of the first and second photoelectric conversion regions 23L and 23R.
  • the charge holding region FD functions as the drain region of the transfer transistors TR1 and TR2 of the first and second photoelectric conversion regions 23L and 23R, and the photoelectric conversion portions 25 (see FIG. 5 of the first embodiment). ) through the transfer transistors TR1 and TR2.
  • each of the two pixel separation regions 31 (31a, 31b) extending in the X direction and the intra-pixel separation region 34 functions as an overflow path.
  • the element forming region 21d extends over the first photoelectric conversion region 23L and the second photoelectric conversion region 23R, similarly to the photoelectric conversion cell 22A of the first embodiment. and crosses between the pixel isolation region 31 (31a, 31b) and the intra-pixel isolation region 34 in plan view. Therefore, also in the solid-state imaging device according to the fourth embodiment, effects similar to those of the solid-state imaging device 1A according to the above-described first embodiment can be obtained.
  • the first photoelectric conversion region 23L and the second photoelectric conversion region 23R share one n-type charge holding region FD.
  • the n-type charge holding region FD is arranged between the pixel isolation region 31 (31b) and the intra-pixel isolation region 34 in plan view. Therefore, in the photoelectric conversion cell 22D of the fourth embodiment, compared with the case where the n-type charge accumulation region FD is arranged in each of the first and second photoelectric conversion regions 23L and 23R, the pixel transistor Qt and the transfer transistor It is possible to increase the degree of freedom in arranging the active elements including TR1 and TR2 within the photoelectric conversion cell 22 .
  • the photoelectric conversion cell 22D of the fourth embodiment employs a combination of both the arrangement of the element forming regions 21d and the arrangement of the charge holding regions FD, the arrangement of the element forming regions 21d and the arrangement of the charge holding regions FD Compared to the case of adopting either one of the layouts, it is possible to further increase the freedom of layout of the active elements including the pixel transistor Qt and the transfer transistors TR1 and TR2 within the photoelectric conversion cell 22 .
  • the space between the intra-pixel isolation region 34 and the pixel isolation region 31 (31a, 31b) functions as an overflow path.
  • the solid-state imaging device according to the fifth embodiment basically has the same configuration as the solid-state imaging device according to the above-described fourth embodiment, but the planar pattern of the photoelectric conversion cells is different.
  • the solid-state imaging device includes a photoelectric conversion cell 22E shown in FIG. 11 instead of the photoelectric conversion cell 22D shown in FIG. 10 of the fourth embodiment.
  • a photoelectric conversion cell 22E shown in FIG. 10 of the fifth embodiment basically has the same configuration as the photoelectric conversion cell 22D shown in FIG. 10 of the above-described fourth embodiment, but has a different planar pattern.
  • the photoelectric conversion cell 22E of the fifth embodiment is partitioned by the element isolation region 33 and arranged separately in each of the first and second photoelectric conversion regions 23L and 23R. and an element formation region 21e partitioned by the element isolation region 33 and arranged over each of the first and second photoelectric conversion regions 23L and 23R.
  • the photoelectric conversion cell 22E of the fifth embodiment includes one of the two pixel separation regions 31 (31a, 31b) extending in the X direction with the photoelectric conversion cell 22E interposed therebetween. , the power supply region 21z arranged between the in-pixel isolation region 34 and the planar pattern.
  • a pixel transistor Qt is provided in each of the two element forming regions 21f.
  • a p-type contact region (p-type semiconductor region) 48 is provided in the power supply region 21z.
  • each of the two element forming regions 21f extends in the Y direction in a plan view, and is arranged adjacent to each other with the in-pixel isolation region 34 and the feeding region 21z interposed therebetween.
  • the pixel transistor Qt is provided in each of the two element forming regions 21f such that the source region and the drain region are aligned in the Y direction.
  • the element formation region 21e of the fifth embodiment is slightly different in planar pattern from the element formation region 21e of the above-described fourth embodiment shown in FIG. Like 21e, it includes a first portion 21e1 and a pair of second portions 21e2. Also in the element formation region 21e of the fifth embodiment, two transfer transistors TR1 and TR2 and one charge holding region FD are provided in the same arrangement as the element formation region 21e of the fourth embodiment shown in FIG. ing.
  • the contact region 48 of the fifth embodiment extends in the X direction across the photoelectric conversion cell 22E in plan view, unlike the contact region 48 of the fourth embodiment shown in FIG. and the intra-pixel isolation region 34 and shared by the first and second photoelectric conversion regions 23L and 23R. It is
  • each of the element formation regions 21f and 21e is the first region of the semiconductor layer 21 similar to the element formation regions 21a, 21b 1 and 21b 2 of the first embodiment shown in FIGS. , and in the thickness direction (Z direction) of the semiconductor layer 21, each of the first and second photoelectric conversion regions 23L and 23R via the p-type semiconductor region 24. It overlaps with the photoelectric conversion section 25 .
  • the corner side formed by the pixel separation regions 31b and 31c and the pixel separation region 31b and the pixel separation region 31d are formed.
  • a power supply region 21z and a p-type contact region 48 are arranged on the corner side.
  • the power feeding region 21z and the contact region 48 are not arranged on each corner side, and the power feeding regions 21z and 48 shared by the first and second photoelectric conversion regions 23L and 23R are not arranged.
  • the region 21z and the contact region 48 are arranged between the intra-pixel isolation region 34 and the pixel isolation region 31a.
  • the n-type charge holding region FD shared by the first photoelectric conversion region 23L and the second photoelectric conversion region 23R is , between the pixel separation region 31 (31b) and the intra-pixel separation region 34, the n-type charge accumulation region FD is arranged in each of the first and second photoelectric conversion regions 23L and 23R.
  • the active elements including the pixel transistor Qt and the transfer transistors TR1 and TR2 are arranged in each of the photoelectric conversion cell 22 .
  • the p-type contact region 48 shared by the first photoelectric conversion region 23L and the second photoelectric conversion region 23R is the pixel separation region 31 (31a) and the pixel in plan view.
  • the pixel transistor Qt and the transfer transistor TR1 , TR2 in the photoelectric conversion cell 22 can be arranged more freely.
  • the photoelectric conversion cell 22E of the fifth embodiment employs a combination of both the arrangement of the n-type charge holding region FD and the arrangement of the p-type contact region 48, the n-type charge holding region FD or the arrangement of the p-type contact region 48, the active elements including the pixel transistor Qt and the transfer transistors TR1 and TR2 can be freely arranged in the photoelectric conversion cell 22. It is possible to raise it further.
  • the space between the intra-pixel isolation region 34 and the pixel isolation regions 31a and 31b functions as an overflow path.
  • the solid-state imaging device includes a photoelectric conversion cell 22F shown in FIG. 12 instead of the photoelectric conversion cell 2D of the fourth embodiment shown in FIG.
  • a photoelectric conversion cell 22F according to the sixth embodiment shown in FIG. 12 basically has the same configuration as the photoelectric conversion cell 22D according to the fourth embodiment shown in FIG. 10, but has a different planar pattern.
  • the power supply region 21z and the p-type contact region 48 are arranged on each of the two corners on the side of the pixel separation region 31 (31b) in plan view. It has a flat pattern.
  • an element is provided in each of the first and second photoelectric conversion regions 23L and 23R with the intra-pixel separation region 34 interposed in plan view.
  • a power supply region 21z partitioned by a separation region 33 is provided.
  • a p-type contact region 48 is provided in each of the two power supply regions 21z.
  • one p-type contact region 48 (on the side of the first photoelectric conversion region 23L) is located in the first photoelectric conversion region 23L on the second side of one of the element forming regions 21d in a plan view. It is arranged between the portion 21d2 and one second portion 21e2 of the element formation region 21e.
  • the other (on the second photoelectric conversion region 23R side) p-type contact region 48 is the second portion 21d2 of the element forming region 21d and the element forming region 21e in the second photoelectric conversion region 23R in plan view. and the other second portion 21e2.
  • the element forming region 21d extends over the first photoelectric conversion region 23L and the second photoelectric conversion region 23R, and is It crosses between the pixel isolation region 31 (31a, 31b) and the intra-pixel isolation region .
  • the n-type charge holding region FD shared by the first photoelectric conversion region 23L and the second photoelectric conversion region 23R is formed into a plane as in the above-described fourth embodiment. It is arranged between the pixel isolation region 31 (31b) and the intra-pixel isolation region 34 as viewed.
  • both the arrangement of the element forming regions 21d and the arrangement of the charge holding regions FD are combined.
  • the photoelectric conversion cell 22F of the sixth embodiment can also achieve the same effect as the photoelectric conversion cell 22D of the fourth embodiment.
  • the space between the intra-pixel isolation region 34 and the pixel isolation region 31 (31a, 31b) functions as an overflow path.
  • the solid-state imaging device includes a photoelectric conversion cell 22G shown in FIG. 13 instead of the photoelectric conversion cell 22F of the sixth embodiment shown in FIG.
  • a photoelectric conversion cell 22G of the seventh embodiment shown in FIG. 13 basically has the same configuration as that of the photoelectric conversion cell 22F of the sixth embodiment shown in FIG. 12, but has a different planar pattern.
  • the other in a photoelectric conversion cell 22G according to the seventh embodiment, in a pair of second portions 21d2 of an element forming region 21d partitioned by an element isolation region 33, the other (second photoelectric conversion The length in the Y direction of the second portion 21a2 of the region 23R side) is longer than the length of the second portion 21a2 of one side (the first photoelectric conversion region 23L side) in the Y direction.
  • the element isolation region 33 partitions between one of the second portions 21a2 and one of the pair of second portions 21e2 of the element forming region 21e.
  • a power supply region 21z is provided.
  • a p-type contact region 48 is provided in the power supply region 21z.
  • the gate area of the pixel transistor Qt arranged at the corner of the element formation region 22d on the side of the second photoelectric conversion region 23R is equal to that of the first photoelectric conversion region 22d of the element formation region 22d. It is larger than the gate surface of the pixel transistor Qt arranged at the corner on the conversion region 23L side.
  • the element formation region 21d extends over the first photoelectric conversion region 23L and the second photoelectric conversion region 23R, and in a plan view, is the pixel separation region 31 (31a). It crosses between the intra-pixel isolation regions 34 . Therefore, in the photoelectric conversion cell 22G of the seventh embodiment as well, effects similar to those of the photoelectric conversion cell 22F of the sixth embodiment described above can be obtained.
  • the solid-state imaging device includes photoelectric conversion cells 22H shown in FIG.
  • the photoelectric conversion cell 22H of the eighth embodiment basically has the same configuration as the photoelectric conversion cell 22A shown in FIG. 4 of the above-described first embodiment, but has a different planar pattern. That is, as shown in FIG. 14, the photoelectric conversion cell 22H of the eighth embodiment includes two element forming regions 21b 1 and 21b 2 shown in FIG. 4 and one power feeding region 21z. Two element formation regions 21f shown in FIG. 11 are included instead of the element formation region 21a shown. A p-type contact region 48 is provided in the power feeding region 21z.
  • the photoelectric conversion cell 22 ⁇ /b>H of the eighth embodiment includes five semiconductor regions partitioned by the element isolation regions 33 .
  • the five semiconductor regions are two p-type semiconductor regions 24 and 24, two pairs of main electrode regions (n-type semiconductor regions) 46 and 47, and one p-type contact region. (p-type semiconductor region) 48 and .
  • the five semiconductor regions are the first semiconductor region (p-type semiconductor region 24) provided with the first transfer transistor (transfer transistor TR1) and the second transfer transistor (transfer transistor TR2). and a second semiconductor region (p-type semiconductor region 24) provided.
  • the five semiconductor regions are a third semiconductor region (a pair of main electrode regions (n-type ) 46 and 47) and a fourth semiconductor region (a pair of main electrode regions ( n-type semiconductor regions 46 and 47) and a p-type semiconductor region (p-type contact region 48).
  • the power feeding region 21z and the contact region 48 of the eighth embodiment are arranged between the two in-pixel isolation regions 32 in plan view, and the power feeding region 21z of the first embodiment shown in FIG. And the length in the Y direction is longer than the p-type contact region 48 .
  • the two element formation regions 21f of the eighth embodiment are adjacent to each other in the X direction with the feed region 21z, the contact region 48, and the intra-pixel isolation region 32 on the side of the pixel isolation region 31a. They are individually arranged in the two photoelectric conversion regions 23L and 23R.
  • the two element formation regions 21b 1 and 21b 2 of the eighth embodiment are adjacent to each other in the X direction with the power supply region 21z, the contact region 48, and the intra-pixel isolation region 32 on the side of the pixel isolation region 31b interposed therebetween. 1 and the second photoelectric conversion regions 23L and 23R. Also in the photoelectric conversion cell 22H of the eighth embodiment, as in the above-described first embodiment, the p-type contact region 48 shared by the first photoelectric conversion region 23L and the second photoelectric conversion region 23R is shown in plan view.
  • the pixel transistor Qt and the transfer It is possible to increase the degree of freedom in arranging the active elements including the transistors TR1 and TR2 within the photoelectric conversion cell 22 .
  • the solid-state imaging device includes the following configuration when described with reference to FIGS. 14 and 5 to 7 in a different expression (viewpoint). That is, the solid-state imaging device according to the eighth embodiment includes first pixels (pixels 3) provided on a semiconductor layer 21 as a semiconductor substrate, and adjacent (adjacent) pixels to the first pixels in plan view. and a second region (a portion within a pixel and a trench including an intra-pixel isolation region 32).
  • the trench extends in the thickness direction of the semiconductor layer 21 shown in FIGS. and is separated from at least one of the first surface S ⁇ b>1 and the second surface S ⁇ b>2 of the semiconductor layer 21 .
  • the trench passes through the semiconductor layer 21, for example, but not limited to this.
  • the second region is a second region between the first floating diffusion region (charge retention region FD1) provided in the first pixel (pixel 3) and the second floating diffusion region (charge retention region FD2). It has one portion (one intra-pixel isolation region 32). Further, in a plan view, the second region is a second portion ( It has the other intra-pixel isolation region 32).
  • a p-type contact region 48 is provided between the first portion of the second region (one of the intra-pixel isolation regions 32) and the second portion of the second region (the intra-pixel isolation region 32) in plan view.
  • the first portion of the second region (the one intra-pixel isolation region 32), the contact region 48, and the second portion of the second region (the other intra-pixel isolation region 32) are arranged in this order in the Y direction. (first direction).
  • One main electrode region (first contact) 46 of the first transistor (one pixel transistor Qt), the gate electrode 45, and the other main electrode region (second contact) 47 are arranged in this order in the Y direction (second contact). 1 direction).
  • One main electrode region (third contact) 46 of the second transistor (the other pixel transistor Qt), the gate electrode 45, and the other main electrode region (fourth contact) 47 are arranged in this order in the Y direction (the third contact). 1 direction).
  • the contact region 48 is provided at the center of the pixel 3 and is composed of a p-type semiconductor region (impurity region).
  • the solid-state imaging device includes the first pixel (pixel 3) provided on the semiconductor substrate and the first pixel adjacent to each other in plan view (adjacent pixel). ) and a separation region that separates the other pixels 3 from each other.
  • the isolation regions are composed of a first portion (pixel isolation region 31a) and a second portion (pixel isolation region 31b) located opposite to each other in the Y direction in plan view, and a third portion (pixel isolation region 31a) located opposite to each other in the X direction.
  • the first portion (pixel isolation region 31a) and the second portion (pixel isolation region 31b) are opposed, and the third portion (pixel isolation region 31c) and the fourth portion (pixel isolation region 31d) are opposed.
  • the first pixel (pixel 3) is surrounded by the first to fourth portions (pixel isolation regions 31a to 31d) of the isolation regions.
  • a p-type contact region 48 is provided between the fifth portion (one in-pixel isolation region 32) and the sixth portion (the other in-pixel isolation region 32) in plan view.
  • the fifth portion (one intra-pixel isolation region 32) is in contact with the first portion (pixel isolation region 31a), and the sixth portion (the other intra-pixel isolation region 32) is in contact with the second portion (pixel isolation region 31b).
  • the angle formed by the first portion (the pixel separation region 31a) and the fifth portion (one of the intra-pixel separation regions 32) in plan view is perpendicular, and the second portion (the pixel separation region 31b) in plan view. ) and the sixth portion (the other intra-pixel isolation region 32) are also perpendicular.
  • the fifth portion (one of the pixel isolation regions 32) protrudes perpendicularly to the first portion (the pixel isolation region 31a)
  • the sixth portion (the other of the pixel isolation regions 32) protrudes vertically. protrudes perpendicularly to the second portion (pixel separation region 31a).
  • the first contact (main electrode region 4646) of the first transistor (one pixel transistor Qt), the gate electrode 45, and the second contact (main electrode region 47) are arranged in this order in the Y direction (first direction).
  • the contact region 48 is provided at the center of the pixel 3 and is composed of a p-type semiconductor region (impurity region).
  • the solid-state imaging device includes a photoelectric conversion cell 22I shown in FIG. 15 instead of the photoelectric conversion cell 22A shown in FIG. 4 of the first embodiment.
  • a photoelectric conversion cell 22I of the ninth embodiment shown in FIG. 15 basically has the same configuration as the photoelectric conversion cell 22A shown in FIG. 4 of the above-described first embodiment, but has a different planar pattern.
  • the photoelectric conversion cell 22I of the ninth embodiment has two element forming regions 21b 1 and 21b 2 shown in FIG. 4 and the power supply region 21z of the first embodiment shown in FIG. Instead, it includes the two feeding regions 21z shown in FIG. 8 of the second embodiment described above. Further, the photoelectric conversion cell 22I of the ninth embodiment includes an element formation region 21g partitioned by an element isolation region 33 as shown in FIG. 15 instead of the element formation region 21a shown in FIG. A p-type contact region 48 is provided in each of the two power feeding regions 21z.
  • the two element formation regions 21b 1 and 21b 2 of the ninth embodiment are arranged in an X direction with the intra-pixel isolation region 32 on the side of the pixel isolation region 31b interposed therebetween, as in the first embodiment described above. are individually arranged in the first and second photoelectric conversion regions 23L and 23R adjacent to each other in the direction.
  • the two power supply regions 21z of the ninth embodiment are adjacent to each other in the X direction with the intra-pixel isolation region 32 on the side of the pixel isolation region 31a in the same manner as in the above-described second embodiment. They are individually arranged in the two photoelectric conversion regions 23L and 23R.
  • the element formation region 21g is formed between the element formation region 21b1 of the first photoelectric conversion region 23L and the power supply region 21z, between the two in-pixel isolation regions 32, and in the second It is arranged between the element formation region 21b1 of the photoelectric conversion region 22R and the power feeding region 21z .
  • One pixel transistor Qt is provided in the element formation region 21g.
  • the gate electrode 45 crosses the two in-pixel isolation regions 32 in plan view, one main electrode region 47 is provided on the first photoelectric conversion region 23L side of the element formation region 21g, and the other main electrode region 47 is provided on the first photoelectric conversion region 23L side of the element formation region 21g.
  • a region 47 is provided on the second photoelectric conversion region 23R side of the element formation region 21g.
  • the element formation region 21g extends over the first photoelectric conversion region 23L and the second photoelectric conversion region 23R, In addition, it crosses between the intra-pixel isolation regions 32 in plan view. Therefore, the solid-state imaging device according to the ninth embodiment can also obtain the same effect as the solid-state imaging device 1A according to the above-described first embodiment.
  • the solid-state imaging device includes a photoelectric conversion cell 22J shown in FIG. 16 instead of the photoelectric conversion cell 22F shown in FIG. 12 of the sixth embodiment.
  • a photoelectric conversion cell 22J of the tenth embodiment shown in FIG. 16 basically has the same configuration as the photoelectric conversion cell 22F of the sixth embodiment shown in FIG. 12, but has a different planar pattern.
  • the photoelectric conversion cell 22J of the tenth embodiment includes an element formation region 21e and two power supply regions 21z of the sixth embodiment shown in FIG. and an element formation region 21g of the ninth embodiment shown in FIG. 15 in place of the element formation region 21d.
  • the Y-direction length of the pair of second portions 21e2 of the element forming region 21e of the tenth embodiment is the same as the Y-direction length of the pair of second portions 21e2 of the element forming region 21e of the sixth embodiment. It's longer than it should be.
  • the two power feeding regions 21z of the tenth embodiment are arranged closer to the pixel separation region 31a than the two power feeding regions 21z of the sixth embodiment in plan view.
  • the element formation region 21g is arranged between the in-pixel isolation region 34 and one pixel isolation region 31 (31a) of the two pixel isolation regions 31 extending in the X direction.
  • the element forming region 21g extends over the first photoelectric conversion region 23L and the second photoelectric conversion region 23R, and is It crosses between the pixel isolation region 31 (31a) and the intra-pixel isolation region . Further, in the photoelectric conversion cell 22J of the tenth embodiment, as in the sixth embodiment described above, the n-type charge holding region FD shared by the first photoelectric conversion region 23L and the second photoelectric conversion region 23R is formed into a plane. It is arranged between the pixel isolation region 31b and the intra-pixel isolation region 34 as viewed.
  • the photoelectric conversion cell 22J of the tenth embodiment can also obtain the same effect as the photoelectric conversion cell 22F of the sixth embodiment.
  • the solid-state imaging device includes a photoelectric conversion cell 22K shown in FIG. 17 instead of the photoelectric conversion cell 22G shown in FIG. 13 of the seventh embodiment.
  • a photoelectric conversion cell 22K of the eleventh embodiment shown in FIG. 17 basically has the same configuration as the photoelectric conversion cell 22G of the seventh embodiment shown in FIG. 13, but differs in plane pattern.
  • the photoelectric conversion cell 22K of the eleventh embodiment includes the element forming region 21e and the feeding region 21z of the seventh embodiment shown in FIG.
  • An element formation region 21h partitioned by an element isolation region 33 is included instead of the formation region 21d.
  • One pixel transistor Qt is provided in the element formation region 21h.
  • a p-type contact region 48 is provided in the power supply region 21z.
  • the element forming region 21h of the eleventh embodiment extends over the first and second photoelectric conversion regions 23L and 23R, and forms the pixel separation region 31 (31a) and the intra-pixel separation region 34. crosses between The element formation region 21h includes a first portion 21h1 crossing between the pixel isolation region 31a and the intra-pixel isolation region 34 in a plan view, and one end side or the other end side of the first portion 21h1. and a second portion 21h2 extending toward the side opposite to the pixel isolation region 31a, in other words, toward the element forming region 21e. In the eleventh embodiment, the second portion 21h2 extends from the other end side (second photoelectric conversion region 23R side) of the first portion 21h1 toward the element formation region 21e side.
  • the element formation region 21h is located on the first surface S1 side of the semiconductor layer 21 in the same manner as the element formation regions 21a, 21b 1 and 21b 2 of the first embodiment shown in FIGS. , and in the thickness direction (Z direction) of the semiconductor layer 21, the photoelectric conversion portions 25 of each of the first and second photoelectric conversion regions 23L and 23R through the p-type semiconductor region 24. It is superimposed with
  • the gate electrode 45 crosses between the pixel isolation region 31a and the intra-pixel isolation region 34, and one main electrode region 47 is the first photoelectric conversion region 23L in the element formation region 21h.
  • the other main electrode region 47 is provided on the second photoelectric conversion region 23R side of the element formation region 21h.
  • the element formation region 21h extends over the first photoelectric conversion region 23L and the second photoelectric conversion region 23R, and is It crosses between the pixel isolation region 31 (31a) and the intra-pixel isolation region . Further, in the photoelectric conversion cell 22K of the eleventh embodiment, as in the above-described seventh embodiment, the n-type charge holding region FD shared by the first photoelectric conversion region 23L and the second photoelectric conversion region 23R is formed into a plane. It is arranged between the pixel isolation region 31 (31b) and the intra-pixel isolation region 34 as viewed.
  • the photoelectric conversion cell 22K of the eleventh embodiment can also obtain the same effect as the photoelectric conversion cell 22G of the seventh embodiment.
  • the solid-state imaging device includes a photoelectric conversion cell 22L shown in FIG.
  • a photoelectric conversion cell 22L of the twelfth embodiment shown in FIG. 18 basically has the same configuration as the photoelectric conversion cell 22G of the seventh embodiment shown in FIG. The number of transistors Qt is different.
  • the photoelectric conversion cell 22G shown in FIG. 13 of the seventh embodiment has two pixel transistors Qt in the element formation region 21d.
  • the pixel transistor Qt is arranged at one of the two corners of the element forming region 21d.
  • the pixel transistor Qt is arranged at the corner of the element formation region 21d on the side of the second photoelectric conversion region 23R.
  • the photoelectric conversion cell 22L of the twelfth embodiment also provides the same effects as the photoelectric conversion cell 22G of the seventh embodiment.
  • a solid-state imaging device 1B includes a pixel block (pixel units) 61B and a readout circuit 15B shown in FIG.
  • the pixel block 61B includes a plurality of pixels 3.
  • FIG. In the thirteenth embodiment, the pixel block 61B is not limited to this, but for example, four pixels 3 (3a , 3b, 3c, 3d). Although one pixel block 61B is mainly shown in FIGS. 19 and 20, the pixel blocks 61B are repeatedly arranged in the X direction and the Y direction.
  • the pixel 3a includes the photoelectric conversion cell 22M1 shown in FIG. 21A.
  • Pixel 3b includes a photoelectric conversion cell 22M2 shown in FIG . 21B.
  • Pixel 3c includes photoelectric conversion cell 22M3 shown in FIG. 21C.
  • Pixel 3d includes photoelectric conversion cell 22M4 shown in FIG. 22D.
  • Each of the photoelectric conversion cells 22M 1 , 22M 2 , 22M 3 and 22M 4 has basically the same configuration as the photoelectric conversion cell 22A shown in FIG. is different.
  • one reset transistor RST is arranged as the pixel transistor Qt in the element formation region 21a, and each of the photoelectric conversion cells 22M 2 , 22M 3 and 22M 4 has Similar to the photoelectric conversion cell 22A shown in FIG. 4, an amplification transistor AMP and a selection transistor SEL are arranged as pixel transistors Qt in the element formation region 21a. That is, the photoelectric conversion cell 22M1 includes a reset transistor RST as an active element, and each of the photoelectric conversion cells 22M2 , 22M3 and 22M4 includes an amplification transistor AMP and a selection transistor SEL as active elements. These transistors (AMP, SEL, RST) have the same configuration as the pixel transistor Qt shown in FIG. 7 of the above-described first embodiment.
  • each of the photoelectric conversion cells 22M 1 , 22M 2 , 22M 3 and 22M 4 is located on the side of the element formation regions 21b 1 and 21b 2 in a plan view and on the two corner sides, respectively.
  • a power supply region 21z is arranged.
  • a p-type contact region 48 is provided in each power supply region 21z. That is, in each of the photoelectric conversion cells 22M 1 , 22M 2 , 22M 3 and 22M 4 , the power feeding region 21z and the contact region 48 are arranged in the first photoelectric conversion region 23L and the second photoelectric conversion region 23R, respectively.
  • the photoelectric conversion cell 22M1 of the pixel 3a includes, but is not limited to, a reset transistor RST (Qt) on the second photoelectric conversion region 23R side, and a reset transistor RST (Qt) on the first photoelectric conversion region 23L side.
  • the arrangement of pixel transistors is omitted.
  • the photoelectric conversion cell 22M2 of the pixel 3b is not limited to this, but for example, an amplification transistor AMP is arranged on the first photoelectric conversion region 23L side, and a selection transistor is arranged on the second photoelectric conversion region 23R side. SEL is placed. As shown in FIG.
  • the photoelectric conversion cell 22M3 of the pixel 3c is not limited to this, but for example, an amplification transistor AMP is arranged on the first photoelectric conversion region 23L side, and a selection transistor is arranged on the second photoelectric conversion region 23R side.
  • SEL is placed.
  • the photoelectric conversion cell 22M4 of the pixel 3d is not limited to this, but for example, the selection transistor SEL is arranged on the first photoelectric conversion region 23L side, and the amplification transistor is arranged on the second photoelectric conversion region 23R side.
  • AMP is placed.
  • the amplification transistor AMP and the selection transistor SEL arranged in the first and second photoelectric conversion regions 23L and 23R are reversed between the photoelectric conversion cells 22M- 2 and 22M- 3 and the photoelectric conversion cell 22M- 4 .
  • the photoelectric conversion cell 22M- 1 of the pixel 3a and the photoelectric conversion cell 22M- 2 of the pixel 3b are arranged such that the second photoelectric conversion region 23R of the pixel 3a and the first photoelectric conversion region of the pixel 3b are in the X direction.
  • 23L are arranged adjacent to each other. That is, the reset transistor RST of the pixel 3a and the amplification transistor AMP of the pixel 3b are adjacent to each other in the X direction. Further, as shown in FIG.
  • the photoelectric conversion cell 22M3 of the pixel 3c and the photoelectric conversion cell 22M4 of the pixel 3d are arranged in the X direction between the first photoelectric conversion region 23L of the pixel 3c and the second photoelectric conversion region 23L of the pixel 3d.
  • the conversion areas 23R are adjacent to each other. That is, the amplification transistor AMP of the pixel 3c and the amplification transistor AMP of the pixel 3d are adjacent to each other in the X direction.
  • the photoelectric conversion cell 22M- 1 of the pixel 3a and the photoelectric conversion cell 22M- 3 of the pixel 3c are such that the first photoelectric conversion region 23L of the pixel 3a and the second photoelectric conversion region 23R of the pixel 3c are adjacent to each other in the Y direction.
  • the second photoelectric conversion region 23R of the pixel 3a and the first photoelectric conversion region 23L of the pixel 3c are adjacent to each other. That is, as shown in FIG. 23, the charge holding regions FD1, FD2 and the two contact regions 48 of the pixel 3a and the charge holding regions FD1, FD2 and the two contact regions 48 of the pixel 3c are mutually arranged in the Y direction. next to each other. Further, as shown in FIG.
  • the photoelectric conversion cell 22M2 of the pixel 3b and the photoelectric conversion cell 22M4 of the pixel 3d are arranged in the Y direction between the first photoelectric conversion region 23L of the pixel 3b and the second photoelectric conversion region 23L of the pixel 3d.
  • the conversion regions 23R are adjacent to each other, and the second photoelectric conversion regions 23R of the pixels 3a and the first photoelectric conversion regions 23L of the pixels 3c are adjacent to each other. That is, as shown in FIG. 23, the charge holding regions FD1, FD2 and the two contact regions 48 of the pixel 3b and the charge holding regions FD1, FD2 and the two contact regions 48 of the pixel 3d are arranged in the Y direction. They are adjacent to each other with an isolation region 31 interposed therebetween.
  • the input stage of the readout circuit 15B is connected via a conductive path 63 to the charge holding regions FD1 and FD2 of the four pixels 3a, 3b, 3c and 3d.
  • the readout circuit 15B reads the signal charges held in the charge holding regions FD1 and FD2 of the four pixels 3a, 3b, 3c and 3d and outputs pixel signals based on the signal charges.
  • the readout circuit 15B is shared by the four pixels 3a, 3b, 3c, 3d (eight photoelectric conversion regions) and provided for each pixel block 61B.
  • the readout circuit 15B includes, but is not limited to, a reset transistor RST and three amplification stage cells Pc 1 , Pc 2 and Pc 3 .
  • Each of the three amplification stage cells Pc 1 , Pc 2 and Pc 3 includes an amplification transistor AMP and a selection transistor SEL connected in series.
  • the readout circuit 15B is composed of pixel transistors Qt included in the circuit block 62B shown in FIG.
  • the circuit block 62B includes, but is not limited to, two pixel blocks 61B that are arranged adjacent to each other in the Y direction. and selection transistors SEL, and two amplification transistors AMP and two selection transistors SEL arranged in the pixels 3c and 3d of the other pixel block 61B. That is, the circuit block 62B is arranged over two pixel blocks 61B adjacent to each other in the Y direction.
  • one amplification stage cell Pc 1 is, for example, the element of the pixel 3b of one pixel block 61B as shown in FIGS. 19 and 21B.
  • the formation region 21a includes an amplification transistor AMP and a selection transistor SEL, which are arranged to share one main electrode region 46.
  • FIG. 19, 21C and 21D the remaining two amplification stage cells Pc2 and Pc3 have one main electrode region 46 in each of the pixels 3c and 3d of the other pixel block 61B. It includes an amplification transistor AMP and a selection transistor SEL that are shared.
  • the amplification transistor AMP of each of the three amplification stage cells Pc 1 , Pc 1 , Pc 3 has a source region corresponding to the drain region of each selection transistor SEL. , and the drain region is electrically connected to the power supply line VDD and the drain region of the reset transistor RST.
  • the gate electrodes of the amplification transistors AMP of the three amplification stage cells Pc 1 , Pc 1 and Pc 3 are connected to the photoelectric conversion cells 22M 1 , 22M 2 and 22M 3 of the four pixels 3a, 3b, 3c and d3. , 22M4 and the source region of the reset transistor RST.
  • the source regions of the select transistors SEL of the three amplification stage cells Pc 1 , Pc 1 , and Pc 3 are electrically connected to the vertical signal line 11 (VSL), and their gate electrodes are electrically connected to each other. It is connected. That is, in the pixel block (pixel unit) 61B, the charge holding regions FD1 and FD2 of the four pixels 3 (3a, 3b, 3c, 3d) are electrically connected to each other. In the pixel block 61B, eight charge holding regions FD1 and FD2 are electrically connected to each other. Each of the eight charge holding regions FD1 and FD2 is electrically connected to the gate electrode of the amplification transistor AMP ( first amplification transistor) of the amplification stage cell Pc1.
  • VSL vertical signal line 11
  • Each of the eight charge holding regions FD1 and FD2 includes the amplification transistor AMP (first amplification transistor) of the amplification stage cell Pc1, the amplification transistor AMP ( second amplification transistor) of the amplification stage cell Pc2, and the amplification stage cell Pc. It is electrically connected to each gate electrode of the 3 amplification transistors AMP (third amplification transistors).
  • FIG. 23 and 24 are partially enlarged views of FIG. 22, and the following description will be made mainly using FIGS. 23 and 24.
  • FIG. 23 and 24 are partially enlarged views of FIG. 22, and the following description will be made mainly using FIGS. 23 and 24.
  • a wiring 63f1 is electrically connected to the charge holding region FD1 of the first photoelectric conversion region 23L of the pixel 3a and the charge holding region FD2 of the second photoelectric conversion region 23R of the pixel 3c.
  • a wiring 63f2 is electrically connected to the charge holding region FD2 of the second photoelectric conversion region 23R of the pixel 3a and the charge holding region FD1 of the first photoelectric conversion region 23L of the pixel 3c.
  • the wirings 63g are individually electrically connected to the gate electrodes 43 of the transfer transistors TR1 and TR2.
  • a wiring 63f3 is electrically connected to the charge holding region FD1 of the first photoelectric conversion region 23L of the pixel 3b and the charge holding region FD2 of the second photoelectric conversion region 23R of the pixel 3d.
  • a wiring 63f4 is electrically connected to the charge holding region FD2 of the second photoelectric conversion region 23R of the pixel 3b and the charge holding region FD1 of the first photoelectric conversion region 23L of the pixel 3d.
  • a wiring 63g is electrically connected to the gate electrode 43 of each transfer transistor TR1, TR2 in each of the first and second photoelectric conversion regions 23L, 23R of the pixel 3c and the pixel 3d.
  • the wirings 63f 1 , 63f 2 , 63f 3 , 63f 4 and the respective wirings 63g are provided, for example, in parallel, in other words, in parallel with the first metal wiring layer.
  • the wirings 63f 1 , 63f 2 , 63f 3 , 63f 4 and each wiring 63g are covered with an interlayer insulating film. Therefore, in the pixels 3a to 3d, the capacitance between the gate electrodes 43 of the transfer transistors TR1 and TR2 and the charge holding regions FD1 and FD2 is increased, and the charge holding regions FD1 and FD2 can be boosted.
  • the wiring 63vs1 is electrically connected to the contact region 48 of each of the second photoelectric conversion region 23R of the pixel 3a and the first photoelectric conversion region 23L of the pixel 3c.
  • a wiring 63vs2 is electrically connected to the contact region 48 of each of the first photoelectric conversion region 23L of the pixel 3b and the first photoelectric conversion region 23L of the pixel 3d.
  • the wirings 63vs 1 and 63vs 2 extend in the Y direction and are arranged side by side in the X direction, for example, in the first metal wiring layer of the multilayer wiring layer. In a plan view, the pixel separation regions 31 extending in the X direction and the pixel separation regions 31 extending in the Y direction are integrated at intersections.
  • the wirings 63vs 1 and 63vs 2 are covered with an interlayer insulating film. For example, 0V is applied to the wirings 63vs 1 and 63vs 2 as the first reference potential.
  • the wirings 63vs 1 and 63vs 2 form the charge holding regions FD1 and FD2 of one pixel 3a and the charge holding regions FD2 of the other pixel 3b in plan view. It is arranged between the regions FD1 and FD2.
  • the wirings 63vs 1 and 63vs 2 connect the charge holding regions FD1 and FD2 of one pixel 3c and the charge holding regions FD1 and FD2 of the other pixel 3d in plan view. is placed between.
  • the wirings 63vs 1 and 63vs 2 shield between the charge holding regions FD1 and FD2 of the pixels 3a and 3c on one side and the charge holding regions FD1 and FD2 of the pixels 3b and 3d adjacent to each other in the X direction. be able to.
  • a wiring 63s1 is electrically connected to the gate electrode 45 of the select transistor SEL of the pixel 3c of the other pixel block 61B in one circuit block 62B. It is connected to the.
  • a wiring 63s2 is electrically connected to the gate electrode 45 of the select transistor SEL of each of the pixels 3d of the other pixel block 61B and the pixels 3b of the one pixel block 61B.
  • a wiring 63a is electrically connected to the gate electrode 45 of each of the three amplification transistors AMP.
  • the wiring 63s 1 , the wiring 63s 2 and the wiring 63a are provided, for example, in the first metal wiring layer of the multilayer wiring layer and extend in the Y direction.
  • the wiring 63a is arranged between the wiring 63s1 and the wiring 63s2 in plan view.
  • the wiring 63s1 and the wiring 63s2 are arranged so as to sandwich the wiring 63a in plan view. Therefore, signal interference between the charge holding regions FD1 and FD2 of the pixels 3a and 3c and the charge holding regions FD1 and FD2 of the pixels 3b and 3d can be reduced.
  • the wiring 63a includes a main line portion 63a1 extending in the Y direction between the pixels 3a and 3b in a plan view, and a main line portion 63a1 extending from the main line portion 63a1 toward the pixel 3a side. and a main line portion 63a2 electrically connected to the main electrode region 47 of the reset transistor RST, and a main line portion 63a1 extending toward the pixel 3c and electrically connected to the gate electrode 45 of the amplification transistor AMP of the pixel 3c. and a trunk portion 63a3 .
  • the wiring 63a is integrated with the wirings 63f2 and 63f3 as shown in FIG.
  • the wiring 63a is included in the conductive path 63 shown in FIG. 19, is electrically connected to the charge holding regions FD1 and FD2 of the four pixels 3a, 3b, 3c, and 3d, and is further connected to the three readout circuits 15B. It is electrically connected to the gate electrode of the amplification transistor AMP and the source region of the reset transistor RST of each of the amplification stage cells Pc1, Pc2, and Pc3.
  • the wiring 63s1 includes a trunk portion 63s11 extending in the Y direction across the pixels 3a and 3c in plan view, and a line portion 63s11 extending from the trunk portion 63s11 to the pixel 3b and the pixel 3b in plan view. and a trunk portion 63s12 extending between the two trunk portions 63a2 and 63a3 of the wiring 63a toward the 3d side.
  • the wiring 63s 1 (trunk portion 63s 12 ) extends between the wirings 63a (two trunk portions 63a 2 ) in plan view, thereby adding a parasitic capacitance to each of the wiring 63a and the booster wiring 63s. Therefore, the capacity between the selection transistor SEL and the amplification transistor AMP can be increased, and the charge holding regions FD1 and FD2 can be boosted.
  • the element forming regions 21a of the photoelectric conversion cells 22M 1 , 22M 2 , 22M 3 and 22M 4 are formed in the first photoelectric conversion region 23L and the second photoelectric conversion region 23R. , and traverses between the two intra-pixel isolation regions 32 in a plan view. Therefore, in the solid-state imaging device 1B according to the thirteenth embodiment as well, the same effects as those of the solid-state imaging device 1A according to the above-described first embodiment can be obtained.
  • a solid-state imaging device 1C according to the fourteenth embodiment of the present technology basically has the same configuration as the solid-state imaging device 1B according to the above-described thirteenth embodiment, except for the following configurations.
  • the solid-state imaging device 1C includes the readout circuit 15C, the pixel block 61B, and the circuit block 62B shown in FIG. It has a pixel block (pixel unit) 61C and a circuit block 62C.
  • the pixels 3a include photoelectric conversion cells 22M5 .
  • the photoelectric conversion cell 22M- 5 basically has the same configuration as the photoelectric conversion cell 22M- 2 of the pixel 3b, and the pixel transistor arranged in the element formation region 21a is different. That is, as shown in FIG. 27, the photoelectric conversion cell 22M5 has a switching transistor FDG as a pixel transistor Qt on the side of the first photoelectric conversion region 23L, and a reset transistor RST as the pixel transistor Qt on the side of the second photoelectric conversion region 23R. are placed.
  • the photoelectric conversion cell 22M- 5 of the pixel 3a and the photoelectric conversion cell 22M- 2 of the pixel 3c are arranged such that the second photoelectric conversion region 23R of the pixel 3a and the first photoelectric conversion region of the pixel 3b are in the X direction. 23L are arranged adjacent to each other.
  • the photoelectric conversion cell 22M- 5 of the pixel 3a and the photoelectric conversion cell 22M- 2 of the pixel 3c are such that the first photoelectric conversion region 23L of the pixel 3a and the second photoelectric conversion region 23R of the pixel 3c are adjacent to each other in the Y direction.
  • the second photoelectric conversion region 23R of the pixel 3a and the first photoelectric conversion region 23L of the pixel 3c are adjacent to each other.
  • an input stage of a readout circuit 15C is connected via a conductive path 63 to the charge holding regions FD1 and FD2 of the four pixels 3a, 3b, 3c and 3d.
  • the readout circuit 15C reads out the signal charges held in the charge holding regions FD1 and FD2 of the four pixels 3a, 3b, 3c and 3d and outputs pixel signals based on the signal charges.
  • the readout circuit 15C is shared by the four pixels 3a, 3b, 3c and 3d and provided for each pixel block 61C.
  • the readout circuit 15C includes, but is not limited to, a switching transistor FDG, a reset transistor RST, and three amplification stage cells Pc 1 , Pc 2 and Pc 3 .
  • Each of the three amplification stage cells Pc 1 , Pc 2 and Pc 3 includes an amplification transistor AMP and a selection transistor SEL connected in series.
  • the readout circuit 15C is composed of transistors included in the circuit block 62C shown in FIG.
  • the circuit block 62C includes, but is not limited to, two pixel blocks 61C arranged adjacent to each other in the Y direction, the switching transistor FDG and the reset transistor RST arranged in the pixels 3a and 3b of one of the pixel blocks 61C. , an amplification transistor AMP and a selection transistor SEL, and two amplification transistors AMP and two selection transistors SEL arranged in the pixels 3c and 3d of the other pixel block 61C. That is, the circuit block 62C is arranged over two pixel blocks 61C adjacent to each other in the Y direction.
  • one amplification stage cell Pc 1 includes an amplification transistor AMP and a selection transistor SEL which are serially connected to the pixel 3b of one pixel block 61C.
  • the two amplification stage cells Pc2 and Pc3 of the other pixel block 61C include an amplification transistor AMP and a selection transistor SEL arranged in series connection in each of the pixels 3c and 3d of the other pixel block 61C.
  • the switching transistor FDG has a source region electrically connected to the charge holding regions FD1 and FD2 of the photoelectric conversion cells 22M 2 to 22M 4 and 22M 5 , and the amplification stage cell Pc 1 . , Pc 3 are electrically connected to the gate electrodes of the respective amplification transistors AMP.
  • the switching transistor FDG has a drain region electrically connected to the source region of the reset transistor RST.
  • the gate electrode of the switching transistor FDG is electrically connected to the switching transistor driving line of the pixel driving lines 10, as explained with reference to FIG.
  • the switching transistor FDG controls charge retention by the charge retention regions FD1 and FD2, in other words, charge retention by the conductive path 63, and adjusts the voltage multiplication factor according to the potential amplified by the amplification transistor AMP. That is, each of the eight charge holding regions DF1 and FD2 of the pixel block 61C is electrically connected to the switching transistor FDG, and is electrically connected to the reset transistor RST via the switching transistor FDG. Note that, as shown in FIG. 25, a capacitor Ce is connected to a connection node portion between the switching transistor FDG and the reset transistor RST. This capacitance Ce includes a capacitance formed by a capacitive element as a passive element and a wiring capacitance formed by mutually adjacent wirings.
  • the element forming regions 21a of the photoelectric conversion cells 22M2 to 22M5 each extend over the first photoelectric conversion region 23L and the second photoelectric conversion region 23R, and It traverses between two intra-pixel isolation regions 32 (see FIG. 22) in plan view. Therefore, the solid-state imaging device 1C according to the fourteenth embodiment can also obtain the same effect as the solid-state imaging device 1A according to the above-described first embodiment.
  • a solid-state imaging device 1D according to the fifteenth embodiment of the present technology basically has the same configuration as the solid-state imaging device 1B according to the above-described thirteenth embodiment, except for the following configurations.
  • wirings 63f 1 , 63f 2 , 63f 3 and 63f 4 are different in connection form.
  • Other configurations are the same as those of the above-described first embodiment.
  • the wiring 63f1 electrically connects the charge holding region FD1 of the first photoelectric conversion region 23L of the pixel 3a and the charge holding region FD1 of the first photoelectric conversion region 23L of the pixel 3c. is doing.
  • the wiring 63f2 electrically connects the charge holding region FD2 of the second photoelectric conversion region 23R of the pixel 3a and the charge holding region FD2 of the second photoelectric conversion region 23R of the pixel 3c.
  • the wiring 63f1 and the wiring 63f2 intersect in an X-shape in a two -dimensional plane and are electrically connected to the charge holding regions FD1 and FD2 of the pixels 3a and 3c, respectively.
  • the wiring 63f3 electrically connects the charge holding region FD1 of the first photoelectric conversion region 23L of the pixel 3b and the charge holding region FD1 of the first photoelectric conversion region 23L of the pixel 3d. is doing.
  • the wiring 63f4 electrically connects the charge holding region FD2 of the second photoelectric conversion region 23R of the pixel 3a and the charge holding region FD2 of the second photoelectric conversion region 23R of the pixel 3d.
  • the wiring 63f3 and the wiring 63f4 intersect in an X-shape in a two-dimensional plane and are electrically connected to the charge holding regions FD1 and FT2 of the pixels 3b and 3d, respectively.
  • the charge holding regions FD1 and FD2 of the pixels 3a and 3c adjacent to each other in the Y direction can be electrically connected with the shortest wiring length.
  • the parasitic capacitance between the transfer transistors TR1, TR2 and the charge holding regions FD1, FD2 can be reduced.
  • the charge holding regions FD1 and FD2 of the pixels 3b and 3d adjacent to each other in the Y direction can be electrically connected with the shortest wiring length.
  • the parasitic capacitance between the transfer transistors TR1, TR2 and the charge holding regions FD1, FD2 can be reduced. This makes it possible to increase the photoelectric conversion efficiency.
  • the pixel 3a includes the photoelectric conversion cell 22M1 shown in FIG . 21A has been described. As in the 14th embodiment, it can also be applied when the pixel 3a includes the photoelectric conversion cell 22M2 shown in FIG . 21B.
  • a solid-state imaging device 1E according to the sixteenth embodiment of the present technology basically has the same configuration as the solid-state imaging device 1C according to the above-described fourteenth embodiment, and the configurations of pixel blocks and readout circuits are different. .
  • the pixel block 61E of this sixteenth embodiment includes three pixels 3 (3e, 3f, 3g) arranged along the Y direction. Although one pixel block 61E is illustrated in FIG. 31, the pixel blocks 61E are repeatedly arranged in the X direction and the Y direction in the pixel region 2A, as explained with reference to FIG. .
  • pixel 3e includes photoelectric conversion cell 22N1
  • pixel 3f includes photoelectric conversion cell 22N2
  • pixel 3g includes photoelectric conversion cell 22N3 .
  • Each of the photoelectric conversion cells 22N 1 , 22N 2 and 22N 3 has basically the same configuration as the photoelectric conversion cell 22M 5 shown in FIG. The types of pixel transistors used and the directions of their arrangement are different.
  • the photoelectric conversion cell 22N- 1 of the pixel 3e includes, as pixel transistors, an amplification transistor AMP arranged on the first photoelectric conversion region 23L side of the element formation region 21a and a second photoelectric conversion cell AMP of the element formation region 21a. and a selection transistor SEL arranged on the conversion region 23R side.
  • the photoelectric conversion cell 22N2 of the pixel 3f includes, as pixel transistors, the selection transistor SEL arranged on the first photoelectric conversion region 23L side of the element formation region 21a and the second photoelectric conversion cell 22N2 of the element formation region 21a. and an amplification transistor AMP arranged on the conversion region 23R side.
  • the photoelectric conversion cell 22N3 of the pixel 3g includes, as pixel transistors, a switching transistor FDG arranged on the first photoelectric conversion region 23L side of the element formation region 21a and a second photoelectric conversion cell 22N3 of the element formation region 21a. and a reset transistor RST arranged on the conversion region 23R side.
  • the photoelectric conversion cell 22N- 1 of the pixel 3e and the photoelectric conversion cell 22N- 2 of the pixel 3f are arranged so that the amplification transistors AMP face each other and the selection transistors SEL face each other in a plan view in the Y direction.
  • the photoelectric conversion cell 22N- 2 of the pixel 3f and the photoelectric conversion cell 22N- 3 of the pixel 3g are arranged such that the first photoelectric conversion region 23L of the pixel 3f and the second photoelectric conversion region 23R of the pixel 3g are adjacent to each other in the Y direction.
  • the second photoelectric conversion region 23R of the pixel 3f and the first photoelectric conversion region 23L of the pixel 3g are adjacent to each other. That is, the charge holding regions FD1, FD2 and the two contact regions 48 of the pixel 3f and the charge holding regions FD1, FD2 and the two contact regions 48 of the pixel 3g are adjacent to each other in the Y direction.
  • an input stage of a readout circuit 15E is connected via a conductive path 63 to the charge holding regions FD1 and FD2 of the three pixels 3e, 3f and 3g.
  • the readout circuit 15E reads out the signal charges held in the charge holding regions FD1 and FD2 of the three pixels 3e, 3f and 3g and outputs pixel signals based on the signal charges.
  • the readout circuit 15E is shared by three pixels 3e, 3f, and 3g (six photoelectric conversion regions) and provided for each pixel block 61E.
  • the readout circuit 15E includes, but is not limited to, a switching transistor FDG, a reset transistor RST, and two amplification stage cells Pc1 and Pc2 .
  • This readout circuit 15E basically has the same configuration as the readout circuit 15C shown in FIG. 25 of the fourteenth embodiment, except for the number of amplification stage cells.
  • the readout circuit 15E is composed of pixel transistors included in the circuit block 62E shown in FIG. Unlike the circuit block 62C shown in FIG. 26 of the fourteenth embodiment, the circuit block 62E includes a switching transistor FDG, a reset transistor RST, and two It includes an amplification transistor AMP and two selection transistors SEL.
  • the wiring 63f5 is connected to the two charge holding regions FD1 and FD2 of the photoelectric conversion cell 22N2 of the pixel 3f and the two charge holding regions FD1 and FD2 of the photoelectric conversion cell 22N3 of the pixel 3g. electrically connected.
  • a wiring 63f6 is electrically connected to the two charge holding regions FD1 and FD2 of the photoelectric conversion cell 22N2 of the pixel 3e.
  • Each of the wiring 63f- 5 and the wiring 63f- 6 is provided, for example, in the first metal wiring layer of the multilayer wiring layer and covered with an interlayer insulating film.
  • the wiring 63f- 5 and the wiring 63f- 6 are electrically connected via, for example, 64f provided in the second metal wiring layer of the multilayer wiring layer.
  • 64f provided in the second metal wiring layer of the multilayer wiring layer.
  • the width of the two-dimensional plane of the common area is narrow, and it becomes difficult to route the wiring. It is preferable to electrically connect
  • a wiring 63g 1 , a wiring 63g 2 , and a boost wiring 63s are arranged in the pixel block 61E.
  • the wiring 63g1 is electrically connected to the gate electrode 45 of the amplification transistor AMP of the pixel 3e.
  • the wiring 63g2 is electrically connected to the gate electrode 45 of the amplification transistor AMP of the pixel 3f.
  • the booster wiring 63s is electrically connected to the wiring 63f5 and the wiring 63f6 .
  • the wiring 63g 1 , the wiring 63g 2 , and the booster wiring 63s are provided, for example, in parallel with the first metal wiring layer of the multilayer wiring layer.
  • wirings 63vs 1 and 63vs 2 are also provided in this embodiment. Although not shown in detail, these wirings 63vs 1 and 63vs 2 are connected between the charge holding regions FD1 and FD2 of one pixel block 61E and between the charge holding regions FD1 and FD2 of the other pixel block 61E between the pixel blocks 61E adjacent to each other in the X direction. It is arranged between the charge holding regions FD1 and FD2.
  • wirings 63vs 1 and 63vs are connected between the charge holding regions FD1 and FD2 of one pixel block 61E and the charge holding regions FD1 and FD2 of the other pixel block 61E. 2 can be shielded.
  • the element formation regions 21a of the photoelectric conversion cells 22N 1 , 22N 2 and 22N 3 extend over the first photoelectric conversion region 23L and the second photoelectric conversion region 23R. and crosses between the two intra-pixel isolation regions 32 in plan view. Therefore, in the solid-state imaging device 1E according to the sixteenth embodiment as well, effects similar to those of the solid-state imaging device 1A according to the above-described first embodiment can be obtained.
  • a solid-state imaging device 1F according to the seventeenth embodiment of the present technology basically has the same configuration as the above-described thirteenth embodiment, and the configuration of the photoelectric conversion cells of the pixels is different.
  • the solid-state imaging device 1F according to the seventeenth embodiment has a pixel block 61F shown in FIG. 33 instead of the pixel block 61B shown in FIG.
  • the pixel block 62F includes, for example, four pixels 3 (3a 1 , 3b 1 , 3c 1 , 3d 1 ) arranged in a 2 ⁇ 2 array, two each in the X direction and the Y direction in plan view. .
  • FIG. 33 mainly shows one pixel block 61F, the pixel blocks 61F are repeatedly arranged in the X direction and the Y direction.
  • the pixel 3a 1 includes a photoelectric conversion cell 22P 1 .
  • Pixel 3b1 includes photoelectric conversion cell 22P2 .
  • Pixel 3c includes photoelectric conversion cell 22P3.
  • Pixel 3d includes photoelectric conversion cell 22P4 .
  • Each of the photoelectric conversion cells 22P 1 , 22P 2 , 22P 3 and 22P 4 has basically the same configuration as the photoelectric conversion cell 22F shown in FIG. 12 of the sixth embodiment described above.
  • the types and orientations of the arranged pixel transistors are different. Other configurations are the same as those of the thirteenth embodiment described above.
  • the photoelectric conversion cell 22P1 of the pixel 3a1 includes, as a pixel transistor, an amplification transistor AMP arranged on the second photoelectric conversion region 23R side of the element formation region 21d. No pixel transistor is arranged on the one photoelectric conversion region 23L side.
  • the photoelectric conversion cell 22P2 of the pixel 3b2 includes, as pixel transistors, the amplification transistor AMP arranged on the first photoelectric conversion region 23L side of the element formation region 21d and the second photoelectric conversion cell AMP of the device formation region 21d. and a select transistor SEL arranged on the photoelectric conversion region 23R side.
  • the photoelectric conversion cell 22P3 of the pixel 3c1 includes , as pixel transistors, the amplification transistor AMP arranged on the first photoelectric conversion region 23L side of the element formation region 21d and the second photoelectric conversion cell AMP of the device formation region 21d. and a selection transistor SEL arranged on the photoelectric conversion region 23R side.
  • the photoelectric conversion cell 22P4 of the pixel 3d1 includes, as pixel transistors, the selection transistor SEL arranged on the first photoelectric conversion region 23L side of the element formation region 21d and the second photoelectric conversion cell 22P4 of the element formation region 21d. and an amplification transistor AMP arranged on the photoelectric conversion region 23R side.
  • the photoelectric conversion cell 22P1 of the pixel 3a1 and the photoelectric conversion cell 22P2 of the pixel 3b1 are arranged in the X direction so that the second photoelectric conversion region 23R of the pixel 3a1 and the second photoelectric conversion region 23R of the pixel 3b1 1 photoelectric conversion regions 23L are arranged adjacent to each other. That is, the reset transistor RST of the pixel 3a1 and the amplification transistor AMP of the pixel 3b1 are adjacent to each other in the X direction. Also, as shown in FIG.
  • the photoelectric conversion cell 22P3 of the pixel 3c1 and the photoelectric conversion cell 22P4 of the pixel 3d1 are arranged such that the first photoelectric conversion region 23L of the pixel 3c1 and the pixel 3d1 are located in the X direction. are adjacent to each other. That is, the amplification transistor AMP of the pixel 3c1 and the amplification transistor AMP of the pixel 3d1 are adjacent to each other in the X direction. Further, the photoelectric conversion cell 22P1 of the pixel 3a1 and the photoelectric conversion cell 22P3 of the pixel 3c1 are arranged such that the first photoelectric conversion region 23L of the pixel 3a1 and the second photoelectric conversion region 23R of the pixel 3c1 in the Y direction.
  • the second photoelectric conversion region 23R of the pixel 3a1 and the first photoelectric conversion region 23L of the pixel 3c1 are adjacent to each other. That is, as shown in FIG. 33, the charge holding region FD of the pixel 3a1 and the charge holding region FD of the pixel 3c1 are adjacent to each other in the Y direction. Further, as shown in FIG. 33, the photoelectric conversion cell 22P2 of the pixel 3b1 and the photoelectric conversion cell 22P4 of the pixel 3d1 are arranged such that the first photoelectric conversion region 23L of the pixel 3b1 and the pixel 3d1 are located in the Y direction.
  • the second photoelectric conversion area 23R of the pixel 3a1 and the first photoelectric conversion area 23L of the pixel 3c1 are adjacent to each other. That is, as shown in FIG. 33, the charge holding region FD of the pixel 3b1 and the charge holding region FD of the pixel 3d1 are adjacent to each other with the pixel isolation region 31 interposed therebetween in the Y direction.
  • the element formation regions 21d of the photoelectric conversion cells 22P 1 , 22P 2 , 22P 3 and 22P 4 are formed in the first photoelectric conversion region 23L and the second photoelectric conversion region 23R. , and crosses between the pixel isolation region 31 and the intra-pixel isolation region 32 in plan view. Therefore, in the solid-state imaging device 1F according to the seventeenth embodiment as well, effects similar to those of the solid-state imaging device 1A according to the above-described first embodiment can be obtained.
  • the solid-state imaging device 1G according to the eighteenth embodiment of the present technology basically has the same configuration as the solid-state imaging device 1E according to the sixteenth embodiment described above, and the configuration of the photoelectric conversion cells of the pixels is different. .
  • the solid-state imaging device 1G according to the eighteenth embodiment includes a pixel block 61G shown in FIG. 34 instead of the pixel block 61E shown in FIG.
  • the pixel block 61G of this eighteenth embodiment includes three pixels 3 (3e 1 , 3f 1 , 3g 1 ) arranged along the Y direction. Although one pixel block 61G is illustrated in FIG. 34, the pixel block 61G is repeatedly arranged in each of the X direction and the Y direction in the pixel region 2A as described with reference to FIG. .
  • pixel 3e1 includes photoelectric conversion cell 22Q1
  • pixel 3f1 includes photoelectric conversion cell 22Q2
  • pixel 3g1 includes photoelectric conversion cell 22Q3 .
  • Each of the photoelectric conversion cells 22Q 1 , 22Q 2 , 22Q 3 has basically the same configuration as the photoelectric conversion cell 22F shown in FIG. 12 of the sixth embodiment, and is arranged in the element forming region 21d. The types and orientations of the pixel transistors are different.
  • the photoelectric conversion cell 22Q1 of the pixel 3e1 includes, as pixel transistors, the amplification transistor AMP arranged on the first photoelectric conversion region 23L side of the element formation region 21d and the second photoelectric conversion cell AMP of the device formation region 21a. and a select transistor SEL arranged on the photoelectric conversion region 23R side.
  • the photoelectric conversion cell 22Q2 of the pixel 3f1 includes, as pixel transistors, the selection transistor SEL arranged on the first photoelectric conversion region 23L side of the element formation region 21d and the second photoelectric conversion cell 22Q2 of the device formation region 21d. and an amplification transistor AMP arranged on the photoelectric conversion region 23R side.
  • the photoelectric conversion cell 22Q3 of the pixel 3g1 includes, as pixel transistors, the switching transistor FDG arranged on the first photoelectric conversion region 23L side of the element formation region 21d and the second photoelectric conversion cell 22Q3 of the device formation region 21d. and a reset transistor RST arranged on the photoelectric conversion region 23R side.
  • the photoelectric conversion cell 22Q1 of the pixel 3e1 and the photoelectric conversion cell 22Q2 of the pixel 3f1 are arranged in the Y direction so that the amplification transistors AMP face each other and the selection transistors SEL face each other in plan view.
  • the photoelectric conversion cell 22Q2 of the pixel 3f1 and the photoelectric conversion cell 22Q3 of the pixel 3g1 are such that the first photoelectric conversion region 23L of the pixel 3f1 and the second photoelectric conversion region 23R of the pixel 3g1 are located in the Y direction. They are adjacent to each other, and the second photoelectric conversion area 23R of the pixel 3f1 and the first photoelectric conversion area 23L of the pixel 3g1 are adjacent to each other. That is, the charge holding region FD and the two transfer transistors TR1 and TR2 of the pixel 3f1 and the charge holding region FD and the two transfer transistors TR1 and TR2 of the pixel 3g1 are adjacent to each other in the Y direction.
  • the element forming regions 21d of the photoelectric conversion cells 22Q 1 , 22Q 2 , 22Q 3 and 22Q 4 are formed in the first photoelectric conversion region 23L and the second photoelectric conversion region 23R. , and crosses between the pixel isolation region 31 and the intra-pixel isolation region 32 in plan view. Therefore, in the solid-state imaging device 1G according to the eighteenth embodiment as well, effects similar to those of the solid-state imaging device 1A according to the above-described first embodiment can be obtained.
  • a solid-state imaging device 1H according to the nineteenth embodiment of the present technology basically has the same configuration as the solid-state imaging device 1B according to the thirteenth embodiment described above, except for the following configurations. 35 and 36 instead of the pixel block 61B and the circuit block 62B shown in FIGS. 19 and 20 of the thirteenth embodiment. It has a block 61H and a circuit block 62H. Further, the solid-state imaging device 1H according to the nineteenth embodiment of the present technology includes relay wiring 71, conductive pads 72, relay wiring 73, and conductive pads 74, as shown in FIGS.
  • pixel block 61H includes a plurality of pixels 3 .
  • the pixel block 61H is not limited to this, but for example, four pixels 3 (3a 2 , 3b 2 , 3c 2 , 3d 2 ).
  • FIG. 36 mainly shows one pixel block 61H, the pixel blocks 61H are repeatedly arranged in the X direction and the Y direction.
  • the pixel 3a2 includes a photoelectric conversion cell 22R1.
  • Pixel 3b2 includes photoelectric conversion cell 22R2 .
  • Pixel 3c2 includes photoelectric conversion cell 22R3 .
  • Pixel 3d2 includes photoelectric conversion cell 22R4 .
  • Each of the photoelectric conversion cells 22R 1 , 22R 2 , 22R 3 and 22R 4 is basically the photoelectric conversion cells 22M 1 , 22M 2 , 22M 3 and 22M 4 shown in FIGS. 21A to 21D of the thirteenth embodiment described above. , but the planar patterns of the element forming regions 21b 1 and 21b 2 are different, and the arrangement of the transfer transistors TR1 and TR2, the charge holding regions FD1 and FD2, and the power supply region 21z is different.
  • each of the photoelectric conversion cells 22R 1 , 22R 2 , 22R 3 and 22R 4 is on the side of the element forming region 21a in plan view, and is on both sides of the intra-pixel isolation region 32.
  • a power supply region 21z is arranged respectively.
  • a p-type contact region 48 is provided in each power feeding region 21z. That is, in each of the photoelectric conversion cells 22R 1 , 22R 2 , 22R 3 and 22R 4 , the power feeding region 21z and the contact region 48 are arranged in the first photoelectric conversion region 23L and the second photoelectric conversion region 23R, respectively.
  • each of the photoelectric conversion cells 22R 1 , 22R 2 , 22R 3 and 22R 4 is the gate electrode 43 of the transfer transistors TR 1 and TR 2 and the intra-pixel isolation region 32 in plan view. Charge holding regions FD1 and FD2 are arranged therebetween.
  • the transfer transistors TR1 and TR2 of the photoelectric conversion cells 22R- 1 and 22R- 3 respectively provide pixel separation between the photoelectric conversion cells 22R- 1 and 22R- 3 in plan view. They are arranged next to each other (facing each other) with the region 31 interposed therebetween. Similarly, the transfer transistors TR1 and TR2 of the photoelectric conversion cells 22R2 and 22R4 are adjacent to each other with the pixel isolation region 31 between the photoelectric conversion cells 22R2 and 22R4 in plan view. are placed facing each other.
  • the photoelectric conversion cell 22R 1 of the pixel 3a 2 includes, but is not limited to, the selection transistor SEL (Qt) on the second photoelectric conversion region 23R side, and the selection transistor SEL (Qt) on the first photoelectric conversion region 23L side. , the arrangement of pixel transistors is omitted.
  • the photoelectric conversion cell 22R2 of the pixel 3b2 includes, but is not limited to, an amplification transistor AMP arranged on the side of the first photoelectric conversion region 23L and a transistor AMP selected on the side of the second photoelectric conversion region 23R.
  • a transistor SEL is arranged. As shown in FIG.
  • the photoelectric conversion cell 22R3 of the pixel 3c2 is not limited to this, but for example, an amplification transistor AMP is arranged on the first photoelectric conversion region 23L side and a selective transistor AMP is arranged on the second photoelectric conversion region 23R side.
  • a transistor SEL is arranged.
  • the photoelectric conversion cell 22R4 of the pixel 3d2 is not limited to this, but for example, the selection transistor SEL is arranged on the first photoelectric conversion region 23L side, and the amplification transistor SEL is arranged on the second photoelectric conversion region 23R side.
  • a transistor AMP is arranged.
  • the photoelectric conversion cell 22R 1 of the pixel 3a 2 and the photoelectric conversion cell 22R 2 of the pixel 3b 2 are arranged in the X direction so that the second photoelectric conversion region 23R of the pixel 3a 2 and the pixel 3b 2 of the first photoelectric conversion regions 23L are arranged adjacent to each other. That is, the reset transistor RST of the pixel 3a2 and the amplification transistor AMP of the pixel 3b2 are adjacent to each other in the X direction. Also, as shown in FIGS.
  • the photoelectric conversion cell 22R3 of the pixel 3c2 and the photoelectric conversion cell 22R4 of the pixel 3d2 are arranged in the X direction with the first photoelectric conversion region 23L of the pixel 3c2.
  • the second photoelectric conversion region 23R of the pixel 3d2 is adjacent to each other. That is, the amplification transistor AMP of the pixel 3c2 and the amplification transistor AMP of the pixel 3d2 are adjacent to each other in the X direction.
  • the photoelectric conversion cell 22R1 of the pixel 3a2 and the photoelectric conversion cell 22R3 of the pixel 3c2 are arranged in the Y direction with the first photoelectric conversion region 23L of the pixel 3a2 .
  • the second photoelectric conversion region 23R of the pixel 3c2 is adjacent to each other, and the second photoelectric conversion region 23R of the pixel 3a2 and the first photoelectric conversion region 23L of the pixel 3c2 are adjacent to each other. That is, as shown in FIG . 38, the charge holding regions FD1 and FD2 of the pixel 3a2 and the charge holding regions FD1 and FD2 of the pixel 3c2 are mutually separated in the Y direction through the pixel isolation region 31 in plan view. next to each other. Further, as shown in FIGS.
  • the photoelectric conversion cell 22R2 of the pixel 3b2 and the photoelectric conversion cell 22R4 of the pixel 3d2 are arranged in the Y direction with the first photoelectric conversion region 23L of the pixel 3b2.
  • the second photoelectric conversion region 23R of the pixel 3d2 is adjacent to each other, and the second photoelectric conversion region 23R of the pixel 3a2 and the first photoelectric conversion region 23L of the pixel 3c2 are adjacent to each other. That is, as shown in FIG. 38, the charge holding regions FD1 and FD2 of the pixel 3b2 and the charge holding regions FD1 and FD2 of the pixel 3d2 are mutually separated in the Y direction through the pixel separation region 31 in plan view. next to each other.
  • the power supply regions 21z of the pixels 3a2 adjacent to each other in the Y direction and , and the power feeding region 21z of the pixel 3c2 are adjacent to each other with the pixel separation region 31 interposed therebetween in plan view.
  • the power feeding region 21z of the pixel 3b2 and the power feeding region 21z of the pixel 3d2 that are adjacent to each other in the Y direction are separated from each other by the pixel separation region 31 in plan view. next to each other.
  • FIG. 37 and 39 illustrate a state in which the power supply regions 21z are arranged at each of four corners surrounding the intersections of the pixel isolation regions 31 and the in-pixel isolation regions 32.
  • FIG. A p-type contact region 48 is provided in each of the four power supply regions 21z. That is, four contact regions 48 are arranged so as to surround the intersections of the pixel isolation regions 31 and the intra-pixel isolation regions 32 .
  • the input stage of the readout circuit 15B is connected via a conductive path 63 to the charge holding regions FD1 and FD2 of the four pixels 3a 2 , 3b 2 , 3c 2 and 3d 2 . .
  • the readout circuit 15B reads the signal charges held in the charge holding regions FD1 and FD2 of the four pixels 3a 2 , 3b 2 , 3c 2 and 3d 2 and outputs pixel signals based on the signal charges.
  • the readout circuit 15B is shared by four pixels 3a 2 , 3b 2 , 3c 2 , 3d 2 (eight photoelectric conversion regions) and provided for each pixel block 61H.
  • the readout circuit 15B has the same configuration as the readout circuit 15B shown in FIG. 19 of the thirteenth embodiment.
  • the readout circuit 15B of the nineteenth embodiment is composed of pixel transistors included in the circuit block 62E shown in FIG.
  • the circuit block 62H differs from the circuit block 62B shown in FIG . 20 of the thirteenth embodiment described above in that the switching transistors FDG, It includes a reset transistor RST, two amplifier transistors AMP and two select transistors SEL.
  • the pixel separation regions 31 of the nineteenth embodiment are different from the pixel separation regions 31 shown in FIGS. 5 to 7 of the first embodiment, although not limited thereto. It penetrates the element isolation region 33 in the thickness direction (Z direction) of the semiconductor layer 21 .
  • the pixel isolation region 31 of the nineteenth embodiment has a three-layer structure in which a conductive film extending in the depth direction of the semiconductor layer 21 is sandwiched between insulating films, although not limited to this.
  • the in-pixel isolation region 32 of the nineteenth embodiment also penetrates the element isolation region 33 in the thickness direction of the semiconductor layer 21 .
  • the in-pixel isolation region 32 of the nineteenth embodiment may also have a three-layer structure in which a conductive film extending in the depth direction of the semiconductor layer 21 is sandwiched between insulating films, although not limited to this.
  • the element formation regions 21a and 21b 2 and the power supply region 21z overlap the photoelectric conversion section 25 via the p-type semiconductor region 24 in plan view. is doing.
  • the element formation region 21b1 also overlaps the photoelectric conversion portion 25 via the p - type semiconductor region 24 in plan view.
  • the relay wiring 71 includes two conductive pads 71a and 71b, and a connecting portion 71c that connects the two conductive pads 71a and 71b.
  • the conductive pad 71a is connected to one end of the connecting portion, and the conductive pad 71b is connected to the other end of the connecting portion 71c.
  • the relay wiring 71 overlaps the pixel isolation region 31 in plan view and extends along the X direction.
  • the conductive pad 71a is arranged in a portion where the pixel isolation region 31 and the intra-pixel isolation region 32 intersect on the element formation region 21a side of the photoelectric conversion cell 22R 1 (pixel 3a 2 ) in plan view.
  • the conductive pad 71a straddles the in-pixel isolation region 32 in the X direction and overlaps the two p-type contact regions 48 arranged on both sides of the in-pixel isolation region 32 to be electrically and mechanically connected.
  • the conductive pad 71a connects the photoelectric conversion cell 22R 1 to the photoelectric conversion cell (the photoelectric conversion cell 22R 3 of another pixel block adjacent in the Y direction) on the opposite side of the pixel separation region 31 from the photoelectric conversion cell 22R 1 side. It straddles the intra-pixel isolation region 32 and the adjacent intra-pixel isolation region 32, overlaps with two p-type contact regions 48 arranged on both sides of the intra-pixel isolation region 32, and is electrically and mechanically connected.
  • the conductive pad 71a straddles the isolation region including the pixel isolation region 31 and the intra-pixel isolation region 32 in the X direction and the Y direction, and is connected to a plurality of p-type contacts arranged on both sides of the isolation region. It overlaps with region 48 and is electrically and mechanically connected.
  • the pixel isolation region 31 and the pixel isolation region 31 and the pixel isolation region 31 and the four contact regions 48 arranged so as to surround the intersection where the pixel isolation region 31 extending in the X direction and the intra-pixel isolation region 32 extending in the Y direction intersect each other.
  • a conductive pad 71 a is electrically and mechanically connected across the intra-pixel isolation region 32 .
  • the conductive pad 71a includes a trunk portion 71a1 positioned within the pixel isolation region 31, and a conductive pad 71a1 protruding from the trunk portion 71a1 to the outside of the pixel isolation region 31 and having a width wider than the trunk portion 71a1.
  • head 71a2 .
  • the body portion 71a1 contacts the sidewall of the contact region 48 and is electrically and mechanically connected.
  • the head portion 71a2 is in contact with the upper surface (surface layer surface) of the contact region 48 and is electrically and mechanically connected.
  • the conductive pad 71a is configured to have a body portion 71a 1 and a head portion 71a 2 wider than the body portion 71a 1 , and the body portion 71a 1 and the head portion 71a 2 are in contact with the contact region 48 .
  • the contact area between the contact region 48 and the conductive pad 71a is increased.
  • the connecting portion 71c extends over the pixel separation region 31 over the pixel 3a2 and the pixel 3b2 . As shown in FIG. 42B, the connecting portion 71c extends inside and outside the pixel separation region 31 in the thickness direction of the semiconductor layer 21 .
  • the connecting portion 71 c has a width smaller than the width of the pixel isolation region 31 at the portion located inside the pixel isolation region 31 , and is insulated and isolated from the semiconductor of the semiconductor layer 21 by the insulating film of the pixel isolation region 31 . ing.
  • the conductive pad 71b is arranged at a portion where the pixel isolation region 31 and the intra-pixel isolation region 32 intersect on the element formation region 21a side of the photoelectric conversion cell 22R 2 (pixel 3a 2 ) in plan view.
  • the conductive pad 71b straddles the in-pixel isolation region 32 in the X direction and overlaps with the two p-type contact regions 48 arranged on both sides of the in-pixel isolation region 32 to be electrically and mechanically connected.
  • the conductive pad 71b connects the photoelectric conversion cell 22R 2 to the photoelectric conversion cell (the photoelectric conversion cell 22R 4 of another pixel block adjacent in the Y direction) on the opposite side of the pixel isolation region 31 from the photoelectric conversion cell 22R 2 side. It straddles the intra-pixel isolation region 32 and the adjacent intra-pixel isolation region 32, overlaps with two p-type contact regions 48 arranged on both sides of the intra-pixel isolation region 32, and is electrically and mechanically connected.
  • the conductive pad 71b straddles the isolation region including the pixel isolation region 31 and the intra-pixel isolation region 32 in the X direction and the Y direction, and is connected to a plurality of p-type contacts arranged on both sides of the isolation region. It overlaps with region 48 and is electrically and mechanically connected.
  • the pixel isolation region 31 and the pixel isolation region 31 and the pixel isolation region 31 and the four contact regions 48 arranged so as to surround the intersection where the pixel isolation region 31 extending in the X direction and the intra-pixel isolation region 32 extending in the Y direction intersect each other.
  • a conductive pad 71 b is electrically and mechanically connected across the intra-pixel isolation region 32 .
  • the conductive pad 71b includes a trunk portion 71b1 located within the pixel isolation region 31, and a conductive pad projecting from the trunk portion 71b1 to the outside of the pixel isolation region 31 and having a width wider than the trunk portion 71b1.
  • head 71b2 .
  • the body portion 71b1 contacts the sidewall of the contact region 48 and is electrically and mechanically connected.
  • the head 71b2 is in contact with the upper surface (surface layer surface) of the contact region 48 and is electrically and mechanically connected.
  • the contact area between the contact region 48 and the conductive pad 71b increases.
  • At least one of the conductive pads 71a and 71b of the relay wiring 71 is electrically connected to the wiring on the interlayer insulating film via a contact electrode embedded in the upper interlayer insulating film.
  • a first reference potential is applied to this wiring as a power supply potential.
  • a first reference potential is supplied from this wiring to the relay wiring 71 via the conductive plug, and a plurality of contact regions 48 (p-type semiconductor regions) connected to the conductive pads 71a and 71b of the relay wiring 71 are formed.
  • the potential is fixed at the first reference potential.
  • a VSS potential of 0V, for example, is applied as the first reference potential.
  • the conductive pad 72 straddles the pixel isolation region 31 between the photoelectric conversion cell 22R1 of the pixel 3a2 and the photoelectric conversion cell 22R2 of the pixel 3b2 in the X direction. It is electrically and mechanically connected to the semiconductor regions arranged on both sides of 31 .
  • the conductive pads 72 are the main electrode region 47 of the reset transistor RST arranged on the photoelectric conversion cell 22R1 side of the pixel separation region 31, and the conductive pad 72 arranged on the photoelectric conversion cell 22R2 side of the pixel separation region 31. It overlaps with the main electrode region 47 of the amplification transistor AMP and is electrically and mechanically connected.
  • the conductive pad 72 includes a trunk portion 72a positioned within the pixel isolation region 31 and a head portion 72b that protrudes from the trunk portion 72a to the outside of the pixel isolation region 31 and is wider than the trunk portion 72a. and
  • the trunk portion 72a is in contact with the side wall of the main electrode region 47 (n-type semiconductor region) and is electrically and mechanically connected.
  • the head 72b is in contact with the upper surface (surface layer surface) of the main electrode region 47 and is electrically and mechanically connected.
  • the conductive pads 72 are electrically connected to wiring on the interlayer insulating film via contact electrodes embedded in the upper interlayer insulating film.
  • a second reference potential different from the first reference potential is applied to this wiring as a power supply potential. Then, the second reference potential is supplied from this wiring to the conductive pad 72 via the conductive plug, and the plurality of main electrode regions 47 (n-type semiconductor regions) connected to the conductive pad 72 are fixed at the second reference potential. be done.
  • the relay wiring 73 includes two conductive pads 73a and 73b and a connecting portion 73c that connects the two conductive pads 73a and 73b.
  • the conductive pad 73a is connected to one end of the connecting portion 73c, and the conductive pad 73b is connected to the other end of the connecting portion 73c.
  • the conductive pads 73a and 73b are electrically and mechanically connected via a connecting portion.
  • the relay wiring 73 overlaps the pixel isolation region 31 in plan view and extends along the X direction.
  • the conductive pad 73a is a portion where the pixel isolation region 31 and the in-pixel isolation region 32 intersect on the side of the element forming regions 21b 1 and 21b 2 of the photoelectric conversion cell 22R 1 (pixel 3a 2 ) in plan view. are placed in The conductive pad 73a straddles the in-pixel isolation region 32 in the X direction and overlaps the two n-type charge holding regions FD1 and FD2 arranged on both sides of the in-pixel isolation region 32, thereby providing electrical and mechanical protection. properly connected.
  • the conductive pad 73a is arranged in a portion where the pixel separation region 31 and the in-pixel separation region 32 intersect on the side of the element forming regions 21b 1 and 21b 2 of the photoelectric conversion cell 22R 3 (pixel 3c 2 ) in plan view. .
  • the conductive pad 73a straddles the in-pixel isolation region 32 in the X direction and overlaps the two n-type charge holding regions FD1 and FD2 arranged on both sides of the in-pixel isolation region 32, thereby providing electrical and mechanical protection. properly connected.
  • the conductive pad 73a straddles the isolation region including the pixel isolation region 31 and the intra-pixel isolation region 32 in the X direction and the Y direction, and a plurality of n-type electric charges are arranged on both sides of the isolation region. It overlaps with the holding areas FD1 and FD2 and is electrically and mechanically connected.
  • pixels are separated into four charge holding regions FD1 and FD2 arranged so as to surround intersections where pixel separation regions 31 extending in the X direction and intra-pixel separation regions 32 extending in the Y direction intersect.
  • a conductive pad 73 a is electrically and mechanically connected across the region 31 and the intra-pixel isolation region 32 .
  • the conductive pad 73a includes a trunk portion 73a1 positioned within the pixel isolation region 31, and a conductive pad 73a1 protruding from the trunk portion 73a1 to the outside of the pixel isolation region 31 and having a width wider than the trunk portion 73a1.
  • head 73a2 .
  • the body portion 73a1 is in contact with the sidewalls of the charge holding regions FD1 and FD2 and is electrically and mechanically connected.
  • the head portion 73a2 is in contact with and electrically and mechanically connected to the upper surfaces (surface layers) of the charge holding regions FD1 and FD2.
  • this conductive pad 73a similarly to the conductive pad 71a described above, the body 73a1 and the head 73a2 are placed in the pixel isolation region 31 so that the body 73a1 and the head 73a2 are in contact with the charge holding regions FD1 and FD2.
  • This arrangement increases the contact area between the charge holding regions FD1 and FD2 and the conductive pad 73a.
  • the connecting portion 73c extends over the pixel isolation region 31 over the pixels 3a2 and 3c2 and the pixels 3b2 and 3d2 . As shown in FIG. 43B, the connecting portion 73c extends inside and outside the pixel separation region 31 in the thickness direction of the semiconductor layer 21 .
  • the connecting portion 73 c has a width smaller than the width of the pixel isolation region 31 at the portion located inside the pixel isolation region 31 , and is insulated and isolated from the semiconductor of the semiconductor layer 21 by the insulating film of the pixel isolation region 31 . ing.
  • the conductive pad 73b is a portion where the pixel isolation region 31 and the in-pixel isolation region 32 intersect on the side of the element forming regions 21b 1 and 21b 2 of the photoelectric conversion cell 22R 2 (pixel 3b 2 ) in plan view. are placed in The conductive pad 73b straddles the in-pixel isolation region 32 in the X direction and overlaps the two n-type charge holding regions FD1 and FD2 arranged on both sides of the in-pixel isolation region 32, thereby providing electrical and mechanical protection. properly connected.
  • the conductive pad 73b is arranged in a portion where the pixel isolation region 31 and the in-pixel isolation region 32 intersect on the element forming regions 21b 1 and 21b 2 side of the photoelectric conversion cell 22R 4 (pixel 3d 2 ) in plan view. .
  • the conductive pad 73b straddles the in-pixel isolation region 32 in the X direction and overlaps the two n-type charge holding regions FD1 and FD2 arranged on both sides of the in-pixel isolation region 32, thereby providing electrical and mechanical protection. properly connected.
  • the conductive pad 73b straddles the isolation region including the pixel isolation region 31 and the intra-pixel isolation region 32 in the X direction and the Y direction, and a plurality of n-type electric charges are arranged on both sides of the isolation region. It overlaps with the holding areas FD1 and FD2 and is electrically and mechanically connected.
  • pixels are separated into four charge holding regions FD1 and FD2 arranged so as to surround intersections where pixel separation regions 31 extending in the X direction and intra-pixel separation regions 32 extending in the Y direction intersect.
  • a conductive pad 73 b is electrically and mechanically connected across the region 31 and the intra-pixel isolation region 32 .
  • the conductive pad 73b includes a trunk portion 73b1 positioned within the pixel isolation region 31, and a conductive pad projecting from the trunk portion 73b1 to the outside of the pixel isolation region 31 and having a width wider than the trunk portion 73b1.
  • head 73b2 .
  • the body portion 73b1 is in contact with the sidewalls of the charge holding regions FD1 and FD2 and is electrically and mechanically connected.
  • the head portion 73b2 is in contact with and electrically and mechanically connected to the upper surfaces (surface layers) of the charge holding regions FD1 and FD2.
  • the body portion 73b1 and the head portion 73b2 are arranged in the pixel isolation region 31 so that the body portion 73b1 and the head portion 73b2 are in contact with the charge holding regions FD1 and FD2. This increases the contact area between the charge holding regions FD1 and FD2 and the conductive pad 73b.
  • At least one of the conductive pads 73a and 73b is electrically connected to wiring on the interlayer insulating film via contact electrodes embedded in the upper interlayer insulating film.
  • This contact electrode and wiring, as well as the relay wiring 73 are included in the conductive path 63 shown in FIG.
  • the plurality of charge holding regions FD1 and FD2 connected to the conductive pads 73a and 73b of the relay wiring are connected to the readout circuit 15 shown in FIG. is electrically connected to
  • Each of the relay wiring 71, the conductive pad 72, the relay wiring 73, and the conductive pad 74 is composed of, but not limited to, a polycrystalline silicon film into which an impurity that reduces the resistance value is introduced, for example.
  • the conductive pad 74 straddles the pixel isolation region 31 between the photoelectric conversion cell 22R3 of the pixel 3c2 and the photoelectric conversion cell 22R4 of the pixel 3d2 in the X direction. It is electrically and mechanically connected to the semiconductor regions arranged on both sides of 31 .
  • the conductive pads 74 are arranged in the main electrode region 47 of the amplification transistor AMP arranged on the photoelectric conversion cell 22R- 3 side of the pixel separation region 31 and on the photoelectric conversion cell 22R- 4 side of the pixel separation region 31. It overlaps with the main electrode region 47 of the amplification transistor AMP and is electrically and mechanically connected.
  • the conductive pad 74 has the same configuration as the conductive pad 72 described above. Similarly to the conductive pad 72 , the conductive pad 74 is supplied with a second reference potential from an upper layer wiring via a contact electrode (conductive plug) to the conductive pad 72 . A region 47 (n-type semiconductor region) is fixed at the second reference potential. In the conductive pad 74 as well, the contact area between the main electrode region 47 and the conductive pad 72 is increased as in the conductive pad 72 described above.
  • the amplification transistor AMP of the photoelectric conversion cell 22R 3 (pixel 3c 2 ) and the amplification transistor AMP of the photoelectric conversion cell 22 4 (pixel 3d 2 ) are connected to the photoelectric conversion cell 22R 3 and the photoelectric conversion cell
  • the gate electrode 45a arranged over the photoelectric conversion cell 22R- 3 and the photoelectric conversion cell 22-4 is shared across the pixel isolation region 31 between the photoelectric conversion cells 22-4 in the X direction.
  • the gate electrode 45a has a body portion 45a1 adjacent to the p-type semiconductor region 24 with the gate insulating film 44 interposed in the pixel isolation region 31, and a body portion 45b1 extending from the body portion 45b1 to the pixel isolation region 31.
  • the gate electrode 45a is adjacent to the p-type semiconductor region 24 with the gate insulating film 44 interposed therebetween, and has a head portion 45a2 wider than the trunk portion 45a1.
  • the element formation regions 21a of the photoelectric conversion cells 22R 1 , 22R 2 , 22R 3 and 22R 4 are formed in the first photoelectric conversion region 23L and the second photoelectric conversion region 23R. , and traverses between the two intra-pixel isolation regions 32 in a plan view. Therefore, in the solid-state imaging device 1H according to the nineteenth embodiment as well, the same effects as those of the solid-state imaging device 1A according to the nineteenth embodiment can be obtained.
  • the conductive pads 71a and 71b straddle the isolation region including the pixel isolation region 31 and the intra-pixel isolation region 32 in the X direction and the Y direction, respectively. are connected to a plurality of p-type contact regions (p-type semiconductor regions) 48 arranged on both sides of the .
  • p-type contact regions p-type semiconductor regions
  • the pixel 3a including the photoelectric conversion cells 22R 1 , R 2 , R 3 and R 4 2 , 3b 2 , 3c 2 , and 3d 2 can be miniaturized.
  • the conductive pad 71a is formed by arranging the body portion 71a1 in the pixel isolation region 31 so that the body portion 71a1 and the head portion 71a2 are in contact with the contact region 48, so that the contact electrode 48 and the conductive pad 71a are separated from each other. Larger contact area. Therefore, the contact resistance between the contact electrode and the conductive pad 71a can be reduced, and the planar size of the contact region can be reduced while ensuring the contact resistance between the contact electrode and the conductive pad 71a. Similarly, in the conductive pad 71b, it is possible to reduce the planar size of the contact region 48 while ensuring the contact resistance between the contact electrode and the conductive pad 71b.
  • the conductive pads 71a and 71b are electrically connected via a connecting portion. Therefore, by connecting a contact electrode to either the conductive pad 71a or the conductive pad 71b, a potential can be supplied to a plurality of contact regions connected to the conductive pad 71a, and a potential can be supplied to the contact regions connected to the conductive pad 71b. A potential can be applied to a plurality of conductive pads. As a result, the degree of freedom in routing wiring in the upper wiring layer is increased.
  • the conductive pads 72 are arranged on both sides of the pixel isolation region 31 between the photoelectric conversion cell 22R1 of the pixel 3a2 and the photoelectric conversion cell 22R2 of the pixel 3b2 in the Y direction. It is connected to the main electrode region (semiconductor region) 47 which has been formed. Therefore, even in this conductive pad 72, it is not necessary to consider misalignment between the main electrode region 47 and the contact electrode for each main electrode region 47, as compared with the case where a contact electrode is connected for each main electrode region 47.
  • the planar size (occupied area) of the main electrode region 47 can be reduced, and the photoelectric conversion cells 22R 1 , R 2 , which are active elements including the pixel transistors Qt (AMP, SEL, RST) and the transfer transistors TR1, TR2, It is possible to increase the degree of freedom of arrangement within R 3 and R 4 (pixels 3a 2 , 3b 2 , 3c 2 and 3d 2 ).
  • This conductive pad 72 also has a body portion 72a and a wide head portion 72b like the conductive pads 71a and 71b described above.
  • the trunk portion 72a By arranging the trunk portion 72a inside the pixel separation region 31, the contact area between the main electrode region 47 and the conductive pad 72 is increased. Therefore, the contact resistance between the main electrode region 47 and the conductive pad 72 can be reduced, and the planar size of the main electrode region 47 can be reduced while ensuring the contact resistance between the main electrode region 47 and the conductive pad 72. becomes.
  • the conductive pads 73a and 73b straddle the isolation region including the pixel isolation region 31 and the intra-pixel isolation region 32 in the X direction and the Y direction, respectively, and are arranged on both sides of the isolation region. It is connected to regions (n-type semiconductor regions) FD1 and FD2.
  • the charge holding regions FD1 and FD2 Since it is no longer necessary to consider misalignment with the contact electrode for each of the charge holding regions FD1 and FD2, the planar size (occupied area) of the charge holding regions FD1 and FD2 can be reduced, and the pixel transistor Qt (AMP, SEL , RST) and active elements including transfer transistors TR1 and TR2 in photoelectric conversion cells 22R 1 , R 2 , R 3 , and R 4 (pixels 3a 2 , 3b 2 , 3c 2 , 3d 2 ).
  • the pixel 3a including the photoelectric conversion cells 22R 1 , R 2 , R 3 and R 4 2 , 3b 2 , 3c 2 , and 3d 2 can be miniaturized.
  • this conductive pad 73a also has a body portion 73a1 and a wide head portion 7a2 in the same manner as the conductive pads 71a and 71b described above, the body portion 73a1 and the head portion 73a2 are the charge holding regions.
  • the contact area between the charge holding regions FD1 and FD2 and the conductive pad 73a is increased.
  • the contact resistance between the charge holding regions FD1 and FD2 and the conductive pad 73a can be reduced, and the planar size of the charge holding regions FD1 and FD2 can be reduced while ensuring the contact resistance between the contact electrode and the conductive pad 73a. becomes possible.
  • the planar size of the contact region 48 it is possible to reduce the planar size of the contact region 48 while ensuring the contact resistance between the charge holding regions FD1, FD2 and the conductive pad 73a.
  • the conductive pads 73a and 73b are electrically connected via the connecting portion 73c. Therefore, by connecting a contact electrode to either the conductive pad 73a or the conductive pad 73b, it is possible to supply a potential to the plurality of charge holding regions FD1 and FD2 connected to the conductive pad 73a and also to the conductive pad 73b. A potential can be supplied to the plurality of charge holding regions FD1 and FD2 connected to . As a result, the degree of freedom in routing wiring in the upper wiring layer is increased.
  • the amplification transistor AMP of the photoelectric conversion cell 22R 3 (pixel 3c 2 ) and the amplification transistor AMP of the photoelectric conversion cell 22 4 (pixel 3d 2 ) straddle the pixel isolation region 31 in the X direction, and the gate electrode 45a is shared. Therefore, the contact electrode can be connected to the gate electrode 45a on the pixel isolation region 31, and the degree of freedom of wiring in the upper wiring layer is increased.
  • the gate electrode 45a has a shape having a trunk portion 72a and a wide head portion 72b, the trunk portion 72a and the head portion 72b are arranged to face the p-type semiconductor region through the gate insulating film.
  • the gate width Wg of the amplification transistor AMP can be increased, and noise can be reduced without increasing the planar size of the amplification transistor AMP. .
  • the photoelectric conversion cell 22R1 of the pixel 3a2 omits the placement of the pixel transistor on the first photoelectric conversion region 23L side .
  • a dummy gate electrode 45b may be provided on the first photoelectric conversion region 23L side of the photoelectric conversion cell 22R1.
  • a switching transistor may be arranged on the first photoelectric conversion region 23L side of the photoelectric conversion cell 22R1 depending on the element configuration of the readout circuit.
  • FIG. 46 is a diagram in which two pixel blocks 61H shown in FIG. 36 are arranged in the X direction. Of the two pixel blocks 61H, one pixel block 61H1 is provided with a relay wiring 73, but the other pixel block 51H2 is provided with conductive pads 73a and 73b instead of the relay wiring 73. are provided independently.
  • wiring 77, wiring 78 and wiring 79 are drawn around the two pixel blocks 61H 1 and 61H 2 .
  • the wiring 77 is provided in the first wiring layer on the interlayer insulating film 75, as shown in FIG.
  • wiring 78 and wiring 79 are also provided in the first wiring layer.
  • the wiring 77 extends along the Y direction over the pixel isolation region 31 between the pixel block 61H1 and the pixel block 61H2 .
  • the wiring 77 extends along the X direction above the pixel isolation region 31 extending in the X direction with the two pixel blocks 61H (61H 1 and 61H 2 ) interposed therebetween.
  • the wiring 77 is electrically and mechanically connected to the conductive pad 71b on the pixel isolation region 31 via a contact electrode (conductive plug) 76 embedded in the interlayer insulating film 75. ing. Although not shown in detail, the wiring 77 is electrically connected to the conductive pad 71b on the pixel isolation region 31 via a contact electrode 76 embedded in the interlayer insulating film 75. As shown in FIG. As shown in FIG. 47, the contact electrode 76 is preferably connected to the conductive pad 71b at a position at least partially overlapping the pixel isolation region 31 on the plane. Thus, by connecting the wiring 77 to the conductive pad 71b through the contact electrode 76 on the pixel isolation region 31 which was originally a dead space, the degree of freedom in routing the wiring increases.
  • the wiring 78 is arranged in one pixel block 61H1.
  • the wiring 78 crosses over the conductive pad 73b in the Y direction in plan view, and extends over the two photoelectric conversion cells 22R2 and 22R4 ( over the pixels 3b2 and 3d2) arranged in the Y direction.
  • the wiring 78 is electrically connected to the conductive pad 73b via the contact electrode 76 on the pixel isolation region 31, like the conductive pad 71b. Then, the wiring 78 is bent from one end of the portion extending in the Y direction on the side of the photoelectric conversion cell 22R 2 toward the side of the photoelectric conversion cell 22R 1 . It is stretched.
  • the wiring 78 is electrically connected to the gate electrode 45 of the amplification transistor AMP arranged in the photoelectric conversion cell 22R2 through a contact electrode.
  • the wiring 78 is bent from the other end of the photoelectric conversion cell 22R4 side of the portion extending in the Y direction toward the photoelectric conversion cell 22R3 side, and in the photoelectric conversion cell 22R4, the gate electrode 45 of the amplification transistor AMP is connected. is extended.
  • the wiring 78 is electrically connected to the gate electrode 45 of the amplification transistor AMP arranged in the photoelectric conversion cell 22R4 through a contact electrode.
  • the wiring 78 By connecting the wiring 78 to the conductive pad 73b via the contact electrode on the pixel isolation region 31, which was originally a dead space, the wiring 78 can be routed more freely.
  • the wiring 79 is arranged in the other pixel block 61H2 .
  • the wiring 79 crosses over the pad 73b in the Y direction in plan view and extends over the two photoelectric conversion cells 22R2 and 22R4 ( over the pixels 3b2 and 3d2) arranged in the Y direction.
  • the wiring 79 is electrically and mechanically connected to the conductive pad 73b via the contact electrode 76 on the pixel isolation region 31, like the conductive pad 71b.
  • the wiring 79 bends from one end of the portion extending in the Y direction on the side of the photoelectric conversion cell 22R- 2 toward the side of the photoelectric conversion cell 22R- 1 , and in the photoelectric conversion cell 22R- 2 , the gate electrode 45 of the amplification transistor AMP is connected. It is stretched.
  • the wiring 79 is electrically connected to the gate electrode 45 of the amplification transistor AMP arranged in the photoelectric conversion cell 22R2 through a contact electrode.
  • the wiring 79 is bent from the other end of the portion extending in the Y direction on the side of the photoelectric conversion cell 22R - 4 toward the side of the photoelectric conversion cell 22R - 3 to It extends over the gate electrode 45 .
  • the wiring 79 is electrically connected to the gate electrode 45 of the amplification transistor AMP arranged in each of the photoelectric conversion cells 22R4 and 22R3 through a contact electrode.
  • the wiring 79 bends from one end of the portion extending over the photoelectric conversion cells 22R - 3 and 22R- 4 toward the photoelectric conversion cell 22R- 1 toward the photoelectric conversion cell 22R-1, and terminates on the conductive pad 73a.
  • the wiring 79 is electrically connected to the conductive pad 73a via the contact electrode 76 on the pixel isolation region 31, like the conductive pad 71b.
  • the wiring 79 is connected to the conductive pad 73b via the contact electrode on the pixel isolation region 31 which was originally a dead space, and the wiring 79 is connected to the conductive pad 73a via the contact electrode on the pixel isolation region 31. As a result, the wiring 79 can be routed more freely.
  • a solid-state imaging device 1J according to the twenty-first embodiment of the present technology includes a pixel block 61J and a readout circuit 15J illustrated in FIGS. 48 and 49 .
  • pixel block 61J includes a plurality of pixels 3 .
  • the pixel block 61J is not limited to this, but for example, four pixels 3 (3a 3 , 3b3 , 3c3 , 3d3 ).
  • FIG. 49 mainly shows one pixel block 61J, the pixel blocks 61J are repeatedly arranged in each of the X direction and the Y direction.
  • each of the four pixels 3a 3 , 3b 3 , 3c 3 and 3d 3 includes a photoelectric conversion cell 22S.
  • the photoelectric conversion cell 22S includes a photoelectric conversion element PD, a charge holding region (floating diffusion) FD for holding (accumulating) signal charges photoelectrically converted by the photoelectric conversion element PD, and a photoelectric conversion element PD. and a transfer transistor TR that transfers the converted signal charge to the charge holding region FD.
  • the photoelectric conversion cell 22S of this embodiment includes one photoelectric conversion region 22S, unlike the photoelectric conversion cell 22A of the above-described first embodiment.
  • the photoelectric conversion element PD generates signal charges according to the amount of light received.
  • the photoelectric conversion element PD has a cathode side electrically connected to the source region of the transfer transistor TR, and an anode side electrically connected to a reference potential line (for example, ground).
  • a photodiode for example, is used as the photoelectric conversion element PD.
  • the drain region of the transfer transistor TR is electrically connected to the charge storage region FD.
  • a gate electrode of the transfer transistor TR is electrically connected to a transfer transistor drive line among the pixel drive lines 10 (see FIG. 2).
  • the charge accumulation region FD temporarily accumulates and holds signal charges transferred from the photoelectric conversion element PD via the transfer transistor TR.
  • the input stage of the readout circuit 15J is connected to the charge holding region FD of each of the four pixels 3a 3 , 3b 3 , 3c 3 and 3d 3 .
  • the readout circuit 15J reads the signal charge held in the charge holding region FD of each of the four pixels 3a3 , 3b3 , 3c3 , 3d3, and outputs a pixel signal based on the signal charge.
  • the readout circuit 15J is shared by four pixels 3a 3 , 3b 3 , 3c 3 , 3d 3 (four photoelectric conversion cells 22S) included in one pixel block 61J, and is provided for each pixel block 61J.
  • the readout circuit 15J includes, but is not limited to, a switching transistor FDG, a reset transistor RST, and one amplification stage cell Pc1.
  • This readout circuit 15J basically has the same configuration as the readout circuit 15C shown in FIG. 25 of the fourteenth embodiment, except for the number of amplification stage cells.
  • the readout circuit 15J is composed of pixel transistors included in the circuit block 62J shown in FIG.
  • the circuit block 62J includes a switching transistor FDG, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL provided for each pixel block 61J, unlike the circuit block 62C shown in FIG. 25 of the fourteenth embodiment.
  • These pixel transistors are semiconductor layers stacked on the semiconductor layer 101 having the photoelectric conversion element PD and the transfer transistor TR with the insulating layer 130 interposed therebetween, as will be described later in detail. 140.
  • the solid-state imaging device 1J includes a semiconductor layer 101 having a first surface S1 and a second surface S2 located opposite to each other in the thickness direction, and an isolation region 110 partitioning the semiconductor layer 101. and a photoelectric conversion cell 22S that is provided.
  • the solid-state imaging device 1J also includes a semiconductor layer 140 stacked on the first surface S1 side of the semiconductor layer 101 with an insulating layer 1300 interposed therebetween.
  • the solid-state imaging device 1J includes a planarization film 161, a light shielding film 162, a color filter 163, and a microlens 164 which are sequentially laminated from the second surface S2 side of the semiconductor layer 101 on the second surface S2 side. ing.
  • the planarizing film 161 is provided on the second surface S2 side of the semiconductor layer 101 so as to cover the second surface S2 of the semiconductor layer 101, and planarizes the second surface S2 side of the semiconductor layer 101. .
  • the light-shielding film 162 has a grid-like planar pattern in plan view so as to partition the adjacent pixels 3 .
  • a color filter 163 and a microlens 164 are provided for each pixel 3, respectively.
  • the color filter 163 color-separates incident light incident from the light incident surface side of the semiconductor layer 101 .
  • the microlens 164 condenses the irradiation light and allows the condensed light to enter the pixels 3 efficiently.
  • the first surface S1 of the semiconductor layer 101 is sometimes called an element forming surface or main surface, and the second surface S2 side is sometimes called a light incident surface or back surface.
  • the solid-state imaging device 1J of this embodiment converts light incident from the second surface (light incident surface, back surface) S2 side of the semiconductor layer 101 into a photoelectric conversion unit 103 (photoelectric conversion element PD) provided in the semiconductor layer 101. photoelectric conversion.
  • the semiconductor layer 101 is composed of a p-type semiconductor substrate made of single crystal silicon, for example.
  • the separation region 110 extends from the first surface S1 side of the semiconductor layer 101 toward the second surface S2 side, and electrically and optically separates the pixels 3 adjacent to each other on the two-dimensional plane. physically separated.
  • the isolation region 110 has, but is not limited to, a trench isolation structure in which an insulating film is embedded in a trench extending from the first surface S1 toward the second surface S2 of the semiconductor layer 101, for example. .
  • the isolation region 110 extends across, for example but not limited to, the first surface S1 and the second surface S2 of the semiconductor layer 101 .
  • the isolation region 110 corresponding to one pixel 3 has a rectangular planar planar shape (ring-shaped planar pattern) in plan view.
  • the isolation region 110 corresponding to the four pixels 3 (3a 3 , 3b 3 , 3c 3 , 3d 3 ) of the pixel block 61J is formed in a rectangular annular planar pattern surrounding the four pixels 3 in plan view. It is a composite planar pattern having a grid-like planar pattern on each side.
  • a photoelectric conversion cell 22S is provided for each pixel 3.
  • FIG. 52 shows two pixels 3a 3 and 3b 3 out of four pixels 3a 3 , 3b 3 , 3c 3 and 3d 3 included in one pixel block 61J shown in FIG.
  • the photoelectric conversion cell 22S has a p-type semiconductor region 102.
  • the photoelectric conversion cell 22S has the transfer transistor TR, the charge holding region FD, and the contact region 121 on the first surface S1 side of the semiconductor layer 101, and the photoelectric conversion unit 103 on the second surface S2 side of the semiconductor layer 101. have Also, the photoelectric conversion cell 22S has a p-type semiconductor region 105 and a pinning film 106 .
  • the photoelectric conversion portion 103 is surrounded by a p-type semiconductor region 102 .
  • the photoelectric conversion portion 103 includes an n-type semiconductor region 104 .
  • the photoelectric conversion unit 103 constitutes the photoelectric conversion element PD described above.
  • the p-type semiconductor region 102 is located between the photoelectric conversion section 103 and the first surface S1 of the semiconductor layer 101 and between the photoelectric conversion section 103 and the second surface S2 of the semiconductor layer 101. are provided between each.
  • the p-type semiconductor region 102 is also provided between the photoelectric conversion section 103 and the separation region 110 .
  • the transfer transistor TR includes a gate electrode 124 provided on the first surface S1 side of the semiconductor layer 101 via a gate insulating film and a p-type semiconductor region 102 immediately below the gate electrode 124. It includes a channel forming region where a channel is formed, a photoelectric conversion portion 103 functioning as a source region, and a charge holding region FD functioning as a drain region.
  • the gate insulating film is composed of, for example, a silicon oxide film.
  • the gate electrode 124 is composed of, for example, a polycrystalline silicon film into which an impurity that reduces the resistance value is introduced.
  • the transfer transistor TR is a field effect transistor, and is composed of, for example, a MOSFET.
  • the transfer transistor TR may be composed of a MISFET.
  • the transfer transistors TR of the four photoelectric conversion cells 22S correspond to the photoelectric conversion cells 22S in plan view.
  • (Pixels 3a 3 , 3b 3 , 3c 3 , 3d 3 ) are arranged biased from the center to the corner side.
  • the transfer transistor TR of each of the four photoelectric conversion cells 22S is located in the central portion surrounded by the four photoelectric conversion cells 22S (four pixels 3a 3 , 3b 3 , 3c 3 , 3d 3 ) arranged in a 2 ⁇ 2 array. placed off to the side. That is, the gate electrodes 124 of the transfer transistors TR of the four pixels 3 (the four pixels 3a 3 , 3b 3 , 3c 3 and 3d 3 ) are adjacent to each other in the X direction and the Y direction.
  • the charge holding region FD is provided in the p-type semiconductor region 102 on the first surface S1 side of the semiconductor layer 101, and is separated from the photoelectric conversion portion 103 via the p-type semiconductor region 102. is doing.
  • the charge holding region FD is composed of an n-type semiconductor region having an impurity concentration higher than that of the photoelectric conversion portion 103, for example.
  • the charge retention region FD retains charge and reduces ohmic contact resistance with a conductive pad 122, which will be described later.
  • the charge holding region FD is composed of four pixels 3 (four photoelectric conversion cells 22S) as one unit. That is, the charge holding regions FD of each of the four pixels 3 included in the pixel block 61J are arranged so as to surround the first intersection 111a and are adjacent to each other with the isolation region 110 interposed therebetween in plan view.
  • the p-type contact region 121 is provided in the p-type semiconductor region 102 on the first surface S1 side of the semiconductor layer 101 and electrically connected to the p-type semiconductor region 102 .
  • the contact region 121 is composed of a p-type semiconductor region having a higher impurity concentration than the p-type semiconductor region 102, and reduces ohmic contact resistance with a conductive pad 123, which will be described later.
  • the p-type contact region 121 is formed by four pixels 3 (four photoelectric conversion elements) at intersections of the isolation regions 110 extending in the X direction and the isolation regions 110 extending in the Y direction. It is provided in contact with the second intersection portion 111b positioned at the corner of the pixel block 61J having the conversion cell 22S) as one unit. That is, the contact regions 121 of each of the four pixels 3 included in the pixel block 61J are arranged so as to surround the second crossing portion 111b and are adjacent to each other with the separation region 110 interposed therebetween in plan view.
  • each of the four photoelectric conversion cells 22S arranged via the first intersection 111a of the isolation region 110 has a charge holding region FD of the isolation region 110.
  • the conductive pads 122 described above are electrically and mechanically connected across the first intersection 111a.
  • the contact regions 121 of each of the four photoelectric conversion cells 22S arranged via the second intersections 111b of the isolation regions 110 are provided with the second intersections 111b of the isolation regions 110.
  • the conductive pads 123 described above are electrically and mechanically connected across them.
  • Each of the conductive pads 122 and 123 is composed of, for example, a polysilicon film into which impurities for reducing resistance are introduced.
  • the separation region 110 includes a first portion 110a in contact with the charge holding region FD in plan view and a contact with the contact region 121, and has a width W2 larger than the width W1 of the first portion 110a. has a narrow second portion 110b.
  • the first portion 110a of the isolation region 110 is longer than the portion contacting the charge holding region FD in plan view, and protrudes in the extension direction beyond the contacting portion of the charge holding region FD.
  • the ratio between the first portion 110a and the second portion 110b of the isolation region 110 is greater in the second portion 110b in the circular planar pattern surrounding one photoelectric conversion cell 22S.
  • the first portion 110a of the isolation region 110 includes a head portion (surface portion) 110a1 provided on the first surface S1 side of the semiconductor layer 101 and a thickness direction (Z direction) and is provided in contact with the head portion 110a- 1 at a position deeper than the head portion 110a- 1 , and a trunk portion (deep layer portion) 110a- 2 narrower than the head portion 110a- 1 .
  • the head portion 110a1 is longer, ie deeper, than the charge retention region FD in the depth direction of the semiconductor layer 101. As shown in FIG.
  • the p-type semiconductor region 105 extends along the sidewall of the isolation region 110 in the depth direction of the semiconductor layer 101 and is in contact with the p-type semiconductor region 102 .
  • the p-type semiconductor region 105 extends from the stepped portion between the head portion 110a1 and the body portion 110a2 toward the second surface S2 of the semiconductor layer 101,
  • the second portion 110 b is in contact with the contact region 121 and extends from the contact region 121 toward the second surface S 2 of the semiconductor layer 101 . That is, the p-type semiconductor region 105 extends in the depth direction of the semiconductor layer 101 adjacent to each of the body portion 110a2 and the second portion 110b of the first portion 110a.
  • the p-type semiconductor region 105 surrounds the photoelectric conversion section 103 in plan view and functions as a pinning layer that controls the generation of dark current.
  • the p-type semiconductor region 105 has a higher impurity concentration than the p-type semiconductor region 102 and a lower impurity concentration than the p-type contact region 121 .
  • the pinning film 106 is interposed between the isolation region 110 and the p-type semiconductor region and p-type contact region to control generation of dark current.
  • Hafnium oxide (HfO 2 ), tantalum oxide (Ta 2 O 5 ), or the like, for example, can be used as the pinning film 106 .
  • the pinning film 106 is provided in this embodiment, if the pinning film 106 is not provided, the p-type semiconductor region 105 will be formed between the trunk portion 110a2 of the first portion 110a of the isolation region 110 and the second portion 110b. It extends in the thickness direction of the semiconductor layer 101 in contact with each.
  • the insulating layer 130 covers the conductive pads 122 and 123 and the gate electrode 124 of the transfer transistor TR.
  • the insulating layer 130 is composed of, for example, one of a silicon oxide (SiO) film, a silicon nitride (SiN) film, or a silicon carbonitride (SiON) film, or a laminated film in which two or more of these are laminated.
  • the semiconductor layer 140 includes island-shaped element forming regions 142a and 142b made of semiconductor and an insulating film 143 provided so as to fill the space between the element forming regions 142a and 142b. and an insulating film 141 provided on the insulating layer 130 side of each of the element forming regions 142a and 142b.
  • the element forming regions 142a and 142b are provided for each pixel block 61J.
  • an amplification transistor AMP and a selection transistor SEL are arranged in series connection in the element formation region 142a.
  • a switching transistor FDG and a reset transistor RST are arranged in series connection in the element forming region 142b.
  • the amplification transistor AMP and the selection transistor SEL share one of a pair of main electrode regions functioning as a source region and a drain region.
  • the switching transistor FDG and the reset transistor RST share one of the pair of main electrode regions functioning as the source region and the drain region.
  • FIG. 50 shows the gate electrodes 145a, 145s, 145f and 145r of the amplification transistor AMP, selection transistor SEL, switching transistor FDG, reset transistor and RST.
  • FIG. 52 also shows gate electrodes 145a and 145r of the amplification transistor AMP and the reset transistor RST, respectively.
  • semiconductor layer 140 is covered with insulating layer 146 .
  • the conductive pad 122 is electrically and mechanically connected to a contact electrode 147 a embedded in a connection hole extending from the surface of the insulating layer 146 to the surface of the conductive pad 122 .
  • the conductive pad 123 is electrically and mechanically connected to a contact electrode 147b embedded in a connection hole extending from the surface of the insulating layer 146 to the surface of the conductive pad 123 .
  • the gate electrode 124 of the transfer transistor TR is electrically and mechanically connected to a contact electrode 147a embedded in a connection hole extending from the surface of the insulating layer 146 to the surface of the conductive pad 122.
  • the gate electrode 145a of the amplification transistor AMP is connected to a contact electrode embedded in a connection hole extending from the surface of the insulating layer 146 to the gate electrode 145a.
  • a contact electrode 147e embedded in a contact hole extending from the surface of the insulating layer 146 to the gate electrode 145r is connected to the gate electrode 145r of the reset transistor RST.
  • the gate electrodes of the selection transistor SEL and the switching transistor FDG are similarly connected to contact electrodes embedded in connection holes reaching the gate electrodes from the surface of the insulating layer 146 .
  • a reference potential is applied to the contact electrode 147b as a power supply potential. Then, the p-type semiconductor region 102 of each pixel 3 is fixed to the reference potential through the contact electrode 147b, the conductive pad 123 and the contact region 121.
  • the isolation region 110 includes a first portion 110a in contact with the charge retention region in plan view, and a contact region 121 in contact with the contact region 121.
  • the first portion 110a has a width W1 and a second portion 110b having a narrower width W2 than the second portion 110b. This makes it possible to maximize the area of the photoelectric conversion unit 103 (photoelectric conversion element PD) while suppressing dark current.
  • the planar area of the photoelectric conversion cell 22S is increased by the length of the second portion in plan view, so that the transfer transistor TR is included. It is possible to increase the degree of freedom in arranging the active elements within the photoelectric conversion cell 22S.
  • a solid-state imaging device 1J in which photoelectric conversion cells and transfer transistors and pixel transistors constituting a readout circuit are provided in different semiconductor layers is described.
  • active elements are densely packed. It is particularly effective to narrow the width of the second portion that includes contact with the .
  • the volume of the photoelectric conversion portion can be increased with the same planar size, and the saturation signal amount can be improved.
  • the contact area between the conductive pad 123 and the contact region 121 is increased, and the resistance of the conductive path using the conductive pad 123 can be reduced.
  • the width of the trunk portion 110a2 is narrower than the width of the head portion 110a1 including contact with the charge retention region FD in the thickness direction of the semiconductor layer 101.
  • the volume of the photoelectric conversion unit 103 can be increased, and the saturation signal amount Qs can be further improved, compared to the case where the isolation region is configured in the thickness direction of the semiconductor layer with the width of the head portion 110a1. Become.
  • the photoelectric conversion cells 22T included in the pixels 3 are partitioned into two areas by the intra-pixel separation area.
  • the photoelectric conversion cell 22T is partitioned by an isolation region 110 having a first portion and a second portion, similarly to the photoelectric conversion cell 22S shown in FIG. 51 of the twenty-first embodiment.
  • the same effects as those of the twenty-first embodiment can be obtained.
  • FIG. 55 is a diagram illustrating a schematic configuration of an electronic device (for example, a camera) according to a twenty-third embodiment of the present technology;
  • the electronic device 200 includes a solid-state imaging device 201, an optical lens 202, a shutter device 203, a driving circuit 204, and a signal processing circuit 205.
  • This electronic device 200 includes solid-state imaging devices 1A, 1B, 1C, 1D, 1E, 1F, 1G, 1H, 1H, and 1J according to the first to twenty-second embodiments of the present technology as solid-state imaging devices 201. (for example, a camera).
  • the optical lens 202 forms an image of image light (incident light 206 ) from the subject on the imaging surface of the solid-state imaging device 201 .
  • image light incident light 206
  • a shutter device 203 controls a light irradiation period and a light shielding period for the solid-state imaging device 201 .
  • a drive circuit 204 supplies drive signals for controlling the transfer operation of the solid-state imaging device 201 and the shutter operation of the shutter device 203 .
  • a drive signal (timing signal) supplied from the drive circuit 204 is used to perform signal transfer of the solid-state imaging device 201 .
  • a signal processing circuit 205 performs various signal processing on signals (pixel signals) output from the solid-state imaging device 201 .
  • the video signal that has undergone signal processing is stored in a storage medium such as a memory, or output to a monitor.
  • the light reflection suppression unit in the solid-state imaging device 201 suppresses light reflection from the light shielding film and the insulating film in contact with the air layer. This can be suppressed, and the image quality can be improved.
  • the electronic device 200 to which the solid-state imaging devices 1A to 1J can be applied is not limited to cameras, and can be applied to other electronic devices.
  • the present invention may be applied to imaging devices such as camera modules for mobile devices such as mobile phones and tablet terminals.
  • the present technology can also be applied to light detection devices in general, including range sensors that measure distance, which is called a ToF (Time of Flight) sensor.
  • range sensors that measure distance
  • a distance measuring sensor emits irradiation light toward an object, detects the reflected light that is reflected from the surface of the object, and detects the time from when the irradiation light is emitted to when the reflected light is received.
  • the structure of the element isolation region of this distance measuring sensor the structure of the element isolation region described above can be adopted.
  • a dummy gate electrode 45b is provided in the element forming region 21a of the pixel 3a2.
  • the technique of providing the dummy gate electrode 45b, that is, the dummy transistor can also be applied to the fourteenth embodiment shown in FIGS.
  • a dummy transistor DMT is provided in the element formation region 21a of the pixel 3c in place of the selection transistor SEL of FIG.
  • Two dummy transistors DMT may be provided in the element formation region 21a instead of the amplification transistor AMP and selection transistor SEL in FIG.
  • two dummy transistors DMT are provided in the element formation region 21a of the pixel 3c in place of the amplification transistor AMP and selection transistor SEL shown in FIG.
  • two dummy transistors DMT may be provided in the element formation region 21a of the pixel 3b instead of the amplification transistor AMP and selection transistor SEL in FIG.
  • a dummy transistor DMT is provided in the element formation region 21a of the pixel 3c in place of the amplification transistor AMP of FIG.
  • Two dummy transistors DMT may be provided in the element formation region 21a instead of the amplification transistor AMP and selection transistor SEL in FIG.
  • two dummy transistors DMT are provided in the element formation region 21a of the pixel 3d in place of the amplification transistor AMP and selection transistor SEL shown in FIG.
  • two dummy transistors DMT may be provided in the element formation region 21a of the pixel 3b instead of the amplification transistor AMP and selection transistor SEL in FIG.
  • the circuit block 62C may have dummy transistors DMT as pixel transistors.
  • the number of dummy transistors DMT is not limited to the first to fourth modifications of the fourteenth embodiment. It is sufficient if one of them is included.
  • the dummy transistor DMT can also be applied to the thirteenth embodiment described above. Further, it goes without saying that the solid-state imaging devices according to the first to fourth modifications of the fourteenth embodiment can also be applied to the electronic equipment according to the twenty-third embodiment.
  • the present technology may be configured as follows. (1) a semiconductor layer having a first surface and a second surface located opposite to each other in a thickness direction; A photoelectric conversion cell provided in the semiconductor layer and partitioned by a first isolation region extending in the thickness direction of the semiconductor layer, The photoelectric conversion cell is a first photoelectric conversion region and a second photoelectric conversion region, each provided adjacent to each other in plan view in the semiconductor layer and each having a photoelectric conversion portion and a transfer transistor; a second isolation region disposed between the first photoelectric conversion region and the second photoelectric conversion region in plan view and extending in the thickness direction of the semiconductor layer; an element formation region provided on the first surface side of the semiconductor layer and partitioned by a third isolation region and provided with a pixel transistor; The photodetector, wherein the element formation region extends across the first and second photoelectric conversion regions in plan view.
  • the photoelectric conversion cell is configured in a square planar pattern
  • the second isolation region is provided so as to protrude inward from each of the two first isolation regions located on opposite sides of the photoelectric conversion cell in plan view,
  • the element formation region is a first portion that traverses between two of the second isolation regions; and a pair of second portions extending from each of one end side and the other end side of the first portion to the side opposite to the transfer transistor side of the first portion.
  • the photoelectric conversion cell is a semiconductor region of a first conductivity type provided in the semiconductor layer over each of the element formation region and the first and second photoelectric conversion regions; a contact region of a first conductivity type provided within the first semiconductor region; The photodetector according to any one of (1) to (3) above, wherein the contact region is arranged between the two second separation regions in plan view. (5) The photodetector according to any one of (1) to (4) above, wherein the transfer transistor in each of the first and second photoelectric conversion regions is provided in the element formation region.
  • a semiconductor layer having a first surface and a second surface located opposite to each other in a thickness direction; a photoelectric conversion cell provided in the semiconductor layer and separated by a first isolation region extending in the thickness direction of the semiconductor layer;
  • the photoelectric conversion cell is a first photoelectric conversion region and a second photoelectric conversion region, each provided adjacent to each other in plan view in the semiconductor layer and each having a photoelectric conversion portion and a transfer transistor; a second isolation region provided between the first photoelectric conversion region and the second photoelectric conversion region in plan view and extending in a thickness direction of the semiconductor layer; an element formation region provided on the first surface side of the semiconductor layer and partitioned by a third separation region and provided with a pixel transistor; a charge retention region provided on the first surface side of the semiconductor layer; a semiconductor region of a first conductivity type provided in the semiconductor layer over the element formation region, the first photoelectric conversion region, and the second photoelectric conversion region; a contact region of a first conductivity type provided within the semiconductor region; At least one of the charge retention region
  • the charge retention region is provided between one of the two first isolation regions and the second isolation region;
  • the element formation region crosses between the other of the two first isolation regions and the second isolation region in plan view, and extends across the first and second photoelectric conversion regions.
  • the photodetector according to any one of (9) to (12).
  • the element formation region is a first portion crossing between the other first isolation region and the second isolation region; a pair of second portions extending from each of one end side and the other end side of the first portion to a side opposite to the other first separation region side of the first portion;
  • the photodetector according to (10) above comprising: (15) The photodetector according to any one of (9) to (14) above, wherein the pixel transistor is provided in each of the first and second photoelectric conversion regions.
  • a semiconductor layer having a plurality of photoelectric conversion cells arranged adjacent to each other with an isolation region interposed therebetween in plan view and each provided with a photoelectric conversion portion and a transfer transistor; a semiconductor region provided on the isolation region side of each of the plurality of photoelectric conversion cells in plan view; a conductive pad partially embedded in the isolation region and connected to the semiconductor region of each of the plurality of photoelectric conversion cells across the isolation region in plan view;
  • a photodetector comprising a (17)
  • the conductive pad includes a body located within the isolation region, and a head projecting from the body to the outside of the element isolation region and wider than the body, The photodetector according to (16) above, wherein the semiconductor region is connected to each of the body and the head.
  • the semiconductor region is any one of a charge retention region, a first contact region to which a first reference potential is applied, and a second contact region to which a second reference potential different from the first reference potential is applied,
  • each of the plurality of photoelectric conversion cells further includes a pixel transistor sharing a gate electrode arranged in each of the photoelectric conversion cells across the isolation region.
  • the gate electrode has a trunk portion adjacent to the semiconductor layer through the gate insulating film in the isolation region, and a trunk portion protruding outside the isolation region from the trunk portion and adjacent to the semiconductor layer through the gate insulating film.
  • the photodetector according to (20) above which has a head that fits and is wider than the body.
  • the photoelectric conversion cell has a transfer transistor, a charge retention region, and a contact region on the first surface side of the semiconductor layer, and has a photoelectric conversion unit on the second surface side,
  • the isolation region includes a first portion in contact with the charge retention region in a plan view, a second portion in contact with the contact region and having a narrower width than the first portion,
  • a photodetector having (23) The photodetector according to (22) above, wherein the ratio of the first portion to the second portion in plan view of the separation area is greater in the second portion.
  • the first portion of the isolation region is provided in contact with the surface portion provided on the first surface side of the semiconductor layer and at a position deeper than the surface portion in the thickness direction of the semiconductor layer. and a deep portion narrower than the surface portion.
  • the photoelectric conversion unit includes a first semiconductor region, The photoelectric conversion cell extends in the thickness direction of the semiconductor layer adjacent to each of the deep portion of the first portion and the second portion, and is a second semiconductor having a conductivity type opposite to that of the first semiconductor region.
  • the photodetector according to any one of (22) to (24) above, further comprising a region.
  • the photoelectric conversion cell further includes a pinning film between each of the deep portion and the second portion of the first portion and the second semiconductor region. 3.
  • the photodetector according to . (27) A pixel unit having four pixels each having two photoelectric conversion regions, two transfer transistors, and two charge retention regions, The photodetector, wherein the charge holding regions of each pixel of the pixel unit are electrically connected to each other.
  • the four pixels in the pixel unit have a first pixel, a second pixel, a third pixel and a fourth pixel; the first pixel includes first and second charge retention regions; the second pixel includes third and fourth charge retention regions; the third pixel includes fifth and sixth charge retention regions; the fourth pixel includes seventh and eighth charge retention regions; A first line connecting the first charge retention region and the fifth charge retention region and a second line connecting the second charge retention region and the sixth charge retention region are parallel to each other. and A third line connecting the first charge retention region and the second charge retention region and a fourth line connecting the fifth charge retention region and the sixth charge retention region are parallel to each other. is The photodetector according to any one of (27) to (32) above.
  • a photodetector having a plurality of pixels arranged two-dimensionally, A photodetector having five semiconductor regions partitioned by an element isolation region in each of the plurality of pixels. (35) The photodetector according to (34) above, wherein two of the five semiconductor regions are regions provided with transfer transistors. (36) The photodetector according to (34) or (35) above, wherein two of the five semiconductor regions are regions provided with pixel transistors. (37) The photodetector according to (36) above, wherein the pixel transistor includes any one of a selection transistor, an amplification transistor, and a reset transistor. (38) The photodetector according to any one of (35) to (37) above, wherein one of the five semiconductor regions is a p-type semiconductor region.
  • the pixel has five semiconductor regions partitioned by element isolation regions, The five semiconductor regions are a first semiconductor region provided with a first transfer transistor; a second semiconductor region provided with a second transfer transistor; a third semiconductor region provided with a first pixel transistor other than the first and second transfer transistors; a fourth semiconductor region provided with a second pixel transistor other than the first and second transfer transistors; a p-type semiconductor region;
  • a photodetector comprising: (44) The photodetector according to (43) above, wherein the first or second pixel transistor is any one of a selection transistor, an amplification transistor, and a reset transistor.
  • a first pixel provided on a semiconductor substrate; a trench that includes a first region that separates the first pixel from an adjacent pixel and a second region that blocks the photoelectric conversion unit provided in the first pixel in plan view;
  • the second region has a first portion between a first floating diffusion region and a second floating diffusion region provided in the first pixel, the second region in plan view has a second portion between a first transistor and a second transistor provided in the first pixel;
  • the photodetector wherein a contact region is provided between the first portion and the second portion in plan view.
  • a first pixel provided on a semiconductor substrate; a separation region that separates the first pixel from an adjacent pixel; the first pixel is surrounded by first to fourth portions of the isolation region in plan view;
  • the separation region has a fifth portion and a sixth portion provided between the first portion and the third portion in plan view, A contact region is provided between the fifth portion and the sixth portion in plan view,
  • the photodetector wherein the fifth portion is in contact with the first portion and the sixth portion is in contact with the third portion.
  • the first pixel has a first transistor and a second transistor provided on both sides of the sixth portion; The photodetector according to (59) above, wherein the first contact, the gate electrode, and the second contact of the first transistor are arranged in this order along the first direction. (61) The photodetector according to (60) above, wherein the third contact, the gate electrode, and the fourth contact of the second transistor are arranged in this order along the first direction.

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Abstract

能動素子の配置自由度を上げる。光検出装置は、厚さ方向で互いに反対側に位置する第１の面及び第２の面を有する半導体層と、半導体層に設けられ、かつ半導体層の厚さ方向に延伸する第１分離領域で区画された光電変換セルと、を備えている。そして、光電変換セルは、各々が半導体層に平面視で互いに隣り合って設けられ、かつ各々が光電変換部及び転送トランジスタを有する第１光電変換領域及び第２光電変換領域と、平面視で第１光電変換領域と第２光電変換領域との間に配置され、かつ半導体層の厚さ方向に延伸する第２分離領域と、半導体層の第１の面側に第３分離領域で区画されて設けられ、かつ画素トランジスタが設けられた素子形成領域と、を含み、素子形成領域が、平面視で第１及び第２光電変換領域に亘って延伸している。

Description

光検出装置及び電子機器
　本技術（本開示に係る技術）は、光検出装置及び電子機器に関し、特に、位相差検出画素を有する光検出装置及び電子機器に適用して有効な技術に関するものである。
　光検出装置として、固体撮像装置が知られている。この個体撮像装置においては、１つのオンチップレンズの下側に光電変換素子を複数個埋め込むことで瞳分割を行う方式があり、例えば一眼レフカメラやスマートフォンなどの電子機器の内蔵カメラ向け光検出装置に採用されている。また、光検出装置には、位相差検出時に、１つのオンチップレンズの下に配置された複数の光電変換素子で光電変換された信号電荷を、それぞれ独立の信号として読み出すことによって位相差検出を行う方式が知られている。
　この種の固体撮像装置は、半導体層を、この半導体層の厚さ方向に伸びる画素分離領域で画素毎に区画した光電変換セルを備えている。そして、光電変換セルを、半導体層の厚さ方向に延伸する画素内分離領域で複数の光電変換領域に区画し、この複数の光電変換領域の各々に光電変換部、転送トランジスタ及び電荷保持領域（フローティングディフュージョン：Floating Diffusion）を配置している。
　一方、光電変換セルの光入射面側とは反対側には、素子分離領域で区間された素子形成領域が設けられており、この素子形成領域に、読出し回路に含まれる増幅トランジスタ、転送トランジスタ、リセットトランジスタなどの画素トランジスタが配置されている。
　なお、画素分離領域、画素内分離領域及び素子分離領域を有する固体撮像装置については、特許文献１に開示されている。
ＵＳ２０１７／００１２０６６号公報
　ところで、固体撮像装置においては、高画質化に伴う画素数の増加により、画素の微細化が要求されている。しかしながら、画素の微細化に伴い、転送トランジスタや、読出し回路に含まれる画素トランジスタなどの能動素子を光電変換セル内に配置することが難しくなる。特に、画素内分離領域を含む光電変換セルにおいては、画素内分離領域に能動素子を配置することが困難であることから、能動素子の配置自由度がより低い。
　本技術の目的は、能動素子の配置自由度を上げることにある。
　（１）本技術の一態様に係る光検出装置は、
　厚さ方向で互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
　上記半導体層に設けられ、かつ上記半導体層の厚さ方向に延伸する第１分離領域で区画された光電変換セルと、を備えている。
　そして、上記光電変換セルは、
　各々が上記半導体層に平面視で互いに隣り合って設けられ、かつ各々が光電変換部及び転送トランジスタを有する第１光電変換領域及び第２光電変換領域と、
　平面視で上記第１光電変換領域と上記第２光電変換領域との間に配置され、かつ上記半導体層の厚さ方向に延伸する第２分離領域と、
　上記半導体層の上記第１の面側に第３分離領域で区画されて設けられ、かつ画素トランジスタが設けられた素子形成領域と、を含み、
　上記素子形成領域は、平面視で上記第１及び第２光電変換領域に亘って延伸している。
　（２）本技術の他の態様に係る光電変換装置は、
　厚さ方向で互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
　上記半導体層に設けられ、かつ上記半導体層の厚さ方向に延伸する第１分離領域で区間された光電変換セルと、を備えている。
　そして、上記光電変換セルは、
　各々が上記半導体層に平面視で互いに隣り合って設けられ、かつ各々が光電変換部及び転送トランジスタを有する第１光電変換領域及び第２光電変換領域と、
　平面視で上記第１光電変換領域と上記第２光電変換との間に設けられ、かつ上記半導体層の厚さ方向に延伸する第２分離領域と、
　上記半導体層の上記第１の面側に第３分離領域で区画されて設けられ、かつ画素トランジスタが設けられた素子形成領域と、
　上記半導体層の第１の面側に設けられた電荷保持領域と、
　上記素子形成領域、上記第１光電変換領域及び上記第２光電変換領域の各々に亘って上記半導体層に設けられた第１導電型の半導体領域と、
　上記半導体領域内に設けられた第１導電型のコンタクト領域と、を含む。
　そして、上記電荷保持領域及び上記コンタクト領域の少なくとも何れか一方は、上記第１及び第２光電変換領域で共有され、かつ平面視で上記第１光電変換領域と上記第２光電変換領域との間に配置されている。
　（３）本技術の他の態様に係る光検出装置は、
　平面視で分離領域を介して互いに隣り合って配置され、かつ各々に光電変換部及び転送トランジスタが設けられた複数の光電変換セルを有する半導体層と、
　平面視で前記複数の光電変換セルの各々の前記分離領域側にそれぞれ設けられた半導体領域と、
　一部が前記分離領域に埋め込まれ、かつ平面視で前記分離領域を跨いで前記複数の光電変換セルの各々の前記半導体領域に接続された導電パッドと、を備えている。
　（４）本技術の他の態様に係る光検出装置は、
　厚さ方向で互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
　上記半導体層に素子分離領域で区画されて設けられた光電変換セルと、を備え、
　上記光電変換セルは、上記半導体層の上記第１の面側に転送トランジスタ、電荷保持領域及びコンタクト領域を有すると共に、上記第２の面側に光電変換部を有し、
　上記分離領域は、平面視で上記電荷保持領域が接触する第１部分と、上記コンタクト領域が接触し、かつ上記第１部分よりも幅が狭い第２部分と、を有する。
　（５）本技術の他の態様に係る光検出装置は、
　それぞれ２つの光電変換領域と２つの転送トランジスタと２つの電荷保持領域とを有する画素を４画素有する画素単位を備え、
　上記画素単位の各画素の電荷保持領域は、互いに電気的に接続されている。
　（６）本技術の他の態様に係る光検出装置は、
　２次元状に設けられた複数の画素を有し、
　上記複数の画素の各々の画素内に、素子分離領域により区画された５つの半導体領域を有する。
　（７）本技術の他の形態に係る光検出装置は、
　２次元状に設けられた複数の画素を有し、
　上記画素内に、素子分離領域により区画された５つの半導体領域を有し、
　上記５つの半導体領域は、
　第１転送トランジスタが設けられた第１半導体領域と、
　第２転送トランジスタが設けられた第２半導体領域と、
　上記第１及び第２転送トランジスタ以外の第１画素トランジスタが設けられた第３半導体領域と、
　上記第１及び第２転送トランジスタ以外の第２画素トランジスタが設けられた第４半導体領域と、
　ｐ型の半導体領域と、
　を有する。
　（８）本技術の他の形態に係る光検出装置は、
　半導体基板に設けられた第１画素と、
　上記第１画素と隣接する画素とを分離する第１領域と、画素内に設けられた光電変換部が平面視で遮られた第２領域とを含むトレンチとを有し、
　平面視で上記第２領域は、上記第１画素に設けられた第１フローティングディフュージョン領域と第２フローティングディフュージョン領域との間に第１部分を有し、
　上記平面視で上記第２領域は、第１画素に設けられた第１トランジスタと第２トランジスタとの間に第２部分を有し、
　上記平面視で上記第１部分と上記第２部分の間にコンタクト領域が設けられている。
　（９）本技術の他の形態に係る光検出装置は、
　半導体基板に設けられた第１画素と、
　上記第１画素と隣接する画素とを分離する分離領域とを有し、
　平面視で上記第１画素は、上記分離領域の第１乃至第４部分に囲まれ、
　上記平面視で上記第１部分と上記第３部分との間に設けられた第５部分と第６部分とを有し、
　上記平面視で上記第５部分と上記第６部分との間にコンタクト領域が設けられ、
　上記第５部分は上記第１部分と接し、上記第６部分は上記第３部分と接している。
　（１０）本技術の他の態様に係る電子機器は、上記（１）から（９）の何れかに記載の光検出装置と、被写体からの像光を上記光検出装置の撮像面上に結像させる光学レンズと、上記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備えている。
本技術の第１実施形態に係る固体撮像装置の一構成例を示すチップレイアウト図である。 本技術の第１実施形態に係る固体撮像装置の一構成例を示すブロック図である。 本技術の第１実施形態に係る画素及び読出し回路の一構成例を示す等価回路図である。 本技術の第１実施形態に係る画素の一構成例を示す模式的平面図である。 図４のＡ３－Ａ３切断線に沿った断面構造を示す模式的断面図である。 図４のＢ３－Ｂ３切断線に沿った断面構造を示す模式的断面図である。 図４のＣ３－Ｃ３切断線に沿った断面構造を示す模式的断面図である。 本技術の第２実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第３実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第４実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第５実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第６実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第７実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第８実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第９実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第１０実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第１１実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第１２実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第１３実施形態に係る固体撮像装置の画素ブロック及び読出し回路の一構成例を示す等価回路図である。 本技術の第１３実施形態に係る固体撮像装置の画素ブロックの模式的平面図である。 図２０に示す画素ブロックに含まれる画素の模式的平面図である。 図２０に示す画素ブロックに含まれる画素の模式的平面図である。 図２０に示す画素ブロックに含まれる画素の模式的平面図である。 図２０に示す画素ブロックに含まれる画素の模式的平面図である。 図２０に示す画素ブロックの結線状態を示す模式的平面図である。 図２２一部を拡大した模式的平面図である。 図２２の一部を拡大した模式的平面図である。 本技術の第１４実施形態に係る固体撮像装置の画素ブロック及び読出し回路の一構成例を示す等価回路図である。 本技術の第１４実施形態に係る固体撮像装置の画素ブロックの模式的平面図である。 図２６に示す画素ブロックに含まれる画素の模式的平面図である。 本技術の第１５実施形態に係る固体撮像装置の画素ブロックの結線状態を示す模式的平面図である。 図２８の一部を拡大した模式的平面図である。 本技術の第１６実施形態に係る固体撮像装置の画素ブロック及び読出し回路の一構成例を示す等価回路図である。 本技術の第１６実施形態に係る固体撮像装置の画素ブロックの模式的平面図である。 本技術の第１６実施形態に係る固体撮像装置の画素ブロックの結線状態を示す模式的平面図である。 本技術の第１７実施形態に係る固体撮像装置の画素ブロックの一構成例を示す模式的平面図である。 本技術の第１８実施形態に係る固体撮像装置の画素ブロックの一構例を示す模式的平面図である。 本技術の第１９実施形態に係る固体撮像装置の画素ブロック及び読出し回路の一構成例を示す等価回路図である。 本技術の第１９実施形態に係る固体撮像装置の画素ブロックの一構成例を示す模式的平面図である。 図３５の第１部分を拡大した模式的平面図である。 図３５の第２部分を拡大した模式的平面図である。 図３５の第３部分を拡大した模式的平面図である。 図３６のＡ３６－Ａ３６切断線に沿った断面構造を示す模式的断面図である。 図３６のＢ３６－Ｂ３６切断線に沿った断面構造を示す模式的断面図である。 図３７のＡ３７－Ａ３７切断線に沿った断面構造を示す模式的断面図である。 図３７のＢ３７－Ｂ３７切断線に沿った断面構造を示す模式的断面図である。 図３７のＣ３７－Ｃ３７切断線に沿った断面構造を示す模式的断面図である。 図３７のＤ３７－Ｄ３７切断線に沿った断面構造を示す模式的断面図である。 図３８のＡ３８－Ａ３８切断線に沿った断面構造を示す模式的断面図である。 図３８のＢ３８－Ｂ３８切断線に沿った断面構造を示す模式的断面図である。 図３８のＣ３８－Ｃ３８切断線に沿った断面構造を示す模式的断面図である。 図３９のＡ３９－Ａ３９切断線に沿った断面構造を示す模式的断面図である。 本技術の第１９実施形態に係る変形例を示す画素ブロックの模式的平面図である。 本技術の第２０実施形態に係る固体撮像装置の画素ブロックの模式的平面図である。 図４６のＡ４６－Ａ４６切断線に沿った断面構造を示す模式的断面図である。 本技術の第２１実施形態に係る固体撮像装置の画素ブロック及び読出し回路の一構成例を示す等価回路図である。 本技術の第２１実施形態に係る固体撮像装置の画素ブロックの模式的平面図である。 本技術の第２１実施形態に係る固体撮像装置の回路ブロックの模式的平面図である。 本技術の第２１実施形態に係る固体撮像装置の回路ブロックの電荷保持領域及びコンタクト領域の配置を示す模式的平面図である。 図４９のＡ４９－Ａ４９切断線に沿った断面構造を示す模式的断面図である。 図５２の一部を拡大した模式的断面図である。 本技術の第２２実施形態に係る固体撮像装置の画素ブロックの一構成例を示す模式的平面図である。 本技術の第２３実施形態に係る電子機器の概略構成を示す図である。 本技術の第１４実施形態に係る第１変形例を示す画素ブロックの模式的平面図である。 本技術の第１４実施形態に係る第２変形例を示す画素ブロックの模式的平面図である。 本技術の第１４実施形態に係る第３変形例を示す画素ブロックの模式的平面図である。 本技術の第１４実施形態に係る第４変形例を示す画素ブロックの模式的平面図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
　また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の実施形態では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。
　また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体層２１の厚さ方向をＺ方向として説明する。
　〔第１実施形態〕
　この実施形態１では、光検出装置として、裏面照射型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
　≪固体撮像装置の全体構成≫
　まず、固体撮像装置１Ａの全体構成について説明する。
　図１に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、固体撮像装置１Ａは、半導体チップ２に搭載されている。この固体撮像装置１Ａ（２０１）は、図５５に示すように、光学レンズ２０２を介して被写体からの像光（入射光２０６）を取り込み、撮像面上に結像された入射光２０６の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１に示すように、固体撮像装置１Ａが搭載された半導体チップ２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素領域２Ａと、この画素領域２Ａの外側に画素領域２Ａを囲むようにして設けられた周辺領域２Ｂとを備えている。
　画素領域２Ａは、例えば図５５に示す光学レンズ（光学系）２０２により集光される光を受光する受光面である。そして、画素領域２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図１に示すように、周辺領域２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２を外部装置と電気的に接続する際に用いられる入出力端子である。
　＜ロジック回路＞
　図２に示すように、半導体チップ２は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含むロジック回路１３を備えている。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
　垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素領域２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換素子が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
　水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　＜画　素＞
　図３に示すように、複数の画素３の各々の画素３は、光電変換セル２２Ａを備えている。光電変換セル２２Ａは、２つの光電変換領域２３Ｌ及び２３Ｒを備えている。第１光電変換領域２３Ｌは、光電変換素子ＰＤ１と、この光電変換素子ＰＤ１で光電変換された信号電荷を保持（蓄積）する電荷保持領域（フローティングディフュージョン：Floating Diffusion）ＦＤ１と、この光電変換素子ＰＤ１で光電変換された信号電荷を電荷蓄積領域ＦＤ１に転送する転送トランジスタＴＲ１と、を備えている。第２光電変換領域２３Ｒにおいても、同様に、光電変換素子ＰＤ２と、この光電変換素子ＰＤ２で光電変換された信号電荷を保持（蓄積）する電荷保持領域ＦＤ２と、この光電変換素子ＰＤ２で光電変換された信号電荷を電荷蓄積領域ＦＤ２に転送する転送トランジスタＴＲ２と、を備えている。
　２つの光電変換素子ＰＤ１，ＰＤ２の各々は、受光量に応じた信号電荷を生成する。また、２つの光電変換素子ＰＤ１，ＰＤ２の各々は、生成した信号電荷を一時的に保持（蓄積）する。光電変換素子ＰＤ１は、カソード側が転送トランジスタＴＲ１のソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。光電変換素子ＰＤ２は、カソード側が転送トランジスタＴＲ２のソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。光電変換素子ＰＤ１，ＰＤ２としては、例えばフォトダイオードが用いられている。
　２つの転送トランジスタＴＲ１及びＴＲ２において、転送トランジスタＴＲ１は、ソース領域が光電変換素子ＰＤ１のカソード側と電気的に接続され、ドレイン領域が電荷保持領域ＦＤ１と電気的に接続されている。そして、転送トランジスタＴＲ１のゲート電極は、画素駆動線１０（図２参照）のうちの転送トランジスタ駆動線と電気的に接続されている。転送トランジスタＴＲ２は、ソース領域が光電変換素子ＰＤ２のカソード側と電気的に接続され、ドレイン領域が電荷保持領域ＦＤ２と電気的に接続されている。そして、転送トランジスタＴＲ２のゲート電極は、画素駆動線１０のうちの転送トランジスタ駆動線と電気的に接続されている。
　２つの電荷保持領域ＦＤ１及びＦＤ２において、電荷保持領域ＦＤ１は、光電変換素子ＰＤ１から転送トランジスタＴＲ１を介して転送された信号電荷を一時的に蓄積して保持する。電荷保持領域ＦＤ２は、光電変換素子ＰＤ２から転送トランジスタＴＲ２を介して転送された信号電荷を一時的に蓄積して保持する。
　図３に示すように、２つの電荷保持領域ＦＤ１，ＦＤ２の各々には、読出し回路１５の入力段が接続されている。読出し回路１５は、電荷保持領域ＦＤ１，ＦＤ２に保持された信号電荷を読出し、信号電荷に基づく画素信号を出力する。読出し回路１５は、これに限定されないが、例えば２つの画素３、換言すれば２つの光電変換セル２２Ａで共有されている。そして、読出し回路１５は、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴを備えている。これらのトランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）は、後述する画素トランジスタＱｔ（図４参照）で構成されている。
　増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線ＶＤＤ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、２つの光電変換セル２２Ａの各々の電荷保持領域ＦＤ１，ＦＤ２、及びリセットトランジスタＲＳＴのソース領域とそれぞれ電気的に接続されている。
　選択トランジスタＳＥＬは、ソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１０（図２参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
　リセットトランジスタＲＳＴは、ソース領域が、２つの光電変換セル２２Ａの電荷保持領域ＦＤ１，ＦＤ２、及び増幅トランジスタＡＭＰのゲート電極とそれぞれ電気的に接続され、ドレイン領域が電源線ＶＤＤ及び増幅トランジスタＡＭＰのドレイン領域とそれぞれ電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、画素駆動線１０（図２参照）と電気的に接続されている。
　転送トランジスタＴＲ１は、転送トランジスタＴＲ１がオン状態となると、光電変換素子ＰＤ１で生成された信号電荷を電荷保持領域ＦＤ１に転送する。転送トランジスタＴＲ２は、転送トランジスタＴＲ２がオン状態となると、光電変換素子ＰＤ２で生成された信号電荷を電荷保持領域ＦＤ２に転送する。
　リセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、電荷保持領域ＦＤ１，ＦＤ２の電位（信号電荷）を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読出し回路１５からの画素信号の出力タイミングを制御する。
　増幅トランジスタＡＭＰは、画素信号として、電荷保持領域ＦＤ１，ＦＤ２に保持された信号電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、光電変換素子ＰＤ１，ＰＤ２で生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、電荷保持領域ＦＤ１，ＦＤ２の電位を増幅して、その電位に応じた電圧を、垂直信号線１１（ＶＳＬ）を介してカラム信号処理回路５に出力する。
　ここで、この第１実施形態の固体撮像装置１Ａを備える電子機器では、２つの光電変換素子ＰＤ１，ＰＤ２のそれぞれから信号電荷を画素３毎に読出し、その位相差を検出する。フォーカスが合っている場合には、光電変換素子ＰＤ１と光電変換素子ＰＤ２とに溜まる信号電荷の量に差が生じない。これに対して、フォーカスが合っていない場合には、光電変換素子ＰＤ１に溜まる信号電荷の量Ｑ１と、光電変換素子ＰＤ２に溜まる信号電荷の量Ｑ２との間に差が生じる。そして、フォーカスが合っていない場合、電子機器では、Ｑ１とＱ２とを一致させるように対象物レンズを操作するなどの操作を行う。これがオートフォーカスである。
　≪固体撮像装置の具体的な構成≫
　次に、半導体チップ２（固体撮像装置１Ａ）の具体的な構成について、図４から図７を用いて説明する。なお、図面を見易くするため、図４から図７においては、後述する多層配線層の図示を省略している。また、図４は図１に対して上下が反転している。即ち、図１は、半導体チップ２の光入射面側が描かれているが、図４は、図１に示す半導体チップ２の光入射面側とは反対側（多層配線層側）から見たときの平面図である。
　＜半導体チップ＞
　図４から図７に示すように、半導体チップ２は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する半導体層２１と、この半導体層２１に設けられ、かつこの半導体層２１の厚さ方向（Ｚ方向）に延伸する第１分離領域としての画素分離領域３１で区画された光電変換セル２２Ａと、を備えている。光電変換セル２２Ａは、画素３毎に設けられている。即ち、複数の画素３の各々は、光電変換セル２２Ａを備えている。半導体層２１は、例えば単結晶シリコンで構成されている。
　また、半導体チップ２は、半導体層２１の第２の面Ｓ２側に、この第２の面Ｓ２側から順次積層されたカラーフィルタ５１及びマイクロレンズ（オンチップレンズ）５２を更に備えている。
　また、半導体チップ２は、図示していないが、半導体層２１の第１の面Ｓ１側に設けられた絶縁層及び配線層を含む多層配線層を更に備えている。
　カラーフィルタ５１及びマイクロレンズ５２は、それぞれ画素３（光電変換セル２２Ａ）毎に設けられている。カラーフィルタ５１は、半導体チップ２の光入射面側から入射した入射光を色分離する。マイクロレンズ５２は、照射光を集光し、集光した光を画素３（光電変換セル２２Ａ）に効率良く入射させる。また、１つのカラーフィルタ５１及びマイクロレンズ５２は、後述する第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒの両方を覆うように設けられている。
　ここで、半導体層２１の第１の面Ｓ１を素子形成面又は主面、第２の面Ｓ２側を光入射面又は裏面と呼ぶこともある。この第１実施形態の固体撮像装置１Ａは、半導体層２１の第２の面（光入射面，裏面）Ｓ２側から入射した光を、半導体層２１に設けられた光電変換セル２２Ａの光電変換部２５（光電変換素子ＰＤ１）で光電変換する。
　＜光電変換セル＞
　図４から図７に示すように、光電変換セル２２Ａは、平面視でＸ方向に互いに隣り合って半導体層２１に配置された第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒを含む。第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒの各々は、光電変換部２５及び転送トランジスタＴＲ１，ＴＲ２を有する。
　また、光電変換セル２２Ａは、平面視で第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとの間に配置され、かつ半導体層２１の厚さ方向（Ｚ方向）に延伸する第２分離領域としての画素内分離領域３２を更に含む。
　また、光電変換セル２２Ａは、半導体層２１の第１の面Ｓ１側の表層部に第３分離領域としての素子分離領域（表面分離領域）３３で区画されて設けられ、かつ画素トランジスタＱｔが設けられた島状の素子形成領域（活性領域）２１ａを更に含む。
　また、光電変換セル２２Ａは、第１光電変換領域２３Ｌにおいて、半導体層２１の第１の面Ｓ１側の表層部に素子分離領域３３で区画されて設けられ、かつ上述の転送トランジスタＴＲ１が設けられた島状の素子形成領域２１ｂ１と、第２光電変換領域２３Ｒにおいて、半導体層２１の第１の面Ｓ１側の表層部に素子分離領域３３で区画されて設けられ、かつ上述の転送トランジスタＴＲ２が設けられた島状の素子形成領域２１ｂ２と、を更に含む。
　また、光電変換セル２２Ａは、半導体層２１の第１の面Ｓ１側の表層部に素子分離領域３３で区画されて設けられた島状の給電領域２１ｚを更に含む。
　また、光電変換セル２２Ａは、半導体層２１の第１の面Ｓ１側の表層部に設けられた電荷保持領域ＦＤ１，ＦＤ２を更に含む。
　また、光電変換セル２２Ａは、素子形成領域２１ａ，２１ｂ１，２１ｂ２、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒの各々に亘って設けられたｐ型（第１導電型）の半導体領域２４と、このｐ型の半導体領域２４内に設けられたｐ型のコンタクト領域４８と、を更に含む。
　図４に示すように、光電変換セル２２Ａは、４つの辺を有する方形状の平面パターンになっている。そして、光電変換セル２２Ａは、詳細に図示していないが、平面視でＸ方向及びＹ方向のそれぞれの方向に画素分離領域３１を介して画素３毎に繰り返し配置されている。
　＜画素分離領域＞
　図４から図７に示すように、画素分離領域３１は、半導体層２１の第２の面Ｓ２側から第１の面Ｓ１側に向かって延伸し、二次元平面において互いに隣り合う画素３間及び光電変換セル２２Ａ間を電気的及び光学的に分離している。画素分離領域３１は、これに限定されないが、例えば、半導体層２１の第２の面Ｓ２から第１の面Ｓ１側に向かって延伸する溝部内に絶縁膜が埋め込まれ、かつ半導体層２１の第１の面Ｓ１側の素子分離領域３３と一体化されたトレンチ分離構造になっている。
　図４に示すように、１つの光電変換セル２２Ａ（画素３）に対応する画素分離領域３１は、平面視での平面形状が方形状の環状平面パターン（リング状平面パターン）になっている。そして、複数の画素３（光電変換セル２２Ａ）が配置された画素領域２Ａに対応する画素分離領域３１は、方形状の環状平面パターンの中に格子状平面パターンを有する複合平面パターンになっている。即ち、画素分離領域３１は、半導体層２１を光電変換セル２２Ａ（画素３）毎に分離している。そして、光電変換セル２２Ａは、第１及び第２光電変換領域２３Ｌ，２３Ｒが配列された配列方向（Ｘ方向）に延伸する２つの画素分離領域３１と、第１及び第２光電変換領域２３Ｌ，２３Ｒの配列方向（Ｘ方向）と直行する方向（Ｙ方向）に延伸する２つの画素分離領域３１とで囲まれている。換言すれば、光電変換セル２２Ａは、第１及び第２光電変換領域２３Ｌ，２３Ｒの配列方向において互いに反対側に位置する２つの画素分離領域３１と、第１及び第２光電変換領域２３Ｌ，２３Ｒの配列方向（Ｘ方向）と直交する方向（Ｙ方向）において互いに反対側に位置する２つの画素分離領域３１とで囲まれている。
　ここで、光電変換セル２２Ａを区画する画素分離領域３１において、光電変換セル２２Ａを挟んでＸ方向に延伸する２つの画素分離領域３１を画素分離領域３１ａ及び３１ｂと呼ぶこともある。また、光電変換セル２２Ａを挟んでＹ方向に延伸する２つの画素分離領域３１を画素分離領域３１ｃ及び３１ｄと呼ぶこともある。
　＜画素内分離領域＞
　図４から図７に示すように、画素内分離領域３２は、平面視で光電変換セル２２Ａを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂの各々の中間部から内方（光電変換セル２２Ａ側）に向かって突出し、互いに離間している。即ち、光電変換セル２２Ａは、Ｘ方向において互いに隣り合う第１光電変換領域２３Ｌと第２光電変換領域２３Ｌｂとが、Ｘ方向に延伸する２つの画素分離領域３１ａ，３１ｂの各々の中間部から内方に突出する２つの画素内分離領域３２で選択的に仕切られている。
　２つの画素内分離領域３２は、これに限定されないが、画素分離領域３１と同様に、例えば、半導体層２１の第２の面Ｓ２から第１の面Ｓ１側に向かって延伸する溝部内に絶縁膜が埋め込まれ、かつ半導体層２１の第１の面Ｓ１側の素子分離領域３３と一体化されたトレンチ分離構造になっている。
　＜素子分離領域＞
　図４から図７に示すように、素子分離領域３３は、半導体層２１の第１の面Ｓ１側の表層部に第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って設けられている。また、素子分離領域３３は、複数の光電変換セル２２Ａに亘って設けられている。そして、素子分離領域３３は、平面視で画素分離領域３１及び画素内分離領域３２の各々と重畳している。そして、素子分離領域３３は、画素分離領域３１及び画素内分離領域３２の各々と半導体層２１の深さ方向において互いに接触し、一体化されている。素子分離領域３３は、これに限定されないが、例えば、半導体層２１の第１の面Ｓ１から深さ方向に凹む浅溝部内に絶縁膜が埋め込まれたＳＴＩ（Shallow Trench Isolation）構造になっている。
　＜光電変換部＞
　図５から図７に示すように、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５は、半導体層２１の第１の面Ｓ１から厚さ方向（Ｚ方向）に離間し、第２の面Ｓ２側に偏って設けられている。また、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５は、図４及び図５に示すように、Ｙ方向の両端部側が画素内分離領域３２及びｐ型の半導体領域２４で仕切られている。また、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５は、図６及び図７に示すように、２つの画素内分離領域３２の間で一体になっている。そして、各々の光電変換部２５は、ｎ型（第２導電型）の半導体領域２６を含み、上述の光電変換素子ＰＤ１，ＰＤ２を構成している。
　＜ｐ型の半導体領域＞
　図４から図７に示すように、ｐ型の半導体領域２４は、光電変換セル２２Ａ毎に設けられ、画素分離領域３１及び素子分離領域３３で隣りの光電変換セル２２Ａのｐ型の半導体領域２４と電気的に分離されている。
　ｐ型の半導体領域２４は、上述したように、素子形成領域２１ａ，２１ｂ１，２１ｂ２、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒの各々に亘って設けられている。具体的には、ｐ型の半導体領域２４は、図５から図７に示すように、素子形成領域２１ａ，２１ｂ１，２１ｂ２及び給電領域２１ｚを含む半導体層２１の第１の面Ｓ１の表層部に設けられている。また、ｐ型の半導体領域２４は、図６及び図７に示すように、２つの画素内分離領域３２の間を横切り、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々に亘って設けられている。また、ｐ型の半導体領域２４は、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５と、半導体層２１の第１の面Ｓ１との間に設けられている。そして、ｐ型の半導体領域２４は、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５と、画素分離領域３１及び画素内分離領域３２との間にも設けられている。この第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５と、画素分離領域３１及び画素内分離領域３２の各々との間に設けられたｐの半導体領域２４は、半導体層２１の第１の面Ｓ１側から第２の面Ｓ２側に亘って設けられている。即ち、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５は、素子分離領域３３側の上面及び画素分離領域３１側の側面がｐ型の半導体領域２４で覆われている。そして、各々の光電変換部２５は、画素分離領域３１、画素内分離領域３２及び素子分離領域３３の各々からｐ型の半導体領域２４を介して離間されている。
　ｐ型の半導体領域２４は、１つの半導体領域、若しくは複数の半導体領域によって構成されている。ｐ型の半導体領域２４は、光電変換部２５のｎ型の半導体領域２６とでｐｎ接合部を光電変換セル２２Ａ毎に構成している。
　＜素子形成領域２１ｂ１及び２１ｂ２＞
　図４に示すように、素子形成領域２１ｂ１及び２１ｂ２の各々は、平面視でＸ方向に互いに隣り合って配置されている。そして、素子形成領域２１ｂ１及び２１ｂ２の各々は、素子形成領域２１ａよりも、光電変換セル２２Ａを挟んでＸ方向に延伸する２つの画素分離領域３１のうちの他方の画素分離領域３１側に配置されている。
　図５に示すように、素子形成領域２１ｂ１は、第１光電変換領域２３Ｌにおいて、光電変換部２５と重畳している。素子形成領域２１ｂ２は、第２光電変換領域２３Ｒにおいて、光電変換部２５と重畳している。そして、図４及び図５に示すように、素子形成領域２１ｂ１には、転送トランジスタＴＲ１及び電荷保持領域ＦＤ１が設けられている。同様に、素子形成領域２１ｂ２にも、転送トランジスタＴＲ２及び電荷保持領域ＦＤ２が設けられている。
　＜電荷保持領域＞
　図５に示すように、２つの電荷保持領域ＦＤ１，ＦＤ２の各々は、半導体層２１の第１の面Ｓ１側に設けられ、ｐ型の半導体領域２４を介して光電変換部２５と重畳している。そして、図４に示すように、電荷保持領域ＦＤ１は、第１光電変換領域２３Ｌにおいて、光電変換セル２２Ａを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの他方の画素分離領域３１ｂと、この他方の画素分離領域３１ｂの中間部から内側に突出する画素内分離領域３２とがなす角部側に配置されている。また、電荷保持領域ＦＤ２においても、第１光電変換領域２３Ｒにおいて、電荷保持領域ＦＤ１と同様に、光電変換セル２２Ａを挟んでＸ方向に延伸する２つの画素分離領域３１のうちの他方の画素分離領域３１ｂと、この他方の画素分離領域３１ｂの中間部から内側に突出する画素内分離領域３２とがなす角部側に配置されている。電荷蓄積領域ＦＤ１，ＦＤ２は、ｎ型の半導体領域２６よりも不純部濃度が高いｎ型の半導体領域で構成されている。
　＜転送トランジスタ＞
　図５に示すように、転送トランジスタＴＲ１，ＴＲ２の各々は、半導体層２１の第１の面Ｓ１側に設けられたゲート溝部４１と、このゲート溝部４１内の側壁及び底壁に沿って設けられたゲート絶縁膜４２と、このゲート絶縁膜４２を介してゲート溝部４１に設けられたゲート電極４３と、を含む。また、転送トランジスタＴＲ１，ＴＲ２は、ゲート電極４３の側壁にゲート絶縁膜４２を介して並ぶｐ型の半導体領域２４からなるチャネル形成領域と、ソース領域として機能する光電変換部２５と、ドレイン領域として機能する電荷保持領域ＦＤ１，ＦＤ２と、を含む。
　図５に示すように、ゲート電極４３は、ゲート溝部４１の中にゲート絶縁膜４２を介して設けられた第１部分（バーチカルゲート電極部）と、この第１部分と一体に成形され、かつゲート溝部４１の外に設けられた第２部分とを含む。ゲート絶縁膜４２は、例えば酸化シリコン膜で構成されている。ゲート電極４３は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
　図５に示すように、転送トランジスタＴＲ１，ＴＲ２は、ドレイン領域として機能する電荷保持領域ＦＤ１，ＦＤ２と、ソース領域として機能する光電変換部２５とが、チャネル形成領域のｐ型の半導体領域２４を介して半導体層２１の深さ方向に沿って配置されている。即ち、この第１実施形態の転送トランジスタＴＲ１，ＴＲ２は、半導体層２１の深さ方向にソース領域及びドレイン領域が配置された縦型構造になっている。この縦型構造の転送トランジスタＴＲ１，ＴＲ２は、光電変換セル２２Ａ（画素３）の微細化に有用である。
　図４に示すように、第１光電変換領域２３Ｌの転送トランジスタＴＲ１は、平面視で光電変換セル２２Ａを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの他方の画素分離領域３１ｂと、光電変換セル２２Ａを挟んでＹ方向に延伸する２つの画素分離領域３１ｃ，３１ｄのうちの一方の画素分離領域３１ｃとがなす角部側に配置されている。そして、第２光電変換領域２３Ｒの転送トランジスタＴＲ２は、平面視で光電変換セル２２Ａを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの他方の画素分離領域３１ｂと、光電変換セル２２Ａを挟んでＹ方向に延伸する２つの画素分離領域３１ｃ，３１ｄのうちの他方の画素分離領域３１ｄとがなす角部側に配置されている。
　＜素子形成領域２１ａ＞
　図４に示すように、素子形成領域２１ａは、素子形成領域２１ｂ１及び２１ｂ２よりも、光電変換セル２２Ａを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの一方の画素分離領域３１ａ側に配置されている。そして、素子形成領域２１ａは、平面視で第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸している。
　図４及び図７に示すように、素子形成領域２１ａは、平面視で２つの画素内分離領域３２の間をＸ方向に沿って横切る第１部分２１ａ１と、この第１部分２１ａ１のＸ方向の一端側及び他端側の各々から第１部分２１ａ１の転送トランジスタＴＲ側、換言すれば第１部分２１ａ１の素子分離領域２１ｂ１及び２１ｂ２側とは反対側に向かって延伸する一対の第２部分２１ａ２とを含む。即ち、この第１実施形態の素子形成領域２１ａは、これに限定されないが、平面視で２つの屈曲部を含み、かつ素子形成領域２１ｂ１，２１ｂ２側、換言すればＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの一方の画素分離領域３１ａ側が開放された逆Ｕ字形状の平面パターンになっている。
　図４及び図７に示すように、素子形成領域２１ａには、２つの画素トランジスタＱｔが設けられている。２つの画素トランジスタＱｔのうちの一方は、素子形成領域２１ａの２つの角部のうちの一方に配置されている。２つの画素トランジスタＱｔのうちの他方は、素子形成領域２１ａの２つの角部のうちの他方の角部に配置されている。換言すれば、一方の画素トランジスタＱｔは、素子形成領域２１ａの第１部分２１ａ１及び一方の第２部分２１ａ２に亘って配置されている。また、他方の画素トランジスタＱｔは、素子形成領域２１ａの第１部分２１ａ１及び他方の第２部分２１ａ２に亘って配置されている。即ち、光電変換セル２２Ａは、第１及び第２光電変換領域２３Ｌ，２３Ｌの各々に画素トランジスタＱｔが設けられている。
　図４及び図７に示すように、２つの画素トランジスタＱｔの各々は、半導体層２１の第１の面Ｓ１側の素子形成領域２１ａ上に設けられたゲート絶縁膜４４と、素子形成領域２１ａ上にゲート絶縁膜４４を介して設けられたゲート電極４５と、を含む。また、２つの画素トランジスタＱｔの各々は、ゲート電極４５直下のｐ型の半導体領域２４にチャネル（導通路）が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向（ゲート長方向）に互いに離間してｐ型の半導体領域２４内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域４６及び４７と、を更に含む。この２つの画素トランジスタＱの各々は、チャネル形成領域に形成されるチャネルをゲート電極４５に印加されるゲート電圧により制御する。
　図４及び図７に示すように、２つの画素トランジスタＱｔは、各々の一方の主電極領域４６を共有している。即ち、２つの画素トランジスタＱｔは、各々の一方の主電極領域４６を共有した直列接続で素子形成領域２１ａに搭載されている。
　２つの画素トランジスタＱｔが共有する一方の主電極領域４６は、２つの画素トランジスタＱｔの各々のゲート電極４５に対して自己整合で素子形成領域２１ａの第１部分２１ａ１に形成され、光電変換部２５のｎ型の半導体領域２６よりも不純物濃度が高い半導体領域を含む。２つの画素トランジスタＱｔのうちの一方（第１光電変換領域２３Ｌ側）の画素トランジスタＱｔに含まれる他方の主電極領域４７は、この一方の画素トランジスタＱｔのゲート電極４５に対して自己整合で素子形成領域２１ａの一方の第２部分２１ａ２に形成され、かつ光電変換部２５のｎ型の半導体領域２６よりも不純物濃度が高い半導体領域を含む。２つの画素トランジスタＱのうちの他方（第２光電変換領域２３Ｌ側）の画素トランジスタＱｔに含まれる他方の主電極領域４７は、他方の画素トランジスタＱのゲート電極４５に対して自己整合で素子形成領域２１ａの他方の第２部分２１ａ２に形成され、かつ光電変換部２５のｎ型の半導体領域２６よりも不純物濃度が高い半導体領域を含む。
　＜給電領域＞
　図４及び図６に示すように、給電領域２１ｚは、平面視で素子形成領域２１ｂ１と２１ｂ２との間に配置されている。また、給電領域２１ｚは、平面視で２つの画素内分離領域３２の間に配置されている。そして、給電領域２１ｚには、ｐ型のコンタクト領域４８が設けられている。即ち、ｐ型のコンタクト領域４８は、平面視で２つの画素内分離領域３２の間に配置され、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒで共有されている。
　ｐ型のコンタクト領域４８は、ｐ型の半導体領域２４よりも不純物濃度が高いｐ型の半導体領域（不純物領域）を含む。このｐ型のコンタクト領域４８には、電源電位として基準電位が印加される。そして、ｐ型のコンタクト領域４８を介してｐ型の半導体領域２４が基準電位に電位固定される。この第１実施形態では、基準電位として、例えば０ＶのＶｓｓ電位が印加される。即ち、ｐ型のコンタクト領域４８は、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒで共有されている。そして、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々において、ｐ型の半導体領域２４はｐ型のコンタクト領域を介して基準電位が印加され、基準電位に電位固定される。
　＜第１光電変換領域と第２光電変換領域との間の信号電荷の流れ＞
　図６及び７に示すように、ｐ型の半導体領域２４及びｎ型の半導体領域２６の各々は、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｌの各々に亘って延伸し、かつ平面視で２つの画素内分離領域３２の間を横切っている。そして、２つの画素内分離領域３２の間がオーバーフローパスとして機能する。
　２つの画素内分離領域３２の間は、第１ポテンシャル障壁の形成が可能である。第１光電変換領域２３Ｌの転送トランジスタＴＲ１は、光電変換部２５から電荷保持領域ＦＤ１に信号電荷を転送しないとき、第１ポテンシャル障壁よりも高い第２ポテンシャル障壁の形成が可能である。また、第２光電変換領域２３Ｒの転送トランジスタＴＲ２は、光電変換部２５から電荷保持領域ＦＤ２に信号電荷を転送しないとき、第１ポテンシャル障壁よりも高い第２ポテンシャル障壁の形成が可能である。
　第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５は、第１ポテンシャル障壁の高さまで独立して信号電荷を蓄積することができる。そして、蓄積された信号電荷の量が第１ポテンシャル障壁の高さを超えると、２つの画素内分離領域３２の間のオーバーフローパスを介して、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５の一方から他方へ信号電荷が流れる。
　＜第１実施形態の主な効果＞
　次に、この第１実施形態の主な効果について説明する。
　図４に示すように、この第１実施形態に係る固体撮像装置１Ａは、素子分離領域３３で区画された素子形成領域２１ａが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸しているので、平面視で２つの画素内分離領域３２の間を画素トランジスタＱｔの配置領域として活用することができる。この結果、画素トランジスタＱｔ及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２内での配置自由度を上げることが可能となる。
　また、光電変換セル２２内での能動素子の配置自由度を上げることができるので、光電変換セル２２を含む画素３の微細化を図ることが可能となる。
　また、図４に示すように、この第１実施形態に係る固体撮像装置１Ａは、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒで共有されたｐ型のコンタクト領域４８を、平面視で２つの画素内分離領域３２の間に配置しているので、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々にコンタクト領域４８を個別に配置する場合と比較して、画素トランジスタＱｔ及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２内での配置自由度を上げることができる。
　また、この第１実施形態に係る固体撮像装置１Ａは、素子形成領域２１ａの配置及びコンタクト領域４８の配置の両方を組み合わせて採用しているので、素子形成領域２１ａの配置及びコンタクト領域４８の配置の何れか一方を採用する場合と比較して、能動素子の配置自由度をより一層上げることが可能となると共に、光電変換セル２２を含む画素３の微細化をより一層図ることが可能となる。
　また、この第１実施形態に係る固体撮像装置１Ａは、第１光電変換領域２３Ｌに配置された画素トランジスタＱｔの一方の主電極領域４６と、第２光電変換領域２３Ｒに配置された画素トランジスタＱｔの一方の主電極領域４６とを平面視で２つの画素内分離領域３２の間で共有している。このため、第１光電変換領域２３Ｌに配置された画素トランジスタＱｔの一方の主電極領域４６と、第２光電変換領域２３Ｒに配置された画素トランジスタＱｔの一方の主電極領域４６とを個別に設ける場合と比較して、光電変換セル２２Ａ内での能動素子の配置自由を、より一層上げることが可能となる。
　また、光電変換セル２２Ａ（画素３）の平面サイズを大きくすることなく、画素トランジスタＱｔのゲート面積（ゲート長Ｌｇ×ゲート幅Ｗｇ）を大きくすることができ、光電変換セル２２Ａを含む画素３の平面サイズの増加を抑制しつつ低ノイズ化を図ることができる。
　〔第２実施形態〕
　この第２実施形態に係る固体撮像装置は、上述の第１実施形態の図４に示す光電変換セル２２Ａに替えて図８に示す光電変換セル２２Ｂを備えている。第２実施形態の図８に示す光電変換セル２２Ｂは、基本的に上述の第１実施形態の図４に示す光電変換セル２２Ａと同様の構成になっており、平面パターンが異なっている。
　即ち、図４に示す第１実施形態の光電変換セル２２Ａは、上述したように、素子分離領域３３で区画された素子形成領域２１ａ、２１ｂ１及び２１ｂ２と、素子分離領域３３で区画された１つの給電領域２１ｚと、を含む平面パターンになっている。そして、素子形成領域２１ａの一端側（第１光電変換領域２３Ｌ側）及び他端側（第２光電変換領域２３Ｒ側）の各々に画素トランジスタＱｔが設けられ、素子形成領域２１ｂ１及び２１ｂ２の各々に転送トランジスタＴＲ１，ＴＲ２及び電荷保持領域ＦＤ１，ＦＤ２が設けられている。そして、給電領域２１ｚが平面視で２つの画素内分離領域３２の間に配置され、この給電領域２１ｚに第１及び第２光電変換領域２３Ｌ，２３Ｒで共有されたコンタクト領域４８が設けられている。
　これに対して、図８に示すように、この第２実施形態の光電変換セル２２Ｂは、素子分離領域３３で区画され、かつ第１及び第２光電変換領域２３Ｌ，２３Ｒに亘って配置された１つ素子形成領域２１ｃと、素子分離領域３３で区画され、かつ第１及び第２光電変換領域２３Ｌ，２３Ｒの各々に配置された２つの給電領域２１ｚを含む平面パターンになっている。そして、この１つの素子形成領域２１ｃに、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の転送トランジスタＴＲ１，ＴＲ２及び電荷保持領域ＦＤ１，ＦＤ２と、２つの画素トランジスタＱｔと、が設けられている。そして、２つの給電領域２１ｚの各々にｐ型のコンタクト領域４８が設けられている。
　図８に示すように、素子形成領域２１ｃは、第１及び第２光電変換領域２３Ｌ，２３Ｒに亘って延伸し、かつ平面視で２つの画素内分離領域３２の間を横切る第１部分２１ｃ１と、この第１部分２１ｃ１のＸ方向の一端側及び他端側の各々から、光電変換セル２２Ｂを挟んでＸ方向に延伸する２つの画素分離領域３１ａ及び３１ｂのうちの一方の画素分離領域３１ａ側に突出する一対の第２部分２１ｃ２と、を含む。また、素子形成領域２１ｃは、第１部分２１ｃ１のＸ方向の一端側及び他端側の各々から、光電変換セル２２Ｂを挟んでＸ方向に延伸する２つの画素分離領域３１のうちの他方の画素分離領域３１ｂ側に突出する一対の第３部分２１ｃ３を更に含む。一対の第２部分２１ｃ２は、平面視で２つの画素内分離領域３２のうちの一方（画素分離領域３１ａ側）の画素内分離領域３２の両側に配置されている。一対の第３部分２１ｃ３は、平面視で２つの画素内分離領域３２のうちの他方（画素分離領域３１ｂ側）の画素内分離領域３２の両側に配置されている。即ち、この第２実施形態の素子形成領域２１ｃは、見方を変えれば、図４に示す第１実施形態の素子形成領域２１ａ、２１ｂ１及び２１ｂ２を一体化したＨ字形状の平面パターンになっている。
　素子形成領域２１ｃは、詳細に図示していないが、図５から図７に示す第１実施形態の素子形成領域２１ａ及び２１ｂ１，２１ｂ２と同様に、半導体層２１の第１の面Ｓ１側の表層部に設けられていると共に、半導体層２１の厚さ方向（Ｚ方向）において、ｐ型の半導体領域２４を介して第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５と重畳している。
　図８に示すように、２つの給電領域２１ｚにおいて、一方（第１光電変換領域２３Ｌ側）の給電領域２１ｚは、素子形成領域２１ｃの一対の第２部分２１ｃ２のうちの一方（第１光電変換領域２３Ｌ側）の第２部分２１ｃ２と、画素分離領域３１（３１ａ）との間に配置されている。他方（第２光電変換領域２３Ｒ側）の給電領域２１ｚは、素子形成領域２１ｃの一対の第２部分２１ｃ２のうちの他方（第２光電変換領域２３Ｒ側）の第２部分２１ｃ２と、画素分離領域３１（３１ａ）との間に配置されている。
　２つの画素トランジスタＱｔにおいて、一方（第１光電変換領域２３Ｌ側）の画素トランジスタＱｔは、素子形成領域２１ｃの第１部分２１ｃ１及び一方の第２部分２１ｃ２に亘って配置されている。他方（第２光電変換領域２３Ｒ側）の画素トランジスタＱｔは、素子形成領域２１ｃの第１部分２１ｃ１及び他方の第２部分２１ｃ２に亘って配置されている。
　２つの電荷保持領域ＦＤ１，ＦＤ２において、一方（第１光電変換領域２３Ｌ側）の電荷保持領域ＦＤ１は、素子形成領域２１ｃの一方の第３部分２１ｃ３の先端部に配置されている。他方（第２光電変換領域２３Ｒ側）の電荷保持領域ＦＤ２は、素子形成領域２１ｃの他方の第３部分２１ｃ３の先端部に配置されている。
　２つの転送トランジスタＴＲ１，ＴＲ２において、一方（第１光電変換領域２３Ｌ側）の転送トランジスタＴＲ１は、素子形成領域２１ｃの第１部分２１ｃ１及び一方の第３部分２１ｃ３に亘って配置されている。他方（第２光電変換領域２３Ｒ側）の画素トランジスタＱｔ２は、素子形成領域２１ｃの第１部分２１ｃ１及び他方の第３部分２１ｃ３に亘って配置されている。
　この第２実施形態の光電変換セル２２Ｂにおいても、素子形成領域２１ｃが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で２つの画素内分離領域３２の間を横切っている。したがって、この第２実施形態に係る固体撮像装置においても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　また、転送トランジスタＴＲ１，ＴＲ２と、電荷保持領域ＦＤ１，ＦＤ２との間が素子分離領域３３で分離されていない、換言すれば、転送トランジスタＴＲ１，ＴＲ２と、電荷保持領域ＦＤ１，ＦＤ２との間に素子分離領域３３が設けられていないので、転送トランジスタＴＲ１，ＴＲ２による信号電荷の転送がし易くなる。
　また、この第２実施形態の光電変換セル２２Ｂは、素子分離領域３３で区画された１つの素子形成領域２１ｃに、第１光電変換領域２３Ｌの転送トランジスタＴＲ１及び電荷保持領域ＦＤ１と、第２光電変換領域２３Ｒの転送トランジスタＴＲ２及び電荷保持領域ＦＤ２とを配置しているので、上述の第１実施形態の光電変換セル２２Ａと比較して、光電変換セル２２Ａ内での能動素子の配置自由度を、より一層上げることが可能である。
　なお、この第２実施形態の光電変換セル２２Ｂにおいても、２つの画素内分離領域３２の間がオーバーフローパスとして機能する。
　また、この第２実施形態の光電変換セル２２Ｂにおいても、上述の第１実施形態の光電変換セル２２Ａと同様に、図４から図７に示すｐ型の半導体領域２４、光電変換部２５及びｎ型の半導体領域２６を備えている。
　〔第３実施形態〕
　この第３実施形態に係る固体撮像装置は、上述の第１実施形態の図４に示す光電変換セル２２Ａに替えて図９に示す光電変換セル２２Ｃを備えている。図９に示す第３実施形態の光電変換セル２２Ｃは、基本的に第１実施形態の光電変換セル２２Ａと同様の構成になっており、平面パターンが異なっている。
　即ち、図９に示すように、この第３実施形態に係る光電変換セル２２Ｃは、素子分離領域３３で区画された素子形成領域２１ａの２つの第２部分２１ａ２において、一方の第２部分２１ａ２のＹ方向の長さが他方の第２部分２１ａ２のＹ方向の長さよりも短くなっている。そして、平面視で、この一方の第２部分２１ａ２と、光電変換セル２２Ｃを挟んでＸ方向に延伸する２つの画素分離領域３１のうちの一方の画素分離領域３１ａとの間に、素子分離領域３３で区画された給電領域２１ｚが設けられている。そして、この給電領域２１ｚにｐ型のコンタクト領域４８が設けられている。
　また、この第３実施形態に係る光電変換セル２２Ｃは、２つの素子形成領域２１ｂ１，２１ｂ２の各々が方形状の平面パターンになっている。そして、第１光電変換領域２３Ｌにおいて、素子形成領域２１ｂ１の画素分離領域３１ｂ側に電荷保持領域ＦＤ１が設けられ、素子形成領域２１ｂ１の画素分離領域３１ｃ側に転送トランジスタＴＲ１が設けられている。また、第２光電変換領域２３Ｒにおいて、素子形成領域２１ｂ２の画素分離領域３１ｂ側に電荷保持領域ＦＤ２が設けられ、素子形成領域２１ｂ２の画素分離領域３１ｄ側に転送トランジスタＴＲ２が設けられている。
　この第３実施形態に係る光電変換セル２２Ｃにおいても、素子形成領域２１ａが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で２つの画素内分離領域３２の間を横切っている。したがって、この第３実施形態に係る固体撮像装置においても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　また、この第３実施形態に係る光電変換セル２２Ｃでは、ｐ型のコンタクト領域４８が第１光電変換領域２３Ｌのみに設けられている。このため、第２光電変換領域２３Ｒの画素トランジスタＱｔのゲート面積（ゲート長Ｌｇ×ゲート幅Ｗｇ）を第１光電変換領域２３Ｌの画素トランジスタＱｔのゲート面積よりも大きくすることができ、低ノイズ化を図ることが可能となる。この画素トランジスタＱｔの低ノイズ化は、ゲート面積が大きい方の画素トランジスタＱｔを読出し回路に含まれる増幅トランジスタとして利用する場合に特に有用である。
　なお、この第３実施形態の光電変換セル２２Ｃにおいても、２つの画素内分離領域３２の間がオーバーフローパスとして機能する。
　また、この第３実施形態の光電変換セル２２Ｃにおいても、上述の第１実施形態の光電変換セル２２Ａと同様に、図４から図７に示すｐ型の半導体領域２４、光電変換部２５及びｎ型の半導体領域２６を備えている。
　また、この第３実施形態では、素子形成領域２１ａの一対の第２部分２１ａ２において、第１光電変換領域２３Ｌ側の第２部分２１ａ２のＹ方向の長さを第２光電変換領域２３Ｒ側の第２部分２１ａ２のＹ方向の長さよりも短くした場合について説明したが、本技術はこの第３実施形態に限定されない。例えば、素子形成領域２１ａの一対の第２部分２１ａ２において、第２光電変換領域２３Ｒ側の第２部分２１ａ２のＹ方向の長さを第１光電変換領域２３Ｌ側の第２部分２１ａ２のＹ方向の長さよりも短くしてもよい。この場合、平面視でＹ方向の長さが短い方の第２部分２１ａ２と画素分離領域３１ａとの間に給電領域２１ｚ及びコンタクト領域４８を配置する。要するに、素子形成領域２１ａの一対の第２部分２１ａ２の何れか一方の第２部分２１ａ２のＹ方向の長さを他方の第２部分２１ａ２のＹ方向の長さよりも短くし、Ｙ方向の長さ短い方の第２部分２１ａ２と画素分離領域３１ａとの間に、第１及び第２光電変換領域２３Ｌ，２３Ｒで共有するコンタクト領域４８を配置する。
　〔第４実施形態〕
　この第４実施形態に係る固体撮像装置は、上述の第１実施形態の図４に示す光電変換セル２２Ａに替えて図１０に示す光電変換セル２２Ｄを備えている。図１０に示す第４実施形態の光電変換セル２２Ｄは、基本的に図４に示す第１実施形態の光電変換セル２２Ａと同様の構成になっており、平面パターン及び画素内分離領域の構成が異なっている。
　即ち、図１０に示すように、この第４実施形態の光電変換セル２２Ｄは、素子分離領域３３で区画され、かつ第１及び第２光電変換領域２３Ｌ，２３Ｒに亘って配置された素子形成領域２１ｄ及び２１ｅと、素子分離領域３３で区画され、かつ第１及び第２光電変換領域２３Ｌ，２３Ｒの各々に配置された２つの給電領域２１ｚを含む平面パターンになっている。そして、素子形成領域２１ｄに２つの画素トランジスタＱｔが設けられている。そして、素子形成領域２１ｅに２つの転送トランジスタＴＲ１，ＴＲ２と、１つの電荷保持領域ＦＤとが設けられている。そして、２つの給電領域２１ｚの各々にｐ型のコンタクト領域４８が設けられている。
　また、図１０に示すように、この第４実施形態の光電変換セル２２Ｄは、第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとの間に配置され、かつ半導体層２１の厚さ方向に延伸する第２分離領域として、図４に示す第１実施形態の画素内分離領域３２に替えて画素内分離領域３４を含む。
　図１０に示すように、画素内分離領域３４は、平面視で第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとの間に配置され、光電変換セル２２Ｄを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂの各々から離間している。即ち、この第４実施形態の光電変換セル２２Ｄは、Ｘ方向において互いに隣り合う第１光電変換領域２３Ｌと第２光電変換領域２３Ｌｂとが、Ｘ方向に延伸する２つの画素分離領域３１ａ，３１ｂの各々から離間する画素内分離領域３４で選択的に仕切られている。
　画素内分離領域３４は、詳細に図示していないが、上述の第１実施形態の図５から図７を参照して説明すれば、第１実施形態の画素内分離領域３２と同様に、例えば、半導体層２１の第２の面Ｓ２から第１の面Ｓ１側に向かって延伸する溝部内に絶縁膜が埋め込まれ、かつ半導体層２１の第１の面Ｓ１側の素子分離領域３３と一体化されたトレンチ分離構造になっている。
　図１０に示すように、素子形成領域２１ｄは、素子形成領域２１ｅよりも、平面視で光電変換セル２２Ｄを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの一方の画素分離領域３１ａ側に配置されている。そして、素子形成領域２１ｅは、素子形成領域２１ｄよりも、平面視で光電変換セル２２Ｄを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの他方の画素分離領域３１ｂ側に配置されている。素子形成領域２１ｄ及び２１ｅの各々は、詳細に図示していないが、図５から図７に示す第１実施形態の素子形成領域２１ａ及び２１ｂ１，２１ｂ２と同様に、半導体層２１の第１の面Ｓ１側の表層部に設けられていると共に、半導体層２１の厚さ方向（Ｚ方向）において、ｐ型の半導体領域２４を介して第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５と重畳している。
　図１０に示すように、素子形成領域２１ｄは、第１及び第２光電変換領域２３Ｌ，２３Ｒに亘ってＸ方向に延伸し、かつ平面視で画素内分離領域３４と、Ｘ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの一方の画素分離領域３１ａとの間を横切る第１部分２１ｄ１と、この第１部分２１ｄ１のＸ方向の一端側及び他端側の各々から、一方の画素分離領域３１ａ側とは反対側、換言すれば素子形成領域２１ｅ側に突出する一対の第２部分２１ｄ２と、を含む。そして、一対の第２部分２１ｄ２の各々は、平面視で画素内分離領域３４の両側にそれぞれ素子分離領域３３を介して配置されている。即ち、素子形成領域２１ｄは、平面視で素子形成領域２１ｅ側、換言すればＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの他方の画素分離領域３１ｂ側が開放されたＵ字形状の平面パターンになっている。
　図１０に示すように、素子形成領域２１ｄには、２つの画素トランジスタＱｔが設けられている。２つの画素トランジスタＱｔのうちの一方は、素子形成領域２１ｄの２つの角部のうちの一方に配置されている。２つの画素トランジスタＱｔのうちの他方は、素子形成領域２１ｄの２つの角部のうちの他方の角部に配置されている。換言すれば、一方の画素トランジスタＱｔは、素子形成領域２１ｄの第１部分２１ｄ１及び一方の第２部分２１ｄ２に亘って配置されている。また、他方の画素トランジスタＱｔは、素子形成領域２１ｄの第１部分２１ｄ１及び他方の第２部分２１ｄ２に亘って配置されている。即ち、この第４実施形態の光電変換セル２２Ａも、第１及び第２光電変換領域２３Ｌ，２３Ｌの各々に画素トランジスタＱｔが設けられている。
　図１０に示すように、素子形成領域２１ｅは、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々に亘って延伸し、かつ平面視で画素内分離領域３４と、光電変換セル２２Ｄを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの他方の画素分離領域３１ｂとの間を横切る第１部分２１ｅ１と、この第１部分２１ｅ１のＸ方向の一端側及び他端側の各々から、他方の画素分離領域２１ｂとは反対側、換言すれば素子形成領域２１ｄ側に突出する一対の第２部分２１ｅ２と、を含む。そして、一対の第２部分２１ｅ２の各々は、平面視で画素内分離領域３４の両側にそれぞれ素子分離領域３３を介して配置されている。即ち、素子形成領域２１ｅは、平面視で素子形成領域２１ｄ側、換言すればＸ方向に延伸する２つの画素分離領域３１のうちの一方の画素分離領域３１（３１ａ）側が開放された逆Ｕ字形状の平面パターンになっている。そして、素子形成領域２１ｅの一対の第２部分２１ｅ２は、平面視で素子分離領域３３を介して素子形成領域２１ｄの一対の第２部分２１ｄ２と隣り合っている。
　図１０に示すように、素子形成領域２１ｅには、２つの転送トランジスタＱｔと、１つの電荷保持領域ＦＤと、が設けられている。２つの転送トランジスタＱｔのうち、一方の転送トランジスタＱｔは第１光電変換領域２３Ｌに配置され、他方の転送トランジスタＱｔは第２光電変換領域２３Ｒに配置されている。
　一方（第１光電変換領域２３Ｌ）の転送トランジスタＱｔは、光電変換セル２２Ｄを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの他方の画素分離領域３１ｂと、光電変換セル２２Ｄを挟んでＹ方向に延伸する２つの画素分離領域３１ｃ，３１ｄのうちの一方の画素分離領域３１ｃとがなす角部側に配置されている。そして、この角部と一方の転送トランジスタＱｔとの間に、２つの給電領域２１ｚのうちの一方の給電領域２１ｚが配置されている。そして、この一方の給電領域２１ｚにｐ型のコンタクト領域４８が設けられている。
　他方（第２光電変換領域２３Ｒ）の転送トランジスタＱｔは、光電変換セル２２Ｄを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの他方の画素分離領域３１ｂと、光電変換セル２２Ｄを挟んでＹ方向に延伸する２つの画素分離領域３１ｃ，３１ｄのうちの他方の画素分離領域３１ｄとがなす角部側に配置されている。そして、この角部と他方の転送トランジスタＱｔとの間に、２つの給電領域のうちの他方の給電領域２１ｚが配置されている。そして、この他方の給電領域２１ｚにｐ型のコンタクト領域４８が設けられている。
　詳細に図示していなが、この第４実施形態の光電変換セル２２Ｄにおいても、図４から図７に示す上述の第１実施形態の光電変換セル２２Ａと同様に、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘ってｐ型の半導体領域２４が設けられている。そして、この第４実施形態のｐ型の半導体領域は、上述の第１実施形態のｐ型の半導体領域２４とは異なり、光電変換セル２２Ｄを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂの各々と画素内分離領域３４との間を横切っている。そして、２つの給電領域２１ｚの各々のコンタクト領域（ｐ型の半導体領域）４８は、半導体層の第１の面Ｓ１側において、ｐ型の半導体領域２４内に設けられている。
　図１０に示すように、ｎ型の電荷保持領域ＦＤは、素子形成領域２１ｅの第１部分２１ｅ１であって、光電変換セル２２を挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの他方の画素分離領域３１ｂと、画素内分離領域３４との間に設けられている。このｎ型の電荷保持領域ＦＤは、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々で共有されている。そして、この電荷保持領域ＦＤは、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の転送トランジスタＴＲ１，ＴＲ２のドレイン領域として機能し、各々の光電変換部２５（第１実施形態の図５参照）から各々の転送トランジスタＴＲ１，ＴＲ２を介して転送された信号電荷を保持する。そして、この第４実施形態の光電変換セル２２Ｄは、Ｘ方向に延伸する２つの画素分離領域３１（３１ａ，３１ｂ）の各々と画素内分離領域３４との間がオーバーフローパスとして機能する。
　この第４実施形態の光電変換セル２２Ｄは、上述の第１実施形態の光電変換セル２２Ａと同様に、素子形成領域２１ｄが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で画素分離領域３１（３１ａ，３１ｂ）と画素内分離領域３４との間を横切っている。したがって、この第４実施形態に係る固体撮像装置においても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　また、この第４実施形態の光電変換セル２２Ｄは、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒで１つのｎ型の電荷保持領域ＦＤを共有している。そして、このｎ型の電荷保持領域ＦＤは、平面視で画素分離領域３１（３１ｂ）と画素内分離領域３４との間に配置されている。したがって、この第４実施形態の光電変換セル２２Ｄは、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々にｎ型の電荷蓄積領域ＦＤを配置する場合と比較して、画素トランジスタＱｔ及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２内での配置自由度を上げることが可能となる。
　また、この第４実施形態の光電変換セル２２Ｄは、素子形成領域２１ｄの配置及び電荷保持領域ＦＤの配置の両方を組み合わせて採用しているので、素子形成領域２１ｄの配置及び電荷保持領域ＦＤの配置の何れか一方を採用する場合と比較して、画素トランジスタＱｔ及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２内での配置自由を、より一層上げることが可能となる。
　なお、この第４実施形態の光電変換セル２２Ｄでは、画素内分離領域３４と画素分離領域３１（３１ａ，３１ｂ）との間がオーバーフローパスとして機能する。
　また、この第４実施形態の光電変換セル２２Ｄにおいても、上述の第１実施形態の光電変換セル２２Ａと同様に、図４から図７に示すｐ型の半導体領域２４、光電変換部２５及びｎ型の半導体領域２６を備えている。
　〔第５実施形態〕
　この第５実施形態に係る固体撮像装置は、基本的に上述の第４実施形態に係る固体撮像装置と同様の構成になっており、光電変換セルの平面パターンが異なっている。
　即ち、この第５施形態に係る固体撮像装置は、上述の第４実施形態の図１０に示す光電変換セル２２Ｄに替えて図１１に示す光電変換セル２２Ｅを備えている。この第５実施形態の図１０に示す光電変換セル２２Ｅは、基本的に上述の第４実施形態の図１０に示す光電変換セル２２Ｄと同様の構成になっており、平面パターンが異なっている。
　即ち、図１１に示すように、この第５実施形態の光電変換セル２２Ｅは、素子分離領域３３で区画され、かつ第１及び第２光電変換領域２３Ｌ，２３Ｒの各々に互いに分離して配置された２つの素子形成領域２１ｆと、素子分離領域３３で区画され、かつ第１及び第２光電変換領域２３Ｌ，２３Ｒの各々に亘って配置された素子形成領域２１ｅと、を有する平面パターンになっている。また、この第５実施形態の光電変換セル２２Ｅは、光電変換セル２２Ｅを挟んでＸ方向に延伸する２つの画素分離領域３１（３１ａ，３１ｂ）のうちの一方の画素分離領域３１（３１ａ）と、画素内分離領域３４との間に配置された給電領域２１ｚを含む平面パターンになっている。そして、２つの素子形成領域２１ｆの各々に画素トランジスタＱｔが設けられている。そして、給電領域２１ｚにｐ型のコンタクト領域（ｐ型の半導体領域）４８が設けられている。
　図１１に示すように、２つの素子形成領域２１ｆの各々は、平面視でＹ方向に延伸し、かつ画素内分離領域３４及び給電領域２１ｚを挟んで互いに隣り合って配置されている。そして、画素トランジスタＱｔは、ソース領域及びドレイン領域がＹ方向に並ぶ向きで２つの素子形成領域２１ｆの各々に設けられている。
　図１１に示すように、この第５実施形態の素子形成領域２１ｅは、図１０に示す上述の第４実施形態の素子形成領域２１ｅとは平面パターンが若干異なるが、図１０に示す素子形成領域２１ｅと同様に、第１部分２１ｅ１と、一対の第２部分２１ｅ２とを含む。そして、この第５実施形態の素子形成領域２１ｅにおいても、図１０に示す第４実施形態の素子形成領域２１ｅと同様の配置で２つ転送トランジスタＴＲ１，ＴＲ２及び１つの電荷保持領域ＦＤが設けられている。
　図１１に示すように、この第５実施形態のコンタクト領域４８は、上述の第４実施形態の図１０に示すコンタクト領域４８とは異なり、平面視で光電変換セル２２Ｅを挟んでＸ方向に延伸する２つの画素分離領域３１（３１ａ，３１ｂ）のうちの一方の画素分離領域３１（３１ａ）と画素内分離領域３４との間に配置され、第１及び第２光電変換領域２３Ｌ，２３Ｒで共有されている。
　素子形成領域２１ｆ及び２１ｅの各々は、詳細に図示していないが、図５から図７に示す第１実施形態の素子形成領域２１ａ及び２１ｂ１，２１ｂ２と同様に、半導体層２１の第１の面Ｓ１側の表層部に設けられていると共に、半導体層２１の厚さ方向（Ｚ方向）において、ｐ型の半導体領域２４を介して第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５と重畳している。
　なお、上述の第４実施形態では、図１１に示すように、平面視で画素分離領域３１ｂと画素分離領域３１ｃとがなす角部側、及び、画素分離領域３１ｂと画素分離領域３１ｄとがなす角部側にそれぞれ給電領域２１ｚ及びｐ型のコンタクト領域４８を配置している。これに対して、この第５実施形態では、各々の角部側への給電領域２１ｚ及びコンタクト領域４８の配置は行っておらず、第１及び第２光電変換領域２３Ｌ，２３Ｒで共有された給電領域２１ｚ及びコンタクト領域４８を画素内分離領域３４と画素分離領域３１ａとの間に配置している。
　この第５実施形態に係る光電変換セル２２Ｅは、上述の第４実施形態と同様に、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒが共有するｎ型の電荷保持領域ＦＤを、平面視で画素分離領域３１（３１ｂ）と画素内分離領域３４との間に配置しているので、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々にｎ型の電荷蓄積領域ＦＤを配置する場合と比較して、画素トランジスタＱｔ及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２内での配置自由度を上げることができる。
　また、この第５実施形態の光電変換セル２２Ｅは、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒが共有するｐ型のコンタクト領域４８を、平面視で画素分離領域３１（３１ａ）と画素内分離領域３４との間に配置しているので、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々にｐ型のコンタクト領域４８を配置する場合と比較して、画素トランジスタＱｔ及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２内での配置自由度を上げることができる。
　また、この第５実施形態の光電変換セル２２Ｅは、ｎ型の電荷保持領域ＦＤの配置及びｐ型のコンタクト領域４８の配置の両方を組み合わせて採用しているので、ｎ型の電荷保持領域ＦＤの配置及びｐ型のコンタクト領域４８の配置の何れか一方を採用する場合と比較して、画素トランジスタＱｔ及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２内での配置自由を、より一層上げることが可能となる。
　なお、この第５実施形態の光電変換セル２２Ｅにおいても、画素内分離領域３４と画素分離領域３１ａ，３１ｂとの間がオーバーフローパスとして機能する。
　また、この第５実施形態の光電変換セル２２Ｅにおいても、上述の第１実施形態の光電変換セル２２Ａと同様に、図４から図７に示すｐ型の半導体領域２４、光電変換部２５及びｎ型の半導体領域２６を備えている。
　〔第６実施形態〕
　この第６実施形態に係る固体撮像装置は、図１０に示す第４実施形態の光電変換セル２Ｄに替えて図１２に示す光電変換セル２２Ｆを備えている。図１２に示す第６実施形態の光電変換セル２２Ｆは、基本的に図１０に示す第４実施形態に係る光電変換セル２２Ｄと同様の構成になっており、平面パターンが異なっている。
　即ち、図１０に示す第４実施形態の光電変換セル２２Ｄは、平面視で画素分離領域３１（３１ｂ）側の２つの角部側の各々に給電領域２１ｚ及びｐ型のコンタクト領域４８を配置した平面パターンになっている。
　これに対して、図１２に示すように、この第６実施形態の光電変換セル２２Ｆは、平面視で画素内分離領域３４を挟んで第１及び第２光電変換領域２３Ｌ，２３Ｒの各々に素子分離領域３３で区画された給電領域２１ｚが設けられている。そして、この２つの給電領域２１ｚの各々にはｐ型のコンタクト領域４８が設けられている。
　２つのｐ型のコンタクト領域４８のうち、一方（第１光電変換領域２３Ｌ側）のｐ型のコンタクト領域４８は、第１光電変換領域２３Ｌにおいて、平面視で素子形成領域２１ｄの一方の第２部分２１ｄ２と、素子形成領域２１ｅの一方の第２部分２１ｅ２との間に配置されている。また、他方（第２光電変換領域２３Ｒ側）のｐ型のコンタクト領域４８は、第２光電変換領域２３Ｒにおいて、平面視で素子形成領域２１ｄの他方の第２部分２１ｄ２と、素子形成領域２１ｅの他方の第２部分２１ｅ２との間に配置されている。
　この第６実施形態の光電変換セル２２Ｆは、上述の第４実施形態と同様に、素子形成領域２１ｄが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で画素分離領域３１（３１ａ，３１ｂ）と画素内分離領域３４との間を横切っている。
　また、この第６実施形態の光電変換セル２２Ｆは、上述の第４実施形態と同様に、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒが共有するｎ型の電荷保持領域ＦＤを、平面視で画素分離領域３１（３１ｂ）と画素内分離領域３４との間に配置している。
　そして、この第６実施形態の光電変換セル２２Ｆにおいても、素子形成領域２１ｄの配置及び電荷保持領域ＦＤの配置の両方を組み合わせて採用している。
　したがって、この第６実施形態の光電変換セル２２Ｆにおいても、上述の第４実施形態の光電変換セル２２Ｄと同様の効果がえられる。
　なお、この第６実施形態の光電変換セル２２Ｆにおいても、画素内分離領域３４と画素分離領域３１（３１ａ，３１ｂ）との間がオーバーフローパスとして機能する。
　また、この第６実施形態の光電変換セル２２Ｆにおいても、上述の第１実施形態の光電変換セル２２Ａと同様に、図４から図７に示すｐ型の半導体領域２４、光電変換部２５及びｎ型の半導体領域２６を備えている。
　〔第７実施形態〕
　この第７実施形態に係る固体撮像装置は、図１２に示す第６実施形態の光電変換セル２２Ｆに替えて図１３に示す光電変換セル２２Ｇを備えている。図１３に示す第７実施形態の光電変換セル２２Ｇは、基本的に図１２に示す第６実施形態の光電変換セル２２Ｆと同様の構成になっており、平面パターンが異なっている。
　即ち、図１３に示すように、この第７実施形態に係る光電変換セル２２Ｇは、素子分離領域３３で区画された素子形成領域２１ｄの一対の第２部分２１ｄ２において、他方（第２光電変換領域２３Ｒ側）の第２部分２１ａ２のＹ方向の長さが一方（第１光電変換領域２３Ｌ側）の第２部分２１ａ２のＹ方向の長さよりも長くなっている。そして、平面視で、一方の第２部分２１ａ２と、素子形成領域２１ｅの一対の第２部分２１ｅ２のうちの一方の第２部分２１ｅ２との間に、素子分離領域３３で区画された給電領域２１ｚが設けられている。そして、この給電領域２１ｚにｐ型のコンタクト領域４８が設けられている。
　また、この第７実施形態に係る光電変換セル２２Ｇは、素子形成領域２２ｄの第２光電変換領域２３Ｒ側の角部に配置された画素トランジスタＱｔのゲート面積が、素子形成領域２２ｄの第１光電変換領域２３Ｌ側の角部に配置された画素トランジスタＱｔのゲート面よりも大きくなっている。
　この第７実施形態に係る光電変換セル２２Ｇにおいても、素子形成領域２１ｄが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で画素分離領域３１（３１ａ）と画素内分離領域３４との間を横切っている。したがって、この第７実施形態の光電変換セル２２Ｇにおいても、上述の第６実施形態の光電変換セル２２Ｆと同様の効果が得られる。
　〔第８実施形態〕
　この第８実施形態に係る固体撮像装置は、図１４に示す光電変換セル２２Ｈを備えている。この第８実施形態の光電変換セル２２Ｈは、基本的に上述の第１実施形態の図４に示す光電変換セル２２Ａと同様の構成になっており、平面パターンが異なっている。
　即ち、図１４に示すように、この第８実施形態の光電変換セル２２Ｈは、図４に示す２つの素子形成領域２１ｂ１，２１ｂ２と、１つの給電領域２１ｚとを含み、更に図４に示す素子形成領域２１ａに替えて、図１１に示す２つの素子形成領域２１ｆを含む。そして、給電領域２１ｚにｐ型のコンタクト領域４８が設けられている。
　即ち、この第８実施形態の光電変換セル２２Ｈは、素子分離領域３３によって区画された５つの半導体領域を含む。具体的には、５つの半導体領域は、２つのｐ型の半導体領域２４及び２４と、２組の一対の主電極領域（ｎ型の半導体領域）４６及び４７と、１つのｐ型のコンタクト領域（ｐ型の半導体領域）４８と、を含む。
　そして、表現を変えれば、５つの半導体領域は、第１転送トランジスタ（転送トランジスタＴＲ１）が設けられた第１半導体領域（ｐ型の半導体領域２４）と、第２転送トランジスタ（転送トランジスタＴＲ２）が設けられた第２半導体領域（ｐ型の半導体領域２４）と、を含む。また、５つの半導体領域は、第１及び第２転送トランジスタ（転送トランジスタＴＲ１及びＴＲ２）以外の第１画素トランジスタ（画素トランジスタＱｔ）が設けられた第３半導体領域（一対の主電極領域（ｎ型の半導体領域）４６及び４７）と、第１及び第２転送トランジスタ（転送トランジスタＴＲ１及びＴＲ２）以外の第２画素トランジスタ（画素トランジスタＱｔ）が設けられた第４半導体領域（一対の主電極領域（ｎ型の半導体領域）４６及び４７）と、ｐ型の半導体領域（ｐ型のコンタクト領域４８）と、を含む。
　図１４に示すように、この第８実施形態の給電領域２１ｚ及びコンタクト領域４８は、平面視で２つの画素内分離領域３２の間に配置され、図４に示す第１実施形態の給電領域２１ｚ及びｐ型のコンタクト領域４８よりもＹ方向の長さが長くなっている。そして、この第８実施形態の２つの素子形成領域２１ｆは、給電領域２１ｚ、コンタクト領域４８、及び画素分離領域３１ａ側の画素内分離領域３２を挟んでＸ方向に互いに隣り合って第１及び第２光電変換領域２３Ｌ，２３Ｒに個別に配置されている。また、この第８実施形態の２つの素子形成領域２１ｂ１，２１ｂ２は、給電領域２１ｚ、コンタクト領域４８及び画素分離領域３１ｂ側の画素内分離領域３２を挟んでＸ方向に互いに隣り合って第１及び第２光電変換領域２３Ｌ，２３Ｒに個別に配置されている。
　この第８実施形態の光電変換セル２２Ｈにおいても、上述の第１実施形態と同様に、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒで共有されたｐ型のコンタクト領域４８を、平面視で２つの画素内分離領域３２の間に配置しているので、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々にコンタクト領域４８を個別に配置する場合と比較して、画素トランジスタＱｔ及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２内での配置自由度を上げることができる。
　なお、この第８実施形態に係る固体撮像装置は、表現（見方）を変えた場合、図１４、図５から図７を参照して説明すると、以下の構成を含む。
　即ち、この第８実施形態に係る固体撮像装置は、半導体基板としての半導体層２１に設けられた第１画素（画素３）と、この第１画素と平面視で互いに隣り合う（隣接する）他の画素３とを分離する第１領域（平面形状が四角形部分の画素分離領域３１）と、第１画素内に設けられた光電変換部２５が平面視で遮られた第２領域（画素以内部分の画素内分離領域３２）とを含むトレンチと、を備えている。ここで、トレンチは、図５から図７に示す半導体層２１の厚さ方向に延伸し、半導体層２１の第１の面Ｓ１及び第２の面Ｓ２に亘って貫通する構成と、半導体層２１の厚さ方向に延伸し、半導体層２１の第１の面Ｓ１及び第２の面Ｓ２の少なくとも何れか一方の面から離間する構成とを含む。この第８実施形態では、トレンチは、これに限定されないが、例えは半導体層２１を貫通している。
　そして、平面視で第２領域は、第１画素（画素３）に設けられた第１フローティングディフュージョン領域（電荷保持領域ＦＤ１）と、第２フローティングディフュージョン領域（電荷保持領域ＦＤ２）との間に第１部分（一方の画素内分離領域３２）を有する。また、平面視で第２領域は、第１画素（画素３）に設けられた第１トランジスタ（一方の画素トランジスタＱｔ）と第２トランジスタ（他方の画素トランジスタＱｔ）との間に第２部分（他方の画素内分離領域３２）を有する。
　そして、平面視で第２領域の第１部分（一方の画素内分離領域３２）と、第２領域の第２部分（画素内分離領域３２との間にｐ型のコンタクト領域４８が設けられている。
　平面視で第２領域の第１部分（一方の画素内分離領域３２）と、コンタクト領域４８と、第２領域の第２部分（他方の画素内分離領域３２）とは、この順番でＹ方向（第１方向）に沿って並んでいる。
　第１トランジスタ（一方の画素トランジスタＱｔ）の一方の主電極領域（第１コンタクト）４６と、ゲート電極４５と、他方の主電極領域（第２コンタクト）４７とは、この順番でＹ方向（第１方向）に沿って並んでいる。
　第２トランジスタ（他方の画素トランジスタＱｔ）の一方の主電極領域（第３コンタクト）４６と、ゲート電極４５と、他方の主電極領域（第４コンタクト）４７とは、この順番でＹ方向（第１方向）に沿って並んでいる。
　コンタクト領域４８は、画素３の中心に設けられ、ｐ型の半導体領域（不純物領域）で構成されている。
　更に表現（見方）を変えた場合、この第８実施形態に係る固体撮像装置は、半導体基板に設けられた第１画素（画素３）と、この第１画素と平面視で互いに隣り合う（隣接する）他の画素３とを分離する分離領域とを有する。分離領域は、平面視でＹ方向において互いに反対側に位置する第１部分（画素分離領域３１ａ）及び第２部分（画素分離領域３１ｂ）と、Ｘ方向において互いに反対側に位置する第３部分（画素分離領域３１ａ）及び第４部分（画素分離領域３１ｂ）と、平面視で第１部分（画素分離領域３１ａ）と第２部゛分（画素分離領域３１ｂ）との間に設けられた第５部分（一方の画素内分離領域３２）及び第６部分（他方の画素内分離領域３２）とを含む。第１部分（画素分離領域３１ａ）と第２部分（画素分離領域３１ｂ）とは対向し、第３部分（画素分離領域３１ｃ）と第４部分（画素分離領域３１ｄ）とは対向している。
　そして、平面視で第１画素（画素３）は、分離領域の第１部分乃至第４部分（画素分離領域３１ａから３１ｄ）に囲まれている。
　そして、平面視で第５部分（一方の画素内分離領域３２）と第６部分（他方の画素内分離領域３２）との間にｐ型のコンタクト領域４８が設けられている。
　そして、第５部分（一方の画素内分離領域３２）は第１部分（画素分離領域３１ａ）と接し、第６部分（他方の画素内分離領域３２）は第２部分（画素分離領域３１ｂ）と接している。
　平面視で第１部分（画素分離領域３１ａ）と第５部分（一方の画素内分離領域３２）とがなす角（角度）は垂直であり、また、平面視で第２部分（画素分離領域３１ｂ）と第６部分（他方の画素内分離領域３２）とがなす角（角度）も垂直である。換言すれば、平面視で第５部分（一方の画素内分離領域３２）は第１部分（画素分離領域３１ａ）に対して垂直に突出し、また、第６部分（他方の画素内分離領域３２）は第２部分（画素分離領域３１ａ）に対して垂直に突出する。この第５部分（一方の画素内分離領域３２）及び第６部分（他方の画素内分離領域３２）は、「突起部」若しくは「凸部」として機能し、「突起部」若しくは「凸部」と表現することができる。
　平面視で第５部分（一方の画素内分離領域３２）と、コンタクト領域４８と、第６部分（他方の画素内分離領域３２）とは、この順番でＹ方向（第１方向）に沿って並んでいる。
　第１トランジスタ（一方の画素トランジスタＱｔ）の第１コンタクト（主電極領域４６４６）と、ゲート電極４５と、第２コンタクト（主電極領域４７）とは、この順番でＹ方向（第１方向）に沿って並んでいる。
　平面視で第２トランジスタ（他方の画素トランジスタＱｔ）の第３コンタクト（主電極領域４６）と、ゲート電極４５と、第４コンタクト（の主電極領域４７）とは、この順番でＹ方向（第１方向）に沿って並んでいる。
　コンタクト領域４８は、画素３の中心に設けられ、ｐ型の半導体領域（不純物領域）で構成されている。
　〔第９実施形態〕
　この第９実施形態に係る固体撮像装置は、上述の第１実施形態の図４に示す光電変換セル２２Ａに替えて図１５に示す光電変換セル２２Ｉを備えている。図１５に示す第９実施形態の光電変換セル２２Ｉは、基本的に上述の第１の実施形態の図４に示す光電変換セル２２Ａと同様の構成になっており、平面パターンが異なっている。
　即ち、図１５に示すように、この第９実施形態の光電変換セル２２Ｉは、図４に示す２つの素子形成領域２１ｂ１，２１ｂ２と、図４に示す第１実施形態の給電領域２１ｚに替えて上述の第２実施形態の図８に示す２つの給電領域２１ｚとを含む。また、この第９実施形態の光電変換セル２２Ｉは、図４に示す素子形成領域２１ａに替えて、図１５に示すように、素子分離領域３３で区画された素子形成領域２１ｇを含む。そして、２つの給電領域２１ｚの各々にｐ型のコンタクト領域４８が設けられている。
　図１５に示すように、この第９実施形態の２つの素子形成領域２１ｂ１，２１ｂ２は、上述の第１実施形態と同様に、画素分離領域３１ｂ側の画素内分離領域３２を挟んでＸ方向に互いに隣り合って第１及び第２光電変換領域２３Ｌ，２３Ｒに個別に配置されている。また、この第９実施形態の２つの給電領域２１ｚは、上述の第２実施形態と同様に、画素分離領域３１ａ側の画素内分離領域３２を挟んでＸ方向に互いに隣り合って第１及び第２光電変換領域２３Ｌ，２３Ｒに個別に配置されている。
　図１５に示すように、素子形成領域２１ｇは、平面視で、第１光電変換領域２３Ｌの素子形成領域２１ｂ１と給電領域２１ｚとの間、２つの画素内分離領域３２の間、及び第２光電変換領域２２Ｒの素子形成領域２１ｂ１と給電領域２１ｚとの間に亘って配置されている。そして、素子形成領域２１ｇには１つの画素トランジスタＱｔが設けられている。画素トランジスタＱｔは、ゲート電極４５が平面視で２つの画素内分離領域３２のを横切り、一方の主電極領域４７が素子形成領域２１ｇの第１光電変換領域２３Ｌ側に設けられ、他方の主電極領域４７が素子形成領域２１ｇの第２光電変換領域２３Ｒ側に設けられている。
　この第９実施形態の光電変換セル２２Ｉにおいても、第１実施形態の光電変換セル２２Ａと同様に、素子形成領域２１ｇが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で画素内分離領域３２の間を横切っている。したがって、この第９実施形態に係る固体撮像装置においても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　〔第１０実施形態〕
　この第１０実施形態に係る固体撮像装置は、上述の第６実施形態の図１２に示す光電変換セル２２Ｆに替えて図１６に示す光電変換セル２２Ｊを備えている。図１６に示す第１０実施形態の光電変換セル２２Ｊは、基本的に図１２に示す第６実施形態の光電変換セル２２Ｆと同様の構成になっており、平面パターンが異なっている。
　即ち、図１６に示すように、この第１０実施形態の光電変換セル２２Ｊは、図１２に示す第６実施形態の素子形成領域２１ｅ及び２つの給電領域２１ｚと、図１２に示す第６実施形態の素子形成領域２１ｄに替えて図１５に示す第９実施形態の素子形成領域２１ｇと、を含む。そして、この第１０実施形態の素子形成領域２１ｅの一対の第２部分２１ｅ２のＹ方向の長さは、第６実施形態の素子形成領域２１ｅの一対の第２部分２１ｅ２のＹ方向の長さよりも長くなっている。そして、この第１０実施形態の２つの給電領域２１ｚは、平面視で第６実施形態の２つの給電領域２１ｚよりも画素分離領域３１ａ側に配置されている。そして、素子形成領域２１ｇは、画素内分離領域３４と、Ｘ方向に延伸する２つの画素分離領域３１のうちの一方の画素分離領域３１（３１ａ）との間に配置されている。
　この第１０実施形態の光電変換セル２２Ｊは、上述の第６実施形態と同様に、素子形成領域２１ｇが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で画素分離領域３１（３１ａ）と画素内分離領域３４との間を横切っている。
　また、この第１０実施形態の光電変換セル２２Ｊは、上述の第６実施形態と同様に、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒが共有するｎ型の電荷保持領域ＦＤを、平面視で画素分離領域３１ｂと画素内分離領域３４との間に配置している。
　そして、この第１０実施形態の光電変換セル２２Ｊにおいても、素子形成領域２１ｇの配置及び電荷保持領域ＦＤの配置の両方を組み合わせて採用している。
　したがって、この第１０実施形態の光電変換セル２２Ｊにおいても、上述の第６実施形態の光電変換セル２２Ｆと同様の効果が得られる。
　〔第１１実施形態〕
　この第１１実施形態に係る固体撮像装置は、上述の第７実施形態の図１３に示す光電変換セル２２Ｇに替えて図１７に示す光電変換セル２２Ｋを備えている。図１７に示す第１１実施形態の光電変換セル２２Ｋは、基本的に図１３に示す第７実施形態の光電変換セル２２Ｇと同様の構成になっており、平面パターンが異なっている。
　即ち、図１７に示すように、この第１１実施形態の光電変換セル２２Ｋは、図１３に示す第７実施形態の素子形成領域２１ｅ及び給電領域２１ｚと、図１３に示す第７実施形態の素子形成領域２１ｄに替えて、素子分離領域３３で区画された素子形成領域２１ｈと、を含む。そして、素子形成領域２１ｈに１つの画素トランジスタＱｔが設けられている。そして、給電領域２１ｚには、ｐ型のコンタクト領域４８が設けられている。
　図１７に示すように、この第１１実施形態の素子形成領域２１ｈは、第１及び第２光電変換領域２３Ｌ，２３Ｒに亘って延伸し、画素分離領域３１（３１ａ）と画素内分離領域３４との間を横切っている。素子形成領域２１ｈは、平面視で画素分離領域３１ａと画素内分離領域３４との間を横切る第１部分２１ｈ１と、この第１部分２１ｈ１の一端側及び他端側のうちの何れか一方から、画素分離領域３１ａ側とは反対側、換言すれば素子形成領域２１ｅ側に向かって延伸する第２部分２１ｈ２とを含む。この第１１実施形態では、第２部分２１ｈ２は、第１部分２１ｈ１の他端側（第２光電変換領域２３Ｒ側）から素子形成領域２１ｅ側に向かって延伸している。
　素子形成領域２１ｈは、詳細に図示していないが、図５から図７に示す第１実施形態の素子形成領域２１ａ及び２１ｂ１，２１ｂ２と同様に、半導体層２１の第１の面Ｓ１側の表層部に設けられていると共に、半導体層２１の厚さ方向（Ｚ方向）において、ｐ型の半導体領域２４を介して第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５と重畳している。
　図１７に示すように、画素トランジスタＱｔは、ゲート電極４５が画素分離領域３１ａと画素内分離領域３４との間を横切り、一方の主電極領域４７が素子形成領域２１ｈの第１光電変換領域２３Ｌ側に設けられ、他方の主電極領域４７が素子形成領域２１ｈの第２光電変換領域２３Ｒ側に設けられている。
　この第１１実施形態の光電変換セル２２Ｋは、上述の第７実施形態と同様に、素子形成領域２１ｈが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で画素分離領域３１（３１ａ）と画素内分離領域３４との間を横切っている。
　また、この第１１実施形態の光電変換セル２２Ｋは、上述の第７実施形態と同様に、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒが共有するｎ型の電荷保持領域ＦＤを、平面視で画素分離領域３１（３１ｂ）と画素内分離領域３４との間に配置している。
　そして、この第１１実施形態の光電変換セル２２Ｋにおいても、素子形成領域２１ｈの配置及び電荷保持領域ＦＤの配置の両方を組み合わせて採用している。
　したがって、この第１１実施形態の光電変換セル２２Ｋにおいても、上述の第７実施形態の光電変換セル２２Ｇと同様の効果が得られる。
　〔第１２実施形態〕
　この第１２実施形態に係る固体撮像装置は、図１８に示す光電変換セル２２Ｌを備えている。図１８に示す第１２実施形態の光電変換セル２２Ｌは、基本的に上述の第７実施形態の図１３に示す光電変換セル２２Ｇと同様の構成になっており、素子形成領域２２ｄに設けられる画素トランジスタＱｔの個数が異なっている。
　即ち、上述の第７実施形態の図１３に示す光電変換セル２２Ｇは、素子形成領域２１ｄに２つの画素トランジスタＱｔを設けている。
　これに対して、図１８に示すように、この第１２実施形態の光電変換セル２２Ｌは、素子形成領域２１ｄの２つの角部の何れか一方の角部に画素トランジスタＱｔを配置している。この第１２実施形態では、素子形成領域２１ｄの第２光電変換領域２３Ｒ側の角部に画素トランジスタＱｔを配置している。
　この第１２実施形態の光電変換セル２２Ｌにおいても、上述の第７実施形態の光電変換セル２２Ｇと同様の効果が得られる。
　〔第１３実施形態〕
　この第１３実施形態では、４つの画素を含む画素ブロック（画素単位）毎に読出し回路が設けられた固体撮像装置について説明する。
　この第１３実施形態に係る固体撮像装置１Ｂは、図１９に示す画素ブロック（画素単位）６１Ｂ及び読出し回路１５Ｂを備えている。
　図１９及び図２０に示すように、画素ブロック６１Ｂは、複数の画素３を含む。この第１３実施形態では、画素ブロック６１Ｂは、これに限定されないが、例えば、平面視でＸ方向及びＹ方向のそれぞれ方向に２つずつの２×２配列で配置された４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）を含む。図１９及び図２０では主に１つの画素ブロック６１Ｂを図示しているが、画素ブロック６１Ｂは、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）のうち、画素３ａは、図２１Ａに示す光電変換セル２２Ｍ１を含む。画素３ｂは、図２１Ｂに示す光電変換セル２２Ｍ２を含む。画素３ｃは、図２１Ｃに示す光電変換セル２２Ｍ３を含む。画素３ｄは、図２２Ｄに示す光電変換セル２２Ｍ４を含む。光電変換セル２２Ｍ１、２２Ｍ２、２２Ｍ３及び２２Ｍ４の各々は、基本的に上述の第１実施形態の図４に示す光電変換セル２２Ａと同様の構成になっており、給電領域２１ｚの配置が異なっている。また、光電変換セル２２Ｍ１では、素子形成領域２１ａに画素トランジスタＱｔとして１つのリセットトランジスタＲＳＴが配置され、光電変換セル２２Ｍ２、２２Ｍ３及び２２Ｍ４の各々には、上述の第１実施形態の図４に示す光電変換セル２２Ａと同様に、素子形成領域２１ａに画素トランジスタＱｔとして増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬが配置されている。即ち、光電変換セル２２Ｍ１は、能動素子としてリセットトランジスタＲＳＴを含み、光電変換セル２２Ｍ２、２２Ｍ３及び２２Ｍ４の各々は、能動素子として増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを含む。そして、これらのトランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）は、上述の第１実施形態の図７に示す画素トランジスタＱｔと同様の構成になっている。
　図２１Ａから図２１Ｄに示すように、光電変換セル２２Ｍ１、２２Ｍ２、２２Ｍ３及び２２Ｍ４の各々は、平面視で素子形成領域２１ｂ１，２１ｂ２側であって２つの角部側にそれぞれ給電領域２１ｚが配置されている。そして、各々の給電領域２１ｚにはｐ型のコンタクト領域４８が設けられている。即ち、光電変換セル２２Ｍ１、２２Ｍ２、２２Ｍ３及び２２Ｍ４の各々は、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒの各々に、給電領域２１ｚ及びコンタクト領域４８が配置されている。
　図２１Ａに示すように、画素３ａの光電変換セル２２Ｍ１は、これに限定されないが、例えば第２光電変換領域２３Ｒ側にリセットトランジスタＲＳＴ（Ｑｔ）が配置され、第１光電変換領域２３Ｌ側では画素トランジスタの配置が省略されている。
　図２２Ｂに示すように、画素３ｂの光電変換セル２２Ｍ２は、これに限定されないが、例えば、第１光電変換領域２３Ｌ側に増幅トランジスタＡＭＰが配置され、第２光電変換領域２３Ｒ側に選択トランジスタＳＥＬが配置されている。
　図２２Ｃに示すように、画素３ｃの光電変換セル２２Ｍ３は、これに限定されないが、例えば、第１光電変換領域２３Ｌ側に増幅トランジスタＡＭＰが配置され、第２光電変換領域２３Ｒ側に選択トランジスタＳＥＬが配置されている。
　図２２Ｄに示すように、画素３ｄの光電変換セル２２Ｍ４は、これに限定されないが、例えば、第１光電変換領域２３Ｌ側に選択トランジスタＳＥＬが配置され、第２光電変換領域２３Ｒ側に増幅トランジスタＡＭＰが配置されている。
　即ち、光電変換セル２２Ｍ２及び２２Ｍ３と、光電変換セル２２Ｍ４とでは、第１及び第２光電変換領域２３Ｌ，２３Ｒに配置される増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬが逆になっている。
　＜光電変換セルの向き＞
　図２０に示すように、画素３ａの光電変換セル２２Ｍ１と、画素３ｂの光電変換セル２２Ｍ２とは、Ｘ方向において、画素３ａの第２光電変換領域２３Ｒと画素３ｂの第１光電変換領域２３Ｌとが互いに隣り合って配置されている。即ち、画素３ａのリセットトランジスタＲＳＴと、画素３ｂの増幅トランジスタＡＭＰとが、Ｘ方向において互いに隣り合っている。
　また、図２０に示すように、画素３ｃの光電変換セル２２Ｍ３と、画素３ｄの光電変換セル２２Ｍ４とは、Ｘ方向において、画素３ｃの第１光電変換領域２３Ｌと画素３ｄの第２光電変換領域２３Ｒとが互いに隣り合っている。即ち、画素３ｃの増幅トランジスタＡＭＰと、画素３ｄの増幅トランジスタＡＭＰとが、Ｘ方向において互いに隣り合っている。
　また、画素３ａの光電変換セル２２Ｍ１と、画素３ｃの光電変換セル２２Ｍ３とは、Ｙ方向において、画素３ａの第１光電変換領域２３Ｌと画素３ｃの第２光電変換領域２３Ｒとが互いに隣り合っていると共に、画素３ａの第２光電変換領域２３Ｒと画素３ｃの第１光電変換領域２３Ｌとが互いに隣り合っている。即ち、図２３に示すように、画素３ａの電荷保持領域ＦＤ１，ＦＤ２及び２つのコンタクト領域４８と、画素３ｃの電荷保持領域ＦＤ１，ＦＤ２及び２つのコンタクト領域４８とが、Ｙ方向において、それぞれ互いに隣り合っている。
　また、図２０に示すように、画素３ｂの光電変換セル２２Ｍ２と、画素３ｄの光電変換セル２２Ｍ４とは、Ｙ方向において、画素３ｂの第１光電変換領域２３Ｌと画素３ｄの第２光電変換領域２３Ｒとが互いに隣り合っていると共に、画素３ａの第２光電変換２３Ｒと画素３ｃの第１光電変換領域２３Ｌとが互いに隣り合っている。即ち、図２３に示すように、画素３ｂの電荷保持領域ＦＤ１，ＦＤ２及び２つのコンタクト領域４８と、画素３ｄの電荷保持領域ＦＤ１，ＦＤ２及び２つのコンタクト領域４８とが、Ｙ方向において、それぞれ画素分離領域３１を介して互いに隣り合っている。
　＜読出し回路＞
　図１９に示すように、４つの画素３ａ，３ｂ，３ｃ，３ｄの各々の電荷保持領域ＦＤ１，ＦＤ２には、導電経路６３を介して読出し回路１５Ｂの入力段が接続されている。読出し回路１５Ｂは、４つの画素３ａ，３ｂ，３ｃ，３ｄの各々の電荷保持領域ＦＤ１，ＦＤ２に保持された信号電荷を読出し、信号電荷に基づく画素信号を出力する。読出し回路１５Ｂは、４つの画素３ａ，３ｂ，３ｃ，３ｄ（８つの光電変換領域）で共有され、画素ブロック６１Ｂ毎に設けられている。
　読出し回路１５Ｂは、これに限定されないが、リセットトランジスタＲＳＴと、３つの増幅段セルＰｃ１、Ｐｃ２及びＰｃ３とを備えている。３つの増幅段セルＰｃ１、Ｐｃ２及びＰｃ３の各々は、直列に接続された増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを含む。
　読出し回路１５Ｂは、図２０に示す回路ブロック６２Ｂに含まれる画素トランジスタＱｔで構成されている。回路ブロック６２Ｂは、これに限定されないが、Ｙ方向に互いに隣り合って配置された２つの画素ブロック６１Ｂにおいて、一方の画素ブロック６１Ｂの画素３ａ及び画素３ｂに配置されたリセットトランジスタＴＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬと、他方の画素ブロック６１Ｂの画素３ｃ及び画素３ｄに配置された２つの増幅トランジスタＡＭＰ及び２つの選択トランジスタＳＥＬと、を含む。即ち、回路ブロック６２ＢはＹ方向に互いに隣り合う２つの画素ブロック６１Ｂに亘って配置されている。
　図１９に示す３つの増幅段セルＰｃ１、Ｐｃ２及びＰｃ３うち、１つの増幅段セルＰｃ１は、例えば、図１９及び図２１Ｂに示すように、一方の画素ブロック６１Ｂの画素３ｂの素子形成領域２１ａに一方の主電極領域４６を共有して配置された増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを含む。そして、残りの２つの増幅段セルＰｃ２及びＰｃ３は、図１９、図２１Ｃ及び図２１Ｄに示すように、他方の画素ブロック６１Ｂの画素３ｃ及び画素３ｄの各々に一方の主電極領域４６を共有して配置された増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを含む。
　この第１３実施形態の読出し回路１５Ｂにおいて、図１９に示すように、３つの増幅段セルＰｃ１，Ｐｃ１，Ｐｃ３の各々の増幅トランジスタＡＭＰは、ソース領域が各々の選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線ＶＤＤ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、３つの増幅段セルＰｃ１，Ｐｃ１，Ｐｃ３の各々の増幅トランジスタＡＭＰのゲート電極は、４つの画素３ａ，３ｂ，３ｃ，ｄ３の各々の光電変換セル２２Ｍ１，２２Ｍ２，２２Ｍ３，２２Ｍ４の電荷保持領域ＦＤ１，ＦＤ２、及びリセットトランジスタＲＳＴのソース領域とそれぞれ電気的に接続されている。
　また、３つの増幅段セルＰｃ１，Ｐｃ１，Ｐｃ３の各々の選択トランジスタＳＥＬは、各々のソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、各々のゲート電極同士が電気的接続されている。
　即ち、画素ブロック（画素単位）６１Ｂは、４つの各画素３（３ａ，３ｂ，３ｃ，３ｄ）の電荷保持領域ＦＤ１とＦＤ２とが互いに電気的に接続されている。そして、画素ブロック６１Ｂは、８つの電荷保持領域ＦＤ１，ＦＤ２が互いに電気的に接続されている。そして、８つの電荷保持領域ＦＤ１，ＦＤ２の各々は、増幅段セルＰｃ１の増幅トランジスタＡＭＰ（第１増幅トランジスタ）のゲート電極と電気的に接続されている。そして、８つの電荷保持領域ＦＤ１，ＦＤ２の各々は、増幅段セルＰｃ１の増幅トランジスタＡＭＰ（第１増幅トランジスタ）、増幅段セルＰｃ２の増幅トランジスタＡＭＰ（第２増幅トランジスタ）及び増幅段セルＰｃ３の増幅トランジスタＡＭＰ（第３増幅トランジスタ）の各々のゲート電極と電気的に接続されている。
　＜結線状態＞
　次に、画素ブロック５１Ｂの結線状態について、図２２から図２４を用いて説明する。図２３及び図２４は、図２２の一部を拡大した図であり、以下の説明では主に図２３及び図２４を用いて説明する。
　図２３に示すように、画素３ａの第１光電変換領域２３Ｌの電荷保持領域ＦＤ１と、画素３ｃの第２光電変換領域２３Ｒの電荷保持領域ＦＤ２とに、配線６３ｆ１が電気的接続されている。また、画素３ａの第２光電変換領域２３Ｒの電荷保持領域ＦＤ２と、画素３ｃの第１光電変換領域２３Ｌの電荷保持領域ＦＤ１とに、配線６３ｆ２が電気的接続されている。そして、画素３ａ及び画素３ｃの各々の第１及び第２光電変換領域２３Ｌ，２３Ｒにおいて、各々の転送トランジスタＴＲ１，ＴＲ２のゲート電極４３に、それぞれ個別に配線６３ｇが電気的に接続されている。
　また、画素３ｂの第１光電変換領域２３Ｌの電荷保持領域ＦＤ１と、画素３ｄの第２光電変換領域２３Ｒの電荷保持領域ＦＤ２とに、配線６３ｆ３が電気的に接続されている。また、画素３ｂの第２光電変換領域２３Ｒの電荷保持領域ＦＤ２と、画素３ｄの第１光電変換領域２３Ｌの電荷保持領域ＦＤ１とに、配線６３ｆ４が電気的接続されている。そして、画素３ｃ及び画素３ｄの各々の第１及び第２光電変換領域２３Ｌ，２３Ｒにおいて、各々の転送トランジスタＴＲ１，ＴＲ２のゲート電極４３に、それぞれ個別に配線６３ｇが電気的に接続されている。
　そして、この配線６３ｆ１，６３ｆ２，６３ｆ３，６３ｆ４と、各々の配線６３ｇとは、例えば１層目の金属配線層に並走、換言すれば並行して設けられている。そして、配線６３ｆ１，６３ｆ２，６３ｆ３，６３ｆ４及び各々の配線６３ｇは層間絶縁膜で覆われている。このため、画素３ａから画素３ｄにおいて、転送トランジスタＴＲ１，ＴＲ２の各々のゲート電極４３と、電荷保持領域ＦＤ１，ＦＤ２との間の容量を増やし、電荷保持領域ＦＤ１，ＦＤ２の昇圧が可能となる。
　図２３に示すように、画素３ａの第２光電変換領域２３Ｒ及び画素３ｃの第１光電変換領域２３Ｌの各々のコンタクト領域４８に配線６３ｖｓ１が電気的に接続されている。また、画素３ｂの第１光電変換領域２３Ｌ及び画素３ｄの第１光電変換領域２３Ｌの各々のコンタクト領域４８に、配線６３ｖｓ２が電気的に接続されている。
　そして、この配線６３ｖｓ１，６３ｖｓ２は、Ｙ方向に延伸し、かつＸ方向に並んで例えば多層配線層の１層目の金属配線層に設けられている。そして、平面視でＸ方向に延伸する画素分離領域３１とＹ方向に延伸する画素分離領域３１との交差部で一体化されている。そして、配線６３ｖｓ１，６３ｖｓ２は層間絶縁膜で覆われている。そして、配線６３ｖｓ１，６３ｖｓ２には、第１基準電位として例えば０Ｖが印加される。
　図２３に示すように、配線６３ｖｓ１，６３ｖｓ２は、Ｘ方向で互いに隣り合う画素３ａ及び画素３ｂにおいて、平面視で一方の画素３ａの電荷保持領域ＦＤ１，ＦＤ２と他方の画素３ｂの電荷保持領域ＦＤ１，ＦＤ２の間に配置されている。また、配線６３ｖｓ１，６３ｖｓ２は、Ｘ方向において互いに隣り合う画素３ｃ及び画素３ｄにおいて、平面視で一方の画素３ｃの電荷保持領域ＦＤ１，ＦＤ２と他方の画素３ｄの電荷保持領域ＦＤ１，ＦＤ２との間に配置されている。したがって、Ｘ方向に互に隣り合う一方の画素３ａ，３ｃの電荷保持領域ＦＤ１，ＦＤ２と、他方の画素３ｂ，３ｄの電荷保持領域ＦＤ１，ＦＤ２との間を配線６３ｖｓ１，６３ｖｓ２でシールドすることができる。
　図２４に示すように、Ｙ方向で互いに隣り合う２つの画素ブロック６１Ｂにおいて、１つの回路ブロック６２Ｂ内で他方の画素ブロック６１Ｂの画素３ｃの選択トランジスタＳＥＬのゲート電極４５に配線６３ｓ１が電気的に接続されている。また、他方の画素ブロック６１Ｂの画素３ｄ及び一方の画素ブロック６１Ｂの画素３ｂの各々の選択トランジスタＳＥＬのゲート電極４５に、配線６３ｓ２が電気的に接続されている。また、３つの増幅トランジスタＡＭＰの各々のゲート電極４５に配線６３ａが電気的に接続されている。そして、配線６３ｓ１、配線６３ｓ２及び配線６３ａは、例えば多層配線層の１層目の金属配線層に設けられ、Ｙ方向に延伸している。
　図２４に示すように、配線６３ａは、平面視で配線６３ｓ１と配線６３ｓ２との間に配置されている。換言すれば、配線６３ｓ１と配線６３ｓ２とは、平面視で配線６３ａを挟むようにして配置されている。したがって、画素３ａ及び３ｃの各々の電荷保持領域ＦＤ１，ＦＤ２と、画素３ｂ及び３ｄの各々の電荷保持領域ＦＤ１，ＦＤ２との信号干渉を低減することが可能となる。
　図２４に示すように、配線６３ａは、平面視で、画素３ａと画素３ｂとの間をＹ方向に延伸する幹線部６３ａ１と、この幹線部６３ａ１から画素３ａ側に延伸して画素３ａのリセットトランジスタＲＳＴの主電極領域４７と電気的に接続された幹線部６３ａ２と、この幹線部６３ａ１から画素３ｃ側に延伸して画素３ｃの増幅トランジスタＡＭＰのゲート電極４５と電気的に接続された幹線部６３ａ３とを含む。そして、配線６３ａは、図２３に示すように、配線６３ｆ２及び６３ｆ３と一体化されている。即ち、配線６３ａは、図１９に示す導電経路６３に含まれ、４つの画素３ａ，３ｂ，３ｃ，３ｄの各々の電荷保持領域ＦＤ１，ＦＤ２と電気的に接続され、更に読出し回路１５Ｂの３つの増幅段セルＰｃ１，Ｐｃ２，Ｐｃ３の各々の増幅トランジスタＡＭＰのゲート電極、及びリセットトランジスタＲＳＴのソース領域と電気的に接続されている。
　一方、配線６３ｓ１は、図２４に示すように、平面視で画素３ａと画素３ｃとに亘ってＹ方向に延伸する幹線部６３ｓ１１と、平面視でこの幹線部６３ｓ１１から画素３ｂ及び画素３ｄ側に向かって配線６３ａの２つの幹線部６３ａ２，６３ａ３の間を延伸する幹線部６３ｓ１２とを含む。このように、平面視で配線６３ｓ１（幹線部６３ｓ１２）が配線６３ａ（２つの幹線部６３ａ２）の間を延伸することにより、配線６３ａ及び昇圧配線６３ｓの各々に寄生容量が付加されるので、選択トランジスタＳＥＬ－増幅トランジスタＡＭＰ間容量を増やし、電荷保持領域ＦＤ１，ＦＤ２の昇圧が可能となる。
　この第１３実施形態に係る固体撮像装置１Ｂにおいても、光電変換セル２２Ｍ１，２２Ｍ２，２２Ｍ３，２２Ｍ４の各々の素子形成領域２１ａが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で２つの画素内分離領域３２の間を横切っている。したがって、この第１３実施形態に係る固体撮像装置１Ｂにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　〔第１４実施形態〕
　本技術の第１４実施形態に係る固体撮像装置１Ｃは、基本的に上述の第１３実施形態に係る固体撮像装置１Ｂと同様の構成になっており、以下の構成が異なっている。
　即ち、本技術の第１４実施形態に係る固体撮像装置１Ｃは、上述の第１３実施形態の図１９に示す読出し回路１５Ｂ、画素ブロック６１Ｂ及び回路ブロック６２Ｂに替えて図２５に示す読出し回路１５Ｃ、画素ブロック（画素単位）６１Ｃ及び回路ブロック６２Ｃを備えている。
　図２５及び図２６に示すように、この第１４実施形態の画素ブロック６１Ｃは、画素３ａが光電変換セル２２Ｍ５を含む。光電変換セル２２Ｍ５は、基本的に画素３ｂの光電変換セル２２Ｍ２と同様の構成になっており、素子形成領域２１ａに配置される画素トランジスタが異なっている。即ち、光電変換セル２２Ｍ５は、図２７に示すように、第１光電変換領域２３Ｌ側に画素トランジスタＱｔとして切替トランジスタＦＤＧが配置され、第２光電変換領域２３Ｒ側に画素トランジスタＱｔとしてリセットトランジスタＲＳＴが配置されている。
　図２６に示すように、画素３ａの光電変換セル２２Ｍ５と、画素３ｃの光電変換セル２２Ｍ２とは、Ｘ方向において、画素３ａの第２光電変換領域２３Ｒと画素３ｂの第１光電変換領域２３Ｌとが互いに隣り合って配置されている。また、画素３ａの光電変換セル２２Ｍ５と、画素３ｃの光電変換セル２２Ｍ２とは、Ｙ方向において、画素３ａの第１光電変換領域２３Ｌと画素３ｃの第２光電変換領域２３Ｒとが互いに隣り合っていると共に、画素３ａの第２光電変換２３Ｒと画素３ｃの第１光電変換領域２３Ｌとが互いに隣り合っている。
　図２５に示すように、４つの画素３ａ，３ｂ，３ｃ，３ｄの各々の電荷保持領域ＦＤ１，ＦＤ２には、導電経路６３を介して読出し回路１５Ｃの入力段が接続されている。読出し回路１５Ｃは、４つの画素３ａ，３ｂ，３ｃ，３ｄの各々の電荷保持領域ＦＤ１，ＦＤ２に保持された信号電荷を読出し、信号電荷に基づく画素信号を出力する。読出し回路１５Ｃは、４つの画素３ａ，３ｂ，３ｃ，３ｄで共有され、画素ブロック６１Ｃ毎に設けられている。
　読出し回路１５Ｃは、これに限定されないが、切替トランジスタＦＤＧ及びリセットトランジスタＲＳＴと、３つの増幅段セルＰｃ１、Ｐｃ２及びＰｃ３とを備えている。３つの増幅段セルＰｃ１、Ｐｃ２及びＰｃ３の各々は、直列に接続された増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを含む。
　読出し回路１５Ｃは、図２６に示す回路ブロック６２Ｃに含まれるトランジスタで構成されている。回路ブロック６２Ｃは、これに限定されないが、Ｙ方向に互いに隣り合って配置された２つの画素ブロック６１Ｃにおいて、一方の画素ブロック６１Ｃの画素３ａ及び画素３ｂに配置された切替トランジスタＦＤＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬと、他方の画素ブロック６１Ｃの画素３ｃ及び画素３ｄに配置された２つの増幅トランジスタＡＭＰ及び２つの選択トランジスタＳＥＬと、を含む。即ち、回路ブロック６２ＣはＹ方向に互いに隣り合う２つの画素ブロック６１Ｃに亘って配置されている。３つの増幅段セルＰｃ１、Ｐｃ２及びＰｃ３うち、１つの増幅段セルＰｃ１は、一方の画素ブロック６１Ｃの画素３ｂに直列接続で配置された増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを含み、残りの２つの増幅段セルＰｃ２及びＰｃ３は他方の画素ブロック６１Ｃの画素３ｃ及び画素３ｄの各々に直列接続で配置された増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを含む。
　図２５に示すように、切替トランジスタＦＤＧは、ソース領域が光電変換セル２２Ｍ２～２２Ｍ４及び２２Ｍ５の各々の電荷保持領域ＦＤ１，ＦＤ２と電気的に接続されていると共に、増幅段セルＰｃ１からＰｃ３の各々の増幅トランジスタＡＭＰのゲート電極と電気的に接続されている。そして、切替トランジスタＦＤＧは、ドレイン領域がリセットトランジスタＲＳＴのソース領域と電気的に接続されている。そして、切替トランジスタＦＤＧのゲート電極は、図２を参照して説明すれば、画素駆動線１０のうちの切替トランジスタ駆動線と電気的に接続されている。切替トランジスタＦＤＧは、電荷保持領域ＦＤ１，ＦＤ２による電荷保持、換言すれば導電経路６３による電荷保持を制御すると共に、増幅トランジスタＡＭＰで増幅される電位に応じた電圧の増倍率を調整する。
　即ち、画素ブロック６１Ｃの８つの電荷保持領域ＤＦ１，ＦＤ２の各々は、切替トランジスタＦＤＧと電気的に接続され、そして、この切替トランジスタＦＤＧを介してリセットトランジスタＲＳＴと電気的に接続されている。
　なお、図２５に示すように、切替トランジスタＦＤＧとリセットトランジスタＲＳＴとの間の接続ノード部には、容量Ｃｅが接続されている。この容量Ｃｅは、受動素子としての容量素子によって形成される容量や、互いに隣り合う配線によって形成される配線容量を含む。
　この第１４実施形態に係る固体撮像装置１Ｃにおいても、光電変換セル２２Ｍ２から２２Ｍ５の各々の素子形成領域２１ａが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で２つの画素内分離領域３２（図２２参照）の間を横切っている。したがって、この第１４実施形態に係る固体撮像装置１Ｃにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　〔第１５実施形態〕
　本技術の第１５実施形態に係る固体撮像装置１Ｄは、基本的に上述の第１３実施形態に係る固体撮像装置１Ｂと同様の構成になっており、以下の構成が異なっている。
　即ち、図２８及び図２９に示すように、この第１５実施形態に係る固体撮像装置１Ｄは、配線６３ｆ１、配線６３ｆ２、配線６３ｆ３及び配線６３ｆ４の結線形態が異なっている。その他の構成は上述の第１実施形態と同様である。
　図２８及び図２９に示す２×２配列の４つの画素３ａ，３ｂ，３ｃ，３ｄのうち、Ｙ方向で互に向かい合う画素３ａ及び画素３ｃにおいて、画素３ａの第１光電変換領域２３Ｌと、画素３ｃの第１光電変換領域２３Ｒとは、平面視で斜向かいになっている。そして、図２９に示すように、配線６３ｆ１は、画素３ａの第１光電変換領域２３Ｌの電荷保持領域ＦＤ１と、画素３ｃの第１光電変換領域２３Ｌの電荷保持領域ＦＤ１とを電気的に接続している。また、配線６３ｆ２は、画素３ａの第２光電変換領域２３Ｒの電荷保持領域ＦＤ２と、画素３ｃの第２光電変換領域２３Ｒの電荷保持領域ＦＤ２とを電気的に接続している。そして、配線６３ｆ１と配線６３ｆ２とは、二次元平面内でＸ字状に交差し、画素３ａ及び３ｃの各々の電荷保持領域ＦＤ１，ＦＤ２と電気的に接続されている。
　また、図２８及び図２９に示す２×２配列の４つの画素３ａ，３ｂ，３ｃ，３ｄのうち、Ｙ方向で互に向かい合う画素３ｂ及び画素３ｄにおいて、画素３ｂの第１光電変換領域２３Ｌと、画素３ｄの第１光電変換領域２３Ｒとは、平面視で斜向かいになっている。そして、図２９に示すように、配線６３ｆ３は、画素３ｂの第１光電変換領域２３Ｌの電荷保持領域ＦＤ１と、画素３ｄの第１光電変換領域２３Ｌの電荷保持領域ＦＤ１とを電気的に接続している。また、配線６３ｆ４は、画素３ａの第２光電変換領域２３Ｒの電荷保持領域ＦＤ２と、画素３ｄの第２光電変換領域２３Ｒの電荷保持領域ＦＤ２とを電気的に接続している。そして、配線６３ｆ３と配線６３ｆ４とは、二次元平面内でＸ字状に交差し、画素３ｂ及び３ｄの各々の電荷保持領域ＦＤ１，ＦＴ２と電気的に接続されている。
　このように、配線６３ｆ１と配線６３ｆ２とを交差させることにより、Ｙ方向で互いに隣り合う画素３ａ及び画素３ｃの各々の電荷保持領域ＦＤ１，ＦＤ２を最短の配線長で電気的に接続することができ、転送トランジスタＴＲ１，ＴＲ２と電荷保持領域ＦＤ１，ＦＤ２と間の寄生容量を減らすことができる。また、配線６３ｆ３と配線６３ｆ４とを交差させることにより、Ｙ方向で互いに隣り合う画素３ｂ及び画素３ｄの各々の電荷保持領域ＦＤ１，ＦＤ２を最短の配線長で電気的に接続することができ、転送トランジスタＴＲ１，ＴＲ２と電荷保持領域ＦＤ１，ＦＤ２と間の寄生容量を減らすことができる。これにより、光電変換効率を高くすることが可能となる。
　なお、この実施形態では、画素３ａが図２１Ａに示す光電変換セル２２Ｍ１を含む場合について説明したが、この配線６３ｆ１，６３ｆ３と配線６３ｆ２，６３ｆ４とを交差させる技術は、上述の第１４実施形態のように、画素３ａが図２１Ｂに示す光電変換セル２２Ｍ２を含む場合においても、適用することが可能である。
　〔第１６実施形態〕
　本技術の第１６実施形態に係る固体撮像装置１Ｅは、基本的に上述の第１４実施形態に係る固体撮像装置１Ｃと同様の構成になっており、画素ブロック及び読出し回路の構成が異なっている。
　即ち、この第１６実施形態に係る固体撮像装置１Ｅは、上述の第１４実施形態の図２５に示す画素ブロック６１Ｃ、読出し回路１５Ｃ及び回路ブロック６２Ｃに替えて、図３０及び図３１に示す画素ブロック６１Ｅ、読出し回路１５Ｅ及び回路ブロック６２Ｅを備えている。
　図３１に示すように、この第１６実施形態の画素ブロック６１Ｅは、Ｙ方向に沿って配列された３つの画素３（３ｅ，３ｆ，３ｇ）を含む。図３１では１つの画素ブロック６１Ｅを例示しているが、画素ブロック６１Ｅは、図２を参照して説明すれば、画素領域２Ａにおいて、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図３１に示すように、画素３ｅは光電変換セル２２Ｎ１を含み、画素３ｆは光電変換セル２２Ｎ２を含み、画素３ｇは光電変換セル２２Ｎ３を含む。この光電変換セル２２Ｎ１，２２Ｎ２，２２Ｎ３の各々は、基本的に上述の第１４実施形態の図２７に示す光電変換セル２２Ｍ５と同様の構成になっており、素子形成領域２１ａに配置された画素トランジスタの種類や、配置の向きが異なっている。
　図３１に示すように、画素３ｅの光電変換セル２２Ｎ１は、画素トランジスタとして、素子形成領域２１ａの第１光電変換領域２３Ｌ側に配置された増幅トランジスタＡＭＰと、素子形成領域２１ａの第２光電変換領域２３Ｒ側に配置された選択トランジスタＳＥＬとを含む。
　図３１に示すように、画素３ｆの光電変換セル２２Ｎ２は、画素トランジスタとして、素子形成領域２１ａの第１光電変換領域２３Ｌ側に配置された選択トランジスタＳＥＬと、素子形成領域２１ａの第２光電変換領域２３Ｒ側に配置された増幅トランジスタＡＭＰとを含む。
　図３１に示すように、画素３ｇの光電変換セル２２Ｎ３は、画素トランジスタとして、素子形成領域２１ａの第１光電変換領域２３Ｌ側に配置された切替トランジスタＦＤＧと、素子形成領域２１ａの第２光電変換領域２３Ｒ側に配置されたリセットトランジスタＲＳＴとを含む。
　画素３ｅの光電変換セル２２Ｎ１と、画素３ｆの光電変換セル２２Ｎ２とは、Ｙ方向において、平面視で増幅トランジスタＡＭＰ同士、及び選択トランジスタＳＥＬ同士が互いに向かい合う向きで配置されている。
　画素３ｆの光電変換セル２２Ｎ２と、画素３ｇの光電変換セル２２Ｎ３とは、Ｙ方向において、画素３ｆの第１光電変換領域２３Ｌと画素３ｇの第２光電変換領域２３Ｒとが互いに隣り合っていると共に、画素３ｆの第２光電変換２３Ｒと画素３ｇの第１光電変換領域２３Ｌとが互いに隣り合っている。即ち、画素３ｆの電荷保持領域ＦＤ１，ＦＤ２及び２つのコンタクト領域４８と、画素３ｇの電荷保持領域ＦＤ１，ＦＤ２及び２つのコンタクト領域４８とが、Ｙ方向において、それぞれ互いに隣り合っている。
　＜読出し回路＞
　図３０に示すように、３つの画素３ｅ，３ｆ，３ｇの各々の電荷保持領域ＦＤ１，ＦＤ２には、導電経路６３を介して読出し回路１５Ｅの入力段が接続されている。読出し回路１５Ｅは、３つの画素３ｅ，３ｆ，３ｇの各々の電荷保持領域ＦＤ１，ＦＤ２に保持された信号電荷を読出し、信号電荷に基づく画素信号を出力する。読出し回路１５Ｅは、３つの画素３ｅ，３ｆ，３ｇ（６つの光電変換領域）で共有され、画素ブロック６１Ｅ毎に設けられている。
　読出し回路１５Ｅは、これに限定されないが、切替トランジスタＦＤＧと、リセットトランジスタＲＳＴと、２つの増幅段セルＰｃ１及びＰｃ２とを備えている。この読出し回路１５Ｅは、基本的に上述の第１４実施形態の図２５に示す読出し回路１５Ｃと同様の構成になっており、増幅段セルの個数が異なっている。
　読出し回路１５Ｅは、図３１に示す回路ブロック６２Ｅに含まれる画素トランジスタで構成されている。回路ブロック６２Ｅは、上述の第１４実施形態の図２６に示す回路ブロック６２Ｃとは異なり、１つの画素ブロック６１Ｅ内の画素３ｅ，３ｆ，３ｇに配置された切替トランジスタＦＤＧ、リセットトランジスタＲＳＴ、２つの増幅トランジスタＡＭＰ及び２つの選択トランジスタＳＥＬを含む。
　＜結線状態＞
　次に、画素ブロックの結線状態について、図３２を用いて説明する。
　図３２に示すように、画素３ｆの光電変換セル２２Ｎ２の２つの電荷保持領域ＦＤ１，ＦＤ２と、画素３ｇの光電変換セル２２Ｎ３の２つの電荷保持領域ＦＤ１，ＦＤ２とに、配線６３ｆ５が電気的に接続されている。また、画素３ｅの光電変換セル２２Ｎ２の２つの電荷保持領域ＦＤ１，ＦＤ２に配線６３ｆ６が電気的に接続されている。この配線６３ｆ５及び配線６３ｆ６の各々は、例えば多層配線層の第１金属配線層に設けられ、層間絶縁膜で覆われている。
　配線６３ｆ５と配線６３ｆ６とは、例えば多層配線層の第２層目の金属配線層に設けられた６４ｆを介して電気的に接続されている。微細な画素３では、共有領域の二次元平面の幅が狭く、配線を引き回すのが難しくなるので、Ｙ方向において離間した配線６４ｆ５と配線６４ｆ６とを、第２層目の配線６４ｆを用いて電気的に接続することが好ましい。
　図３２に示すように、画素ブロック６１Ｅには、配線６３ｇ１、配線６３ｇ２、及び昇圧配線６３ｓが配置されている。配線６３ｇ１は、画素３ｅの増幅トランジスタＡＭＰのゲート電極４５と電気的に接続されている。配線６３ｇ２は、画素３ｆの増幅トランジスタＡＭＰのゲート電極４５と電気的に接続されている。昇圧配線６３ｓは、詳細に図示していないが、配線６３ｆ５及び配線６３ｆ６と電気的に接続されている。そして、配線６３ｇ１、配線６３ｇ２、及び昇圧配線６３ｓは、例えば多層配線層の第１金属配線層に並走して設けられている。そして、これらの配線６３ｇ１、配線６３ｇ２、及び昇圧配線６３ｓは、層間絶縁膜で覆われている。このため、図３０に示す導電経路６３に付加される容量が増加し、電荷保持領域ＦＤ１，ＦＤ２の昇圧が可能となる。
　図３２に示すように、この実施形態においても、配線６３ｖｓ１，６３ｖｓ２が設けられている。この配線６３ｖｓ１，６３ｖｓ２は、詳細に図示していないが、Ｘ方向に互に隣り合う画素ブロック間６１Ｅにおいて、一方の画素ブロック６１Ｅの電荷保持領域ＦＤ１，ＦＤ２と、他方の画素ブロック６１Ｅの電荷保持領域ＦＤ１，ＦＤ２との間に配置されている。したがって、Ｘ方向に互に隣り合う画素ブロック６１Ｅ間において、一方の画素ブロック６１Ｅの電荷保持領域ＦＤ１，ＦＤ２と、他方の画素ブロック６１Ｅの電荷保持領域ＦＤ１，ＦＤ２との間を配線６３ｖｓ１，６３ｖｓ２でシールドすることができる。
　この第１６実施形態に係る固体撮像装置１Ｅにおいても、光電変換セル２２Ｎ１，２２Ｎ２，２２Ｎ３の各々の素子形成領域２１ａが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で２つの画素内分離領域３２の間を横切っている。したがって、この第１６実施形態に係る固体撮像装置１Ｅにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　〔第１７実施形態〕
　本技術の第１７実施形態に係る固体撮像装置１Ｆは、基本的に上述の第１３実施形態と同様の構成になっており、画素の光電変換セルの構成が異なっている。
　即ち、この第１７実施形態に係る固体撮像装置１Ｆは、図２０に示す画素ブロック６１Ｂに替えて図３３に示す画素ブロック６１Ｆを備えている。
　画素ブロック６２Ｆは、例えば、平面視でＸ方向及びＹ方向のそれぞれ方向に２つずつの２×２配列で配置された４つの画素３（３ａ１，３ｂ１，３ｃ１，３ｄ１）を含む。図３３では主に１つの画素ブロック６１Ｆを図示しているが、画素ブロック６１Ｆは、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図３３に示すように、４つの画素３（３ａ１，３ｂ１，３ｃ１，３ｄ１）のうち、画素３ａ１は、光電変換セル２２Ｐ１を含む。画素３ｂ１は、光電変換セル２２Ｐ２を含む。画素３ｃは、光電変換セル２２Ｐ３を含む。画素３ｄは、光電変換セル２２Ｐ４を含む。光電変換セル２２Ｐ１、２２Ｐ２、２２Ｐ３及び２２Ｐ４の各々は、基本的に上述の第６実施形態の図１２に示す光電変換セル２２Ｆと同様の構成になっており、素子形成領域２１ｄに配置された画素トランジスタの種類や、配置向きが異なっている。その他の構成は、上述の第１３実施形態と同様である。
　図３３に示すように、画素３ａ１の光電変換セル２２Ｐ１は、画素トランジスタとして、素子形成領域２１ｄの第２光電変換領域２３Ｒ側に配置された増幅トランジスタＡＭＰを含み、素子形成領域２１ｄの第１光電変換領域２３Ｌ側には画素トランジスタは配置されていない。
　図３３に示すように、画素３ｂ２の光電変換セル２２Ｐ２は、画素トランジスタとして、素子形成領域２１ｄの第１光電変換領域２３Ｌ側に配置された増幅トランジスタＡＭＰと、素子形成領域２１ｄの第２光電変換領域２３Ｒ側に配置された選択トランジスタＳＥＬとを含む。
　図３３に示すように、画素３ｃ１の光電変換セル２２Ｐ３は、画素トランジスタとして、素子形成領域２１ｄの第１光電変換領域２３Ｌ側に配置された増幅トランジスタＡＭＰと、素子形成領域２１ｄの第２光電変換領域２３Ｒ側に配置された選択トランジスタＳＥＬとを含む。
　図３３に示すように、画素３ｄ１の光電変換セル２２Ｐ４は、画素トランジスタとして、素子形成領域２１ｄの第１光電変換領域２３Ｌ側に配置された選択トランジスタＳＥＬと、素子形成領域２１ｄの第２光電変換領域２３Ｒ側に配置された増幅トランジスタＡＭＰとを含む。
　図３３に示すように、画素３ａ１の光電変換セル２２Ｐ１と、画素３ｂ１の光電変換セル２２Ｐ２とは、Ｘ方向において、画素３ａ１の第２光電変換領域２３Ｒと画素３ｂ１の第１光電変換領域２３Ｌとが互いに隣り合って配置されている。即ち、画素３ａ１のリセットトランジスタＲＳＴと、画素３ｂ１の増幅トランジスタＡＭＰとが、Ｘ方向において互いに隣り合っている。
　また、図３３に示すように、画素３ｃ１の光電変換セル２２Ｐ３と、画素３ｄ１の光電変換セル２２Ｐ４とは、Ｘ方向において、画素３ｃ１の第１光電変換領域２３Ｌと画素３ｄ１の第２光電変換領域２３Ｒとが互いに隣り合っている。即ち、画素３ｃ１の増幅トランジスタＡＭＰと、画素３ｄ１の増幅トランジスタＡＭＰとが、Ｘ方向において互いに隣り合っている。
　また、画素３ａ１の光電変換セル２２Ｐ１と、画素３ｃ１の光電変換セル２２Ｐ３とは、Ｙ方向において、画素３ａ１の第１光電変換領域２３Ｌと画素３ｃ１の第２光電変換領域２３Ｒとが互いに隣り合っていると共に、画素３ａ１の第２光電変換２３Ｒと画素３ｃ１の第１光電変換領域２３Ｌとが互いに隣り合っている。即ち、図３３に示すように、画素３ａ１の電荷保持領域ＦＤと、画素３ｃ１の電荷保持領域ＦＤとが、Ｙ方向において、それぞれ互いに隣り合っている。
　また、図３３に示すように、画素３ｂ１の光電変換セル２２Ｐ２と、画素３ｄ１の光電変換セル２２Ｐ４とは、Ｙ方向において、画素３ｂ１の第１光電変換領域２３Ｌと画素３ｄ１の第２光電変換領域２３Ｒとが互いに隣り合っていると共に、画素３ａ１の第２光電変換２３Ｒと画素３ｃ１の第１光電変換領域２３Ｌとが互いに隣り合っている。即ち、図３３に示すように、画素３ｂ１の電荷保持領域ＦＤと、画素３ｄ１の電荷保持領域ＦＤとが、Ｙ方向において、それぞれ画素分離領域３１を介して互いに隣り合っている。
　この第１７実施形態に係る固体撮像装置１Ｆにおいても、光電変換セル２２Ｐ１，２２Ｐ２，２２Ｐ３，２２Ｐ４の各々の素子形成領域２１ｄが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で画素分離領域３１と画素内分離領域３２の間を横切っている。したがって、この第１７実施形態に係る固体撮像装置１Ｆにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　〔第１８実施形態〕
　本技術の第１８実施形態に係る固体撮像装置１Ｇは、基本的に上述の第１６実施形態に係る固体撮像装置１Ｅと同様の構成になっており、画素の光電変換セルの構成が異なっている。
　即ち、この第１８実施形態に係る固体撮像装置１Ｇは、図３１に示す画素ブロック６１Ｅに替えて図３４に示す画素ブロック６１Ｇを備えている。
　図３４に示すように、この第１８実施形態の画素ブロック６１Ｇは、Ｙ方向に沿って配列された３つの画素３（３ｅ１，３ｆ１，３ｇ１）を含む。図３４では１つの画素ブロック６１Ｇを例示しているが、画素ブロック６１Ｇは、図２を参照して説明すれば、画素領域２Ａにおいて、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図３４に示すように、画素３ｅ１は光電変換セル２２Ｑ１を含み、画素３ｆ１は光電変換セル２２Ｑ２を含み、画素３ｇ１は光電変換セル２２Ｑ３を含む。この光電変換セル２２Ｑ１，２２Ｑ２，２２Ｑ３の各々は、基本的に上述の第６実施形態の図１２に示す光電変換セル２２Ｆと同様の構成になっており、素子形成領域２１ｄに配置された画素トランジスタの種類や、配置の向きが異なっている。
　図３４に示すように、画素３ｅ１の光電変換セル２２Ｑ１は、画素トランジスタとして、素子形成領域２１ｄの第１光電変換領域２３Ｌ側に配置された増幅トランジスタＡＭＰと、素子形成領域２１ａの第２光電変換領域２３Ｒ側に配置された選択トランジスタＳＥＬとを含む。
　図３１に示すように、画素３ｆ１の光電変換セル２２Ｑ２は、画素トランジスタとして、素子形成領域２１ｄの第１光電変換領域２３Ｌ側に配置された選択トランジスタＳＥＬと、素子形成領域２１ｄの第２光電変換領域２３Ｒ側に配置された増幅トランジスタＡＭＰとを含む。
　図３１に示すように、画素３ｇ１の光電変換セル２２Ｑ３は、画素トランジスタとして、素子形成領域２１ｄの第１光電変換領域２３Ｌ側に配置された切替トランジスタＦＤＧと、素子形成領域２１ｄの第２光電変換領域２３Ｒ側に配置されたリセットトランジスタＲＳＴとを含む。
　画素３ｅ１の光電変換セル２２Ｑ１と、画素３ｆ１の光電変換セル２２Ｑ２とは、Ｙ方向において、平面視で増幅トランジスタＡＭＰ同士、及び選択トランジスタＳＥＬ同士が互いに向かい合う向きで配置されている。
　画素３ｆ１の光電変換セル２２Ｑ２と、画素３ｇ１の光電変換セル２２Ｑ３とは、Ｙ方向において、画素３ｆ１の第１光電変換領域２３Ｌと画素３ｇ１の第２光電変換領域２３Ｒとが互いに隣り合っていると共に、画素３ｆ１の第２光電変換２３Ｒと画素３ｇ１の第１光電変換領域２３Ｌとが互いに隣り合っている。即ち、画素３ｆ１の電荷保持領域ＦＤ及び２つの転送トランジスタＴＲ１，ＴＲ２と、画素３ｇ１の電荷保持領域ＦＤ及び２つの転送トランジスタＴＲ１，ＴＲ２とが、Ｙ方向において、それぞれ互いに隣り合っている。
　この第１８実施形態に係る固体撮像装置１Ｇにおいても、光電変換セル２２Ｑ１，２２Ｑ２，２２Ｑ３，２２Ｑ４の各々の素子形成領域２１ｄが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で画素分離領域３１と画素内分離領域３２の間を横切っている。したがって、この第１８実施形態に係る固体撮像装置１Ｇにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　〔第１９実施形態〕
　本技術の第１９実施形態に係る固体撮像装置１Ｈは、基本的に上述の第１３実施形態に係る固体撮像装置１Ｂと同様の構成になっており、以下の構成が異なっている。
　即ち、本技術の第１９実施形態に係る固体撮像装置１Ｈは、上述の第１３実施形態の図１９及び図２０に示す画素ブロック６１Ｂ及び回路ブロック６２Ｂに替えて、図３５及び図３６に示す画素ブロック６１Ｈ及び回路ブロックを６２Ｈ備えている。
　また、本技術の第１９実施形態に係る固体撮像装置１Ｈは、図３６から図３９に示すように、中継配線７１、導電パッド７２、中継配線７３及び導電パッド７４を備えている。
　図３５に示すように、画素ブロック６１Ｈは、複数の画素３を含む。この第１９実施形態では、画素ブロック６１Ｈは、これに限定されないが、例えば、平面視でＸ方向及びＹ方向のそれぞれ方向に２つずつの２×２配列で配置された４つの画素３（３ａ２，３ｂ２，３ｃ２，３ｄ２）を含む。図３６では主に１つの画素ブロック６１Ｈを図示しているが、画素ブロック６１Ｈは、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図３６から図３９に示すように、４つの画素３（３ａ２，３ｂ２，３ｃ２，３ｄ２）のうち、画素３ａ２は、光電変換セル２２Ｒ１を含む。画素３ｂ２は、光電変換セル２２Ｒ２を含む。画素３ｃ２は、光電変換セル２２Ｒ３を含む。画素３ｄ２は、光電変換セル２２Ｒ４を含む。この光電変換セル２２Ｒ１、２２Ｒ２、２２Ｒ３及び２２Ｒ４の各々は、基本的に上述の第１３実施形態の図２１Ａから図２１Ｄに示す光電変換セル２２Ｍ１、２２Ｍ２、２２Ｍ３及び２２Ｍ４と同様の構成になっており、素子形成領域２１ｂ１，２１ｂ２の平面パターンが異なっていると共に、転送トランジスタＴＲ１，ＴＲ２、電荷保持領域ＦＤ１，ＦＤ２及び給電領域２１ｚの配置が異なっている。
　図３６、図３７及び図３９に示すように、光電変換セル２２Ｒ１、２２Ｒ２、２２Ｒ３及び２２Ｒ４の各々は、平面視で素子形成領域２１ａ側であって、画素内分離領域３２の両側に、それぞれ給電領域２１ｚが配置されている。そして、各々の給電領域２１ｚにはｐ型のコンタクト領域４８が設けられている。即ち、光電変換セル２２Ｒ１、２２Ｒ２、２２Ｒ３及び２２Ｒ４の各々は、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒの各々に、給電領域２１ｚ及びコンタクト領域４８が配置されている。
　また、図３６及び図３８に示すように、光電変換セル２２Ｒ１、２２Ｒ２、２２Ｒ３及び２２Ｒ４の各々は、平面視で転送トランジスタＴＲ１，ＴＲ２のゲート電極４３と画素内分離領域３２との間に電荷保持領域ＦＤ１，ＦＤ２が配置されている。
　また、図３６及び図３８に示すように、光電変換セル２２Ｒ１及び２２Ｒ３の各々の転送トランジスタＴＲ１，ＴＲ２は、平面視で光電変換セル２２Ｒ１と光電変換セル２２Ｒ３との間の画素分離領域３１を挟むようにして互いに隣り合って（向かい合って）配置されている。同様に、光電変換セル２２Ｒ２及び２２Ｒ４の各々の転送トランジスタＴＲ１，ＴＲ２においても、平面視で光電変換セル２２Ｒ２と光電変換セル２２Ｒ４との間の画素分離領域３１を挟むようにして互いに隣り合って（向かい合って）配置されている。
　図３７に示すように、画素３ａ２の光電変換セル２２Ｒ１は、これに限定されないが、例えば第２光電変換領域２３Ｒ側に選択トランジスタＳＥＬ（Ｑｔ）が配置され、第１光電変換領域２３Ｌ側では画素トランジスタの配置が省略されている。
　図３７に示すように、画素３ｂ２の光電変換セル２２Ｒ２は、これに限定されないが、例えば、第１光電変換領域２３Ｌ側に増幅トランジスタＡＭＰが配置され、第２光電変換領域２３Ｒ側に選択トランジスタＳＥＬが配置されている。
　図３９に示すように、画素３ｃ２の光電変換セル２２Ｒ３は、これに限定されないが、例えば、第１光電変換領域２３Ｌ側に増幅トランジスタＡＭＰが配置され、第２光電変換領域２３Ｒ側に選択トランジスタＳＥＬが配置されている。
　図３９に示すように、画素３ｄ２の光電変換セル２２Ｒ４は、これに限定されないが、例えば、第１光電変換領域２３Ｌ側に選択トランジスタＳＥＬが配置され、第２光電変換領域２３Ｒ側に増幅トランジスタＡＭＰが配置されている。
　＜光電変換セルの向き＞
　図３６及び図３７に示すように、画素３ａ２の光電変換セル２２Ｒ１と、画素３ｂ２の光電変換セル２２Ｒ２とは、Ｘ方向において、画素３ａ２の第２光電変換領域２３Ｒと画素３ｂ２の第１光電変換領域２３Ｌとが互いに隣り合って配置されている。即ち、画素３ａ２のリセットトランジスタＲＳＴと、画素３ｂ２の増幅トランジスタＡＭＰとが、Ｘ方向において互いに隣り合っている。
　また、図３６及び図３９に示すように、画素３ｃ２の光電変換セル２２Ｒ３と、画素３ｄ２の光電変換セル２２Ｒ４とは、Ｘ方向において、画素３ｃ２の第１光電変換領域２３Ｌと画素３ｄ２の第２光電変換領域２３Ｒとが互いに隣り合っている。即ち、画素３ｃ２の増幅トランジスタＡＭＰと、画素３ｄ２の増幅トランジスタＡＭＰとが、Ｘ方向において互いに隣り合っている。
　また、図３６及び図３８に示すように、画素３ａ２の光電変換セル２２Ｒ１と、画素３ｃ２の光電変換セル２２Ｒ３とは、Ｙ方向において、画素３ａ２の第１光電変換領域２３Ｌと画素３ｃ２の第２光電変換領域２３Ｒとが互いに隣り合っていると共に、画素３ａ２の第２光電変換２３Ｒと画素３ｃ２の第１光電変換領域２３Ｌとが互いに隣り合っている。即ち、図３８に示すように、画素３ａ２の電荷保持領域ＦＤ１，ＦＤ２と、画素３ｃ２の電荷保持領域ＦＤ１，ＦＤ２とが、Ｙ方向において、平面視でそれぞれ画素分離領域３１を介して互いに隣り合っている。
　また、図３６及び図３８に示すように、画素３ｂ２の光電変換セル２２Ｒ２と、画素３ｄ２の光電変換セル２２Ｒ４とは、Ｙ方向において、画素３ｂ２の第１光電変換領域２３Ｌと画素３ｄ２の第２光電変換領域２３Ｒとが互いに隣り合っていると共に、画素３ａ２の第２光電変換２３Ｒと画素３ｃ２の第１光電変換領域２３Ｌとが互いに隣り合っている。即ち、図３８に示すように、画素３ｂ２の電荷保持領域ＦＤ１，ＦＤ２と、画素３ｄ２の電荷保持領域ＦＤ１，ＦＤ２とが、Ｙ方向において、平面視でそれぞれ画素分離領域３１を介して互いに隣り合っている。
　なお、詳細に図示していないが、図３７及び図３９を参照して説明すれば、Ｙ方向に配列された２つの画素ブロック６１Ｈにおいて、Ｙ方向で互いに隣り合う画素３ａ２の給電領域２１ｚと、画素３ｃ２の給電領域２１ｚとは、平面視でそれぞれ画素分離領域３１を介して互いに隣り合っている。また、Ｙ方向に配列された２つの画素ブロック６１Ｈにおいて、Ｙ方向で互いに隣り合う画素３ｂ２の給電領域２１ｚと、画素３ｄ２の給電領域２１ｚとは、平面視でそれぞれ画素分離領域３１を介して互いに隣り合っている。図３７及び図３９では、画素分離領域３１と画素内分離領域３２とが交差する交差部を囲む４つの角部の各々に給電領域２１ｚが配置された状態を図示している。そして、この４つの給電領域２１ｚの各々にｐ型のコンタクト領域４８が設けられている。即ち、画素分離領域３１と画素内分離領域３２との交差部を囲むようにして４つのコンタクト領域４８が配置されている。
　＜読出し回路＞
　図３５に示すように、４つの画素３ａ２，３ｂ２，３ｃ２，３ｄ２の各々の電荷保持領域ＦＤ１，ＦＤ２には、導電経路６３を介して読出し回路１５Ｂの入力段が接続されている。読出し回路１５Ｂは、４つの画素３ａ２，３ｂ２，３ｃ２，３ｄ２の各々の電荷保持領域ＦＤ１，ＦＤ２に保持された信号電荷を読出し、信号電荷に基づく画素信号を出力する。読出し回路１５Ｂは、４つの画素３ａ２，３ｂ２，３ｃ２，３ｄ２（８つの光電変換領域）で共有され、画素ブロック６１Ｈ毎に設けられている。
　読出し回路１５Ｂは、上述の第１３実施形態の図１９に示す読出し回路１５Ｂと同様の構成になっている。この第１９実施形態の読出し回路１５Ｂは、図３５に示す回路ブロック６２Ｅに含まれる画素トランジスタで構成されている。回路ブロック６２Ｈは、上述の第１３実施形態の図２０に示す回路ブロック６２Ｂとは異なり、１つの画素ブロック６１Ｈ内の画素３ａ２，３ｂ２，３ｃ２，３ｄ２に配置された切替トランジスタＦＤＧ、リセットトランジスタＲＳＴ、２つの増幅トランジスタＡＭＰ及び２つの選択トランジスタＳＥＬを含む。
　図４０及び図４１に示すように、この第１９実施形態の画素分離領域３１は、これに限定されないが、上述の第１実施形態の図５から図７に示す画素分離領域３１とは異なり、半導体層２１の厚さ方向（Ｚ方向）に素子分離領域３３を貫通している。また、この第１９実施形態の画素分離領域３１は、これに限定されいが、半導体層２１の深さ方向に延伸する導電膜の両側を絶縁膜で挟んだ３層構造になっている。図示していないが、この第１９実施形態の画素内分離領域３２においても、半導体層２１の厚さ方向に素子分離領域３３を貫通している。この第１９実施形態の画素内分離領域３２においても、これに限定されないが、半導体層２１の深さ方向に延伸する導電膜の両側を絶縁膜で挟んだ３層構造にしてもよい。
　なお、図４０及び図４１に示すように、この実施形態においても、素子形成領域２１ａ、２１ｂ２、及び給電領域２１ｚは、平面視でｐ型の半導体領域２４を介して光電変換部２５と重畳している。また、図示していないが、素子形成領域２１ｂ１においても、平面視でｐ型の半導体領域２４を介して光電変換部２５と重畳している。
　＜中継配線，導電パッド＞
　図３７に示すように、中継配線７１は、２つの導電パッド７１ａ及び７１ｂと、この２つの導電パッド７１ａ，７１ｂを連結する連結部７１ｃと、を備えている。導電パッド７１ａは連結部の一端側に連結され、導電パッド７１ｂは連結部７１ｃの他端側に連結されている。この中継配線７１は、平面視で画素分離領域３１と重畳し、Ｘ方向に沿って延伸している。
　図３７に示すように、導電パッド７１ａは、平面視で光電変換セル２２Ｒ１（画素３ａ２）の素子形成領域２１ａ側で画素分離領域３１と画素内分離領域３２とが交わる部分に配置されている。そして、導電パッド７１ａは、画素内分離領域３２をＸ方向に跨いで、この画素内分離領域３２の両側に配置された２つのｐ型のコンタクト領域４８と重畳し、電気的及び機械的に接続されている。また、導電パッド７１ａは、画素分離領域３１の光電変換セル２２Ｒ１側とは反対側の光電変換セル（Ｙ方向で隣り合う他の画素ブロックの光電変換セル２２Ｒ３）に光電変換セル２２Ｒ１の画素内分離領域３２と隣り合う画素内分離領域３２を跨いで、この画素内分離領域３２の両側に配置された２つのｐ型のコンタクト領域４８と重畳し、電気的及び機械的に接続されている。即ち、導電パッド７１ａは、画素分離領域３１及び画素内分離領域３２を含む分離領域をＸ方向及びＹ方向のそれぞれの方向に跨いで、この分離領域の両側に配置された複数のｐ型のコンタクト領域４８と重畳し、電気的及び機械的に接続されている。この実施形態では、Ｘ方向に延伸する画素分離領域３１とＹ方向に延伸する画素内分離領域３２とが交差する交差部を囲むようにして配置された４つのコンタクト領域４８の各々に画素分離領域３１及び画素内分離領域３２を跨いで導電パッド７１ａが電気的及び機械的に接続されている。
　図４２Ａに示すように、導電パッド７１ａは、画素分離領域３１内に位置する胴部７１ａ１と、この胴部７１ａ１から画素分離領域３１の外側に突出し、かつ胴部７１ａ１よりも幅広の頭部７１ａ２とを有する。胴部７１ａ１はコンタクト領域４８の側壁と接触し、電気的及び機械的に接続されている。頭部７１ａ２はコンタクト領域４８の上面（表層面）と接触し、電気的及び機械的に接続されている。即ち、胴部７１ａ１とこの胴部７１ａ１よりも幅広の頭部７１ａ２とを有する形状で導電パッド７１ａを構成し、胴部７１ａ１及び頭部７１ａ２がコンタクト領域４８と接触するように胴部７１ａ１を画素分離領域３１内に配置することにより、コンタクト領域４８と導電パッド７１ａとの接触面積が大きくなる。
　図３７に示すように、連結部７１ｃは、画素分離領域３１上を画素３ａ２と画素３ｂ２とに亘って延伸している。連結部７１ｃは、図４２Ｂに示すように、半導体層２１の厚さ方向において、画素分離領域３１の内外に亘って延伸している。そして、連結部７１ｃは、画素分離領域３１の内部に位置する部分の幅が画素分離領域３１の幅よりも小さくなっており、画素分離領域３１の絶縁膜によって半導体層２１の半導体から絶縁分離されている。
　図３７に示すように、導電パッド７１ｂは、平面視で光電変換セル２２Ｒ２（画素３ａ２）の素子形成領域２１ａ側で画素分離領域３１と画素内分離領域３２とが交わる部分に配置されている。そして、導電パッド７１ｂは、画素内分離領域３２をＸ方向に跨いで、この画素内分離領域３２の両側に配置された２つのｐ型のコンタクト領域４８と重畳し、電気的及び機械的に接続されている。また、導電パッド７１ｂは、画素分離領域３１の光電変換セル２２Ｒ２側とは反対側の光電変換セル（Ｙ方向で隣り合う他の画素ブロックの光電変換セル２２Ｒ４）に光電変換セル２２Ｒ２の画素内分離領域３２と隣り合う画素内分離領域３２を跨いで、この画素内分離領域３２の両側に配置された２つのｐ型のコンタクト領域４８と重畳し、電気的及び機械的に接続されている。即ち、導電パッド７１ｂは、画素分離領域３１及び画素内分離領域３２を含む分離領域をＸ方向及びＹ方向のそれぞれの方向に跨いで、この分離領域の両側に配置された複数のｐ型のコンタクト領域４８と重畳し、電気的及び機械的に接続されている。この実施形態では、Ｘ方向に延伸する画素分離領域３１とＹ方向に延伸する画素内分離領域３２とが交差する交差部を囲むようにして配置された４つのコンタクト領域４８の各々に画素分離領域３１及び画素内分離領域３２を跨いで導電パッド７１ｂが電気的及び機械的に接続されている。
　図４２Ｃに示すように、導電パッド７１ｂは、画素分離領域３１内に位置する胴部７１ｂ１と、この胴部７１ｂ１から画素分離領域３１の外側に突出し、かつ胴部７１ｂ１よりも幅広の頭部７１ｂ２とを有する。胴部７１ｂ１はコンタクト領域４８の側壁と接触し、電気的及び機械的に接続されている。頭部７１ｂ２はコンタクト領域４８の上面（表層面）と接触し、電気的及び機械的に接続されている。即ち、導電パッド７１ｂにおいても、上述の導電パッド７１ａと同様に、胴部７１ｂ１及び頭部７１ｂ２がコンタクト領域４８と接触するように胴部７１ｂ１を画素分離領域３１内に配置することにより、コンタクト領域４８と導電パッド７１ｂとの接触面積が大きくなる。
　図示していないが、中継配線７１の導電パッド７１ａ及び７１ｂの少なくとも何れか一方は、上層の層間絶縁膜に埋め込まれたコンタクト電極を介して、層間絶縁膜上の配線と電気的に接続されている。そして、この配線には、電源電位として第１基準電位が印加される。そして、この配線から導電プラグを介して中継配線７１に第１基準電位が供給され、中継配線７１の導電パッド７１ａ及び７１ｂの各々に接続された複数のコンタクト領域４８（ｐ型の半導体領域）が第１基準電位に電位固定される。第１基準電位としては、例えば０ＶのＶＳＳ電位が印加される。
　図３７に示すように、導電パッド７２は、画素３ａ２の光電変換セル２２Ｒ１と画素３ｂ２の光電変換セル２２Ｒ２との間の画素分離領域３１をＸ方向に跨いで、この画素分離領域３１の両側に配置された半導体領域と電気的及び機械的に接続されている。具体的には、導電パッド７２は、画素分離領域３１の光電変換セル２２Ｒ１側に配置されたリセットトランジスタＲＳＴの主電極領域４７と、画素分離領域３１の光電変換セル２２Ｒ２側に配置された増幅トランジスタＡＭＰの主電極領域４７とに重畳し、電気的及び機械的に接続されている。
　図４２Ｄに示すように、導電パッド７２は、画素分離領域３１内に位置する胴部７２ａと、この胴部７２ａから画素分離領域３１の外側に突出し、かつ胴部７２ａよりも幅広の頭部７２ｂとを有する。胴部７２ａは主電極領域４７（ｎ型の半導体領域）の側壁と接触し、電気的及び機械的に接続されている。頭部７２ｂは主電極領域４７の上面（表層面）と接触し、電気的及び機械的に接続されている。即ち、導電パッド７２においても、上述の導電パッド７１ａと同様に、胴部７２ａ及び頭部７２ｂが主電極領域４７と接触するように胴部７２ａを画素分離領域３１内に配置することにより、主電極領域４７と導電パッド７２との接触面積が大きくなる。
　図示していないが、導電パッド７２は、上層の層間絶縁膜に埋め込まれたコンタクト電極を介して、層間絶縁膜上の配線と電気的に接続されている。そして、この配線には、電源電位として、第１基準電位とは異なる第２基準電位が印加される。そして、この配線から導電プラグを介して導電パッド７２に第２基準電位が供給され、導電パッド７２に接続された複数の主電極領域４７（ｎ型の半導体領域）が第２基準電位に電位固定される。第２基準電位としては、例えば３．０ＶのＶＤＤ電位が印加される。
　図３８に示すように、中継配線７３は、２つの導電パッド７３ａ及び７３ｂと、この２つの導電パッド７３ａ，７３ｂを連結する連結部７３ｃと、を備えている。導電パッド７３ａは連結部７３ｃの一端側に連結され、導電パッド７３ｂは連結部７３ｃの他端側に連結されている。導電パッド７３ａと導電パッド７３ｂとは、連結部を介して電気的及び機械的に接続されている。この中継配線７３は、平面視で画素分離領域３１と重畳し、Ｘ方向に沿って延伸している。
　図３８に示すように、導電パッド７３ａは、平面視で光電変換セル２２Ｒ１（画素３ａ２）の素子形成領域２１ｂ１，２１ｂ２側で画素分離領域３１と画素内分離領域３２とが交わる部分に配置されている。そして、導電パッド７３ａは、画素内分離領域３２をＸ方向に跨いで、この画素内分離領域３２の両側に配置された２つのｎ型の電荷保持領域ＦＤ１，ＦＤ２と重畳し、電気的及び機械的に接続されている。また、導電パッド７３ａは、平面視で光電変換セル２２Ｒ３（画素３ｃ２）の素子形成領域２１ｂ１，２１ｂ２側で画素分離領域３１と画素内分離領域３２とが交わる部分に配置されている。そして、導電パッド７３ａは、画素内分離領域３２をＸ方向に跨いで、この画素内分離領域３２の両側に配置された２つのｎ型の電荷保持領域ＦＤ１，ＦＤ２と重畳し、電気的及び機械的に接続されている。即ち、導電パッド７３ａは、画素分離領域３１及び画素内分離領域３２を含む分離領域をＸ方向及びＹ方向のそれぞれの方向に跨いで、この分離領域の両側に配置された複数のｎ型の電荷保持領域ＦＤ１，ＦＤ２と重畳し、電気的及び機械的に接続されている。この実施形態では、Ｘ方向に延伸する画素分離領域３１とＹ方向に延伸する画素内分離領域３２とが交差する交差部を囲むようにして配置された４つの電荷保持領域ＦＤ１，ＦＤ２の各々に画素分離領域３１及び画素内分離領域３２を跨いで導電パッド７３ａが電気的及び機械的に接続されている。
　図４３Ａに示すように、導電パッド７３ａは、画素分離領域３１内に位置する胴部７３ａ１と、この胴部７３ａ１から画素分離領域３１の外側に突出し、かつ胴部７３ａ１よりも幅広の頭部７３ａ２とを有する。胴部７３ａ１は電荷保持領域ＦＤ１，ＦＤ２の側壁と接触し、電気的及び機械的に接続されている。頭部７３ａ２は電荷保持領域ＦＤ１，ＦＤ２の上面（表層面）と接触し、電気的及び機械的に接続されている。即ち、この導電パッド７３ａにおいても、上述の導電パッド７１ａと同様に、胴部７３ａ１及び頭部７３ａ２が電荷保持領域ＦＤ１，ＦＤ２と接触するように胴部７３ａ１を画素分離領域３１内に配置することにより、電荷保持領域ＦＤ１，ＦＤ２と導電パッド７３ａとの接触面積が大きくなる。
　図３８に示すように、連結部７３ｃは、画素分離領域３１上を画素３ａ２及び３ｃ２と画素３ｂ２及び３ｄ２とに亘って延伸している。連結部７３ｃは、図４３Ｂに示すように、半導体層２１の厚さ方向において、画素分離領域３１の内外に亘って延伸している。そして、連結部７３ｃは、画素分離領域３１の内部に位置する部分の幅が画素分離領域３１の幅よりも小さくなっており、画素分離領域３１の絶縁膜によって半導体層２１の半導体から絶縁分離されている。
　図３８に示すように、導電パッド７３ｂは、平面視で光電変換セル２２Ｒ２（画素３ｂ２）の素子形成領域２１ｂ１，２１ｂ２側で画素分離領域３１と画素内分離領域３２とが交わる部分に配置されている。そして、導電パッド７３ｂは、画素内分離領域３２をＸ方向に跨いで、この画素内分離領域３２の両側に配置された２つのｎ型の電荷保持領域ＦＤ１，ＦＤ２と重畳し、電気的及び機械的に接続されている。また、導電パッド７３ｂは、平面視で光電変換セル２２Ｒ４（画素３ｄ２）の素子形成領域２１ｂ１，２１ｂ２側で画素分離領域３１と画素内分離領域３２とが交わる部分に配置されている。そして、導電パッド７３ｂは、画素内分離領域３２をＸ方向に跨いで、この画素内分離領域３２の両側に配置された２つのｎ型の電荷保持領域ＦＤ１，ＦＤ２と重畳し、電気的及び機械的に接続されている。即ち、導電パッド７３ｂは、画素分離領域３１及び画素内分離領域３２を含む分離領域をＸ方向及びＹ方向のそれぞれの方向に跨いで、この分離領域の両側に配置された複数のｎ型の電荷保持領域ＦＤ１，ＦＤ２と重畳し、電気的及び機械的に接続されている。この実施形態では、Ｘ方向に延伸する画素分離領域３１とＹ方向に延伸する画素内分離領域３２とが交差する交差部を囲むようにして配置された４つの電荷保持領域ＦＤ１，ＦＤ２の各々に画素分離領域３１及び画素内分離領域３２を跨いで導電パッド７３ｂが電気的及び機械的に接続されている。
　図４３Ｃに示すように、導電パッド７３ｂは、画素分離領域３１内に位置する胴部７３ｂ１と、この胴部７３ｂ１から画素分離領域３１の外側に突出し、かつ胴部７３ｂ１よりも幅広の頭部７３ｂ２とを有する。胴部７３ｂ１は電荷保持領域ＦＤ１，ＦＤ２の側壁と接触し、電気的及び機械的に接続されている。頭部７３ｂ２は電荷保持領域ＦＤ１，ＦＤ２の上面（表層面）と接触し、電気的及び機械的に接続されている。即ち、導電パッド７３ｂにおいても、上述の導電パッド７１ａと同様に、胴部７３ｂ１及び頭部７３ｂ２が電荷保持領域ＦＤ１，ＦＤ２と接触するように胴部７３ｂ１を画素分離領域３１内に配置することにより、電荷保持領域ＦＤ１，ＦＤ２と導電パッド７３ｂとの接触面積が大きくなる。
　図示していないが、導電パッド７３ａ及び７３ｂの少なくとも何れか一方は、上層の層間絶縁膜に埋め込まれたコンタクト電極を介して、層間絶縁膜上の配線と電気的に接続されている。そして、このコンタクト電極及び配線、並びに中継配線７３は図３５に示す導電経路６３に含まれる。そして、中継配線の導電パッド７３ａ及び７３ｂの各々に接続された複数の電荷保持領域ＦＤ１，ＦＤ２は、中継配線７３、コンタクト電極及び配線を含む導電経路６３を介して、図３５に示す読出し回路１５と電気的に接続されている。
　中継配線７１、導電パッド７２、中継配線７３及び導電パッド７４の各々は、これに限定されないが、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
　図３９に示すように、導電パッド７４は、画素３ｃ２の光電変換セル２２Ｒ３と画素３ｄ２の光電変換セル２２Ｒ４との間の画素分離領域３１をＸ方向に跨いで、この画素分離領域３１の両側に配置された半導体領域と電気的及び機械的に接続されている。具体的には、導電パッド７４は、画素分離領域３１の光電変換セル２２Ｒ３側に配置された増幅トランジスタＡＭＰの主電極領域４７と、画素分離領域３１の光電変換セル２２Ｒ４側に配置された増幅トランジスタＡＭＰの主電極領域４７とに重畳し、電気的及び機械的に接続されている。
　導電パッド７４は、図示していないが、上述の導電パッド７２と同様の構成になっている。そして、導電パッド７４は、導電パッド７２と同様に、上層の配線からコンタクト電極（導電プラグ）を介して導電パッド７２に第２基準電位が供給され、導電パッド７２に接続された複数の主電極領域４７（ｎ型の半導体領域）が第２基準電位に電位固定される。導電パッド７４においても、上述の導電パッド７２と同様に、主電極領域４７と導電パッド７２との接触面積が大きくなる。
　図３９に示すように、光電変換セル２２Ｒ３（画素３ｃ２）の増幅トランジスタＡＭＰと、光電変換セル２２４（画素３ｄ２）の増幅トランジスタＡＭＰとは、光電変換セル２２Ｒ３と、光電変換セル２２４との間の画素分離領域３１をＸ方向に跨いで、光電変換セル２２Ｒ３及び光電変換セル２２４に亘って配置されたゲート電極４５ａを共有している。
　図４４に示すように、ゲート電極４５ａは、画素分離領域３１内にゲート絶縁膜４４を介してｐ型の半導体領域２４と隣り合う胴部４５ａ１と、この胴部４５ｂ１から画素分離領域３１の外側に突出し、ゲート絶縁膜４４を介してｐ型の半導体領域２４と隣り合い、かつ胴部４５ａ１よりも幅広の頭部４５ａ２とを有する。
　＜第１９実施形態の主な効果＞
　次に、この第１９実施形態の主な効果について説明する。
　この第１９実施形態に係る固体撮像装置１Ｈにおいても、光電変換セル２２Ｒ１，２２Ｒ２，２２Ｒ３，２２Ｒ４の各々の素子形成領域２１ａが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で２つの画素内分離領域３２の間を横切っている。したがって、この第１９実施形態に係る固体撮像装置１Ｈにおいても、上述の第１９実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　また、この実施形態に係る固体撮像装置１Ｈは、導電パッド７１ａ，７１ｂが画素分離領域３１及び画素内分離領域３２を含む分離領域をＸ方向及びＹ方向のそれぞれの方向に跨いで、この分離領域の両側に配置された複数のｐ型のコンタクト領域（ｐ型の半導体領域）４８と接続されている。この場合、導電パッド７１ａ，７１ｂに１つのコンタクト電極を接続することで導電パッド７１ａ，７１ｂと接続された複数のコンタクト領域４８に電位を供給することができる。これにより、複数のコンタクト領域４８毎にコンタクト電極を接続する場合と比較して、コンタクト領域４８とコンタクト電極との合わせずれをコンタクト領域４８毎に考慮する必要がなくなるため、コンタクト領域４８の平面サイズ（占有面積）を小さくすることが可能となり、画素トランジスタＱｔ（ＡＭＰ，ＳＥＬ，ＲＳＴ）及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２Ｒ１，２２Ｒ２，２２Ｒ３，２２Ｒ４（画素３ａ２，３ｂ２，３ｃ２，３ｄ２）内での配置自由度を上げることが可能となる。
　また、光電変換セル２２Ｒ１，Ｒ２，Ｒ３，Ｒ４内での能動素子の配置自由度を上げることができるので、光電変換セル２２Ｒ１，Ｒ２，Ｒ３，Ｒ４を含む画素３ａ２，３ｂ２，３ｃ２，３ｄ２の微細化を図ることが可能となる。
　また、導電パッド７１ａは、胴部７１ａ１及び頭部７１ａ２がコンタクト領域４８と接触するように胴部７１ａ１を画素分離領域３１内に配置することにより、コンタクト電極４８と導電パッド７１ａとの接触面積が大きくなる。このため、コンタクト電極と導電パッド７１ａとのコンタクト抵抗を下げることができ、コンタクト電極と導電パッド７１ａとのコンタクト抵抗を確保しつつコンタクト領域の平面サイズを小さくすることが可能となる。同様に、導電パッド７１ｂにおいても、コンタクト電極と導電パッド７１ｂとのコンタクト抵抗を確保しつつコンタクト領域４８の平面サイズを小さくすることが可能となる。
　また、導電パッド７１ａと導電パッド７１ｂとは、連結部を介して電気的に接続されている。したがって、導電パッド７１ａ及び導電パッド７１ｂの何れか一方にコンタクト電極を接続することにより、導電パッド７１ａと接続された複数のコンタクト領域に電位を供給することができると共に、導電パッド７１ｂと接続された複数の導電パッドに電位を供給することができる。これにより、上層の配線層での配線の引き回し自由度が上がる。
　また、導電パッド７２は、画素３ａ２の光電変換セル２２Ｒ１と画素３ｂ２の光電変換セル２２Ｒ２との間の画素分離領域３１をＹ方向に跨いで、この画素分離領域３１の両側に配置された主電極領域（半導体領域）４７と接続されている。したがって、この導電パッド７２においても、主電極領域４７毎にコンタクト電極を接続する場合と比較して、主電極領域４７とコンタクト電極との合わせずれを主電極領域４７毎に考慮する必要がなくなるため、主電極領域４７の平面サイズ（占有面積）を小さくすることが可能となり、画素トランジスタＱｔ（ＡＭＰ，ＳＥＬ，ＲＳＴ）及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２Ｒ１，Ｒ２，Ｒ３，Ｒ４（画素３ａ２，３ｂ２，３ｃ２，３ｄ２）内での配置自由度を上げることが可能となる。
　この導電パッド７２も、上述の導電パッド７１ａ及び７１ｂと同様に胴部７２ａ及び幅広の頭部７２ｂを有する形状になっているので、胴部７２ａ及び頭部７２ｂが主電極領域４７と接触するように胴部７２ａを画素分離領域３１内に配置することにより、主電極領域４７と導電パッド７２との接触面積が大きくなる。このため、主電極領域４７と導電パッド７２とのコンタクト抵抗を下げることができ、主電極領域４７と導電パッド７２とのコンタクト抵抗を確保しつつ主電極領域４７の平面サイズを小さくすることが可能となる。
　また、導電パッド７３ａ，７３ｂは、画素分離領域３１及び画素内分離領域３２を含む分離領域をＸ方向及びＹ方向のそれぞれの方向に跨いで、この分離領域の両側に配置された複数の電荷保持領域（ｎ型の半導体領域）ＦＤ１，ＦＤ２と接続されている。したがって、この導電パッド７３ａ，７３ｂにおいても、上述の導電パッド７１ａ，７１ｂと同様に、複数の電荷保持領域ＦＤ１，ＦＤ２毎にコンタクト電極を接続する場合と比較して、電荷保持領域ＦＤ１，ＦＤ２とコンタクト電極との合わせずれを電荷保持領域ＦＤ１，ＦＤ２毎に考慮する必要がなくなるため、電荷保持領域ＦＤ１，ＦＤ２の平面サイズ（占有面積）を小さくすることが可能となり、画素トランジスタＱｔ（ＡＭＰ，ＳＥＬ，ＲＳＴ）及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２Ｒ１，Ｒ２，Ｒ３，Ｒ４（画素３ａ２，３ｂ２，３ｃ２，３ｄ２）内での配置自由度を上げることが可能となる。また、光電変換セル２２Ｒ１，Ｒ２，Ｒ３，Ｒ４内での能動素子の配置自由度を上げることができるので、光電変換セル２２Ｒ１，Ｒ２，Ｒ３，Ｒ４を含む画素３ａ２，３ｂ２，３ｃ２，３ｄ２の微細化を図ることが可能となる。
　この導電パッド７３ａにおいても、上述の導電パッド７１ａ及び７１ｂと同様に胴部７３ａ１及び幅広の頭部７ａ２を有する形状になっているので、胴部７３ａ１及び頭部７３ａ２が電荷保持領域ＦＤ１，ＦＤ２と接触するように胴部７３ａ１を画素分離領域３１内に配置することにより、電荷保持領域ＦＤ１，ＦＤ２と導電パッド７３ａとの接触面積が大きくなる。このため、電荷保持領域ＦＤ１，ＦＤ２と導電パッド７３ａとのコンタクト抵抗を下げることができ、コンタクト電極と導電パッド７３ａとのコンタクト抵抗を確保しつつ電荷保持領域ＦＤ１，ＦＤ２の平面サイズを小さくすることが可能となる。同様に、導電パッド７３ｂにおいても、電荷保持領域ＦＤ１，ＦＤ２と導電パッド７３ａとのコンタクト抵抗を確保しつつコンタクト領域４８の平面サイズを小さくすることが可能となる。
　また、導電パッド７３ａと導電パッド７３ｂとは、連結部７３ｃを介して電気的に接続されている。したがって、導電パッド７３ａ及び導電パッド７３ｂの何れか一方にコンタクト電極を接続することにより、導電パッド７３ａと接続された複数の電荷保持領域ＦＤ１，ＦＤ２に電位を供給することができると共に、導電パッド７３ｂと接続された複数の電荷保持領域ＦＤ１，ＦＤ２に電位を供給することができる。これにより、上層の配線層での配線の引き回し自由度が上がる。
　また、光電変換セル２２Ｒ３（画素３ｃ２）の増幅トランジスタＡＭＰと、光電変換セル２２４（画素３ｄ２）の増幅トランジスタＡＭＰとは、画素分離領域３１をＸ方向に跨いで、ゲート電極４５ａを共有している。したがって、画素分離領域３１上においてゲート電極４５ａにコンタクト電極を接続することができ、上層の配線層での配線の引き回し自由度が上がる。
　また、ゲート電極４５ａは、胴部７２ａ及び幅広の頭部７２ｂを有する形状になっているので、胴部７２ａ及び頭部７２ｂがゲート絶縁膜を介してｐ型の半導体領域と向かい合うように、胴部７２ａを画素分離領域３１内に配置することにより、増幅トランジスタＡＭＰのゲート幅Ｗｇを長くすることができ、増幅トランジスタＡＭＰの平面サイズを大きくすることなく、低ノイズ化を図ることが可能となる。
　また、素子形成領域２１ａの配置と、導電パッド７１ａ、７１ｂ、７２、７３ａ、７３ｂの何れかの接続形態とを組み合わせることにより、能動素子の配置自由度をより一層上げることが可能となると共に、光電変換セルを含む画素３の微細化をより一層図ることが可能となる。
　また、光電変換セル内での能動素子の配置自由度が上がることにより、同一の画素３の平面サイズにおいて光電変換部の体積を大きくすることができ、飽和信号量Ｑｓを改善することが可能となる。
　なお、上述の実施形態１９において、画素３ａ２の光電変換セル２２Ｒ１は、第１光電変換領域２３Ｌ側の画素トランジスタの配置を省略しているが、レイアウトの対称性を確保するために、変形例の図４５に示すように、光電変換セル２２Ｒ１の第１光電変換領域２３Ｌ側にダミーのゲート電極４５ｂを設けてもよい。
　また、読出し回路の素子構成によって光電変換セル２２Ｒ１の第１光電変換領域２３Ｌ側に、切替トランジスタを配置してもよい。
　〔第２０実施形態〕
　この第２０実施形態では、第１層目の配線層の配線と導電パッドとの接続状態について説明する。
　図４６は、図３６に示す画素ブロック６１ＨがＸ方向に２つ並んだ図である。なお、２つの画素ブロック６１Ｈのうち、一方の画素ブロック６１Ｈ１には、中継配線７３が設けられているが、他方の画素ブロック５１Ｈ２には、中継配線７３としてではなく、導電パッド７３ａ及び７３ｂがそれぞれ独立して設けられている。
　図４６に示すように、２つの画素ブロック６１Ｈ１，６１Ｈ２には配線７７、配線７８及び配線７９が引き回されている。配線７７は、図４７に示すように、層間絶縁膜７５上の第１配線層に設けられている。図示していないが、同様に、配線７８及び配線７９も第１層目の配線層に設けられている。
　図４６に示すように、配線７７は、画素ブロック６１Ｈ１と画素ブロック６１Ｈ２との間の画素分離領域３１上をＹ方向に沿って延伸している。また、配線７７は、２つの画素ブロック６１Ｈ（６１Ｈ１，６１Ｈ２）を挟んでＸ方向に延伸する画素分離領域３１上をＸ方向に沿って延伸している。
　そして、図４７に示すように、配線７７は、画素分離領域３１上において、層間絶縁膜７５に埋め込まれたコンタクト電極（導電プラグ）７６を介して導電パッド７１ｂと電気的及び機械的に接続されている。また、配線７７は、詳細に図示していないが、画素分離領域３１上において、層間絶縁膜７５に埋め込まれたコンタクト電極７６を介して導電パッド７１ｂと電気的に接続されている。コンタクト電極７６は、図４７に示すように、平面で画素分離領域３１と少なくとも一部が重畳する位置で導電パッド７１ｂと接続されていることが好ましい。このように、もともとデッドスペースであった画素分離領域３１上で導電パッド７１ｂにコンタクト電極７６を介して配線７７を接続することにより、配線の引き回し自由度が上がる。
　図４６に示すように、配線７８は、一方の画素ブロック６１Ｈ１に配置されている。配線７８は、平面視で導電パッド７３ｂ上をＹ方向に横切り、Ｙ方向に配列された２つの光電変換セル２２Ｒ２及び２２Ｒ４上（画素３ｂ２及び３ｄ２上）を延伸している。そして、配線７８は、詳細に図示していないが、導電パッド７１ｂと同様に、画素分離領域３１上でコンタクト電極７６を介して導電パッド７３ｂと電気的に接続されている。そして、配線７８は、Ｙ方向に延伸する部分の光電変換セル２２Ｒ２側の一端から光電変換セル２２Ｒ１側に向かって屈曲し、光電変換セル２２Ｒ２において、増幅トランジスタＡＭＰのゲート電極４５上を延伸している。そして、配線７８は、詳細に図示していないが、光電変換セル２２Ｒ２に配置された増幅トランジスタＡＭＰのゲート電極４５とコンタクト電極を介して電気的に接続されている。また、配線７８は、Ｙ方向に延伸する部分の光電変換セル２２Ｒ４側の他端から光電変換セル２２Ｒ３側に向かって屈曲し、光電変換セル２２Ｒ４において、増幅トランジスタＡＭＰのゲート電極４５上を延伸している。そして、配線７８は、詳細に図示していないが、光電変換セル２２Ｒ４に配置された増幅トランジスタＡＭＰのゲート電極４５とコンタクト電極を介して電気的に接続されている。
　このように、もともとデッドスペースであった画素分離領域３１上で導電パッド７３ｂにコンタクト電極を介して配線７８を接続することにより、配線７８の引き回し自由度が上がる。
　図４６に示すように、配線７９は、他方の画素ブロック６１Ｈ２に配置されている。配線７９は、平面視でパッド７３ｂ上をＹ方向に横切り、Ｙ方向に配列された２つの光電変換セル２２Ｒ２及び２２Ｒ４上（画素３ｂ２及び３ｄ２上）を延伸している。そして、配線７９は、詳細に図示していないが、導電パッド７１ｂと同様に、画素分離領域３１上でコンタクト電極７６を介して導電パッド７３ｂと電気的及び機械的に接続されている。そして、配線７９は、Ｙ方向に延伸する部分の光電変換セル２２Ｒ２側の一端から光電変換セル２２Ｒ１側に向かって屈曲し、光電変換セル２２Ｒ２において、増幅トランジスタＡＭＰのゲート電極４５上を延伸している。そして、配線７９は、詳細に図示していないが、光電変換セル２２Ｒ２に配置された増幅トランジスタＡＭＰのゲート電極４５とコンタクト電極を介して電気的に接続されている。また、配線７９は、Ｙ方向に延伸する部分の光電変換セル２２Ｒ４側の他端から光電変換セル２２Ｒ３側に向かって屈曲し、光電変換セル２２Ｒ４及び２２Ｒ３の各々の増幅トランジスタＡＭＰのゲート電極４５上を延伸している。そして、配線７９は、詳細に図示していないが、光電変換セル２２Ｒ４及び２２Ｒ３の各々に配置された増幅トランジスタＡＭＰのゲート電極４５とコンタクト電極を介してそれぞれ電気的に接続されている。
　また、配線７９は、光電変換セル２２Ｒ３及び２２Ｒ４に亘って延伸する部分の光電変換セル２２Ｒ３側の一端から光電変換セル２２Ｒ１側に向かって屈曲し、導電パッド７３ａ上で終端している。そして、配線７９は、詳細に図示していないが、導電パッド７１ｂと同様に、画素分離領域３１上でコンタクト電極７６を介して導電パッド７３ａと電気的に接続されている。
　このように、もともとデッドスペースであった画素分離領域３１上で導電パッド７３ｂにコンタクト電極を介して配線７９を接続し、画素分離領域３１上で導電パッド７３ａにコンタクト電極を介して配線７９を接続することにより、配線７９の引き回し自由度が上がる。
　〔第２１実施形態〕
　本技術の第２１実施形態に係る固体撮像装置１Ｊは、図４８及び図４９に示す画素ブロック６１Ｊ及び読出し回路１５Ｊを備えている。
　図４９に示すように、画素ブロック６１Ｊは、複数の画素３を含む。この第２１実施形態では、画素ブロック６１Ｊは、これに限定されないが、例えば、平面視でＸ方向及びＹ方向のそれぞれ方向に２つずつの２×２配列で配置された４つの画素３（３ａ３，３ｂ３，３ｃ３，３ｄ３）を含む。図４９では主に１つの画素ブロック６１Ｊを図示しているが、画素ブロック６１Ｊは、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図４８に示すように、４つの画素３ａ３，３ｂ３，３ｃ３，３ｄ３の各々は、光電変換セル２２Ｓを含む。光電変換セル２２Ｓは、光電変換素子ＰＤと、この光電変換素子ＰＤで光電変換された信号電荷を保持（蓄積）する電荷保持領域（フローティングディフュージョン：Floating Diffusion）ＦＤと、この光電変換素子ＰＤで光電変換された信号電荷を電荷保持領域ＦＤに転送する転送トランジスタＴＲと、を備えている。この実施形態の光電変換セル２２Ｓは、上述の第１実施形態の光電変換セル２２Ａとは異なり、１つの光電変換領域２２Ｓを備えている。
　光電変換素子ＰＤは、受光量に応じた信号電荷を生成する。光電変換素子ＰＤは、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。光電変換素子ＰＤとしては、例えばフォトダイオードが用いられている。
　転送トランジスタＴＲのドレイン領域は、電荷蓄積領域ＦＤと電気的に接続されている。転送トランジスタＴＲのゲート電極は、画素駆動線１０（図２参照）のうちの転送トランジスタ駆動線と電気的に接続されている。電荷蓄積領域ＦＤは、光電変換素子ＰＤから転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
　図４８に示すように、４つの画素３ａ３，３ｂ３，３ｃ３，３ｄ３の各々の電荷保持領域ＦＤには、読出し回路１５Ｊの入力段が接続されている。読出し回路１５Ｊは４つの画素３ａ３，３ｂ３，３ｃ３，３ｄ３の各々の電荷保持領域ＦＤに保持された信号電荷を読出し、信号電荷に基づく画素信号を出力する。読出し回路１５Ｊは、１つの画素ブロック６１Ｊに含まれる４つの画素３ａ３，３ｂ３，３ｃ３，３ｄ３（４つの光電変換セル２２Ｓ）で共有され、画素ブロック６１Ｊ毎に設けられている。
　読出し回路１５Ｊは、これに限定されないが、切替トランジスタＦＤＧと、リセットトランジスタＲＳＴと、１つの増幅段セルＰｃ１とを備えている。この読出し回路１５Ｊは、基本的に上述の第１４実施形態の図２５に示す読出し回路１５Ｃと同様の構成になっており、増幅段セルの個数が異なっている。
　読出し回路１５Ｊは、図５０に示す回路ブロック６２Ｊに含まれる画素トランジスタで構成されている。回路ブロック６２Ｊは、上述の第１４実施形態の図２５に示す回路ブロック６２Ｃとは異なり、１つの画素ブロック６１Ｊ毎に設けられた切替トランジスタＦＤＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを含む。そして、これらの画素トランジスタ（ＦＤＧ，ＲＳＴ，ＡＭＰ，ＳＥＬ）は、後で詳細に説明するが、光電変換素子ＰＤ及び転送トランジスタＴＲを有する半導体層１０１に絶縁層１３０を介して積層された半導体層１４０に設けられている。
　≪固体撮像装置の具体的な構成≫
　次に、この実施形態の固体撮像装置１Ｊの具体的な構成について説明する。
　図５２に示すように、固体撮像装置１Ｊは、厚さ方向で互いに反対側に位置する第１の面Ｓ１及び第２面Ｓ２を有する半導体層１０１と、この半導体層１０１に分離領域１１０で区画されて設けられた光電変換セル２２Ｓと、を備えている。
　また、固体撮像装置１Ｊは、半導体層１０１の第１の面Ｓ１側に絶縁層１３００を介して積層された半導体層１４０と、を備えている。また、固体撮像装置１Ｊは、半導体層１０１の第２の面Ｓ２側に、この第２の面Ｓ２側から順次積層された平坦化膜１６１、遮光膜１６２、カラーフィルタ１６３及びマイクロレンズ１６４を備えている。
　平坦化膜１６１は、半導体層１０１の第２の面Ｓ２側に、半導体層１０１の第２の面Ｓ２を覆うようにして設けられ、半導体層１０１の第２の面Ｓ２側を平坦化している。遮光膜１６２は、隣り合う画素３を仕切るように、平面視の平面パターンが格子状平面パターンになっている。
　カラーフィルタ１６３及びマイクロレンズ１６４は、それぞれ画素３毎に設けられている。カラーフィルタ１６３は、半導体層１０１の光入射面側から入射した入射光を色分離する。マイクロレンズ１６４は、照射光を集光し、集光した光を画素３に効率良く入射させる。
　ここで、半導体層１０１の第１の面Ｓ１を素子形成面又は主面、第２の面Ｓ２側を光入射面又は裏面と呼ぶこともある。この実施形態の固体撮像装置１Ｊは、半導体層１０１の第２の面（光入射面，裏面）Ｓ２側から入射した光を、半導体層１０１に設けられた光電変換部１０３（光電変換素子ＰＤ）で光電変換する。半導体層１０１は、例えば単結晶シリコンからなるｐ型の半導体基板で構成されている。
　＜分離領域＞
　図５２に示すように、分離領域１１０は、半導体層１０１の第１の面Ｓ１側から第２の面Ｓ２側に向かって延伸し、二次元平面において互いに隣り合う画素３間を電気的及び光学的に分離している。分離領域１１０は、これに限定されないが、例えば、半導体層１０１の第１の面Ｓ１から第２の面Ｓ２側に向かって延伸する溝部内に絶縁膜が埋め込まれたトレンチ分離構造になっている。この実施形態では、分離領域１１０は、これに限定されないが、例えば半導体層１０１の第１の面Ｓ１及び第２の面Ｓ２に亘って延伸している。
　図４９に示すように、１つの画素３（１つの光電変換セル２２Ｓ）に対応する分離領域１１０は、平面視での平面形状が方形状の環状平面パターン（リング状平面パターン）になっている。そして、画素ブロック６１Ｊの４つ画素３（３ａ３，３ｂ３，３ｃ３，３ｄ３）に対応する分離領域１１０は、平面視で４つの画素３の周囲を囲む方形状の環状平面パターンの中に格子状平面パターンを有する複合平面パターンになっている。
　図５２に示すように、光電変換セル２２Ｓは、画素３毎に設けられている。図５２では、図４９に示す１つの画素ブロック６１Ｊに含まれる４つの画素３ａ３，３ｂ３，３ｃ３，３ｄ３のうち、２つの画素３ａ３，３ｂ３を図示している。
　図５２に示すように、光電変換セル２２Ｓは、ｐ型の半導体領域１０２を有する。また、光電変換セル２２Ｓは、半導体層１０１の第１の面Ｓ１側に転送トランジスタＴＲ、電荷保持領域ＦＤ及びコンタクト領域１２１を有すると共に、半導体層１０１の第２の面Ｓ２側に光電変換部１０３を有する。また、光電変換セル２２Ｓは、ｐ型の半導体領域１０５及びピニング膜１０６を有する。
　＜光電変換部＞
　光電変換部１０３は、ｐ型の半導体領域１０２で周囲を囲まれている。光電変換部１０３は、ｎ型の半導体領域１０４を含む。そして、この光電変換部１０３は、上述の光電変換素子ＰＤを構成している。
　＜ｐ型の半導体領域＞
　図５２に示すように、ｐ型の半導体領域１０２は、光電変換部１０３と、半導体層１０１の第１の面Ｓ１との間、及び光電変換部１０３と半導体層１０１の第２の面Ｓ２との間にそれぞれ設けられている。また、ｐ型の半導体領域１０２は、光電変換部１０３と、分離領域１１０との間にも設けられている。
＜転送トランジスタ＞
　図５２に示すように、転送トランジスタＴＲは、半導体層１０１の第１の面Ｓ１側にゲート絶縁膜を介して設けられたゲート電極１２４と、ゲート電極１２４の直下のｐ型の半導体領域１０２にチャネルが形成されるチャネル形成領域と、ソース領域として機能する光電変換部１０３と、ドレイン領域として機能する電荷保持領域ＦＤとを含む。ゲート絶縁膜は例えば酸化シリコン膜で構成されている。ゲート電極１２４は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。転送トランジスタＴＲは、電界効果トランジスタであり、例えばＭＯＳＦＥＴで構成されている。転送トランジスタＴＲは、ＭＩＳＦＥＴで構成しても構わない。
　図４９に示すように、画素ブロック６１Ｊに含まれる４つの光電変換セル２２Ｓ（画素３ａ３，３ｂ３，３ｃ３，３ｄ３）の各々の転送トランジスタＴＲは、平面視で各々の光電変換セル２２Ｓ（画素３ａ３，３ｂ３，３ｃ３，３ｄ３）の中心から角部側に偏って配置されている。そして、この４つの光電変換セル２２Ｓの各々の転送トランジスタＴＲは、２×２配列の４つの光電変換セル２２Ｓ（４つの画素３ａ３，３ｂ３，３ｃ３，３ｄ３）で囲まれた中央部側に偏って配置されている。即ち、４つの画素３（４つの画素３ａ３，３ｂ３，３ｃ３，３ｄ３）の各々の転送トランジスタＴＲのゲート電極１２４は、Ｘ方向及びＹ方向のそれぞれの方向において互いに隣り合っている。
　＜電荷保持領域＞
　図５２に示すように、電荷保持領域ＦＤは、半導体層１０１の第１の面Ｓ１側でｐ型の半導体領域１０２内に設けられ、ｐ型の半導体領域１０２を介して光電変換部１０３から離間している。電荷保持領域ＦＤは、例えば光電変換部１０３よりも不純物濃度が高いｎ型の半導体領域で構成されている。電荷保持領域ＦＤは、電荷を保持すると共に、後述する導電パッド１２２とのオーミックコンタクト抵抗を低減する。
　図５１に示すように、電荷保持領域ＦＤは、Ｘ方向に延伸する分離領域１１０と、Ｙ方向に延伸する分離領域１１０とが交差する交差部のうち、４つの画素３（４つの光電変換セル２２Ｓ）を一単位とする画素ブロック６１Ｊの中央部に位置する第１交差部１１１ａに接して設けられている。即ち、画素ブロック６１Ｊに含まれる４つの画素３の各々の電荷保持領域ＦＤは、第１交差部１１１ａを囲むようにして配置され、平面視で分離領域１１０を介して互いに隣り合っている。
　＜コンタクト領域＞
　図５２に示すように、ｐ型のコンタクト領域１２１は、半導体層１０１の第１の面Ｓ１側でｐ型の半導体領域１０２内に設けられ、ｐ型の半導体領域１０２と電気的接続されている。コンタクト領域１２１は、ｐ型の半導体領域１０２よりも不純物濃度が高いｐ型の半導体領域で構成され、後述する導電パッド１２３とのオーミックコンタクト抵抗を低減する。
　図５１に示すように、ｐ型のコンタクト領域１２１は、Ｘ方向に延伸する分離領域１１０と、Ｙ方向に延伸する分離領域１１０とが交差する交差部のうち、４つの画素３（４つの光電変換セル２２Ｓ）を一単位とする画素ブロック６１Ｊの角部に位置する第２交差部１１１ｂに接して設けられている。即ち、画素ブロック６１Ｊに含まれる４つの画素３の各々のコンタクト領域１２１は、第２交差部１１１ｂを囲むようにして配置され、平面視で分離領域１１０を介して互いに隣り合っている。
　図４９及び図５２に示すように、画素ブロック６１Ｊにおいて、分離領域１１０の第１交差部１１１ａを介して配置された４つの光電変換セル２２Ｓの各々の電荷保持領域ＦＤには、分離領域１１０の第１交差部１１１ａを跨いで上述の導電パッド１２２が電気的及び機械的に接続されている。また、画素ブロック６１Ｊの角部において、分離領域１１０の第２交差部１１１ｂを介して配置された４つの光電変換セル２２Ｓの各々のコンタクト領域１２１には、分離領域１１０の第２交差部１１１ｂを跨いで上述の導電パッド１２３が電気的及び機械的に接続されている。導電パッド１２２及び１２３の各々は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
　図５１に示すように、分離領域１１０は、平面視で電荷保持領域ＦＤとの接触を第１部分１１０ａと、コンタクト領域１２１との接触を含み、かつ第１部分１１０ａの幅Ｗ１よりも幅Ｗ２が狭い第２部分１１０ｂとを有する。分離領域１１０の第１部分１１０ａは、平面視で電荷保持領域ＦＤと接する部分よりも長く構成され、電荷保持領域ＦＤが接触する部分よりも延伸方向に突出している。この分離領域１１０の第１部分１１０ａと第２部分１１０ｂとの割合は、１つの光電変換セル２２Ｓを囲む循環平面パターンにおいて、第２部分１１０ｂの方が大きい。
　図５３に示すように、分離領域１１０の第１部分１１０ａは、半導体層１０１の第１の面Ｓ１側に設けられた頭部（表面部）１１０ａ１と、半導体層１０１の厚さ方向（Ｚ方向）に頭部１１０ａ１よりも深い位置に頭部１１０ａ１と接して設けられ、かつ頭部１１０ａ１よりも幅が狭い胴部（深層部）１１０ａ２とを含む。頭部１１０ａ１は、半導体層１０１の深さ方向に電荷保持領域ＦＤよりも長く、即ち深くなっている。
　図５２に示すように、ｐ型の半導体領域１０５は、半導体層１０１の深さ方向に分離領域１１０の側壁に沿って延伸し、ｐ型の半導体領域１０２と接している。そして、ｐ型の半導体領域１０５は、分離領域１１０の第１部分１１０ａでは、頭部１１０ａ１と胴部１１０ａ２との段差部から半導体層１０１の第２の面Ｓ２側に向かって延伸し、第２部分１１０ｂでは、コンタクト領域１２１と接触し、コンタクト領域１２１から半導体層１０１の第２の面Ｓ２側に向かって延伸している。即ち、ｐ型の半導体領域１０５は、第１部分１１０ａの胴部１１０ａ２及び第２部分１１０ｂの各々と隣り合って半導体層１０１の深さ方向に延伸している。このｐ型の半導体領域１０５は、平面視で光電変換部１０３の周囲を囲み、暗電流の発生を制御するピニング層として機能する。ｐ型の半導体領域１０５は、ｐ型の半導体領域１０２よりも不純物濃度が高く、ｐ型のコンタクト領域１２１よりも不純物濃度が低い。
　図５２及び図５３に示すように、ピニング膜１０６は、分離領域１１０とｐ型の半導体領域及びｐ型のコンタクト領域との間に介在され、暗電流の発生を制御する。ピニング膜１０６としては、例えば、酸化ハフニウム（ＨｆＯ２）や、酸化タンタル（Ｔａ２Ｏ５）などを用いることができる。
　なお、この実施形態ではピニング膜１０６を設けているが、ピニング膜１０６を設けない場合、ｐ型の半導体領域１０５は、分離領域１１０の第１部分１１０ａの胴部１１０ａ２及び第２部分１１０ｂの各々と接して半導体層１０１の厚さ方向に延伸する。
　図５２に示すように、絶縁層１３０は、導電パッド１２２及び１２３、並びに転送トランジスタＴＲのゲート電極１２４を覆っている。絶縁層１３０は、例えば、酸化シリコン（ＳｉＯ）膜、窒化シリコン（ＳｉＮ）膜又は炭窒化シリコン（ＳｉＯＮ）のうちの１つ、又は、これらのうち２つ以上を積層した積層膜で構成されている。
　図５２に示すように、半導体層１４０は、半導体からなる島状の素子形成領域１４２ａ及び１４２ｂと、この素子形成領域１４２ａと素子形成領域１４２ｂとの間を埋め込むようにして設けられた絶縁膜１４３と、素子形成領域１４２ａ及び１４２ｂの各々の絶縁層１３０側に設けられた絶縁膜１４１とを含む。この素子形成領域１４２ａ及び１４２ｂは、画素ブロック６１Ｊ毎に設けられている。
　図５０及び図５２に示すように、素子形成領域１４２ａには、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬが直列接続で配置されている。素子形成領域１４２ｂには、切替トランジスタＦＤＧ及びリセットトランジスタＲＳＴが直列接続で配置されている。増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬは、ソース領域及びドレイン領域として機能する一対の主電極領域のうちの一方が共有されている。また、切替トランジスタＦＤＧ及びリセットトランジスタＲＳＴにおいても、ソース領域及びドレイン領域として機能する一対の主電極領域のうちの一方が共有されている。なお、図５０では、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、切替トランジスタＦＤＧ及びリセットトランジスタとＲＳＴの各々のゲート電極１４５ａ、１４５ｓ、１４５ｆ及び１４５ｒを図示している。また、図５２では、増幅トランジスタＡＭＰ及びリセットトランジスタＲＳＴの各々のゲート電極１４５ａ及び１４５ｒを図示している。
　図５２に示すように、半導体層１４０は、絶縁層１４６で覆われている。
　導電パッド１２２には、絶縁層１４６の表面から導電パッド１２２の表面に到達する接続孔に埋め込まれたコンタクト電極１４７ａが電気的及び機械的に接続されている。導電パッド１２３には、絶縁層１４６の表面から導電パッド１２３の表面に到達する接続孔に埋め込まれたコンタクト電極１４７ｂが電気的及び機械的に接続されている。転送トランジスタＴＲのゲート電極１２４には、絶縁層１４６の表面から導電パッド１２２の表面に到達する接続孔に埋め込まれたコンタクト電極１４７ａが電気的及び機械的に接続されている。
　図５２に示すように、増幅トランジスタＡＭＰのゲート電極１４５ａには、絶縁層１４６の表面からゲート電極１４５ａに到達する接続孔に埋め込まれたコンタクト電極が接続されている。リセットトランジスタＲＳＴのゲート電極１４５ｒには、絶縁層１４６の表面からゲート電極１４５ｒに到達する接続孔に埋め込まれたコンタクト電極１４７ｅが接続されている。図示していないが、同様に、選択トランジスタＳＥＬ及び切替トランジスタＦＤＧの各々のゲート電極にも、絶縁層１４６の表面からゲート電極に到達する接続孔に埋め込まれたコンタクト電極が接続されている。
　コンタクト電極１４７ｂには、電源電位として基準電位が印加される。そして、コンタクト電極１４７ｂ、導電パッド１２３及びコンタクト領域１２１を介して各画素３のｐ型の半導体領域１０２が基準電位に電位固定される。この第１実施形態では、基準電位として、例えば０ＶのＶｓｓ電位が印加される。
　＜第２１実施形態の効果＞
　この第２１実施形態の固体撮像装置１Ｊは、分離領域１１０が平面視で電荷保持領域との接触を含む第１部分１１０ａと、コンタクト領域１２１との接触を含み、かつ第１部分１１０ａの幅Ｗ１よりも幅Ｗ２が狭い第２部分１１０ｂとを有する。これにより、暗電流を抑制しつつも、光電変換部１０３（光電変換素子ＰＤ）の面積を最大化することができる。また、光電変換セル２２Ｓを第１部分で囲む場合と比較して、平面視での第２部分の長さに相当する分、光電変換セル２２Ｓの平面積が増加するので、転送トランジスタＴＲを含む能動素子の光電変換セル２２Ｓ内での配置自由度を上げることが可能となる。
　この実施形態では、光電変換セル及び転送トランジスタと、読出し回路を構成する画素トランジスタとを異なる半導体層に設けた固体撮像装置１Ｊについて説明しているが、上述の実施形態のように、１つの半導体層に、光電変換セル、転送トランジスタ、画素トランジスタを設ける固体撮像装置においては、能動素子が密集するため、この実施形態のように、電荷保持領域との接触を含む第１部分よりも、コンタクト領域との接触を含む第２部分の幅を狭くすることは特に有効である。
　また、同一の平面サイズにおいて光電変換部の体積を大きくすることができ、飽和信号量を改善することが可能となる。
　また、導電パッド１２３とコンタクト領域１２１との接地面積が大きくなり、導電パッド１２３を用いた導電経路の抵抗を小さくすることができる。
　また、分離領域１１０の第１部分１１０ａは、半導体層１０１の厚さ方向において、電荷保持領域ＦＤとの接触を含む頭部１１０ａ１の幅よりも胴部１１０ａ２の幅を狭くしているので、頭部１１０ａ１の幅で半導体層の厚さ方向に分離領域を構成した場合と比較して、光電変換部１０３の体積を大きくすることができ、より飽和信号量Ｑｓを改善することが可能となる。
　〔第２２実施形態〕
　この第２２実施形態に係る固体撮像装置１Ｋは、図５４に示すように、画素３に含まれる光電変換セル２２Ｔが画素内分離領域で２つの領域に区画されている。そして、光電変換セル２２Ｔは、上述の第２１実施形態の図５１に示す光電変換セル２２Ｓと同様に、第１部分及び第２部分を有する分離領域１１０で区画されている。
　この第２実施形態の固体撮像装置１Ｋにおいても、上述の第２１実施形態と同様の効果が得られる。
　〔第２３実施形態〕
　≪電子機器への応用例≫
　本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図５５は、本技術の第２３実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
　図５５に示すように、電子機器２００は、固体撮像装置２０１と、光学レンズ２０２と、シャッタ装置２０３と、駆動回路２０４と、信号処理回路２０５とを備えている。この電子機器２００は、固体撮像装置２０１として本技術の第１実形態から第２２実施形態に係る固体撮像装置１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｈ，１Ｊを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
　光学レンズ２０２は、被写体からの像光（入射光２０６）を固体撮像装置２０１の撮像面上に結像させる。これにより、固体撮像装置２０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置２０３は、固体撮像装置２０１への光照射期間及び遮光期間を制御する。駆動回路２０４は、固体撮像装置２０１の転送動作及びシャッタ装置２０３のシャッタ動作を制御する駆動信号を供給する。駆動回路２０４から供給される駆動信号（タイミング信号）により、固体撮像装置２０１の信号転送を行なう。信号処理回路２０５は、固体撮像装置２０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、第２３実施形態の電子機器２００では、固体撮像装置２０１において光反射抑制部により、遮光膜や、空気層と接する絶縁膜での光反射が抑制させているため、フレを抑制することができ、画質の向上を図ることができる。
　なお、固体撮像装置１Ａ～１Ｊを適用できる電子機器２００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Time of Flight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの素子分離領域の構造として、上述した素子分離領域の構造を採用することができる。
　〔第１４実施形態の変形例〕
　図４５に示すように、上述の第１９実施形態の変形例では、画素３ａ２の素子形成領域２１ａにダミーのゲート電極４５ｂを設けている。このダミーのゲート電極４５ｂ、即ちダミートランジスタを設ける技術は、図２５から図２７に示す上述の第１４実施形態にも適用が可能であることは勿論である。
　例えば、上述の第１４実施形態の第１変形例として、図５６に示すように、画素３ｃの素子形成領域２１ａに、図２６の選択トランジスタＳＥＬに替えてダミートランジスタＤＭＴを設けると共に、画素３ｂの素子形成領域２１ａに、図２６の増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬに替えて２つのダミートランジスタＤＭＴを設けてもよい。
　また、上述の第１４実施形態の第２変形例として、図５７に示すように、画素３ｃの素子形成領域２１ａに、図２６の増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬに替えて２つのダミートランジスタＤＭＴを設けると共に、画素３ｂの素子形成領域２１ａに、図２６の増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬに替えて２つのダミートランジスタＤＭＴを設けてもよい。
　また、上述の第１４実施形態の第３変形例として、図５８に示すように、画素３ｃの素子形成領域２１ａに、図２６の増幅トランジスタＡＭＰに替えてダミートランジスタＤＭＴを設けると共に、画素３ｂの素子形成領域２１ａに、図２６の増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬに替えて２つのダミートランジスタＤＭＴを設けてもよい。
　また、上述の第１４実施形態の第４変形例として、図５９に示すように、画素３ｄの素子形成領域２１ａに、図２６の増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬに替えて２つのダミートランジスタＤＭＴを設けると共に、画素３ｂの素子形成領域２１ａに、図２６の増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬに替えて２つのダミートランジスタＤＭＴを設けてもよい。
　即ち、回路ブロック６２Ｃは、画素トランジスタとしてのダミートランジスタＤＭＴを有していてもよい。ダミートランジスタＤＭＴの個数は、第１４実施形態の第１から第４変形例に限定されるものではなく、回路ブロック６２Ｃは、少なくとも、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ及び切替トランジスタＦＤＧが１つずつ含まれていればよい。
　なお、ダミートランジスタＤＭＴは、上述の第１３実施形態においても適用が可能である。
　また、この第１４実施形態の第１から第４変形例に係る固体撮像装置においても、上述の第２３実施形態に係る電子機器に適用が可能であることは勿論である。
　なお、本技術は、以下のような構成としてもよい。
（１）
　厚さ方向で互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
　前記半導体層に設けられ、かつ前記半導体層の厚さ方向に延伸する第１分離領域で区画された光電変換セルと、を備え、
　前記光電変換セルは、
　各々が前記半導体層に平面視で互いに隣り合って設けられ、かつ各々が光電変換部及び転送トランジスタを有する第１光電変換領域及び第２光電変換領域と、
　平面視で前記第１光電変換領域と前記第２光電変換領域との間に配置され、かつ前記半導体層の厚さ方向に延伸する第２分離領域と、
　前記半導体層の前記第１の面側に第３分離領域で区画されて設けられ、かつ画素トランジスタが設けられた素子形成領域と、を含み、
　前記素子形成領域は、平面視で前記第１及び第２光電変換領域に亘って延伸している、光検出装置。
（２）
　前記光電変換セルは、方形状の平面パターンで構成され、
　前記第２分離領域は、平面視で前記光電変換セルを挟んで互いに反対側に位置する２つの前記第１分離領域の各々から内方に突出して設けられ、
　前記素子形成領域は、平面視で２つの前記第２分離領域の間を横切っている、上記（１）に記載の光検出装置。
（３）
　前記素子形成領域は、
　２つの前記第２分離領域の間を横切る第１部分と、
　前記第１部分の一端側及び他端側の各々から前記第１部分の前記転送トランジスタ側とは反対側に延伸する一対の第２部分と、を含む上記（１）又は（２）に記載の光検出装置。
（４）
　前記光電変換セルは、
　前記素子形成領域、前記第１及び第２光電変換領域の各々に亘って前記半導体層に設けられた第１導電型の半導体領域と、
　前記第１半導体領域内に設けられた第１導電型のコンタクト領域と、を更に含み、
　前記コンタクト領域は、平面視で２つの前記第２分離領域の間に配置されている、上記（１）から（３）の何れかに記載の光検出装置。
（５）
　前記第１及び第２光電変換領域の各々の前記転送トランジスタは、前記素子形成領域に設けられている、上記（１）から（４）の何れかに記載の光検出装置。
（６）
　前記素子形成領域、前記第１及び前記第２光電変換領域の各々に亘って前記半導体層に設けられた第１導電型の半導体領域と、
　前記第１半導体領域内に設けられた第１導電型のコンタクト領域と、を更に含み、
　前記コンタクト領域は、平面視で少なくとも前記一対の第２部分の何れか一方と前記第１分離領域との間に配置されている、上記（１）から（５）の何れかに記載の光検出装置。
（７）
　前記画素トランジスタは、前記第１及び第２光電変換領域の各々に設けられている、上記（１）から（６）の何れかに記載の光検出装置。
（８）
　前記第１分離領域及び前記第２分離領域の各々は、前記第３分離領域と一体化している、上記（１）から（７）の何れかに記載の光検出装置。
（９）
　厚さ方向で互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
　前記半導体層に設けられ、かつ前記半導体層の厚さ方向に延伸する第１分離領域で区間された光電変換セルと、を備え、
　前記光電変換セルは、
　各々が前記半導体層に平面視で互いに隣り合って設けられ、かつ各々が光電変換部及び転送トランジスタを有する第１光電変換領域及び第２光電変換領域と、
　平面視で前記第１光電変換領域と前記第２光電変換との間に設けられ、かつ前記半導体層の厚さ方向に延伸する第２分離領域と、
　前記半導体層の前記第１の面側に第３分離領域で区画されて設けられ、かつ画素トランジスタが設けられた素子形成領域と、
　前記半導体層の第１の面側に設けられた電荷保持領域と、
　前記素子形成領域、前記第１光電変換領域及び前記第２光電変換領域に亘って前記半導体層に設けられた第１導電型の半導体領域と、
　前記半導体領域内に設けられた第１導電型のコンタクト領域と、を含み、
　前記電荷保持領域及び前記コンタクト領域の少なくとも何れか一方は、前記第１及び第２光電変換領域で共有され、かつ平面視で前記第１光電変換領域と前記第２光電変換領域との間に配置されている、光検出装置。
（１０）
　前記光電変換セルは、平面視での平面パターンが方形状で構成され、
　前記第２分離領域は、平面視で前記光電変換セルを挟んで互いに反対側に位置する２つの前記第１分離領域の各々から離間して設けられている、上記（９）に記載の光検出装置。
（１１）
　前記電荷保持領域は、平面視で２つの前記第１分離領域の一方と前記第２分離領域との間に配置され、
　前記コンタクト領域は、平面視で２つの前記第１分離領域の他方と前記第２分離領域との間に配置されている、上記（９）又は（１０）に記載の光検出装置。
（１２）
　前記素子形成領域及び前記画素トランジスタは、前記第１及び第２光電変換領域の各々に個別に設けられている、上記（９）から（１１）の何れかに記載の光検出装置。
（１３）
　前記電荷保持領域は、２つの前記第１分離領域のうちの一方と前記第２分離領域との間に設けられ、
　前記素子形成領域は、平面視で２つの前記第１分離領域のうちの他方と前記第２分離領域との間を横切り、かつ前記第１及び第２光電変換領域に亘って延伸している、（９）から（１２）の何れかに記載の光検出装置。
（１４）
　前記素子形成領域は、
　前記他方の第１分離領域と前記第２分離領域との間を横切る第１部分と、
　前記第１部分の一端側及び他端側の各々から前記第１部分の前記他方の第１分離領域側とは反対側に延伸する一対の第２部分と、
を含む上記（１０）に記載の光検出装置。
（１５）
　前記画素トランジスタは、前記第１及び第２光電変換領域の各々に設けられている、上記（９）から（１４）の何れかに記載の光検出装置。
（１６）
　平面視で分離領域を介して互いに隣り合って配置され、かつ各々に光電変換部及び転送トランジスタが設けられた複数の光電変換セルを有する半導体層と、
　平面視で前記複数の光電変換セルの各々の前記分離領域側にそれぞれ設けられた半導体領域と、
　一部が前記分離領域に埋め込まれ、かつ平面視で前記分離領域を跨いで前記複数の光電変換セルの各々の前記半導体領域に接続された導電パッドと、
　を備えている光検出装置。
（１７）
　前記導電パッドは、前記分離領域内に位置する胴部と、前記胴部から前記素子分離領域の外側に突出し、かつ前記胴部よりも幅広で構成された頭部とを含み、
　前記半導体領域は、前記胴部及び前記頭部の各々と接続されている、上記（１６）に記載の光検出装置。
（１８）
　前記半導体領域は、電荷保持領域、第１基準電位が印加される第１コンタクト領域、及び、前記第１基準電位とは異なる第２基準電位が印加される第２コンタクト領域の何れかである、上記（１６）又は（１７）に記載の光検出装置。
（１９）
　２つの前記導電パッドと、２つの前記導電パッドを連結する連結部とを含む中継配線を、更に備えている、上記（１６）から（１８）の何れかに請求項１５に記載の光検出装置。
（２０）
　前記複数の光電変換セルの各々は、前記分離領域を跨いで各々の前記光電変換セル内に配置されたゲート電極を共有する画素トランジスタを更に有する、上記（１６）から（１９）の何れかに記載の光検出装置。
（２１）
　前記ゲート電極は、前記分離領域内にゲート絶縁膜を介して前記半導体層と隣り合う胴部と、前記胴部から前記分離領域の外側に突出し、前記ゲート絶縁膜を介して前記半導体層と隣り合い、かつ前記胴部よりも幅広の頭部とを有する、上記（２０）に記載の光検出装置。
（２２）
　厚さ方向で互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
　前記半導体層に素子分離領域で区画されて設けられた光電変換セルと、を備え、
　前記光電変換セルは、前記半導体層の前記第１の面側に転送トランジスタ、電荷保持領域及びコンタクト領域を有すると共に、前記第２の面側に光電変換部を有し、
　前記分離領域は、平面視で前記電荷保持領域が接触する第１部分と、前記コンタクト領域が接触し、かつ前記第１部分よりも幅が狭い第２部分と、
　を有する光検出装置。
（２３）
　前記分離領域の平面視での前記第１部分と前記第２部分との割合は、前記第２部分のほうが大きい、上記（２２）に記載の光検出装置。
（２４）
　前記分離領域の前記第１部分は、前記半導体層の第１の面側に設けられた表面部と、前記半導体層の厚さ方向に前記表面部よりも深い位置に前記表面部に接して設けられ、かつ前記表面部よりも幅が狭い深層部と、を含む上記（２２）又は（２３）に記載の光検出装置。
（２５）
　前記光電変換部は、第１半導体領域を含み、
　前記光電変換セルは、前記第１部分の前記深層部及び前記第２部分の各々と隣り合って前記半導体層の厚さ方向に延伸し、前記第１半導体領域とは反対導電型の第２半導体領域を更に有する、上記（２２）から（２４）の何れかに記載の光検出装置。
（２６）
　前記光電変換セルは、前記前記第１部分の前記深層部及び前記第２部分の各々と、前記第２半導体領域との間にピニング膜を更に有する、上記（２２）から（２５）の何れかに記載の光検出装置。
（２７）
　それぞれ２つの光電変換領域と２つの転送トランジスタと２つの電荷保持領域を有する画素を４画素有する画素単位を備え、
　前記画素単位の各画素の電荷保持領域は、互いに電気的に接続されている、光検出装置。
（２８）
　前記画素単位の８つの電荷保持領域が電気的に接続されている、上記（２７）に記載の光検出装置。
（２９）
　前記８つの電荷保持領域は、第１の増幅トランジスタに接続されている、上記（２７）又は（２８）に記載の光検出装置。
（３０）
　前記８つの電荷保持領域は、前記第１の増幅トランジスタ及び第２の増幅トランジスタに接続されている、上記（２７）から（２９）の何れに記載の光検出装置。
（３１）
　前記８つの電荷保持領域は、切替トランジスタに接続され、前記切替トランジスタを介してリセットトランジスタに接続されている、上記（２７）から（３０）の何れに記載の光検出装置。
（３２）
　前記切替トランジスタと前記リセットトランジスタとの間に接続された容量を有する、上記（３１）に記載の光検出装置。
（３３）
　前記画素単位の４つ画素は、第１の画素と第２の画素と第３の画素と第４の画素とを有し、
　前記第１の画素は、第１と第２の電荷保持領域を含み、
　前記第２の画素は、第３と第４の電荷保持領域を含み、
　前記第３の画素は、第５と第６の電荷保持領域を含み、
　前記第４の画素は、第７と第８の電荷保持領域を含み、
　前記第１の電荷保持領域と前記第５の電荷保持領域とを結ぶ第１の線と、前記第２の電荷保持領域と前記第６の電荷保持領域とを結ぶ第２の線とは、並行であり、
　前記第１の電荷保持領域と前記第２の電荷保持領域とを結ぶ第３の線と、前記第５の電荷保持領域と前記第６の電荷保持領域とを結ぶ第４の線とは、並行である、
　上記（２７）から（３２）の何れに記載の光検出装置。
（３４）
　２次元状に設けられた複数の画素を有し、
　前記複数の画素の各々の画素内に、素子分離領域により区画された５つの半導体領域を有する光検出装置。
（３５）
　前記５つの半導体領域の２つの領域は転送トランジスタが設けられている領域である、上記（３４）に記載の光検出装置。
（３６）
　前記５つの半導体領域の２つの領域は画素トランジスタが設けられている領域である、上記（３４）又は（３５）に記載の光検出装置。
（３７）
　前記画素トランジスタは、選択トランジスタ、増幅トランジスタ、リセットトランジスタのいずれかを含む、上記（３６）に記載の光検出装置。
（３８）
　前記５つの半導体領域の１つの領域はｐ型の半導体領域である、上記（３５）から（３７）の何れに記載の光検出装置。
（３９）
　前記ｐ型の半導体領域には、電源電位として基準電位が印加される上記（３８）に記載の光検出装置。
（４０）
　前記基準電位はＯＶである、上記（３９）に記載の光検出装置。
（４１）
　前記５つの半導体領域の２つの領域は画素トランジスタが設けられている領域であり、
　前記ｐ型の半導体領域は、前記画素トランジスタが設けられている領域の間に設けられている、上記（３８）に記載の光検出装置。
（４２）
　前記素子分離領域はＳＴＩである、上記（３４）から（４１）の何れに記載の光検出装置。
（４３）
　２次元状に設けられた複数の画素を有し、
　前記画素内に、素子分離領域により区画された５つの半導体領域を有し、
　前記５つの半導体領域は、
　第１転送トランジスタが設けられた第１半導体領域と、
　第２転送トランジスタが設けられた第２半導体領域と、
　前記第１及び第２転送トランジスタ以外の第１画素トランジスタが設けられた第３半導体領域と、
　前記第１及び第２転送トランジスタ以外の第２画素トランジスタが設けられた第４半導体領域と、
　ｐ型の半導体領域と、
　を有する、光検出装置。
（４４）
　前記第１若しくは第２画素トランジスタは選択トランジスタ、増幅トランジスタ、リセットトランジスタのいずれかである、上記（４３）に記載の光検出装置。
（４５）
　前記ｐ型の半導体領域には、電源電位として基準電位が印加される、上記（４４）又は（４４）に記載の光検出装置。
（４６）
　前記基準電位はＯＶである、上記（４５）に記載の光検出装置。
（４７）
　前記ｐ型の半導体領域は、前記第３半導体領域と前記第４半導体領域との間に設けられている、上記（４３）から（４６）の何れに記載の光検出装置。
（４８）
　前記素子分離領域はＳＴＩである、上記（４３）から（４７）の何れに記載の光検出装置。
（４９）
　半導体基板に設けられた第１画素と、
　前記第１画素と隣接する画素とを分離する第１領域と、前記第１画素内に設けられた光電変換部が平面視で遮られた第２領域とを含むトレンチと、を有し、
　平面視で前記第２領域は、前記第１画素に設けられた第１フローティングディフュージョン領域と第２フローティングディフュージョン領域との間に第１部分を有し、
　前記平面視で前記第２領域は、前記第１画素に設けられた第１トランジスタと第２トランジスタとの間に第２部分を有し、
　前記平面視で前記第１部分と前記第２部分の間にコンタクト領域が設けられた光検出装置。
（５０）
　前記平面視で前記第１部分と、前記コンタクト領域と、前記第２部分とは、この順番で第１方向に沿って並んでいる、上記（４９）に記載の光検出装置。
（５１）
　第１トランジスタの第１コンタクト、ゲート電極、第２コンタクトは、この順番で前記第１方向に沿って並んでいる、上記（５０）に記載の光検出装置。
（５２）
　第２トランジスタの第３コンタクト、ゲート電極、第４コンタクトは、この順番で前記第１方向に沿って並んでいる、上記（５１）に記載の光検出装置。
（５３）
　前記トレンチは前記半導体基板を貫通している、上記（４９）から（５２）の何れに記載の光検出装置。
（５４）
　前記第１画素の中心に前記コンタクト領域が設けられている、上記（４９）から（５３）の何れに記載の光検出装置。
（５５）
　前記コンタクト領域はｐ型の不純物領域である、上記（４９）から（５４）の何れに記載の光検出装置。
（５６）
　半導体基板に設けられた第１画素と、
　前記第１画素と隣接する画素とを分離する分離領域と、を有し、
　平面視で前記第１画素は、前記分離領域の第１乃至第４部分に囲まれ、
　前記分離領域は、前記平面視で前記第１部分と前記第３部分との間に設けられた第５部分と第６部分とを有し、
　前記平面視で前記第５部分と前記第６部分との間にコンタクト領域が設けられ、
　前記第５部分は前記第１部分と接し、前記第６部分は前記第３部分と接している、光検出装置。
（５７）
　前記第１部分と前記第５部分がなす角は垂直である、上記（５６）に記載の光検出装置。
（５８）
　前記第１部分と前記第３部分とは対向している、上記（５６）又は（５７）に記載の光検出装置。
（５９）
　前記平面視で前記第５部分と、前記コンタクト領域と、前記第６部分とは、この順番で第１方向に沿って並んでいる、上記（５６）から（５８）の何れに記載の光検出装置。
（６０）
　前記第１画素は、前記第６部分の両側に設けられた第１トランジスタと第２トランジスタとを有し、
　前記第１トランジスタの第１コンタクト、ゲート電極、第２コンタクトは、この順番で前記第１方向に沿って並んでいる、上記（５９）に記載の光検出装置。
（６１）
　前記第２トランジスタの第３コンタクト、ゲート電極、第４コンタクトは、この順番で前記第１方向に沿って並んでいる、上記（６０）に記載の光検出装置。
（６２）
　前記トレンチは前記半導体基板を貫通している、上記（５６）から（６１）の何れに記載の光検出装置。
（６３）
　前記第１画素の中心に前記コンタクト領域が設けられている、上記（５６）から（６２）の何れに記載の光検出装置。
（６４）
　前記コンタクト領域はｐ型の不純物領域である、上記（５６）から（６３）の何れに記載の光検出装置。
（６５）
　上記（１）、（９）、（１６）、（２２）、（２７）、（３４）（４３）（４９）及び（５６）の何れかに記載の光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備えている電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１　固体撮像装置
　２　半導体チップ
　２Ａ　画素領域
　２Ｂ　周辺領域
　３，３ａ，３ｂ，３ｃ，３ｄ　画素
　４　垂直駆動回路
　５　カラム信号処理回路
　６　水平駆動回路
　７　出力回路
　８　制御回路
　１０　画素駆動線
　１２　水平信号線
　１３　ロジック回路
　１４　ボンディングパッド
　１５　読出し回路
　２１　半導体層
　２１ａ，２１ｂ１，２１ｂ２，２１ｃ，２１ｄ　素子形成領域（活性領域）
　２１ｚ　給電領域
　２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ，２２Ｅ，２２Ｆ，２２Ｇ，２２Ｈ，２２Ｉ，２２Ｊ，２２Ｋ，２２Ｌ，２２Ｍ１，２２Ｍ２，２２Ｍ３，２２Ｍ４，２２Ｍ５　光電変換セル
　２３Ｌ　第１光電変換領域
　２３Ｒ　第２光電変換領域
　２４　ｐ型の半導体領域
　２５　光電変換部
　２６　ｎ型の半導体領域
　３１　画素分離領域（第１分離領域）
　３２　画素内分離領域（第２分離領域）
　３３　素子分離領域（第３分離領域）
　４１　ゲート溝部
　４２　ゲート絶縁膜
　４３　ゲート電極
　４４　ゲート絶縁膜
　４５　ゲート電極
　４６，４７　主電極領域
　４８　…コンタクト領域
　５１　カラーフィルタ
　５２　マイクロレンズ
　７１，７３　中継配線
　７１ａ，７２，７３ａ，７３ｂ　導電パッド
　７１ｃ，７３ｃ　連結部
　ＡＭＰ　増幅トランジスタ
　ＦＤ，ＦＤ１，ＦＤ２　電荷保持領域（フローティングディフュージョン）
　ＦＤＧ　切替トランジスタ
　ＲＳＴ　リセットトランジスタ
　ＳＥＬ　選択トランジスタ
　ＴＲ１，ＴＲ２　転送トランジスタ

Claims (65)

  1. 　厚さ方向で互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
    　前記半導体層に設けられ、かつ前記半導体層の厚さ方向に延伸する第１分離領域で区画された光電変換セルと、を備え、
    　前記光電変換セルは、
    　各々が前記半導体層に平面視で互いに隣り合って設けられ、かつ各々が光電変換部及び転送トランジスタを有する第１光電変換領域及び第２光電変換領域と、
    　平面視で前記第１光電変換領域と前記第２光電変換領域との間に配置され、かつ前記半導体層の厚さ方向に延伸する第２分離領域と、
    　前記半導体層の前記第１の面側に第３分離領域で区画されて設けられ、かつ画素トランジスタが設けられた素子形成領域と、を含み、
    　前記素子形成領域は、平面視で前記第１及び第２光電変換領域に亘って延伸している、光検出装置。
  2. 　前記光電変換セルは、方形状の平面パターンで構成され、
    　前記第２分離領域は、平面視で前記光電変換セルを挟んで互いに反対側に位置する２つの前記第１分離領域の各々から内方に突出して設けられ、
    　前記素子形成領域は、平面視で２つの前記第２分離領域の間を横切っている、請求項１に記載の光検出装置。
  3. 　前記素子形成領域は、
    　２つの前記第２分離領域の間を横切る第１部分と、
    　前記第１部分の一端側及び他端側の各々から前記第１部分の前記転送トランジスタ側とは反対側に延伸する一対の第２部分と、を含む請求項２に記載の光検出装置。
  4. 　前記光電変換セルは、
    　前記素子形成領域、前記第１及び第２光電変換領域の各々に亘って前記半導体層に設けられた第１導電型の半導体領域と、
    　前記第１半導体領域内に設けられた第１導電型のコンタクト領域と、を更に含み、
    　前記コンタクト領域は、平面視で２つの前記第２分離領域の間に配置されている、請求項２に記載の光検出装置。
  5. 　前記第１及び第２光電変換領域の各々の前記転送トランジスタは、前記素子形成領域に設けられている、請求項４に記載の光検出装置。
  6. 　前記光電変換セルは、
    　前記素子形成領域、前記第１及び前記第２光電変換領域の各々に亘って前記半導体層に設けられた第１導電型の半導体領域と、
    　前記第１半導体領域内に設けられた第１導電型のコンタクト領域と、を更に含み、
    　前記コンタクト領域は、平面視で少なくとも前記一対の第２部分の何れか一方と前記第１分離領域との間に配置されている、請求項３に記載の光検出装置。
  7. 　前記画素トランジスタは、前記第１及び第２光電変換領域の各々に設けられている、請求項１に記載の光検出装置。
  8. 　前記第１分離領域及び前記第２分離領域の各々は、前記第３分離領域と一体化している、請求項１に記載の光検出装置。
  9. 　厚さ方向で互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
    　前記半導体層に設けられ、かつ前記半導体層の厚さ方向に延伸する第１分離領域で区間された光電変換セルと、を備え、
    　前記光電変換セルは、
    　各々が前記半導体層に平面視で互いに隣り合って設けられ、かつ各々が光電変換部及び転送トランジスタを有する第１光電変換領域及び第２光電変換領域と、
    　平面視で前記第１光電変換領域と前記第２光電変換との間に設けられ、かつ前記半導体層の厚さ方向に延伸する第２分離領域と、
    　前記半導体層の前記第１の面側に第３分離領域で区画されて設けられ、かつ画素トランジスタが設けられた素子形成領域と、
    　前記半導体層の第１の面側に設けられた電荷保持領域と、
    　前記素子形成領域、前記第１光電変換領域及び前記第２光電変換領域に亘って前記半導体層に設けられた第１導電型の半導体領域と、
    　前記半導体領域内に設けられた第１導電型のコンタクト領域と、を含み、
    　前記電荷保持領域及び前記コンタクト領域の少なくとも何れか一方は、前記第１及び第２光電変換領域で共有され、かつ平面視で前記第１光電変換領域と前記第２光電変換領域との間に配置されている、光検出装置。
  10. 　前記光電変換セルは、平面視での平面パターンが方形状で構成され、
    　前記第２分離領域は、平面視で前記光電変換セルを挟んで互いに反対側に位置する２つの前記第１分離領域の各々から離間して設けられている、請求項９に記載の光検出装置。
  11. 　前記電荷保持領域は、平面視で２つの前記第１分離領域の一方と前記第２分離領域との間に配置され、
    　前記コンタクト領域は、平面視で２つの前記第１分離領域の他方と前記第２分離領域との間に配置されている、請求項１０に記載の光検出装置。
  12. 　前記素子形成領域及び前記画素トランジスタは、前記第１及び第２光電変換領域の各々に個別に設けられている、請求項１０に記載の光検出装置。
  13. 　前記電荷保持領域は、２つの前記第１分離領域のうちの一方と前記第２分離領域との間に設けられ、
    　前記素子形成領域は、平面視で２つの前記第１分離領域のうちの他方と前記第２分離領域との間を横切り、かつ前記第１及び第２光電変換領域に亘って延伸している、請求項１０に記載の光検出装置。
  14. 　前記素子形成領域は、
    　前記他方の第１分離領域と前記第２分離領域との間を横切る第１部分と、
    　前記第１部分の一端側及び他端側の各々から前記第１部分の前記他方の第１分離領域側とは反対側に延伸する一対の第２部分と、
    を含む請求項１０に記載の光検出装置。
  15. 　前記画素トランジスタは、前記第１及び第２光電変換領域の各々に設けられている、請求項９に記載の光検出装置。
  16. 　平面視で分離領域を介して互いに隣り合って配置され、かつ各々に光電変換部及び転送トランジスタが設けられた複数の光電変換セルを有する半導体層と、
    　平面視で前記複数の光電変換セルの各々の前記分離領域側にそれぞれ設けられた半導体領域と、
    　一部が前記分離領域に埋め込まれ、かつ平面視で前記分離領域を跨いで前記複数の光電変換セルの各々の前記半導体領域に接続された導電パッドと、
    　を備えている光検出装置。
  17. 　前記導電パッドは、前記分離領域内に位置する胴部と、前記胴部から前記素子分離領域の外側に突出し、かつ前記胴部よりも幅広で構成された頭部とを含み、
    　前記半導体領域は、前記胴部及び前記頭部の各々と接続されている、請求項１６に記載の光検出装置。
  18. 　前記半導体領域は、電荷保持領域、第１基準電位が印加される第１コンタクト領域、及び、前記第１基準電位とは異なる第２基準電位が印加される第２コンタクト領域の何れかである、請求項１６に記載の光検出装置。
  19. 　２つの前記導電パッドと、２つの前記導電パッドを連結する連結部とを含む中継配線を、更に備えている、請求項１６に記載の光検出装置。
  20. 　前記複数の光電変換セルの各々は、前記分離領域を跨いで各々の前記光電変換セル内に配置されたゲート電極を共有する画素トランジスタを更に有する、請求項１６に記載の光検出装置。
  21. 　前記ゲート電極は、前記分離領域内にゲート絶縁膜を介して前記半導体層と隣り合う胴部と、前記胴部から前記分離領域の外側に突出し、前記ゲート絶縁膜を介して前記半導体層と隣り合い、かつ前記胴部よりも幅広の頭部とを有する、請求項２０に記載の光検出装置。
  22. 　厚さ方向で互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
    　前記半導体層に素子分離領域で区画されて設けられた光電変換セルと、を備え、
    　前記光電変換セルは、前記半導体層の前記第１の面側に転送トランジスタ、電荷保持領域及びコンタクト領域を有すると共に、前記第２の面側に光電変換部を有し、
    　前記分離領域は、平面視で前記電荷保持領域との接触を含む第１部分と、前記コンタクト領域との接触を含み、かつ前記第１部分よりも幅が狭い第２部分と、
    　を有する光検出装置。
  23. 　前記分離領域の平面視での前記第１部分と前記第２部分との割合は、前記第２部分のほうが大きい、請求項２２に記載の光検出装置。
  24. 　前記分離領域の前記第１部分は、前記半導体層の第１の面側に設けられた表面部と、前記半導体層の厚さ方向に前記表面部よりも深い位置に前記表面部に接して設けられ、かつ前記表面部よりも幅が狭い深層部と、を含む請求項２２に記載の光検出装置。
  25. 　前記光電変換部は、第１半導体領域を含み、
    　前記光電変換セルは、前記第１部分の前記深層部及び前記第２部分の各々と隣り合って前記半導体層の厚さ方向に延伸し、前記第１半導体領域とは反対導電型の第２半導体領域を更に有する、請求項２２に記載の光検出装置。
  26. 　前記光電変換セルは、前記前記第１部分の前記深層部及び前記第２部分の各々と、前記第２半導体領域との間にピニング膜を更に有する、請求項２５に記載の光検出装置。
  27. 　それぞれ２つの光電変換領域と２つの転送トランジスタと２つの電荷保持領域とを有する画素を４画素有する画素単位を備え、
    　前記画素単位の各画素の電荷保持領域は、互いに電気的に接続されている、光検出装置。
  28. 　前記画素単位の８つの電荷保持領域が電気的に接続されている、請求項２７に記載の光検出装置。
  29. 　前記８つの電荷保持領域は、第１の増幅トランジスタに接続されている、請求項２７に記載の光検出装置。
  30. 　前記８つの電荷保持領域は、前記第１の増幅トランジスタ及び第２の増幅トランジスタに接続されている、請求項２７に記載の光検出装置。
  31. 　前記８つの電荷保持領域は、切替トランジスタに接続され、前記切替トランジスタを介してリセットトランジスタに接続されている、請求項２７に記載の光検出装置。
  32. 　前記切替トランジスタと前記リセットトランジスタとの間に接続された容量を有する、請求項３１に記載の光検出装置。
  33. 　前記画素単位の４つ画素は、第１の画素と第２の画素と第３の画素と第４の画素とを有し、
    　前記第１の画素は、第１と第２の電荷保持領域を含み、
    　前記第２の画素は、第３と第４の電荷保持領域を含み、
    　前記第３の画素は、第５と第６の電荷保持領域を含み、
    　前記第４の画素は、第７と第８の電荷保持領域を含み、
    　前記第１の電荷保持領域と前記第５の電荷保持領域とを結ぶ第１の線と、前記第２の電荷保持領域と前記第６の電荷保持領域とを結ぶ第２の線とは、並行であり、
    　前記第１の電荷保持領域と前記第２の電荷保持領域とを結ぶ第３の線と、前記第５の電荷保持領域と前記第６の電荷保持領域とを結ぶ第４の線とは、並行である、
    　請求項２７に記載の光検出装置。
  34. 　２次元状に設けられた複数の画素を有し、
    　前記複数の画素の各々の画素内に、素子分離領域により区画された５つの半導体領域を有する光検出装置。
  35. 　前記５つの半導体領域の２つの領域は転送トランジスタが設けられている領域である、請求項３４に記載の光検出装置。
  36. 　前記５つの半導体領域の２つの領域は画素トランジスタが設けられている領域である、請求項３４に記載の光検出装置。
  37. 　前記画素トランジスタは、選択トランジスタ、増幅トランジスタ、リセットトランジスタのいずれかを含む、請求項３６に記載の光検出装置。
  38. 　前記５つの半導体領域の１つの領域はｐ型の半導体領域である、請求項３４に記載の光検出装置。
  39. 　前記ｐ型の半導体領域には、電源電位として基準電位が印加される請求項３８に記載の光検出装置。
  40. 　前記基準電位はＯＶである、請求項３９に記載の光検出装置。
  41. 　前記５つの半導体領域の２つの領域は画素トランジスタが設けられている領域であり、
    　前記ｐ型の半導体領域は、前記画素トランジスタが設けられている領域の間に設けられている、請求項３８に記載の光検出装置。
  42. 　前記素子分離領域はＳＴＩである、請求項３４に記載の光検出装置。
  43. 　２次元状に設けられた複数の画素を有し、
    　前記画素内に、素子分離領域により区画された５つの半導体領域を有し、
    　前記５つの半導体領域は、
    　第１転送トランジスタが設けられた第１半導体領域と、
    　第２転送トランジスタが設けられた第２半導体領域と、
    　前記第１及び第２転送トランジスタ以外の第１画素トランジスタが設けられた第３半導体領域と、
    　前記第１及び第２転送トランジスタ以外の第２画素トランジスタが設けられた第４半導体領域と、
    　ｐ型の半導体領域と、
    　を有する、光検出装置。
  44. 　前記第１若しくは第２画素トランジスタは選択トランジスタ、増幅トランジスタ、リセットトランジスタのいずれかである、請求項４３に記載の光検出装置。
  45. 　前記ｐ型の半導体領域には、電源電位として基準電位が印加される、請求項４３に記載の光検出装置。
  46. 　前記基準電位はＯＶである、請求項４５に記載の光検出装置。
  47. 　前記ｐ型の半導体領域は、前記第３半導体領域と前記第４半導体領域との間に設けられている、請求項４３に記載の光検出装置。
  48. 　前記素子分離領域はＳＴＩである、請求項４３に記載の光検出装置。
  49. 　半導体基板に設けられた第１画素と、
    　前記第１画素と隣接する画素とを分離する第１領域と、前記第１画素内に設けられた光電変換部が平面視で遮られた第２領域とを含むトレンチと、を有し、
    　平面視で前記第２領域は、前記第１画素に設けられた第１フローティングディフュージョン領域と第２フローティングディフュージョン領域との間に第１部分を有し、
    　前記平面視で前記第２領域は、前記第１画素に設けられた第１トランジスタと第２トランジスタとの間に第２部分を有し、
    　前記平面視で前記第１部分と前記第２部分の間にコンタクト領域が設けられた光検出装置。
  50. 　前記平面視で前記第１部分と、前記コンタクト領域と、前記第２部分とは、この順番で第１方向に沿って並んでいる、請求項４９に記載の光検出装置。
  51. 　前記第１トランジスタの第１コンタクト、ゲート電極、第２コンタクトは、この順番で前記第１方向に沿って並んでいる、請求項５０に記載の光検出装置。
  52. 　前記第２トランジスタの第３コンタクト、ゲート電極、第４コンタクトは、この順番で前記第１方向に沿って並んでいる、請求項５１に記載の光検出装置。
  53. 　前記トレンチは前記半導体基板を貫通している、請求項４９に記載の光検出装置。
  54. 　前記第１画素の中心に前記コンタクト領域が設けられている、請求項４９に記載の光検出装置。
  55. 　前記コンタクト領域はｐ型の不純物領域である、請求項４９に記載の光検出装置。
  56. 　半導体基板に設けられた第１画素と、
    　前記第１画素と隣接する画素とを分離する分離領域と、を有し、
    　平面視で前記第１画素は、前記分離領域の第１乃至第４部分に囲まれ、
    　前記分離領域は、前記平面視で前記第１部分と前記第３部分との間に設けられた第５部分と第６部分とを有し、
    　前記平面視で前記第５部分と前記第６部分との間にコンタクト領域が設けられ、
    　前記第５部分は前記第１部分と接し、前記第６部分は前記第３部分と接している、光検出装置。
  57. 　前記第１部分と前記第５部分がなす角は垂直である、請求項５６に記載の光検出装置。
  58. 　前記第１部分と前記第３部分とは対向している、請求項５６に記載の光検出装置。
  59. 　前記平面視で前記第５部分と、前記コンタクト領域と、前記第６部分とは、この順番で第１方向に沿って並んでいる、請求項５６に記載の光検出装置。
  60. 　前記第１画素は、前記第６部分の両側に設けられた第１トランジスタと第２トランジスタとを有し、
    　前記第１トランジスタの第１コンタクト、ゲート電極、第２コンタクトは、この順番で前記第１方向に沿って並んでいる、請求項５９に記載の光検出装置。
  61. 　前記第２トランジスタの第３コンタクト、ゲート電極、第４コンタクトは、この順番で前記第１方向に沿って並んでいる、請求項６０に記載の光検出装置。
  62. 　前記トレンチは前記半導体基板を貫通している、請求項５６に記載の光検出装置。
  63. 　前記第１画素の中心に前記コンタクト領域が設けられている、請求項５６に記載の光検出装置。
  64. 　前記コンタクト領域はｐ型の不純物領域である、請求項５６に記載の光検出装置。
  65. 　光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備え、
    　前記光検出装置は、
    　厚さ方向で互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
    　前記半導体層に設けられ、かつ前記半導体層の厚さ方向に延伸する第１分離領域で区画された光電変換セルと、を備え、
    　前記光電変換セルは、
    　各々が前記半導体層に平面視で互いに隣り合って設けられ、かつ各々が光電変換部及び転送トランジスタを有する第１光電変換領域及び第２光電変換領域と、
    　平面視で前記第１光電変換領域と前記第２光電変換領域との間に配置され、かつ前記半導体層の厚さ方向に延伸する第２分離領域と、
    　前記半導体層の前記第１の面側に第３分離領域で区画されて設けられ、かつ画素トランジスタが設けられた素子形成領域と、を含み、
    　前記素子形成領域は、平面視で前記第１及び第２光電変換領域に亘って延伸している、電子機器。
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