JP2021086851A - 半導体装置および機器 - Google Patents

半導体装置および機器 Download PDF

Info

Publication number
JP2021086851A
JP2021086851A JP2019212300A JP2019212300A JP2021086851A JP 2021086851 A JP2021086851 A JP 2021086851A JP 2019212300 A JP2019212300 A JP 2019212300A JP 2019212300 A JP2019212300 A JP 2019212300A JP 2021086851 A JP2021086851 A JP 2021086851A
Authority
JP
Japan
Prior art keywords
photodiode
semiconductor device
back surface
direction perpendicular
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019212300A
Other languages
English (en)
Other versions
JP2021086851A5 (ja
Inventor
佳明 高田
Yoshiaki Takada
佳明 高田
一 池田
Hajime Ikeda
一 池田
径介 太田
Keisuke Ota
径介 太田
洋一郎 飯田
Yoichiro Iida
洋一郎 飯田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2019212300A priority Critical patent/JP2021086851A/ja
Priority to PCT/JP2020/043250 priority patent/WO2021106748A1/ja
Priority to CN202080080720.7A priority patent/CN114730784A/zh
Publication of JP2021086851A publication Critical patent/JP2021086851A/ja
Priority to US17/751,406 priority patent/US20220285410A1/en
Publication of JP2021086851A5 publication Critical patent/JP2021086851A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

【課題】 半導体装置において良好な画素特性を得る上で有利な技術を提供する。【解決手段】 区画Ｂ１に重なる位置に、フォトダイオードＰＤ２に含まれる光電変換部が配され、区画Ｂ２に重なる位置に、フォトダイオードＰＤ１に含まれる光電変換部が配され、区画Ｂ３に重なる位置に、フォトダイオードＰＤ１に含まれる光電変換部が配され、半導体層１０の表面ＦＳの上には、各々が半導体層１０と共にＭＩＳ構造を成す複数の電極２５が設けられており、複数の電極２５の少なくとも１つの電極は、８つの区画Ｂ２〜Ｂ９の少なくとも１つの区画に重なる。【選択図】 図１

Description

本発明は、半導体装置に関する。
１つの画素に複数のフォトダイオードを設け、それぞれのフォトダイオードで生じた電荷に基づいて、ダイナミックレンジの拡大や焦点検出、測距、奥行き情報の取得を行う技術がある。
特許文献１には、入れ子になった複数のフォトダイオード（サブピクセル）を有する画素を備えたイメージセンサおよびその画素回路（ＦＩＧ．３）が開示されている。
非特許文献１には、特許文献１に記載された画素回路に類似した回路（Ｆｉｇｕｒｅ １）が開示され、画素内の回路および低ゲインキャパシターは深いダイオードの一部の上方に配置されていることが開示されている。
米国特許出願公開第２０１９／０１３１３３３号明細書
"Ｐｉｘｅｌ ｗｉｔｈ ｎｅｓｔｅｄ ｐｈｏｔｏ ｄｉｏｄｅｓ ａｎｄ １２０ ｄＢ ｓｉｎｇｌｅ ｅｘｐｏｓｕｒｅ ｄｙｎａｍｉｃ ｒａｎｇｅ"，Ｍａｎｕｅｌ Ｉｎｎｏｃｅｎｔ，２０１９ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ｗｏｒｋｓｈｏｐ Ｐ１３
非特許文献１では、回路の構成要素をどのように配置するかについて、検討が不足している。回路の構成要素の配置によっては、画素に入射した光や、光によって生じた電荷によって、回路の動作が不安定になったり、画素から出力される信号の精度が低下したりする。そのため、画素特性が低下するという課題がある。
そこで本発明は、半導体装置において良好な画素特性を得る上で有利な技術を提供することを目的とする。
上記課題を解決するための手段は、行列状に配された複数の画素を有し、表面および裏面を有する半導体層を備える半導体装置であって、
前記複数の画素のうちの１つの画素は、前記半導体層の中に設けられた複数のフォトダイオードを含み、
前記半導体層の前記裏面における前記１つの画素の受光領域を、行方向および列方向のそれぞれにおいて３等分して得られる９つの区画は、第１区画と、第２区画、第３区画、第４区画、第５区画、第６区画、第７区画、第８区画および第９区画を含む８つの区画と、を含み、前記第１区画は、前記第２区画と前記第３区画の間かつ前記第４区画と前記第５区画との間に位置し、
前記裏面に垂直な方向において前記第１区画に重なる位置に、前記複数のフォトダイオードのうちの或るフォトダイオードに含まれる第１光電変換部が配され、
前記裏面に垂直な方向において前記第２区画に重なる位置に、前記或るフォトダイオードとは別のフォトダイオードに含まれる第２光電変換部が配され、
前記裏面に垂直な方向において前記第３区画に重なる位置に、前記或るフォトダイオードとは別のフォトダイオードに含まれる第３光電変換部が配され、
前記半導体層の表面の上には、各々が前記半導体層と共にＭＩＳ構造を成す複数の電極が設けられており、
前記複数の電極の少なくとも１つの電極は、前記裏面に垂直な方向において、前記８つの区画の少なくとも１つの区画に重なることを特徴とする。
本発明によれば、半導体装置において良好な画素特性を得る上で有利な技術を提供することができる。
半導体装置の一例を説明する模式図。 半導体装置の一例を説明する模式図。 半導体装置の一例を説明する模式図。 半導体装置の一例を説明する模式図。 半導体装置の一例を説明する模式図。 半導体装置の一例を説明する模式図。 半導体装置の一例を説明する模式図。 半導体装置の一例を説明する模式図。 半導体装置の一例を説明する模式図。 半導体装置の一例を説明する模式図。 半導体装置の一例を説明する模式図。 半導体装置の一例を説明する模式図。 半導体装置の一例を説明する模式図。 半導体装置の一例を説明する模式図。 半導体装置の一例を説明する模式図。 半導体装置を備えた機器の一例を説明する模式図。
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。なお、共通の名称を付した要素については、その要素に付された符号によって区別して表現することができるが、第１要素、第２要素、第Ｎ要素というように名称の前に序数を付して表現することもできる。
図１（ａ）、（ｂ）は半導体装置９３０が有する行列状に配された複数の画素のうち、主に２行×２列の４画素を含む区域の平面図を示している。図１（ｃ）は図１（ａ）のＳ−Ｓ’線における半導体装置９３０の断面図を示している。
図１（ｃ）に示す様に、半導体装置９３０は、表面ＦＳおよび裏面ＢＳを有する半導体層１０を備える。裏面ＢＳは表面ＦＳの反対側の面であり、裏面ＢＳと表面ＦＳは互いに略平行である。図１（ａ）は裏面ＢＳにおける平面図であり、図１（ｂ）は表面ＦＳにおける平面図である。半導体装置９３０は、裏面ＢＳに受光領域１１を有する、裏面照射型の半導体装置である。表面ＦＳおよび／または裏面ＢＳに平行な方向をＸ方向およびＹ方向とし、表面ＦＳおよび／または裏面ＢＳに垂直な方向をＺ方向とする。Ｘ方向が行方向および列方向の一方であり、Ｙ方向が行方向および列方向の他方である。本例では、Ｘ方向が行方向であり、Ｙ方向が列方向であるが、Ｘ方向が列方向であり、Ｙ方向が行方向であってもよい。画素行は、行方向（Ｘ方向）に並んだ画素で構成され、画素列は列方向（Ｙ方向）に並んだ画素で構成される。複数の画素行がＹ方向（列方向）に並び、複数の画素列がＸ方向（行方向）に並ぶ。複数の画素の信号の読み出しは、画素行を列方向に走査して行われ、読み出された信号は、各画素列に対応する複数の列回路によって処理されうる。
Ｘ方向およびＹ方向は互いに交差し、典型的には互いに直交し、本例では、Ｘ方向とＹ方向とＺ方向とが互いに直交する。画素が正方格子状に配列される場合には行方向と列方向が互いに直交するが、行方向と列方向は互いに直交しなくてもよい。画素の配列は、正方格子に限らず、斜方格子、菱形格子、中心矩形格子、二等辺三角格子、六角格子、正三角格子、矩形格子、原始矩形格子、平行体格子、あるいは、歪斜格子であってもよい。
Ｚ方向に関して、以下の説明において、単に「ＡとＢが重なる」という場合には、ＡとＢとがＺ方向において重なることを意味するものとする。半導体層１０の厚さＴは、半導体層１０のＺ方向の寸法であり、表面ＦＳと裏面ＢＳとの間の距離で定義される。半導体層１０の厚さＴは、例えば１〜１０μｍ、典型的には２〜５μｍである。表面ＦＳに平行で、半導体層１０の表面ＦＳから距離Ｔ／４に位置する仮想的な平面を平面ＦＱとする。裏面ＢＳに平行で、半導体層１０の裏面ＢＳから距離Ｔ／４に位置する仮想的な平面を平面ＢＱとする。平面ＦＱと裏面ＢＳとの間の距離はＴ×３／４であり、平面ＢＱと表面ＦＳとの間の距離はＴ×３／４である。表面ＦＳおよび裏面ＢＳに平行で、平面ＢＱと平面ＦＱの間の仮想的な平面を平面ＨＰとする。平面ＨＰの典型的な位置は、表面ＦＳおよび裏面ＢＳから等距離である。つまり、典型的な平面ＨＰと表面ＦＳとの間の距離はＴ／２であり、典型的な平面ＨＰと裏面ＢＳとの間の距離はＴ／２である。
複数の画素のうちの少なくとも１つの画素（本例では画素ＰＲと画素ＰＧと画素ＰＢの各々）は、半導体層１０の中に設けられた複数のフォトダイオードＰＤ１、ＰＤ２を含む。フォトダイオードＰＤ１およびフォトダイオードＰＤ２は、入れ子構造を有しうる。すわなち、フォトダオードＰＤ２がフォトダイオードＰＤ１を囲む構造を有しうる。ここでは、１つの画素が含むフォトダイオードの数は２つであるが、１つの画素が含むフォトダイオードの数が３つ以上であってもよく、２つ以上のフォトダイオードが１つのフォトダイオードＰＤ１を囲むような入れ子構造を有していてもよい。その場合、１つのフォトダイオードＰＤ１が２つのフォトダイオードに挟まれた構造を有していてもよい。
ここで１つの画素ＰＧを例に、１つの画素の受光領域１１について説明する。半導体層１０の裏面ＢＳにおける１つの画素の受光領域１１を、行方向（Ｘ方向）および列方向（Ｙ方向）のそれぞれにおいて３等分することで、９つの区画Ｂ１〜Ｂ９を得ることができる。９つの区画とは、区画Ｂ１と、区画Ｂ２、区画Ｂ３、区画Ｂ４、区画Ｂ５、区画Ｂ６、区画Ｂ７、区画Ｂ８および区画Ｂ９を含む８つの区画とに大別される。を含み、ここで、区画Ｂ１は、区画Ｂ２と区画Ｂ３の間かつ区画Ｂ４と区画Ｂ５との間に位置する。また、区画Ｂ１は、区画Ｂ６と区画Ｂ７の間かつ区画Ｂ８と区画Ｂ９との間に位置する。本例では、区画Ｂ２は区画Ｂ６と区画Ｂ９の間に位置し、区画Ｂ３は区画Ｂ８と区画Ｂ７の間に位置し、区画Ｂ４は区画Ｂ６と区画Ｂ８の間に位置し、区画Ｂ５は区画Ｂ７と区画Ｂ９の間に位置している。このように、区画Ｂ１は、９つの区画Ｂ１〜Ｂ９の中央に位置する区画であることから中央区画と称することができ、８つの区画Ｂ２〜Ｂ９は区画Ｂ１の周辺に位置することから周辺区画と称することができる。区画Ｂ１を８つの区画Ｂ２〜Ｂ９が囲んでいることから、区画Ｂ２〜Ｂ９からなる８つの区画を外側区画と称し、区画Ｂ１を内側区画と称することもできる。
フォトダイオードＰＤ１、ＰＤ２のそれぞれは光電変換部を有する。図１（ｃ）には、フォトダイオードＰＤ１を構成する光電変換部が存在しうる範囲を二点鎖線で囲んで示し、フォトダイオードＰＤ２を構成する光電変換部が存在しうる範囲を一点鎖線で囲んで示している。図１（ａ）には、図１（ｃ）における平面ＨＰにおいて存在する光電変換部を、裏面ＢＳに重ねて表示しており、図１（ｂ）には、図１（ｃ）における平面ＨＰにおいて存在する光電変換部を、表面ＦＳに重ねて表示している。なお、図１（ａ）、（ｂ）において、二点鎖線が一点鎖線を囲む場合には、フォトダイオードＰＤ２を構成する光電変換部が存在しうる範囲は、一点鎖線と二点鎖線との間の部分である。
以下の説明において、フォトダイオードＰＤ１、ＰＤ２の光電変換部を画素内における位置によって区別する。裏面ＢＳに垂直な方向Ｚにおいて区画Ｂ１に重なる位置に、複数のフォトダイオードのうちのフォトダイオードＰＤ２に含まれる光電変換部が配される。裏面ＢＳに垂直な方向Ｚにおいて区画Ｂ２に重なる位置に、複数のフォトダイオードのうちのフォトダイオードＰＤ２とは別のフォトダイオード（フォトダイオードＰＤ１）に含まれる光電変換部が配される。裏面ＢＳに垂直な方向Ｚにおいて区画Ｂ３に重なる位置に、複数のフォトダイオードのうちのフォトダイオードＰＤ２とは別のフォトダイオード（フォトダイオードＰＤ１）に含まれる光電変換部が配される。他の区画Ｂ４〜Ｂ９も同様に、裏面ＢＳに垂直な方向Ｚにおいて区画Ｂ４〜Ｂ９に重なる位置に、複数のフォトダイオードのうちのフォトダイオードＰＤ２とは別のフォトダイオード（フォトダイオードＰＤ１）に含まれる光電変換部が配される。このように、少なくとも、フォトダイオードＰＤ２の光電変換部に対応する区画Ｂ１の両側の区画に、フォトダイオードＰＤ２とは別のフォトダイオード（フォトダイオードＰＤ１）に対応する光電変換部が位置することが重要である。本例では、外側区画である区画Ｂ２〜Ｂ９の各々に重なる複数の光電変換部は単一のフォトダイオードＰＤ１に含まれる。すなわち、フォトダイオードＰＤ２が区画Ｂ１に重なる光電変換部を含み、フォトダイオードＰＤ１が区画Ｂ２に重なる光電変換部および区画Ｂ３に重なる光電変換部を含む。しかし、外側区画である区画Ｂ２〜Ｂ９の各々に重なる複数の光電変換部のうちの或る一部の光電変換部と、他の一部の光電変換部が別々のフォトダイオードに含まれてもよい。例えば、区画Ｂ６、Ｂ２、Ｂ９に重なる光電変換部を含むフォトダイオードと、区画Ｂ８、Ｂ３、Ｂ７に重なる光電変換部を含むフォトダイオードと、が別々であってもよい。また、１つの区画に、別々のフォトダイオードに含まれる複数の光電変換部が重なってもよい。例えば、区画Ｂ５のうちの区画Ｂ９側の半分に重なる光電変換部と、区画Ｂ５のうちの区画Ｂ７側の半分に重なる光電変換部と、が分離されていてもよい。
半導体層１０の表面ＦＳの上には、各々が半導体層１０と共にＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を成す複数の電極２５が設けられている。電極２５はＭＩＳ構造のＭｅｔａｌに該当し、典型的にはポリシリコンで構成されるが、金属で構成されてもよいし、シリサイドのような金属化合物で構成されてもよい。ＭＩＳ構造は、ＭＩＳ−ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）のゲートとして用いることができる他、ＭＩＳ型のキャパシタとして用いることもできる。トランジスタのＭＩＳ型ゲートを成す電極２５をゲート電極と称し、ＭＩＳ型のキャパシタを成す電極２５を容量電極と称することができる。トランジスタには電荷を転送する転送トランジスタや、スイッチングを行うスイッチトランジスタ、増幅を行う増幅トランジスタなどの種類がある。転送トランジスタのゲート電極としての電極２５を転送電極と称する。電極２５の一部は配線や抵抗として用いることもできる。ＭＩＳ構造のＩｎｓｕｌａｔｏｒは例えば１〜１０ｎｍ程度の厚さの酸化シリコン膜であるが、酸化ハフニウム膜などのような金属酸化物膜であってもよい。ＭＩＳ構造のＩｎｓｕｌａｔｏｒとしての酸化シリコン膜は、酸素およびシリコンよりも少ない量（例えば１０原子％未満）の窒素を含有していてもよい。トランジスタのＭＩＳ型ゲートを成す絶縁体をゲート絶縁膜と称する。
半導体層１０の表面ＦＳは素子領域１２および素子領域１３を含む。素子領域１２、１３は、ＭＩＳ構造の半導体領域を含む他、ソースやドレイン、ウェルを含む。素子領域１２、１３を活性領域と称することもできる。ＭＩＳ構造のＳｅｍｉｃｏｎｄｕｃｔｏｒは半導体層１０で構成される。半導体層１０の表面ＦＳの側には絶縁体分離構造を有する素子分離部２３が設けられている。素子分離部２３は素子領域１２と素子領域１３との間に位置する。素子分離部２３は素子領域１２、１３を画定する。絶縁体分離構造としては、ＳＴＩ（Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ）構造や、ＬＯＣＯＳ（Ｌｏｃａｌ−Ｏｘｉｉｄａｔｉｏｎ−Ｏｆ−Ｓｉｌｉｃｏｎ）構造があるが、ＳＴＩ構造が好適である。ＳＴＩ構造を有する素子分離部２３の深さは、例えば電極２５の厚さＨの１／２倍以上であり、１０倍以下であり、好ましくは５倍以下であり、より好ましくは２倍以下でありうる。素子分離部２３の深さは、例えば５０〜５００ｎｍである。電極２５の厚さＨは、例えば、５０〜２５０ｎｍである。また、半導体層１０の内部には、ＰＮ接合分離構造をゆする素子分離部を設けることもできる。なお、絶縁体分離構造を有する素子分離部２３を設けずに、ＰＮ接合分離構造を有する素子分離部のみによって素子分離を行ってもよい。
複数の電極２５の少なくとも１つの電極は、裏面ＢＳに垂直な方向Ｚにおいて、８つの区画Ｂ２〜Ｂ９の少なくとも１つの区画に重なる。このように電極２５を８つの区画Ｂ２〜Ｂ９の少なくとも１つの区画に重ねて配置することで、良好な画素特性を得ることができる。
仮に、１つの画素に対応した電極２５の全てを区画Ｂ１に重なるように配置すると、入射した光や、入射した光によって生じた電荷によって、電極２５を含むＭＩＳ構造の動作が不安定になる。区画Ｂ１に重なる部分では、区画Ｂ２〜Ｂ９に重なる部分に比べて、次のような理由から、光や電荷の影響を受けやすい。まず、区画Ｂ１は画素の中央に位置することから区画Ｂ２〜Ｂ９に比べて入射光量が多く、さらに、周辺の区画Ｂ２〜Ｂ９に入射した光が拡散すると区画Ｂ１に重なる部分に入りやすい。区画Ｂ１に重なるフォトダイオードＰＤ２は体積が小さいため、フォトダイオードＰＤ２の電荷はフォトダイオードＰＤ２からあふれ出しやすい。しかも、区画Ｂ２〜Ｂ９に重なる光電変換部からあふれ出た電荷は、隣の画素よりも、同一画素内の、区画Ｂ１に重なる部分に流れ込みやすい。
また、仮に、１つの画素に対応した電極２５の全てを９つの区画Ｂ１〜Ｂ９のいずれにも重ならないように配置すると、複数の画素の各々の受光領域の間隔が広くなる。画素数を維持しようとすると、受光領域を狭くする必要があり光利用効率が低下するし、受光領域の面積を維持しようとすると、画素数が減少したり、装置が大型化したりする。
そこで、複数の電極２５の少なくとも一部を区画Ｂ２〜Ｂ９に重なるように配置することで、区画Ｂ１に重なる電極２５を無くするか、削減することができ、かつ、区画Ｂ２〜Ｂ９に重なる領域を有効活用することができる。そのため、良好な画素特性を得ることができる。例えば、図１（ｃ）では、電極２５の１つである電極２５４が、区画Ｂ２〜Ｂ９のいずれか（例えば区画Ｂ４）に重なる。
複数の電極２５の少なくとも１つの電極は、裏面ＢＳに垂直な方向Ｚにおいて、区画Ｂ１に重なってもよい。区画Ｂ１に重なる電極２５は、複数の電極２５の中でもとりわけフォトダイオードＰＤ２との関連が密接な素子でありうる。例えば、フォトダイオードＰＤ２をソースとするトランジスタのゲート電極は、区画Ｂ１に重なることが好ましい。例えば、図１（ｃ）では、電極２５の１つである電極２５１が、区画Ｂ１に重なる。
複数の電極２５のうち、１つの画素に対応づけられた電極２５の少なくとも１つの電極は、表面ＦＳに垂直な方向において、半導体層１０の表面ＦＳのうち１つの画素の受光領域１１に重ならない領域（非重複領域）に設けられてもよい。１つの画素の受光領域１１に重ならない非重複領域とは、他の画素の受光領域１１に重なる領域であってもよいし、画素間の遮光領域であってもよい。例えば、図１（ｃ）では、電極２５の１つである電極２５０が、区画Ｂ１〜Ｂ９のいずれにも重ならない。電極２５０は、例えば、フォトダイオードＰＤ１の電荷に基づく信号およびフォトダイオードＰＤ２の電荷に基づく信号を生成する増幅トランジスタのゲート電極である。
複数の電極２５の少なくとも１つの電極は、裏面ＢＳに垂直な方向Ｚにおいて、８つの区画Ｂ２〜Ｂ９の少なくとも１つの区画に重なり、かつ、表面ＦＳに垂直な方向Ｚにおいて絶縁体分離構造を有する素子分離部２３に重なってもよい。素子分離部２３に重なる電極２５は、素子分離部２３によってチャネル幅を正確に制御することが望ましいトランジスタのゲート電極でありうる。チャネル幅を正確に制御することが求められるトランジスタは、例えば信号を増幅する増幅トランジスタである。例えば、図１（ｃ）では、電極２５の１つである電極２５０が、素子分離部２３に重なる。
複数の電極２５の少なくとも１つの電極は、裏面ＢＳに垂直な方向Ｚにおいて、素子分離部２３に重ならなくてよい。素子分離部２３はノイズ源になりうる。そのため、素子分離部２３に重ならない電極２５は、ノイズとなる電荷が混入することを抑制することが望ましいトランジスタのゲート電極でありうる。ノイズとなる電荷が混入することを抑制することが望ましいトランジスタは、例えば電荷を転送する転送トランジスタである。そこで、転送トランジスタには、絶縁体分離構造を有する素子分離部２３を用いずに、ＰＮ接合分離構造を有する素子分離部を用いることが好ましい。例えば、図１（ｃ）では、電極２５の１つである電極２５１、２５２は、素子分離部２３に重ならない。
表面ＦＳの上には、半導体層１０あるいは電極２５に接触する複数のコンタクトプラグ２４が設けられている。コンタクトプラグ２４は絶縁膜ＰＭＤに設けられたコンタクトホールの中に配されている。コンタクトプラグ２４は、タングステン等の金属からなる導電部と、導電部と絶縁膜ＰＭＤとの間に配された、チタン等の金属や窒化チタン等の金属化合物からなるバリアメタル部と、を含みうる。コンタクトプラグ２４のバリアメタル部が絶縁膜ＰＭＤや半導体層１０に接触しうる。複数のコンタクトプラグ２４の一部は、内側区画である区画Ｂ１に重なるように配置することができる。複数のコンタクトプラグ２４の他の一部は、外側区画である８つの区画Ｂ２〜Ｂ９の少なくともいずれかに重なるように配置することができる。複数のコンタクトプラグ２４の他の一部は、遮光領域に重なるように配置することができる。
絶縁膜ＰＭＤの上には、コンタクトプラグ２４に接続する配線層Ｍ１が設けられている。この配線層Ｍ１は例えばシングルダマシン構造を有する銅配線層でありうる。配線層Ｍ１の上には、ビアプラグを介して配線層Ｍ１に接続する配線層Ｍ２が設けられている。配線層Ｍ２の上には、ビアプラグを介して配線層Ｍ２に接続する配線層Ｍ３が設けられている。この配線層Ｍ２、Ｍ３は例えばデュアルダマシン構造を有する銅配線層でありうる。配線層Ｍ１、Ｍ２、Ｍ３はアルミニウム配線層であってもよい。配線層Ｍ１、Ｍ２、Ｍ３の間には層間絶縁膜ＩＬＤが設けられている。
半導体装置９３０は基板ＳＵＢを備えうる。配線層Ｍ１、Ｍ２、Ｍ３と層間絶縁膜ＩＬＤを含む多層配線構造には基板ＳＵＢが接合されている。基板ＳＵＢはトランジスタのような能動素子を有しない単なる支持基板でもよいし、集積回路を構成するトランジスタを含む集積回路基板であってもよい。基板ＳＵＢが集積回路基板である場合には、配線層Ｍ１〜Ｍ３のいずれかと基板ＳＵＢとは、バンプや、配線層同士の金属結合、貫通電極などの方法によって電気的な相互接続が成される。
図１（ａ）の左上の画素ＰＲは赤色光を光電変換するための赤画素であり、図１（ｃ）に示す様に、赤色のカラーフィルタＣＦＲを含む。図１（ａ）の左下の画素ＰＧと右上の画素は緑色光を光電変換するための緑画素であり、図１（ｃ）に示す様に、緑色のカラーフィルタＣＦＧを含む。図１（ａ）の右下の画素ＰＢは青色光を光電変換するための青画素であり、図１（ｃ）に示す様に、青色のカラーフィルタＣＦＢを含む。このように、半導体装置９３０は、半導体層１０の裏面ＢＳ上には、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢがベイヤー配列されてなるカラーフィルタアレイを備えうる。各々のカラーフィルタＣＦＲ，ＣＦＧ，ＣＦＢは、それらが対応する画素の受光領域１１の９つの区画のうち、裏面ＢＳに垂直なＺ方向において、少なくとも４つの区画に重なる。本例では、画素領域の中央部を例示しており、各々のカラーフィルタＣＦＲ，ＣＦＧ，ＣＦＢは９つの区画の全てに重なる。画素領域の周辺部では斜め入射光を受光領域１１に受光させるために、各々のカラーフィルタＣＦＲ，ＣＦＧ，ＣＦＢは受光領域１１の中心からずれていてもよい。その場合には、例えば、カラーフィルタＣＦＲ，ＣＦＧ，ＣＦＢは区画Ｂ１，Ｂ３、Ｂ５，Ｂ７の４つの区画のみに重なり、区画Ｂ２、Ｂ４，Ｂ６、Ｂ８，Ｂ９には重ならない場合もありうる。各々のカラーフィルタＣＦＲ，ＣＦＧ，ＣＦＢは、それらが対応する画素の受光領域１１のうち、少なくとも区画Ｂ１には重なることが好ましい。カラーフィルタアレイにより、カラー画像を取得可能な半導体装置９３０が提供されるが、モノクロ画像を取得する場合には、カラーフィルタアレイは省略可能である。
半導体装置９３０は、半導体層１０の裏面ＢＳの上に、カラーフィルタアレイを介して、複数のマイクロレンズＭＬＲ、ＭＬＧ、ＭＬＢが２次元状に配列されてなるマイクロレンズアレイを備えうる。マイクロレンズＭＬＲは画素ＰＲに対応し、マイクロレンズＭＬＧは画素ＰＧに対応し、マイクロレンズＭＬＢは画素ＰＢに対応する。各々のマイクロレンズＭＬＲ、ＭＬＧ、ＭＬＢは、それらが対応する画素の受光領域１１の９つの区画のうち、裏面ＢＳに垂直なＺ方向において、少なくとも４つの区画に重なる。本例では、画素領域の中央部を例示しており、各々のマイクロレンズＭＬＲ、ＭＬＧ、ＭＬＢは９つの区画の全てに重なる。画素領域の周辺部では斜め入射光を受光領域１１に受光させるために、各々のマイクロレンズＭＬＲ、ＭＬＧ、ＭＬＢは受光領域１１の中心からずれていてもよい。その場合には、例えば、マイクロレンズＭＬＲ、ＭＬＧ、ＭＬＢは区画Ｂ１，Ｂ３，Ｂ５，Ｂ７の４つの区画のみに重なり、区画Ｂ２、Ｂ４，Ｂ６、Ｂ８，Ｂ９には重ならない場合もありうる。各々のマイクロレンズＭＬＲ、ＭＬＧ、ＭＬＢは、それらが対応する画素の受光領域１１のうち、少なくとも区画Ｂ１には重なることが好ましい。各画素の受光領域１１が十分に広い場合、マイクロレンズアレイは省略可能である。
半導体装置９３０は、半導体層１０の裏面ＢＳ上に設けられた、遮光部２２を備えうる。遮光部２２は図１（ａ）に示す様に、各画素ＰＲ、ＰＧ、ＰＢにおいて裏面ＢＳの受光領域１１を画定するように格子状の形状を有しうる。裏面ＢＳのうち、遮光部２２に重なる領域は受光領域１１の外側に位置する遮光領域である。本例では、画素ＰＧの受光領域１１と画素ＰＧに隣接する画素ＰＲの受光領域１１との間に遮光領域が位置し、画素ＰＧの受光領域１１と画素ＰＧに隣接する画素ＰＲの受光領域１１との間に遮光領域が位置することになる。遮光部２２は裏面ＢＳ上での光学的なクロストーク（あるいは混色）を低減する。本例では、遮光部２２はカラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢの間に設けられているが、カラーフィルタアレイと半導体層１０との間に遮光部２２を配置することもできる。遮光部２２は省略可能であり、その場合には、裏面ＢＳにおいて、例えば画素ＰＧの受光領域１１は、画素ＰＧに隣接する画素ＰＲの受光領域１１と連続し、画素ＰＧに隣接する画素ＰＢの受光領域１１とも連続することになる。
遮光部２２の下において、半導体層１０には、裏面ＢＳに連続した側面を有する溝ＤＴが設けられている。溝ＤＴの側面は受光領域１１に含まれない。溝ＤＴは半導体層１０内での光学的なクロストークや、電気的なクロストークを低減する。溝ＤＴの裏面ＢＳからの深さは半導体層１００の厚さＴの１／４以上であることが好ましい。すなわち、溝ＤＴは平面ＢＱを通ることが好ましい。溝ＤＴの裏面ＢＳからの深さは半導体層１００の厚さＴの１／２以上であることがより好ましい。すなわち、溝ＤＴは平面ＨＰを通ることが好ましい。溝ＤＴは素子領域１２に重なりうる。また、溝ＤＴは素子領域１３に重なりうる。溝ＤＴの裏面ＢＳからの深さは半導体層１００の厚さＴの３／４以上であってもよいし、溝ＤＴは半導体層１００を貫通してもよい。しかしながら、溝ＤＴが素子領域１２、１３に配された素子（トランジスタ）に与えうるダメージやノイズを低減する上では、溝ＤＴの裏面ＢＳからの深さは半導体層１００の厚さＴの３／４未満であることが好ましい。すなわち、溝ＤＴは平面ＦＱを通らずに、溝ＤＴの底と表面ＦＳとの間に平面ＦＱが位置することが好ましい。このようにすることで、表面ＦＳに設けられた素子への溝ＤＴの影響を低減できる。なお、溝ＤＴは省略可能であり、その場合には裏面ＢＳは複数の画素に渡って連続することになる。裏面ＢＳ上には、裏面ＢＳを覆うように誘電体膜２１が設けられている。本例では、誘電体膜２１が溝ＤＴの中に延在して、溝ＤＴの側面も覆っている。誘電体膜２１を溝ＤＴの中に設けずに、誘電体膜２１が溝ＤＴの入り口を塞ぐように配置してもよい。その場合、溝ＤＴの中には空洞が存在してもよい。誘電体膜２１は単層膜あるいは複層膜でありうる。誘電体膜２１に含まれる層は、酸化シリコン層や窒化シリコン層などのシリコン化合物層および／または酸化アルミニウム層や酸化ハフニウム層、酸化タンタル層、酸化チタン層などの金属酸化物層でありうる。酸化アルミニウム層や酸化ハフニウム層は裏面ＢＳ近傍で生じるノイズ電荷を裏面ＢＳ近傍に固定する上で有用である。酸化タンタル層や酸化チタン層は裏面ＢＳの光の反射を防止する上で有用である。ここでは裏面ＢＳ側の構成を例示したが、これに限ったものではない。
図２は１つの画素ＰＧから信号を読み出すための画素回路３００の一例を示す回路図である。１つの画素ＰＧは複数のフォトダイオードＰＤ１、ＰＤ２，ＰＤ３を含みうる。この画素回路３００は、フォトダイオードＰＤ１およびフォトダイオードＰＤ３がフォトダイオードＰＤ２よりも感度が高い場合に好適である。しかしながら、フォトダイオードＰＤ１およびフォトダイオードＰＤ３は、フォトダイオードＰＤ２よりも感度が低くてもよい。フォトダイオードＰＤ１には転送ゲート３０４が接続され、フォトダイオードＰＤ２には転送ゲート３０６が接続され、フォトダイオードＰＤ３には転送ゲート３１０が接続されている。転送ゲート３０４は、フォトダイオードＰＤ１の光電変換部で生じた電荷を半導体層１０の中に設けられた電荷保持部ＦＤへ転送するための転送電極ＴＸ１を含む。転送ゲート３０６は、フォトダイオードＰＤ２の光電変換部で生じた電荷を半導体層１０の中に設けられた電荷保持部ＦＤへ転送するための転送電極ＴＸ２を含む。転送ゲート３１０は、フォトダイオードＰＤ３の光電変換部で生じた電荷を半導体層１０の中に設けられた電荷保持部ＦＤへ転送するための転送電極ＴＸ３を含む。図１（ｃ）において説明した複数の電極２５は、これらの転送電極ＴＸ１、ＴＸ２、ＴＸ３を含む。図１（ｃ）において説明した電極２５４は例えば転送電極ＴＸ１であり、図１（ｃ）において説明した電極２５１は例えば転送電極ＴＸ２である。画素回路３００は、転送ゲート３０４、３０６、３１０をゲート、フォトダイオードＰＤ１、ＰＤ２、ＰＤ３をソース、電荷保持部ＦＤをドレインとする３つのトランジスタを含むと考えることができる。転送ゲート３０４、３０６、３１０の半導体領域（チャネル領域）および／または電荷保持部ＦＤは、図１（ｂ）における素子領域１２に設けられうる。そして、転送電極ＴＸ１、ＴＸ２、ＴＸ３は素子分離部２３に重ならないように配置されうる。このことは、半導体層１０のうちの素子分離部２３の近傍で生じうるノイズ電荷が電荷保持部ＦＤに混入ることでＳ／Ｎが低下することを抑制できる点で有利である。
フォトダイオードＰＤ１には転送ゲート３０２が接続され、フォトダイオードＰＤ３には転送ゲート３０８が接続されている。転送ゲート３０２は、フォトダイオードＰＤ１の光電変換部で生じた電荷を半導体層１０の中に設けられた電荷排出部ＣＤ１へ転送するための転送電極ＡＢ１を含む。転送ゲート３０８は、フォトダイオードＰＤ２の光電変換部で生じた電荷を半導体層１０の中に設けられた電荷排出部ＣＤ３へ転送するための転送電極ＡＢ３を含む。電荷排出部ＣＤ１，ＣＤ３には、固定電位である電源電位ＶＤＤが供給される。画素回路３００は、転送ゲート３０２、３０８をゲート、フォトダイオードＰＤ１、ＰＤ３をソース、電荷排出部ＣＤ１、ＣＤ３をドレインとする２つのトランジスタを含むと考えることができる。転送ゲート３０２、３０８の半導体領域（チャネル領域）および／または電荷排出部ＣＤ１、ＣＤ３は、図１（ｂ）における素子領域１２に設けられうる。
フォトダイオードＰＤ２には転送ゲート３０５が接続されている。転送ゲート３０５は、フォトダイオードＰＤ２の光電変換部で生じた電荷を半導体層１０の中に設けられた電荷排出部ＣＤ２へ転送するための転送電極ＡＢ２を含む。画素回路３００は、転送ゲート３０５をゲート、フォトダイオードＰＤ２をソース、電荷排出部ＣＤ２をドレインとする１つのトランジスタを含むと考えることができる。転送ゲート３０５の半導体領域（チャネル領域）や電荷排出部ＣＤ２は、図１（ｂ）における素子領域１２に設けられうる。
電荷保持部ＦＤは信号電荷が多数キャリアとなるような導電型（例えば電子が多数キャリアとなるようなｎ型）を有する半導体領域である。電荷保持部ＦＤは、信号電荷が少数キャリアとなるような導電型（例えばｐ型）の半導体領域とＰＮ接合を成して、ＰＮ接合型のキャパシタＣＦＤを形成している。電荷保持部ＦＤは増幅トランジスタ３１６のゲート電極ＳＦに接続されている。電荷保持部ＦＤおよび増幅トランジスタ３１６のゲート電極ＳＦを含むノードを検出ノードと称する。そのため、電荷保持部ＦＤを電荷検出部と称することもできる。検出ノードの電位は浮遊電位であり、検出ノードの電位は、検出ノードの電荷と、検出ノードの静電容量に基づいて定まる。増幅トランジスタ３１６はソースフォロワ回路を構成しており、増幅トランジスタ３１６のドレインには固定電位である電源電位ＶＤＤが供給される。増幅トランジスタ３１６のソースにはスイッチングを行う選択トランジスタ３１８を介して信号出力線３２２が接続され、信号出力線３２２を介して画素信号ＰＩＸが出力される。増幅トランジスタ３１６は、フォトダイオードＰＤ１の電荷に基づく信号およびフォトダイオードＰＤ２の電荷に基づく信号を生成する。また、増幅トランジスタ３１６は、フォトダイオードＰＤ３の電荷に基づく信号を生成する。選択トランジスタ３１８のＯＮとＯＦＦは選択トランジスタ３１８のゲート電極ＳＥＬに供給される選択信号によって制御される。図１（ｃ）において説明した複数の電極２５は、これらゲート電極ＳＦおよびゲート電極ＳＥＬを含む。増幅トランジスタ３１６および／または選択トランジスタ３１８の半導体領域（チャネル領域やソース・ドレイン領域）は、図１（ｂ）における素子領域１３に設けられうる。増幅トランジスタ３１６のゲート電極ＳＦや、選択トランジスタ３１８のゲート電極ＳＥＬは、図１（ｂ）、（ｃ）における素子分離部２３に重なりうる。そのため、電荷保持部ＦＤと増幅トランジスタ３１６および／または選択トランジスタ３１８の半導体領域との間には素子分離部２３が位置しうる。図１（ｃ）において説明した電極２５０は例えばゲート電極ＳＦである。増幅トランジスタ３１６のチャネル幅を素子分離部２３で規定することは、増幅トランジスタ３１６の特性のバラツキを低減する上で有利である。
電荷保持部ＦＤおよびゲート電極ＳＦには、スイッチングを行う制御トランジスタ３１４を介して、ＭＩＳ型のキャパシタＣＩＮＣ１および／またはキャパシタＣＩＮＣ２が接続されている。ＭＩＳ型のキャパシタＣＩＮＣ１の一方の電極をキャパシタ電極ＣＥＬ１と称する。ＭＩＳ型のキャパシタＣＩＮＣ２の一方の電極をキャパシタ電極ＣＥＬ２と称する。図１（ｃ）において説明した複数の電極２５は、電荷保持部ＦＤへ接続された、ＭＩＳ型のキャパシタＣＩＮＣ１、ＣＩＮＣ２を構成するキャパシタ電極ＣＥＬ１、ＣＥＬ２を含みうる。制御トランジスタ３１４の電荷保持部ＦＤの側の端子がソースおよびドレインの一方の端子である。制御トランジスタ３１４のソースおよびドレインの他方の端子にＭＩＳ型のキャパシタＣＩＮＣ１の一方の端子が接続されており、キャパシタＣＩＮＣ１の他方の端子がキャパシタ電極ＣＥＬ１である。キャパシタＣＩＮＣ１を用いる期間には、キャパシタ電極ＣＥＬ１には固定電位が供給されうる。キャパシタＣＩＮＣ１を用いる期間と用いない期間とで、キャパシタ電極ＣＥＬ１に供給される電位が異なっていてもよい。キャパシタ電極ＣＥＬ１には、ゲート電極ＣＴＲＬおよび／またはゲート電極ＲＥＳと同じ電位が印加されてもよい。キャパシタ電極ＣＥＬ１はゲート電極ＣＴＲＬまたはゲート電極ＲＥＳと一体であってもよい。制御トランジスタ３１４のソースおよびドレインの他方の端子にＭＩＳ型のキャパシタＣＩＮＣ２のキャパシタ電極ＣＥＬ２が接続されており、キャパシタＣＩＮＣ２の他方の端子には固定電位が供給されている。本例ではキャパシタＣＩＮＣ２の他方の端子に接地電位ＶＳＳが供給されているが、電源電位ＶＤＤが供給されてもよいし、電源電位ＶＤＤと接地電位ＶＳＳとの間の中間電位が供給されてもよい。制御トランジスタ３１４のソースおよびドレインの他方の端子には、スイッチングを行うリセットトランジスタ３１２のソースおよびドレインの一方の端子が接続されている。リセットトランジスタ３１２のソースおよびドレインの他方の端子には固定電位である電源電位ＶＤＤが供給される。１（ｃ）において説明した複数の電極２５は、制御トランジスタ３１４のゲート電極ＣＴＲＬおよびリセットトランジスタ３１２のゲート電極ＲＳＴを含む。リセットトランジスタ３１２および／または制御トランジスタ３１４の半導体領域（チャネル領域やソース・ドレイン領域）は、図１（ｂ）における素子領域１３に設けられうる。リセットトランジスタ３１２のゲート電極ＲＥＳや、制御トランジスタ３１４のゲート電極ＣＴＲＬは、図１（ｂ）、（ｃ）における素子分離部２３に重なりうる。そのため、電荷保持部ＦＤとリセットトランジスタ３１２および／または制御トランジスタ３１４の半導体領域との間には素子分離部２３が位置しうる。
制御トランジスタ３１４をＯＮにすると、キャパシタＣＩＮＣ１および／またはキャパシタＣＩＮＣ２が制御トランジスタ３１４を介してキャパシタＣＦＤに接続される。そうすると、キャパシタＣＦＤに対して、キャパシタＣＩＮＣ１および／またはキャパシタＣＩＮＣ２が並列接続されることになる。そうすると、検出ノードの容量が、キャパシタＣＦＤの容量と、キャパシタＣＩＮＣ１および／またはキャパシタＣＩＮＣ２の容量との和に増加する。つまり、制御トランジスタ３１４をＯＮにすると、検出ノードの容量Ｃが増加する。検出ノードの容量Ｃが増加すると、ΔＶ＝ΔＱ／Ｃで表されるように、検出ノードの電荷量Ｑあたりの検出ノードの電位Ｖの変位量が減少する。これにより、電荷量Ｑが多い場合に、検出ノードのゲインを低くして、画素信号ＰＩＸを出力できる。電荷量Ｑが多い場合とは、明るいシーンを撮影した場合や、高感度のフォトダイオードＰＤ１で生成された電荷が転送ゲート３０４で転送された場合である。一方で、電荷量Ｑが小さい場合には、制御トランジスタ３１４をＯＦＦにすると、検出ノードの容量Ｃが減少する。検出ノードの容量Ｃが減少すると、ΔＶ＝ΔＱ／Ｃで表されるように、検出ノードの電荷量Ｑあたりの検出ノードの電位Ｖの変位量が増加する。これにより、電荷量Ｑが少ない場合に、検出ノードのゲインを高めて、画素信号ＰＩＸを出力できる。電荷量Ｑが少ない場合とは、暗いシーンを撮影した場合や、低感度のフォトダイオードＰＤ２で生成された電荷が転送ゲート３０６で転送された場合である。信号出力線３２２には不図示の列回路が接続されている。列回路はＣＳＤ回路、アナログアンプおよび／またはＡＤコンバータを含みうる。フォトダイオードＰＤ１の電荷に基づいて出力された画素信号ＰＩＸと、フォトダイオードＰＤ２の電荷に基づいて出力された画素信号ＰＩＸは、その信号レベルが合成（加算）されうる。信号レベルの加算の仕方は、画素信号ＰＩＸがアナログ信号の状態で行われてもよいし、画素信号ＰＩＸをＡＤコンバータでデジタル信号に変換した後に、デジタル信号の状態で論理演算されてもよい。このように、信号レベルを合成することで、ダイナミックレンジを拡大することができる。
画素回路３００において、キャパシタＣＩＮＣ１とキャパシタＣＩＮＣ２は同等の機能を有しうるため、画素回路３００には、キャパシタＣＩＮＣ１およびキャパシタＣＩＮＣ２のいずれか一方のみを設けてもよい。
図２において、破線で囲んだ部分Ｖに位置する構成要素は省略可能である。すなわち、画素回路３００において転送ゲート３０５および電荷排出部ＣＤ２は無くてもよい。
また、図２において、破線で囲んだ部分Ｗに位置する構成要素は省略可能である。すなわち、画素回路３００においてフォトダイオードＰＤ３、転送ゲート３１０、転送ゲート３０８および電荷排出部ＣＤ３は無くてもよい。
以下、図１、図２を用いて説明した実施形態に適用可能な、より具体的な実施形態１〜９を説明する。以下で説明する半導体装置９３０はＣＭＯＳイメージセンサでありうる。ＣＭＯＳイメージセンサは画素の微細化や多画素化が進んでおり、車載カメラ用途のイメージセンサについても同様である。特に複数のフォトダイオードを有する車載カメラ用イメージセンサでは、フォトダイオードが複数あることに加え、画素トランジスタも通常のＣＭＯＳイメージセンサと比較して多くなる傾向がある。ゆえに、画素面積縮小の工夫は重要である。本実施形態は、上述の問題点を鑑みてなされたものであり、入れ子型の複数のフォトダイオードを有するＣＭＯＳイメージセンサにおいて、画素面積の増大を抑制する画素構造を提供する。
＜実施形態１＞
図３、図４、図５用いて実施形態１を説明する。実施形態１においては、図２の破線で囲んだ部分Ｖに位置する構成要素と破線で囲んだ部分Ｗに位置する構成要素は半導体装置９３０に含まれなくてよい。図３は実施形態１における画素の平面図である。図３の上側の図には、表面ＦＳ側の構成要素が示されており、図３の下側の図には、平面ＨＰの構成要素が示されている。表面ＦＳ側および平面ＨＰ側において、裏面ＢＳの受光領域１１の９つの区画Ｂ１〜Ｂ９を重ねて記載している。また、表面ＦＳ側および平面ＨＰ側において、表面ＦＳのうちの、裏面ＢＳの受光領域１１（区画Ｂ１〜Ｂ９）に重ならない領域である、非重複領域Ｂ０を重ねて記載している。非重複領域Ｂ０は、裏面ＢＳにいて遮光部２２で遮光された遮光領域もしくは区画Ｂ１〜Ｂ９を有する画素とは別の画素の受光領域に重なる。
平面ＨＰでは、内側区画である区画Ｂ１に重なるフォトダイオードＰＤ２を含む内側のフォトダイオードＰＤ２が中心に配置され、内側のフォトダイオードＰＤ２を取り囲むように外側のフォトダイオードＰＤ１が配置されている。外側のフォトダイオードＰＤ１は外側区画である区画Ｂ２〜Ｂ９に重なる。内側のフォトダイオードＰＤ２と外側のフォトダイオードＰＤ１の間には分離領域ＩＳＯが配置されている。分離領域ＩＳＯが、内側のフォトダイオードＰＤ２と外側のフォトダイオードＰＤ１を電気的および／または光学的に分離している。
一方、表面ＦＳ側では、同様に外側のフォトダイオードＰＤ１が内側のフォトダイオードＰＤ２を取り囲むように配置されている。内側のフォトダイオードＰＤ２は、転送電極ＴＸ２を含む転送ゲートを介して電荷保持部ＦＤへ接続されている。外側のフォトダイオードＰＤ１はそれぞれ転送電極ＴＸ１を含む転送ゲートを介して電荷保持部ＦＤへ接続されている。外側のフォトダイオードＰＤ１はブルーミング防止のための、転送電極ＡＢ１を含む転送ゲート３０２を介して電荷排出部ＣＤ１に接続される。電荷排出部ＣＤ１には電源電圧ＶＤＤを供給するコンタクトプラグＰＤＤが接続されている。ゲート電極ＲＥＳを含むリセットトランジスタ３１２の一端には、電源電位ＶＤＤを供給するコンタクトプラグＰＤＤに接続されている。リセットトランジスタ３１２の他端は制御トランジスタ３１４の一端と共有されている。制御トランジスタ３１４の他端はコンタクトプラグＰＦＤおよび不図示の配線を介して、電荷保持部ＦＤに接続される。増幅トランジスタ３１６のゲート電極ＳＦも電荷保持部ＦＤに接続される。増幅トランジスタ３１６のドレインは電源電位ＶＤＤを供給するコンタクトプラグＰＤＤに接続に接続され、増幅トランジスタ３１６のソースは、ゲート電極ＳＥＬを有する選択トランジスタ３１８の一端に接続される。選択トランジスタ３１８の他端は出力用のコンタクトプラグＯＵＴに接続さ、コンタクトプラグＯＵＴは、信号出力線３２２に接続される。
外側のフォトダイオードＰＤ１と内側のフォトダイオードＰＤ２は光に対する感度が異なり、本実施形態では外側のフォトダイオードＰＤ１の方が、感度が高い。これは外側のフォトダイオードＰＤ１の面積および／または体積を内側のフォトダイオードＰＤ２の面積および／または体積よりも大きくしているからである。このほか、マイクロレンズアレイやカラーフィルタアレイの配置や形状を最適化することによって、内側のフォトダイオードＰＤ２より多くの光を外側のフォトダイオードＰＤ１に導くことでも実現される。この、外側のフォトダイオードＰＤ１と内側のフォトダイオードＰＤ２の感度の違い、および、制御トランジスタ３１４の制御によるゲインの増減を組み合わせることにより、高ダイナミックレンジな読み出しが可能となる。
なお、図３ではフォトダイオードは多角形をしているが、円形やドーナツ型など異なる形状でも構わない。また、画素トランジスタのサイズや向き、単位画素内での配置や相互の位置関係、ソース−ドレイン端子の共有の仕方などは一例であり、これに限られない。
図３から理解されるように、転送電極ＴＸ２は、裏面ＢＳに垂直なＺ方向において、区画Ｂ２に重なる。転送電極ＴＸ１は、裏面ＢＳに垂直なＺ方向において、８つの区画Ｂ２〜Ｂ９の少なくとも１つの区画に重なり、本例では区画Ｂ４に重なる。転送電極ＡＢ１は、裏面ＢＳに垂直なＺ方向において、８つの区画Ｂ２〜Ｂ９の少なくとも１つの区画に重なり、本例では区画Ｂ４に重なる。このように、転送電極ＴＸ１および転送電極ＡＢ１の双方が８つの区画Ｂ２〜Ｂ９の少なくとも同じ区画（本例では区画Ｂ４）に重なる。これにより、フォトダイオードＰＤ１から電荷保持部ＦＤへの転送電極ＴＸ１による転送と、フォトダイオードＰＤ１から電荷排出部ＣＤ１への転送電極ＡＢ１による転送の効率とが高まる。電荷保持部ＦＤに接続されたコンタクトプラグＰＦＤが、裏面ＢＳに垂直なＺ方向において、区画Ｂ１に重なる。電荷保持部ＦＤに接続されたコンタクトプラグＰＦＤが、転送電極ＴＸ１と転送電極ＴＸ２との間に位置する。これにより、フォトダイオードＰＤ１から電荷保持部ＦＤへの転送電極ＴＸ１による転送と、フォトダイオードＰＤ２から電荷保持部ＦＤへの転送電極ＴＸ２による転送の効率とが高まる。
キャパシタ電極ＣＥＬ１は、裏面ＢＳに垂直な方向において、８つの区画Ｂ２〜Ｂ９の少なくとも２つの区画に重なり、本例では区画Ｂ２と区画Ｂ６の２つの区画に重なる。ただし、キャパシタ電極ＣＥＬ１のうち、８つの区画Ｂ２〜Ｂ９に重なる部分は、キャパシタ電極ＣＥＬ１の半分未満であり、キャパシタ電極ＣＥＬ１の大部分は非重複領域Ｂ０に重なる。ここで、本例におけるキャパシタ電極ＣＥＬ１は、図１におけるゲート電極ＣＴＲＬと一体化しており、図２において示したキャパシタ電極ＣＥＬ１とゲート電極ＣＴＩＲＬを、図３においては一体化した電極ＣＴＲＬ＆ＣＥＬ１として記載している。ゲート電極ＲＥＳ，ゲート電極ＳＦ，ゲート電極ＳＥＬの８つの区画Ｂ２〜Ｂ９に重なる部分は、ゲート電極ＲＥＳ，ゲート電極ＳＦ，ゲート電極ＳＥＬの半分未満である。ゲート電極ＲＥＳ，ゲート電極ＳＦ，ゲート電極ＳＥＬの大部分は非重複領域Ｂ０に重なる。コンタクトプラグＰＤＤ、コンタクトプラグＰＦＤおよびコンタクトプラグＯＵＴは非重複領域Ｂ０に重なる。
図４（ａ）は図３のＡ−Ａ’線における断面模式図を示しており、図４（ｂ）は図３のＢ−Ｂ’線における断面模式図を示している。図５は図３のＡ−Ｃ−Ｄ−Ｅ−Ｆ−Ｇ−Ｈ線における断面模式図を示している。図４、図５において、半導体層１０内でハッチングを付していない領域は第１導電型（本例ではｎ型）の半導体領域である。図４、図５において、半導体層１０内でハッチングを付していない領域の一部は第２導電型（本例ではｐ型）の半導体領域である。 図４（ａ）に示されるように、外側のフォトダイオードＰＤ１と内側のフォトダイオードＰＤ２とは平面ＨＰから半導体層１０の内部のある深さまで分離領域ＩＳＯにより電気的・光学的に分離されている。分離領域ＩＳＯは電荷保持部ＦＤの導電型（本例ではｎ型）とは反対の導電型（本例ではｐ型）を有する半導体領域および／または絶縁体領域で構成されうる。分離領域ＩＳＯを構成しうる絶縁体領域は上述した溝ＤＴの中に配置されうる。
一方、図４（ａ）および図４（ｂ）に示されるように、半導体層１０の中には、裏面ＢＳに垂直なＺ方向において８つの区画Ｂ２〜Ｂ９に重なるようにｎ型の半導体領域ＣＢ１が配されている。半導体領域ＣＢ１は、少なくとも表面ＦＳからの距離がＤ以上かつ３×Ｄ未満である範囲に配されている。ここで、距離Ｄとは図１（ｃ）で示した半導体層１０の厚さＴ（表面ＦＳと裏面ＢＳとの距離）を用いて、Ｄ＝Ｔ／４で表される。平面ＦＱと表面ＦＳとの距離はＴ／４であるから、表面ＦＳからの距離がＤ未満である範囲とは、平面ＦＱと表面ＦＳの間の範囲であり、表面ＦＳからの距離がＤ以上である範囲とは、平面ＦＱと裏面ＢＳの間の範囲である。同様に、表面ＦＳからの距離が３×Ｄ未満である範囲とは、平面ＢＱと表面ＦＳの間の範囲であり、表面ＦＳからの距離が３×Ｄ以上である範囲とは、平面ＢＱと裏面ＢＳの間の範囲である。したがって、表面ＦＳからの距離がＤ以上かつ３×Ｄ未満である範囲とは、平面ＦＱと平面ＢＱの間の範囲である。半導体領域ＣＢ１は、少なくとも平面ＦＱと平面ＢＱの間の範囲に配置されており、本例では、平面ＦＱと表面ＦＳの間の範囲にも配置されており、平面ＢＱと裏面ＢＳの間の範囲にも配置されている。半導体層１０の中には、裏面ＢＳに垂直なＺ方向において８つの区画Ｂ２〜Ｂ９の少なくとも１つの区画（本例では区画Ｂ４）に重なるようにｎ型の半導体領域ＣＡ１が配されている。半導体領域ＣＡ１は、少なくとも表面ＦＳからの距離がＤ未満である範囲に設けられている。このｎ型の半導体領域ＣＢ１，ＣＡ１はフォトダイオードＰＤ１のカソードであり、光電変換部として機能しうる。半導体領域ＣＡ１は半導体領域ＣＢ１よりも不純物濃度が濃いため、半導体領域ＣＡ１は、半導体領域ＣＢ１で生じた電荷を収集する電荷収集部として機能する。半導体領域ＣＢ１で生じた電荷は、半導体領域ＣＡ１に収集され、半導体領域ＣＡ１から電荷保持部ＦＤへ転送される。電荷収集部に収集された電荷は、電荷収集部に蓄積されることから、半導体領域ＣＡ１を電荷蓄積部と称することもできる。なお、半導体領域ＣＢ１は、表面ＦＳからの距離がＤ未満である範囲にも配されており、半導体領域ＣＢ１は半導体領域ＣＡ１に連続している。また、半導体領域ＣＢ１は、表面ＦＳからの距離が３×Ｄ以上である範囲にも配されている。また、半導体領域ＣＢ１は、非重複領域Ｂ０に重なる。半導体領域ＣＢ１を非重複領域Ｂ０にまで広げて配置することで、フォトダイオードＰＤ１のカソードの体積が増える。そうすると、フォトダイオードＰＤ１のＰＮ接合面の面積が大きくなり、フォトダイオードＰＤ１の接合容量が増大する。これにより、フォトダイオードＰＤ１に蓄積できる最大の電荷量（飽和電荷量）が増大する。フォトダイオードＰＤ１の飽和電荷量を増大させることは、フォトダイオードＰＤ１の電荷に基づく信号とフォトダイオードＰＤ２の電荷に基づく信号を合成した場合に、合成して得られる信号のダイナミックレンジを拡大する上で有利である。フォトダイオードＰＤ１の飽和電荷量を増大させることは、フォトダイオードＰＤ２よりもフォトダイオードＰＤ１の感度が高い場合に比べて、フォトダイオードＰＤ２よりもフォトダイオードＰＤ１の感度が低い場合の方が、ダイナミックレンジの拡大に有利である。
ここで、距離Ｄ（μｍ）とは図１（ｃ）で示した半導体層１０の厚さＴ（表面ＦＳと裏面ＢＳとの距離）を用いて、Ｄ＝Ｔ／４で表される。平面ＨＰと表面ＦＳとの距離は、以上Ｔ／２であるから、表面ＦＳからの距離がＤ以上である範囲とは、平面ＨＰと裏面ＢＳの間の範囲である。表面ＦＳからの距離がＤ／２未満である範囲とは、平面ＦＱと表面ＦＳの間の範囲である。表面ＦＳからの距離がＤ／２以上かつＤ未満である範囲とは、平面ＦＱと平面ＨＰの間の範囲である。
同様に、半導体層１０の中には、裏面ＢＳに垂直なＺ方向において区画Ｂ１に重なるようにｎ型の半導体領域ＣＢ２が配されている。半導体領域ＣＢ２は、少なくとも表面ＦＳからの距離がＤ以上かつ３×Ｄ未満である範囲に配されている。半導体層１０の中には、裏面ＢＳに垂直なＺ方向において区画Ｂ１に重なるようにｎ型の半導体領域ＣＡ２が配されている。半導体領域ＣＡ２は、少なくとも表面ＦＳからの距離がＤ未満である範囲に設けられている。このｎ型の半導体領域ＣＢ２，ＣＡ２はフォトダイオードＰＤ２のカソードであり、光電変換部として機能しうる。半導体領域ＣＡ２は半導体領域ＣＢ２よりも不純物濃度が濃いため、半導体領域ＣＡ２は、半導体領域ＣＢ２で生じた電荷を収集する電荷収集部として機能する。すなわち、半導体領域ＣＢ２で生じた電荷は、半導体領域ＣＡ２に収集され、半導体領域ＣＡ２から電荷保持部ＦＤへ転送される。電荷収集部に収集された電荷は、電荷収集部に蓄積されることから、半導体領域ＣＡ２を電荷蓄積部と称することもできる。なお、半導体領域ＣＢ２は、表面ＦＳからの距離がＤ（μｍ）未満である範囲にも配されており、半導体領域ＣＢ２は半導体領域ＣＡ２に連続している。また、半導体領域ＣＢ２は、表面ＦＳからの距離が３×Ｄ以上である範囲にも配されている。
半導体層１０の中には、表面ＦＳに垂直なＺ方向における半導体領域ＣＢ１と表面ＦＳとの間にｐ型の半導体領域ＷＬが配されている。半導体領域ＷＬは、少なくとも、表面ＦＳからの距離がＤ未満である範囲に設けられている。すなわち、半導体領域ＷＬは、少なくとも平面ＦＱと表面ＦＳの間の範囲に配置されている。半導体領域ＷＬは、図１における素子分離部２３の底よりも浅い範囲と、素子分離部２３の底よりも深い範囲の両方には配置されている。素子分離部２３の深さを電極２５の厚さＨ（図１（ｃ）参照）で近似することができる。したがって、半導体領域ＷＬは、表面ＦＳからの距離が厚さＨに等しい距離Ｓ未満である範囲と、表面ＦＳからの距離が厚さＨに等しい距離Ｓ以上である範囲と、に設けられている。半導体領域ＷＬは、裏面ＢＳに垂直なＺ方向において８つの区画Ｂ２〜Ｂ９の少なくとも１つの区画に重なるように配置される。本例では、半導体領域ＷＬは裏面ＢＳに垂直なＺ方向において８つの区画Ｂ２〜Ｂ９の全てに重なる。ただし、本例では、半導体領域ＷＬは裏面ＢＳに垂直なＺ方向において８つの区画Ｂ２〜Ｂ９の各々の一部のみに重なる。半導体領域ＷＬは裏面ＢＳに垂直なＺ方向において非重複領域Ｂ０に重なる。半導体領域ＷＬは表面ＦＳと平面ＦＱとの間において、半導体領域ＣＡ１を囲む。半導体領域ＷＬは表面ＦＳと平面ＦＱとの間において、半導体領域ＣＢ１を囲む。また、半導体領域ＷＬは表面ＦＳと平面ＦＱとの間において、フォトダイオードＰＤ２のカソードであるｎ型の半導体領域を囲む。
このｐ型の半導体領域ＷＬは、半導体領域ＣＢ１および半導体領域ＣＡ１とＰＮ接合をなす、フォトダイオードＰＤ２のアノードであり、光電変換部として機能しうる。半導体領域ＷＬには固定電位が供給される。半導体領域ＷＬに供給される固定電位は、例えば図２に示すような接地電位ＶＳＳである。また、ｐ型の半導体領域ＷＬは、電荷保持部ＦＤや電荷排出部ＣＤ１、増幅トランジスタ３１６のドレインＳＦＤや選択トランジスタ３１８のソースＳＬＳと、半導体領域ＣＢ１および半導体領域ＣＡ１との間の障壁として機能しうる。また、ｐ型の半導体領域ＷＬは電極２５の下においてチャネルを形成する領域としても機能しうる。
半導体領域ＣＡ１と表面ＦＳとの間には、表面ＦＳの近傍で発生するノイズ電荷が半導体領域ＣＡ１へ混入することを抑制するために、ｐ型の半導体領域ＷＬよりも不純物濃度が濃いｐ型の半導体領域である表面不純物領域（不図示）が設けられうる。同様に、半導体領域ＣＢ１と表面ＦＳとの間には、表面ＦＳの近傍で発生するノイズ電荷が半導体領域ＣＢ１へ混入することを抑制するために、ｐ型の半導体領域ＷＬよりも不純物濃度が濃いｐ型の半導体領域である表面不純物領域（不図示）が設けられうる。これらの表面不純物領域の深さは、図１で示した素子分離部２３より浅くてよい。すなわち、表面ＦＳとｎ型の不純物領域ＣＡ１との間の距離および／または表面ＦＳとｎ型の不純物領域ＣＡ１との間の距離は、素子分離部２３の深さよりも小さいことが好ましい。したがって、表面ＦＳとｎ型の不純物領域ＣＡ１との間の距離および／または表面ＦＳとｎ型の不純物領域ＣＡ１との間の距離は、電極２５の厚さＨに等しい距離Ｓよりも小さくてよい。
半導体層１０の中には、表面ＦＳに垂直なＺ方向における半導体領域ＷＬと表面ＦＳとの間にｎ型の半導体領域が配されている。半導体領域ＷＬと表面ＦＳとの間のｎ型の半導体領域は、電荷保持部ＦＤや電荷排出部ＣＤ１である。また、半導体領域ＷＬと表面ＦＳとの間のｎ型の半導体領域は、ｎ型の半導体領域は、画素トランジスタのソースやドレインである。画素トランジスタのソースやドレインとは、例えば増幅トランジスタ３１６のドレインＳＦＤ、増幅トランジスタ３１６および選択トランジスタ３１８が共有するソース・ドレインＳＤ、選択トランジスタ３１８のソースＳＬＳである。
図３および図４（ｂ）から理解されるように、ゲート電極ＲＥＳとゲート電極ＣＴＲＬとゲート電極ＳＥＬの内の少なくとも２つ（本例では３つ）は列方向（Ｙ方向）に沿って並んでいる。また、ゲート電極ＲＥＳとゲート電極ＣＴＲＬとゲート電極ＳＥＬの３つが、一直線上に並んでいる。ゲート電極ＲＥＳとゲート電極ＣＴＲＬとゲート電極ＳＥＬの夫々には、画素行に含まれる複数の画素に共通接続された行配線が接続される。ゲート電極ＲＥＳとゲート電極ＣＴＲＬとゲート電極ＳＥＬを列方向に沿って、および／または一直線上に並べることで、画素回路３００の動作の精度が向上する。ゲート電極ＲＥＳに接続された行配線とゲート電極ＣＴＲＬに接続された行配線とゲート電極ＳＥＬに接続された行配線との間隔を広くできるため、行配線間のクロストークを低減できるからである。同様の理由から、転送電極ＴＸ１と転送電極ＴＸ２と転送電極ＡＢ１の少なくとも２つ（本例では３つ）は列方向（Ｙ方向）に沿って並んでいる。また、転送電極ＴＸ１と転送電極ＴＸ２と転送電極ＡＢ１の３つが、一直線上に並んでいる。
図３、図４からも分かるように、ｐ型の半導体領域ＷＬは、Ｚ方向において外側のフォトダイオードＰＤ１のｎ型の半導体領域ＣＢ１の一部と重なるように形成される。前述のように画素トランジスタは半導体領域ＷＬの内部に形成される。つまり、画素トランジスタは、平面ＨＰにおいて外側のフォトダイオードＰＤ１のｎ型の半導体領域ＣＢ１が占める領域と平面視で重なるように配置されている。このような配置により、画素トランジスタを外側のフォトダイオードＰＤ１の外側（非重複領域Ｂ０）のみに配置する場合と比較して、単位画素面積を小さくできる。そのため、チップ面積の増大や画素数の減少を抑制することができる。なお、すべての画素トランジスタが、平面ＨＰにおいて外側のフォトダイオードＰＤ１のｎ型の半導体領域ＣＢ１と平面視で重なるように配置されているが、前述の効果を得るには画素トランジスタのうち少なくとも一部がｎ型の半導体領域ＣＢ１に重なればよい。
図５（ａ）、（ｂ）は、図のＡ−Ｃ−Ｄ−Ｅ−Ｆ−Ｇ−Ｈ断面における外側のフォトダイオードＰＤ１の不純物濃度分布例である。図５（ａ）ではｎ型の半導体領域ＣＢ１の不純物濃度を、ｎ型の半導体領域ＣＢ１の部分ごとに濃度Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８で示している。図５（ｂ）ではｎ型の半導体領域ＣＢ１の不純物濃度を、ｎ型の半導体領域ＣＢ１の部分ごとに濃度Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１５、Ｎ１６、Ｎ１７、Ｎ８で示している。ここで、不純物濃度はＮ１＜Ｎ２＜Ｎ３＜Ｎ４＜Ｎ５＜Ｎ６＜Ｎ７＜Ｎ８の関係になる。そのため、ｎ型の半導体領域ＣＢ１のポテンシャルの深さは、Ｎ１＜Ｎ２＜Ｎ３＜Ｎ４＜Ｎ５＜Ｎ６＜Ｎ７＜Ｎ８の関係になる。電子にとってのポテンシャルの高さもＮ１＜Ｎ２＜Ｎ３＜Ｎ４＜Ｎ５＜Ｎ６＜Ｎ７＜Ｎ８の関係になる。また、不純物濃度はＮ１１＜Ｎ１２＜Ｎ１３＜Ｎ１４＜Ｎ１５＜Ｎ１６＜Ｎ１７＜Ｎ１８の関係になる。そのため、ｎ型の半導体領域ＣＢ１のポテンシャルの深さは、Ｎ１１＜Ｎ１２＜Ｎ１３＜Ｎ１４＜Ｎ１５＜Ｎ１６＜Ｎ１７＜Ｎ１８の関係になる。電子にとってのポテンシャルの高さもＮ１１＜Ｎ１２＜Ｎ１３＜Ｎ１４＜Ｎ１５＜Ｎ１６＜Ｎ１７＜Ｎ１８の関係になる。
なお、図５（ａ）と図５（ｂ）の関係を組み合わせてもよい。例えば、区画Ｂ２、Ｂ３に重なる部分は、Ｎ３＜Ｎ４’＜Ｎ４＜Ｎ４”＜Ｎ５を満たす、Ｎ４’＜Ｎ４＜Ｎ４”の濃度範囲を持ってもよい。そして、Ｎ４’≦Ｎ１１＜Ｎ１３＜Ｎ１６＜Ｎ４”を満たすように、区画Ｂ２、Ｂ３に重なる部分の濃度を設定してもよい。
図５（ａ）について説明する。図５（ａ）の例では、平面ＦＱと平面ＢＱの間の範囲における半導体領域ＣＢ１の不純物濃度に特徴があるので、この範囲を主に説明する。半導体領域ＣＢ１は、裏面ＢＳに垂直なＺ方向において区画Ｂ４に重なる濃度Ｎ６の部分を有する。半導体領域ＣＢ１は、裏面ＢＳに垂直なＺ方向において区画Ｂ２に重なる濃度Ｎ４の部分を有する。半導体領域ＣＢ１は、裏面ＢＳに垂直なＺ方向において区画Ｂ３に重なる濃度Ｎ４の部分を有する。半導体領域ＣＢ１は、裏面ＢＳに垂直なＺ方向において区画Ｂ５に重なる濃度Ｎ２の部分を有する。濃度Ｎ６の不純物濃度が濃度Ｎ４の部分の不純物濃度よりも高い。濃度Ｎ２の部分の不純物濃度が濃度Ｎ４の部分の不純物濃度よりも低い。半導体領域ＣＢ１は、裏面ＢＳに垂直なＺ方向において区画Ｂ６に重なる濃度Ｎ５の部分を有する。半導体領域ＣＢ１は、裏面ＢＳに垂直なＺ方向において区画Ｂ８に重なる濃度Ｎ５の部分を有する。半導体領域ＣＢ１は、裏面ＢＳに垂直なＺ方向において区画Ｂ７に重なる濃度Ｎ３の部分を有する。半導体領域ＣＢ１は、裏面ＢＳに垂直なＺ方向において区画Ｂ９に重なる濃度Ｎ３の部分を有する。濃度Ｎ５の不純物濃度が濃度Ｎ３の部分の不純物濃度よりも高い。
図５（ｂ）について説明する。図５（ｂ）の例では、平面ＦＱと表面ＦＳの間の範囲における半導体領域ＣＢ１の不純物濃度に特徴があるので、この範囲を主に説明する。半導体領域ＣＢ１は、裏面ＢＳに垂直なＺ方向において区画Ｂ４に重なる濃度Ｎ１８の部分を有する。半導体領域ＣＢ１は、裏面ＢＳに垂直なＺ方向において区画Ｂ２に重なる濃度Ｎ１６の部分を有する。半導体領域ＣＢ１は、裏面ＢＳに垂直なＺ方向において区画Ｂ３に重なる濃度Ｎ１６の部分を有する。半導体領域ＣＢ１は、裏面ＢＳに垂直なＺ方向において区画Ｂ５に重なる濃度Ｎ１４の部分を有する。濃度Ｎ１８の部分の不純物濃度が濃度Ｎ１６の部分の不純物濃度よりも高い。濃度Ｎ１４の部分の不純物濃度が濃度Ｎ１６の部分の不純物濃度よりも低い。半導体領域ＣＢ１は、裏面ＢＳに垂直なＺ方向において区画Ｂ６に重なる濃度Ｎ１７の部分を有する。半導体領域ＣＢ１は、裏面ＢＳに垂直なＺ方向において区画Ｂ８に重なる濃度Ｎ１７の部分を有する。半導体領域ＣＢ１は、裏面ＢＳに垂直なＺ方向において区画Ｂ７に重なる濃度Ｎ１５の部分を有する。半導体領域ＣＢ１は、裏面ＢＳに垂直なＺ方向において区画Ｂ９に重なる濃度Ｎ１５の部分を有する。濃度Ｎ１７の不純物濃度が濃度Ｎ１５の部分の不純物濃度よりも高い。
外側のフォトダイオードＰＤ１の電荷収集部である半導体領域ＣＡ１に対して遠い部分から順に、不純物濃度を高くし、ポテンシャルを深くしていくことで効率的に電荷を収集することができる。そのため、飽和電荷量向上や感度向上の効果が期待できる。なお、不純物濃度分布は外側のフォトダイオードＰＤ１の半導体領域ＣＡ１に対して遠い部分から近い部分に向かって順次高くなっていけばよい。また、ポテンシャル分布は外側のフォトダイオードＰＤ１の半導体領域ＣＡ１に対して遠い部分から近い部分に向かって順次深くなっていけばよい。そのため、不純物濃度分布の形成の仕方は図５のような形態に限定されない。また、図５では不純物濃度分布を段階的に変化させているが、同様の理由で漸次的に変化させてもよい。
＜実施形態２＞
図６を用いて実施形態２を説明する。実施形態２において実施形態１と同様であってよい点については説明を省略する。
実施形態２は、キャパシタ電極の配置が実施形態１とは異なる。実施形態１では図２で示したキャパシタＣＩＮＣ１を用いたが、実施形態２では、図２で示したキャパシタＣＩＮＣ２を用いている。キャパシタ電極ＣＥＬ２は、ゲート電極ＣＴＲＬを含む制御トランジスタ３１４の端子に接続されたコンタクトプラグＰＣＥＬを介してキャパシタ電極ＣＥＬ２に接続されている。実施形態２のキャパシタ電極ＣＥＬ２は実施形態１のキャパシタ電極ＣＥＬ１に比べて面積を大きくしており、キャパシタＣＩＮＣ２の容量が大きくなっている。これにより、ダイナミックレンジ拡大の効果が増大する。高輝度方向のダイナミックレンジを拡大するためには、キャパシタＣＩＮＣ１またはキャパシタＣＩＮＣ２の電極ＣＥＬ１またはＣＥＬ２の面積を大きくし、キャパシタＣＩＮＣ１またはキャパシタＣＩＮＣ２容量を増大させることが有効である。しかし、実施形態１においてこれを行おうとすると、キャパシタ電極ＣＥＬ１と一体化されたゲート電極ＣＴＲＬの面積を大きくする必要がある。そのため、ゲート電極ＣＴＲＬに接続され、制御トランジスタ３１４のオン／オフを制御する信号を伝送する制御線の負荷が増大する。ゆえに、ゲート電極ＣＴＲＬの面積を大きくしていくと、次第に制御線を駆動することが困難になる。一方、実施形態２の構成では、ゲート電極ＣＴＲＬを有する制御トランジスタ３１４はスイッチとして作用すればよい。そして、キャパシタＣＩＮＣ２の容量を増大するにはキャパシタ電極ＣＥＬ２の面積を大きくすればよい。つまり、ゲート電極ＣＴＲＬを有する制御トランジスタ３１４に接続された制御線の負荷増大を伴わずにキャパシタＣＩＮＣ２の容量を大きくすることが容易である。そのため、高輝度方向のダイナミックレンジ拡大を図る上でのメリットとなる。大面積のキャパシタ電極ＣＥＬ２は５つの区画Ｂ８、Ｂ３、Ｂ７、Ｂ５、Ｂ９に重なる。キャパシタ電極ＣＥＬ２の大部分は非重複領域Ｂ０に重なる。本例では、キャパシタ電極ＣＥＬ２を区画Ｂ８、Ｂ３に重なる部分を含むキャパシタ電極ＣＥＬ２と、区画Ｂ５、Ｂ９に重なる部分を含むキャパシタ電極ＣＥＬ２とに分割しているが、これらを一体化してもよい。
＜実施形態３＞
図７、図９を用いて実施形態３を説明する。図９（ａ）は図７のＡ−Ｇ線における断面図である。実施形態３において実施形態２と同様であってよい点については説明を省略する。実施形態３は、１つのフォトダイオードＰＤ１に転送電極ＴＸ１を２つ設けている点で実施形態２と異なる。電荷保持部ＦＤは区画Ｂ４に重なる。２つの転送電極ＴＸ１の一方の転送電極ＴＸ１は区画Ｂ４および／または区画Ｂ６に重なる。２つの転送電極ＴＸ１の他方の転送電極ＴＸ１は区画Ｂ４および／または区画Ｂ８に重なる。図９（ａ）に示す様に、フォトダイオードＰＤ１の電荷収集部となる半導体領域ＣＡ１は区画Ｂ６と区画Ｂ８の各々に重なるように、２か所に設けられている。区画Ｂ６に重なる半導体領域ＣＡ１と、区画Ｂ８に重なる半導体領域ＣＡ１と、の間に半導体領域ＷＬおよび電荷保持部ＦＤが設けられている。区画Ｂ６に重なる半導体領域ＣＡ１には区画Ｂ５、Ｂ９、Ｂ２、Ｂ６、Ｂ４に重なる光電変換部で生じた電荷が主に収集される。区画Ｂ８に重なる半導体領域ＣＡ１には区画Ｂ５、Ｂ７、Ｂ９、Ｂ２、Ｂ８、Ｂ４に重なる光電変換部で生じた電荷が主に収集される。このように、電荷収集部となる半導体領域ＣＡ１を複数に分けて設けることにより、電荷収集効率を向上することができる。電荷保持部ＦＤに接続されたコンタクトプラグＰＦＤが、２つの転送電極ＴＸ１の一方の転送電極ＴＸ１と他方の転送電極ＴＸ１との間に位置する。このように、転送電極ＴＸ１を２つ設けることで、フォトダイオードＰＤ１から電荷保持部ＦＤへの電荷の転送効率が向上する。また、１つのフォトダイオードＰＤ１に転送電極ＡＢ１および電荷排出部ＣＤ１の組を２つ設けている点でも実施形態２と異なる。このようにすることで、フォトダイオードＰＤ１からの電荷のブルーミングを抑制できる。
＜実施形態４＞
図８を用いて実施形態４を説明する。実施形態４においては、半導体装置９３０は図２の破線で囲んだ部分Ｗに位置する構成要素を含むが、図２の破線で囲んだ部分Ｖに位置する構成要素は半導体装置９３０に含まれなくてよい。図９（ｂ）は図８のＡ−Ｆ線における断面図である。実施形態４において実施形態３と同様であってよい点については説明を省略する。実施形態４は、フォトダイオードＰＤ２の両側にフォトダイオードＰＤ１とフォトダイオードＰＤ３を設けている。換言すると、フォトダイオードＰＤ１とフォトダイオードＰＤ３との間にフォトダイオードＰＤ２が位置する。フォトダイオードＰＤ１は区画Ｂ６、Ｂ２、Ｂ９、Ｂ５に重なる光電変換部を有し、フォトダイオードＰＤ３は区画Ｂ８、Ｂ３、Ｂ７、Ｂ５に重なる光電変換部を有する。フォトダイードＰＤ１とフォトダイオードＰＤ２とを互いに分離するため、区画Ｂ５に重なる位置において、フォトダイードＰＤ１の光電変換部とフォトダイオードＰＤ１の光電変換部との間には分離領域ＩＳＯが設けられている。このように、フォトダイオードＰＤ１とフォトダイオードＰＤ３を設けることで、フォトダイオードＰＤ１とフォトダイオードＰＤ３とで瞳分割を精度良く行うことができる。そのため、フォトダイオードＰＤ１とフォトダイオードＰＤ３の出力の違いに基づく位相差検出、焦点検出、測距、奥行き情報の取得などを精度良く行うことができる。
フォトダイオードＰＤ１には転送電極ＴＸ１を含む転送ゲート３０４（図２参照）が接続され、フォトダイオードＰＤ３には転送電極ＴＸ３を含む転送ゲート３１０（図２参照）が接続される。転送電極ＴＸ１は区画Ｂ４および／または区画Ｂ６に重なり、転送電極ＴＸ３は区画Ｂ４および／または区画Ｂ８に重なる。図９（ｂ）に示す様に、フォトダイオードＰＤ１の電荷収集部となる半導体領域ＣＡ１は区画Ｂ６に重なり、フォトダイオードＰＤ３の電荷収集部となる半導体領域ＣＡ３は区画Ｂ８に重なる。フォトダイオードＰＤ１の光電変換部となる半導体領域ＣＢ１は区画Ｂ５、Ｂ９、Ｂ２、Ｂ６に重なる。フォトダイオードＰＤ３の光電変換部となる半導体領域ＣＢ３は区画Ｂ５、Ｂ７、Ｂ３、Ｂ８に重なる。電荷保持部ＦＤに接続されたコンタクトプラグＰＦＤが、転送電極ＴＸ１と転送電極ＴＸ３との間に位置する。
＜実施形態５＞
図１０、図１１を用いて実施形態５を説明する。図１１は図１０のＡ−Ｆ線における断面図である。実施形態５において実施形態２と同様であってよい点については説明を省略する。
実施形態５は、キャパシタ電極ＣＥＬおよびＰ型のウェルＷＥＬの配置が実施形態２とは異なる。本例では、大面積のキャパシタ電極ＣＥＬ２は５つの区画Ｂ８、Ｂ３、Ｂ７、Ｂ５、Ｂ９に重なる。区画Ｂ８、Ｂ３、Ｂ７、Ｂ５、Ｂ９の各々の過半がキャパシタ電極ＣＥＬ２に重なる。そのため、実施形態２よりもさらに高輝度方向へのダイナミックレンジを拡大できる。図１１に示す様に、キャパシタ電極ＣＥＬ２の下には半導体領域ＷＬが配されている。そのため、区画Ｂ８、Ｂ３、Ｂ７、Ｂ５、Ｂ９の各々の過半が半導体領域ＷＬに重なる。また、本例では、電荷排出部ＣＤ１が区画Ｂ５に重なる。また、転送電極ＡＢ１は区画Ｂ４および／または区画Ｂ６に重なる。また、ゲート電極ＲＥＳ、ＣＴＲＬ、ＳＦ、ＳＥＬの各々の過半が区画Ｂ２または区画Ｂ６に重なる。
＜実施形態６＞
図１２を用いて実施形態６を説明する。実施形態６においては、半導体装置９３０は図２の破線で囲んだ部分Ｗに位置する構成要素を含むが、図２の破線で囲んだ部分Ｖに位置する構成要素は半導体装置９３０に含まれなくてよい。実施形態６において実施形態２と同様であってよい点については説明を省略する。実施形態６では、フォトダイオードＰＤ２の両側にフォトダイオードＰＤ１が位置し、フォトダイオードＰＤ２の両側にフォトダイオードＰＤ３が位置する。フォトダイオードＰＤ１とフォトダイオードＰＤ２の間にフォトダイオードＰＤ３が位置する。フォトダイードＰＤ１とフォトダイオードＰＤ２とを互いに分離するため、区画Ｂ５に重なる位置において、フォトダイードＰＤ１の光電変換部とフォトダイオードＰＤ１の光電変換部との間には分離領域ＩＳＯが設けられている。フォトダイオードＰＤ１、ＰＤ３は区画Ｂ２〜Ｂ６、Ｂ２、Ｂ９、Ｂ５に重なる光電変換部を有する。フォトダイオードＰＤ１の２つの電荷収集部は非重複領域Ｂ０に配され、フォトダイオードＰＤ３の２つ電荷収集部は区画Ｂ６、Ｂ８にそれぞれ配される。転送電極ＡＢ１に接続された電荷排出部ＣＤ１と転送電極ＡＢ３に接続された電荷排出部ＣＤ３は共通になっている。電荷保持部ＦＤおよびコンタクトプラグＰＦＤは区画Ｂ４に重なる。２つの転送電極ＴＸ３は区画Ｂ４に重なる。転送電極ＴＸ１は非重複領域Ｂ０に重なる。２つの転送電極ＡＢ１の一方は区画Ｂ６および／または非重複領域Ｂ０に重なり、２つの転送電極ＡＢ１の他方は区画Ｂ８および／または非重複領域Ｂ０に重なる。
＜実施形態７＞
図１３、１５（ｂ）を用いて実施形態７を説明する。実施形態７においては、半導体装置９３０は図２の破線で囲んだ部分Ｗに位置する構成要素を含むが、図２の破線で囲んだ部分Ｖに位置する構成要素は半導体装置９３０に含まれなくてよい。図１５（ｂ）は、図１３のＪ−Ｊ’線における断面図である。実施形態７において実施形態６と同様であってよい点については説明を省略する。実施形態７は、複数の画素ＰＸ１〜ＰＸ４で電荷保持部ＦＤおよび／または電荷排出部ＣＤ１を共有している点で、他の実施形態と異なる。
図１３には、各々がフォトダイオードＰＤ１、フォトダイオードＰＤ２、フォトダイオードＰＤ３を有する４つの画素ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４を示している。フォトダイオードＰＤ３はフォトダイオードＰＤ２に比べて面積が大きく、高感度であり、飽和しやすい。しかし飽和後のシグナルがフォトダイオードＰＤ２に流入すると、低感度のフォトダイオードＰＤ２は面積が小さいため、すぐに飽和してしまう。そのため、フォトダイオードＰＤ２が実効的に作用しない。フォトダイオードＰＤ１とフォトダイオードＰＤ３には、転送電極ＡＢ１と転送電極ＡＢ３が、２個ずつ設けられている。フォトダイオードＰＤ１とフォトダイオードＰＤ３は、図１２の電荷排出部ＣＤ１＆ＣＤ３と離間して配置しており、転送電極ＡＢ１、転送電極ＡＢ３の電位により、導通から非導通までの間で、そのポテンシャル障壁を制御できる。転送電極ＡＢ１または転送電極ＡＢ３をＯＮにしてフォトダイオードＰＤ１またはフォトダイオードＰＤ３を電荷排出部ＣＤ１＆ＣＤ３と半導通状態（ポテンシャル障壁が中間の状態）にする。半導通状態では、フォトダイオードＰＤ１、フォトダイオードＰＤ３の中にある電荷は、一定量を超えると電荷排出部ＣＤ１＆ＣＤ３へリークする。これにより、フォトダイオードＰＤ１、フォトダイオードＰＤ３の電荷が飽和状態に達しても、隣接画素へリークすることを抑制できる。このように、フォトダイオードの間の飽和後リークが無いように制御することができる。
図１４には、４画素分を記載している。図１４では、上の２つの画素ＰＸ１、ＰＸ２を並進対称に配置したものが上の２つの画素ＰＸ３、ＰＸ４であるが、上の２つの画素ＰＸ１、ＰＸ２をミラー対象に配置してもよい。電荷排出部ＣＤ１＆ＣＤ３は、画素ＰＸ２と画素ＰＸ３とで共有されている。電荷保持部ＦＤは、画素ＰＸ１と画素ＰＸ２とで共有されている。電荷保持部ＦＤは、画素ＰＸ３と画素ＰＸ４とで共有されている。ゲート電極ＳＥＬ，ＳＦ，ＲＥＳ，ＣＴＲＬを有する画素トランジスタは、画素ＰＸ２と画素ＰＸ３とで共有されていてもよいし、画素ＰＸ３と画素ＰＸ４とで共有されていてもよい。
電荷排出部ＣＤ１＆ＣＤ３を設けると、その分、フォトダイオードＰＤ１，ＰＤ２、ＰＤ３の面積が減る可能性がある。しかし、電荷排出部ＣＤ１＆ＣＤ３を複数の画素で共有すると、フォトダイオードＰＤ１，ＰＤ２、ＰＤ３の面積の減少を抑制できる。ここでは、フォトダイオードＰＤ３および電荷排出部ＣＤ３を設けたが、フォトダイオードＰＤ３および電荷排出部ＣＤ３を省略して、複数の画素で電荷排出部ＣＤ１を共有してもよい。フローティングディフュージョンの共有単位と、電荷排出部ＣＤ１＆ＣＤ３領域の共有単位が異なる。この配置にすることで、電荷排出部ＣＤ１＆ＣＤ３領域が画素に占める割合を低減することができる他、配線も共有できるため、配線数を減らし、配線間カップリング容量を減らすことができる。電荷保持部ＦＤを複数の画素で共有すると、信号読み出しが遅くなるため、電荷保持部ＦＤを複数の画素で共有せずに、電荷排出部ＣＤ１を複数の画素で共有してもよい。
転送電極ＡＢ１と転送電極ＡＢ３は、フォトダイオードＰＤ１、フォトダイオードＰＤ３に対して、１個ずつでも良い。リークはフォトダイオードが飽和してから起こるので、リーク経路として成立する箇所が一か所あれば良い。その意味で、左右の対称性が必要でない場合等では、当該のゲートは１個でも良い。
＜実施形態８＞
図１３、１５（ｂ）を用いて実施形態８を説明する。図１５（ｂ）は、図１３のＫ−Ｋ’線における断面図である。実施形態８において実施形態７と同様であってよい点については説明を省略する。実施形態８は、電荷排出部ＣＤ２を設けている点で、他の実施形態と異なる。実施形態８においては、半導体装置９３０は図２の破線で囲んだ部分Ｗに位置する構成要素と、図２の破線で囲んだ部分Ｖに位置する構成要素とを含む。
図１に示す様にマイクロレンズを用いる場合、垂直入射の光は画素中心に集まるため、フォトダイオードＰＤ１よりもフォトダイオードＰＤ２の感度が高くなりうる。より高い感度のフォトダイオードＰＤ２が飽和した後、隣接画素へ電荷がリークしないようにすることが好ましい。そこで、飽和後のリーク経路として、フォトダイオードＰＤ２に、電荷排出部ＣＤ２を設けている。フォトダイオードＰＤ２が飽和した後に、フォトダイオードＰＤ１、フォトダイオードＰＤ３へリークする電荷を減少させることができる。
＜実施形態９＞
実施形態９は実施形態１〜８のいずれにも適用可能である。図１６（ａ）は本実施形態の半導体装置９３０を備えた機器９１９１を説明する模式図である。半導体装置９３０を備える機器９１９１について詳細に説明する。半導体装置９３０は、上述のように、半導体層１０を有する半導体デバイス９１０のほかに、半導体デバイス９１０を収容するパッケージ９２０を含むことができる。パッケージ９２０は、半導体デバイス９１０が固定された基体と、半導体デバイス９１０に対向するガラスなどの蓋体と、を含むことができる。パッケージ９２０は、さらに、基体に設けられた端子と半導体デバイス９１０に設けられた端子とを接続するボンディングワイヤやバンプなどの接合部材を含むことができる。
機器９１９１は、光学装置９４０、制御装置９５０、処理装置９６０、表示装置９７０、記憶装置９８０、機械装置９９０の少なくともいずれかを備えることができる。光学装置９４０は、半導体装置９３０に対応する。光学装置９４０は、例えばレンズやシャッター、ミラーである。制御装置９５０は、半導体装置９３０を制御する。制御装置９５０は、例えばＡＳＩＣなどの半導体装置である。
処理装置９６０は、半導体装置９３０から出力された信号を処理する。処理装置９６０は、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成するための、ＣＰＵやＡＳＩＣなどの半導体装置である。表示装置９７０は、半導体装置９３０で得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置９８０は、半導体装置９３０で得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置９８０は、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。
機械装置９９０は、モーターやエンジンなどの可動部あるいは推進部を有する。機器９１９１では、半導体装置９３０から出力された信号を表示装置９７０に表示したり、機器９１９１が備える通信装置（不図示）によって外部に送信したりする。そのために、機器９１９１は、半導体装置９３０が有する記憶回路や演算回路とは別に、記憶装置９８０や処理装置９６０をさらに備えることが好ましい。機械装置９９０は、半導体装置９３０から出力され信号に基づいて制御されてもよい。
また、機器９１９１は、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器に適する。カメラにおける機械装置９９０はズーミングや合焦、シャッター動作のために光学装置９４０の部品を駆動することができる。あるいは、カメラにおける機械装置９９０は防振動作のために半導体装置９３０を移動することができる。
また、機器９１９１は、車両や船舶、飛行体などの輸送機器であり得る。輸送機器における機械装置９９０は移動装置として用いられうる。輸送機器としての機器９１９１は、半導体装置９３０を輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置９６０は、半導体装置９３０で得られた情報に基づいて移動装置としての機械装置９９０を操作するための処理を行うことができる。あるいは、機器９１９１は内視鏡などの医療機器や、測距センサなどの計測機器、電子顕微鏡のような分析機器、複写機などの事務機器であってもよい。
上述した実施形態によれば、良好な画素特性を得ることが可能となる。従って、半導体装置の価値を高めることができる。ここでいう価値を高めることには、機能の追加、性能の向上、特性の向上、信頼性の向上、製造歩留まりの向上、環境負荷の低減、コストダウン、小型化、軽量化の少なくともいずれかが該当する。
従って、本実施形態に係る半導体装置９３０を機器９１９１に用いれば、機器の価値をも向上することができる。例えば、半導体装置９３０を輸送機器に搭載して、輸送機器の外部の撮影や外部環境の測定を行う際に優れた性能を得ることができる。よって、輸送機器の製造、販売を行う上で、本実施形態に係る半導体装置を輸送機器へ搭載することを決定することは、輸送機器自体の性能を高める上で有利である。特に、半導体装置で得られた情報を用いて輸送機器の運転支援および／または自動運転を行う輸送機器に半導体装置９３０は好適である。
図１６（ａ）、図１６（ｂ）は、本実施形態における車載カメラに関する撮像システムのブロック図である。撮像システム８は、上述した実施形態の半導体装置を用いた撮像部８０を有する。撮像システム８は、撮像部８０により取得された複数の画像データに対し、画像処理を行う画像処理部８０１と、撮像システム８より取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部８０２を有する。また、撮像システム８は、算出された視差に基づいて対象物までの距離を算出する距離計測部８０３と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部８０４とを有する。ここで、視差算出部８０２、距離計測部８０３は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部８０４はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）によって実現されてもよいし、これらの組合せによって実現されてもよい。
撮像システム８は車両情報取得装置８１０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム８には、衝突判定部８０４での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ８２０が接続されている。また、撮像システム８は、衝突判定部８０４での判定結果に基づいて、ドライバーへ警報を発する警報装置８３０とも接続されている。例えば、衝突判定部８０４の判定結果として衝突可能性が高い場合、制御ＥＣＵ８２０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置８３０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。撮像システム８は上述のように車両を制御する動作の制御を行う制御手段として機能する。
本実施形態では車両の周囲、例えば前方または後方を撮像システム８で撮像する。図１６（ｂ）は、車両前方（撮像範囲８５０）を撮像する場合の撮像システムを示している。撮像制御手段としての車両情報取得装置８１０が、上述の第１〜第７実施形態に記載した動作を行うように撮像システム８ないしは撮像部８０に指示を送る。このような構成により、測距の精度をより向上させることができる。
上述では、他の車両と衝突しないように制御する運転支援の例を説明したが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御などにも適用可能である。また、半導体装置９３０はドライブレコーダーにも適用可能である。さらに、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機、人工衛星、産業用ロボットおよび民生用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）、監視システム等、広く物体認識または生体認識を利用する機器に適用することができる。
本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
以上、説明した実施形態は、技術思想を逸脱しない範囲において適宜変更が可能である。なお、本明細書の開示内容は、本明細書に記載したことのみならず、本明細書および本明細書に添付した図面から把握可能な全ての事項を含む。また本明細書の開示内容は、本明細書に記載した概念の補集合を含んでいる。すなわち、本明細書に例えば「ＡはＢよりも大きい」旨の記載があれば、「ＡはＢよりも大きくない」旨の記載を省略しても、本明細書は「ＡはＢよりも大きくない」旨を開示していると云える。なぜなら、「ＡはＢよりも大きい」旨を記載している場合には、「ＡはＢよりも大きくない」場合を考慮していることが前提だからである。
１０ 半導体層
ＦＳ 表面
ＢＳ 裏面
１１ 受光領域
Ｂ１〜Ｂ９ 区画
ＰＧ 画素
ＰＤ１ フォトダイオード
ＰＤ２ フォトダイオード
２５ 電極

Claims (24)

  1. 行列状に配された複数の画素を有し、表面および裏面を有する半導体層を備える半導体装置であって、
    前記複数の画素のうちの１つの画素は、前記半導体層の中に設けられた複数のフォトダイオードを含み、
    前記半導体層の前記裏面における前記１つの画素の受光領域を、行方向および列方向のそれぞれにおいて３等分して得られる９つの区画は、第１区画と、第２区画、第３区画、第４区画、第５区画、第６区画、第７区画、第８区画および第９区画を含む８つの区画と、を含み、前記第１区画は、前記第２区画と前記第３区画の間かつ前記第４区画と前記第５区画との間に位置し、
    前記裏面に垂直な方向において前記第１区画に重なる位置に、前記複数のフォトダイオードのうちの或るフォトダイオードに含まれる第１光電変換部が配され、
    前記裏面に垂直な方向において前記第２区画に重なる位置に、前記或るフォトダイオードとは別のフォトダイオードに含まれる第２光電変換部が配され、
    前記裏面に垂直な方向において前記第３区画に重なる位置に、前記或るフォトダイオードとは別のフォトダイオードに含まれる第３光電変換部が配され、
    前記半導体層の表面の上には、各々が前記半導体層と共にＭＩＳ構造を成す複数の電極が設けられており、
    前記複数の電極の少なくとも１つの電極は、前記裏面に垂直な方向において、前記８つの区画の少なくとも１つの区画に重なることを特徴とする半導体装置。
  2. 前記複数の電極の少なくとも１つの電極は、前記裏面に垂直な方向において、前記第１区画に重なる、請求項１に記載の半導体装置。
  3. 前記複数の電極のうち、前記１つの画素に対応づけられた電極の少なくとも１つの電極は、前記表面に垂直な方向において、前記半導体層の前記表面のうち前記受光領域に重ならない領域に設けられる、請求項１または２に記載の半導体装置。
  4. 前記半導体層の前記表面の側にはＳＴＩ構造を有する素子分離部が設けられており、
    前記複数の電極の少なくとも１つの電極は、前記裏面に垂直な方向において、前記８つの区画の少なくとも１つの区画に重なり、かつ、前記表面に垂直な方向において前記素子分離部に重なる、請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記複数の電極は、前記第１光電変換部で生じた電荷を前記半導体層の中に設けられた電荷保持部へ転送するための第１転送電極と、前記第２光電変換部で生じた電荷を前記電荷保持部へ転送するための第２転送電極と、を含む、請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記第１転送電極は、前記裏面に垂直な方向において、前記第１区画に重なる、請求項５に記載の半導体装置。
  7. 前記第１転送電極は、前記裏面に垂直な方向において、前記８つの区画の少なくとも１つの区画に重なる、請求項５または６に記載の半導体装置。
  8. 前記電荷保持部に接続されたコンタクトプラグが、前記裏面に垂直な方向において、前記第１区画に重なる、請求項５乃至７のいずれか１項に記載の半導体装置。
  9. 前記複数の電極は、前記電荷保持部へ接続された、ＭＩＳ型のキャパシタを構成するキャパシタ電極を含み、前記キャパシタ電極は、前記裏面に垂直な方向において、前記８つの区画の少なくとも２つの区画に重なる、請求項５乃至８のいずれか１項に記載の半導体装置。
  10. 前記複数の電極は、前記第２光電変換部で生じた電荷を前記半導体層の中に設けられた電荷排出部へ転送するための第３転送電極を含み、前記第３転送電極が、前記裏面に垂直な方向において、前記８つの区画の少なくとも１つの区画に重なる、請求項５乃至９のいずれか１項に記載の半導体装置。
  11. 前記第２転送電極および前記第３転送電極が、前記裏面に垂直な方向において、前記第４区画に重なる、請求項１０に記載の半導体装置。
  12. 前記電荷排出部に接続されたコンタクトプラグが、前記表面に垂直な方向において、前記半導体層の前記表面のうちの前記受光領域に重ならない領域に接触する、請求項１０または１１に記載の半導体装置。
  13. 前記複数の電極は、前記第３光電変換部で生じた電荷を前記電荷保持部へ転送するための第４転送電極を含み、前記電荷保持部に接続されたコンタクトプラグが、前記第３転送電極と前記第４転送電極との間に位置する、請求項１０乃至１２のいずれか１項に記載の半導体装置。
  14. 前記電荷保持部および前記電荷排出部の少なくとも一方が、前記１つの画素とは別の画素に共有されている、請求項５乃至１３のいずれか１項に記載の半導体装置。
  15. 前記電荷保持部に接続されたコンタクトプラグが、前記第１転送電極と前記第２転送電極との間に位置する、請求項５乃至１４のいずれか１項に記載の半導体装置。
  16. 前記表面からの距離がＤ以上かつ３×Ｄ未満である範囲には、前記裏面に垂直な方向において前記８つの区画に重なるように第１導電型の第１半導体領域が配され、
    前記表面からの距離がＤ未満である範囲には、前記表面に垂直な方向における前記第１半導体領域と前記表面との間に第２導電型の第２半導体領域が配され、
    前記表面に垂直な方向における前記第１半導体領域と前記表面との間に前記第１導電型の第３半導体領域が配され、
    前記表面と前記裏面との距離がＴであり、Ｄ＝Ｔ／４である、請求項１乃至１５のいずれか１項に記載の半導体装置。
  17. 前記第１半導体領域は、前記裏面に垂直な方向において前記第４区画に重なる第１部分と、前記裏面に垂直な方向において前記第２区画に重なる第２部分と、前記裏面に垂直な方向において前記第５部分に重なる第３部分と、を含み、前記第１部分の不純物濃度が前記第２部分の不純物濃度よりも高く、前記第３部分の不純物濃度が前記第２部分の不純物濃度よりも低い、請求項１乃至１６のいずれか１項に記載の半導体装置。
  18. 前記第２半導体領域が前記第１半導体領域を囲む、請求項１６または１７に記載の半導体装置。
  19. 前記裏面の上には複数のマイクロレンズが設けられており、前記複数のマイクロレンズの１つのマイクロレンズが、前記裏面に垂直な方向において、前記９つの区画のうちの少なくとも４つの区画に重なる、請求項１乃至１８のいずれか１項に記載の半導体装置。
  20. 前記複数のフォトダイオードは、入れ子構造を有する第１フォトダイオードおよび第２フォトダイオードを含み、前記第１フォトダイオードが前記第１光電変換部を含み、前記第２フォトダイオードが前記第２光電変換部および前記第３光電変換部を含む、請求項１乃至１９のいずれか１項に記載の半導体装置。
  21. 前記複数の電極の１つは、前記第１フォトダイオードの電荷に基づく信号および前記第２フォトダイオードの電荷に基づく信号を生成する増幅トランジスタのゲート電極である、請求項２０に記載の半導体装置。
  22. 請求項１乃至２１のいずれか１項に記載の半導体装置を備える機器であって、
    前記半導体装置に対応した光学装置、
    前記半導体装置を制御する制御装置、
    前記半導体装置から出力された信号を処理する処理装置、
    前記半導体装置で得られた情報を表示する表示装置、
    前記半導体装置で得られた情報を記憶する記憶装置、および、
    前記半導体装置で得られた情報に基づいて動作する機械装置、の少なくともいずれかを更に備えることを特徴とする機器。
  23. 請求項１乃至２１のいずれか１項に記載の半導体装置と、
    前記半導体装置を移動させるための機械装置と、を備える輸送機器。
  24. 前記半導体装置で得られた情報を用いて前記輸送機器の運転支援および／または自動運転を行う、請求項２３に記載の輸送機器。
JP2019212300A 2019-11-25 2019-11-25 半導体装置および機器 Pending JP2021086851A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019212300A JP2021086851A (ja) 2019-11-25 2019-11-25 半導体装置および機器
PCT/JP2020/043250 WO2021106748A1 (ja) 2019-11-25 2020-11-19 半導体装置および機器
CN202080080720.7A CN114730784A (zh) 2019-11-25 2020-11-19 半导体装置和设备
US17/751,406 US20220285410A1 (en) 2019-11-25 2022-05-23 Semiconductor apparatus and device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019212300A JP2021086851A (ja) 2019-11-25 2019-11-25 半導体装置および機器

Publications (2)

Publication Number Publication Date
JP2021086851A true JP2021086851A (ja) 2021-06-03
JP2021086851A5 JP2021086851A5 (ja) 2022-11-25

Family

ID=76088380

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019212300A Pending JP2021086851A (ja) 2019-11-25 2019-11-25 半導体装置および機器

Country Status (4)

Country Link
US (1) US20220285410A1 (ja)
JP (1) JP2021086851A (ja)
CN (1) CN114730784A (ja)
WO (1) WO2021106748A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023080197A1 (ja) * 2021-11-05 2023-05-11 ソニーセミコンダクタソリューションズ株式会社 撮像素子、電子機器
US11929383B2 (en) * 2022-03-23 2024-03-12 Sony Semiconductor Solutions Corporation Intra-pixel crosstalk reduction for a multi-mode image sensor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4832541B2 (ja) * 2009-03-17 2011-12-07 シャープ株式会社 固体撮像素子および電子情報機器
JP2010225818A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 固体撮像装置及びその製造方法
JP6299058B2 (ja) * 2011-03-02 2018-03-28 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法及び電子機器
JP2016021479A (ja) * 2014-07-14 2016-02-04 ソニー株式会社 固体撮像装置、製造方法、および電子機器
US10879285B2 (en) * 2015-09-11 2020-12-29 Sony Semiconductor Solutions Corporation Solid-state image pickup device to increase an area efficiency of a silicon interface on the transistor element side and electronic apparatus
US10998357B2 (en) * 2016-03-29 2021-05-04 Sony Corporation Solid-state imaging device having pixels with high and low sensitivity photoelectric conversion units, and electronic device including the same
US10033949B2 (en) * 2016-06-16 2018-07-24 Semiconductor Components Industries, Llc Imaging systems with high dynamic range and phase detection pixels
CN115831992A (zh) * 2017-06-02 2023-03-21 索尼半导体解决方案公司 摄像装置
US10944927B2 (en) * 2017-07-14 2021-03-09 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and operating method for improving charge transfer of image sensor device
US10312279B2 (en) * 2017-10-31 2019-06-04 Semiconductor Components Industries, Llc High dynamic range pixel with in-pixel light shield structures
US10334191B1 (en) * 2018-03-02 2019-06-25 Omnivision Technologies, Inc. Pixel array with embedded split pixels for high dynamic range imaging
KR102524415B1 (ko) * 2018-03-21 2023-04-24 에스케이하이닉스 주식회사 Pd 바이어스 패턴들을 갖는 이미지 센서

Also Published As

Publication number Publication date
WO2021106748A1 (ja) 2021-06-03
CN114730784A (zh) 2022-07-08
US20220285410A1 (en) 2022-09-08

Similar Documents

Publication Publication Date Title
JP7192922B2 (ja) 固体撮像装置、及び電子機器
WO2016098624A1 (ja) 固体撮像素子、撮像装置、および電子機器
TWM538658U (zh) 具有互連層的背照式像素
WO2022209681A1 (ja) 光検出装置及び電子機器
US20220285410A1 (en) Semiconductor apparatus and device
JP2020068289A (ja) 光電変換装置、撮像システム、移動体、および積層用の半導体チップ
JP7116591B2 (ja) 撮像装置及びその製造方法
CN107251227B (zh) 半导体装置、固态成像元件、成像装置和电子设备
JP2019041352A (ja) 撮像装置及び撮像システム
JP2020141397A (ja) 半導体装置および機器
JP2020088293A (ja) 光電変換装置、光電変換システム、移動体
JP2022112593A (ja) 半導体素子、機器、チップ
JP2021125491A (ja) 半導体装置、半導体システム、移動体
JP2020088291A (ja) 光電変換装置、光電変換システム、移動体
US20240038816A1 (en) Photoelectric conversion device and apparatus
US20230420468A1 (en) Photoelectric conversion device
JP2023174187A (ja) 光電変換装置、光電変換装置の製造方法、撮像システム、移動体、および機器
JP7019743B2 (ja) 固体撮像装置及び撮像システム
US20230038959A1 (en) Photoelectric conversion device
JP7427646B2 (ja) 光電変換装置、光電変換システム、移動体
WO2023132001A1 (ja) 光電変換装置、光電変換システム、および移動体
JP2021106222A (ja) 光電変換装置
JP2024006956A (ja) 光電変換装置、光電変換装置の製造方法、機器
JP2024004794A (ja) 光電変換装置、機器、積層体
JP2023174479A (ja) 光電変換装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221116

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221116

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20231213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240329