JP2020141397A - 半導体装置および機器 - Google Patents

Abstract

【課題】 製造コストの増加を抑制しながら容量部を効率的に配置する。【解決手段】 本開示における半導体装置は、第１の回路部が設けられた第１の半導体部品と、第２の回路部が設けられるとともに、第１の半導体部品に積層された第２の半導体部品とを備え、第２の半導体部品は、第１の回路部に接続される第１のノードおよび第２のノードを有するデカップリング容量としての容量部を備える。【選択図】図１

Description

本発明は半導体装置および機器に関する。

近年、複数の半導体部品を積層した固体撮像装置が提案されている。特許文献１に記載の固体撮像装置は積層された複数の部品を備え、第１の部品には画素部が設けられ、第２の部品には画素部の信号を読み出す読み出し部が設けられている。第１の部品および第２の部品に加えてさらにバイパスコンデンサ専用の部品が積層されている。

国際公開第２０１７／１８７７３８号

しかしながら、特許文献１に記載の固体撮像装置は、バイパスコンデンサ専用の部品を積層しなければならず、製造コストが増加するという課題が生じていた。

本発明は上述の課題に鑑みてなされたものであって、製造コストの増加を抑制しながら容量部を効率的に配置することを目的とする。

本開示の一実施形態によれば、第１の回路部が設けられた第１の半導体部品と、第２の回路部が設けられるとともに、前記第１の半導体部品に積層された第２の半導体部品とを備え、前記第２の半導体部品は、前記第１の回路部に接続される第１のノードおよび第２のノードを有するデカップリング容量としての容量部を備え、前記第１の回路部は前記第２の回路部から出力された信号を処理する信号処理回路であることを特徴とする半導体装置が提供される。

本開示の他の実施形態によれば、第１の回路部が設けられた第１の半導体部品と、第２の回路部が設けられるとともに、前記第１の半導体部品に積層された第２の半導体部品とを備え、前記第２の半導体部品は、前記第１の回路部に接続される第１のノードおよび第２のノードを有する容量部を備え、前記第２の半導体部品は、前記第２の回路部と前記容量部との間に設けられたシールド部をさらに備えることを特徴とする半導体装置が提供される。

本開示のさらに他の実施形態によれば、第１の回路部が設けられた第１の半導体部品と、第２の回路部が設けられるとともに、前記第１の半導体部品に積層された第２の半導体部品とを備え、前記第２の半導体部品は、前記第１の回路部に接続される第１のノードおよび第２のノードを有するデカップリング容量としての容量部を備え、前記容量部は、半導体領域と前記半導体領域の上に絶縁膜を介して形成されたポリシリコン電極とを備えて構成されることを特徴とする半導体装置が提供される。

本開示のさらに他の実施形態によれば、第１の回路部が設けられた第１の半導体部品と、第２の回路部が設けられるとともに、前記第１の半導体部品に積層された第２の半導体部品とを備え、前記第２の半導体部品は、前記第１の回路部に接続される第１のノードおよび第２のノードを有する容量部を備え、前記第２の回路部は複数の画素を含む画素部であり、前記容量部は、平面視において前記画素部の外に配されていることを特徴とする半導体装置が提供される。

本発明によれば、半導体装置において製造コストの増加を抑制しながら容量部を効率的に配置することができる。

本発明の第１実施形態における撮像装置の模式図である。 本発明の第１実施形態における撮像装置のブロック図である。 本発明の第１実施形態における撮像装置の断面図である。 本発明の第１実施形態におけるシールド部の断面斜視図である。 本発明の第１実施形態における撮像装置の一部の平面図である。 本発明の第２実施形態における撮像装置の模式図である。 本発明の第３実施形態における撮像装置の断面図である。 本発明の第４実施形態における撮像装置の断面図である。 本発明の第５実施形態における撮像装置を説明するための図である。 本発明の第６実施形態における撮像装置の断面図である。 本発明の第７実施形態による撮像システムの概略構成を示すブロック図である。 本発明の第８実施形態による撮像システムおよび移動体の構成例を示す図である。 本発明の第９実施形態における基準電圧回路の模式図である。 本発明の第９実施形態における反転増幅回路の模式図である。 本発明の第９実施形態における反転増幅回路の動作を表すタイミングチャートである。 本発明の第９実施形態における参照信号生成回路の模式図である。 本発明の第９実施形態における比較回路の図である。 本発明の第９実施形態における参照信号生成回路の動作を表すタイミングチャートである。 本発明の第９実施形態におけるアナログデジタル変換部の動作を表すタイミングチャートである。 本発明の第９実施形態におけるカレントミラー回路の模式図である。

［第１実施形態］
本実施形態における半導体装置は例えば光電変換部を備えた撮像装置に適用可能である。以下、撮像装置を例として説明する。

図１は本実施形態における撮像装置の模式図である。撮像装置はいわゆる裏面照射型の固体撮像装置であって、第１の半導体部品１、第２の半導体部品２を備える。第１の半導体部品１の第１の主面（Ｚ方向の上面）には第２の半導体部品２が積層される。このような半導体装置は、第１の半導体部品１を含むウエハと、第２の半導体部品２を含むウエハとをウエハレベルで貼り合わせ、貼り合わされたウエハをダイシングすることにより製造される。ダイシングによって得られることから、第１の半導体部品１、第２の半導体部品２をそれぞれ半導体チップと称することができる。ウエハレベルでの貼り合わせを伴わない製造方法として、第１の半導体部品１を含むウエハをダイシングして得られた半導体チップを、第２の半導体部品２を含むウエハをダイシングして得られた半導体チップに積層してもよい。第１の半導体部品１は第１の回路部として例えばアナログデジタル変換部１１、メモリ部１２、信号処理部１３を備える。第２の半導体部品２は、第１の回路部と異なる第２の回路部として例えば画素部２１を備える。画素部２１は入射光に応じた信号を生成する複数の画素を備え、複数の画素はＸ方向およびＹ方向においてマトリクス状に配列されている。画素部２１から出力された信号は第１の半導体部品１のアナログデジタル変換部１１に出力される。アナログデジタル変換部１１は画素部２１からの信号をデジタル信号に変換し、メモリ部１２はデジタル信号を保持する。信号処理部１３はメモリ部１２に保持されたデジタル信号を処理する。アナログデジタル変換部１１、メモリ部１２は第３の回路部を構成し、アナログデジタル変換部１１、メモリ部１２の少なくとも一部はＺ方向の平面視において第２の回路部に重なって配置され得る。

第２の半導体部品２はさらに容量部２２を備えている。容量部２２は第１の半導体部品１において例えば信号処理部１３に接続されている。容量部２２と信号処理部１３とは、Ａｌ、Ｃｕ、Ｗなどの金属からなる接合コンタクト２４ａ、２４ｂを介して電気的に接続される。容量部２２は第１の入力ノードＮ１および第２の入力ノードＮ２を備え、信号処理部１３に接続される。容量部２２がバイパスコンデンサ（デカップリング容量）として用いられる場合、第１の入力ノードＮ１は信号処理部１３における電源線ＶＤＤに接続され、第２の入力ノードは信号処理部１３における接地線ＧＮＤに接続される。また、容量部２２がカップリング容量として用いられる場合、容量部２２は信号処理部１３の所望の信号線に直列に接続され得る。以下、容量部２２がバイパスコンデンサを備える構成を中心に説明する。

容量部２２は、平面視において第２の半導体部品２において信号処理部１３に対向する位置に形成され得る。すなわち、撮像装置の平面視において、容量部２２と信号処理部１３とは少なくとも一部において重なって配置され得る。これにより、容量部２２と信号処理部１３との間の配線が短くなり、電源線および接地線のインピーダンスを低減することが可能となる。なお、平面視において、容量部２２と信号処理部１３とが重なって配置されない場合であっても、容量部２２と信号処理部１３との間の電源線および接地線の長さをできるだけ短くすることが好ましい。

第２の半導体部品２において、画素部２１と容量部２２との間にはシールド部２３が形成されている。シールド部２３は、平面視において画素部２１を囲む矩形の環状をなしてもよい。シールド部２３は、後述するように複数の配線を備え、容量部２２において生じるノイズが画素部２１に混入するのを防ぐことが可能である。

図２は本実施形態における撮像装置のブロック図である。撮像装置は画素部２１、アナログデジタル変換部（ＡＤ変換部）１１、メモリ部１２、信号処理部１３、垂直走査部１４、容量部２２を備える。

画素部２１は第２の半導体部品２に設けられ、マトリクス状に配置された複数の画素２１０を備える。図２には図面の簡略化のために３行４列の画素２１０が示されているが、行方向および列方向に配置される画素２１０の数は特に限定されるものではない。なお、本明細書において、行方向とは図面における水平方向を示し、列方向とは図面において垂直方向を示すものとする。画素２１０上にはマイクロレンズ、カラーフィルタが配置され得る。カラーフィルタは例えば赤、青、緑の原色フィルタであって、ベイヤー配列に従って各画素２１０に設けられている。一部の画素２１０はＯＢ画素（オプティカル・ブラック画素）として遮光されている。複数の画素２１０には、焦点検出用の画素信号を出力する焦点検出画素が配された測距行と、画像を生成するための画素信号を出力する撮像画素が配された複数の撮像行とが設けられ得る。信号線２１１は画素２１０の列毎に設けられ、信号線２１１には定電流源２１２が電気的に接続される。

画素２１０は、光電変換部ＰＤ、浮遊拡散領域ＦＤ（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）、転送トランジスタＭ１、リセットトランジスタＭ２、増幅トランジスタＭ３、選択トランジスタＭ４を含む。以下の説明は、画素２１０を構成するトランジスタがＮ型ＭＯＳトランジスタである例を示している。光電変換部ＰＤは例えばフォトダイオードから構成されており、入射光による光電変換および電荷の生成および蓄積を行なう。転送トランジスタＭ１はオンになることにより、光電変換部ＰＤの電荷を浮遊拡散領域ＦＤに転送する。リセットトランジスタＭ２はオンになることにより、浮遊拡散領域ＦＤの電位を電源電圧にリセットする。浮遊拡散領域ＦＤは所定の容量を有し、電荷に応じた電圧を発生させる。増幅トランジスタＭ３は、浮遊拡散領域ＦＤの電位に応じてソースの電位が変わるソースフォロアとして動作する。選択トランジスタＭ４は増幅トランジスタＭ３のソースを信号線２１１に電気的に接続する。信号線２１１には増幅トランジスタＭ３の負荷として機能する定電流源２１２が接続されている。読み出すべき行の選択トランジスタＭ４がオンとなることで、当該行の光電変換部ＰＤの電荷に応じた電圧（アナログ信号）が信号線２１１に出力される。

トランジスタＭ１〜Ｍ４はＮ型ＭＯＳトランジスタに限定されることなく、Ｐ型ＭＯＳトランジスタであっても良い。画素２１０の構成も図２に示された例に限定されることなく様々な画素を用いることができる。例えば、複数の光電変換部ＰＤが１つの増幅トランジスタＭ３を共有しても良く、また、画素２１０は光電変換部ＰＤから溢れた電荷を排出するオーバーフロードレインを備えても良い。

アナログデジタル変換部１１は、増幅回路、コンパレータ、ランプ信号発生回路、カウンタ回路などを備える。増幅回路は画素２１０から信号線２１１に出力されたアナログ信号を増幅し、コンパレータの一方の入力端子に入力する。ランプ信号発生回路は時間とともに変化するランプ信号を生成し、コンパレータの他方の入力端子に入力する。コンパレータはアナログ信号とランプ信号とを比較し、比較信号を出力する。カウンタ回路は、ランプ信号が変化し始めてから比較信号が反転するまでの時間をカウントし、カウント値をデジタルデータとして出力する。

メモリ部１２はアナログデジタル変換部１１から出力されたデジタルデータを保持する。メモリ部１２はデジタルデータを行単位またはフレーム単位で保持し得る。さらに、メモリ部１２は、保持されたデジタルデータをシリアルデータまたはパラレルデータとして出力する走査回路を備え得る。

信号処理部１３はデジタル信号処理回路、演算処理回路などを備え、メモリ部１２から出力されたデジタルデータの信号処理を実行する。信号処理は例えばノイズリダクション処理、ダイナミックレンジ拡張処理、ホワイトバランス処理、シャッタ読み出し処理、デモザイク処理のいずれか若しくは複数であり得る。信号処理部１３から出力されたデジタルデータは第２の半導体部品２のパッド電極ＳＯＵＴから撮像装置の外部へ出力される。

垂直走査部１４はシフトレジスタ、ゲート回路などを含み、複数の制御信号を画素２１０に供給する。すなわち、垂直走査部１４は画素２１０のトランジスタＭ１、Ｍ２、Ｍ４のゲートに印加される制御信号を駆動し、画素２１０を行単位で読み出す。

容量部２２は第２の半導体部品２に設けられ、容量部２２の第１の入力ノードＮ１は信号処理部１３の電源配線ＶＤＤに接続され、容量部２２の第２の入力ノードＮ２は信号処理部１３の接地配線ＧＮＤに接続されている。電源配線ＶＤＤ、接地配線ＧＮＤは第２の半導体部品２の外部パッド電極ＶＤＤ、ＧＮＤに電気的に接続され、外部パッド電極ＶＤＤ、ＧＮＤを介して半導体装置の外部から電源電圧が供給される。なお、外部パッド電極ＶＤＤ、ＧＮＤと半導体装置内部の各回路部との間に電源制御回路が設けられてもよい。電源制御回路は半導体装置の各部へ供給される電源電圧を制御してもよい。

図３は本実施形態における撮像装置の詳細を説明するための図であって、図１の撮像装置のIII−III’に沿った断面図である。第１の半導体部品１は第１の半導体基板１Ａ、第１の配線層領域１Ｂを含み、第２の半導体部品２は第２の半導体基板２Ａ、第２の配線層領域２Ｂを含む。第１の半導体部品１および第２の半導体部品２のそれぞれの第１の主面、すなわち第１の配線層領域１Ｂの表面と第２の配線層領域２Ｂの表面とは対向するよう、第１の半導体部品１および第２の半導体部品２が積層されている。第２の半導体基板２Ａの第２の主面（裏面）には入射光が照射される。

第１の半導体基板１ＡにはトランジスタＭ１０、Ｍ１１、Ｍ１２が形成される。例えば、トランジスタＭ１２は信号処理部１３に含まれる。第１の半導体基板１ＡにはＰ型ウェルが形成され、Ｐ型ウェルにはトランジスタＭ１０、Ｍ１１、Ｍ１２のそれぞれのソース、ドレインがＮ型半導体領域として形成される。ソース、ドレインの間のＰ型ウェル上にはゲート絶縁膜を挟んでゲート電極が形成される。

第１の配線層領域１Ｂは第１の半導体基板１Ａ上に設けられ、有機材料などの層間絶縁膜１０４を介して複数の配線層が形成される。異なる配線層同士はＺ方向に延在する接続部２５によって接続され、接続部２５はさらに第１の配線層領域１Ｂの上部の接合コンタクト２４ａ、２４ｂ、２４ｃに接続される。信号処理部１３において、電源配線ＶＤＤは接合コンタクト２４ａに接続され、接地配線ＧＮＤは接合コンタクト２４ｂに接続される。

第２の半導体基板２Ａは、Ｐ型不純物が注入されたＰ型ウェル２０１ａ、２０２ａ、Ｎ型不純物が注入されたＮ型ウェル２０３ａを含む。Ｎ型ウェル２０３ａは、Ｐ型ウェル２０１ａ、２０２ａの間に形成されている。

画素部２１はＰ型ウェル２０１ａに形成される。図３には、画素部２１のうち、光電変換部ＰＤ、浮遊拡散領域ＦＤ、転送トランジスタＭ１、カラーフィルタＣＦ、マイクロレンズＭＬが示されている。光電変換部ＰＤは、Ｐ型ウェル２０１ａに囲まれたＮ型領域を含み、Ｎ型領域の上部（−Ｚ方向）にはＰ型領域が設けられる。このような構成により、界面で発生する電荷によるノイズを低減できる。第２の半導体基板２Ａの第２の主面（裏面）にはカラーフィルタＣＦ、マイクロレンズＭＬが設けられている。第２の半導体基板２Ａの裏面に入射した光はマイクロレンズＭＬ、カラーフィルタＣＦを介して光電変換部ＰＤに入射する。このように、第２の半導体基板２Ａの裏面から受光することで、受光面積を増加し、高感度の撮像装置を実現することができる。

浮遊拡散領域ＦＤはＮ型領域を含み、所定の容量を形成している。転送トランジスタＭ１のゲート電極Ｍ１ｇは光電変換部ＰＤと浮遊拡散領域ＦＤの間に配され、ゲート絶縁膜Ｍ１ｉを挟んで第２の半導体基板２Ａ上に形成されている。ゲート電極Ｍ１ｇは例えばポリシリコン電極、またはＡｌ、Ｃｕなどのメタル電極から構成され、ゲート絶縁膜Ｍ１ｉは例えばＳｉＯ_２などから構成される。転送トランジスタＭ１のソース／ドレイン領域は光電変換部ＰＤ、浮遊拡散領域ＦＤを共有している。ゲート電極Ｍ１ｇに電圧が印加されることにより、光電変換部ＰＤに蓄積された電荷が浮遊拡散領域ＦＤに転送される。浮遊拡散領域ＦＤの電位は電荷に応じて変化し、増幅トランジスタＭ３、選択トランジスタＭ４を介して出力される（図２参照）。画素部２１から出力された信号は例えば接合コンタクト２４ｃを介して第１の半導体部品１に出力され得る。

容量部２２は、画素部２１から分離されたＰ型ウェル２０２ａに形成される。容量部２２は単一または複数のバイパスコンデンサ２２０を備える。本実施形態におけるバイパスコンデンサ２２０はＭＯＳ構造（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有し、例えばＮ型のＭＯＳトランジスタによって構成され得る。バイパスコンデンサ２２０はゲート電極２２０ｇ、ソース領域２２０ｓ、ドレイン領域２２０ｄ、基板バイアス部２２０ａ、ゲート絶縁膜２２０ｉを含む。ソース領域２２０ｓ、ドレイン領域２２０ｄにはＮ型不純物が注入される。ゲート電極２２０ｇはポリシリコン電極、またはＡｌ、Ｃｕなどのメタル電極から構成され、ソース領域２２０ｓ、ドレイン領域２２０ｄの間に配される。ゲート電極２２０ｇはゲート絶縁膜２２０ｉを挟んで第２の半導体基板２Ａ上に形成される。ゲート絶縁膜２２０ｉはＳｉＯ_２、ＳｉＯＮ、ＳｉＮなどから構成される。ＳｉＯＮ、ＳｉＮをゲート絶縁膜２２０ｉに用いた場合、高誘電率のバイパスコンデンサ２２０を実現し得る。

また、Ｐ型ウェル２０２ａにはＮ型領域の基板バイアス部２２０ａが形成されている。バイパスコンデンサ２２０において、ゲート電極２２０ｇに電源電圧ＶＤＤが印加され、基板バイアス部２２０ａ、ソース領域２２０ｓ、ドレイン領域２２０ｄに接地電圧ＧＮＤが印加されると、ソース領域２２０ｓおよびドレイン領域２２０ｄの間にチャネル領域が形成される。ゲート電極２２０ｇはバイパスコンデンサ２２０の一方の電極（第１の入力ノード）を構成し、ソース領域２２０ｓおよびドレイン領域２２０ｄはバイパスコンデンサ２２０の他方の電極（第２の入力ノード）を構成している。

基板バイアス部２２０ａ、ソース領域２２０ｓ、ドレイン領域２２０ｄは第２の配線層領域２Ｂにおいて接地配線ＧＮＤに接続され、接地配線ＧＮＤは接続部２５を介して接合コンタクト２４ｂに接続される。接合コンタクト２４ｂは第１の配線層領域１Ｂにおいて信号処理部１３の接地配線ＧＮＤに接続される。同様に、ゲート電極２２０ｇは第２の配線層領域２Ｂにおいて電源配線ＶＤＤに接続され、電源配線ＶＤＤは接続部２５を介して接合コンタクト２４ａに接続される。接合コンタクト２４ａは第１の配線層領域１Ｂにおいて信号処理部１３の電源配線ＶＤＤに接続される。すなわち、第２の半導体部品２におけるバイパスコンデンサ２２０が第１の半導体部品１の信号処理部１３に接続される。

なお、図３において、接合コンタクト２４ａ、２４ｂの個数はそれぞれ１つのみであるが、接合コンタクト２４ａ、２４ｂの個数は複数であってもよい。これにより、接合コンタクト２４ａ、２４ｂ、電源配線ＶＤＤ、接地配線ＧＮＤのインピーダンスが低減され、電源配線ＶＤＤの変動を効果的に抑制することができる。

また、図３のバイパスコンデンサ２２０はＮＭＯＳによって構成されているが、ＰＭＯＳによって構成されてもよい。すなわち、容量部２２のＰ型ウェル２０２ａに代えてＮ型ウェルを用いることで、ＰＭＯＳのバイパスコンデンサ２２０を形成することができる。また、Ｐ型ウェル２０２ａ内にＮ型ウェルを形成し、さらにＮ型ウェル内にＰＭＯＳを形成してもよい。

シールド部２３は、画素部２１と容量部２２との間のＮ型ウェル２０３ａに形成されている。ここで、図３に加えて、図４を参照しながら、シールド部２３の詳細な構成を説明する。図４はシールド部の断面斜視図である。シールド部２３は基板バイアス部２０３ｂ、配線層２３１、２３３、接続部２３０、２３２を備える。基板バイアス部２０３ｂは、Ｎ型ウェル２０３ａ表面に高濃度のＮ型不純物を注入することによって形成される。基板バイアス部２０３ｂはＸＹの平面視において画素部２１と容量部２２との間に配され、所定の幅（Ｙ方向）を有している。基板バイアス部２０３ｂに対して鉛直方向（−Ｚ方向）に複数の配線層２３１、２３３が形成されている。配線層２３１、２３３は基板バイアス部２０３ｂと同様に所定の配線幅（Ｙ方向）を有している。なお、配線層２３１、２３３のＹ方向の幅は基板バイアス部２０３ｂの幅と同じであってもよい。基板バイアス部２０３ｂと配線層２３１とはＺ方向に延在する複数の接続部２３０によって接続される。複数の接続部２３０はＸ方向において一定の間隔で配されている。同様に、配線層２３１と配線層２３３とはＺ方向に延在する複数の接続部２３２によって接続される。複数の接続部２３２は配線層２３１、２３３に沿ってＸ方向に一定の間隔で配されている。なお、接続部２３２の間隔は接続部２３０の間隔と同じであってもよい。配線層２３１、２３３は固定電圧ＶＤＤ２が印加され、シールド部２３は低インピーダンスとなっている。固定電圧ＶＤＤ２は電源電圧ＶＤＤであってもよく、シールド部２３に専用の電源電圧、または接地電圧ＧＮＤであってもよい。

シールド部２３は画素部２１と容量部２２との間に設けられているため、容量部２２において生じ得るノイズが画素部２１に混入するのを回避することができる。また、シールド部２３は格子状をなし、第２の配線層領域２Ｂの鉛直方向（−Ｚ方向）に延在している。このため、第２の半導体基板２Ａだけでなく第２の配線層領域２Ｂにおいても十分なシールド効果が得られる。なお、シールド効果をさらに高めるため、シールド部２３を構成する配線層、接続部の数を増やしてもよい。さらに、シールド部２３を複数の列に配置してもよい。

図５は本実施形態における撮像装置の一部の平面図である。第１の半導体部品１および第２の半導体部品２は積層され、パッケージ３上に載置される。第１の半導体部品１および第２の半導体部品２の辺（縁部）に沿って複数のパッド電極２９が並んで配され、パッド電極２９は第２の半導体部品２の入出力回路、電源線、接地線などに接続されている。パッケージ３には複数の外部パッド電極３０が並んで配されている。パッド電極２９と外部パッド電極３０とはボンディングワイヤ３１によって接続され、外部パッド電極３０は撮像装置の外部の回路に接続され得る。本例では、パッド電極２９が第２の半導体部品２の第２の配線層領域２Ｂに配置されている。そして、パッド電極２９が接合コンタクトを介して第１の半導体部品１に接続されている。しかし、パッド電極２９が第１の半導体部品１の第１の配線層領域１Ｂに配置されてもよい。また、パッド電極２９が第２の配線層領域２Ｂに対して第１の半導体部品１とは反対側に配置されてもよく、パッド電極２９が第２の半導体基板２Ａを貫通する貫通電極を介して第２の半導体部品２に接続されてもよい。また、パッド電極２９が第１の配線層領域１Ｂに対して第２の半導体部品２とは反対側に配置されてもよく、パッド電極２９が第１の半導体基板１Ａを貫通する貫通電極を介して第１の半導体部品１に接続されてもよい。

ボンディングワイヤ３１は金、アルミ、銅、パラジウムなど光沢のある素材から構成され、入射光を反射し易い。ボンディングワイヤ３１における反射光が画素部２１に入り込むと、ゴースト等の画質劣化が生じ得る。ボンディングワイヤ３１からの反射光が画素部２１に入り込むのを避けるため、画素部２１はパッド電極２９から離れて配置され、画素部２１とパッド電極２９との間に余剰スペースが設けられることが多い。本実施形態においては、容量部２２を第２の半導体部品２に生じた余剰スペースに設けることにより、バイパスコンデンサ２２０のための専用の半導体部品等を設ける必要がなくなり、製造コストの増加を抑制することが可能となる。特に、パッド電極２９が第２の半導体部品２の４辺に配される場合、余剰スペースは４辺に生じ得る。容量部２２を４辺に設けることで、さらにバイパスコンデンサ２２０の容量を増加し、電源電圧ＶＤＤの変動を効果的に抑制することが可能となる。このように、第２の半導体部品２の余剰スペースに応じて、容量部２２の大きさ、個数、形状を定め得る。例えば、余剰スペースが小さい箇所には小さな容量部２２を配置し、余剰スペースが大きい箇所には大きな容量部２２を配置し得る。

上述のように構成された撮像装置において、容量部をバイパスコンデンサとして用いることにより、信号処理部に瞬間的に大きな電流が流れる場合、電源電圧の変動を効果的に抑制することができる。信号処理部がデジタル回路により構成される場合、スイッチング電流のように瞬間的に大きな電流が流れ、電源電圧が低下し得る。電源電圧の変動はノイズとして他の回路に悪影響を及ぼし得る。バイパスコンデンサを電源線と接地線との間に設けることにより、バイパスコンデンサから電流を電源線に供給することができるため、電源電圧の変動を抑制することが可能となる。

以上述べたように、本実施形態においては、第１の半導体部品のための容量部は第２の半導体部品に設けられている。このため、容量部の専用の半導体部品を設ける必要がなくなり、製造コストを低減することが可能となる。特に、半導体装置が撮像装置である場合、画素部の周囲または周辺に生じた余剰スペースを利用し、画素部以外の領域に容量部を効率よく配置することができる。

なお、本実施形態における容量部はバイパスコンデンサのみならず、カップリング容量など、様々な用途に用いられ得るが、本実施形態は特にバイパスコンデンサに好適である。バイパスコンデンサはできるだけ大きな容量を有することが望ましく、従来はバイパスコンデンサのための専用の半導体部品を設ける必要があった。本実施形態によれば、第２の半導体部品の余剰スペースを利用して、第１の半導体部品の回路のためのバイパスコンデンサを設けることで、バイパスコンデンサの専用の半導体部品を設ける必要がなくなる。

また、本実施形態においては、半導体部品の内部にバイパスコンデンサが設けられているため、半導体部品の外部にバイパスコンデンサが設けられている場合と比較して、バイパスコンデンサと信号処理部との配線長を短くすることができる。このため、配線のインピーダンスも低くなり、電源電圧の変動をさらに効果的に抑制することができる。仮に、半導体部品の外部にバイパスコンデンサが設けられた場合、ボンディングワイヤ、外部配線のインダクタンスによって高周波におけるインピーダンスが大きくなり、バイパスコンデンサの効果は減殺されてしまう。バイパスコンデンサを半導体部品の内部に設ける構成は、特に電源電圧の高周波ノイズの抑制に効果的である。

さらに、本実施形態において、バイパスコンデンサは接合コンタクトを介して信号処理部に接続されている。接合コンタクトの面積はボンディングパッドの面積よりも小さいため、半導体部品の内部に複数の接合コンタクトを設けることができる。接合コンタクトの数が増えるに従い、バイパスコンデンサと信号処理部との間の電源配線のインピーダンスは低くなる。このため、バイパスコンデンサが半導体部品の外部に設けられている場合に比べて、バイパスコンデンサの配線数および接合コンタクトの数を増やすことができ、より効果的に電源電圧の変動を抑制することができる。

なお、上述の実施形態においては、バイパスコンデンサが信号処理部に接続されている例を説明したが、バイパスコンデンサが接続される回路部は信号処理部に限定されない。高周波帯域の電源電圧の変動が生じ得る回路、例えば、アナログデジタル変換回路、高速シリアルデータ伝送のためのパラレルシリアル変換回路、トランスミッタ回路、メモリ回路などにおいてもバイパスコンデンサを接続可能である。また、デジタル回路に限定されず、瞬間的に大きな電流が流れ得るアナログ回路において本実施形態を適用してもよい。

［第２実施形態］
図６は本実施形態における撮像装置の模式図である。容量部２２に含まれるバイパスコンデンサ２２０は１個に限定されず複数個であってもよい。以下、第１実施形態と異なる構成を中心に本実施形態の撮像装置を説明する。

図６において、容量部２２は複数のバイパスコンデンサ２２０を備え、それぞれのバイパスコンデンサ２２０は接合コンタクト２４ａ、２４ｂを介して第１の半導体部品１の信号処理部１３に接続されている。すなわち、バイパスコンデンサ２２０の第１の入力ノードＮ１は接合コンタクト２４ａを介して信号処理部１３の電源配線ＶＤＤに接続され、バイパスコンデンサ２２０の第２の入力ノードＮ２は接合コンタクト２４ｂを介して信号処理部１３の接地配線ＧＮＤに接続されている。

本実施形態においては、並列に接続された複数のバイパスコンデンサを用いることで、容量を大きくすることができる。例えば、単一のバイパスコンデンサの容量を大きくすることが困難な場合等において、複数のバイパスコンデンサを並列に接続することによって、容量の大きなバイパスコンデンサを実現することができる。すなわち、複数のバイパスコンデンサにおいて、複数の第１の入力ノードＮ１が互いに接続され、複数の第２の入力ノードＮ２が互いに接続されてもよい。

［第３実施形態］
図７は本実施形態における撮像装置の断面図であって、図１の撮像装置のIII−III’に沿った断面図である。本実施形態における撮像装置は容量部の構造において第１実施形態と異なっている。以下、第１実施形態と異なる構成を中心に説明する。

図７において、バイパスコンデンサ２２１は第２の半導体基板２ＡのＰ型ウェル２０２ａに形成され、基板バイアス部２２１ａ、半導体領域２２１ｂ、ゲート電極２２１ｇ、ゲート絶縁膜２２１ｉを含む。半導体領域２２１ｂは、Ｐ型ウェル２０２ａ内に高濃度のＮ型不純物が注入されることによって形成される。半導体領域２２１ｂ上にはゲート絶縁膜２２１ｉを介してゲート電極２２１ｇが形成される。ゲート電極２２１ｇは例えばポリシリコン電極、またはＡｌ、Ｃｕなどのメタル電極から構成され、ゲート絶縁膜２２１ｉは例えばＳｉＯ_２、ＳｉＯＮ、ＳｉＮなどから構成される。Ｐ型ウェル２０２ａにはＮ型領域の基板バイアス部２２１ａが形成されている。

基板バイアス部２２１ａ、半導体領域２２１ｂは第２の配線層領域２Ｂにおいて接地配線ＧＮＤに接続され、接地配線ＧＮＤは接続部２５を介して接合コンタクト２４ｂに接続される。接合コンタクト２４ｂは第１の配線層領域１Ｂにおいて信号処理部１３の接地配線ＧＮＤに接続される。同様に、ゲート電極２２１ｇは第２の配線層領域２Ｂにおいて電源配線ＶＤＤに接続され、電源配線ＶＤＤは接続部２５を介して接合コンタクト２４ａに接続される。接合コンタクト２４ａは第１の配線層領域１Ｂにおいて信号処理部１３の電源配線ＶＤＤに接続される。すなわち、第２の半導体部品２におけるバイパスコンデンサ２２１が第１の半導体部品１の信号処理部１３に接続される。

本実施形態においても、第１の半導体部品のための容量部を第２の半導体部品に設けることにより、容量部の専用の半導体部品を設ける必要がなくなり、製造コストを低減することが可能となる。

［第４実施形態］
図８は本実施形態における撮像装置の断面図であって、図１の撮像装置のIII―III’に沿った断面図である。本実施形態における撮像装置はＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造の容量部を備える。以下、第１実施形態と異なる構成を中心に説明する。

図８において、容量部２２は単一または複数のバイパスコンデンサ２２２を含み、それぞれのバイパスコンデンサ２２２は２層の金属配線２２２ａ、２２２ｂによって構成されている。金属配線２２２ａ、２２２ｂはＺ方向において互いに対向し、所定の間隔で配されている。金属配線２２２ａ、２２２ｂの間には層間絶縁膜２０４が介在し、層間絶縁膜２０４は誘電体として機能する。金属配線２２２ａは第２の配線層領域２Ｂにおいて接続部２５を介して接合コンタクト２４ａに接続される。接合コンタクト２４ａは第１の配線層領域１Ｂにおいて信号処理部１３の電源配線ＶＤＤに接続される。同様に、金属配線２２２ｂは第２の配線層領域２Ｂにおいて接地配線ＧＮＤに接続され、接地配線ＧＮＤは接続部２５を介して接合コンタクト２４ｂに接続される。接合コンタクト２４ｂは第１の配線層領域１Ｂにおいて信号処理部１３の接地配線ＧＮＤに接続される。すなわち、第２の半導体部品２におけるバイパスコンデンサ２２２が第１の半導体部品１の信号処理部１３に接続される。

本実施形態によれば、第２の半導体部品における金属配線を用いてバイパスコンデンサ２２２を構成することができる。なお、バイパスコンデンサ２２２を構成する金属配線は２層に限定されず、３層以上であってもよい。金属配線の層数を増やすことにより、大容量のバイパスコンデンサ２２２を構成することが可能となる。

なお、本実施形態における容量部２２は第２の半導体基板２Ａ上ではなく、第２の配線層領域２Ｂに配されている。このため、第２の半導体基板２Ａにおいて容量部２２に対応する領域２０２ｂは必ずしもＰ型ウェルであることを要せず、Ｎ型ウェルであってもよい。また、領域２０２ｂにＰ型ウェルを形成し、本実施形態における容量部２２に加えて第１〜第３実施形態における容量部２２をさらに設けてもよい。すなわち、第２の半導体基板２Ａ、第２の配線層領域２Ｂのそれぞれに容量部２２を形成し、パイバスコンデンサの容量を大きくすることも可能である。

［第５実施形態］
図９は本実施形態における撮像装置を説明するための図であって、第４実施形態における容量部の変形例を表している。第４実施形態における容量部は異なる２層の金属配線によって構成されていたが、本実施形態における容量部は同一の層の金属配線によって構成されている。以下、第４実施形態と異なる構成を中心に説明する。

図９において、バイパスコンデンサ２２３は同一の層に形成された金属配線２２３ａ、２２３ｂを備え、平面視において金属配線２２３ａ、２２３ｂは所定の間隔で隣接して配されている。金属配線２２３ａ、２２３ｂにおいて対向するそれぞれの辺には凹部および凸部が形成されている。金属配線２２３ａの凸部は金属配線２２３ｂの凹部内に位置し、金属配線２２３ｂの凸部は金属配線２２３ａの凹部内に位置している。このような構成により、金属配線２２３ａ、２２３ｂが対向する辺の全長は長くなり、金属配線２２３ａ、２２３ｂにおける容量が増加する。金属配線２２３ａ、２２３ｂは図示されていない接合コンタクト２４ａ、２４ｂを介して第１の半導体部品１の信号処理部１３に接続される。

上述したように、第２の半導体部品において同一層の金属配線を用いて容量部を構成することができる。本実施形態においても、容量部専用の半導体部品を設ける必要がないため、製造コストを低減することが可能となる。

［第６実施形態］
図１０は本実施形態における撮像装置の断面図であって、図１の撮像装置のIII−III’に沿った断面図である。本実施形態においては、第２の半導体部品２の表裏が第１〜第５実施形態とは逆に配され、表面照射型の撮像装置が構成されている。以下、第１〜第５実施形態と異なる構成を中心に説明する。

図１０において、第２の半導体基板２Ａの第２の主面（裏面）は第１の配線層領域１Ｂに貼り合わされ、第２の配線層領域２Ｂの第１の主面（表面）に入射光が照射される。第１の半導体部品１には、第１〜第５実施形態と略同様に、アナログデジタル変換部１１、メモリ部１２、信号処理部１３、垂直走査部１４が設けられる。

第２の半導体基板２Ａは、Ｐ型不純物が注入されたＰ型ウェル２０１ａ、２０２ａを含む。画素部２１はＰ型ウェル２０１ａに形成され、図１０には光電変換部ＰＤ、浮遊拡散領域ＦＤ、転送トランジスタＭ１、カラーフィルタＣＦ、マイクロレンズＭＬが示されている。光電変換部ＰＤの上方の第２の配線層領域２Ｂの表面にはカラーフィルタＣＦ、マイクロレンズＭＬが配されている。

容量部２２はＰ型ウェル２０２ａに形成され、バイパスコンデンサ２２５を備える。バイパスコンデンサ２２５は第３実施形態におけるバイパスコンデンサ２２１と同様に構成され、基板バイアス部２２５ａ、半導体領域２２５ｂ、ゲート電極２２５ｇ、ゲート絶縁膜２２５ｉを含む。半導体領域２２５ｂは、Ｐ型ウェル２０２ａに高濃度のＮ型不純物が注入されることによって形成される。半導体領域２２５ｂ上にはゲート絶縁膜２２５ｉを介してゲート電極２２５ｇが形成される。ゲート電極２２５ｇは例えばポリシリコン電極、またはＡｌ、Ｃｕなどのメタル電極から構成され、ゲート絶縁膜２２５ｉは例えばＳｉＯ_２、ＳｉＯＮ、ＳｉＮなどから構成される。基板バイアス部２２５ａはＰ型ウェル２０２ａにＮ型不純物を注入されることにより形成され得る。

ゲート電極２２５ｇは第２の配線層領域２Ｂにおいて接続部を介して金属配線２０５ａに接続される。金属配線２０５ａはさらに接続部を介して電極２０６ａに接続され、電極２０６ａは第２の半導体基板２Ａの貫通電極２０８ａを介して接合コンタクト２４ａに接続される。接合コンタクト２４ａは第１の半導体基板１Ａにおける信号処理部１３の電源配線ＶＤＤに接続される。また、基板バイアス部２２５ａ、半導体領域２２５ｂは第２の配線層領域２Ｂにおいて接続部を介して金属配線２０５ｂに接続される。金属配線２０５ｂはさらに接続部を介して電極２０６ｂに接続され、電極２０６ｂは第２の半導体基板２Ａの貫通電極２０８ｂを介して接合コンタクト２４ｂに接続される。接合コンタクト２４ｂは第１の半導体基板１Ａにおける信号処理部１３の接地配線ＧＮＤに接続される。シールド部２３は第１〜第５実施形態と同様に画素部２１と容量部２２との間に設けられる。

本実施形態においても、第１の半導体部品のための容量部は第２の半導体部品に設けられているため、容量部の専用の半導体部品を設ける必要がなくなり、製造コストを低減することが可能となる。

［第７実施形態］
本発明の第７実施形態による撮像システムについて、図１１を用いて説明する。図１１は、本実施形態による撮像システムの構成例を示すブロック図である。

上述の実施形態における撮像装置は種々の撮像システムに適用可能である。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星、監視カメラなどがあげられる。図１１に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。

図１１に示す撮像システム７は、バリア７０６、レンズ７０２、絞り７０４、撮像装置７０、信号処理部７０８、タイミング発生部７２０、全体制御・演算部７１８、メモリ部７１０、記録媒体制御Ｉ／Ｆ部７１６、記録媒体７１４、外部Ｉ／Ｆ部７１２を含む。バリア７０６はレンズを保護し、レンズ７０２は被写体の光学像を撮像装置７０に結像させる。絞り７０４はレンズ７０２を通った光量を可変する。撮像装置７０は上述の実施形態のように構成され、レンズ７０２により結像された光学像を画像データに変換する。ここで、撮像装置７０の半導体基板にはＡＤ（アナログデジタル）変換部が形成されているものとする。信号処理部７０８は撮像装置７０より出力された撮像データに各種の補正やデータを圧縮する。

タイミング発生部７２０は撮像装置７０および信号処理部７０８に、各種タイミング信号を出力する。全体制御・演算部７１８はデジタルスチルカメラ全体を制御し、メモリ部７１０は画像データを一時的に記憶する。記録媒体制御Ｉ／Ｆ部７１６は記録媒体７１４に画像データの記録または読み出しを行うためのインターフェースであり、記録媒体７１４は撮像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体である。外部Ｉ／Ｆ部７１２は外部コンピュータ等と通信するためのインターフェースである。タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置７０と、撮像装置７０から出力された撮像信号を処理する信号処理部７０８とを有すればよい。

本実施形態では、撮像装置７０とＡＤ変換部とが別の半導体基板に設けられているが、撮像装置７０とＡＤ変換部とが同一の半導体基板に形成されていてもよい。また、撮像装置７０と信号処理部７０８とが同一の半導体基板に形成されていてもよい。

また、それぞれの画素が第１の光電変換部と、第２の光電変換部を含んでもよい。信号処理部７０８は、第１の光電変換部で生じた電荷に基づく画素信号と、第２の光電変換部で生じた電荷に基づく画素信号とを処理し、撮像装置７０から被写体までの距離情報を取得するように構成されてもよい。

［第８実施形態］
図１２（ａ）、図１２（ｂ）は、本実施形態における車載カメラに関する撮像システムのブロック図である。撮像システム８は、上述した実施形態の撮像装置８０を有する。撮像システム８は、撮像装置８０により取得された複数の画像データに対し、画像処理を行う画像処理部８０１と、撮像システム８より取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部８０２を有する。また、撮像システム８は、算出された視差に基づいて対象物までの距離を算出する距離計測部８０３と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部８０４とを有する。ここで、視差算出部８０２、距離計測部８０３は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部８０４はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム８は車両情報取得装置８１０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム８には、衝突判定部８０４での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ８２０が接続されている。また、撮像システム８は、衝突判定部８０４での判定結果に基づいて、ドライバーへ警報を発する警報装置８３０とも接続されている。例えば、衝突判定部８０４の判定結果として衝突可能性が高い場合、制御ＥＣＵ８２０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置８３０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。撮像システム８は上述のように車両を制御する動作の制御を行う制御手段として機能する。

本実施形態では車両の周囲、例えば前方または後方を撮像システム８で撮像する。図１２（ｂ）は、車両前方（撮像範囲８５０）を撮像する場合の撮像システムを示している。撮像制御手段としての車両情報取得装置８１０が、上述の第１〜第７実施形態に記載した動作を行うように撮像システム８ないしは撮像装置８０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上述では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、撮像システムは、自動車等の車両に限らず、例えば、船舶、航空機、人工衛星、産業用ロボットおよび民生用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）、監視システム等、広く物体認識または生体認識を利用する機器に適用することができる。

［第９実施形態］
続いて、本実施形態における半導体装置を説明する。本実施形態における半導体装置は、電源電圧以外の定電圧および時間とともに変化する電圧などの基準電圧を生成する電圧生成回路においても適用され得る。以下、第１の半導体部品１に配される第１の回路部として、図２に示されたアナログデジタル変換部１１を構成する回路を例として説明する。

図１３は本実施形態における基準電圧回路の模式図である。基準電圧回路１３１は、例えばアナログデジタル変換部１１の前段の列アンプに用いられる。基準電圧回路１３１は、第１の半導体部品１に設けられた差動増幅器１３１０と第２の半導体部品２に設けられたバイパスコンデンサ（容量部）２２４とを備える。差動増幅器１３１０の反転入力端子および出力端子は接続され、ボルテージフォロワ回路として機能する。差動増幅器１３１０は非反転入力端子に印加された電圧に等しい基準電圧ＶＦを基準電圧線１３１１に出力する。基準電圧線１３１１は接合コンタクト２４ｄを介してバイパスコンデンサ２２４の一方の電極（第１の入力ノード）に接続されている。バイパスコンデンサ２２４の他方の電極（第２の入力ノード）は第２の半導体部品２における接地配線ＧＮＤに接続されるとともに、接合コンタクト２４ｅを介して第１の半導体部品１の接地配線ＧＮＤに接続されている。基準電圧線１３１１と接地配線ＧＮＤとの間にはバイパスコンデンサ２２４が設けられているため、基準電圧線１３１１および接地配線ＧＮＤのインピーダンスが低減され、基準電圧ＶＦの変動が抑制される。基準電圧回路１３１は小電流を供給できればよいため、比較的に小さな容量値のバイパスコンデンサ２２４を第２の半導体部品２に設ければ足りる。チップ外部に大きな容量値のバイパスコンデンサを設けずに済むため、製造コストを低減できるともに、装置全体を小型に構成することが可能となる。

図１４は本実施形態における反転増幅回路の模式図である。反転増幅回路１３２は例えば図２に示された信号線２１１毎に設けられ、各列の画素２１０の信号を増幅する。差動増幅器１３２０、入力容量Ｃ０、帰還容量Ｃｆ、スイッチ１３２１を備える。差動増幅器１３２０の非反転入力端子には図１３に示された基準電圧線１３１１が接続され、基準電圧ＶＦが非反転入力端子に印加される。差動増幅器１３２０の反転入力端子には入力容量Ｃ０を介して信号ＶＩＮが入力される。差動増幅器１３２０の反転入力端子と出力端子との間には帰還容量Ｃｆ、スイッチ１３２１が接続される。スイッチ１３２１はトランジスタから構成され、ゲートに印加された制御信号ＲＥＳに応じてオンまたはオフとなる。差動増幅器１３２０は入力容量Ｃ０、帰還容量Ｃｆ、スイッチ１３２１に応じた利得で信号ＶＩＮを増幅し、信号ＶＯＵＴを出力する。

図１５は本実施形態における反転増幅回路の動作を表すタイミングチャートである。時刻ｔ１において、制御信号ＲＥＳがハイレベルとなると、スイッチ１３２１はオンになり、差動増幅器１３２０の出力端子と反転入力端子とが短絡し、差動増幅器１３２０はボルテージフォロワとして動作する。また、非反転入力端子と反転入力端子とはイマジナリーショートとなり、反転入力端子の電圧は非反転入力端子の基準電圧ＶＦに等しくなる。このため、差動増幅器１３２０の信号ＶＯＵＴの電圧は基準電圧ＶＦとなる。時刻ｔ２において、制御信号ＲＥＳがローレベルになり、スイッチ１３２１はオフになることにより、差動増幅器１３２０の増幅率はＣ０／Ｃｆとなる。時刻ｔ３〜ｔ４において、入力信号ＶＩＮの電圧がＶｄだけ低下すると、出力信号ＶＯＵＴの電圧はＶｄ×Ｃ０／Ｃｆだけ上昇する。反転増幅回路１３２からの出力信号ＶＯＵＴは、例えば図２に示されたアナログデジタル変換部１１によってデジタルデータに変換される。

図１６は本実施形態における参照信号生成回路の模式図である。参照信号生成回路１３３はいわゆるスロープ型のアナログデジタル変換部における参照信号を生成する。参照信号生成回路１３３は電流源１３３１、リセットスイッチ１３３２、充電容量（容量部）２２７を備える。電流源１３３１は第１の半導体部品１に設けられ、トランジスタなどから構成される。充電容量２２７は第２の半導体部品２に設けられている。充電容量２２７を第２の半導体部品２の空いた領域に設けることにより、装置全体を小型に構成することが可能となる。充電容量２２７の一方の電極（第１の入力ノード）は接合コンタクト２４ｆを介して電流源１３３１に接続されている。充電容量２２７には電流源１３３１から電流が供給され、充電容量２２７の電荷に応じた参照信号ｒｅｆが出力される。充電容量２２７の他方の電極（第２の入力ノード）は第２の半導体部品２における接地配線ＧＮＤに接続されるとともに、接合コンタクト２４ｇを介して第１の半導体部品１の接地配線ＧＮＤに接続されている。リセットスイッチ１３３２は第２の半導体部品２に設けられ、トランジスタから構成されている。リセットスイッチ１３３２は、ゲートに印加された制御信号Ｒ＿ＲＥＳに応じてオンまたはオフとなる。リセットスイッチ１３３２がオンとなることにより、充電容量２２７の電荷を接地配線ＧＮＤに放電する。なお、リセットスイッチ１３３２は第１の半導体部品１に設けられてもよい。

図１７は本実施形態における比較回路の図である。比較回路１３４は差動増幅器から構成され、アナログデジタル変換部において用いられる。比較回路１３４の非反転入力端子には参照信号ｒｅｆが入力され、反転入力端子にはアナログ信号である信号ＶＯＵＴが入力される。比較回路１３４は参照信号ｒｅｆと出力信号ＶＯＵＴとの比較結果を表す比較信号ＣＭＰを出力する。図示されていないカウンタ回路は、比較信号ＣＭＰが反転するまでの時間（カウント値）を計測し、カウント値をアナログ信号である出力信号ＶＯＵＴに対応するデジタル信号ＤＯＵＴとして出力する。

図１８は本実施形態における参照信号生成回路の動作を表すタイミングチャートである。時刻ｔ１０において、制御信号Ｒ＿ＲＥＳがハイレベルとなり、リセットスイッチ１３３２がオンになる。リセットスイッチ１３３２がオンになると、充電容量２２７に蓄積されていた電荷が放電され、参照信号生成回路１３３の参照信号ｒｅｆの電圧はＧＮＤ電位になる。時刻ｔ１０〜ｔ１１において、制御信号Ｒ＿ＲＥＳはハイレベルであるため、リセットスイッチ１３３２はオンの状態を維持し、電流源１３３１から供給される電流はリセットスイッチ１３３２を介して接地配線ＧＮＤに流れ続ける。時刻ｔ１１において、制御信号Ｒ＿ＲＥＳがローレベルになり、リセットスイッチ１３３２がオフになる。リセットスイッチ１３３２がオフになると、電流源１３３１から供給される電流が充電容量２２７に充電される。時刻の経過とともに充電容量２２７に蓄積される電荷量が増大し、参照信号ｒｅｆの電圧は次第に上昇する。

図１９は、本実施形態におけるアナログデジタル変換部の動作を表すタイミングチャートである。時刻ｔ２０において、参照信号生成回路１３３は参照信号ｒｅｆの電圧の上昇を開始するとともに、カウンタ回路はクロックパルスのカウントを開始する。時刻ｔ２１において、アナログ信号である信号ＶＯＵＴと参照信号ｒｅｆの電圧の大小関係が反転し、比較信号ＣＭＰはローレベルからハイレベルに反転する。アナログデジタル変換部は、比較信号ＣＭＰが反転した時刻におけるカウント値ＣＮＴをメモリに記憶する。このカウント値ＣＮＴはアナログ信号である信号ＶＯＵＴに対応するデジタル信号ＤＯＵＴとして出力される。

図２０は本実施形態におけるカレントミラー回路の模式図である。カレントミラー回路１３５は電流源回路として広く用いられる。カレントミラー回路１３５は電流源１３５１、トランジスタ１３５２、１３５３、１３５４、容量２２６を備える。電流源１３５１、トランジスタ１３５２、１３５３、１３５４は第１の半導体部品１に設けられ、容量２２６は第２の半導体部品２に設けられている。容量２２６の一方の電極（第１の入力ノード）は接合コンタクト２４ｈを介してトランジスタ１３５２、１３５３、１３５４のゲートに接続されている。容量２２６の他方の電極（第２の入力ノード）は第２の半導体部品２の接地配線ＧＮＤに接続されるとともに、接合コンタクト２４ｉを介して第１の半導体部品１の接地配線ＧＮＤに接続されている。容量２２６がトランジスタ１３５２、１３５３、１３５４のゲートと接地配線ＧＮＤとの間に設けられているため、ノイズ等によるゲート電圧の変動を抑制することができる。

上述のように、本発明は電源電圧以外の基準電圧の生成回路、時間とともに変化する参照信号の生成回路、カレントミラー回路においても適用可能である。本実施形態においても、チップ外部に配置していた容量をチップ内部に配置することにより、チップ外の容量を削減することができる。これにより、コストの削減およびプリント基板の低面積化が可能となる。

［変形実施形態］
本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワークまたは記憶媒体を介してシステムまたは装置に供給し、そのシステムまたは装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

例えば、本発明における半導体装置は撮像装置に限定されることなく、様々な機器に適用可能である。例えば、カメラ、携帯端末、汎用コンピュータ等の電子機器、自動車や船舶、飛行機等の輸送機器、通信機器、複写機、プリンタ、スキャナ等の事務機器、ディスプレイ等の表示機器、Ｘ線診断機器や内視鏡等の医療機器、分析機器、半導体製造装置などの産業機器全般において、本発明における半導体装置を適用することができる。また、本実施形態における半導体装置に接続され得る装置は、演算回路を含む画像処理装置、電源コントローラ、モータコントローラ、ロボットコントローラなどの制御装置、半導体メモリ、磁気記録媒体、光記録媒体を用いた記憶装置、液晶ディスプレイ、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）ディスプレイなどの表示装置などを含み得る。

また、上述の実施形態において、容量部がバイパスコンデンサ（デカップリング容量）として用いられる例を説明したが、容量部は他の用途に用いられてもよい。例えば、信号線の間に設けられるカップリングコンデンサ（カップリング容量）として容量部を用いてもよい。

１ 第１の半導体部品
１Ａ 第１の半導体基板
１Ｂ 第１の配線層領域
１３ 信号処理部
２ 第２の半導体部品
２Ａ 第２の半導体基板
２Ｂ 第２の配線層領域
２１ 画素部
２２ 容量部
２３ シールド部
２４ 接合コンタクト
２５ 接続部
２９ パッド電極
３０ 外部パッド電極
３１ ボンディングワイヤ

Claims (28)

1. 第１の回路部が設けられた第１の半導体部品と、
   第２の回路部が設けられるとともに、前記第１の半導体部品に積層された第２の半導体部品とを備え、
   前記第２の半導体部品は、前記第１の回路部に接続される第１のノードおよび第２のノードを有するデカップリング容量としての容量部を備え、
   前記第１の回路部は前記第２の回路部から出力された信号を処理する信号処理回路であることを特徴とする半導体装置。
2. 第１の回路部が設けられた第１の半導体部品と、
   第２の回路部が設けられるとともに、前記第１の半導体部品に積層された第２の半導体部品とを備え、
   前記第２の半導体部品は、前記第１の回路部に接続される第１のノードおよび第２のノードを有する容量部を備え、
   前記第２の半導体部品は、前記第２の回路部と前記容量部との間に設けられたシールド部をさらに備えることを特徴とする半導体装置。
3. 第１の回路部が設けられた第１の半導体部品と、
   第２の回路部が設けられるとともに、前記第１の半導体部品に積層された第２の半導体部品とを備え、
   前記第２の半導体部品は、前記第１の回路部に接続される第１のノードおよび第２のノードを有するデカップリング容量としての容量部を備え、
   前記容量部は、半導体領域と前記半導体領域の上に絶縁膜を介して形成されたポリシリコン電極とを備えて構成されることを特徴とする半導体装置。
4. 前記第２の半導体部品は、前記第２の回路部と前記容量部との間に設けられたシールド部をさらに備えることを特徴とする請求項１または３に記載の半導体装置。
5. 前記シールド部は、複数の配線層と、複数の前記配線層を接続する複数の接続部とを備えることを特徴とする請求項２または４に記載の半導体装置。
6. 前記シールド部には固定電圧が印加されることを特徴とする請求項２、４、５のいずれか１項に記載の半導体装置。
7. 前記容量部は、前記第２の半導体部品の半導体基板において、前記第２の回路部から分離されたウェル内に形成されていることを特徴とする請求項３に記載の半導体装置。
8. 前記容量部はＭＯＳ構造を備えることを特徴とする請求項１または２に記載の半導体装置。
9. 前記容量部はさらにゲート電極、ソース領域、ドレイン領域、および基板バイアス部を備え、
   前記容量部の前記第１のノードは前記ゲート電極に接続され、前記容量部の前記第２のノードは前記ソース領域、前記ドレイン領域、および前記基板バイアス部に接続されることを特徴とする請求項７に記載の半導体装置。
10. 前記半導体領域は前記ウェルの中に配され、
    前記容量部の前記第１のノードは前記半導体領域に接続され、前記容量部の前記第２のノードは前記ポリシリコン電極に接続されることを特徴とする請求項９に記載の半導体装置。
11. 前記容量部は、前記第２の半導体部品の半導体基板の上の配線層領域に形成された第１の金属配線および第２の金属配線を備え、
    前記容量部の前記第１のノードは前記第１の金属配線に接続され、前記容量部の前記第２のノードは前記第２の金属配線に接続されることを特徴とする請求項１または２に記載の半導体装置。
12. 前記第１の金属配線および前記第２の金属配線は異なる配線層に形成されていることを特徴とする請求項１１に記載の半導体装置。
13. 前記第１の金属配線および前記第２の金属配線は同一の配線層に形成されていることを特徴とする請求項１１に記載の半導体装置。
14. 平面視において、前記第１の金属配線および前記第２の金属配線のそれぞれは凹部または凸部を備え、前記第１の金属配線の前記凹部内には前記第２の金属配線の前記凸部が位置することを特徴とする請求項１３に記載の半導体装置。
15. ボンディングワイヤが接続されるパッド電極を備え、
    平面視において、前記容量部は前記パッド電極と前記第２の回路部との間に配されることを特徴とする請求項１乃至１４のいずれか１項に記載の半導体装置。
16. 複数の前記容量部を備え、複数の前記容量部は互いに並列に接続されていることを特徴とする請求項１乃至１５のいずれか１項に記載の半導体装置。
17. 平面視において、前記容量部と前記第１の回路部とは少なくとも一部において重なって配置されることを特徴とする請求項１乃至１６のいずれか１項に記載の半導体装置。
18. 前記第２の回路部は光電変換部を含む画素部であることを特徴とする請求項１乃至１７のいずれか１項に記載の半導体装置。
19. 第１の回路部が設けられた第１の半導体部品と、
    第２の回路部が設けられるとともに、前記第１の半導体部品に積層された第２の半導体部品とを備え、
    前記第２の半導体部品は、前記第１の回路部に接続される第１のノードおよび第２のノードを有する容量部を備え、 前記第２の回路部は複数の画素を含む画素部であり、
    前記容量部は、平面視において前記画素部の外に配されていることを特徴とする半導体装置。
20. 前記第１の半導体部品は、平面視において前記第２の回路部と少なくとも一部において重なる第３の回路部を備えることを特徴とする請求項１９に記載の半導体装置。
21. 前記第３の回路部は、前記画素部から出力されたアナログ信号をデジタルデータに変換するアナログデジタル変換部と、前記デジタルデータを保持するメモリ部とのうちの少なくとも１つを備えることを特徴とする請求項２０に記載の半導体装置。
22. 前記第１の回路部は、前記デジタルデータを処理するデジタル信号処理回路であることを特徴とする請求項２１に記載の半導体装置。
23. 前記デジタル信号処理回路は前記半導体装置の外部に前記デジタルデータを出力することを特徴とする請求項２２に記載の半導体装置。
24. 前記第１の半導体部品の配線層領域と前記第２の半導体部品の配線層領域とが対向するように前記第１の半導体部品および前記第２の半導体部品が積層され、
    前記第１の半導体部品の前記配線層領域に形成された接合コンタクトは前記第２の半導体部品の前記配線層領域に形成された接合コンタクトに接続されることと特徴とする請求項１乃至２３のいずれか１項に記載の半導体装置。
25. 前記第１の半導体部品の配線層領域と前記第２の半導体部品の半導体基板とが対向するように前記第１の半導体部品および前記第２の半導体部品が積層され、
    前記第１の半導体部品の前記配線層領域に形成された接合コンタクトは前記第２の半導体部品の前記半導体基板に形成された貫通電極に接続されることを特徴とする請求項１乃至２３のいずれか１項に記載の半導体装置。
26. 前記容量部の前記第１のノードは前記第１の回路部における電源線に接続され、前記容量部の前記第２のノードは前記第１の回路部における接地線に接続されることを特徴とする請求項１乃至２５のいずれか１項に記載の半導体装置。
27. 前記第１の回路部は基準電圧を生成する電圧生成回路を含み、
    前記容量部の前記第１のノードは前記基準電圧の配線に接続され、前記容量部の前記第２のノードは接地線に接続されることを特徴とする請求項１乃至２５のいずれか１項に記載の半導体装置。
28. 請求項１乃至２７のいずれか１項に記載の半導体装置と、
    前記半導体装置に接続された装置と
    を有することを特徴とする機器。

Images