JP2008124237A

JP2008124237A - 撮像装置およびカメラ

Info

Publication number: JP2008124237A
Application number: JP2006306278A
Authority: JP
Inventors: Yoshiharu Kudo; 義治工藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-11-13
Filing date: 2006-11-13
Publication date: 2008-05-29

Abstract

【課題】画素の駆動負荷を低減させた撮像装置およびカメラを提供することにある。
【解決手段】撮像装置１は、同時にアクセスしない画素回路２ａ間で増幅トランジスタのソース拡散層２１０ａを共有する。
【選択図】図３

Description

本発明は、ＣＭＯＳ型イメージセンサ等の撮像装置およびカメラに関するものである。

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を利用したＣＭＯＳ撮像装置は、カメラ等の撮像素子として使われ、ＣＣＤ（Charge Coupled Device）撮像装置では困難な一部読み出し等の機能を有し、撮像装置の低消費電力化や小型化に有利である。

近年、ＣＭＯＳ撮像装置の多画素化が要求されている。しかしながら、ＣＭＯＳ撮像装置は画素内にフォトダイオード、転送トランジスタ、リセットトランジスタ、増幅トランジスタやセレクトトランジスタ等の多くの駆動素子を有するため、画素寸法の縮小が難しい。また、多画素化により画素回路の駆動負荷や画素回路からの信号の読み出し負荷が増大し、高速駆動には不利な状況になりつつある。

この問題に対する解の一つに、トランジスタの共有による負荷の低減がある。たとえば、１つの増幅トランジスタを複数のフォトダイオードと転送トランジスタで共有する構成では、垂直信号線に接続する増幅トランジスタ等の要素数が低減できるため、出力信号の読み出し時に垂直信号線の負荷が低減できる。さらに、光電変換部を共有して出力信号における画質向上を図る方法が提案されている（たとえば、特許文献１を参照）。

特開２００６−５４２７６公報

しかしながら、画素回路のトランジスタの共有による解決方法では、各トランジスタの制御に制限がかかる場合が多くなる問題が知られている。

本発明は、信号線へ掛かる負荷を低減でき、かつ、信号読み出しの制御に影響の少ない、多画素化に対応した撮像装置およびカメラを提供することにある。

本発明の第１の観点の撮像装置は、少なくとも撮像して得られる信号電荷を信号線に出力する出力トランジスタを含む画素回路が複数配列され、同時にアクセスしない複数の画素回路間で、上記信号線と接続される上記出力トランジスタの出力側拡散層を共有する。

好適には、上記信号線の配線方向に隣接する２つの画素回路間で、上記信号線と接続される上記出力トランジスタの出力側拡散層を共有し、上記２つの画素回路は、異なるタイミングでアクセスされる。

好適には、上記２つの画素回路は、複数のトランジスタを含み、当該トランジスタの配列方向性が逆となるように形成されている。

好適には、上記画素回路配列の対角方向に隣接する２つの画素回路間で、上記出力トランジスタの出力側拡散層を共有し、上記２つの画素回路は、異なるタイミングでアクセスされる。

好適には、上記２つの画素回路は、上記信号線の配線方向と直交する方向に配列されて複数のトランジスタを含み、当該トランジスタの配列方向が逆となるように形成されている。

好適には、上記画素回路は、複数の光電変換部を含み、上記複数の光電変換部が上記出力トランジスタを共有して画素ブロックを形成する。

好適には、上記複数の画素回路は、マトリクス状に配列され、上記出力トランジスタの出力側拡散層は、奇数行と偶数行とで異なる上記信号線に接続され、上記撮像装置は、行ごとに上記出力トランジスタから出力信号を読み出す。

好適には、上記出力信号の読み出し時に、行ごとに異なる上記信号線に出力される上記出力信号の読み出しタイミングを調整するタイミング調整部を有する。

好適には、上記タイミング調整部は、上記出力信号が奇数行または偶数行のいずれの行から出力されたかによって上記出力信号を選択する選択スイッチと、上記奇数行の出力信号と上記偶数行の出力信号の間に遅延を与える遅延回路と、を有し、上記遅延回路は、上記遅延が与えられた信号を選択的に出力する。

本発明の第２の観点のカメラは、撮像装置と、上記撮像装置の撮像エリアに対して入射光を導く光学系と、を含み、上記撮像装置は、少なくとも撮像して得られる信号電荷を信号線に出力する出力トランジスタを含む画素回路が複数配列され、同時にアクセスしない複数の画素回路間で、上記信号線と接続される上記出力トランジスタの出力側拡散層を共有する。

本発明によれば、少なくとも出力トランジスタを含む同時にアクセスしない画素回路間で、出力トランジスタの出力側拡散層を共有する。

本発明によれば、画素回路の駆動負荷を低減させた撮像装置およびカメラを提供できる。

〈第１実施形態〉
以下、本発明の第１実施形態を図面に関連づけて説明する。

図１は、本発明の第１実施形態に係る撮像装置の要部の一構成例を示すブロック図である。

本撮像装置１は、画素回路１０、画素アレイ部１１、水平スキャン回路（ＨＳＣＮ）１２、アンプ１２１、垂直スキャン回路（ＶＳＣＮ）１３、信号処理回路１４、アナログデジタル変換器（Ａ／Ｄ）１５、タイミング調整部１６、タイミングジェネレータ（ＴＧ）１７、およびレンズ１８を有する。

画素アレイ部１１は、たとえば画素回路１０が所定の配列形態をもってマトリクス状に配列されている。
また、画素アレイ部１１には、垂直スキャン回路１３と画素配列の各行（ロウ）にリセット線ＲＳＴＬ、転送選択線ＴＲＦＬ、およびセレクト線ＳＥＬＬが接続され、画素配列の各行（カラム）に垂直信号線ＶＳＧＮＬが配列されている。
水平スキャン回路１２は、その内部に各垂直信号線ＶＳＧＮＬに接続されたアンプ１２１を有する。なお、撮像装置の構成によっては、アンプ１２１の代わりにアナログデジタル変換器が用いられる。
信号処理回路１４は、水平スキャン回路１２から入力される信号の信号レベルを調整し、アナログデジタル変換器１５に信号を出力する。
アナログデジタル変換器１５は、信号処理回路１４から入力されるアナログ信号をデジタル信号に変換し、タイミング調整部１６にデジタル信号を出力する。
タイミング調整部１６は、アナログデジタル変換器１５から入力されるデジタル信号を所定の手続きに従って所定時間遅延させ、デジタル信号を出力する。タイミング調整部１６の動作については後述する。
タイミングジェネレータ１７は、所定のクロックを生成し、水平スキャン回路１２、垂直スキャン回路１３および、タイミング調整部１６の駆動タイミングを制御する。
また、本撮像装置は、光学系のレンズ１８を有し、光信号が画素アレイ部１１の画素回路１０に入力される。

次に、本発明の第１実施形態に係る単位画素回路の構成例について説明する。

図２は、本発明の第１実施形態に係る単位画素回路の一構成例を示す図である。図２では、ＣＭＯＳ撮像装置を一例として示している。

図２（ａ）は第１実施形態に係る単位画素回路の模式図である。
図２（ａ）に示す単位画素回路２ａは、フォトダイオードＰＤ２１ａ、転送ゲートＴＲＦＧ２２ａ、転送ゲート電極２３、リセットゲートＲＳＴＧ２４ａ、リセットゲート電極２５、電源電極２６ａ、増幅ゲート２７ａ、セレクトゲートＳＥＬＧ２８ａ、セレクトゲート電極２９、増幅トランジスタのソース拡散層２１０ａ、および、増幅トランジスタのソース電極２１１ａを有する。

フォトダイオードＰＤ２１ａは、入射光をその光量に応じた電荷量の信号電荷（たとえば電子）に光電変換して蓄積する。
転送ゲートＴＲＦＧ２２ａは、転送ゲート電極２３を有する。転送ゲート電極２３に所定の電圧が印加された場合、転送ゲート２２ａの電位ポテンシャルが下がって転送ゲート２２ａは閉じた状態から開いた状態に切り替わり、転送ゲート２２ａはフォトダイオードＰＤ２１ａに蓄積された信号電荷を図２（ａ）に図示しないフローティングディフュージョンＦＤ層へ転送する。転送ゲート電極２３に所定の電圧が印加されない場合、転送ゲート２２ａは閉じた状態が保持され、信号電荷はフォトダイオードＰＤ２１ａに蓄積される。
リセットゲートＲＳＴＧ２４ａは、リセットゲート電極２５を有する。リセットゲートＲＳＴＧ２４ａに所定の電圧が印加された場合、リセットゲートＲＳＴＧ２４ａの電位ポテンシャルが下がり、リセットゲートＲＳＴＧ２４ａは閉じた状態から開いた状態に切り替わる。そして、図２（ａ）に図示しないフローティングディフュージョンＦＤ層に蓄積された信号電荷を排出する。リセットゲートＲＳＴＧ２４ａに所定の電圧が印加されない場合、リセットゲートＲＳＴＧ２４ａは閉じた状態が保持され、信号電荷は増幅ゲートＡＭＰＧ２７ａに転送される。
電源電極２６ａは、所定の電源電圧ＶＤＤが印加され、リセットゲートＲＳＴＧ２４ａおよびセレクトゲート２８ａのゲートを開くか否かを制御する。
増幅ゲート２７ａは、図２（ａ）に図示しないフローティングディフュージョンＦＤ層に信号電荷を蓄積する。セレクトゲート２８ａに所定の電圧が印加されセレクトゲート２８ａが開いている場合は、フローティングディフュージョンＦＤ層の電圧を増幅し、フローティングディフュージョンＦＤ層に蓄積された信号電荷を出力トランジスタである増幅トランジスタのソース電極２１１ａに出力する。
セレクトゲート２８ａは、セレクトゲート電極２９を有する。セレクトゲート２８ａに所定の電圧が印加された場合、セレクトゲート２８ａの電位ポテンシャルが下がってセレクトゲート２８ａは閉じた状態から開いた状態に切り替わり、セレクトゲート２８ａは増幅ゲート２７ａで電位が増幅された信号電荷を増幅ゲート２７ａを介して信号線ＶＳＧＮＬに転送する。セレクトゲート２８ａに所定の電圧が印加されない場合、セレクトゲート２８ａは閉じた状態が保持され、信号電荷は図示しないフローティングディフュージョンＦＤに蓄積された状態が保持される。

図２（ｂ）は、図２（ａ）に示す単位画素回路２ａの等価回路図である。

図２（ｂ）に示す単位等価回路２ｂは、フォトダイオードＰＤ２１ｂ、転送トランジスタＴＴＲ２２ｂ、リセットトランジスタＲＴＲ２４ｂ、電位線ＶＤＤＬ、増幅トランジスタＡＴＲ２７ｂ、セレクトトランジスタＳＴＲ２８ｂ、信号出力端子２１１ｂ、および、ノードＮＤ２１２を有する。

フォトダイオードＰＤ２１ｂは、アノードが接地され、カソードが転送トランジスタＴＴＲ２２ｂのソースに接続されている。
転送トランジスタＴＴＲ２２ｂは、ソースがフォトダイオードＰＤ２１ｂのカソードに接続され、ドレインがノードＮＤ２１２に接続され、ゲートは転送選択線ＴＲＦＬに接続されている。
リセットトランジスタＲＴＲ２４ｂは、ソースがノードＮＤ２１２に接続され、ドレインが所定の電位線ＶＤＤＬに接続され、ゲートがリセット線ＲＳＴＬに接続されている。なお、ノードＮＤ２１２は、フローティングディフュージョンＦＤ層に相当する。
出力トランジスタである増幅トランジスタＡＴＲ２７ｂは、ドレインが所定の電位線ＶＤＤＬに接続され、ソースがセレクトトランジスタＳＴＲ２８ｂのドレインに接続され、ゲートはノードＮＤ２１２に接続されている。
信号出力端子２１１ｂは、増幅トランジスタＡＴＲ２７ｂの出力側拡散層であるソースに接続されている。
セレクトトランジスタＳＴＲ２８ｂは、ドレインが増幅トランジスタＡＴＲ２７ｂのソースに接続され、ソースが信号出力端子２１１ｂに接続され、ゲートがセレクト線ＳＥＬＬに接続されている。

フォトダイオードＰＤ２１ｂは、入射光の光量に応じた信号電荷を光電変換により発生させ蓄積する。
転送トランジスタＴＴＲ２２ｂは、転送選択線ＴＲＦＬにハイレベルの電圧が印加されるとスイッチがオン（導通状態）に切り替り、信号はノードＮＤ２１２に転送される。
リセットトランジスタＲＴＲ２４ｂは、転送選択線ＲＳＴＬにハイレベルの電圧が印加されるとスイッチがオンに切り替わり、ノードＮＤ２１２の電位を電源電圧ＶＤＤにリセットする。
増幅トランジスタＡＴＲ２７ｂは、ノードＮＤ２１２の電位がハイレベルに切り替わるとスイッチがオンに切り替わり、ノードＮＤ２１２の電位を増幅して信号を垂直信号線ＶＳＧＮＬへ伝達させる。
セレクトトランジスタ２８ｂは、セレクト線ＳＥＬＬにハイレベルの電圧が印加されるとスイッチがオンに切り替わり、信号は信号出力端子２１１ｂを介して垂直信号線ＶＳＧＮＬに転送される。

また、画素配列の各行に配線される転送選択線ＴＲＦＬ、セレクト線ＳＥＬＬ、リセット線ＲＳＴＬは、垂直スキャン回路１３により選択的に駆動され、垂直信号線ＶＳＧＮＬは水平スキャン回路１２に画素から読み出した信号を選択的に転送する。
水平スキャン回路１２、垂直スキャン回路１３は、タイミングジェネレータ１７により駆動タイミングが制御される。

以下、本発明の第１実施形態に係る画素回路の配置例について説明する。

図３は、本発明の第１実施形態に係る画素回路の一配置例を示す図である。

図３（ａ）に図示する画素群ＧＲＰ１は、図２（ａ）に図示する２つの画素回路２ａが増幅トランジスタのソース拡散層２１０ａを共有し、２つの画素回路２ａが増幅トランジスタのソース拡散層２１０ａに対して互いに逆向きに配置された一例である。

図３（ｂ）は、図３（ａ）に示す画素群ＧＲＰ１の等価回路図である。
図３（ｂ）に図示する画素群ＧＲＰ１は、図２（ｂ）に図示する２つの等価回路２ｂが信号出力端子２１１ｂを共有し、信号出力端子２１１ｂに対して互いに逆向きに配置された一例である。

図４は、図３（ａ）に図示する画素群ＧＲＰ１が垂直信号線ＶＳＧＮＬに沿ってマトリクス状に配列された図である。

画素群ＧＲＰ１において、転送ゲート電極２３は、転送選択線ＴＲＦＬにそれぞれ接続され、リセットゲート電極２５はリセット線ＲＳＴＬにそれぞれ接続され、電源電極２６ａは、電位線ＶＤＤＬにそれぞれ接続され、セレクトゲート電極２９は、セレクト線ＳＥＬＬにそれぞれ接続され、増幅トランジスタのソース電極２１１ａと垂直信号線ＶＳＧＮＬは、信号線３１でそれぞれ接続される。

次に、第１実施形態において、フォトダイオードＰＤ２１ａで発生した信号電荷が電圧信号に変換され、電圧信号が垂直信号線ＶＳＧＮＬに出力されるまでの過程を図５を参照しながら説明する。

図５は、第１実施形態に係る撮像装置１の動作を説明するためのタイミングチャートである。

図５（ａ）は、セレクトトランジスタＳＴＲ２８ｂを制御するセレクト信号ＳＥＬのタイミングを示す図で、図５（ｂ）は、リセットトランジスタＲＴＲ２４ｂを制御する制御信号ＲＳＴのタイミングを示す図で、図５（ｃ）は、転送トランジスタＴＴＲ２２ｂを制御する制御信号ＴＲＦのタイミングを示す図である。
なお、図５では、画素群ＧＲＰ１におけるリセットトランジスタＲＴＲ２４ｂ、転送トランジスタＴＴＲ２２ｂ、およびセレクトトランジスタＳＴＲ２８ｂのタイミングチャートのみを図示している。

時刻ｔ１では、撮像装置のシャッタが開き、撮像装置のレンズを通して結像された入射光がフォトダイオードＰＤ２１ｂに入射される。この時、転送トランジスタＴＴＲ２２ｂ、リセットトランジスタＲＴＲ２４ｂおよびセレクトトランジスタＳＴＲ２８ｂは、オフの状態にある。

時刻ｔ１から時刻ｔ２では、フォトダイオードＰＤ２１ｂで光電効果により信号電荷が発生し、この信号電荷は、リセットトランジスタＲＴＲ２４ｂがオンに切り替わる時刻ｔ２までフォトダイオードＰＤ２１ｂに蓄積される。この時刻ｔ１から時刻ｔ２までの期間が信号電荷の蓄積時間である。

時刻ｔ２では、垂直スキャン回路１３からハイレベルのセレクト信号ＳＥＬがセレクト線ＳＥＬＬに伝達され、セレクトトランジスタＳＴＲ２８ｂはオンに切り替わる。時刻ｔ２から時刻ｔ１０まで、セレクトトランジスタＳＴＲ２８ｂはオンの状態が保持される。
また、時刻ｔ２では、ノードＮＤ２１２のリセットを行う。リセットトランジスタＲＴＲ２４ｂは、垂直スキャン回路１３からハイレベルのリセット信号ＲＳＴがリセット線ＲＳＴＬに伝達され、リセットトランジスタＲＴＲ２４ｂはオンに切り替わり、ノードＮＤ２１２の電圧が電源電位ＶＤＤにリセットされる。

時刻ｔ３では、垂直スキャン回路１３からのローレベルのリセット信号ＲＳＴがリセット線ＲＳＴＬに伝達され、リセットトランジスタＲＴＲ２４ｂはオフに切り替わり、ノードＮＤ２１２のリセットが完了する。

時刻ｔ４から時刻ｔ５では、ノードＮＤ１２１の電位は基準信号ＳＧＬＢとして読み出しされる。この電位の読み出し期間をＲｅａｄ１とする。

時刻ｔ６では、垂直スキャン回路１３からハイレベルの転送信号ＴＲＦが転送選択線ＴＲＦＬに伝達され、転送トランジスタＴＴＲ２２ｂはオンに切り替わり、フォトダイオードＰＤ２１ｂに蓄積された信号電荷は、ノードＮＤ２１２に転送される。
また、転送トランジスタＴＴＲ２２ｂは、時刻ｔ６から時刻ｔ７まで、オンの状態が保持される。

時刻ｔ７では、垂直スキャン回路１３からローレベルの転送信号ＴＲＦが転送選択線ＴＲＦＬに伝達され、転送トランジスタＴＴＲ２２ｂ５２はオフに切り替わる。

時刻ｔ８から時刻ｔ９では、ノードＮＤ２１２の電圧と読み出し期間Ｒｅａｄ１で読み出しされた基準信号ＳＧＬＢの電圧との差分は、ノードＮＤ２１２から転送された信号電荷による信号として読み出しされる。この信号読み出し期間をＲｅａｄ２とする。また、この信号読み出し時において増幅トランジスタＡＴＲ２７ｂはオンとなり、ノード２１２の電圧は増幅され、電圧は信号出力端子２１１ｂを介して垂直信号線ＶＳＧＮＬに出力される。

時刻ｔ１０では、垂直スキャン回路１３からローレベルのセレクト信号ＳＥＬがセレクト線ＳＥＬＬに伝達され、セレクトトランジスタＳＴＲ２８ｂはオフに切り替わり、水平スキャン回路１２への信号の出力が終了する。

時刻ｔ１１において、撮像装置１のシャッタが開く前に、垂直スキャン回路１３からハイレベルのリセット信号ＲＳＴがリセット線ＲＳＴＬに伝達され、リセットトランジスタＲＴＲ２４ｂはオンに切り替わり、ノードＮＤ２１２の電位が電源電位ＶＤＤにリセットされる。
また同時に、垂直スキャン回路４４からハイレベルの転送信号ＴＲＦが転送選択線ＴＲＦＬに伝達され、転送トランジスタ５２はオンに切り替わる。

以後、本実施形態では、信号読み出し時はＲｅａｄ２に基づく。

ただし、本実施形態では、同時にアクセスされない画素回路２ａどうしの共有に限定される。

第１実施形態によれば、２つの画素回路２ａが増幅トランジスタのソース拡散層電極２１０ａを共有するため、２つの画素回路２ａを互いに逆方向に配置する（図３を参照）。第１実施形態では、増幅トランジスタのソース拡散層２１０ａを共有しない場合と比較して、増幅トランジスタのソース拡散層の面積をおよそ半分に縮小できる。
また、垂直信号線ＶＳＧＮＬから見た画素群ＧＲＰ１に付随する負荷の大半は、増幅トランジスタ２７ｂの拡散層容量である。第１実施形態に係る画素群ＧＲＰ１の配置例では、２つの画素回路２ａが増幅トランジスタのソース拡散層２１０ａを共有し、増幅トランジスタのソース電極２１１ａと垂直信号線ＶＳＧＮＬが同一の信号線３１で接続される。このように、２つの画素回路２ａで同一の垂直信号線ＶＳＧＮＬを共有するため、信号読み出し時の垂直信号線ＶＳＧＮＬの負荷が低減される。
ただし、２つの画素回路２ａ間で同一のアンプトランジスタのソース拡散層２１０ａを共有するため、同時にアクセスされない画素回路２ａどうしの共有に限定される。

以上説明したように、第１実施形態により、各画素回路に接続される垂直信号線への負荷が低減される。

次に、本発明に係る画素回路２ａの第２の配置例を第２実施形態として説明する。

〈第２実施形態〉
以下、本発明の第２実施形態に係る画素回路の配置例について説明する。

図６は、本発明の第２実施形態に係る画素回路の一配置例を示す図である。

図６（ａ）に図示する画素群ＧＲＰ２は、図２（ａ）に図示する２つの画素回路２ａが増幅トランジスタのソース拡散層２１０ａを共有し、２つの画素回路２ａが増幅トランジスタのソース拡散層２１０ａに対して対角方向に配置された一例である。

図６（ｂ）は、図６（ａ）に示す画素群ＧＲＰ２の等価回路図である。
図６（ｂ）に図示する画素群ＧＲＰ２は、図２（ｂ）に図示する２つの単位等価回路２ｂが信号出力端子２１１ｂを共有し、信号出力端子２１１ｂに対して対角方向に配置された一例である。

図７は、図６（ａ）に図示する画素群ＧＲＰ２が垂直信号線ＶＳＧＮＬに沿ってマトリクス状に配列された図である。

画素群ＧＲＰ２において、転送ゲート電極２３は、転送選択線ＴＲＦＬにそれぞれ接続され、リセットゲート電極２５はリセット線ＲＳＴＬにそれぞれ接続され、電源電極２６ａは、電位線ＶＤＤＬにそれぞれ接続され、セレクトゲート電極２９は、セレクト線ＳＥＬＬにそれぞれ接続される。
画素群ＧＲＰ２の増幅トランジスタのソース電極２１１ａは、図７に図示するように垂直信号線ＶＳＧＮＬが行ごとにずれて接続される。
図７において、増幅トランジスタのソース電極２１１ａが配置される位置で行を数えることにすると、ｊ行の増幅トランジスタのソース電極２１１ａは垂直信号線ＶＳＧＮＬ（ｉ＋１）に接続され、（ｊ＋１）行の増幅トランジスタのソース電極２１１ａは垂直信号線ＶＳＧＮＬ（ｉ）もしくは垂直信号線ＶＳＧＮＬ（ｉ＋１）に接続され、（ｊ＋２）行の増幅トランジスタのソース電極２１１ａは垂直信号線ＶＳＧＮＬ（ｉ＋１）に接続される。
矢印７１は、増幅トランジスタのソース電極２１１ａから垂直信号線ＶＳＧＮＬ（ｉ）〜ＶＳＧＮＬ（ｉ＋２）への信号の読み出し方向を示す。
ただし、図７では、転送選択線ＴＲＦＬ、リセット線ＲＳＴＬ、電位線ＶＤＤＬ、セレクト線ＳＥＬＬの記載は省略してある。

第２実施形態に係る画素群ＧＲＰ２において、フォトダイオードＰＤ２１ａで発生した信号電荷が電圧信号に変換され、電圧信号が垂直信号線ＶＳＧＮＬに出力されるまでの過程は、第１実施形態と同様であるので、説明を省略する。
ただし、上記の過程は、同時にアクセスされない画素回路２ａどうしの共有に限定される。

ところで、第２実施形態に係る画素群ＧＲＰ２の配置では、画素アレイ部の奇数行と偶数行で増幅トランジスタのソース電極２１１ａが異なる垂直信号線ＶＳＧＮＬに接続される。したがって、信号読み出し時に出力信号は、画素群ＧＲＰ２ごとに異なる垂直信号線ＶＳＧＮＬへ信号が出力される。
具体的には、ｊ行の画素群ＧＲＰ２から出力される信号は垂直信号線ＶＳＧＮＬ（ｉ＋１）に出力され、（ｊ＋１）行の画素群ＧＲＰ２から出力される信号は垂直信号線ＶＳＧＮＬ（ｉ）と垂直信号線ＶＳＧＮＬ（ｉ＋１）に出力され、（ｊ＋２）行の画素群ＧＲＰ２から出力される信号は垂直信号線ＶＳＧＮＬ（ｉ＋１）に出力される。
このため、たとえば、水平スキャン回路１２によって垂直信号線ＶＳＧＮＬ（ｉ＋１）が選択され（この時の時刻を時刻ｔとする。）、垂直信号線ＶＳＧＮＬ（ｉ＋１）上に接続される画素群ＧＲＰ２の信号読み出し時には、ｊ行と（ｊ＋２）行の画素群ＧＲＰ２からの信号のみが読み出され、（ｊ＋１）行の画素群ＧＲＰ２からの信号は読み出しされない。
例をあげると、（ｊ＋１）行の画素群ＧＲＰ２から信号を読み出せるのは、時刻ｔから時間Δｔ前後に水平スキャン回路１２によって垂直信号線ＶＳＧＮＬ（ｉ）と垂直信号線ＶＳＧＮＬ（ｉ＋２）が選択された時である。この時に、（ｊ＋１）行の画素群ＧＲＰ２から信号を読み出すことができる。
したがって、画素群ＧＲＰ２から垂直信号線ＶＳＧＮＬに読み出しされる信号は、垂直信号線ＶＳＧＮＬが選択される１列分の時間Δｔだけずれる。
以上の説明により、第２実施形態に係る撮像装置１では、この読み出しされる信号の時間的ずれを調整する必要がある。

次に、出力信号の読み出し時における出力信号の時間的ずれを調整するタイミング調整部１６について、一構成例を挙げ、図８を参照しながら説明する。
図８は、第２実施形態に係るタイミング調整部の一構成例とその動作を説明をするための一例の図である。

画素アレイ部１１は、水平スキャン回路１２と垂直信号線ＶＳＧＮＬ（ｉ）で接続される。
水平スキャン回路１２は、列選択スイッチ群８１を有し、入力側が画素アレイ部１１と接続され、出力側がアナログデジタル変換器１５の入力側と接続される。
また、水平スキャン回路１２は、列選択パルスよって制御され、列選択スイッチ群８１を開閉して垂直信号線ＶＳＧＮＬ（ｉ）を選択し、画素アレイ部１１からの信号の読み出しを行い、アナログデジタル変換器１５に信号を出力する
アナログデジタル変換器１５は、入力側が水平スキャン回路１２の出力側と接続され、出力側がノードＮＤ８５を介してタイミング調整部１６の入力側と接続される。
また、アナログデジタル変換器１５は、水平スキャン回路１２から入力されるアナログ信号をデジタル信号に変換し、タイミング調整部１６に出力する。
タイミング調整部１６は、入力側がアナログデジタル変換器１５の出力側とノードＮＤ８５を介して接続される。

次に、第２実施形態に係るタイミング調整部１６の内部構成について説明する。
タイミング調整部１６は、一例として、遅延回路８２１〜８２３、行選択スイッチＳＷＯ、行選択スイッチＳＷＥ、および、信号線８４１１〜８４１４を有する。
遅延回路８２１は、入力側がノードＮＤ８５と信号線８４１１で接続され、出力側が行選択スイッチＳＷＯの第１端子と信号線８４１２で接続される。
遅延回路８２２は、入力側がノードＮＤ８５と信号線８４１３で接続され、出力側が遅延回路８２３の入力側と接続される。
遅延回路８２３は、入力側が遅延回路８２２の出力側と接続され、出力側が行選択スイッチＳＷＥの第１端子と信号線８４１４で接続される。
行選択スイッチＳＷＯは、第１端子が遅延回路８２１の出力側と信号線８４１２で接続され、第２端子がノードＮＤ８６と接続される。
行選択スイッチＳＷＥは、第１端子が遅延回路８２３の出力側と信号線８４１４で接続され、第２端子がノードＮＤ８６と接続される。

遅延回路８２１〜８２３は、タイミングジェネレータ１７の生成するクロックＣＬＫによって制御され、入力信号を時間Δｔ遅延させて出力する。
遅延回路８２２〜８２３は直列に接続されているため、信号が遅延回路８２２に入力されて遅延回路８２３から出力されるまでに、合計２Δｔ遅延される。
行選択スイッチＳＷＯは、画素アレイ部１１の奇数行にある画素回路６Ａ（図６参照）から信号が出力される場合にオン（導通状態）に切り替わる。
行選択スイッチＳＷＥは、画素アレイ部１１の偶数行にある画素回路６Ａ（図６参照）から信号が出力される場合にオン（導通状態）に切り替わる。
なお、タイミング調整部１６において、遅延回路８２１、８２２は、ブランキング時間等の時間調整を行うためのもので、たとえば、奇数行に対し偶数行が時間Δｔ遅延されれば、実施形態として遅延回路８２３のみの回路構成でもよい。

次に、第２実施形態に係るタイミング調整部１６の動作について説明する。
以下の説明において、図７に図示するように、奇数行に配列される増幅トランジスタのソース電極２１１ａは、垂直信号線ＶＳＧＮＬ（ｉ＋１）に接続され、偶数行に配列される増幅トランジスタのソース電極２１１ａは、垂直信号線ＶＳＧＮＬ（ｉ）もしくは垂直信号線ＶＳＧＮＬ（ｉ＋２）に接続されているとする。
〈ステップＳＴ１〉
水平スキャン回路１２が、列選択パルスによってｉ列目の列選択スイッチＳＷ（ｉ）を選択し、ｉ列目の垂直信号線ＶＳＧＮＬ（ｉ）を導通状態に切り替える。
〈ステップＳＴ２〉
垂直信号線ＶＳＧＮＬ（ｉ）に接続されている（ｊ＋１）行目の増幅トランジスタのソース電極２１１ａから信号が読み出しされ、この信号はアナログデジタル変換器１５に入力される。
〈ステップＳＴ３〉
タイミング調整部１６は、行選択スイッチＳＷＯをオフに切り替え、行選択スイッチＳＷＥをオンに切り替える。
〈ステップＳＴ４〉
アナログデジタル変換器１５から出力された信号は、遅延回路８２１〜８２３にそれぞれ入力される。
〈ステップＳＴ５〉
行選択スイッチＳＷＥはオンであるため、遅延回路８２２〜８２３は、入力信号を時間２Δｔ遅延させ、ノードＮＤ８６を介して信号を出力する。
行選択スイッチＳＷＯはオフであるため、遅延回路８２１に入力された信号はノードＮＤ８６に出力されない。
〈ステップＳＴ６〉
水平スキャン回路１２が、列選択パルスによって（ｉ＋１）列目の列選択スイッチＳＷ（ｉ＋１）を選択し、（ｉ＋１）列目の垂直信号線ＶＳＧＮＬ（ｉ＋１）を導通状態に切り替える。
〈ステップＳＴ７〉
垂直信号線ＶＳＧＮＬ（ｉ＋１）に接続されている（ｊ）行目、（ｊ＋２）行目の増幅トランジスタのソース電極２１１ａから信号が読み出しされ、この信号はアナログデジタル変換器１５に入力される。
〈ステップＳＴ８〉
タイミング調整部１６は、行選択スイッチＳＷＥをオフに切り替え、行選択スイッチＳＷＯをオンに切り替える。
〈ステップＳＴ９〉
アナログデジタル変換器１５から出力された信号は、遅延回路８２１〜８２３にそれぞれ入力される。
〈ステップＳＴ１０〉
行選択スイッチＳＷＥはオフであるため、遅延回路８２２〜８２３に入力された信号はノードＮＤ８６に出力されない。
行選択スイッチＳＷＯはオンであるため、遅延回路８２１は、入力信号を時間Δｔ遅延させ、ノードＮＤ８６を介して信号を出力する。
〈ステップＳＴ１１〉
ステップＳＴ１に戻り、同様の動作を行う。

タイミング調整部１６は、上記に述べたステップＳＴ１〜ステップＳＴ１１の動作を実行することにより、奇数行と偶数行で異なる垂直信号線ＶＳＧＮＬに増幅トランジスタのソース電極２１１ａが接続されていても、信号が垂直信号線ＶＳＧＮＬに出力される時間的ずれを補正できる。

以上説明したように、本実施形態により、各画素回路に接続される垂直信号線への負荷が低減される。

次に、第２実施形態に係るタイミング調整部１６の第２の構成例を本発明に係る第３実施形態として説明する。

〈第３実施形態〉
以下、本発明の第３実施形態を図面に関連づけて説明する。

図９は、本発明の第３実施形態に係る撮像装置の要部の一構成例を示すブロック図である。

本撮像装置１ａは、画素回路１０、画素アレイ部１１、水平スキャン回路（ＨＳＣＮ）１２ａ、アンプ１２１、垂直スキャン回路（ＶＳＣＮ）１３、信号処理回路１４、アナログデジタル変換器（Ａ／Ｄ）１５、タイミング調整部１６ａ、タイミングジェネレータＴＧ（１７）、およびレンズ１８を有する。

タイミング調整部１６ａは、水平スキャン回路１２ａの内部に配置され、画素アレイ部１１からアンプ１２１を介して入力されるアナログ信号を所定の手続きに従って所定時間遅延させ、信号処理回路１４に出力する。タイミング調整部１６ａの動作については後述する。
本撮像装置１ａは、タイミング調整部１６ａの配置以外については、本発明に係る第１実施形態および第２実施形態と同様の構成であるため、説明を省略する。

また、第３実施形態において、画素群ＧＲＰ２は第２実施形態に係る配置と同様の構成をとる（図６と図７参照）ため、画素群ＧＲＰ２の動作およびその配置方法についての説明は省略する。

図１０は、第３実施形態に係るタイミング調整部の一構成例とその動作を説明をするための一例の図である。

画素アレイ部１１は、水平スキャン回路１２と垂直信号線ＶＳＧＮＬ（ｉ）で接続される。
水平スキャン回路１２ａは、列選択スイッチ群８１を有し、入力側が画素アレイ部１１と接続され、出力側が出力バッファ９１を介して信号処理回路１４（図９参照）の入力側と接続される。
列選択スイッチ群８１は、画素アレイ部１１の出力側とタイミング調整部１６ａの入力側との間に配置される。
また、水平スキャン回路１２ａは、列選択パルスよって制御され、列選択スイッチ群８１を開閉して垂直信号線ＶＳＧＮＬ（ｉ）を選択し、画素アレイ部１１からの信号の読み出しを行い、信号処理回路１４に信号を出力する
タイミング調整部１６ａは、水平スキャン回路１２ａの内部に配置され、入力側にタイミングジェネレータ１７（図９参照）の出力側が接続され、出力側に出力バッファ９１の入力端子が接続される。

次に、第３実施形態に係るタイミング調整部１６ａの内部構成について説明する。
タイミング調整部１６ａは、一例として、遅延回路８２、遅延回路群９２、行選択スイッチＳＷＯ、行選択スイッチＳＷＥ、スイッチ制御信号線ＳＷＬ（ｉ）および、信号線９４１を有する。
行選択スイッチＳＷＯは、第１端子がノードＮＤ９３１と接続され、第２端子が信号線９４１を介してノードＮＤ９３２に接続される。
行選択スイッチＳＷＥは、第１端子がノードＮＤ９３１と接続され、第２端子が遅延回路８２の入力側と接続される。
遅延回路８２は、入力側が行選択スイッチＳＷＥの第２端子と接続され、出力側がノードＮＤ９３２と接続される。
遅延回路群９２は、複数の遅延回路９２１を有し、ノードＮＤ９３２とノードＮＤ９３（ｉ）の間に接続される。なお、遅延回路群９２は、ブランキング等の時間調整をおこなうため、任意の数の遅延回路９２１で構成される。
遅延回路９２２は、ノードＮＤ９３（ｉ）とノードＮＤ９３（ｉ＋１）との間に配置される。なお、遅延回路９２２は、ブランキング等の時間調整をおこなう。
スイッチ制御信号線ＳＷＬ（ｉ）は、列選択スイッチＳＷ（ｉ）とノードＮＤ９３（ｉ）との間に接続されている。

遅延回路８２は、入力信号を時間Δｔ遅延させて出力する。
遅延回路９２１は、入力信号を時間Δｔ１遅延させて出力する。
遅延回路９２２は、入力信号を時間Δｔ２遅延させて出力する。
遅延回路群９２は、入力信号を時間Δｔ１ｎ遅延させて出力する。
行選択スイッチＳＷＯは、タイミングジェネレータ１７（図９参照）によって開閉を制御され、奇数列の選択パルスが入力された場合にオンに切り替わる。
行選択スイッチＳＷＥは、タイミングジェネレータ１７（図９参照）によって開閉を制御され、偶数列の選択パルスが入力された場合にオンに切り替わる。

次に、第３実施形態に係るタイミング調整部１６ａの動作について説明する。
以下の説明において、奇数行に配列される増幅トランジスタのソース電極２１１ａは、垂直信号線ＶＳＧＮＬ（ｉ＋１）に接続され、偶数行に配列される増幅トランジスタのソース電極２１１ａは、垂直信号線ＶＳＧＮＬ（ｉ）もしくは垂直信号線ＶＳＧＮＬ（ｉ＋２）に接続されているとする。

はじめに、信号線ＶＳＧＮＬ（ｉ）に接続されている増幅トランジスタのソース電極２１１ａから信号を読み出す。

〈ステップＳＴ１２〉
偶数行にある増幅トランジスタのソース電極２１１ａは、垂直信号線ＶＳＧＮＬ（ｉ）に接続されているため、行選択スイッチＳＷＥをオンに切り替え、行選択スイッチＳＷＯをオフに切り替える。
ｉ列目を選択する列選択パルスが、タイミング調整部１６に入力される。
〈ステップＳＴ１３〉
行選択スイッチＳＷＥはオンであるため、列選択パルスは遅延回路８２を介して遅延回路群９２に入力され、時間Δｔ＋Δｔ１ｎ遅延された後、ノードＮＤ９３（ｉ）に出力される。
〈ステップＳＴ１４〉
列選択パルスは、スイッチ制御信号線ＳＷＬ（ｉ）に伝達され、列選択スイッチＳＷ（ｉ）はオンに切り替える。この場合、垂直信号線ＶＳＧＮＬ（ｉ）に接続される偶数行の増幅トランジスタのソース電極２１１ａから信号が読み出され、読み出しされた信号は出力バッファ９１に出力される。

次に、信号線ＶＳＧＮＬ（ｉ＋１）に接続されている増幅トランジスタのソース電極２１１ａから信号を読み出す。

〈ステップＳＴ１５〉
奇数行にある増幅トランジスタのソース電極２１１ａは、垂直信号線ＶＳＧＮＬ（ｉ＋１）に接続されているため、行選択スイッチＳＷＥをオフに切り替え、行選択スイッチＳＷＯをオンに切り替える。
（ｉ＋１）列目を選択する列選択パルスが、タイミング調整部１６ａに入力される。
〈ステップＳＴ１６〉
行選択スイッチＳＷＯはオンであるため、列選択パルスはノードＮＤ９３２を介して遅延回路群９２に入力され、時間Δｔ１ｎ遅延された後、ノードＮＤ９３（ｉ）に出力される。
〈ステップＳＴ１７〉
列選択パルスは、遅延回路９２２で時間Δｔ２遅延され、スイッチ制御信号線ＳＷＬ（ｉ＋１）に伝達され、列選択スイッチＳＷ（ｉ＋１）はオンに切り替える。
この場合、垂直信号線ＶＳＧＮＬ（ｉ＋１）に接続される奇数行の増幅トランジスタのソース電極２１１ａから信号が読み出され、読み出しされた信号は出力バッファ９１に出力される。

タイミング調整部１６ａは、上記に述べたステップＳＴ１２〜ＳＴ１７の動作を実行することにより、奇数行と偶数行で異なる垂直信号線ＶＳＧＮＬに増幅トランジスタのソース電極２１１ａが接続されていても、信号が垂直信号線ＶＳＧＮＬに出力される時間的ずれを補正できる。

次に、第２実施形態に係るタイミング調整部１６ｂの第３の構成例を本発明に係る第４実施形態として説明する。

〈第４実施形態〉
以下、本発明の第４実施形態を図面に関連づけて説明する。

本発明の第４実施形態に係る撮像装置１ａの要部については、第３実施形態と同様の構成であるため、説明を省略する。
また、第４実施形態において、画素群ＧＲＰ２は第２実施形態に係る配置と同様の構成をとる（図６と図７参照）ため、画素群ＧＲＰ２の動作およびその配置方法についての説明は省略する。

図１１は、第４実施形態に係るタイミング調整部の一構成例とその動作を説明をするための一例の図である。
第４実施形態に係るタイミング調整部１６以外の構成については、第３実施形態と同様の構成であるため説明を省略する。

次に、第４実施形態に係るタイミング調整部１６ｂの内部構成について説明する。
タイミング調整部１６ｂは、一例として、遅延回路８２１、行選択スイッチＳＷＲ（ｉ）、遅延回路８２２、および、スイッチ制御信号線ＳＷＬ（ｉ）を有する。
遅延回路８２２は、複数の遅延回路８２１を有し、ノードＮＤ１１１とノードＮＤ１１（ｉ）の間に直列に接続される。なお、遅延回路８２２は、ブランキング等の時間調整をおこなうため、任意の数の遅延回路８２１で構成される。
遅延回路８２（ｉ）は、ノードＮＤ（ｉ）とノードＮＤ（ｉ＋１）との間に接続される。
行選択スイッチＳＷＲ（ｉ）は、スイッチ制御信号線ＳＷＬ（ｉ）と接続され、ノードＮＤ（ｉ）側あるいはノードＮＤ（ｉ＋１）側に切り替えられる。
スイッチ制御信号線ＳＷＬ（ｉ）は、列選択スイッチＳＷ（ｉ）と行選択スイッチＳＷＲ（ｉ）と接続されている。

遅延回路８２１は、入力信号を時間Δｔ遅延させて出力する。
遅延回路８２２は、入力信号を時間Δｔ１ｎ遅延させて出力する。
行選択スイッチＳＷＲ（ｉ）は、タイミングジェネレータ１７（図９参照）によって開閉が制御され、時間Δｔ遅延させる場合はノードＮＤｂ側に切り替え、時間Δｔ遅延させない場合は、ノードＮＤａ側に切り替える。

次に、第４実施形態に係るタイミング調整部１６ｂの動作について説明する。
以下の説明において、奇数行に配列される増幅トランジスタのソース電極２１１ａは、垂直信号線ＶＳＧＮＬ（ｉ＋１）に接続され、偶数行に配列される増幅トランジスタのソース電極２１１ａは、垂直信号線ＶＳＧＮＬ（ｉ）もしくは垂直信号線ＶＳＧＮＬ（ｉ＋２）に接続されているとする。

〈ステップＳＴ１８〉
偶数行にある増幅トランジスタのソース電極２１１ａは、垂直信号線ＶＳＧＮＬ（ｉ）に接続されるため行選択スイッチＳＷＲ（ｉ）をノードＮＤａ側に切り替える。
ｉ列目を選択する列選択パルスが、タイミング調整部１６ｂに入力される。
〈ステップＳＴ１９〉
行選択スイッチＳＷＲ（ｉ）は、ノードＮＤａ側に接続されているため、列選択パルスはノードＮＤ１１１を介して遅延回路８２２に入力され、時間Δｔ１ｎ遅延された後、ノードＮＤ１１（ｉ）に出力される。
〈ステップＳＴ２０〉
列選択パルスは、スイッチ制御信号線ＳＷＬ（ｉ）に伝達され、列選択スイッチＳＷ（ｉ）はオンに切り替わる。この場合、垂直信号線ＶＳＧＮＬ（ｉ）に接続される偶数行の増幅トランジスタのソース電極２１１ａから信号が読み出され、読み出しされた信号は出力バッファ９１に出力される。

〈ステップＳＴ２１〉
奇数行にある増幅トランジスタのソース電極２１１ａは、垂直信号線ＶＳＧＮＬ（ｉ＋１）に接続されるため、行選択スイッチＳＷＲ（ｉ）をノードＮＤｂ側に切り替え、行選択スイッチＳＷＲ（ｉ＋１）をノードＮＤｃ側に切り替える。
（ｉ＋１）列目を選択する列選択パルスが、タイミング調整部１６に入力される。
〈ステップＳＴ２２〉
行選択スイッチＳＷＲ（ｉ）は、ノードＮＤｂ側に接続されているため、列選択パルスは遅延回路８２（ｉ）に入力され、時間Δｔ遅延され、ノードＮＤ１１（ｉ＋１）に出力される。
〈ステップＳＴ２３〉
列選択パルスは、スイッチ制御信号線ＳＷＬ（ｉ＋１）に伝達され、列選択スイッチＳＷ（ｉ＋１）はオンに切り替わる。この場合、垂直信号線ＶＳＧＮＬ（ｉ＋１）に接続される奇数行の増幅トランジスタのソース電極２１１ａから信号が読み出され、読み出しされた信号は出力バッファ９１に出力される。

タイミング調整部１６ｂは、上記に述べたステップＳＴ１８〜ＳＴ２３の動作を実行することにより、奇数行と偶数行で異なる垂直信号線ＶＳＧＮＬに増幅トランジスタのソース電極２１１ａが接続されていても、信号が垂直信号線ＶＳＧＮＬに出力される時間的ずれを補正できる。

また、本発明では、１つの増幅トランジスタを複数の光学素子や画素回路等で共有し、増幅トランジスタのソース拡散層２１０ａを共有する画素ブロックにおいても、垂直信号線ＶＳＧＮＬへの負荷を低減させることができる。これを本発明に係る第５実施形態として説明する。

〈第５実施形態〉
以下、本発明の第５実施形態を図面に関連づけて説明する。

図１２は、第５実施形態に係る画素ブロックの一構成例を示す図である。図１２では、ＣＭＯＳ撮像装置を一例として示している。

図１２の画素ブロック１２０は、フォトダイオードＰＤ２１ｂと転送トランジスタＴＴＲ２２ｂを含むフォトダイオード部１２０１〜１２０４、リセットトランジスタＲＴＲ２４ｂ、セレクトトランジスタＳＴＲ２８ｂ、増幅トランジスタＡＴＲ２７ｂ、および、信号出力端子２１１ｂを有する。

フォトダイオード部１２０１〜１２０４は、ノードＮＤ２１２にそれぞれ接続される。
増幅トランジスタ２７ｂは、ドレインがセレクトトランジスタ２８ｂのソースに接続され、ソースが電位線ＶＤＤＬに接続され、ゲートがノードＮＤ２１２に接続される。
セレクトトランジスタ２８ｂは、ドレインが電位線ＶＤＤＬに接続され、ソースが増幅トランジスタ２７ｂのドレインに接続され、ゲートがセレクト線ＳＥＬＬに接続される。
信号出力端子２１１ｂは、増幅トランジスタ２７ｂのソースと垂直信号線ＶＳＧＮＬに接続される。

本発明に係る第５実施形態は、１つのノードＮＤ２１２に対してフォトダイオード部１２０１〜１２０４が接続される。
なお、第５実施形態に係る画素ブロック１２０の動作については、図２に図示する画素回路２ａの等価回路２ｂと同様であるため、説明を省略する。

次に、本発明の第５実施形態に係る画素ブロック１２０の配置例について説明する。

図１３は、本発明の第５実施形態に係る画素回路の一配置例を示す図である。

図１３（ａ）に図示する画素ブロック群ＧＲＰａは、図１２に図示する２つの画素ブロック１２０が信号出力端子２１１ｂを共有し、２つの画素ブロック１２０が信号出力端子２１１ｂに対して逆向きに配置された一例である。

図１３（ｂ）は、図１３（ａ）に図示する画素ブロック群ＧＲＰａが垂直信号線ＶＳＧＮＬに沿ってマトリクス状に配列されたものである。
転送トランジスタＴＲＴ２２ｂのゲートは、転送選択線ＴＲＦＬにそれぞれ接続され、リセットトランジスタＲＴＲ２４ｂのゲートはリセット線ＲＳＴＬにそれぞれ接続され、リセットトランジスタ２４ｂのドレインとセレクトトランジスタＳＴＲ２８ｂのドレインは、電位線ＶＤＤＬにそれぞれ接続され、セレクトトランジスタＳＴＲ２８ｂのゲートは、セレクト線ＳＥＬＬにそれぞれ接続され、信号出力端子２１１ｂと垂直信号線ＶＳＧＮＬは、信号線３１でそれぞれ接続される。
ただし、図１３では、転送選択線ＴＲＦＬ、リセット線ＲＳＴＬ、電位線ＶＤＤＬ、セレクト線ＳＥＬＬの記載は省略してある。

第５実施形態に係る画素ブロック群ＧＲＰａの配置に関しても、本発明に係る第１実施形態と同様の方法で１つの増幅トランジスタのソース拡散層１２０ａを複数の画素ブロックで共有でき、同様の効果を得ることができる。詳細な説明は、第１実施形態と同様であるので省略する。

ただし、２つの画素ブロック１２０で同一の増幅トランジスタのソース拡散層２１０ａを共有するため、同時にアクセスされない画素ブロック１２０どうしの共有に限定される。

以上説明したように、本実施形態により、各画素ブロックに接続される垂直信号線への負荷が低減される。

次に、本発明に係る画素ブロック１２０の第２の配置例を第６実施形態として説明する。

〈第６実施形態〉
図１４は、本発明の第６実施形態に係る画素回路の一配置例を示す図である。

図１４（ａ）に図示する画素ブロック群ＧＲＰｂは、図１２に図示する２つの画素ブロック１２０が信号出力端子２１１ｂを共有し、２つの画素ブロック１２０が信号出力端子２１１ｂに対して対角方向に向き合うように配置された一例である。

図１４は、図１４（ａ）に図示する画素ブロック群ＧＲＰｂが垂直信号線ＶＳＧＮＬに沿ってマトリクス状に配列された図である。

転送トランジスタＴＲＴ２２ｂのゲートは、転送選択線ＴＲＦＬにそれぞれ接続され、リセットトランジスタＲＴＲ２４ｂのゲートはリセット線ＲＳＴＬにそれぞれ接続され、リセットトランジスタ２４ｂのドレインとセレクトトランジスタＳＴＲ２８ｂのドレインは、電位線ＶＤＤＬにそれぞれ接続され、セレクトトランジスタＳＴＲ２８ｂのゲートは、セレクト線ＳＥＬＬにそれぞれ接続され、信号出力端子２１１ｂと垂直信号線ＶＳＧＮＬは、信号線３１でそれぞれ接続される。
ただし、図１４では、転送選択線ＴＲＦＬ、リセット線ＲＳＴＬ、電位線ＶＤＤＬ、セレクト線ＳＥＬＬの記載は省略してある。

信号出力端子２１１ｂは、図１４（ｂ）に図示するように垂直信号線ＶＳＧＮＬが行ごとにずれて接続されている。
図１４（ｂ）において、信号出力端子２１１ｂが配置される位置で行を数えることにすると、ｊ行の信号出力端子２１１ｂは垂直信号線ＶＳＧＮＬ（ｉ＋１）に接続され、（ｊ＋１）行の信号出力端子２１１ｂは垂直信号線ＶＳＧＮＬ（ｉ）もしくは垂直信号線ＶＳＧＮＬ（ｉ＋１）に接続され、（ｊ＋２）行の信号出力端子２１１ｂは垂直信号線ＶＳＧＮＬ（ｉ＋１）に接続されている。
矢印７１は、フォトダイオードＰＤ２１ｂで発生した信号電荷が増幅トランジスタＡＴＲ２７ｂへ転送され、信号出力端子２１１ｂから垂直信号線ＶＳＧＮＬ（ｉ）〜ＶＳＧＮＬ（ｉ＋２）への信号の読み出し方向を示す。

第６実施形態に係る画素ブロック群ＧＲＰｂの配置に関しても、本発明に係る第２実施形態と同様の方法で１つの増幅トランジスタを複数の画素ブロックで共有でき、同様の効果を得ることができる。
ただし、本発明に係る第６実施形態において、２つの画素ブロック１２０で同一の垂直信号線ＶＳＧＮＬを共有するため、同時にアクセスされない画素ブロック１２０どうしの共有に限定される。

また、本実施形態は第２実施形態と同様に、画素アレイ部１１からの出力信号に時間的なずれが生じる。そのため、タイミング調整部１６を有する。その構成および動作は第２実施形態と同様であるため、タイミング調整部１６の説明は省略する。

〈第７実施形態〉
本実施形態は、第６実施形態に係るタイミング調整部１６を第３実施形態に係るタイミング調整部１６ａと置き換えたものである。
このことにより、本実施形態は、第３実施形態と同等の効果を得ることができ、各画素ブロックに接続される垂直信号線への負荷が低減される。

〈第８実施形態〉
本実施形態は、第６実施形態に係るタイミング調整部１６を第４実施形態に係るタイミング調整部１６ｂと置き換えたものである。
このことにより、本実施形態は、第４実施形態と同等の効果を得ることができ、各画素ブロックに接続される垂直信号線への負荷が低減される。

なお、第５実施形態〜第８実施形態に係る画素ブロックは、増幅トランジスタのソース拡散層２１０ａを共有する構成であれば、任意の回路構成で本発明と同等の効果を得ることができる。

また、画素回路あるいは画素ブロックの配置方法に、たとえば、ハニカム画素配列などを用いても本発明と同等の効果を得ることができる。

以上述べたように、本発明に係る第１実施形態〜第８実施形態によれば、本撮像装置は、同時にアクセスしない画素回路間あるいは画素ブロック間で増幅トランジスタのソースを共有する。
そのため、本発明に係る実施形態によれば、各画素回路あるいは各画素ブロックに接続される垂直信号線への負荷が低減される。
また、読み出し信号の遷移時間が低減され、多画素化に対応した高速駆動の撮像装置を提供できる。
さらには、画素回路を構成する増幅トランジスタの拡散層の容量が低減されるため、撮像素子の基板との信号カップリングを抑制し、撮像装置の画質劣化を防止できる。

本発明の第１実施形態に係る撮像装置の要部の一構成例を示すブロック図である。本発明の第１実施形態に係る単位画素回路の一構成例を示す図である。本発明の第１実施形態に係る画素回路の一配置例を示す図である。図３（ａ）に図示する画素ブロック群ＧＲＰ１が垂直信号線ＶＳＧＮＬに沿ってマトリクス状に配列された図である。第１実施形態に係る撮像装置１の動作を説明するためのタイミングチャートである。本発明の第２実施形態に係る画素回路の一配置例を示す図である。図６（ａ）に図示する画素ブロック群ＧＲＰ２が垂直信号線ＶＳＧＮＬに沿ってマトリクス状に配列された図である。第２実施形態に係るタイミング調整部の一構成例とその動作を説明をするための一例の図である。本発明の第３実施形態に係る撮像装置の要部の一構成例を示すブロック図である。第３実施形態に係るタイミング調整部の一構成例とその動作を説明をするための一例の図である。第４実施形態に係るタイミング調整部の一構成例とその動作を説明をするための一例の図である。第５実施形態に係る画素ブロックの一構成例を示す図である。図１２では、ＣＭＯＳ撮像装置を一例として示している。本発明の第５実施形態に係る画素回路の一配置例を示す図である。本発明の第６実施形態に係る画素回路の一配置例を示す図である。

符号の説明

２ａ…画素回路、２１ａ、２１ｂ…フォトダイオードＰＤ、２２ａ…転送ゲートＴＲＦＧ、２３…転送ゲート電極、２４ａ…リセットゲートＲＳＴＧ、２５…リセットゲート電極、２６ａ…電源電極、２７ａ…増幅ゲートＡＭＰＧ、２８ａ…セレクトゲートＳＥＬＧ、２９…セレクトゲート電極、２１０ａ…増幅ソース拡散層、２１１ａ、２１１ｂ…信号出力端子、２２ｂ…転送トランジスタＴＴＲ、２４ｂ…リセットトランジスタＲＴＲ、ＶＤＤＬ…電位線、ＶＤＤ…電源電圧、２７ｂ…増幅トランジスタＡＴＲ、２８ｂ…セレクトトランジスタＳＴＲ、ＶＳＧＮＬ…垂直信号線、ＴＲＦＬ…転送選択線、ＲＳＴＬ…リセット線、ＶＤＤＬ…電源電位線、ＳＥＬＬ…セレクト線、１２０…画素ブロック、１１…画素アレイ部、１２…水平スキャン回路ＨＳＣＮ、１２１…アンプ、１３…垂直スキャン回路ＶＳＣＮ、１４…信号処理回路、１５…アナログデジタル変換器（Ａ／Ｄ）、１６…タイミング調整部、および、１７…タイミングジェネレータ（ＴＧ）。

Claims

少なくとも撮像して得られる信号電荷を信号線に出力する出力トランジスタを含む画素回路が複数配列され、
同時にアクセスしない複数の画素回路間で、上記信号線と接続される上記出力トランジスタの出力側拡散層を共有する
撮像装置。
上記信号線の配線方向に隣接する２つの画素回路間で、上記信号線と接続される上記出力トランジスタの出力側拡散層を共有し、
上記２つの画素回路は、
異なるタイミングでアクセスされる
請求項１記載の撮像装置。
上記２つの画素回路は、
複数のトランジスタを含み、
当該トランジスタの配列方向性が逆となるように形成されている
請求項２記載の撮像装置。
上記画素回路配列の対角方向に隣接する２つの画素回路間で、上記出力トランジスタの出力側拡散層を共有し、
上記２つの画素回路は、
異なるタイミングでアクセスされる
請求項１記載の撮像装置。
上記２つの画素回路は、
上記信号線の配線方向と直交する方向に配列されて複数のトランジスタを含み、当該トランジスタの配列方向が逆となるように形成されている
請求項４記載の撮像装置。
上記画素回路は、
複数の光電変換部を含み、
上記複数の光電変換部が上記出力トランジスタを共有して画素ブロックを形成する
請求項２記載の撮像装置。
上記画素回路は、
複数の光電変換部を含み、
上記複数の光電変換部が上記出力トランジスタを共有して画素ブロックを形成する
請求項４記載の撮像装置。
上記複数の画素回路は、
マトリクス状に配列され、
上記出力トランジスタの出力側拡散層は、
奇数行と偶数行とで異なる上記信号線に接続され、
上記撮像装置は、
行ごとに上記出力トランジスタから出力信号を読み出す
請求項５記載の撮像装置。
上記複数の画素回路は、
マトリクス状に配列され、
上記出力トランジスタの出力側拡散層は、
奇数行と偶数行とで異なる上記信号線に接続され、
上記撮像装置は、
行ごとに上記出力トランジスタから出力信号を読み出す
請求項７記載の撮像装置。
上記出力信号の読み出し時に、行ごとに異なる上記信号線に出力される上記出力信号の読み出しタイミングを調整するタイミング調整部を有する
請求項８記載の撮像装置。
上記出力信号の読み出し時に、行ごとに異なる上記信号線に出力される上記出力信号の読み出しタイミングを調整するタイミング調整部を有する
請求項９記載の撮像装置。
上記タイミング調整部は、
上記出力信号が奇数行または偶数行のいずれの行から出力されたかによって上記出力信号を選択する選択スイッチと、
上記奇数行の出力信号と上記偶数行の出力信号の間に遅延を与える遅延回路と、を有し、
上記遅延回路は、
上記遅延が与えられた信号を選択的に出力する
請求項１０記載の撮像装置。
上記タイミング調整部は、
上記出力信号が奇数行または偶数行のいずれの行から出力されたかによって上記出力信号を選択する選択スイッチと、
上記奇数行の出力信号と上記偶数行の出力信号とに間に遅延を与える遅延回路と、を有し、
上記遅延回路は、
上記遅延が与えられた信号を選択的に出力する
請求項１１記載の撮像装置。
撮像装置と、
上記撮像装置の撮像エリアに対して入射光を導く光学系と、を含み、
上記撮像装置は、
少なくとも撮像して得られる信号電荷を信号線に出力する出力トランジスタを含む画素回路が複数配列され、
同時にアクセスしない複数の画素回路間で、上記信号線と接続される上記出力トランジスタの出力側拡散層を共有する
カメラ。