JP6493955B2

JP6493955B2 - 半導体装置及び半導体装置の製造方法

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Publication number: JP6493955B2
Application number: JP2014208420A
Authority: JP
Inventors: 由規伊藤; 勝瀬戸; 石井　真; 真石井; 有巳國井; 雅登二川; 澤田　和明; 和明澤田
Original assignee: Toyohashi University of Technology NUC; Lapis Semiconductor Co Ltd
Current assignee: Toyohashi University of Technology NUC; Lapis Semiconductor Co Ltd
Priority date: 2014-10-09
Filing date: 2014-10-09
Publication date: 2019-04-03
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Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。

集積回路技術を用いた化学センサとして、ＦＥＴ（Field Effect Transistor：電界効果トランジスタ）の原理による種々のセンサが開発されてきた。このＦＥＴ型センサは、電気化学的な電位変化を検出するものであり、一例として、イオン濃度を検出するイオンセンシティブＦＥＴ（ＩＳＦＥＴ：Ion Sensitive Electrode Field Effect Transistor）と呼ばれている。

ＩＳＦＥＴは、センサ領域中に設けられたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート絶縁膜上にイオンに感応するセンサ部を形成したものである。ＩＳＦＥＴを水溶液等の検査体中に浸け、センサ部の電位の変化に基づくチャネルコンダクタンスの変化量を検出することにより、検査体中のイオン濃度を求める。

このようなＩＳＦＥＴとして、例えば、特許文献１及び特許文献２に記載の技術が知られている。

特公表２００３／０４２６８３号公報特公表２００９／０１１１６４号公報

しかしながら、上記特許文献１及び特許文献２に記載の技術では、センサ領域に設けられた開口部にセンサ部が形成されているため、センサ領域の表面に該開口部に起因する凹凸が生じている。

本発明は、上述した問題を解決するために提案されたものであり、センサ領域の平坦度を向上させた半導体装置及び半導体装置の製造方法を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置は、基板の主表面に形成されたセンサ用電界効果トランジスタ、及びセンサ部を含むセンサ領域と、ロジック用電界効果トランジスタ、及び前記ロジック用電界効果トランジスタのゲート電極と電気的に接続されており、前記ロジック用電界効果トランジスタ上に絶縁膜を介して形成されたボンディングパッドを含み、前記センサ領域からの出力を出力するロジック領域と、を備え、前記センサ部は、前記センサ用電界効果トランジスタのゲート電極に電気的に接続されており、前記絶縁膜上に形成された保護膜よりも薄く、前記センサ用電界効果トランジスタ上に前記絶縁膜を介して形成され、前記ボンディングパッドの材料と同じ材料で構成されたゲート配線と、前記保護膜よりも薄く、前記ゲート配線上に積層されて形成されたセンサ用電極と、前記センサ用電極上に形成されたイオン感応膜と、を有する。

また、本発明の半導体装置の製造方法は、基板の主表面のセンサ領域にセンサ用電界効果トランジスタ、及びロジック領域にロジック用電界効果トランジスタを形成する工程と、前記基板の前記センサ用電界効果トランジスタ及びロジック用電界効果トランジスタ上に絶縁膜を形成する工程と、前記センサ用電界効果トランジスタのゲート電極と電気的に接続されたゲート配線と、前記ゲート配線の材料と同じ材料で構成され、前記ロジック用電界効果トランジスタのゲート電極と電気的に接続されたボンディングパッドと、を前記絶縁膜上に形成する工程と、前記ゲート配線及び前記ボンディングパッドの形成後に前記絶縁膜上に保護膜を形成する工程と、前記ゲート配線上の前記保護膜を除去して開口部を形成し、該開口部の前記ゲート配線上にセンサ用電極を形成する工程と、前記ボンディングパッド上の保護膜を除去して開口部を形成する工程と、前記センサ領域内の前記センサ用電極上を含む領域にイオン感応膜を形成する工程と、を備える。

本発明によれば、センサ領域の平坦度を向上させることができる、という効果を奏する。

第１の実施の形態の半導体装置の一例を示す概略構成図である。第１の実施の形態の半導体装置の製造方法の一例における第１工程〜第８工程を示した説明図である。第１の実施の形態の半導体装置の製造方法の一例における第９工程〜第１３工程を示した説明図である。第１の実施の形態の半導体装置の製造方法の一例における第１４工程〜第１７工程を示した説明図である。第１の実施の形態の半導体装置の製造方法の一例における第１８工程及び第１９工程を示した説明図である。第２の実施の形態の半導体装置の製造方法の一例における第１４工程を示した説明図である。半導体装置のその他の一例を示す概略構成図である。従来の半導体装置の一例を示す概略構成図である。

［第１の実施の形態］
以下では、図面を参照して、本実施の形態を詳細に説明する。

まず、本実施の形態の半導体装置の構成について説明する。図１に、本実施の形態の半導体装置の概略構成図を示す。本実施の形態の半導体装置は、水溶液等の検査体中に存在するイオンの濃度(イオン濃度）を測定するイオンセンシティブＦＥＴ（ＩＳＦＥＴ：Ion Sensitive Electrode Field Effect Transistor）として機能する。

なお、以下の説明において「厚さ」とは、半導体装置１０の積層方向の厚さのことをいう。

図１に示したように本実施の形態の半導体装置１０は、センサ領域１２及びロジック領域１４を備えている。センサ領域１２は、センサ用ＦＥＴ２１Ａ、及びセンサ用ＦＥＴ２１Ａのゲート電極２８Ａと電気的に接続されたセンサ部１６を備え、検査体中のイオン濃度を感知する機能を有する。センサ部１６は、ゲート配線３６Ａ、センサ用電極３８、及びイオン感応膜４０を備えている。

また、ロジック領域１４は、ロジック用ＦＥＴ２１Ｂ、及びロジック用ＦＥＴ２１Ｂのゲート電極２８Ｂと電気的に接続されたボンディングパッド４２を備え、センサ領域１２からの信号を処理して出力する機能を有する。

なお、本実施の形態では、図１に示すようにセンサ領域１２に隣接してロジック領域１４を設けているが、センサ領域１２及びロジック領域１４を基板２０上に離間して設けてもよい。この場合のセンサ領域１２とロジック領域１４との間隔は特に限定されないが、具体例として２０μｍが挙げられる。

図１に示すように、シリコン製の基板２０の主表面には、素子分離用のＬｏｃｏｓ酸化膜２２がセンサ領域１２及びロジック領域１４に応じて複数設けられている。また、基板２０の主表面には、センサ用ＦＥＴ２１Ａのソース／ドレイン拡散層２４Ａ１、２４Ａ２、及びロジック用ＦＥＴ２１Ｂのソース／ドレイン拡散層２４Ｂ１、２４Ｂ２が形成されている。なお、本実施の形態では、ソース／ドレイン拡散層２４Ａ１、２４Ｂ１がソース部として機能し、ソース／ドレイン拡散層２４Ａ２、２４Ｂ２がドレイン部として機能する。

センサ領域１２では、ソース／ドレイン拡散層２４Ａ１とソース／ドレイン拡散層２４Ａ２との間の基板２０上の領域には、酸化膜２６Ａを介してセンサ用ＦＥＴ２１Ａのゲート電極２８Ａが形成されている。一方、ロジック領域１４では、ソース／ドレイン拡散層２４Ｂ１とソース／ドレイン拡散層２４Ｂ２との間の基板２０上の領域には、酸化膜２６Ｂを介してロジック用ＦＥＴ２１Ｂのゲート電極２８Ｂが形成されている。

酸化膜２６Ａ、２６Ｂの具体例としては、シリコン等の熱酸化膜が挙げられる。また、酸化膜２６Ａ、２６Ｂの厚さの具体例としては、３０Å〜１００Åが挙げられる。ゲート電極２８Ａ、２８Ｂの具体例としては、ポリシリコン等が挙げられる。

センサ用ＦＥＴ２１Ａ及びロジック用ＦＥＴ２１Ｂが形成された基板２０上には、絶縁膜３０が形成されている。絶縁膜３０の具体例としては、ＢＰＳＧ（Boron Phosphorus Silicon Glass）膜、及びＰＳＧ（Phosphorus Silicon Glass）膜等が挙げられる。また、絶縁膜３０の厚さの具体例としては、７０００Åが挙げられる。さらに、ゲート電極２８Ａ上部分の絶縁膜３０の厚さの具体例としては、５０００Åが挙げられる。

センサ領域１２では、ソース／ドレイン拡散層２４Ａ１上に絶縁膜３０を介して配線３６Ａ１が形成されており、ソース／ドレイン拡散層２４Ａ２上に絶縁膜３０を介して配線３６Ａ２が形成されている。また、ゲート電極２８Ａ上に絶縁膜３０を介してゲート配線３６Ａが形成されている。配線３６Ａ上には、センサ用電極３８が形成されている。

配線３６Ａ１とソース／ドレイン拡散層２４Ａ１とは、絶縁膜３０中に設けられたコンタクト３４Ａ１により電気的に接続されている。配線３６Ａ２とソース／ドレイン拡散層２４Ａ２とは、絶縁膜３０中に設けられたコンタクト３４Ａ２により電気的に接続されている。ゲート配線３６Ａとゲート電極２８Ａとは、絶縁膜３０中に設けられたコンタクト３４Ａにより電気的に接続されている。

また、ボンディングパッド４２とゲート電極２８Ｂとは、絶縁膜３０中に設けられたコンタクト３４Ｂにより電気的に接続されている。

本実施の形態では、具体例には、後述するようにゲート配線３６Ａとボンディングパッド４２とは一体的に形成されている。換言するとゲート配線３６Ａとボンディングパッド４２とは同一の工程（同じタイミング）で形成されている。そのためゲート配線３６Ａの厚みとボンディングパッド４２の厚みとは、製造上及び設計上の誤差を無視すると等しくなっている。

ゲート配線３６Ａ、配線３６Ａ１、３６Ａ２、及びボンディングパッド４２の具体例としては、Ａｌ（アルミニウム）等が挙げられる。また、ゲート配線３６Ａ、配線３６Ａ１、３６Ａ２、及びボンディングパッド４２の厚さの具体例としては、３０００Åが挙げられる。

絶縁膜３０上には保護膜３２が設けられている。保護膜３２の具体例としては、ＮＳＧ（None-doped Silicate Glass）膜等のノンドープのプラズマ酸化膜及びプラズマ窒化膜等が挙げられる。また、保護膜３２の厚さの具体例としては、８０００Åが挙げられる。

本実施の形態の半導体装置１０では、保護膜３２のボンディングパッド４２上にあたる領域には開口部が設けられている。当該開口部は、ボンディングパッド４２と外部装置等とを接続するためのものである。

また、ゲート配線３６Ａ上の保護膜３２が除去された開口部３７には、センサ用電極３８が積層されている。センサ用電極３８の具体例としては、Ｗ（タングステン）、Ｃｕ（銅）、及びＡｕ（金）等が挙げられる。また、本実施の形態の半導体装置１０では、センサ用電極３８の厚さは、ゲート配線３６Ａの厚さ及び保護膜３２の厚さに応じて定められる。このようにセンサ用電極３８とゲート配線３６Ａとを積層してセンサ部１６を構成することにより、ボンディングパッド４２及びセンサ用電極３８の各々を異なる材料を用いて形成した場合でも、工程の複雑化を避けることが可能となる。例えば、ロジック領域１４にはボンディングに適した材料を用いてボンディングパッド４２を形成し、一方、センサ部１６には平坦化に適した材料を用いてセンサ用電極３８を形成する場合でも、工程の複雑化を避けることが可能となる。

本実施の形態の半導体装置１０では、ゲート配線３６Ａ及びセンサ用電極３８が積層された厚さ、すなわち、ゲート配線３６Ａの厚さとセンサ用電極３８の厚さとを加算した厚さが、保護膜３２の厚さと等しいとみなせる所定の範囲内となっている。なお、本実施の形態の半導体装置１０において、保護膜３２の厚さと等しいとみなせる所定の範囲とは、製造上及び設計上の誤差、保護膜３２等の厚さ、及びセンサとしての精度等に応じて予め定められる範囲である。

また、本実施の形態の半導体装置１０では、センサ用電極３８の表面及び保護膜３２表面は、製造上及び設計上の誤差を無視すると、面一となっている。

また、本実施の形態の半導体装置１０では、ゲート配線３６Ａの大きさをセンサ用電極３８の大きさよりも大きくしている。なお、本実施の形態で「大きさ」とは、基板２０の主表面に対する大きさのことであり、より具体的には、基板２０の主表面に対向する領域の大きさのことをいう。本実施の形態では、具体例として、ゲート配線３６Ａは、半導体装置１０の主表面に対して一辺（図１に示したゲート配線３６Ａの横方向の長さ）が０．５μｍ〜１．５μｍの矩形状としている。また、具体例としてセンサ用電極３８は、半導体装置１０の主表面に対して一辺（図１に示したセンサ用電極３８の横方向の長さ）が０．４μｍ〜１．４μｍの矩形状としている。

また、本実施の形態では、ゲート電極２８Ａの大きさも、ゲート配線３６Ａより小さく、さらには、センサ用電極３８よりも小さい。具体例として、ゲート電極２８Ａは、半導体装置１０の主表面に対して一辺（図１に示したゲート電極２８Ａの横方向の長さ）が０．２μｍ〜０．５μｍの矩形状としている。

センサ領域１２の保護膜３２上であるセンサ領域１２の表面には、イオン感応膜４０が形成されている。イオン感応膜４０の材質は、検査対象となるイオンに応じて異なるが、具体例としては、Ｔａ_２Ｏ_５、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、ＨｆＯ_２、及びＴｉＯ_２等の金属酸化物等が挙げられる。また、イオン感応膜４０の厚さとしては、１００Å〜５００Åが挙げられる。

なお、本実施の形態では、図１に示すように、センサ領域１２の表面の全体にイオン感応膜４０が設けられているが、これに限らない。イオン感応膜４０は、センサ部１６を含む領域に設けられておればよく、少なくとも、センサ用電極３８の表面を覆うように設けられていればよい。

なお、イオン感応膜４０は、センサ用ＦＥＴ２１Ａが形成された領域上を覆うように設けられていることが好ましく、本実施の形態のようにセンサ領域１２の表面の全体に設けられていることがより好ましい。

次に、本実施の形態の半導体装置１０の製造方法の一例について説明する。

図２には、本実施の形態の半導体装置１０の製造方法の一例における第１工程〜第８工程の説明図を示す。また、図３には、本実施の形態の半導体装置１０の製造方法の一例における第９工程〜第１３工程の説明図を示す。また、図４には、本実施の形態の半導体装置１０の製造方法の一例における第１４工程〜第１７工程の説明図を示す。さらに、図５には、本実施の形態の半導体装置１０の製造方法の一例における第１８工程及び第１９工程の説明図を示す。

本実施の形態の半導体装置１０の製造方法では、まず、図２の第１工程に示すように、センサ領域１２（センサ用ＦＥＴ２１Ａ）及びロジック領域１４（ロジック用ＦＥＴ２１Ｂ）に応じて、素子分離のためのＬｏｃｏｓ酸化膜２２を基板２０上に形成する。

次に、第２工程では、アクティブ領域（Ｓｉ面）に、酸化膜２６Ａ、２６Ｂのもととなる、酸化膜２６を形成する。酸化膜２６の形成方法の具体例としては、熱酸化法等が挙げられる。

次に、第３工程では、ゲート電極２８Ａ、２８Ｂのもととなるポリシリコン膜２８を成膜する。ポリシリコン膜２８の成膜方法の具体例としては、ＬＰ−ＣＶＤ（low pressure chemical vapor deposition：減圧ＣＶＤ）法等が挙げられる。

次に、第４工程では、ゲート電極２８Ａ、２８Ｂを形成する。ゲート電極２８Ａ、２８Ｂの形成方法の具体例としては、フォトリソグラフィによりゲート電極２８Ａ、２８Ｂを形成する領域をパターニングした後、エッチングにより不要なポリシリコン膜２８を除去する方法等が挙げられる。

次に、第５工程では、ソース／ドレイン拡散層２４Ａ１、２４Ａ２、２４Ｂ１、２４Ｂ２を基板２０上に形成する。ソース／ドレイン拡散層２４Ａ１、２４Ａ２、２４Ｂ１、２４Ｂ２の形成方法の具体例としては、まず、ソース／ドレイン拡散層２４Ａ１、２４Ａ２、２４Ｂ１、２４Ｂ２を形成する領域以外をマスキングして、ソース／ドレイン拡散層２４Ａ１、２４Ａ２、２４Ｂ１、２４Ｂ２を形成する領域に不純物をイオン注入により注入し、マスクを除去した後、熱処理によりアニールする方法等が挙げられる。このようにして、センサ領域１２にセンサ用ＦＥＴ２１Ａが形成され、また、ロジック領域１４にロジック用ＦＥＴ２１Ｂが形成される。

次に、第６工程では、基板２０上に、絶縁膜３０を形成する。絶縁膜３０の形成方法の具体例としては、ＡＰ−ＣＶＤ（Atmospheric chemical vapor deposition：常圧ＣＶＤ）法等が挙げられる。

次に、第７工程では、コンタクト３４Ａ、３４Ａ１、３４Ａ２、３４Ｂを形成する領域にコンタクトホール３３を形成する。具体的には、絶縁膜３０のゲート電極２８Ａ上、ソース／ドレイン拡散層２４Ａ１上、ソース／ドレイン拡散層２４Ａ２上、及びゲート電極２８Ｂ上にコンタクトホール３３を形成する。コンタクトホール３３の形成方法の具体例としては、フォトリソグラフィによりパターニングした後、エッチングにより不要部分の絶縁膜３０を除去する方法等が挙げられる。

次に、第８工程では、コンタクトホール３３を埋めつつ、金属膜３５を形成する。金属膜３５の形成方法の具体例としては、ＣＶＤ法が挙げられる。

次に、図３に示すように、第９工程では、コンタクトホール３３以外の金属膜３５を除去してコンタクト３４Ａ、３４Ａ１、３４Ａ２、３４Ｂを形成する。金属膜３５の除去方法の具体例としては、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法やエッチバック法等が挙げられる。

次に、第１０工程では、ゲート配線３６Ａ、配線３６Ａ１、３６Ａ２、及びボンディングパッド４２のもととなる金属配線層３６を形成する。金属配線層３６の形成方法の具体例としては、スパッタ法等が挙げられる。

次に、第１１工程では、ゲート配線３６Ａ、配線３６Ａ１、３６Ａ２、及びボンディングパッド４２を形成する。ゲート配線３６Ａ、配線３６Ａ１、３６Ａ２、及びボンディングパッド４２の形成方法の具体例としては、フォトリソグラフィによりパターニングした後、エッチングにより不要部分の金属配線層３６を除去する方法等が挙げられる。

次に、第１２工程では、保護膜３２を形成する。保護膜３２の形成方法の具体例としては、ＰＥＣＶＤ（plasma-enhanced chemical vapor deposition：プラズマＣＶＤ）法等が挙げられる。

次に、第１３工程では、センサ領域１２のゲート電極２８Ａ上に、後の工程（第１４、１５工程参照）でセンサ用電極３８を形成する部分に開口部３７を形成する。開口部３７の形成方法の具体例としては、フォトリソグラフィによりパターニングした後、ゲート電極２８Ａ上の保護膜３２をエッチングにより除去する方法等が挙げられる。

次に、図４に示すように、第１４工程では、開口部３７を埋めるように、保護膜３２の表面に金属膜３９を形成する。金属膜３９の形成方法の具体例としては、ＣＶＤ法等が挙げられる。

次に、第１５工程では、ＣＭＰ法により、センサ用電極３８を形成する。本実施の形態におけるセンサ用電極３８の形成方法は、ＣＭＰ法により金属膜３９を除去する方法であれば限定されない。具体例としては、開口部３７（金属膜３９を埋め込んだ部分）以外の金属膜３９をＣＭＰ法により除去する方法等が挙げられる。

次に、第１６工程では、ロジック領域１４のボンディングパッド４２上に、開口部４１を形成する。開口部４１の形成方法の具体例としては、フォトリソグラフィによりパターニングした後、ボンディングパッド４２上の保護膜３２をエッチングにより除去する方法等が挙げられる。

次に、第１７工程では、センサ領域１２以外（本実施の形態では、ロジック領域１４）をフォトレジスト４６で覆い、センサ領域１２の表面を露出させる。本実施の形態では、イオン感応膜４０をセンサ領域１２全体（全面）に形成しているため、このようにセンサ領域１２の表面を露出させる。なお、イオン感応膜４０を設ける領域（表面）を露出させるようにすればよく、例えば、センサ部１６のみにイオン感応膜４０を設ける場合は、センサ部１６の表面を露出させればよい。

次に、図５に示すように、第１８工程では、保護膜３２の表面にイオン感応膜４０を形成する。イオン感応膜４０の形成方法は、特に限定されず、イオン感応膜４０の材質に応じた方法を用いればよい、例えば、イオン感応膜４０の材質となる金属酸化物を含む溶媒を塗布した後、溶媒を揮発させることにより形成してもよい。

次に、第１９工程では、フォトレジスト４６、及びセンサ領域１２以外に形成されたイオン感応膜４０を除去することにより、センサ領域１２のみにイオン感応膜４０が形成された状態にする。

本実施の形態では、このように上述の第１〜第１９工程により、図１に示した半導体装置１０が製造される。本実施の形態の半導体装置１０は、ＣＭＰ法により、ゲート配線３６Ａ上にセンサ用電極３８を形成しているため、センサ用電極３８とゲート配線３６Ａとの段差は、５０Å程度よりも小さい。従って、本実施の形態の半導体装置１０は、センサ領域１２の表面が平坦化されている。

次に、本実施の形態の半導体装置１０の動作について説明する。

半導体装置１０をＩＳＦＥＴとして動作させるために、半導体装置１０（センサ用ＦＥＴ２１Ａ及びロジック用ＦＥＴ２１Ｂ）を駆動及び制御するための電圧が印加される。

水溶液中のイオン濃度を検出する場合、半導体装置１０のセンサ領域１２（少なくともセンサ部１６）を検出対象の水溶液に浸ける。半導体装置１０は、水溶液中のイオンに反応し、イオン感応膜４０の電位状態が変化する。イオン感応膜４０の電位の変化に応じて、センサ用電極３８の電位が変化する。さらに、センサ用電極３８の電位の変化に応じて、ゲート配線３６Ａ及びコンタクト３４Ａを介してセンサ用電極３８と電気的に接続されているセンサ用ＦＥＴ２１Ａのゲート電極２８Ａの電位が変化する。

当該電位の変化をロジック領域１４のロジック用ＦＥＴ２１Ｂを用いて、参照電圧と比較し、増幅することにより、水溶液中のイオン濃度（具体的にはｐＨ）に応じた電圧がボンディングパッド４２を介して、外部装置に出力される。

外部装置では、電圧とイオン濃度との対応関係が予め得られており、当該対応関係に基づいて、半導体装置１０から出力された電圧に応じたイオン濃度を得ることができる。
［第２の実施の形態］
本実施の形態では、第１の実施の形態で示した半導体装置１０（図１参照）の製造方法において、第１の実施の形態と工程の一部が異なる場合について説明する。

本実施の形態の半導体装置１０の製造方法では、センサ用電極３８の形成方法が、第１の実施の形態と異なっている。図６には、本実施の形態の半導体装置１０の製造方法におけるセンサ用電極３８の形成方法（第１４工程）を説明するための説明図を示す。

第１工程〜第１３工程は、第１の実施の形態と同様である。本実施の形態では、第１の実施の形態で説明した第１３工程の終了後、図６に示した第１４工程に進む。第１４工程では、開口部３７に電解メッキ法により金属膜３９を形成することにより、センサ用電極３８を形成する。なお、センサ用電極３８（金属膜３９）の形成方法は、電解メッキ法によりセンサ用電極３８（金属膜３９）を形成する方法であれば限定されない。

このように本実施の形態の製造方法では、電解メッキ法により、開口部３７に金属膜３９を形成することによりセンサ用電極３８を形成しているため、開口部３７以外の保護膜３２上には、金属膜３９が形成されない。従って、第１の実施の形態と異なり、保護膜３２上の金属膜３９を除去する工程（第１の実施の形態の第１５工程）が不要となる。そのため、本実施の形態では、第１４工程の後、第１の実施の形態で説明した第１６工程〜第１９工程を、第１５工程〜第１８工程として実施することにより、図１に示した半導体装置１０が製造される。

なお、第１の実施の形態のようにＣＭＰ法によりセンサ用電極３８を形成する場合の方が、本実施の形態のように電解メッキ法によりセンサ用電極３８を形成する場合に比べて表面が平坦化され、保護膜３２との段差が抑制されるが、電解メッキ法によりセンサ用電極３８を形成した場合であっても、保護膜３２との段差が十分に抑制され、センサ領域１２の表面が平坦化される。

このようにして製造された本実施の形態の半導体装置１０は、第１の実施の形態の半導体装置１０と同様に動作する。

以上説明したように、上記各実施の形態の半導体装置１０は、センサ領域１２及びロジック領域１４を備えている。ロジック領域１４は、ロジック用ＦＥＴ２１Ｂ及びボンディングパッド４２を備えている。センサ領域１２は、センサ部１６及びセンサ用ＦＥＴ２１Ａを備えている。センサ部１６は、ゲート配線３６Ａ、センサ用電極３８、及びイオン感応膜４０を備えている。絶縁膜３０上には、ゲート配線３６Ａ、配線３６Ａ１、３６Ａ２、及びボンディングパッド４２が形成されている。ゲート配線３６Ａは、センサ用ＦＥＴ２１Ａのゲート電極２８Ａとコンタクト３４Ａを介して電気的に接続されている。ゲート配線３６Ａ、配線３６Ａ１、Ａ２、及びボンディングパッド４２上には、保護膜３２が形成されている。ボンディングパッド４２上の保護膜３２には、開口部が形成されている。また、ゲート配線３６Ａ上には、保護膜３２の開口部３７を埋めるように、センサ用電極３８が積層されている。保護膜３２の厚さは、ゲート配線３６Ａの厚さよりも厚く、また、センサ用電極３８の厚さよりも厚い。センサ領域１２全体を覆うように保護膜３２及びセンサ用電極３８の表面には、イオン感応膜４０が形成されている。

このように上記各実施の形態の半導体装置１０では、ゲート配線３６Ａ上には、保護膜３２が除去された開口部３７を埋めるように、センサ用電極３８が積層されている。ゲート配線３６Ａ及びセンサ用電極３８が積層された厚さは、保護膜３２の厚さと等しいとみなせる所定の範囲内となっており、センサ用電極３８の表面と、保護膜３２の表面とは面一になっている。

従って、本実施の形態の半導体装置１０では、センサ用電極３８と保護膜３２との段差が抑制されるため、センサ領域１２の表面が平坦化される。そのため、従来のＩＳＦＥＴに比べて、センサ領域１２の平坦度を向上させることができる。従来のＩＳＦＥＴの具体例として、図８には、特許文献１に示した従来のＩＳＦＥＴである半導体装置の概略構成図を示す。図８に示した従来のＩＳＦＥＴのセンサ部では、外装膜及び保護膜中に設けられた開口部にイオン感応膜が形成されている。そのため、従来のＩＳＦＥＴ（半導体装置）では、センサ領域に、センサ部に起因する開口部が形成されているため、センサ領域の表面には凹凸が生じている。一方、本実施の形態の半導体装置１０では、センサ領域１２の表面が平坦化されているため、例えば、感度を向上させることができる。

なお、ゲート配線３６Ａ及びセンサ用電極３８の大きさは、上記各実施の形態に限らず、例えば、同じ大きさとしてもよいが、上記各実施の形態のように、ゲート配線３６Ａの大きさがセンサ用電極３８の大きさよりも大きい方が好ましい。また同様に、ゲート電極２８Ａの大きさも上記各実施の形態に限らず、例えば、ゲート配線３６Ａと同じ大きさとしてもよいが、上記各実施の形態のように、ゲート配線３６Ａよりも小さい方が好ましく、さらには、センサ用電極３８よりも小さい方が好ましい。

また、上記各実施の形態の半導体装置１０では、１層の金属配線（配線３６Ａ、３６Ａ１、３６Ａ２）を用いた半導体装置について説明したがこれに限らず、金属配線を多層化してもよい。図７には、金属配線を３層とした場合の半導体装置の具体例を示す。図７に示した半導体装置５０のセンサ領域５２、ロジック領域５４、及びセンサ部５６が、図１に示した半導体装置１０のセンサ領域１２、ロジック領域１４、及びセンサ部１６にそれぞれ対応している。

半導体装置５０は、基板６０の主表面に、Ｌｏｃｏｓ酸化膜６２、センサ用ＦＥＴ６１Ａ、及びロジック用ＦＥＴ６１Ｂが形成されている。センサ用ＦＥＴ６１Ａは、ソース／ドレイン拡散層６４Ａ１、６４Ａ２、酸化膜６６Ａ、及びゲート電極６８Ａを備えている。また、ロジック用ＦＥＴ６１Ｂは、ソース／ドレイン拡散層６４Ｂ１、６４Ｂ２、酸化膜６６Ｂ、及びゲート電極６８Ｂを備えている。第１の金属配線層では、上記各実施の形態の半導体装置１０の金属層（図１参照）と同様に、絶縁膜７０Ａ中に、コンタクト７４Ａ、７４Ａ１、７４Ａ２、７４Ｂが形成されている。第２の金属配線層では、絶縁膜７０Ｂに、複数の配線７６及び複数のコンタクト７４が形成されており、同様に、第３の金属配線層では、絶縁膜７０Ｃに、複数の配線７６及び複数のコンタクト３４形成されている。第３の金属層上には、ゲート配線７６Ａ及びボンディングパッド８２、及び保護膜７２が形成されている。ゲート配線７６Ａ上には、保護膜７２の開口部７７を埋めるようにセンサ用電極７８が形成されている。保護膜７２及びセンサ用電極７８の表面には、センサ領域５２の全体を覆うようにイオン感応膜８０が形成されている。また、ゲート配線７６Ａは、ゲート電極６８Ａと電気的に接続されている。ボンディングパッド８２はゲート電極６８Ｂと電気的に接続されている。図７に示した半導体装置５０のように、金属配線を多層化した場合でも、センサ用電極７８と保護膜７２との段差が抑制されるため、センサ部５６の表面の平坦度が向上する。

また、上記各実施の形態では、センサ領域１２に１つのセンサ部１６及びセンサ用ＦＥＴ２１Ａを備えた場合を示したがこれに限らず、センサ部１６及びセンサ用ＦＥＴ２１Ａの数は、限定されるものではなく、半導体装置１０の感度等に応じて定めればよい。また同様に、ロジック領域１４のロジック用ＦＥＴ２１Ｂも限定されるものではない。

また、その他の上記各実施の形態で説明した半導体装置１０、センサ領域１２、及びロジック領域１４の構成、製造方法、及び動作は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。

１０半導体装置
１２センサ領域
１４ロジック領域
１６センサ部
２０基板
２１Ａセンサ用ＦＥＴ、２１Ｂロジック用ＦＥＴ
２８Ａ、２８Ｂゲート電極
３０絶縁膜
３２保護膜
３６Ａゲート配線
３８センサ用電極
４０イオン感応膜
４２ボンディングパッド

Claims

基板の主表面に形成されたセンサ用電界効果トランジスタ、
及びセンサ部
を含むセンサ領域と、
ロジック用電界効果トランジスタ、
及び前記ロジック用電界効果トランジスタのゲート電極と電気的に接続されており、前記ロジック用電界効果トランジスタ上に絶縁膜を介して形成されたボンディングパッド
を含み、前記センサ領域からの出力を出力するロジック領域と、
を備え、
前記センサ部は、
前記センサ用電界効果トランジスタのゲート電極に電気的に接続されており、前記絶縁膜上に形成された保護膜よりも薄く、前記センサ用電界効果トランジスタ上に前記絶縁膜を介して形成され、前記ボンディングパッドの材料と同じ材料で構成されたゲート配線と、
前記保護膜よりも薄く、前記ゲート配線上に積層されて形成されたセンサ用電極と、
前記センサ用電極上に形成されたイオン感応膜と、
を有する、
半導体装置。
前記ゲート配線及び前記センサ用電極が積層された厚さが、前記保護膜の厚さと等しいとみなせる所定の範囲内である、
請求項１に記載の半導体装置。
前記センサ用電極の表面と、前記保護膜の表面とが面一に形成されている、
請求項１または請求項２に記載の半導体装置。
前記ゲート配線及び前記センサ用電極が積層された厚さが、前記ボンディングパッドの厚さよりも厚い、
請求項１から請求項３のいずれか１項に記載の半導体装置。
前記ゲート配線の厚さが、前記ボンディングパッドの厚さと等しい、
請求項１から請求項３のいずれか１項に記載の半導体装置。
前記ゲート配線の前記基板の主表面に対する大きさは、前記センサ用電極の前記基板の主表面に対する大きさよりも大きい、
請求項１から請求項５のいずれか１項に記載の半導体装置。
前記ゲート配線の前記基板の主表面に対する大きさは、前記センサ用電界効果トランジスタのゲート電極の前記基板の主表面に対する大きさよりも大きい、
請求項１から請求項６のいずれか１項に記載の半導体装置。
前記センサ用電極の前記基板の主表面に対する大きさは、前記センサ用電界効果トランジスタのゲート電極の前記基板の主表面に対する大きさよりも大きい、
請求項１から請求項７のいずれか１項に記載の半導体装置。
前記イオン感応膜は、前記センサ領域の表面全体を覆っている、
請求項１から請求項８のいずれか１項に記載の半導体装置。
基板の主表面のセンサ領域にセンサ用電界効果トランジスタ、及びロジック領域にロジック用電界効果トランジスタを形成する工程と、
前記基板の前記センサ用電界効果トランジスタ及びロジック用電界効果トランジスタ上に絶縁膜を形成する工程と、
前記センサ用電界効果トランジスタのゲート電極と電気的に接続されたゲート配線と、前記ゲート配線の材料と同じ材料で構成され、前記ロジック用電界効果トランジスタのゲート電極と電気的に接続されたボンディングパッドと、を前記絶縁膜上に形成する工程と、
前記ゲート配線及び前記ボンディングパッドの形成後に前記絶縁膜上に保護膜を形成する工程と、
前記ゲート配線上の前記保護膜を除去して開口部を形成し、該開口部の前記ゲート配線上にセンサ用電極を形成する工程と、
前記ボンディングパッド上の保護膜を除去して開口部を形成する工程と、
前記センサ領域内の前記センサ用電極上を含む領域にイオン感応膜を形成する工程と、
を備えた半導体装置の製造方法。
前記センサ用電極を形成する工程では、開口部を形成した後、前記保護膜上に金属膜を形成し、前記開口部以外に形成された該金属膜をＣＭＰ法により除去することにより前記センサ用電極を形成する、
請求項１０に記載の半導体装置の製造方法。
前記センサ用電極を形成する工程では、開口部に電解メッキ法により、金属膜を形成することにより前記センサ用電極を形成する、
請求項１０に記載の半導体装置の製造方法。