JP2013187512A - 半導体装置 - Google Patents

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Abstract

【課題】容易かつ低コストで貫通電極を形成できる構造をもつ半導体装置を提供する。
【解決手段】半導体装置は、半導体基板3の主表面3aに形成されたトランジスタ17,19と、半導体基板3の主表面3a側から裏面3b側に貫通した貫通孔7内に導電材料9が充填されて形成された貫通電極11とを備えている。貫通孔7は、半導体基板3の主表面3aに形成された凹部5の底面から半導体基板3の裏面3bに貫通して形成されている。
【選択図】図1

Description

本発明は、半導体装置に関し、特に、半導体基板の前記主表面に形成された素子と、その半導体基板の主表面側から裏面側に貫通した貫通孔内に導電材料が充填されて形成された貫通電極を備えた半導体装置に関するものである。
システムの高密度化や高速化のために、半導体装置を積層して実装する技術がある。その積層化のために、半導体基板を貫通させて電極を形成した貫通電極を備えた半導体装置がある(例えば特許文献1を参照。)。
図8は貫通電極を備えた従来の半導体装置を説明するための概略的な断面図である。
貫通電極領域101において、半導体基板103に貫通孔105が形成されている。貫通孔105は半導体基板103の主表面103aから裏面103bに貫通している。貫通孔105内に導電材料107が埋め込まれて貫通電極109が形成されている。半導体基板103と導電材料107は貫通孔105の内壁表面に形成された絶縁膜111によって絶縁されている。
貫通電極領域101とは異なる位置に設けられた素子領域113において、半導体基板103の主表面103aにNchトランジスタ115とPchトランジスタ117が形成されている。
半導体基板103の主表面103a上に層間絶縁膜119が形成されている。貫通電極109とトランジスタ115,117は層間絶縁膜119で覆われている。
層間絶縁膜119の所定の位置にコンタクトホール121が形成されている。コンタクトホール121は、貫通電極109の導電材料105の上面位置とトランジスタ115,117の各端子の位置に対応して設けられている。
コンタクトホール121内及び層間絶縁膜119上に金属材料からなる金属配線123a,123b,123c,123dが形成されている。金属配線123aは貫通電極109と素子の端子を電気的に接続している。図8において、金属配線123aは、貫通電極109と、Nchトランジスタ115のソース又はドレインとを電気的に接続している。
層間絶縁膜119上に最終保護膜125が形成されている。金属配線123a,123b,123c,123dは最終保護膜125で覆われている。
半導体基板103の裏面103b上に裏面絶縁膜127が形成されている。貫通電極109に対応する位置で裏面絶縁膜127にコンタクトホール129が形成されている。コンタクトホール129内及び裏面絶縁膜127上に金属材料からなる裏面電極131が形成されている。
図8の従来技術において、半導体基板103の厚みは、半導体装置の製造工程において裏面103b側が研磨されて薄くされることが一般的である。例えば、研磨前の厚みが600〜800μm(マイクロメートル)の半導体基板103の主表面103a側に貫通電極109やトランジスタ115,117等が形成され、さらに最終保護膜125が形成された後、裏面103b側が研磨される。半導体基板103の厚みは最終的に例えば200μm程度にされる。
貫通電極109について、最終的な貫通孔105の深さは200μm程度である。半導体装置の製造工程において、主表面103b側から貫通孔105を形成するための穴が形成される際、その穴の深さは半導体基板103の研磨後の厚みよりも深く設定される。半導体基板103の裏面103b側の研磨後に貫通電極109の端部が裏面103bに確実に露出するようにするためのである。例えば、最終的な貫通孔105の深さが200μm程度である場合、貫通孔105を形成するための穴は研磨工程でのバラツキを考慮して250μmの深さで形成される。
貫通孔105形成用の穴を半導体基板に250μmの深さで安定して形成するためには、その穴の開口を例えば5μm程度にまで大きくする必要がある。穴の開口が大きくなると、その穴に埋め込む導電材料の膜厚を大きくする必要がある。これらに起因して、穴あけ工程、導電材料の埋め込み工程及び導電材料膜のエッチング工程の処理時間が長くなり、スループットが悪く、コストが高くなるという問題があった。
また、半導体基板103の最終的な膜厚を100μm程度まで薄くすることも考えられるが、その場合、従来の評価装置が使用できないことや、半導体基板103が割れ易くなるなど、実用的ではない。
また、貫通電極を半導体基板103の裏面103b側から形成することも考えられるが、通常の半導体装置製造工程の完了後に、新たな工程として、半導体基板103の裏面103bに穴あけ加工する工程などが必要であり、コストが高くなる。
本発明は、半導体基板に貫通電極を備えた半導体装置において、容易かつ低コストで貫通電極を形成できる構造をもつ半導体装置を提供することを目的とする。
本発明にかかる半導体装置は、半導体基板の主表面に形成された素子と、その半導体基板の主表面側から裏面側に貫通した貫通孔内に導電材料が充填されて形成された貫通電極とを備えた半導体装置であって、上記貫通孔は上記半導体基板の上記主表面に形成された凹部の底面から上記半導体基板の上記裏面に貫通して形成されていることを特徴とするものである。
本発明の半導体装置において、貫通電極を形成するための貫通孔は半導体基板の主表面に形成された凹部の底面から半導体基板の裏面に貫通して形成されている。したがって、貫通孔を形成するための穴を半導体基板に形成する際、当該穴の深さを従来技術に比べて浅くできる。これにより、本発明の半導体装置は容易かつ低コストで貫通電極を形成できる構造をもっている。
本発明の一実施例を説明するための概略的な断面図である。 図1に示された半導体装置の製造工程の一例を説明するための工程断面図である。 図2の続きの工程を説明するための工程断面図である。 図3の続きの工程を説明するための工程断面図である。 本発明の他の実施例を説明するための概略的な断面図である。 図5に示された半導体装置の製造工程の一例を説明するための工程断面図である。 本発明のさらに他の実施例を説明するための概略的な断面図である。 従来の半導体装置を説明するための概略的な断面図である。
図1は、本発明の一実施例を説明するための概略的な断面図である。
貫通電極領域1において、半導体基板3の主表面3aに凹部5が形成されている。また、貫通電極領域1において、半導体基板3に複数の貫通孔7が形成されている。貫通孔7は凹部5の底面から半導体基板3の裏面3bに貫通して形成されている。例えば、半導体基板3の厚みは200μm程度である。凹部5の深さは100μm程度である。貫通孔7の深さは100μm程度である。貫通孔7の内径は3μm程度である。
貫通孔7内に導電材料9が埋め込まれて貫通電極11が形成されている。半導体基板3と導電材料9は、貫通孔7の内壁表面、凹部5の表面及び主表面3aの表面に形成された絶縁膜13によって絶縁されている。導電材料9の一部分9aは貫通孔7内から凹部5の底面上及び側面を介して主表面3a上に導かれている。導電材料9の表面に貫通電極保護用絶縁膜15が形成されている。
貫通電極領域1とは異なる位置に設けられた素子領域16において、半導体基板3の主表面3aにNchトランジスタ17とPchトランジスタ19が形成されている。例えば、半導体基板3はP型シリコン基板である。Nchトランジスタ17は、半導体基板3の主表面3a側に形成されたP型ウェル(図示は省略)内に互いに間隔をもって形成されたN型のソース17s及びドレイン17dと、ソース17sとドレイン17dの間のP型ウェル上にゲート絶縁膜を介して形成されたゲート電極17gとを備えている。Pchトランジスタ19は、半導体基板3の主表面3a側に形成されたN型ウェル19n内に互いに間隔をもって形成されたP型のソース19s及びドレイン19dと、ソース19sとドレイン19dの間のN型ウェル19n上にゲート絶縁膜を介して形成されたゲート電極19gとを備えている。
半導体基板3の主表面3a上に層間絶縁膜21が形成されている。貫通電極保護用絶縁膜15とトランジスタ17,19は層間絶縁膜27で覆われている。
層間絶縁膜21の所定の位置にコンタクトホール23が形成されている。コンタクトホール23は、半導体基板3の主表面3a上に配置された導電材料部分9aの上と、トランジスタ17,19の各端子の上に対応して設けられている。導電材料部分9a上のコンタクトホール23は貫通電極保護用絶縁膜15も貫通している。
コンタクトホール23内及び層間絶縁膜21上に金属材料からなる金属配線25a,25b,25c,25dが形成されている。金属配線25aは貫通電極11と素子の端子を電気的に接続している。図1において、金属配線25aは、導電材料部分9aと、Nchトランジスタ17のソース又はドレインとを電気的に接続している。
層間絶縁膜21上に最終保護膜27が形成されている。金属配線25a,25b,25c,25dは最終保護膜125で覆われている。
半導体基板3の裏面3b上に裏面絶縁膜29が形成されている。貫通電極11の導電材料9の裏面3b側の端面位置に対応して裏面絶縁膜29にコンタクトホール31が形成されている。コンタクトホール31内及び裏面絶縁膜29上に金属材料からなる裏面電極33が形成されている。
この実施例の半導体装置において、貫通電極11を形成するための貫通孔7は、半導体基板3の主表面3aに形成された凹部5の底面から半導体基板3の裏面3bに貫通して形成されている。したがって、貫通孔7を形成するための穴を半導体基板3に形成する際、当該穴の深さを従来技術に比べて浅くできる。
例えば、貫通孔7の深さは100μmであり、従来技術の貫通孔103(図8を参照。)の深さ(200μm)よりも浅い。これにより、貫通孔7用の穴を形成するためのエッチング工程での形状異常や、導電材料9の埋め込み不良を抑制することができる。このように、この実施例の半導体装置は容易かつ低コストで貫通電極11を形成できる構造をもっている。
さらに、半導体基板3の厚みに関して、凹部5の形成部分のみが薄くされているので、半導体基板3の厚みを従来技術と比べて薄くする必要はない。これにより、従来の評価装置をそのまま使用できる。また、半導体基板3の割れを防止できる。
さらに、貫通電極11を形成するために半導体基板3の裏面3b側から半導体基板3を加工する必要はないので、裏面電極33の形成工程について、従来の半導体装置の製造技術をそのまま適用することができる。
この実施例の半導体装置において、貫通電極11を形成するための導電材料9の一部分9aは、貫通孔7内から凹部5の底面上及び側面を介して主表面3a上に導かれている。導電材料部分9aは素子の端子と貫通電極11とを電気的に接続するための配線の一部を構成している。また、導電材料9の電位をとるためのコンタクトホール23は導電材料部分9aの上に形成されている。
仮に、導電材料9の電位をとるためのコンタクトホールが凹部5上で形成されている場合、素子領域16と凹部5の形成領域とで写真製版工程での焦点深度が合わない。したがって素子領域16に形成するコンタクトホール23と、凹部5上に形成するコンタクトホールとをそれぞれ別々の写真製版工程及びエッチング工程で形成する必要が生じる。
これに対し、この実施例のように、導電材料9の電位をとるためのコンタクトホール23が導電材料部分9aの上に形成されているようにすれば、素子領域16に形成するコンタクトホール23と、導電材料9の電位をとるためのコンタクトホール23とを同一の写真製版工程及びエッチング工程によって同時に形成することができる。これにより、この実施例の構成は、導電材料9の電位をとるためのコンタクトホール23が凹部5上で形成されている場合に比べて、製造工程の増加を抑制できる。
また、この実施例の半導体装置において、導電材料9の表面に貫通電極保護用絶縁膜15が形成されている。貫通電極保護用絶縁膜15は、Nchトランジスタ17及びPchトランジスタ19を形成するときの不純物のオートドーピング時において、不純物が導電材料9側へ突き抜けない程度の膜厚及び材料で形成されている。これにより、上記オートドーピング時に導電材料9に不純物が導入されてデバイス特性の変動やバラツキが生じることが抑制されている。この効果は、導電材料9が、高濃度の不純物が導入されたポリシリコンで形成されている場合に特に有効である。ただし、導電材料9の材料はポリシリコンに限定されず、他の材料であってもよい。
図2、図3及び図4は、図1に示された半導体装置の一実施例の製造工程の一例を説明するための工程断面図である。以下に説明する各工程のかっこ数字は図2、図3及び図4中のかっこ数字に対応している。
(1)厚みが600〜800μmの半導体基板3を用意する。半導体基板3は例えばシリコン基板やSOI(Silicon On Insulator)基板である。半導体基板3の主表面3aに絶縁膜35を形成する。絶縁膜35の例として、熱酸化法又はCVD(Chemical Vapor Deposition)法で形成されたシリコン酸化膜、CVD法で形成されたシリコン窒化膜などが挙げられる。絶縁膜35の厚みは例えば100nm(ナノメートル)程度である。ただし、絶縁膜35の材料及び厚みはこれらに限定されない。
写真製版技術により、凹部5の形成予位置に開口をもつフォトレジスト37を形成する。フォトレジスト37の開口は、貫通電極領域1に形成され、素子領域16には形成されない。エッチング技術により、フォトレジスト37をマスクとして絶縁膜35に開口が形成される。例えば、絶縁膜35がシリコン酸化膜の場合、当該エッチングはHF(フッ酸)を用いたウエットエッチングによって行なわれる。ただし、絶縁膜35のエッチング方法はこれに限定されない。
(2)フォトレジスト37を除去する。エッチング技術により、絶縁膜35をマスクとして半導体基板3の主表面3aに凹部5が形成される。当該エッチングは、例えばKOH(水酸化カリウム)又はTMAH(テトラメチルアンモニウムハイドロオキサイド)を用いたウエットエッチングによって行なわれる。凹部5の深さは例えば100μm程度である。
(3)絶縁膜35を除去する。凹部5の表面を含む半導体基板3の主表面3aに絶縁膜39を形成する。例えば、絶縁膜39は上記工程(1)の絶縁膜35と同様にして形成される。写真製版技術により、貫通孔7の形成予位置に開口をもつフォトレジスト41を形成する。フォトレジスト41の開口は凹部5内に形成される。
エッチング技術により、フォトレジスト41をマスクとして絶縁膜39に開口が形成される。例えば、絶縁膜39がシリコン酸化膜の場合、当該エッチングはHFを用いたウエットエッチングによって行なわれる。ただし、絶縁膜39のエッチング方法はこれに限定されない。
(4)フォトレジスト41を除去する。例えば、ICP(Inductively Coupled Plasma)エッチャーを用いたドライエッチング技術により、絶縁膜39をマスクとして半導体基板3をエッチングして貫通孔用の穴7aを形成する。穴7aは、例えば凹部5の底面からの深さが150μm、開口径が3μmである。
穴7aのエッチング深さは最終的な半導体基板3の厚みを考慮して決定される。この例では、上記工程(2)で凹部5を形成するために100μm程度のエッチングを行なっているので、穴7aの底部は半導体基板3の主表面3aから250μmの深さに位置している。図1も参照して説明すると、最終の半導体基板3の厚みは200μmである。穴7aの底部を最終的な裏面3bの位置よりも50μm深くエッチングすることにより、裏面3bの研磨工程(後述する工程(9))で、確実に貫通孔7内に埋め込まれた導電材料9が裏面3bに露出するようにされている。
穴7aの深さ(150μm)は、従来技術における貫通孔105を形成するための穴(深さが250μm)に比べて浅い。これにより、従来技術に比べて、穴7aを形成するためのエッチング工程での形状異常が抑制される。
(5)半導体基板3の主表面3a、凹部5の側面及び底面、並びに穴7aの側面及び底面に絶縁膜13を形成する。絶縁膜13は例えば熱酸化法で形成されたシリコン酸化膜である。絶縁膜13の厚みは例えば1.0μmである。ただし、絶縁膜13の材料及び厚みはこれらに限定されない。
絶縁膜13上に導電材料9を形成する。導電材料9は、穴7aが埋め込まれる膜厚、例えば1.0μmで形成される。導電材料9は、例えばCVD法によって形成された、P型不純物を含むポリシリコンである。ただし、導電材料9の材料及び厚みはこれらに限定されない。
穴7aへの導電材料9の埋め込みに関して、穴7aの深さ(150μm)は、従来技術における貫通孔105を形成するための穴(深さが250μm)に比べて浅い。これにより、従来技術に比べて、穴7aへの導電材料9の埋め込み不良が従来技術に比べて抑制されている。
(6)写真製版技術及びエッチング技術により、導電材料9をパターニングして不要な導電材料9を除去する。導電材料9は少なくとも穴7a内に残される。また、導電材料9の一部分9aは、貫通孔7内から凹部5の底面上及び側面を介して主表面3a上に導かれるように残される。
(7)半導体基板3の主表面3a側の全面に貫通電極保護用絶縁膜15が形成される。写真製版技術及びエッチング技術により、貫通電極保護用絶縁膜15をパターニングする。貫通電極保護用絶縁膜15は導電材料9を覆うようにパターニングされる。
貫通電極保護用絶縁膜15の例として、熱酸化法又はCVD法で形成されたシリコン酸化膜、CVD法で形成されたシリコン窒化膜などが挙げられる。貫通電極保護用絶縁膜15の厚みは例えば1μm程度である。ただし、貫通電極保護用絶縁膜15の材料及び厚みはこれらに限定されない。また、貫通電極保護用絶縁膜15がシリコン酸化膜の場合、貫通電極保護用絶縁膜15のエッチングはHFを用いたウエットエッチングによって行なわれる。ただし、貫通電極保護用絶縁膜15のエッチング方法はこれに限定されない。
(8)公知の半導体装置の製造工程により、素子領域16にNchトランジスタ17及びPchトランジスタ19を形成する。さらに、公知の半導体装置の製造工程により、層間絶縁膜21、コンタクトホール23、金属配線25a,25b,25c,25d、及び最終保護膜27を形成する。
なお、導電材料9の表面に貫通電極保護用絶縁膜15が形成されているので、トランジスタ17,19の形成工程において、導電材料9に不純物が導入されることはない。これにより、導電材料9に不純物が導入されてデバイス特性の変動やバラツキが生じることが抑制されている。
また、コンタクトホール23の形成工程において、導電材料9の電位をとるためのコンタクトホール23は導電材料部分9aの上に形成される。これにより、素子領域16に形成するコンタクトホール23と、導電材料9の電位をとるためのコンタクトホール23とを同一の写真製版工程及びエッチング工程によって同時に形成することができる。
(9)公知技術により、半導体基板3の裏面3bの研磨処理を行なって半導体基板3の厚みを200μmにする。これにより、穴7aの底部が半導体基板3の裏面3bに露出し、貫通孔7が形成されるとともに貫通電極11が形成される。
半導体基板3の裏面3b上に裏面絶縁膜29を形成する。裏面絶縁膜29の例として、CVD法で形成されたシリコン酸化膜又はシリコン窒化膜が挙げられる。裏面絶縁膜29の厚みは例えば1μm程度である。ただし、裏面絶縁膜29の材料及び厚みはこれらに限定されない。
(10)図1を参照してこの工程を説明する。公知の半導体装置の製造工程により、裏面絶縁膜29にコンタクトホール31を形成し、さらに裏面電極33を形成する。裏面電極33は、例えばスパッタ法により形成されたアルミニウム膜、又はメッキ法により形成された銅膜である。裏面電極33の厚みは例えば1μm程度である。ただし、裏面電極33の材料及び厚みはこれらに限定されない。
このように、図1に示された実施例の半導体装置は、貫通電極11に関して、容易かつ低コストで形成される。
図5は、本発明の他の実施例を説明するための概略的な断面図である。図4において図1と同じ機能を果たす部分には同じ符号が付されている。
この実施例の半導体装置は、図1に示された半導体装置と比較して、凹部5の上方で層間絶縁膜21上に形成された金属材料が電極パッド25eを構成している点と、電極パッド25e上の最終保護膜27が除去されてパッド開口部27aが形成されている点で異なる。
電極パッド25eは凹部5の上方、すなわち貫通電極領域1に配置されている。電極パッド25eは金属配線25aと電気的に接続されている。
電極パッド25eは、例えば、製品特性の評価やトランジスタ等の特性評価を行なうためのテストパッドとして用いられる。電極パッド25eが半導体基板3の主表面3a側に形成されていることにより、それらの評価を裏面3bの加工の前にウエハ上で行なうことができる。さらに、従来用いられている評価装置を用いて評価を行なうことができる。ウエハ上で不良品の選別ができるので、不良品の後工程への流出が防止され、コストアップを抑えることができる。
また、電極パッド25eは、半導体装置を積層する場合の電極として用いられることもできる。
また、電極パッド25eは素子の形成が困難な凹部5の上方に配置されているので、半導体装置のサイズを増大させることなく、電極パッド25eの配置が可能である。
図6は、図5に示された半導体装置の実施例の製造工程の一例を説明するための工程断面図である。以下に説明する各工程のかっこ数字は図6中のかっこ数字に対応している。
(8−1)図2から図4を参照して説明した上記工程(1)から(8)と同様にして、半導体基板3に凹部5、穴7a、導電材料9、絶縁膜13、貫通電極保護用絶縁膜15、トランジスタ17,19、層間絶縁膜21、コンタクトホール23、金属配線25a,25b,25c,25d、最終保護膜27を形成する。なお、金属配線25a,25b,25c,25dの形成と同時に、凹部5の上方で層間絶縁膜21上に電極パッド25eが形成される。
公知の写真製版技術により、電極パッド25eの上方に開口43aをもつフォトレジスト43を最終保護膜27上に形成する。
(8−2)公知のエッチング技術により、フォトレジスト43をマスクとして最終保護膜27をエッチングする。これにより、電極パッド25e上の最終保護膜27にパッド開口部27aを形成する。フォトレジスト43を除去する。この状態で、電極パッド25eを用いて、製品特性の評価やトランジスタ等の特性評価を行なうことが可能である。
その後、図4と図1を参照して説明した上記工程(9),(10)と同様にして、半導体基板3の裏面3bの加工を行なって、図5に示された半導体装置の構造を得る。
図7は、本発明のさらに他の実施例を説明するための概略的な断面図である。
センサチップ45は図1に示された半導体装置と同様の構造をもつ。センサチップ45の素子領域16にセンサー素子が形成されている。センサー素子は半導体基板3の主表面3aの上方での周辺雰囲気の変化を電気的に検出するものである。センサー素子としては、例えばPN接合ダイオード、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)、サーミスタ、ボロメータ、サーモパイル、焦電体等を挙げることができる。
センサー素子の端子は、貫通電極11と電気的に接続されており、さらに貫通電極11を介して裏面端子33と電気的に接続されている(図1も参照。)。
半導体基板3の主表面3a側で、最終保護膜27上にセンサー素子を覆うカバー部材47が配置されている。カバー部材47は、例えば陽極接合や接着剤によって最終保護膜27上に接合されている。この実施例でのカバー部材47はレンズ機能を備えている。ただし、カバー部材47はレンズ機能を備えていなくてもよい。また、カバー部材47は、カバー部材47の内側と外側とを連通させるための開口を備えていてもよい。
このような半導体装置は、例えば赤外線センサー、温度センサー、湿度センサーとして用いられる。
センサー素子は半導体基板3の主表面3aの上方での周辺雰囲気の変化である、赤外線、温度、湿度等の被センシング物49の変化は、素子領域16のセンサー素子へ入力される。センサー素子の電気的出力値は貫通電極11を介して裏面電極33から出力される。
このような半導体装置において、貫通電極構造を用いることにより、ウエハレベルでカバー部材47とセンサチップ45を接合してセンサー製品を形成できるので、小さくてセンサー安価な製品が形成可能となる。
なお、センサー素子が配置された素子領域16において、センサー素子の種類によっては、センサー素子の上方の絶縁膜の一部又は全部が除去されていたり、センサー素子の下方の半導体基板3の一部又は全部が除去されていたりすることがある。
以上、本発明の実施例を説明したが、上記実施例での数値、材料、配置、個数等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記実施例では、凹部5の上方に金属配線又は電極パッド25eが配置されているが、本発明において凹部5の上方に金属配線又は電極パッドは形成されていなくてもよい。
また、上記実施例では導電材料9の表面に貫通電極保護用絶縁膜15が形成されているが、本発明において貫通電極保護用絶縁膜は形成されていなくてもよい。
また、素子領域16に形成される素子は上記実施例で挙げられたものに限定されない。なお、ここでの素子には、半導体を含む半導体素子に限らず、例えば金属材料からなる素子など、半導体基板の主表面上に形成されたいかなる素子も含まれる。
また、本発明が適用される半導体装置はセンサー製品に限定されない。本発明は、半導体基板の主表面に形成された半導体素子と、その半導体基板の主表面側から裏面側に貫通した貫通孔内に導電材料が充填されて形成された貫通電極とを備えた半導体装置であれば、どのような構成の半導体装置に対しても適用可能である。
3 半導体基板
3a 半導体基板の主表面
3b 半導体基板の裏面
5 凹部
7 貫通孔
9 導電材料
9a 主表面上に導かれた導電材料部分
11 貫通電極
15 貫通電極保護用絶縁膜
17,19 トランジスタ(半導体素子)
21 層間絶縁膜
23 コンタクトホール
25a 金属配線
25e 電極パッド
47 カバー部材
特開2010−50156号公報

Claims (5)

  1. 半導体基板の主表面に形成された素子と、その半導体基板の主表面側から裏面側に貫通した貫通孔内に導電材料が充填されて形成された貫通電極とを備えた半導体装置において、
    前記貫通孔は前記半導体基板の前記主表面に形成された凹部の底面から前記半導体基板の前記裏面に貫通して形成されていることを特徴とする半導体装置。
  2. 前記貫通電極の前記導電材料の一部分は前記貫通孔内から前記凹部の底面上及び側面を介して前記主表面上に導かれており、
    前記主表面上に形成された層間絶縁膜と、
    前記主表面上に配置された前記導電材料部分の上及び前記素子の端子の上で前記層間絶縁膜に形成されたコンタクトホールと、
    前記素子の端子と前記貫通電極とを電気的に接続するために前記コンタクトホール内及び前記層間絶縁膜上に形成された金属配線と、をさらに備えている請求項1に記載の半導体装置。
  3. 前記凹部の上方で前記層間絶縁膜上に配置され、前記金属配線と電気的に接続されている電極パッドをさらに備えている請求項2に記載の半導体装置。
  4. 前記導電材料の表面に形成された貫通電極保護用絶縁膜をさらに備えている請求項1から3のいずれか一項に記載の半導体装置。
  5. 前記素子は前記半導体基板の前記主表面の上方での周辺雰囲気の変化を電気的に検出するセンサー素子であって、
    前記センサー素子の端子は前記貫通電極と電気的に接続されており、
    前記半導体基板の前記主表面側に前記センサー素子を覆うカバー部材が配置されている請求項1から4のいずれか一項に記載の半導体装置。
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