JP2013187512A - 半導体装置 - Google Patents

Abstract

【課題】容易かつ低コストで貫通電極を形成できる構造をもつ半導体装置を提供する。
【解決手段】半導体装置は、半導体基板３の主表面３ａに形成されたトランジスタ１７，１９と、半導体基板３の主表面３ａ側から裏面３ｂ側に貫通した貫通孔７内に導電材料９が充填されて形成された貫通電極１１とを備えている。貫通孔７は、半導体基板３の主表面３ａに形成された凹部５の底面から半導体基板３の裏面３ｂに貫通して形成されている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、半導体基板の前記主表面に形成された素子と、その半導体基板の主表面側から裏面側に貫通した貫通孔内に導電材料が充填されて形成された貫通電極を備えた半導体装置に関するものである。

システムの高密度化や高速化のために、半導体装置を積層して実装する技術がある。その積層化のために、半導体基板を貫通させて電極を形成した貫通電極を備えた半導体装置がある（例えば特許文献１を参照。）。

図８は貫通電極を備えた従来の半導体装置を説明するための概略的な断面図である。
貫通電極領域１０１において、半導体基板１０３に貫通孔１０５が形成されている。貫通孔１０５は半導体基板１０３の主表面１０３ａから裏面１０３ｂに貫通している。貫通孔１０５内に導電材料１０７が埋め込まれて貫通電極１０９が形成されている。半導体基板１０３と導電材料１０７は貫通孔１０５の内壁表面に形成された絶縁膜１１１によって絶縁されている。

貫通電極領域１０１とは異なる位置に設けられた素子領域１１３において、半導体基板１０３の主表面１０３ａにＮｃｈトランジスタ１１５とＰｃｈトランジスタ１１７が形成されている。

半導体基板１０３の主表面１０３ａ上に層間絶縁膜１１９が形成されている。貫通電極１０９とトランジスタ１１５，１１７は層間絶縁膜１１９で覆われている。
層間絶縁膜１１９の所定の位置にコンタクトホール１２１が形成されている。コンタクトホール１２１は、貫通電極１０９の導電材料１０５の上面位置とトランジスタ１１５，１１７の各端子の位置に対応して設けられている。

コンタクトホール１２１内及び層間絶縁膜１１９上に金属材料からなる金属配線１２３ａ，１２３ｂ，１２３ｃ，１２３ｄが形成されている。金属配線１２３ａは貫通電極１０９と素子の端子を電気的に接続している。図８において、金属配線１２３ａは、貫通電極１０９と、Ｎｃｈトランジスタ１１５のソース又はドレインとを電気的に接続している。

層間絶縁膜１１９上に最終保護膜１２５が形成されている。金属配線１２３ａ，１２３ｂ，１２３ｃ，１２３ｄは最終保護膜１２５で覆われている。
半導体基板１０３の裏面１０３ｂ上に裏面絶縁膜１２７が形成されている。貫通電極１０９に対応する位置で裏面絶縁膜１２７にコンタクトホール１２９が形成されている。コンタクトホール１２９内及び裏面絶縁膜１２７上に金属材料からなる裏面電極１３１が形成されている。

図８の従来技術において、半導体基板１０３の厚みは、半導体装置の製造工程において裏面１０３ｂ側が研磨されて薄くされることが一般的である。例えば、研磨前の厚みが６００〜８００μｍ（マイクロメートル）の半導体基板１０３の主表面１０３ａ側に貫通電極１０９やトランジスタ１１５，１１７等が形成され、さらに最終保護膜１２５が形成された後、裏面１０３ｂ側が研磨される。半導体基板１０３の厚みは最終的に例えば２００μｍ程度にされる。

貫通電極１０９について、最終的な貫通孔１０５の深さは２００μｍ程度である。半導体装置の製造工程において、主表面１０３ｂ側から貫通孔１０５を形成するための穴が形成される際、その穴の深さは半導体基板１０３の研磨後の厚みよりも深く設定される。半導体基板１０３の裏面１０３ｂ側の研磨後に貫通電極１０９の端部が裏面１０３ｂに確実に露出するようにするためのである。例えば、最終的な貫通孔１０５の深さが２００μｍ程度である場合、貫通孔１０５を形成するための穴は研磨工程でのバラツキを考慮して２５０μｍの深さで形成される。

貫通孔１０５形成用の穴を半導体基板に２５０μｍの深さで安定して形成するためには、その穴の開口を例えば５μｍ程度にまで大きくする必要がある。穴の開口が大きくなると、その穴に埋め込む導電材料の膜厚を大きくする必要がある。これらに起因して、穴あけ工程、導電材料の埋め込み工程及び導電材料膜のエッチング工程の処理時間が長くなり、スループットが悪く、コストが高くなるという問題があった。

また、半導体基板１０３の最終的な膜厚を１００μｍ程度まで薄くすることも考えられるが、その場合、従来の評価装置が使用できないことや、半導体基板１０３が割れ易くなるなど、実用的ではない。

また、貫通電極を半導体基板１０３の裏面１０３ｂ側から形成することも考えられるが、通常の半導体装置製造工程の完了後に、新たな工程として、半導体基板１０３の裏面１０３ｂに穴あけ加工する工程などが必要であり、コストが高くなる。

本発明は、半導体基板に貫通電極を備えた半導体装置において、容易かつ低コストで貫通電極を形成できる構造をもつ半導体装置を提供することを目的とする。

本発明にかかる半導体装置は、半導体基板の主表面に形成された素子と、その半導体基板の主表面側から裏面側に貫通した貫通孔内に導電材料が充填されて形成された貫通電極とを備えた半導体装置であって、上記貫通孔は上記半導体基板の上記主表面に形成された凹部の底面から上記半導体基板の上記裏面に貫通して形成されていることを特徴とするものである。

本発明の半導体装置において、貫通電極を形成するための貫通孔は半導体基板の主表面に形成された凹部の底面から半導体基板の裏面に貫通して形成されている。したがって、貫通孔を形成するための穴を半導体基板に形成する際、当該穴の深さを従来技術に比べて浅くできる。これにより、本発明の半導体装置は容易かつ低コストで貫通電極を形成できる構造をもっている。

本発明の一実施例を説明するための概略的な断面図である。 図１に示された半導体装置の製造工程の一例を説明するための工程断面図である。 図２の続きの工程を説明するための工程断面図である。 図３の続きの工程を説明するための工程断面図である。 本発明の他の実施例を説明するための概略的な断面図である。 図５に示された半導体装置の製造工程の一例を説明するための工程断面図である。 本発明のさらに他の実施例を説明するための概略的な断面図である。 従来の半導体装置を説明するための概略的な断面図である。

図１は、本発明の一実施例を説明するための概略的な断面図である。
貫通電極領域１において、半導体基板３の主表面３ａに凹部５が形成されている。また、貫通電極領域１において、半導体基板３に複数の貫通孔７が形成されている。貫通孔７は凹部５の底面から半導体基板３の裏面３ｂに貫通して形成されている。例えば、半導体基板３の厚みは２００μｍ程度である。凹部５の深さは１００μｍ程度である。貫通孔７の深さは１００μｍ程度である。貫通孔７の内径は３μｍ程度である。

貫通孔７内に導電材料９が埋め込まれて貫通電極１１が形成されている。半導体基板３と導電材料９は、貫通孔７の内壁表面、凹部５の表面及び主表面３ａの表面に形成された絶縁膜１３によって絶縁されている。導電材料９の一部分９ａは貫通孔７内から凹部５の底面上及び側面を介して主表面３ａ上に導かれている。導電材料９の表面に貫通電極保護用絶縁膜１５が形成されている。

貫通電極領域１とは異なる位置に設けられた素子領域１６において、半導体基板３の主表面３ａにＮｃｈトランジスタ１７とＰｃｈトランジスタ１９が形成されている。例えば、半導体基板３はＰ型シリコン基板である。Ｎｃｈトランジスタ１７は、半導体基板３の主表面３ａ側に形成されたＰ型ウェル（図示は省略）内に互いに間隔をもって形成されたＮ型のソース１７ｓ及びドレイン１７ｄと、ソース１７ｓとドレイン１７ｄの間のＰ型ウェル上にゲート絶縁膜を介して形成されたゲート電極１７ｇとを備えている。Ｐｃｈトランジスタ１９は、半導体基板３の主表面３ａ側に形成されたＮ型ウェル１９ｎ内に互いに間隔をもって形成されたＰ型のソース１９ｓ及びドレイン１９ｄと、ソース１９ｓとドレイン１９ｄの間のＮ型ウェル１９ｎ上にゲート絶縁膜を介して形成されたゲート電極１９ｇとを備えている。

半導体基板３の主表面３ａ上に層間絶縁膜２１が形成されている。貫通電極保護用絶縁膜１５とトランジスタ１７，１９は層間絶縁膜２７で覆われている。
層間絶縁膜２１の所定の位置にコンタクトホール２３が形成されている。コンタクトホール２３は、半導体基板３の主表面３ａ上に配置された導電材料部分９ａの上と、トランジスタ１７，１９の各端子の上に対応して設けられている。導電材料部分９ａ上のコンタクトホール２３は貫通電極保護用絶縁膜１５も貫通している。

コンタクトホール２３内及び層間絶縁膜２１上に金属材料からなる金属配線２５ａ，２５ｂ，２５ｃ，２５ｄが形成されている。金属配線２５ａは貫通電極１１と素子の端子を電気的に接続している。図１において、金属配線２５ａは、導電材料部分９ａと、Ｎｃｈトランジスタ１７のソース又はドレインとを電気的に接続している。

層間絶縁膜２１上に最終保護膜２７が形成されている。金属配線２５ａ，２５ｂ，２５ｃ，２５ｄは最終保護膜１２５で覆われている。
半導体基板３の裏面３ｂ上に裏面絶縁膜２９が形成されている。貫通電極１１の導電材料９の裏面３ｂ側の端面位置に対応して裏面絶縁膜２９にコンタクトホール３１が形成されている。コンタクトホール３１内及び裏面絶縁膜２９上に金属材料からなる裏面電極３３が形成されている。

この実施例の半導体装置において、貫通電極１１を形成するための貫通孔７は、半導体基板３の主表面３ａに形成された凹部５の底面から半導体基板３の裏面３ｂに貫通して形成されている。したがって、貫通孔７を形成するための穴を半導体基板３に形成する際、当該穴の深さを従来技術に比べて浅くできる。

例えば、貫通孔７の深さは１００μｍであり、従来技術の貫通孔１０３（図８を参照。）の深さ（２００μｍ）よりも浅い。これにより、貫通孔７用の穴を形成するためのエッチング工程での形状異常や、導電材料９の埋め込み不良を抑制することができる。このように、この実施例の半導体装置は容易かつ低コストで貫通電極１１を形成できる構造をもっている。

さらに、半導体基板３の厚みに関して、凹部５の形成部分のみが薄くされているので、半導体基板３の厚みを従来技術と比べて薄くする必要はない。これにより、従来の評価装置をそのまま使用できる。また、半導体基板３の割れを防止できる。

さらに、貫通電極１１を形成するために半導体基板３の裏面３ｂ側から半導体基板３を加工する必要はないので、裏面電極３３の形成工程について、従来の半導体装置の製造技術をそのまま適用することができる。

この実施例の半導体装置において、貫通電極１１を形成するための導電材料９の一部分９ａは、貫通孔７内から凹部５の底面上及び側面を介して主表面３ａ上に導かれている。導電材料部分９ａは素子の端子と貫通電極１１とを電気的に接続するための配線の一部を構成している。また、導電材料９の電位をとるためのコンタクトホール２３は導電材料部分９ａの上に形成されている。

仮に、導電材料９の電位をとるためのコンタクトホールが凹部５上で形成されている場合、素子領域１６と凹部５の形成領域とで写真製版工程での焦点深度が合わない。したがって素子領域１６に形成するコンタクトホール２３と、凹部５上に形成するコンタクトホールとをそれぞれ別々の写真製版工程及びエッチング工程で形成する必要が生じる。

これに対し、この実施例のように、導電材料９の電位をとるためのコンタクトホール２３が導電材料部分９ａの上に形成されているようにすれば、素子領域１６に形成するコンタクトホール２３と、導電材料９の電位をとるためのコンタクトホール２３とを同一の写真製版工程及びエッチング工程によって同時に形成することができる。これにより、この実施例の構成は、導電材料９の電位をとるためのコンタクトホール２３が凹部５上で形成されている場合に比べて、製造工程の増加を抑制できる。

また、この実施例の半導体装置において、導電材料９の表面に貫通電極保護用絶縁膜１５が形成されている。貫通電極保護用絶縁膜１５は、Ｎｃｈトランジスタ１７及びＰｃｈトランジスタ１９を形成するときの不純物のオートドーピング時において、不純物が導電材料９側へ突き抜けない程度の膜厚及び材料で形成されている。これにより、上記オートドーピング時に導電材料９に不純物が導入されてデバイス特性の変動やバラツキが生じることが抑制されている。この効果は、導電材料９が、高濃度の不純物が導入されたポリシリコンで形成されている場合に特に有効である。ただし、導電材料９の材料はポリシリコンに限定されず、他の材料であってもよい。

図２、図３及び図４は、図１に示された半導体装置の一実施例の製造工程の一例を説明するための工程断面図である。以下に説明する各工程のかっこ数字は図２、図３及び図４中のかっこ数字に対応している。

（１）厚みが６００〜８００μｍの半導体基板３を用意する。半導体基板３は例えばシリコン基板やＳＯＩ（Silicon On Insulator）基板である。半導体基板３の主表面３ａに絶縁膜３５を形成する。絶縁膜３５の例として、熱酸化法又はＣＶＤ（Chemical Vapor Deposition）法で形成されたシリコン酸化膜、ＣＶＤ法で形成されたシリコン窒化膜などが挙げられる。絶縁膜３５の厚みは例えば１００ｎｍ（ナノメートル）程度である。ただし、絶縁膜３５の材料及び厚みはこれらに限定されない。

写真製版技術により、凹部５の形成予位置に開口をもつフォトレジスト３７を形成する。フォトレジスト３７の開口は、貫通電極領域１に形成され、素子領域１６には形成されない。エッチング技術により、フォトレジスト３７をマスクとして絶縁膜３５に開口が形成される。例えば、絶縁膜３５がシリコン酸化膜の場合、当該エッチングはＨＦ（フッ酸）を用いたウエットエッチングによって行なわれる。ただし、絶縁膜３５のエッチング方法はこれに限定されない。

（２）フォトレジスト３７を除去する。エッチング技術により、絶縁膜３５をマスクとして半導体基板３の主表面３ａに凹部５が形成される。当該エッチングは、例えばＫＯＨ（水酸化カリウム）又はＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）を用いたウエットエッチングによって行なわれる。凹部５の深さは例えば１００μｍ程度である。

（３）絶縁膜３５を除去する。凹部５の表面を含む半導体基板３の主表面３ａに絶縁膜３９を形成する。例えば、絶縁膜３９は上記工程（１）の絶縁膜３５と同様にして形成される。写真製版技術により、貫通孔７の形成予位置に開口をもつフォトレジスト４１を形成する。フォトレジスト４１の開口は凹部５内に形成される。

エッチング技術により、フォトレジスト４１をマスクとして絶縁膜３９に開口が形成される。例えば、絶縁膜３９がシリコン酸化膜の場合、当該エッチングはＨＦを用いたウエットエッチングによって行なわれる。ただし、絶縁膜３９のエッチング方法はこれに限定されない。

（４）フォトレジスト４１を除去する。例えば、ＩＣＰ（Inductively Coupled Plasma）エッチャーを用いたドライエッチング技術により、絶縁膜３９をマスクとして半導体基板３をエッチングして貫通孔用の穴７ａを形成する。穴７ａは、例えば凹部５の底面からの深さが１５０μｍ、開口径が３μｍである。

穴７ａのエッチング深さは最終的な半導体基板３の厚みを考慮して決定される。この例では、上記工程（２）で凹部５を形成するために１００μｍ程度のエッチングを行なっているので、穴７ａの底部は半導体基板３の主表面３ａから２５０μｍの深さに位置している。図１も参照して説明すると、最終の半導体基板３の厚みは２００μｍである。穴７ａの底部を最終的な裏面３ｂの位置よりも５０μｍ深くエッチングすることにより、裏面３ｂの研磨工程（後述する工程（９））で、確実に貫通孔７内に埋め込まれた導電材料９が裏面３ｂに露出するようにされている。

穴７ａの深さ（１５０μｍ）は、従来技術における貫通孔１０５を形成するための穴（深さが２５０μｍ）に比べて浅い。これにより、従来技術に比べて、穴７ａを形成するためのエッチング工程での形状異常が抑制される。

（５）半導体基板３の主表面３ａ、凹部５の側面及び底面、並びに穴７ａの側面及び底面に絶縁膜１３を形成する。絶縁膜１３は例えば熱酸化法で形成されたシリコン酸化膜である。絶縁膜１３の厚みは例えば１.０μｍである。ただし、絶縁膜１３の材料及び厚みはこれらに限定されない。

絶縁膜１３上に導電材料９を形成する。導電材料９は、穴７ａが埋め込まれる膜厚、例えば１.０μｍで形成される。導電材料９は、例えばＣＶＤ法によって形成された、Ｐ型不純物を含むポリシリコンである。ただし、導電材料９の材料及び厚みはこれらに限定されない。

穴７ａへの導電材料９の埋め込みに関して、穴７ａの深さ（１５０μｍ）は、従来技術における貫通孔１０５を形成するための穴（深さが２５０μｍ）に比べて浅い。これにより、従来技術に比べて、穴７ａへの導電材料９の埋め込み不良が従来技術に比べて抑制されている。

（６）写真製版技術及びエッチング技術により、導電材料９をパターニングして不要な導電材料９を除去する。導電材料９は少なくとも穴７ａ内に残される。また、導電材料９の一部分９ａは、貫通孔７内から凹部５の底面上及び側面を介して主表面３ａ上に導かれるように残される。

（７）半導体基板３の主表面３ａ側の全面に貫通電極保護用絶縁膜１５が形成される。写真製版技術及びエッチング技術により、貫通電極保護用絶縁膜１５をパターニングする。貫通電極保護用絶縁膜１５は導電材料９を覆うようにパターニングされる。

貫通電極保護用絶縁膜１５の例として、熱酸化法又はＣＶＤ法で形成されたシリコン酸化膜、ＣＶＤ法で形成されたシリコン窒化膜などが挙げられる。貫通電極保護用絶縁膜１５の厚みは例えば１μｍ程度である。ただし、貫通電極保護用絶縁膜１５の材料及び厚みはこれらに限定されない。また、貫通電極保護用絶縁膜１５がシリコン酸化膜の場合、貫通電極保護用絶縁膜１５のエッチングはＨＦを用いたウエットエッチングによって行なわれる。ただし、貫通電極保護用絶縁膜１５のエッチング方法はこれに限定されない。

（８）公知の半導体装置の製造工程により、素子領域１６にＮｃｈトランジスタ１７及びＰｃｈトランジスタ１９を形成する。さらに、公知の半導体装置の製造工程により、層間絶縁膜２１、コンタクトホール２３、金属配線２５ａ，２５ｂ，２５ｃ，２５ｄ、及び最終保護膜２７を形成する。

なお、導電材料９の表面に貫通電極保護用絶縁膜１５が形成されているので、トランジスタ１７，１９の形成工程において、導電材料９に不純物が導入されることはない。これにより、導電材料９に不純物が導入されてデバイス特性の変動やバラツキが生じることが抑制されている。

また、コンタクトホール２３の形成工程において、導電材料９の電位をとるためのコンタクトホール２３は導電材料部分９ａの上に形成される。これにより、素子領域１６に形成するコンタクトホール２３と、導電材料９の電位をとるためのコンタクトホール２３とを同一の写真製版工程及びエッチング工程によって同時に形成することができる。

（９）公知技術により、半導体基板３の裏面３ｂの研磨処理を行なって半導体基板３の厚みを２００μｍにする。これにより、穴７ａの底部が半導体基板３の裏面３ｂに露出し、貫通孔７が形成されるとともに貫通電極１１が形成される。

半導体基板３の裏面３ｂ上に裏面絶縁膜２９を形成する。裏面絶縁膜２９の例として、ＣＶＤ法で形成されたシリコン酸化膜又はシリコン窒化膜が挙げられる。裏面絶縁膜２９の厚みは例えば１μｍ程度である。ただし、裏面絶縁膜２９の材料及び厚みはこれらに限定されない。

（１０）図１を参照してこの工程を説明する。公知の半導体装置の製造工程により、裏面絶縁膜２９にコンタクトホール３１を形成し、さらに裏面電極３３を形成する。裏面電極３３は、例えばスパッタ法により形成されたアルミニウム膜、又はメッキ法により形成された銅膜である。裏面電極３３の厚みは例えば１μｍ程度である。ただし、裏面電極３３の材料及び厚みはこれらに限定されない。
このように、図１に示された実施例の半導体装置は、貫通電極１１に関して、容易かつ低コストで形成される。

図５は、本発明の他の実施例を説明するための概略的な断面図である。図４において図１と同じ機能を果たす部分には同じ符号が付されている。

この実施例の半導体装置は、図１に示された半導体装置と比較して、凹部５の上方で層間絶縁膜２１上に形成された金属材料が電極パッド２５ｅを構成している点と、電極パッド２５ｅ上の最終保護膜２７が除去されてパッド開口部２７ａが形成されている点で異なる。
電極パッド２５ｅは凹部５の上方、すなわち貫通電極領域１に配置されている。電極パッド２５ｅは金属配線２５ａと電気的に接続されている。

電極パッド２５ｅは、例えば、製品特性の評価やトランジスタ等の特性評価を行なうためのテストパッドとして用いられる。電極パッド２５ｅが半導体基板３の主表面３ａ側に形成されていることにより、それらの評価を裏面３ｂの加工の前にウエハ上で行なうことができる。さらに、従来用いられている評価装置を用いて評価を行なうことができる。ウエハ上で不良品の選別ができるので、不良品の後工程への流出が防止され、コストアップを抑えることができる。

また、電極パッド２５ｅは、半導体装置を積層する場合の電極として用いられることもできる。
また、電極パッド２５ｅは素子の形成が困難な凹部５の上方に配置されているので、半導体装置のサイズを増大させることなく、電極パッド２５ｅの配置が可能である。

図６は、図５に示された半導体装置の実施例の製造工程の一例を説明するための工程断面図である。以下に説明する各工程のかっこ数字は図６中のかっこ数字に対応している。

（８−１）図２から図４を参照して説明した上記工程（１）から（８）と同様にして、半導体基板３に凹部５、穴７ａ、導電材料９、絶縁膜１３、貫通電極保護用絶縁膜１５、トランジスタ１７，１９、層間絶縁膜２１、コンタクトホール２３、金属配線２５ａ，２５ｂ，２５ｃ，２５ｄ、最終保護膜２７を形成する。なお、金属配線２５ａ，２５ｂ，２５ｃ，２５ｄの形成と同時に、凹部５の上方で層間絶縁膜２１上に電極パッド２５ｅが形成される。

公知の写真製版技術により、電極パッド２５ｅの上方に開口４３ａをもつフォトレジスト４３を最終保護膜２７上に形成する。

（８−２）公知のエッチング技術により、フォトレジスト４３をマスクとして最終保護膜２７をエッチングする。これにより、電極パッド２５ｅ上の最終保護膜２７にパッド開口部２７ａを形成する。フォトレジスト４３を除去する。この状態で、電極パッド２５ｅを用いて、製品特性の評価やトランジスタ等の特性評価を行なうことが可能である。

その後、図４と図１を参照して説明した上記工程（９），（１０）と同様にして、半導体基板３の裏面３ｂの加工を行なって、図５に示された半導体装置の構造を得る。

図７は、本発明のさらに他の実施例を説明するための概略的な断面図である。
センサチップ４５は図１に示された半導体装置と同様の構造をもつ。センサチップ４５の素子領域１６にセンサー素子が形成されている。センサー素子は半導体基板３の主表面３ａの上方での周辺雰囲気の変化を電気的に検出するものである。センサー素子としては、例えばＰＮ接合ダイオード、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、サーミスタ、ボロメータ、サーモパイル、焦電体等を挙げることができる。

センサー素子の端子は、貫通電極１１と電気的に接続されており、さらに貫通電極１１を介して裏面端子３３と電気的に接続されている（図１も参照。）。
半導体基板３の主表面３ａ側で、最終保護膜２７上にセンサー素子を覆うカバー部材４７が配置されている。カバー部材４７は、例えば陽極接合や接着剤によって最終保護膜２７上に接合されている。この実施例でのカバー部材４７はレンズ機能を備えている。ただし、カバー部材４７はレンズ機能を備えていなくてもよい。また、カバー部材４７は、カバー部材４７の内側と外側とを連通させるための開口を備えていてもよい。

このような半導体装置は、例えば赤外線センサー、温度センサー、湿度センサーとして用いられる。
センサー素子は半導体基板３の主表面３ａの上方での周辺雰囲気の変化である、赤外線、温度、湿度等の被センシング物４９の変化は、素子領域１６のセンサー素子へ入力される。センサー素子の電気的出力値は貫通電極１１を介して裏面電極３３から出力される。

このような半導体装置において、貫通電極構造を用いることにより、ウエハレベルでカバー部材４７とセンサチップ４５を接合してセンサー製品を形成できるので、小さくてセンサー安価な製品が形成可能となる。

なお、センサー素子が配置された素子領域１６において、センサー素子の種類によっては、センサー素子の上方の絶縁膜の一部又は全部が除去されていたり、センサー素子の下方の半導体基板３の一部又は全部が除去されていたりすることがある。

以上、本発明の実施例を説明したが、上記実施例での数値、材料、配置、個数等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。

例えば、上記実施例では、凹部５の上方に金属配線又は電極パッド２５ｅが配置されているが、本発明において凹部５の上方に金属配線又は電極パッドは形成されていなくてもよい。
また、上記実施例では導電材料９の表面に貫通電極保護用絶縁膜１５が形成されているが、本発明において貫通電極保護用絶縁膜は形成されていなくてもよい。

また、素子領域１６に形成される素子は上記実施例で挙げられたものに限定されない。なお、ここでの素子には、半導体を含む半導体素子に限らず、例えば金属材料からなる素子など、半導体基板の主表面上に形成されたいかなる素子も含まれる。

また、本発明が適用される半導体装置はセンサー製品に限定されない。本発明は、半導体基板の主表面に形成された半導体素子と、その半導体基板の主表面側から裏面側に貫通した貫通孔内に導電材料が充填されて形成された貫通電極とを備えた半導体装置であれば、どのような構成の半導体装置に対しても適用可能である。

３ 半導体基板
３ａ 半導体基板の主表面
３ｂ 半導体基板の裏面
５ 凹部
７ 貫通孔
９ 導電材料
９ａ 主表面上に導かれた導電材料部分
１１ 貫通電極
１５ 貫通電極保護用絶縁膜
１７，１９ トランジスタ（半導体素子）
２１ 層間絶縁膜
２３ コンタクトホール
２５ａ 金属配線
２５ｅ 電極パッド
４７ カバー部材

特開２０１０−５０１５６号公報

Claims (5)

1. 半導体基板の主表面に形成された素子と、その半導体基板の主表面側から裏面側に貫通した貫通孔内に導電材料が充填されて形成された貫通電極とを備えた半導体装置において、
   前記貫通孔は前記半導体基板の前記主表面に形成された凹部の底面から前記半導体基板の前記裏面に貫通して形成されていることを特徴とする半導体装置。
2. 前記貫通電極の前記導電材料の一部分は前記貫通孔内から前記凹部の底面上及び側面を介して前記主表面上に導かれており、
   前記主表面上に形成された層間絶縁膜と、
   前記主表面上に配置された前記導電材料部分の上及び前記素子の端子の上で前記層間絶縁膜に形成されたコンタクトホールと、
   前記素子の端子と前記貫通電極とを電気的に接続するために前記コンタクトホール内及び前記層間絶縁膜上に形成された金属配線と、をさらに備えている請求項１に記載の半導体装置。
3. 前記凹部の上方で前記層間絶縁膜上に配置され、前記金属配線と電気的に接続されている電極パッドをさらに備えている請求項２に記載の半導体装置。
4. 前記導電材料の表面に形成された貫通電極保護用絶縁膜をさらに備えている請求項１から３のいずれか一項に記載の半導体装置。
5. 前記素子は前記半導体基板の前記主表面の上方での周辺雰囲気の変化を電気的に検出するセンサー素子であって、
   前記センサー素子の端子は前記貫通電極と電気的に接続されており、
   前記半導体基板の前記主表面側に前記センサー素子を覆うカバー部材が配置されている請求項１から４のいずれか一項に記載の半導体装置。

Images