JP6323278B2 - 半導体物理量センサおよびその製造方法 - Google Patents

Description

本発明は、薄肉のダイヤフラム部に拡散抵抗（ピエゾ抵抗）などを形成することでセンシング部を構成した半導体物理量センサおよびその製造方法に関するものであり、特に、圧力センサに適用すると好適である。

従来より、薄肉のダイヤフラム部に拡散抵抗などを形成することでセンシング部を構成し、物理量印加に伴う拡散抵抗の抵抗値変化に基づいて、印加された物理量を検出する半導体物理量センサが知られている。この種の半導体物理量センサとして例えば圧力センサがある。例えば、圧力センサでは、半導体基板としてのシリコン基板に部分的に薄肉部分を形成してこれをダイヤフラム部とし、このダイヤフラム部に形成した拡散抵抗の抵抗値が印加された圧力に応じて変化することに基づいて、印加された圧力を検出する。

このような半導体物理量センサを制御回路などの回路部と共に１つの半導体チップに集積して形成する技術がある（例えば、特許文献１参照）。このように半導体物理量センサを回路部と１チップ化する際に、回路部の配線を多層配線にする場合、配線の平坦化が必要になることから、ＳＯＧ（Spin on Glass）を使用して配線を覆って表面の平坦化を行い、その上に他の配線が積めるようにしている。

特開２００２−７１４９３号公報

しかしながら、上記のようにＳＯＧを使用して配線を覆って表面の平坦化を行う場合、スクライブ部からチップ内に繋がる配線があると、ダイシング後のチップ端面から配線の周囲のＳＯＧが露出する。具体的には、図１２に示すように、配線１００を覆うように層間絶縁膜１０１が配置され、その配線１００および層間絶縁膜１０１の段差部を埋めるようにＳＯＧ１０２が配置される。つまり、図１２中に記載されているように配線１００の先端部や、図１２中には表れていないが、配線１００の長さ方向（図１２の紙面左右方向）に沿ってＳＯＧ１０２が配置された状態となる。このため、図１２中には表れていない配線１００の長さ方向に沿って配置されたＳＯＧ１０２がダイシング後のチップ端面から露出する。この露出したＳＯＧ１０２から水分がチップ内に侵入し、配線１００の先端に位置するダイヤフラム部上に残っているＳＯＧ１０２を通じてダイヤフラム部上の層間絶縁膜９等に入ると、素子特性を悪化させるなどの不具合を発生させるという問題がある。

本発明は上記点に鑑みて、ＳＯＧを伝って水分がダイヤフラム部側に侵入することによる素子特性の悪化を抑制できる半導体物理量センサおよびその製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、センシング部が構成されていると共に、該センシング部と対応する位置において、裏面が電気化学エッチングにより除去されることで薄肉のダイヤフラム部（２）が形成され、分割されることでチップとされた第１導電型の半導体基板（１）と、半導体基板の上に形成され、ダイヤフラム部からチップ端面側に延設された引出部（４ｂ）を含む１層目の配線パターン（４）と、配線パターンを覆う第１の層間絶縁膜（９）と、第１の層間絶縁膜のうち、引出部の厚みによる段差部分の側面に形成されたＳＯＧ（１０）と、ＳＯＧおよび第１の層間絶縁膜を覆う第２の層間絶縁膜（１１）と、第２の層間絶縁膜の上に形成された２層目の配線パターン（１２）と、を含み、チップ端面からダイアフラム部に至るまでの間において、引出部の側面のＳＯＧが除去されていると共に、ダイアフラム部上においてＳＯＧが除去されていることを特徴としている。

このように、ダイヤフラム部の上や引出部の途中位置において、ＳＯＧを除去した除去領域を形成している。このような構成では、まず引出部の途中位置においてＳＯＧが除去されていることから、チップ端面より水分が侵入しようとしても、ＳＯＧが存在していないため、水分の侵入が防がれる。さらに、仮に水分が侵入してきたとしても、ダイヤフラム部の上においてＳＯＧが除去されていることから、ダイヤフラム部の上に形成される層間絶縁膜には水分が侵入しないようにできる。したがって、ダイヤフラム部の上の層間絶縁膜に水分が入り込むことで、素子特性を悪化させるなどの不具合を発生させることを抑制できる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

本発明の第１実施形態にかかる圧力センサＳ１の形成に用いられる半導体基板１のレイアウト例を示した図である。 図１中の圧力センサＳ１の１チップ分を示した拡大図である。 図２（ａ）中における領域IIｂの拡大図である。 図２（ａ）中におけるIII−III'線での断面図である。 図２（ｂ）中におけるIV−IV'線と対応する部分での製造工程を示した断面図である。 図４−１に続く製造工程を示した断面図である。 図３と対応する部分での製造工程を示した断面図である。 図５−１に続く製造工程を示した断面図である。 本発明の第２実施形態にかかる圧力センサＳ１における図２（ｂ）と対応する位置の部分拡大図である。 図６中におけるVII−VII'線での断面図である。 ダイヤフラム部近傍での製造工程中の様子を示した断面図である。 配線パターン４近傍での製造工程中の様子を示した断面図である。 本発明の第３実施形態にかかる圧力センサＳ１において、図４−２（ｂ）と対応する位置での製造工程を示した断面図である。 図５−２（ｂ）と対応する位置での製造工程を示した断面図である。 ダイヤフラム部の上にＳＯＧ１０２が形成された構造を示した断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態について、図１〜図５を参照して説明する。本実施形態では、半導体物理量センサとして、印加される圧力に応じた電気信号をセンサ出力として出力する圧力センサを例に挙げて説明する。この圧力センサは、電気化学ストップエッチング処理を経てセンシング部と対応する位置にダイヤフラム部を形成することで構成される。

図１に示すように、円盤状の半導体基板１上に複数チップ分の圧力センサＳ１を構成する各部を形成した後、電気化学ストップエッチングにてダイヤフラム部２を形成し、その後、ダイシング工程にてチップ単位に分割することで圧力センサＳ１を形成している。例えば半導体基板１はシリコンなどの半導体材料からなるウェハで構成されている。そして、半導体基板１を構成する半導体材料をエッチングできるエッチング液に浸しながらダイヤフラム部２に所定電圧Ｖｃｃを印加することで、半導体基板１の裏面を電気化学ストップエッチングを行ってダイヤフラム部２を形成している。

図２（ａ）、（ｂ）に示すように、各圧力センサＳ１は、ダイヤフラム部２を所定領域、本実施形態の場合は中央領域に配置し、その周辺領域３に図示しないが信号処理回路等が形成された集積回路（回路部）を備えた構成とされている。チップ単位に分割される前の状態では、図１および図２（ａ）、（ｂ）に示すように、各圧力センサＳ１は、配線パターン４のうちスクライブライン上に配置された枠状部４ａによって囲まれている。この配線パターン４は、圧力センサＳ１の形成領域に隣接して設けられたパッド５に接続されている。このため、電気化学ストップエッチング時には、パッド５から所定電圧Ｖｃｃを印加することで、すべての圧力センサＳ１の周囲の配線パターン４に対して所定電圧Ｖｃｃが印加できるようになっている。スクライブ部でチップ単位に分割されると、枠状部４ａの内側（図２（ａ）、（ｂ）中の実線で示した部分）が圧力センサＳ１を構成するチップとなる。

なお、図２（ｂ）は、断面図ではないが、図を見易くするために後述するＳＯＧ１０の部分をハッチングで示してある。また、図２（ａ）では、後述する２層目の配線パターン１２などについては図示していない。

図３に示すように、ダイヤフラム部２は、半導体基板１を裏面側から図中に示したエッチング領域を除去することで薄肉化したものであり、圧力センサＳ１は、このダイヤフラム部２で圧力を受けて、その圧力に応じたセンサ出力を発生させる。このセンサ出力に基づいて圧力検出を行っている。圧力検出を精度良く行えるようにするには、圧力変化に対するセンシング部の出力を大きくすることが必要であり、それを実現するために、センシング部と対応する位置に薄肉のダイヤフラム部２を形成している。

具体的には、図３に示すように、ｐ型シリコン基板などによって構成された半導体基板１におけるダイヤフラム部２の形成位置にｎ型ウェル層６を形成してあり、このｎ型ウェル層６の表層部に、ピエゾ抵抗効果を有するｐ⁺型拡散抵抗７を形成している。このｐ⁺型拡散抵抗７によってセンシング部が構成されている。例えば、ｐ型拡散抵抗７は、図示しない配線パターンによってホイートストンブリッジ接続されている。そして、圧力センサＳ１の作動時には、ホイートストンブリッジ接続された各ｐ型拡散抵抗７のうちの一接続点に駆動電圧を印加すると共にそれと対角線の関係に位置する一接続点をＧＮＤ接続し、残りの中点電位を差動出力として取り出す。これにより、ダイヤフラム部２に圧力が印加されると、印加される圧力に応じてブリッジの平衡状態がくずれるため、圧力に応じた電圧信号が出力されるようにできる。

なお、ｎ型ウェル層６の表層部のうちダイヤフラム部２の周囲の位置に、ｎ⁺型コンタクト層６ａが形成されており、引出部４ａとｎ型ウェル層６との電気的接続が図られている。

このように構成されるセンシング部と対応する位置、すなわちｎ型ウェル層６の下方位置において、電気化学ストップエッチングにて、半導体基板１の裏面のうち図３に示したエッチング領域を除去することで、薄肉のダイヤフラム部２を構成している。

具体的には、図４−１（ａ）および図５−１（ａ）に示すように半導体基板１を用意し、この半導体基板１の表面側にセンシング部や図示しないが集積回路等を構成するための各素子を形成する。次に、図４−１（ｂ）および図５−１（ｂ）に示すように、半導体基板１の表面側にＢＰＳＧ（Borophosphosilicate Glass）等で構成される層間絶縁膜８を形成したのち、Ａｌ等で構成される１層目の配線パターン４を形成する。

さらに、配線パターン４を複数積層することで多層配線を構成するために、図４−１（ｃ）および図５−１（ｃ）に示すように、配線パターン４の上にＴＥＯＳ（Tetra Ethyl Ortho Silicate）等の層間絶縁膜９を配置する。そして、図４−１（ｄ）および図５−１（ｄ）に示すように、更にその上にＳＯＧ１０を配置したのち、図４−２（ａ）および図５−２（ａ）に示すように、エッチバックを行ってＳＯＧ１０を層間絶縁膜９のうち配線パターン４の厚みによって構成される段差部分の側面に残す。これにより、配線パターン４の厚みによる段差部分がその側面に残されたＳＯＧ１０によって緩やかな傾斜となり、表面が平坦化される。

このとき、エッチバックによって基本的には配線パターン４の厚みによって構成される段差部分の側面以外の部分においては、ＳＯＧ１０が除去される。しかしながら、ダイヤフラム部２の形成予定領域上では隣接する配線パターン４の間隔が狭いため、ＳＯＧ１０が除去し切れず残った状態となる。

また、配線パターン４の厚みによって構成される段差部分の側面の全域にＳＯＧ１０が残る。このため、配線パターン４のうち圧力センサＳ１の周囲を囲んでいる枠状部４ａだけでなく、ダイアフラム部２からチップ端面側となる枠状部４ａに延設された引出部４ｂにおいても、段差部分の側面にＳＯＧ１０が残った状態となる。

この状態のままダイシングによってチップ単位に分割すると、チップ端面で終端している引出部４ｂの段差部分の側面に形成されたＳＯＧ１０やダイヤフラム部２の上に残るＳＯＧ１０を通じてダイヤフラム部２に水分が侵入してしまう。これによって、この後の工程で形成するダイヤフラム部２の上の層間絶縁膜に水分が入り込み、素子特性を悪化させるなどの不具合を発生させることになる。

このため、図４−２（ｂ）や図５−２（ｂ）に示すように、図２（ｂ）の引出部４ｂの途中位置、つまりチップ端面からダイヤフラム部２に至るまでの間の一部やダイヤフラム部２の形成予定領域上において、ＳＯＧ１０を除去する工程を行う。これにより、引出部４ｂの途中位置にＳＯＧ１０の除去領域Ｄ（図２（ｂ）参照）が構成されると共に、ダイヤフラム部２の形成予定領域上においてＳＯＧ１０が除去された状態となる。なお、ダイアフラム部２の形成予定領域上においてＳＯＧ１０を除去する際には、ダイアフラム部２の形成予定領域上の全域においてＳＯＧ１０を除去するのが好ましいが、少なくともピエゾ抵抗効果を有するｐ⁺型拡散抵抗７の上を含む範囲で除去してあれば良い。

この後、図４−２（ｃ）および図５−２（ｃ）に示すように、層間絶縁膜９およびＳＯＧ１０やダイヤフラム部２の形成予定領域上において、更にＴＥＯＳ等で構成される層間絶縁膜１１を成膜する。さらに、図４−２（ｄ）および図５−２（ｄ）に示すように、層間絶縁膜１１の上に２層目の配線パターン１２を形成する工程、層間絶縁膜１３を形成する工程、シリコン窒化膜（ＳｉＮ）などで構成される保護膜１４を形成する工程などを行う。

この状態で、ＴＭＡＨなどの水溶液からなるエッチング液に半導体基板１を浸し、エッチング液中にＧＮＤ電位とされる対向電極を配置しつつ、ｎ型ウェル層６に所定電圧Ｖｃｃを印加する。これにより、ｎ型ウェル層６とｐ型の半導体基板１との間に逆方向電圧が印加された状態となる。そして、半導体基板１の裏面からのエッチングが進み、ｎ型ウェル層６とｐ型の半導体基板１とによるＰＮ接合部に形成される空乏層領域がエッチング液に曝されるようになると、その表面が陽極酸化されて酸化膜が形成され、エッチングが停止される。このようにして、所定厚さのダイヤフラム部２を形成している。

このとき、ｎ型ウェル層６に所定の逆方向電圧を印加した状態とするために、上記したように、配線パターン４を各圧力センサＳ１の周囲に配置し、電気化学ストップエッチングの際に配線パターン４を通じて所定電圧Ｖｃｃを印加できるようにしてある。

なお、半導体基板１のうちダイヤフラム部２とは異なる位置（ダイヤフラム部２の周囲）において、半導体基板１の表層部には図示しないｐ⁺型拡散領域が備えられている。電気化学ストップエッチング時には、このｐ⁺型拡散領域を介して半導体基板１をＧＮＤ電位に固定している。

この後、ダイシングによってチップ単位に分割することで、図３に示すような本実施形態の圧力センサＳ１が完成する。

以上のようにして形成された圧力センサＳ１では、ダイヤフラム部２の上や引出部４ｂの途中位置において、ＳＯＧ１０が除去された状態となっている。このため、まず引出部４ｂの途中位置においてＳＯＧ１０が除去されていることから、チップ端面より水分が侵入しようとしても、ＳＯＧ１０が存在していないため、水分の侵入が防がれる。さらに、仮に水分が侵入してきたとしても、ダイヤフラム部２の上においてＳＯＧ１０が除去されていることから、ダイヤフラム部２の上に形成される層間絶縁膜１１、１３には水分が侵入しないようにできる。

したがって、ダイヤフラム部２の上の層間絶縁膜１１、１３に水分が入り込むことで、素子特性を悪化させるなどの不具合を発生させることを抑制することが可能となる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して引出部４ｂの構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図６および図７に示すように、本実施形態では、層間絶縁膜８上において配線パターン４のうち各チップのスクライブ部に形成された枠状部４ａと引出部４ｂとが繋がっておらず、半導体基板１の表層部に形成したｎ型層３０を介して繋がっている。また、層間絶縁膜８上において、枠状部４ａと引出部４ｂとの間が短い距離で対向した構造とされている。層間絶縁膜８上において枠状部４ａと引出部４ｂとが繋がっていない場合、通常は枠状部４ａの厚みによる段差部分に残されるＳＯＧ１０と引出部４ｂの厚みによる段差部分に残されるＳＯＧ１０とが離間する。しかしながら、枠状部４ａと引出部４ｂとの間の距離が短い場合、それらが繋がってしまう。この場合、チップ端面よりＳＯＧ１０を通じてダイアフラム部２に水分が侵入してしまうことになる。

したがって、本実施形態では、枠状部４ａと引出部４ｂとが繋がっていない場合であっても、引出部４ｂのうちチップ端面側の先端位置、つまり引出部４ｂのうち枠状部４ａ側の端部において、ＳＯＧ１０を除去している。

このように、枠状部４ａと引出部４ｂとが繋がっていない場合においても、引出部４ｂのうちチップ端面側の先端位置においてＳＯＧ１０を除去することができる。このような構成とする場合、ダイシングによって圧力センサＳ１をチップ単位に分割したときに、引出部４ａの先端がチップ端面よりも内側で終端した状態になるが、その先端部においてＳＯＧ１０が形成されていない構造となる。したがって、チップ端面よりＳＯＧ１０を通じてダイアフラム部２に水分が侵入することを抑制できる。これにより、第１実施形態と同様に、素子特性の悪化などの不具合を抑制できる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して圧力センサＳ１の製造方法を一部変更したものであり、その他に関しては第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。

第１実施形態では、ダイヤフラム部２の形成予定領域上や引出部４ｂの途中位置において、ＳＯＧ１０を除去する工程を同時に行った。しかしながら、図８（ａ）に示すダイアフラム部２の形成予定領域上のＳＯＧ１０と比較して、図９（ａ）に示す引出部４ａの厚みによる段差部分の側面に形成されるＳＯＧ１０は厚さバラツキが大きい。このため、これらを同時に除去すると、図９（ｂ）に示すように、引出部４ａの厚みによる段差部分の側面のＳＯＧ１０を完全に除去したときに、図８（ｂ）に示すように、ダイアフラム部２の形成予定領域上においてオーバエッチングしてしまうことがある。なお、ここでは、図８（ｂ）に示すように、オーバエッチングによって層間絶縁膜８まで完全に除去してしまう場合を例に挙げているが、図８（ｃ）に示すように、例えば層間絶縁膜８が残っていて半導体基板１まで達していない状態の場合も同様である。

したがって、本実施形態では、ダイヤフラム部２の形成予定領域上のＳＯＧ１０を除去する工程と引出部４ｂの途中位置においてＳＯＧ１０を除去する工程を異なる工程で行う。例えば、図４−２（ｂ）および図５−２（ｂ）に示す工程に代えて、図１０（ａ）および図１１（ａ）に示すように、ダイアフラム部２の形成予定領域を含めて引出部４ｂの途中位置以外の部分を覆うマスク２０を配置し、引出部４ｂの途中位置においてＳＯＧ１０をエッチングする。そして、その後、図１０（ｂ）および図１１（ｂ）に示すように、引出部４ｂの途中位置を含めてダイアフラム部２の形成予定領域以外の部分を覆うマスク２１を配置し、ダイアフラム部２の形成予定領域上においてＳＯＧ１０をエッチングする。

このように、ダイヤフラム部２の形成予定領域上のＳＯＧ１０を除去する工程と引出部４ｂの途中位置においてＳＯＧ１０を除去する工程を異なる工程で行うことで、ダイアフラム部２の形成予定領域上のＳＯＧ１０のオーバエッチングを抑制できる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、配線パターン４を枠状部４ａと引出部４ｂとしたが、必ずしもこのようなレイアウトとされている必要はない。すなわち、枠状部４ａは電気化学ストップエッチング時の電圧印加用にスクライブ部に備えられる配線部を構成するものであり、枠状でなくても良い。また、引出部４ｂについても、図１、図２等では直線状としているが、直線状でなくても良い。

また、上記第２実施形態では、引出部４ｂの先端位置においてＳＯＧ１０を除去したが、引出部４ｂの途中位置、つまりチップ端面からダイヤフラム部２に至るまでの間において、ＳＯＧ１０を除去するようにしても良い。

また、上記実施形態に示した構造に加えて、さらに、半導体基板１のうちのエッチングされた側の面を覆うように基板を配置し、エッチング領域を封止することで、圧力基準室を構成することもできる。

また、上記実施形態では、ダイヤフラム部２を有する半導体物理量センサとして圧力センサＳ１を例に挙げて説明したが、加速度センサなどにも適用することができる。

１ 半導体基板
２ ダイヤフラム部
３ 周辺領域
４ 配線パターン
４ａ 枠状部
４ｂ 引出部
５ パッド
６ ｎ型ウェル層
７ ｐ⁺型拡散抵抗
９、１１、１３ 層間絶縁膜
１０ ＳＯＧ

Claims (10)

1. センシング部が構成されていると共に、該センシング部と対応する位置において、裏面が電気化学エッチングにより除去されることで薄肉のダイアフラム部（２）が形成され、分割されることでチップとされた第１導電型の半導体基板（１）と、
   前記半導体基板の上に形成され、前記ダイアフラム部からチップ端面側に延設された引出部（４ｂ）を含む１層目の配線パターン（４）と、
   前記配線パターンを覆う第１の層間絶縁膜（９）と、
   前記第１の層間絶縁膜のうち、前記引出部の厚みによる段差部分の側面に形成されたＳＯＧ（Spin on Glass）（１０）と、
   前記ＳＯＧおよび前記第１の層間絶縁膜を覆う第２の層間絶縁膜（１１）と、
   前記第２の層間絶縁膜の上に形成された２層目の配線パターン（１２）と、を含み、
   前記チップ端面から前記ダイアフラム部に至るまでの間において、前記引出部の側面の前記ＳＯＧが除去されていると共に、前記ダイアフラム部上において前記ＳＯＧが除去されていることを特徴とする半導体物理量センサ。
2. 前記ダイアフラム部において、前記半導体基板にはピエゾ抵抗効果を有する拡散抵抗（７）が前記センシング部として形成されており、該ダイアフラム部のうち前記拡散抵抗の上を含む範囲で前記ＳＯＧが除去されていることを特徴とする請求項１に記載の半導体物理量センサ。
3. 前記引出部の先端が前記チップ端面で終端させられていることを特徴とする請求項１または２に記載の半導体物理量センサ。
4. 前記引出部の先端が前記チップ端面よりも内側で終端させられており、該引出部の先端位置において前記ＳＯＧが除去されていることを特徴とする請求項１または２に記載の半導体物理量センサ。
5. 分割するチップ毎に、ダイアフラム部（２）の形成予定位置にセンシング部が構成されると共に、表面側において、前記チップそれぞれに対して所定電圧（Ｖｃｃ）が印加される配線部（４ａ）および前記ダイアフラム部からチップ端面側に延設された引出部（４ｂ）とを含む１層目の配線パターン（４）が延設された半導体基板（１）を用意する工程と、
   前記半導体基板の表面側に、前記第１の配線パターンを覆う第１の層間絶縁膜（９）を形成する工程と、
   前記第１の層間絶縁膜の上にＳＯＧ（Spin on Glass）（１０）を配置したのち、エッチバックすることにより、前記第１の層間絶縁膜のうち前記１層目の配線パターンの厚みによる段差部分の側面に前記ＳＯＧを残す工程と、
   前記ＳＯＧを残す工程の後に、前記チップ端面から前記ダイアフラム部に至るまでの間において、前記引出部の側面の前記ＳＯＧを除去する工程と、
   前記ダイアフラム部上において前記ＳＯＧを除去する工程と、
   前記引出部の側面の前記ＳＯＧを除去する工程および前記ダイアフラム部上において前記ＳＯＧを除去する工程の後で、前記ＳＯＧの上を含めて前記第１の層間絶縁膜の上に第２の層間絶縁膜（１１）を形成する工程と、
   前記第２の層間絶縁膜の上に２層目の配線パターン（１２）を形成する工程と、
   前記半導体基板をエッチング液に浸した状態で、前記パッドおよび前記配線部を通じて前記チップそれぞれに対して前記所定電圧を印加し、前記センシング部それぞれと対応する位置において、前記半導体基板の裏面を電気化学エッチングにより除去することで前記ダイアフラム部を形成する工程と、
   前記ダイアフラム部を形成したのち、前記半導体基板をチップ単位に分割する工程と、を含んでいることを特徴とする半導体物理量センサの製造方法。
6. 前記引出部の側面の前記ＳＯＧを除去する工程と前記ダイアフラム部上において前記ＳＯＧを除去する工程を別工程として行うことを特徴とする請求項５に記載の半導体物理量センサの製造方法。
7. 前記引出部の側面の前記ＳＯＧを除去する工程および前記ダイアフラム部上において前記ＳＯＧを除去する工程を同時に行うことを特徴とする請求項５に記載の半導体物理量センサの製造方法。
8. 前記ダイアフラム部において、前記半導体基板にはピエゾ抵抗効果を有する拡散抵抗（７）を前記センシング部として形成しており、
   前記ダイアフラム部上において前記ＳＯＧを除去する工程では、前記ダイアフラム部のうち前記拡散抵抗の上を含む範囲で前記ＳＯＧを除去することを特徴とする請求項５ないし７のいずれか１つに記載の半導体物理量センサ。
9. 前記半導体基板を用意する工程では、前記配線部に前記引出部が接続された前記第１の配線パターンが形成されたものを前記半導体基板として用意することを特徴とする請求項５ないし８のいずれか１つに記載の半導体物理量センサ。
10. 前記半導体基板を用意する工程では、前記配線部と前記引出部とが離間した前記第１の配線パターンが形成されたものを前記半導体基板として用意することを特徴とする請求項５ないし８のいずれか１つに記載の半導体物理量センサ。

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