JP6323278B2 - 半導体物理量センサおよびその製造方法 - Google Patents
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Description
本発明の第1実施形態について、図1〜図5を参照して説明する。本実施形態では、半導体物理量センサとして、印加される圧力に応じた電気信号をセンサ出力として出力する圧力センサを例に挙げて説明する。この圧力センサは、電気化学ストップエッチング処理を経てセンシング部と対応する位置にダイヤフラム部を形成することで構成される。
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して引出部4bの構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態は、第1、第2実施形態に対して圧力センサS1の製造方法を一部変更したものであり、その他に関しては第1、第2実施形態と同様であるため、第1、第2実施形態と異なる部分についてのみ説明する。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
2 ダイヤフラム部
3 周辺領域
4 配線パターン
4a 枠状部
4b 引出部
5 パッド
6 n型ウェル層
7 p+型拡散抵抗
9、11、13 層間絶縁膜
10 SOG
Claims (10)
- センシング部が構成されていると共に、該センシング部と対応する位置において、裏面が電気化学エッチングにより除去されることで薄肉のダイアフラム部(2)が形成され、分割されることでチップとされた第1導電型の半導体基板(1)と、
前記半導体基板の上に形成され、前記ダイアフラム部からチップ端面側に延設された引出部(4b)を含む1層目の配線パターン(4)と、
前記配線パターンを覆う第1の層間絶縁膜(9)と、
前記第1の層間絶縁膜のうち、前記引出部の厚みによる段差部分の側面に形成されたSOG(Spin on Glass)(10)と、
前記SOGおよび前記第1の層間絶縁膜を覆う第2の層間絶縁膜(11)と、
前記第2の層間絶縁膜の上に形成された2層目の配線パターン(12)と、を含み、
前記チップ端面から前記ダイアフラム部に至るまでの間において、前記引出部の側面の前記SOGが除去されていると共に、前記ダイアフラム部上において前記SOGが除去されていることを特徴とする半導体物理量センサ。 - 前記ダイアフラム部において、前記半導体基板にはピエゾ抵抗効果を有する拡散抵抗(7)が前記センシング部として形成されており、該ダイアフラム部のうち前記拡散抵抗の上を含む範囲で前記SOGが除去されていることを特徴とする請求項1に記載の半導体物理量センサ。
- 前記引出部の先端が前記チップ端面で終端させられていることを特徴とする請求項1または2に記載の半導体物理量センサ。
- 前記引出部の先端が前記チップ端面よりも内側で終端させられており、該引出部の先端位置において前記SOGが除去されていることを特徴とする請求項1または2に記載の半導体物理量センサ。
- 分割するチップ毎に、ダイアフラム部(2)の形成予定位置にセンシング部が構成されると共に、表面側において、前記チップそれぞれに対して所定電圧(Vcc)が印加される配線部(4a)および前記ダイアフラム部からチップ端面側に延設された引出部(4b)とを含む1層目の配線パターン(4)が延設された半導体基板(1)を用意する工程と、
前記半導体基板の表面側に、前記第1の配線パターンを覆う第1の層間絶縁膜(9)を形成する工程と、
前記第1の層間絶縁膜の上にSOG(Spin on Glass)(10)を配置したのち、エッチバックすることにより、前記第1の層間絶縁膜のうち前記1層目の配線パターンの厚みによる段差部分の側面に前記SOGを残す工程と、
前記SOGを残す工程の後に、前記チップ端面から前記ダイアフラム部に至るまでの間において、前記引出部の側面の前記SOGを除去する工程と、
前記ダイアフラム部上において前記SOGを除去する工程と、
前記引出部の側面の前記SOGを除去する工程および前記ダイアフラム部上において前記SOGを除去する工程の後で、前記SOGの上を含めて前記第1の層間絶縁膜の上に第2の層間絶縁膜(11)を形成する工程と、
前記第2の層間絶縁膜の上に2層目の配線パターン(12)を形成する工程と、
前記半導体基板をエッチング液に浸した状態で、前記パッドおよび前記配線部を通じて前記チップそれぞれに対して前記所定電圧を印加し、前記センシング部それぞれと対応する位置において、前記半導体基板の裏面を電気化学エッチングにより除去することで前記ダイアフラム部を形成する工程と、
前記ダイアフラム部を形成したのち、前記半導体基板をチップ単位に分割する工程と、を含んでいることを特徴とする半導体物理量センサの製造方法。 - 前記引出部の側面の前記SOGを除去する工程と前記ダイアフラム部上において前記SOGを除去する工程を別工程として行うことを特徴とする請求項5に記載の半導体物理量センサの製造方法。
- 前記引出部の側面の前記SOGを除去する工程および前記ダイアフラム部上において前記SOGを除去する工程を同時に行うことを特徴とする請求項5に記載の半導体物理量センサの製造方法。
- 前記ダイアフラム部において、前記半導体基板にはピエゾ抵抗効果を有する拡散抵抗(7)を前記センシング部として形成しており、
前記ダイアフラム部上において前記SOGを除去する工程では、前記ダイアフラム部のうち前記拡散抵抗の上を含む範囲で前記SOGを除去することを特徴とする請求項5ないし7のいずれか1つに記載の半導体物理量センサ。 - 前記半導体基板を用意する工程では、前記配線部に前記引出部が接続された前記第1の配線パターンが形成されたものを前記半導体基板として用意することを特徴とする請求項5ないし8のいずれか1つに記載の半導体物理量センサ。
- 前記半導体基板を用意する工程では、前記配線部と前記引出部とが離間した前記第1の配線パターンが形成されたものを前記半導体基板として用意することを特徴とする請求項5ないし8のいずれか1つに記載の半導体物理量センサ。
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