JP4821839B2 - 半導体圧力センサの製造方法 - Google Patents
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ンタクトホールおよびゲージ抵抗用配線のいずれかを形成する工程と、を備えるようにした。
以下、この発明を具体化した実施の形態の説明に先立ち、第1の比較例を図面に従って説明する。
図1において、シリコン基板1上に酸化シリコン膜(絶縁膜)2を介してシリコン基板3が貼り合わされ、貼り合わせ基板を構成している。なお、図中では、絶縁膜(酸化シリコン膜)2はシリコン基板1側に形成しているが、シリコン基板3側に形成してもよい。
回路が形成され、前述のホイートストーンブリッジ回路の出力信号の増幅等が行われる。この周辺回路はゲージ抵抗(不純物拡散領域)7,8の形成工程と同じ工程にて形成される。
また、本センサは図2に示す状態で使用される。つまり、このセンサチップをパッケージした圧力センサの模式図を示す。
図3(a)に示すように、シリコン基板(導電の型はn型とする)3の第1の面3aに、例えば異方性のドライエッチングによって深さ15μmのトレンチ溝14,15を形成し、シリコンとは光学定数の異なる材料(酸化シリコン膜等)16,17を埋め込む。このトレンチ溝14,15の深さが、後工程での研磨後の基板3の厚さになる。
さらに、図3(e)に示すように、シリコン基板3の第2の面3bにおける全面に、熱
酸化法によって厚さ5000Åの酸化シリコン膜9を形成する。上記と同様、図中ではシリコン基板1の裏面には酸化膜は形成しないものとしている。
(イ)従来ではアライメントマークは貼り合わせ時のウエハの反り、研磨時の厚さムラ、さらには図14(b)において凹部103が真っ直ぐに掘れずに凹部103の底部がアライメントマークとなるときに精度落ちるといったことが原因でステッパ用のアライメントとして十分な位置精度が確保できない場合が多く、オフセット出力のバラツキが大きくなるということがあったが、本比較例においては、貼り合わせ工程および研磨工程の後にアライメントマーク用凹部19を形成したので、十分な位置精度が確保できる。なお、アライメントマーク用の凹部19の代わりに貫通孔を用いてもよい。
(ロ)酸化シリコン膜9に対しアライメントマーク用凹部19を形成するときにシリコン基板3におけるダイヤフラム6およびその周辺での酸化シリコン膜を薄く形成したので、
センサ感度が向上する。つまり、酸化膜19と同時に形成する薄い酸化シリコン膜20がダイヤフラム部とその周辺を覆うように形成しているので、ダイヤフラム6全体の膜厚増加を防ぐことができ、酸化シリコン膜9による感度の低下を最小限にすることができる。(実施の形態)
次に、実施の形態を第1の比較例との相違点を中心に説明する。
本実施の形態においては図3(c)の状態においてトレンチ溝14,15が無いので図3(d)のシリコンの研磨の際には、ダイヤフラム6あるいはシリコン基板3の膜厚を光干渉測定法などにより測定しながら、所望の厚さに合わせ込む。そして、図4(a)の工程においては、凹部4(キャビティ5)あるいは凹部4と同時に形成したアライメント用の凹部(図示はしていない)に対してIRアライナで位置合わせを行い、その表面全面に形成した酸化シリコン膜9の所定の位置(ダイヤフラム部とその周辺、および以降のアライメントマークとなる領域)をパターニングし、エッチング除去する。この後の工程は第1の比較例と同じとなる。
まず、図6(a)に示すように、SOI基板40、つまり、シリコン基板41の上に酸化シリコン膜(絶縁膜)42を介してシリコン基板3を貼り合わせたものを用意する。ここでのシリコン基板3の厚さは、最終的な基板3の厚さ、例えば15μmとする。
メントマーク用凹部18を用いた位置合わせを行いパターニングし、このレジストをマスク材として酸化シリコン膜20を通してホウ素イオンを打ち込み、熱処理により活性化させることによってn型シリコン基板3にp型の拡散抵抗、即ち、歪みゲージ7,8を形成する。さらに、図7(d)に示すように、アライメントマーク用凹部18を用いて位置合わせを行い酸化シリコン膜20の所定の位置をエッチング除去してコンタクトホール12,13を形成する。最後に、図5に示すように、アライメントマーク用凹部18を用いて位置合わせを行い歪みゲージ7,8とオーミック接触を得る金属配線(電極)10,11を形成する。
(イ)貼り合わせ工程およびSOI基板40の母材であるシリコン基板41及び酸化シリコン膜42の除去工程の後に、アライメントマーク用凹部18を形成したので、十分な位置精度が確保できる。なお、アライメントマーク用の凹部19の代わりに貫通孔を用いてもよい。
(第2の比較例)
次に、第2の比較例を、第1の比較例及び実施の形態との相違点を中心に説明する。
第1の比較例及び実施の形態は、アライメントマーク用凹部18を形成するために従来からのものに比べてフォトマスクが1枚増加するのでコストアップになる。しかし、本比較例は、従来からのものと同じフォトマスク枚数とすべく工夫をしてコストアップを回避している。ここで、図8では図1における酸化シリコン膜19の膜厚t2=0とし、凹部ではなく貫通孔50としている。つまり、図1の酸化シリコン膜19が無く、また、図1の酸化シリコン膜20の膜厚が厚くなっている。また、シリコン基板3におけるゲージ抵抗となる不純物拡散領域51,52は、コンタクトホール12,13の下方が他の領域より深い領域51a,52aとなっている。
図3(e)に示すように、シリコン基板3の第2の面3bに酸化シリコン膜9を形成した後において、図9(a)に示すように、酸化シリコン膜9の所定の位置をエッチング除去し、コンタクトホール12,13と同時にこれ以降の工程に用いるアライメントマーク用貫通孔50を形成する。つまり、酸化シリコン膜9にコンタクトホール12,13を形成する際に、センサチップの外周部に新しいアライメントマーク用貫通孔50を併せて形成する。
(イ)酸化シリコン膜9に対しアライメントマーク用貫通孔(または凹部)50と、ゲージ抵抗用コンタクトホール形成のための貫通孔(または凹部)12,13を同時に形成した後においてイオン注入を行いゲージ抵抗となる不純物拡散領域51,52を形成したので、コンタクトホール12,13での不純物拡散領域51a,52aは深くなり、配線の形成工程においてスパイクによる不具合を抑制できる。
(第3の比較例)
次に、第3の比較例を、第2の比較例との相違点を中心に説明する。
(第4の比較例)
次に、第4の比較例を、第1の比較例との相違点を中心に説明する。
図3(a)〜(e)、図4(a)の工程を経る。このとき、凹部(キャビティ)4の深さは、第1の比較例よりも浅くなっている。また、図4(a)及び図13(a)に示すように、酸化シリコン膜9の所定の領域Z1、即ち、ダイヤフラム部とその周辺、および本工程以降のアライメントマークとなる領域Z2をエッチング除去し、その酸化シリコン膜9をマスク材としてシリコン基板3に対し例えば異方性のウエットエッチング(水酸化カリウム水溶液等)によりダイヤフラム厚が所望の値になるまでエッチングする。その結果、凹部70,71が形成され、シリコン基板3の一部が薄くなるとともに新しいアライメントマーク用凹部71が形成される。つまり、シリコン基板3の第2の面3bを研磨した後、シリコン基板3の第2の面3bにアライメントマーク用凹部71を形成するとき、第2の面3bに凹部70を形成してダイヤフラム6を薄くする。
そして、図13(b)に示すように、再度、熱酸化法によって、厚さ2000Åの酸化シリコン膜72,73を形成する。
D法により厚さ1μmの窒化シリコン膜を形成し、所定の位置をエッチング除去し、電気信号の取り出しを行ってもよい。
(イ)貼り合わせ工程および研磨工程の後にアライメントマーク用凹部71を形成したので、十分な位置精度が確保できる。
(ロ)シリコン基板3の第2の面3bに凹部71を形成するときにシリコン基板3の第2の面3bに凹部70を形成してダイヤフラム6を薄くしたので、薄く、かつ、均一な厚さのダイヤフラムを形成することができ実用上好ましいものとなる。
Claims (1)
- 第1のシリコン基板の上に絶縁膜を介して第2のシリコン基板を貼り合わせたSOI基板における第2のシリコン基板の第1の面に開口する凹部を形成する工程と、
前記SOI基板における第2のシリコン基板の第1の面と第3のシリコン基板とを絶縁膜を介して貼り合わせる工程と、
前記SOI基板の第1のシリコン基板を除去して凹部の底部にダイヤフラムを形成する工程と、
前記凹部及び該凹部と同時に前記第2のシリコン基板の第1の面に開口するように形成した第1のアライメント用凹部のいずれか1つを用いてIRアライナにより位置合わせをした後に、前記第2のシリコン基板の第2の面の上に残されたSOI基板における絶縁膜に第2のアライメントマーク用凹部または貫通孔を形成する工程と、
前記第2のアライメントマーク用凹部または貫通孔を用いて、少なくともゲージ抵抗、ゲージ抵抗用コンタクトホールおよびゲージ抵抗用配線のいずれかを形成する工程と、
を備えたことを特徴とする半導体圧力センサの製造方法。
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